JP2002237183A - 電圧発生回路および半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置に供給する電源電圧をクロッ
ク信号に応じて設定する。 【解決手段】 基準電圧発生手段１は、複数の基準電圧
を発生する。クロック信号入力部２は、クロック信号を
入力する。周期測定手段３は、クロック信号入力部２か
ら入力されたクロック信号の周期を測定する。選択手段
４は、周期測定手段３による測定結果に応じて、基準電
圧発生手段１によって発生された基準電圧の何れかを選
択する。電源電圧出力手段５は、選択手段４によって選
択された基準電圧に対応する電源電圧を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電源発生回路および
半導体記憶装置に関し、特に、クロック信号の周期に応
じた電源電圧を発生する電源発生装置およびそのような
電源発生回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】ディジタル回路の動作速度は、素子の入
力端子が有する容量成分や、配線と配線、または、配線
とグランドとの間に存在する容量成分を、一定の電圧ま
でチャージまたはディスチャージする時間の長短に応じ
て決定される。

【０００３】これらの容量成分をチャージまたはディス
チャージするには、抵抗成分を介して電荷を流入または
流出させることになり、その時間の長短は抵抗成分と容
量成分とによって決まる時定数に依存する。ここで、抵
抗成分および容量成分は電源電圧等に拘らずほぼ一定で
あるので、一定の電圧（例えば、閾値）までチャージま
たはディスチャージする速度を向上させるためには、電
源電圧を上昇させる必要がある。

【０００４】従って、高速動作を必要としない場合に
は、電源電圧を低下させることができる。ここで、ディ
ジタル回路において消費される電力は、電源電圧に比例
するので、クロック信号の周期と電源電圧とを連動させ
ることにより、クロック信号の周期が長い場合には、電
源電圧を低下させて、消費電力の低下を図ることが可能
になる。

【０００５】このような原理を応用し、クロック信号の
周期と電源電圧とを連動させて、消費電力を削減させる
方法もいくつか提案されている。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
方法においては、スレッショルド電圧を単位電圧とし、
この単位電圧を複数組み合わせて電源電圧を昇降してい
た。

【０００７】ところで、近年では、ディジタル回路の電
源電圧が低下する傾向にあり、電源電圧が３Ｖ未満であ
るディジタル回路も一般的になりつつある。従って、こ
のような低電圧のディジタル回路に対しては、スレッシ
ョルド電圧である０．６〜０．７Ｖは十分に小さな値で
はなくなり、その結果、電源電圧を細かく設定すること
ができないという問題点があった。

【０００８】本発明はこのような点に鑑みてなされたも
のであり、クロック信号の周波数に応じて電源電圧を微
調整することが可能な電源発生回路およびそのような電
源発生回路を有する半導体記憶装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、複数の基準電圧を発生する
基準電圧発生手段１と、入力されたクロック信号の周期
を測定する周期測定手段３と、周期測定手段３による測
定結果に応じて、基準電圧発生手段１によって発生され
た基準電圧の何れかを選択する選択手段４と、選択手段
４によって選択された基準電圧に対応する電源電圧を出
力する電源電圧出力手段５と、を有することを特徴とす
る電源発生回路が提供される。

【００１０】ここで、基準電圧発生手段１は、複数の基
準電圧を発生する。周期測定手段３は、入力されたクロ
ック信号の周期を測定する。選択手段４は、周期測定手
段３による測定結果に応じて、基準電圧発生手段１によ
って発生された基準電圧の何れかを選択する。電源電圧
出力手段５は、選択手段４によって選択された基準電圧
に対応する電源電圧を出力する。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の電源
発生回路は、基準電圧発生手段１、クロック信号入力手
段２、周期測定手段３、選択手段４、および、電源電圧
出力手段５によって構成されている。

【００１２】ここで、基準電圧発生手段１は、複数の基
準電圧Ｖ１〜Ｖ５を発生する。クロック信号入力手段２
は、測定の対象となるクロック信号を入力する。周期測
定手段３は、クロック信号入力手段２から入力されたク
ロック信号の周期を測定する。

【００１３】選択手段４は、周期測定手段３による測定
結果に応じて、基準電圧発生手段１によって発生された
複数の基準電圧の何れかを選択する。電源電圧出力手段
５は、選択された基準電圧に対応する電源電圧を出力す
る。

【００１４】次に、以上の原理図の動作について説明す
る。周期がＴ１であるクロック信号が供給されると、ク
ロック信号入力手段２は、この信号を周期測定手段３に
供給する。

【００１５】周期測定手段３は、クロック信号入力手段
２から供給されたクロック信号の周期を測定する。上記
の例では、クロック信号の周期としてＴ１が測定され
る。基準電圧発生手段１は、所定の電圧を複数の抵抗で
分圧することにより、複数の基準電圧Ｖ１〜Ｖ５を生成
し、選択手段４に供給している。いまの例では、Ｖ１＜
Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５であり、各電圧間の刻みは０．
２Ｖとする。

【００１６】選択手段４は、周期測定手段３によって測
定された周期に応じた基準電圧を選択し、電源電圧出力
手段５に供給する。例えば、周期が短い場合には高い基
準電圧を、また、周期が長い場合には低い基準電圧を選
択する。

【００１７】電源電圧出力手段５は、選択手段４から供
給された基準電圧に対応する電源電圧を生成して出力す
る。例えば、電源電圧出力手段５は、選択手段４から供
給された基準電圧Ｖ１〜Ｖ５と同一または比例関係を有
する電源電圧を生成して出力する。

【００１８】その結果、クロック信号の周期が短い場合
には高い電源電圧が出力され、また、クロック信号の周
期が長い場合には低い電源電圧が出力されることにな
る。また、その際の刻み電圧は、以上の例では、０．２
Ｖに設定したが、基準電圧発生手段１は、所定の電圧を
抵抗で分圧して生成することから任意の電圧に設定する
ことが可能である。その結果、基準電圧の個数と刻み幅
を目的に応じて設定することにより、例えば、３Ｖ〜４
Ｖの間を０．１Ｖ刻みで調節するといったことも可能に
なる。

【００１９】以上に説明したように、本発明の電源発生
回路によれば、抵抗を分圧して複数の基準電圧を生成
し、クロック信号の周期に応じて所定の基準電圧を選択
し、対応する電源電圧を出力するようにしたので、任意
の刻み幅で電源電圧を生成することが可能になる。

【００２０】次に、本発明の実施の形態について説明す
る。図２は、本発明の実施の形態の構成例を示す図であ
る。この図に示すように、本発明の半導体記憶装置は、
周波数検出部２０、基準電圧選択部３０、電源電圧発生
部４０、および、ＤＲＡＭ（Dynamic Random Access Me
mory）５０によって構成されている。

【００２１】ここで、周波数検出部２０は、クロック信
号の周波数（周期）を検出し、検出結果を出力する。基
準電圧選択部３０は、周波数検出部２０によって検出さ
れたクロック信号の周波数に応じた基準電圧を選択し、
出力する。

【００２２】電源電圧発生部４０は、基準電圧選択部３
０から供給された基準電圧に応じた電源電圧を発生して
出力する。ＤＲＡＭ５０は、電源電圧発生部４０から供
給された電源電圧によって動作する。

【００２３】図３は、周波数検出部２０の詳細な構成例
を示す図である。この図に示すように、周波数検出部２
０は、クロック生成回路２１、基準電圧発生回路２２、
および、周波数検出回路２３によって構成されている。

【００２４】クロック生成回路２１は、周波数検出回路
２３を動作させるための基準となるクロック信号（信号
ａ，ｂ，ｃ）を生成する。基準電圧発生回路２２は、所
定の電圧を複数の抵抗によって分圧することにより、複
数の基準電圧を発生する。

【００２５】周波数検出回路２３は、基準電圧発生回路
２２から供給された複数の基準電圧を参照して、クロッ
ク信号の周波数を検出し、検出した周波数に応じた制御
信号ｅ１〜ｅｎを出力する。

【００２６】図４は、図３に示すクロック生成回路２１
の詳細な構成例の一部を示す図である。この図に示すよ
うに、クロック生成回路２１は、分周回路２１ａ〜２１
ｃによって構成されている。分周回路２１ａは、電源投
入時のパワーオンリセット（Power On Reset）信号によ
ってリセットされるとともに、クロック信号を１／２分
周して出力する。

【００２７】分周回路２１ｂは、分周回路２１ａから出
力された１／２分周されたクロック信号を更に１／２分
周し、トータルとして１／４分周されたクロック信号を
出力する。

【００２８】分周回路２１ｃは、分周回路２１ｂから出
力された１／４分周されたクロック信号を更に１／２分
周し、トータルとして１／８分周されたクロック信号を
出力する。

【００２９】図５は、分周回路２１ａの詳細な構成例を
示す回路図である。この図に示すように、分周回路２１
ａは、インバータ６０，６３，６４，６６，６８，６
９、ＣＭＯＳ（Complementary Metal-Oxide Semiconduc
tor）スイッチ６１，６５、および、ＮチャネルＭＯＳ
−ＦＥＴ（MOS Field Effect Transistor）６２，６７
によって構成されており、パワーオンリセット信号によ
ってリセットされるとともに、入力されたクロック信号
を１／２分周して出力する。

【００３０】図６は、分周回路２１ｂ，２１ｃの詳細な
構成例を示す回路図である。この図に示すように、分周
回路２１ｂ，２１ｃは、インバータ７０，７３，７４，
７６，７８，７９、ＣＭＯＳスイッチ７１，７５、およ
び、ＮチャネルＭＯＳ−ＦＥＴ７２，７７によって構成
されており、パワーオンリセット信号によってリセット
されるとともに、入力された１／２分周信号または１／
４分周信号を１／２分周して出力する。

【００３１】図７は、図３に示すクロック生成回路２１
の詳細な構成例の他の一部を示す図である。この図に示
すように、クロック生成回路２１は、ＮＯＲ素子２１
ｄ、インバータ２１ｆ，２１ｈ，２１ｉ、および、ＮＡ
ＮＤ素子２１ｅ，２１ｇによって構成されている。

【００３２】ＮＯＲ素子２１ｄは、１／２分周信号、１
／４分周信号、および、１／８分周信号の論理和を反転
した結果を出力する。ＮＡＮＤ素子２１ｅは、１／２分
周信号、１／４分周信号、および、１／８分周信号の論
理積を反転した結果を出力する。

【００３３】インバータ２１ｆは、ＮＯＲ素子の出力を
反転した結果を出力する。ＮＡＮＤ素子２１ｇは、イン
バータ２１ｆの出力と、ＮＡＮＤ素子２１ｅの出力の論
理積を反転した結果を出力する。

【００３４】インバータ２１ｈは、ＮＡＮＤ素子２１ｇ
の出力を反転して出力する。インバータ２１ｉは、ＮＡ
ＮＤ素子２１ｅの出力を反転して出力する。図８は、周
波数検出回路２３および基準電圧選択部３０の詳細な構
成例を示す図である。

【００３５】この図に示すように、周波数検出回路２３
および基準電圧選択部３０は、ＰチャネルＭＯＳ−ＦＥ
Ｔ８０、ＮチャネルＭＯＳ−ＦＥＴ８１、コンデンサ８
２、コンパレータ８３−１〜８３−ｎ、ラッチ回路８４
−１〜８４−ｎ、インバータ８５−１〜８５−ｎ−１、
ＮＡＮＤ素子８６−１〜８６−ｎ−１、ＮＡＮＤ素子８
７、インバータ８８−１〜８８−ｎ、ＣＭＯＳスイッチ
８９−１〜８９−ｎ、および、インバータ９０によって
構成されている。

【００３６】ここで、ＰチャネルＭＯＳ−ＦＥＴ８０
は、信号ａが“Ｈ”の状態になった場合にはＯＦＦの状
態になり、“Ｌ”の状態になった場合にはＯＮの状態に
なる。ＮチャネルＭＯＳ−ＦＥＴ８１は、信号ｂが
“Ｈ”の状態になった場合にはＯＮの状態になり、
“Ｌ”の状態になった場合にはＯＦＦの状態になる。

【００３７】コンデンサ８２は、ＰチャネルＭＯＳ−Ｆ
ＥＴ８０がＯＮになりＮチャネルＭＯＳ−ＦＥＴがＯＦ
Ｆの状態になった場合には、電源電圧Ｖｃｃによってチ
ャージされ、また、ＮチャネルＭＯＳ−ＦＥＴ８１がＯ
Ｎの状態になりＰチャネルＭＯＳ−ＦＥＴがＯＦＦの状
態になった場合にはディスチャージされる。

【００３８】コンパレータ８３−１〜８３−ｎは、基準
電圧発生回路２２から供給される基準電圧Ｖｒｅｆ１〜
Ｖｒｅｆｎと、コンデンサ８２の端子電圧とを、信号ｃ
が立ち上がるタイミングでそれぞれ比較し、検出結果を
信号ｄ１〜ｄｎとして出力する。

【００３９】ラッチ回路８４−１〜８４−ｎは、コンパ
レータ８３−１〜８３−ｎから出力された信号を、信号
ｂが立ち上がるタイミングでラッチし、制御信号ｅ１〜
ｅｎとして出力する。

【００４０】ＮＡＮＤ素子８６−１〜８６−ｎ−１は、
前段のラッチ回路の出力と、そのラッチ回路の下方に存
在するラッチ回路の出力をインバータによって反転した
結果との論理積を反転した結果をそれぞれ出力する。

【００４１】ＮＡＮＤ素子８７は、ラッチ回路８４−１
の出力と、ＮＡＮＤ素子８６−１の出力の論理積を反転
した結果を出力する。ＣＭＯＳスイッチ８９−１は、Ｎ
ＡＮＤ素子８７からの出力がＣＭＯＳスイッチ８９−１
を構成するＮチャネルＭＯＳ−ＦＥＴに供給され、ま
た、インバータ８８−１からの出力がＣＭＯＳスイッチ
８９−１を構成するＰチャネルＭＯＳ−ＦＥＴに供給さ
れる。その結果、ＣＭＯＳスイッチ８９−１は、ＮＡＮ
Ｄ素子８７の出力が“Ｈ”の状態になった場合にＯＮの
状態になる。

【００４２】ＣＭＯＳスイッチ８９−２〜８９−ｎ−１
は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力がＣＭ
ＯＳスイッチ８９−２〜８９−ｎ−１を構成するＰチャ
ネルＭＯＳ−ＦＥＴにそれぞれ供給され、また、インバ
ータ８８−２〜８８−ｎ−１からの出力がＣＭＯＳスイ
ッチ８９−２〜８９−ｎ−１を構成するＮチャネルＭＯ
Ｓ−ＦＥＴにそれぞれ供給される。その結果、ＣＭＯＳ
スイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６
−２〜８６−ｎ−１の出力が“Ｌ”の状態になった場合
にそれぞれＯＮの状態になる。

【００４３】ＣＭＯＳスイッチ８９−ｎは、インバータ
９０の出力が、ＣＭＯＳスイッチ８９−ｎを構成するＰ
チャネルＭＯＳ−ＦＥＴに供給され、また、インバータ
８８−ｎからの出力がＣＭＯＳスイッチ８９−ｎを構成
するＮチャネルＭＯＳ−ＦＥＴに供給される。その結
果、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出
力が“Ｌ”の状態になった場合にＯＮの状態になる。

【００４４】以上をまとめると、ＣＭＯＳスイッチ８９
−１は、ＮＡＮＤ素子８７の出力が“Ｈ”になった場合
にＯＮの状態になり、基準電圧Ｖｒｅｆｎを出力する。
ＣＯＭＳスイッチ８８−２〜８８−ｎ−１は、ＮＡＮＤ
素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態にな
った場合にＯＮの状態になり、基準電圧Ｖｒｅｆｎ−１
〜Ｖｒｅｆ２をそれぞれ出力する。更に、ＣＭＯＳスイ
ッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態
になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆ１
を出力する。

【００４５】図９は、図３に示す基準電圧発生回路２２
の詳細な構成例を示す図である。この図に示すように、
基準電圧発生回路２２は、コンパレータ１００、Ｐチャ
ネルＭＯＳ−ＦＥＴ１０１、抵抗１０２−１〜１０２−
ｎ＋１によって構成されている。

【００４６】コンパレータ１００およびＰチャネルＭＯ
Ｓ−ＦＥＴ１０１は、バッファを構成しており、定電圧
源から供給されて定電圧に応じた電圧を出力する。抵抗
１０２−１〜１０２−ｎ＋１は、バッファから出力され
た電圧を分圧し、それぞれの抵抗とグランド間に発生す
る逆起電力を基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎとして出
力する。

【００４７】図１０は、図２に示す電源電圧発生部４０
の詳細な構成例を示す図である。この図に示すように、
電源電圧発生部４０は、レベルシフタ４０ａ，４０ｂ、
および、バッファ４０ｃ〜４０ｅによって構成されてい
る。

【００４８】レベルシフタ４０ａ，４０ｂは、基準電圧
選択部３０から供給された基準電圧Ｖｒｅｆ ｆｏｒ
Ｖｉｉをそれぞれ所定のレベルだけシフトして出力す
る。バッファ４０ｃ〜４０ｅは、レベルシフタ４０ａ、
レベルシフタ４０ｂ、および、基準電圧Ｖｒｅｆ ｆｏ
ｒ Ｖｉｉのインピーダンス変換を行い、電流駆動能力
を向上させる。なお、バッファ４０ｃ〜４０ｅからは、
それぞれ、Ｖｗ，Ｖｐ，Ｖｉｉが出力されるが、これら
は、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有している。ここで、
Ｖｗはワード線に対して供給されるワード線用電源電圧
である。Ｖｐは周辺回路に供給される周辺回路用電源電
圧である。Ｖｉｉはセルおよびセンスアンプに対して供
給されるセル用電源電圧である。

【００４９】図１１は、ＤＲＡＭ５０の詳細な構成例を
示す図である。ＤＲＡＭ５０は、入力回路５０ａ、セル
５０ｂ、行デコーダ５０ｃ、列デコーダ５０ｄ、センス
アンプ５０ｅ、および、出力回路５０ｆによって構成さ
れている。

【００５０】ここで、入力回路５０ａは、入力バッファ
およびラッチ回路等から構成され、クロック信号、コマ
ンド信号、アドレス信号、および、入力データ信号を入
力し、回路の各部へ供給する。

【００５１】セル５０ｂは、マトリクス状に配置された
複数のコンデンサおよびその制御回路によって構成され
ており、行デコーダ５０ｃおよび列デコーダ５０ｄで指
定された位置に対して入力されたデータを記憶するとと
もに、記憶されているデータを出力する。

【００５２】行デコーダ５０ｃは、行アドレスの入力を
受け、これをデコードしてセル５０ｂの所望の行を選択
する。列デコーダ５０ｄは、列アドレスの入力を受け、
これをデコードしてセル５０ｂの所望の列を選択する。

【００５３】センスアンプ５０ｅは、セルから出力され
た電圧を、デジタルレベルとして取り扱いが可能な程度
まで増幅する。出力回路５０ｆは、バッファ等によって
構成されており、センスアンプ５０ｅによって増幅され
たデータを出力する。

【００５４】なお、入力回路５０ａおよび出力回路５０
ｆには、入出力回路用電源電圧Ｖｉｏが供給されてい
る。また、行デコーダ５０ｃおよび列デコーダ５０ｄに
は周辺回路用電源電圧Ｖｐおよびワード線用電源電圧Ｖ
ｗが供給されている。更に、セル５０ｂおよびセンスア
ンプ５０ｅには、セル用電源電圧Ｖｉｉが供給されてい
る。

【００５５】次に、以上の実施の形態の動作について説
明する。図１２および図１３は、以上の実施の形態の動
作を説明するためのタイミングチャートである。以下こ
れらの図を参照して本発明の実施の形態の動作について
説明する。

【００５６】図１２（Ａ）に示すクロック信号が入力さ
れると、クロック生成回路２１と周波数検出回路２３と
に供給される。クロック生成回路２１は、図５にその詳
細を示す分周回路２１ａにより、入力されたクロック信
号を１／２分周して図１２（Ｂ）に示す１／２分周信号
を出力し、分周回路２１ｂ、ＮＯＲ素子２１ｄ、およ
び、ＮＡＮＤ素子２１ｅに供給する。

【００５７】図６にその詳細を示す分周回路２１ｂは、
１／２分周信号を更に分周して図１２（Ｃ）に示す１／
４分周信号を生成し、分周回路２１ｃ、ＮＯＲ素子２１
ｄ、および、ＮＡＮＤ素子２１ｅに供給する。

【００５８】図６にその詳細を示す分周回路２１ｃは、
１／４分周信号を更に分周して図１２（Ｄ）に示す１／
８分周信号を生成し、ＮＯＲ素子２１ｄ、および、ＮＡ
ＮＤ素子２１ｅに供給する。

【００５９】ＮＯＲ素子２１ｄは、１／２分周信号、１
／４分周信号、および、１／８分周信号の論理和を反転
した結果を出力する。一方、ＮＡＮＤ素子２１ｅは、１
／２分周信号、１／４分周信号、および、１／８分周信
号の論理積を反転した結果を出力する。

【００６０】インバータ２１ｆは、ＮＯＲ素子２１ｄの
出力を反転した結果を、図１２（Ｅ）に示す信号ａとし
て出力する。ＮＡＮＤ素子２１ｇは、インバータ２１ｆ
とＮＡＮＤ素子２１ｅの出力の論理積を反転した結果を
出力する。インバータ２１ｈは、ＮＡＮＤ素子２１ｇの
出力を反転した結果を、図１２（Ｆ）に示す信号ｂとし
て出力する。

【００６１】インバータ２１ｉは、ＮＡＮＤ素子２１ｅ
の出力を反転した結果を、図１２（Ｇ）に示す信号ｃと
して出力する。クロック生成回路２１から出力された信
号ａは周波数検出回路２３のＰチャネルＭＯＳ−ＦＥＴ
８０に、信号ｂはＮチャネルＭＯＳ−ＦＥＴ８１とラッ
チ回路８４−１〜８４−ｎに、また、信号ｃはコンパレ
ータ８３−１〜８３−ｎにそれぞれ供給される。

【００６２】図１３（Ｂ）に示すように、信号ａが
“Ｌ”の状態になると、ＰチャネルＭＯＳ−ＦＥＴ８０
はＯＮの状態になり、このとき、信号ｂは図１３（Ｃ）
に示すように“Ｌ”の状態であり、ＮチャネルＭＯＳ−
ＦＥＴ８１はＯＦＦの状態なので、コンデンサ８２には
電源Ｖｃｃから電荷がチャージされる。その結果、図１
３（Ｄ）に示すように、コンデンサ８２の電圧は徐々に
上昇する。

【００６３】そして、１クロックの期間が経過すると、
信号ａは“Ｈ”の状態になるので、ＰチャネルＭＯＳ−
ＦＥＴ８０はＯＦＦの状態になる。このとき、Ｎチャネ
ルＭＯＳ−ＦＥＴ８１はＯＦＦの状態を保っているの
で、コンデンサ８２にチャージされた電荷はディスチャ
ージされずに保持される。

【００６４】信号ａが“Ｈ”になると、続いて、図１３
（Ｅ）に示すように信号ｃが“Ｈ”の状態になるので、
コンパレータ８３−１〜８３−ｎがイネーブル状態とな
る。コンパレータ８３−１〜８３−ｎには、図９に示す
基準電圧発生回路２２から出力された基準電圧Ｖｒｅｆ
１〜Ｖｒｅｆｎがそれぞれ供給されており、各コンパレ
ータは、コンデンサ８２の端子電圧と、基準電圧とを比
較し、基準電圧よりもコンデンサ８２の端子電圧の方が
高い場合には“Ｌ”を、また、その逆の場合には“Ｈ”
を出力する。

【００６５】信号ｃが“Ｈ”の状態になってから所定の
時間が経過すると、コンパレータによる比較演算が終了
し、図１３（Ｆ）に示すような比較結果を示す信号ｄ１
〜ｄｎが出力される。

【００６６】ここで、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎ
は、Ｖｒｅｆ１＞Ｖｒｅｆ２＞・・・＞Ｖｒｅｆｎの関
係を有している。また、コンデンサ８２の端子電圧より
も高い基準電圧が入力されるコンパレータの出力は
“Ｈ”となり、その逆の場合は“Ｌ”となる。従って、
例えば、コンデンサ８２の端子電圧をＶｃとした場合
に、Ｖｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合には、コ
ンパレータ８３−１およびコンパレータ８３−２の出力
は“Ｈ”の状態になり、それ以外のコンパレータ８３−
３〜８３−ｎの出力は全て“Ｌ”の状態になる。

【００６７】ラッチ回路８４−１〜８４−ｎは、信号ｂ
の次の立ち上がりでコンパレータ８３−１〜８３−ｎの
出力をそれぞれラッチし、図１３（Ｇ）に示すような制
御信号ｅ１〜ｅｎとして出力する。なお、信号ｂが
“Ｈ”の状態になると、コンデンサ８２に蓄積されてい
る電荷は、ＮチャネルＭＯＳ−ＦＥＴ８１を介してディ
スチャージされる。

【００６８】ＮＡＮＤ素子８６−１〜８６−ｎ−１は、
隣接する２つのラッチ回路のうち、下方に位置するラッ
チ回路の出力を反転した信号と、上方に位置するラッチ
回路の出力との論理積を反転した結果を出力する。その
結果、上方に位置するラッチ回路の出力信号が“Ｈ”で
あり、下方に位置するラッチ回路の出力信号が“Ｌ”で
ある場合には、その出力が“Ｌ”となり、それ以外は全
て“Ｈ”の状態となる。

【００６９】ＣＭＯＳスイッチ８９−２〜８９−ｎ−１
は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が
“Ｌ”の状態である場合にはＯＮの状態となり、入力さ
れている基準電圧Ｖｒｅｆｎ−１〜Ｖｒｅｆ２をそれぞ
れ出力する。なお、ＣＭＯＳスイッチ８９−１は、ＮＡ
ＮＤ素子８７の出力が“Ｈ”の状態になった場合にＯＮ
の状態になって基準電圧Ｖｒｅｆｎを出力する。また、
ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が
“Ｌ”の状態になった場合にＯＮの状態になって基準電
圧Ｖｒｅｆ１を出力する。

【００７０】具体的な例として、コンデンサ８２の端子
電圧ＶｃがＶｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合に
はラッチ回路８４−１およびラッチ回路８４−２の出力
は“Ｈ”の状態になり、それ以外のラッチ回路８４−３
〜８４−ｎの出力は全て“Ｌ”の状態になる。その結
果、ＮＡＮＤ素子８６−２の出力は“Ｌ”となりそれ以
外のＮＡＮＤ素子８６−１，８６−３〜８６−ｎ−１の
出力は全て“Ｈ”の状態になる。また、インバータ９０
の出力も“Ｈ”の状態になる。すると、ＣＭＯＳスイッ
チ８９−２のみがＯＮの状態になるので、回路の出力で
あるＶｒｅｆ ｆｏｒ Ｖｉｉとしては、基準電圧Ｖｒ
ｅｆｎ−１が出力されることになる。

【００７１】以上の動作をまとめると、コンデンサ８２
の端子電圧は基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎと比較さ
れ、比較結果に応じてＶｒｅｆｎ〜Ｖｒｅｆ１が選択さ
れて出力される。従って、コンデンサ８２に蓄積されて
いる電荷が多い場合には、低い基準電圧が出力され、そ
の逆にコンデンサ８２に蓄積されている電荷が少ない場
合には、高い基準電圧が出力される。ここで、コンデン
サ８２に蓄積される電荷の量は、クロック信号の周波数
によって決定される。即ち、周波数が低い程より多くの
電荷が蓄積されるので、Ｖｒｅｆ ｆｏｒ Ｖｉｉとし
ては低い基準電圧が選択されて出力され、また、周波数
が高い場合には高い基準電圧が選択されて出力されるこ
とになる。

【００７２】基準電圧選択部３０から出力された基準電
圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、電源電圧発生部４０の
レベルシフタ４０ａ，４０ｂおよびバッファ４０ｅにそ
れぞれ供給される。

【００７３】バッファ４０ｅは、入力された基準電圧を
１倍に増幅し、図１１に示すＤＲＡＭ５０のセル５０ｂ
およびセンスアンプ５０ｅに供給する。レベルシフタ４
０ｂは、基準電圧を所定の電圧だけレベルシフトして出
力する。バッファ４０ｄは、レベルシフタ４０ｂの出力
を１倍に増幅し、図１１に示すＤＲＡＭ５０の行デコー
ダ５０ｃおよび列デコーダ５０ｄに供給する。

【００７４】レベルシフタ４０ａは、基準電圧を所定の
電圧だけレベルシフトして出力する。バッファ４０ｃ
は、レベルシフタ４０ａの出力を１倍に増幅し、図１１
に示すＤＲＡＭ５０の行デコーダ５０ｃおよび列デコー
ダ５０ｄにワード線電位として供給する。

【００７５】図１４は、図１０に示すバッファ４０ｃ〜
４０ｅから出力されるワード線電位用電源電圧Ｖｗ、周
辺回路用電源電圧Ｖｐ、セル用電源電圧Ｖｉｉと、クロ
ック信号の周波数との関係を示す図である。なお、この
図において、Ｖｂｂはバックバイアス電圧を示し、ま
た、Ｖｉｏは入力回路５０ａおよび出力回路５０ｆに供
給される電源電圧を示している。この図に示すように、
Ｖｗ，Ｖｐ，Ｖｉｉは、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有
しており、一定の電位差を保ったままで周波数に応じて
増減する。即ち、周波数が高い場合には電圧が増加し、
周波数が低い場合には電圧が減少する。なお、Ｖｉｏお
よびＶｂｂは、本実施の形態とは別系統の電源発生回路
によって生成する。とくに、Ｖｉｏは、周辺回路とのマ
ッチングも要求されるため、クロック信号の周波数には
拘らず、一定の電圧が供給される。

【００７６】以上に説明したように、本発明の実施の形
態によれば、複数の抵抗によって基準電圧を生成し、ク
ロック信号の周波数に応じて所定の基準電圧を選択して
電源電圧を生成するようにしたので、クロック信号の変
化に応じて電源電圧を細かく調節することが可能にな
る。

【００７７】また、本実施の形態では、基準電圧をシフ
トレジスタによって昇圧し、ＤＲＡＭ５０の各部に供給
するようにしたので、対象の回路が異なる電源電圧を必
要とする場合であっても、クロック信号の周波数の変動
に応じて適切な電源電圧を各部に供給することが可能に
なる。

【００７８】次に、図１５を参照して、図２に示す周波
数検出部２０の第２の構成例を説明する。図１５に示す
ように、周波数検出部２０の第２の構成例は、セレクタ
１２０、ＰチャネルＭＯＳ−ＦＥＴ１２１、Ｎチャネル
ＭＯＳ−ＦＥＴ１２２、コンデンサ１２３、コンパレー
タ１２４、シフトレジスタ１２５、および、セレクタ１
２６によって構成されている。

【００７９】ここで、セレクタ１２０は、シフトレジス
タ１２５から出力された選択信号ｆ１〜ｆｎの状態に応
じて基準電圧発生回路２２からの基準電圧Ｖｒｅｆ１〜
Ｖｒｅｆｎを選択して出力する。

【００８０】ＰチャネルＭＯＳ−ＦＥＴ１２１は、信号
ａが“Ｌ”の状態である場合にはＯＮの状態になり、
“Ｈ”の状態である場合にはＯＦＦの状態になる。Ｎチ
ャネルＭＯＳ−ＦＥＴ１２２は、信号ｂが“Ｈ”の状態
である場合にはＯＮの状態になり、“Ｌ”の状態である
場合にはＯＦＦの状態になる。

【００８１】コンデンサ１２３は、ＰチャネルＭＯＳ−
ＦＥＴ１２１のソースと、ＮチャネルＭＯＳ−ＦＥＴ１
２２のドレイン間に接続され、ＰチャネルＭＯＳ−ＦＥ
Ｔ１２１がＯＮであり、かつ、ＮチャネルＭＯＳ−ＦＥ
Ｔ１２２がＯＦＦである場合には電源電圧Ｖｃｃによっ
てチャージされ、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯ
ＦＦであり、かつ、ＮチャネルＭＯＳ−ＦＥＴ１２２が
ＯＮである場合には、ディスチャージされる。

【００８２】コンパレータ１２４は、信号ｃが“Ｈ”の
状態になることによってイネーブル状態にされ、セレク
タ１２０から供給された基準電圧Ｖｒｅｆｉと、コンデ
ンサ１２３の端子電圧とを比較し、比較結果を信号ｄと
して出力する。なお、コンパレータ１２４は、コンデン
サ１２３の端子電圧が基準電圧Ｖｒｅｆｉよりも低い場
合には“Ｈ”を、また、コンデンサ１２３の端子電圧が
基準電圧Ｖｒｅｆｉよりも高い場合には“Ｌ”を出力す
る。

【００８３】シフトレジスタ１２５は、信号ｄが“Ｈ”
である場合、即ち、基準電圧Ｖｒｅｆｉよりもコンデン
サ１２３の端子電圧が低い場合にはカウント値をカウン
トアップし、信号ｄが“Ｌ”である場合、即ち、基準電
圧Ｖｒｅｆｉよりもコンデンサ１２３の端子電圧が高い
場合にはカウント値をカウントダウンし、カウント値に
対応する選択信号を“Ｈ”の状態にする。

【００８４】セレクタ１２０は、シフトレジスタ１２５
からの選択信号に応じた基準電圧を選択し、コンパレー
タ１２４に供給する。例えば、カウント値が“３”であ
る場合には、選択信号ｆ３が“Ｈ”の状態にされ、セレ
クタ１２０はＶｒｅｆ３を選択する。

【００８５】セレクタ１２６は、シフトレジスタ１２５
のカウント値に相反する基準電圧を選択して出力する。
例えば、シフトレジスタ１２５のカウント値が“３”で
ある場合には、セレクタ１２６はＶｒｅｆｎ−２を選択
する。

【００８６】次に、以上の実施の形態の動作を説明す
る。図１６は、図１５に示す実施の形態の動作について
説明する図である。なお、図１５に示す構成以外の部分
の動作は、前述の場合と同様であるので、その説明は省
略する。

【００８７】図１６（Ａ）に示すクロック信号が供給さ
れると、クロック生成回路２１は、信号ａ，ｂ，ｃを生
成してＰチャネルＭＯＳ−ＦＥＴ１２１、ＮチャネルＭ
ＯＳ−ＦＥＴ１２２およびシフトレジスタ１２５、なら
びに、コンパレータ１２４にそれぞれ供給する。

【００８８】図１６（Ｂ）に示すように信号ａが“Ｌ”
の状態になると、ＰチャネルＭＯＳ−ＦＥＴ１２１はＯ
Ｎの状態になる。このとき、信号ｂも“Ｌ”の状態であ
り、その結果ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦＦ
の状態であるので、電源電圧Ｖｃｃによるコンデンサ１
２３への電荷のチャージが開始され、その端子電圧が図
１６（Ｄ）に示すように徐々に上昇する。

【００８９】そして、１クロック期間が経過すると、信
号ａが“Ｈ”の状態になるので、ＰチャネルＭＯＳ−Ｆ
ＥＴ１２１がＯＦＦの状態になり、コンデンサ１２３へ
のチャージが終了する。このとき、信号ｂは“Ｌ”の状
態であるので、ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦ
Ｆの状態であり、コンデンサ１２３の端子電圧は保持さ
れる。

【００９０】次に、信号ｃが“Ｈ”の状態になると、コ
ンパレータ１２４がイネーブル状態になり、セレクタ１
２０から供給された基準電圧Ｖｒｅｆｉと、コンデンサ
１２３の端子電圧が比較される。ここで、第１回目の処
理では、シフトレジスタ１２５のカウント値は、例え
ば、“１”に設定されているので、セレクタ１２０から
は最大電圧である基準電圧Ｖｒｅｆ１が供給される。従
って、基準電圧Ｖｒｅｆ１よりもコンデンサ１２３の端
子電圧が低い場合には、コンパレータ１２４の出力信号
ｄは“Ｈ”の状態になるで、シフトレジスタ１２５は、
信号ｂが次に“Ｈ”の状態になるタイミングで、カウン
ト値を“１”だけインクリメントする。その結果、セレ
クタ１２０からはＶｒｅｆ１よりも低い電圧であるＶｒ
ｅｆ２が供給される。なお、信号ｂが“Ｈ”の状態にな
ると、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＮの状態に
なるので、コンデンサ１２３に蓄積されている電荷はデ
ィスチャージされる。

【００９１】一方、コンデンサ１２３の端子電圧がセレ
クタ１２０から供給される基準電圧Ｖｒｅｆｉよりも高
い場合には、コンパレータ１２４の出力は“Ｌ”の状態
になり、その場合には、シフトレジスタ１２５は信号ｂ
が次に“Ｈ”の状態になるタイミングで、カウント値を
“１”だけディクリメントする。その結果、セレクタ１
２０からは現在よりも低い基準電圧が供給される。

【００９２】以上のような動作は、８クロック周期毎に
繰り返され、セレクタ１２０から出力される基準電圧Ｖ
ｒｅｆｉは、コンデンサ１２３の端子電圧に順次接近す
ることになる。

【００９３】このとき、セレクタ１２６では、シフトレ
ジスタ１２５から供給される選択信号に相反する基準電
圧Ｖｒｅｆ ｆｏｒ Ｖｉｉを選択して出力する。その
結果、クロック信号の周波数が高い場合には、コンデン
サ１２３のチャージ時間が短くなることから、コンデン
サ１２３の端子電圧が低下し、セレクタ１２０から出力
される基準電圧Ｖｒｅｆｉも低下する。セレクタ１２６
が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、前述
のように基準電圧Ｖｒｅｆｉに相反する電圧であるの
で、高い基準電圧が出力される。

【００９４】一方、クロック信号の周波数が低い場合に
は、コンデンサ１２３のチャージ時間が長くなることか
ら、コンデンサ１２３の端子電圧が上昇し、セレクタ１
２０から出力される基準電圧Ｖｒｅｆｉも上昇する。セ
レクタ１２６が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖ
ｉｉは、前述のように基準電圧Ｖｒｅｆｉに相反する電
圧であるので、低い電圧が出力される。

【００９５】以上に説明したように、図１５に示す実施
の形態によれば、図８に示す回路よりも少ない部品数
で、同様の効果を奏することが可能になる。次に、本発
明の第２の実施の形態について説明する。

【００９６】図１７は、本発明の第２の実施の形態の構
成例を示す図である。この図において、図２の場合と対
応する部分には同一の符号を付してあるのでその説明は
省略する。なお、この実施の形態では、図２の場合と比
較して、周波数検出部２０、および、基準電圧選択部３
０が除外され、その代わりに、モードレジスタ１３０、
デコーダ１３１、および、セレクタ１３２が新たに付加
されている。

【００９７】ここで、モードレジスタ１３０は、半導体
メモリ等によって構成され、制御信号によって所定のデ
ータが書き込まれるとともに、書き込まれたデータに対
応するビット列を出力する。

【００９８】デコーダ１３１は、モードレジスタ１３０
に書き込まれたデータをデコードし、選択信号ｆ１〜ｆ
ｎのうち対応する信号を“Ｈ”の状態にする。セレクタ
１３２は、デコーダ１３１から供給された選択信号ｆ１
〜ｆｎに対応する基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを選
択し、出力する。

【００９９】図１８は、セレクタ１３２の詳細な構成例
を示す図である。この図に示すように、セレクタ１３２
は、ＣＭＯＳスイッチ１４０−１〜１４０−ｎ、およ
び、インバータ１４１−１〜１４１−ｎによって構成さ
れており、選択信号ｆ〜ｆｎの何れかが“Ｈ”になった
場合には該当するＣＭＯＳがＯＮの状態になり、供給さ
れている基準電圧が出力される。

【０１００】次に、以上の実施の形態の動作について説
明する。先ず、クロック信号の周波数が決定された場合
には、システムはモードレジスタ１３０に対してクロッ
ク信号の周波数に対応する所定のデータを書き込む。例
えば、周波数が高い場合には小さい値を、また、周波数
が低い場合には大きい値を書き込む。

【０１０１】デコーダ１３１は、モードレジスタ１３０
に書き込まれたデータを取得し、このデータをデコード
することにより、選択信号ｆ１〜ｆｎの何れかを“Ｈ”
の状態にする。例えば、デコーダ１３１に書き込まれて
いるデータの値が小さい場合には小さい値の選択信号を
“Ｈ”の状態にし、デコーダ１３１に書き込まれている
データの値が大きい場合には大きい値の選択信号を
“Ｈ”の状態にする。

【０１０２】セレクタ１３２は、選択信号ｆ１〜ｆｎの
うち、“Ｈ”の状態にされている選択信号に対応する基
準電圧を選択して出力する。例えば、選択信号ｆ３が
“Ｈ”の状態にされている場合には、セレクタ１３２
は、基準電圧Ｖｒｅｆｎ−２を選択して出力する。

【０１０３】電源電圧発生部４０は、前述したように、
セレクタ１３２から出力された基準電圧Ｖｒｅｆ ｆｏ
ｒ Ｖｉｉをバッファ４０ｅにより１倍に増幅して電源
電圧Ｖｉｉとして出力するとともに、レベルシフタ４０
ａ，４０ｂで所定の電圧だけレベルシフトした後、バッ
ファ４０ｃ，４０ｄによって１倍に増幅して電源電圧Ｖ
ｗ，Ｖｐとして出力する。

【０１０４】その結果、ＤＲＡＭ５０の各部には、クロ
ック信号の周波数に応じた所定の電源電圧が供給される
ことになる。以上に説明したように、本発明の第２の実
施の形態によれば、モードレジスタ１３０に設定された
データに応じて、ＤＲＡＭ５０に供給する電源電圧を設
定するようにしたので、使用するクロック信号の周波数
が予め分かっている場合には、その周波数に対応したデ
ータをモードレジスタ１３０に設定することにより、所
望の電源電圧を得ることが可能になる。その場合、第１
の実施の形態と比較すると、回路構成を簡略化すること
が可能になる。

【０１０５】次に、本発明の第３の実施の形態について
説明する。図１９は、本発明の第３の実施の形態の構成
例を示す図である。この図において、図２に示す場合と
対応する部分には同一の符号を付してあるので、その説
明は省略する。なお、この実施の形態では、図２に示す
周波数検出部２０および基準電圧選択部３０が除外さ
れ、その代わりにモードレジスタ１６０、シフトレジス
タ１６１、セレクタ１６２が新たに付加されている。

【０１０６】ここで、モードレジスタ１６０は、１ビッ
トの半導体メモリによって構成され、システムによって
データ“０”または“１”が設定される。シフトレジス
タ１６１は、モードレジスタ１６０に書き込まれたデー
タが“１”である場合には、モードレジスタセット信号
が“Ｈ”になるタイミングで、カウント値をカウントア
ップし、“０”の場合には逆にカウントダウンし、その
時点におけるカウント値に応じて選択信号ｆ１〜ｆｎの
何れかを“Ｈ”の状態にする。

【０１０７】セレクタ１６２は、シフトレジスタ１６１
から出力される選択信号ｆ１〜ｆｎのうち、“Ｈ”の状
態になっている選択信号に対応する基準電圧を選択して
出力する。

【０１０８】次に、以上の実施の形態の動作について説
明する。クロック信号の周波数を上げる必要が生じた場
合には、システムはモードレジスタ１６０に対してデー
タ“１”を書き込み、モードレジスタセット信号を
“Ｈ”の状態にする。

【０１０９】すると、シフトレジスタ１６１は、モード
レジスタ１６０に書き込まれたビットデータが“１”で
あるので、カウント値を“１”だけインクリメントす
る。セレクタ１６２は、シフトレジスタ１６１のカウン
ト値に相反する基準電圧を選択し、電源電圧発生部４０
に出力する。例えば、シフトレジスタ１６１のカウント
値が“３”である場合には、セレクタ１６２は基準電圧
Ｖｒｅｆｎ−２を選択して出力する。従って、シフトレ
ジスタ１６１のカウント値がインクリメントされた場合
には、セレクタ１６２から出力される基準電圧Ｖｒｅｆ
ｆｏｒ Ｖｉｉの出力は増加することになる。

【０１１０】電源電圧発生部４０は、セレクタ１６２か
ら出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをバッ
ファ４０ｅにより１倍に増幅して電源電圧Ｖｉｉとして
出力するとともに、レベルシフタ４０ａ，４０ｂで所定
の電圧だけレベルシフトした後、バッファ４０ｃ，４０
ｄによって１倍に増幅して電源電圧Ｖｗ，Ｖｐとして出
力する。

【０１１１】その結果、モードレジスタ１６０に対して
データ“１”が書き込まれた場合には、電源電圧発生部
４０から出力されるＶｉｉ，Ｖｐ，Ｖｗは増加すること
になる。

【０１１２】以上に説明したように、本発明の第３の実
施の形態によれば、モードレジスタ１６０に設定された
ビットデータに応じて、ＤＲＡＭ５０に供給する電源電
圧を設定するようにしたので、システムにより電源電圧
を簡単に制御することが可能になる。

【０１１３】次に、本発明の第４の実施の形態について
説明する。図２０は、本発明の第４の実施の形態の構成
例を示す図である。この図において、図２に示す場合と
対応する部分には同一の符号を付してあるので、その説
明は省略する。なお、この実施の形態では、図２に示す
周波数検出部２０および基準電圧選択部３０が除外さ
れ、その代わりにＤＬＬ（Delay Locked Loop）１７０
およびセレクタ１７１が新たに付加されている。

【０１１４】ここで、ＤＬＬ１７０は、入力されたクロ
ック信号を直列接続された遅延素子で順次遅延し、もと
のクロック信号と遅延後のクロック信号との位相が一致
する場合の遅延量を求め、これをクロック信号の周波数
に対応する値として出力する。

【０１１５】図２１は、ＤＬＬ１７０の詳細な構成例を
示す図である。この図において、遅延回路１８０は、複
数の遅延素子が直列接続されて構成されており、入力さ
れたクロック信号を遅延素子で順次遅延するとともに、
シフトレジスタ１８１から供給された選択信号ｆ１〜ｆ
ｎに対応する遅延量を有する遅延信号を出力する。

【０１１６】シフトレジスタ１８１は、位相比較回路１
８２の出力が“Ｈ”の場合にはカウント値をカウントア
ップし、位相比較回路１８２の出力が“Ｌ”の場合には
カウント値をカウントダウンし、カウント値に対応する
選択信号を“Ｈ”の状態にする。なお、シフトレジスタ
１８１から出力される選択信号ｆ１〜ｆｎは、セレクタ
１７１に供給されている。

【０１１７】位相比較回路１８２は、入力ダミー回路１
８３を通過した遅延回路１８０の出力信号と、クロック
信号の位相を比較し、これらの信号の重複部分が前回に
比較して増大した場合には“Ｈ”を、また、減少した場
合には“Ｌ”を出力する。

【０１１８】入力ダミー回路１８３は、１クロック周期
よりも短い所定の遅延量を有する回路であり、シフトレ
ジスタ１８１が無遅延の状態で回路がロックされるのを
防止する。

【０１１９】図２２は、ＤＬＬ１７０に電源電圧を供給
する回路の一例を示す図である。ところで、遅延素子
は、電源電圧の変動の影響を受けてその遅延量が変化す
る。ここで、ＤＬＬ１７０は、複数の遅延素子が直列に
接続されて構成されているので、電源電圧が変動した場
合には、遅延回路１８０の出力信号に含まれる誤差は、
各遅延量素子における誤差を累積したものになるため無
視できない。そこで、そのような誤差を低減するため
に、本実施の形態では、ＤＬＬ１７０とチップ内部回路
１９２のそれぞれに対して独立の降圧回路（安定化電
源）１９０，１９１を具備するようにした。

【０１２０】ここで、降圧回路１９０は、電源電圧Ｖｃ
ｃを所定量だけ降圧してＤＬＬ１７０に供給する。降圧
回路１９１は、電源電圧Ｖｃｃを所定量だけ降圧してＤ
ＲＡＭ５０のチップ内部回路１９２に供給する。

【０１２１】セレクタ１７１は、ＤＬＬ１７０から供給
された選択信号に応じた基準電圧を選択して電源電圧発
生部４０に供給する。次に、以上の実施の形態の動作に
ついて説明する。

【０１２２】ＤＬＬ１７０にクロック信号が供給される
と、遅延回路１８０は直列接続された複数の遅延素子に
より、クロック信号を順次遅延するとともに、シフトレ
ジスタ１８１から供給される選択信号のうち“Ｈ”の状
態にされている選択信号に対応する遅延素子から出力さ
れている遅延信号を出力信号として入力ダミー回路１８
３に供給する。

【０１２３】シフトレジスタ１８１は、位相比較回路１
８２の出力が“Ｈ”の状態である場合にはカウント値を
カウントアップし、位相比較回路１８２の出力が“Ｌ”
の状態である場合にはカウント値をカウントダウンす
る。

【０１２４】回路の動作が開始された時点では、シフト
レジスタ１８１の初期値は、例えば、“ｎ”に設定され
ているので、その値に応じた選択信号であるｆｎを
“Ｈ”の状態にする。すると、遅延回路１８０は直列接
続された遅延素子の先頭部分に存在する遅延素子からの
出力を選択して出力する。

【０１２５】入力ダミー回路１８３は、遅延回路１８０
の出力を所定量だけ遅延して出力する。位相比較回路１
８２は、入力されたクロック信号と、入力ダミー回路１
８３の出力信号との位相を比較し、これらの信号の重複
する部分が増大した場合には“Ｈ”を出力し、それ以外
の場合には“Ｌ”を出力する。即ち、遅延されたクロッ
ク信号が１クロック周期分だけ遅延された場合には重複
する部分が最大になるので、この状態を最大の状態とし
て位相比較結果が出力される。

【０１２６】その結果、例えば、選択信号ｆｎが“Ｈ”
の状態である場合よりも、選択信号ｆｎ−１が“Ｈ”の
状態になった場合の方が、入力ダミー回路１８３の出力
信号と、クロック信号の重複する部分が増加した場合に
は、位相比較回路１８２からは“Ｈ”が出力されること
になる。一方、選択信号ｆｎ−２が“Ｈ”の状態である
場合よりも、選択信号ｆｎ−３が“Ｈ”の状態になった
場合の方が、入力ダミー回路１８３の出力信号と、クロ
ック信号の重複する部分が減少した場合には、位相比較
回路１８２からは“Ｌ”が出力されることになる。

【０１２７】以上のような動作が繰り返されると、入力
ダミー回路１８３からの出力信号とクロック信号との位
相が１クロック分ずれて合致した状態になる。このと
き、“Ｈ”の状態となっている選択信号は、クロック信
号の周波数に対応する値である。従って、この値に応じ
た基準電圧をセレクタ１７１によって選択し、電源電圧
発生部４０において、前述の場合と同様に電源電圧を生
成することにより、クロック信号の周波数に応じた所望
の電圧を発生し、ＤＲＡＭ５０の各部に供給することが
可能になる。

【０１２８】以上に説明した本発明の第４の実施の形態
では、ＤＬＬを利用してクロック信号の周波数を測定す
るようにしたので、図２に示す場合に比較して回路を簡
略化することが可能になる。

【０１２９】また、半導体記憶装置では、ＤＬＬを内蔵
する場合が多いので、本発明の第４の実施の形態では、
既存の回路を有効活用することが可能になる。次に、本
発明の第５の実施の形態について説明する。

【０１３０】本発明の第５の実施の形態は、回路の主要
部分は、第１〜第４の実施の形態と同様であるが、選択
信号ｆ１〜ｆｎが回路の外部に出力される構成とされて
いる点が異なっている。

【０１３１】図２３は、本発明の第５の実施の形態の選
択信号を出力する部分（選択信号出力回路と称す）に係
る構成例を示す図である。この図に示すように、選択信
号出力回路は、エンコーダ２００、ＣＭＯＳスイッチ２
０１，２０３、インバータ２０２、および、出力バッフ
ァ２０４によって構成されている。

【０１３２】ここで、エンコーダ２００は、選択信号ｆ
１〜ｆｎのうち、“Ｈ”の状態になっている信号に対応
するビット列を生成して出力する。ＣＭＯＳスイッチ２
０１は、特殊出力イネーブル信号が“Ｈ”の状態である
場合には、ＯＮの状態になってエンコーダ２００からの
ビット列を出力する。

【０１３３】ＣＭＯＳスイッチ２０３は、特殊出力イネ
ーブル信号が“Ｌ”の状態である場合には、ＯＮの状態
になって半導体記憶装置の内部データを出力する。次
に、以上の実施の形態の動作について説明する。

【０１３４】クロック信号に対応する電源電圧の設定が
完了したとすると、特殊出力イネーブル信号が“Ｈ”の
状態にされる。すると、エンコーダ２００は、“Ｈ”の
状態になっている選択信号に対応するビット列を生成し
て出力する。

【０１３５】このとき、ＣＭＯＳスイッチ２０３はＯＦ
Ｆの状態であり、また、ＣＭＯＳスイッチ２０１はＯＮ
の状態であるので、内部データの代わりに、エンコーダ
２００からのビット列が出力され、出力バッファ２０４
に供給される。

【０１３６】このようにして出力されたビット列は、内
部における電源電圧を指示するものであるので、このビ
ット列を参照して、外部の装置の電源電圧を設定するこ
とにより、装置全体の消費電力を更に低減させることが
可能になる。

【０１３７】なお、特殊出力イネーブル信号が“Ｌ”の
状態になると、ＣＭＯＳスイッチ２０１はＯＦＦの状態
になり、一方、ＣＭＯＳスイッチ２０３はＯＮの状態に
なるので、エンコーダ２００からのビット列の出力は停
止され、内部データの出力が開始されることになる。

【０１３８】以上の実施の形態によれば、内部電源の電
圧を外部に通知するようにしたので、外部回路の電源電
圧をそれに応じて変更させることにより、装置全体の消
費電力を更に削減することが可能になる。

【０１３９】なお、以上に説明した第１〜第５の実施の
形態では、クロック信号の周波数を測定して、その周波
数に応じた電源電圧をＤＲＡＭ５０に供給するようにし
たが、本発明はこのような場合に限定されるものではな
いことはいうまでもない。

【０１４０】また、以上に説明した回路は、ほんの一例
であり、これらの場合のみに限定されるものではないこ
とはいうまでもない。更に、以上の実施の形態では、抵
抗による分圧を利用して基準電圧を生成するようにした
が、例えば、コンデンサを直列接続し、これらのコンデ
ンサによる分圧を利用することも可能である。

【０１４１】更にまた、以上の実施の形態では、周波数
と供給する電源電圧との関係が直線関係を有するように
したが、非直線関係を有するように設定することも可能
である。

【０１４２】また、ＰチャネルＭＯＳ−ＦＥＴ８０およ
びＰチャネルＭＯＳ−ＦＥＴ１２１のソース電圧を降圧
電位（一定電位）にし、ＰチャネルＭＯＳ−ＦＥＴ８０
およびＰチャネルＭＯＳ−ＦＥＴ１２１のドライブ能力
をＶｃｃによらず一定にすることができる。この様にす
ることで、より正確な動作が可能になる。

【０１４３】また、分圧抵抗（図９に示す抵抗１０２−
１〜１０２−ｎ＋１）をトランジスタのＯＮ抵抗（常時
ＯＮ状態のトランジスタが有する抵抗）によって代替す
ることも可能である。

【０１４４】（付記１） 複数の基準電圧を発生する基
準電圧発生手段と、入力されたクロック信号の周期を測
定する周期測定手段と、前記周期測定手段による測定結
果に応じて、前記基準電圧発生手段によって発生された
基準電圧の何れかを選択する選択手段と、前記選択手段
によって選択された基準電圧に対応する電源電圧を出力
する電源電圧出力手段と、を有することを特徴とする電
源発生回路。

【０１４５】（付記２） 前記電源電圧出力手段は、前
記クロック信号の周期が長い場合には低い電源電圧を、
また、周期が短い場合には高い電源電圧を出力すること
を特徴とする付記１記載の電源発生回路。

【０１４６】（付記３） 前記基準電圧発生手段は、所
定の電圧を抵抗で分圧することによって前記複数の基準
電圧を生成することを特徴とする付記１記載の電源発生
回路。

【０１４７】（付記４） 前記周期測定手段は、クロッ
ク信号の周期に対応した所定の期間においてコンデンサ
に蓄積された電荷によって発生する電圧と、前記基準電
圧とを比較することにより、前記クロック信号の周期を
測定することを特徴とする付記１記載の電源発生回路。

【０１４８】（付記５） 前記周期測定手段は、複数の
遅延素子群によって遅延されたクロック信号と、もとの
クロック信号とを比較し、その遅延量からクロックの周
期を測定することを特徴とする付記１記載の電源発生回
路。

【０１４９】（付記６） 前記遅延素子群に供給する電
源電圧を定電圧化する定電圧化手段を更に有することを
特徴とする付記５記載の電源発生回路。 （付記７） 前記電源電圧出力手段によって出力された
電源電圧を示す電源電圧情報を出力する電源電圧情報出
力手段を更に有することを特徴とする付記１記載の電源
発生回路。

【０１５０】（付記８） 複数の基準電圧を発生する基
準電圧発生手段と、入力された制御情報に応じて、前記
基準電圧発生手段によって発生された基準電圧の何れか
を選択する選択手段と、前記選択手段によって選択され
た基準電圧に対応する電源電圧を出力する電源電圧出力
手段と、を有することを特徴とする電源発生回路。

【０１５１】（付記９） 入力されたデータを記憶する
記憶手段と、複数の基準電圧を発生する基準電圧発生手
段と、入力されたクロック信号の周期を測定する周期測
定手段と、前記周期測定手段による測定結果に応じて、
前記基準電圧発生手段によって発生された基準電圧の何
れかを選択する選択手段と、前記選択手段によって選択
された基準電圧に対応する電源電圧を前記記憶手段に供
給する電源電圧供給手段と、前記記憶手段の入出力回路
に対してクロック信号の周期に拘らず一定の電源電圧を
供給する定電圧電源供給手段と、を有することを特徴と
する半導体記憶装置。

【０１５２】（付記１０） 前記電源電圧出力手段より
も所定の電圧だけ高い電源電圧を発生し、ワード線電位
として前記記憶手段に供給するワード電位供給手段を更
に有することを特徴とする付記９記載の半導体記憶装
置。

【０１５３】（付記１１） 入力されたデータを記憶す
る記憶手段と、複数の基準電圧を発生する基準電圧発生
手段と、入力された制御情報に応じて、前記基準電圧発
生手段によって発生された基準電圧の何れかを選択する
選択手段と、前記選択手段によって選択された基準電圧
に対応する電源電圧を前記記憶手段に供給する電源電圧
供給手段と、を有することを特徴とする半導体記憶装
置。

【０１５４】

【発明の効果】以上説明したように本発明では、複数の
基準電圧を発生する基準電圧発生手段と、入力されたク
ロック信号の周期を測定する周期測定手段と、前記周期
測定手段による測定結果に応じて、前記基準電圧発生手
段によって発生された基準電圧の何れかを選択する選択
手段と、前記選択手段によって選択された基準電圧に対
応する電源電圧を出力する電源電圧出力手段と、を設け
るようにしたので、電源電圧をクロック信号の周期に応
じて微調整することが可能になる。

【０１５５】また、入力されたデータを記憶する記憶手
段と、複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段
と、前記周期測定手段による測定結果に応じて、前記基
準電圧発生手段によって発生された基準電圧の何れかを
選択する選択手段と、前記選択手段によって選択された
基準電圧に対応する電源電圧を前記記憶手段に供給する
電源電圧供給手段と、前記記憶手段の入出力回路に対し
てクロック信号の周期に拘らず一定の電源電圧を供給す
る定電圧電源供給手段と、を設けるようにしたので、半
導体記憶装置の各部に供給する電源電圧をクロック信号
に応じて微調整することが可能になる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する原理図である。

【図２】本発明の第１の実施の形態の構成例を示す図で
ある。

【図３】図２に示す周波数検出部の詳細な構成例を示す
図である。

【図４】図３に示すクロック生成回路の詳細な構成例の
一部を示す図である。

【図５】図４に示す第１段目の分周回路の詳細な構成例
を示す回路図である。

【図６】図４に示す第２および第３段目の分周回路の詳
細な構成例を示す回路図である。

【図７】図３に示すクロック生成回路の詳細な構成例の
他の一部を示す図である。

【図８】図３に示す周波数検出回路および図２に示す基
準電圧選択部の詳細な構成例を示す図である。

【図９】図３に示す基準電圧発生回路の詳細な構成例を
示す図である。

【図１０】図２に示す電源電圧発生部の詳細な構成例を
示す図である。

【図１１】図２に示すＤＲＡＭの詳細な構成例を示す図
である。

【図１２】本発明の第１の実施の形態の動作を説明する
ためのタイミングチャートである。

【図１３】本発明の第１の実施の形態の動作を説明する
ためのタイミングチャートである。

【図１４】本発明の第１の実施の形態から出力される電
源電圧と、クロック信号の周波数との関係を示す図であ
る。

【図１５】図２に示す周波数検出部の第２の構成例を説
明する図である。

【図１６】図１５に示す実施の形態の動作を説明するた
めのタイミングチャートである。

【図１７】本発明の第２の実施の形態の構成例を示す図
である。

【図１８】図１７に示すセレクタの詳細な構成例を示す
図である。

【図１９】本発明の第３の実施の形態の構成例を示す図
である。

【図２０】本発明の第４の実施の形態の構成例を示す図
である。

【図２１】図２０に示すＤＬＬの詳細な構成例を示す図
である。

【図２２】図２０に示すＤＬＬに電源電圧を供給する電
源回路の構成例を示す図である。

【図２３】本発明の第５の実施の形態の構成例を示す図
である。

【符号の説明】

１ 基準電圧発生手段 ２ クロック信号入力部 ３ 周期測定手段 ４ 選択手段 ５ 電源電圧出力手段 ２０ 周波数検出部 ２１ クロック生成回路 ２２ 基準電圧発生回路 ２３ 周波数検出回路 ３０ 基準電圧選択部 ４０ 電源電圧発生部 ５０ ＤＲＡＭ １３０ モードレジスタ １３１ デコーダ １３２ セレクタ １６０ モードレジスタ １６１ シフトレジスタ １６２ セレクタ １７０ ＤＬＬ １７１ セレクタ １８０ 遅延回路 １８１ シフトレジスタ １８２ 位相比較回路 １８３ 入力ダミー回路 １９０，１９１ 降圧回路 １９２ チップ内部回路 ２００ エンコーダ ２０１ ＣＭＯＳスイッチ ２０２ インバータ ２０３ ＣＭＯＳスイッチ ２０４ 出力バッファ

フロントページの続き Ｆターム(参考） 5H420 NA31 NB02 NB22 NB31 NB37 NC06 NC26 5M024 AA40 BB29 BB40 CC23 DD83 FF03 FF07 FF15 HH01 HH09 JJ02 PP01 PP02 PP03 PP07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の基準電圧を発生する基準電圧発生
   手段と、 入力されたクロック信号の周期を測定する周期測定手段
   と、 前記周期測定手段による測定結果に応じて、前記基準電
   圧発生手段によって発生された基準電圧の何れかを選択
   する選択手段と、 前記選択手段によって選択された基準電圧に対応する電
   源電圧を出力する電源電圧出力手段と、 を有することを特徴とする電圧発生回路。
2. 【請求項２】 前記基準電圧発生手段は、所定の電圧を
   抵抗で分圧することによって前記複数の基準電圧を生成
   することを特徴とする請求項１記載の電圧発生回路。
3. 【請求項３】 前記周期測定手段は、クロック信号の周
   期に対応した所定の期間においてコンデンサに蓄積され
   た電荷によって発生する電圧と、前記基準電圧とを比較
   することにより、前記クロック信号の周期を測定するこ
   とを特徴とする請求項１記載の電圧発生回路。
4. 【請求項４】 前記周期測定手段は、複数の遅延素子群
   によって遅延されたクロック信号と、もとのクロック信
   号とを比較し、その遅延量からクロックの周期を測定す
   ることを特徴とする請求項１記載の電圧発生回路。
5. 【請求項５】 入力されたデータを記憶する記憶手段
   と、 複数の基準電圧を発生する基準電圧発生手段と、 入力されたクロック信号の周期を測定する周期測定手段
   と、 前記周期測定手段による測定結果に応じて、前記基準電
   圧発生手段によって発生された基準電圧の何れかを選択
   する選択手段と、 前記選択手段によって選択された基準電圧に対応する電
   源電圧を前記記憶手段に供給する電源電圧供給手段と、 前記記憶手段の入出力回路に対してクロック信号の周期
   に拘らず一定の電源電圧を供給する定電圧電源供給手段
   と、 を有することを特徴とする半導体記憶装置。
6. 【請求項６】 前記電源電圧供給手段よりも所定の電圧
   だけ高い電源電圧を発生し、ワード線電位として前記記
   憶手段に供給するワード電位供給手段を更に有すること
   を特徴とする請求項５記載の半導体記憶装置。