JP2002231730A - Lateral junction field-effect transistor and method of manufacturing the same - Google Patents
Lateral junction field-effect transistor and method of manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、横型の接合型電界
効果トランジスタ(ＪＦＥＴ:Junction Field Effect Tr
ansistor)およびその製造方法に関し、より具体的に
は、良好な耐圧性能を維持したままオン抵抗を低減した
横型ＪＦＥＴおよびその製造方法に関するものである。The present invention relates to a lateral junction type field effect transistor (JFET).
More specifically, the present invention relates to a lateral JFET in which on-resistance is reduced while maintaining good withstand voltage performance, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図１８は、従来の横型ＪＦＥＴを示す断
面図である（米国特許登録番号5,264,713 Junction Fie
ld-Effect Transistor Formed in Silicon Carbide）。
ＳｉＣ基板１１０の上に第１導電型のエピタキシャル層
１１２が配置され、その上に第２導電型のチャネル層１
１４が形成されている。チャネル層１１４の上には、ト
レンチ１２４をはさんで、一方にソース領域１１６が、
また他方にはドレイン領域１１８が配置され、それぞれ
の上にソース電極１２０とドレイン電極１２２とが配置
されている。ＳｉＣ基板１１０の裏面側には、ゲートコ
ンタクト層１３０が形成され、その上にゲート電極（図
示せず）が設けられている。ソース・ドレイン領域１１
６，１１８を通りチャネル層１１４の中にいたる深さを
有するトレンチ１２４が設けられ、トレンチ１２４の底
部と第１導電型のエピタキシャル層１１２との間の、第
２導電型のエピタキシャル層１１４にはチャネルが形成
されている。第１導電型のエピタキシャル層１１２にお
ける第１導電型不純物の濃度の値は、チャネルを含む第
２導電型のエピタキシャル層１１４における第２導電型
不純物の濃度の値よりも高く、接合部への逆バイアス電
圧の印加により空乏層がチャネルに向けて拡大する構成
となっている。空乏層がチャネルを塞いだとき、電流が
チャネルを通過することができないため、オフ状態とな
る。このため、逆バイアス電圧の大きさを加減すること
により、空乏層がチャネル領域を遮断するか否か制御す
ることが可能となる。この結果、たとえば、ゲート・ソ
ース間の逆バイアス電圧を加減することにより、電流の
オンオフ制御を行なうことが可能となる。FIG. 18 is a sectional view showing a conventional lateral JFET (US Pat. No. 5,264,713 Junction Fie).
ld-Effect Transistor Formed in Silicon Carbide).
A first conductivity type epitaxial layer 112 is disposed on a SiC substrate 110, and a second conductivity type channel layer 1 is formed thereon.
14 are formed. On the channel layer 114, a trench 124 is sandwiched, and on one side, a source region 116 is formed.
A drain region 118 is disposed on the other side, and a source electrode 120 and a drain electrode 122 are disposed on each of them. A gate contact layer 130 is formed on the back side of the SiC substrate 110, and a gate electrode (not shown) is provided thereon. Source / drain region 11
A trench 124 having a depth extending through the channel layer 6 and 118 into the channel layer 114 is provided. Between the bottom of the trench 124 and the epitaxial layer 112 of the first conductivity type, the epitaxial layer 114 of the second conductivity type is formed. Channels are formed. The value of the concentration of the impurity of the first conductivity type in the epitaxial layer 112 of the first conductivity type is higher than the value of the concentration of the impurity of the second conductivity type in the epitaxial layer 114 of the second conductivity type including the channel. The configuration is such that the depletion layer expands toward the channel by applying a bias voltage. When the depletion layer blocks the channel, the current cannot pass through the channel, so that the channel is turned off. Therefore, it is possible to control whether the depletion layer blocks the channel region by adjusting the magnitude of the reverse bias voltage. As a result, for example, by controlling the reverse bias voltage between the gate and the source, it is possible to perform the on / off control of the current.
【０００３】[0003]
【発明が解決しようとする課題】大電流のオンオフ制御
を行なう場合、消費電力等の低減をはかるために、オン
抵抗を低下させることが非常に望ましい。しかしなが
ら、チャネル厚さやチャネル層の不純物濃度を高めるこ
とによりオン抵抗を低減させようとすると、耐圧性能が
低下する問題がある。In the case of performing on / off control of a large current, it is very desirable to reduce on-resistance in order to reduce power consumption and the like. However, if the on-resistance is reduced by increasing the channel thickness or the impurity concentration of the channel layer, there is a problem that the withstand voltage performance is reduced.
【０００４】図１９は、横型ＪＦＥＴの耐圧性能を説明
するための、チャネル、ソース、ドレインおよびゲート
を示す断面図である。また、図２０は、破壊電圧時のド
レイン・ゲート間の電界分布を説明する断面図である。
説明の便宜上、第１導電型はｐ型、また第２導電型はｎ
型として話を進めるが、第１導電型はｎ型、また第２導
電型はｐ型としてもよい。図２０に示す、電界分布はｐ
型エピタキシャル層からドレイン電極にいたる間のｎ型
エピタキシャル層内の電界分布である。この図で、Ｅma
xは、ドレインからｐｎ接合にいたる間の距離Ｗを空乏
層としたときのｐｎ接合の逆バイアス電圧の絶対値を表
わす。このＥmaxは、次の（１）式のように表示するこ
とができる。ただし、ｑは素電荷、Ｎdはドレイン電極
からｐｎ接合にいたる間のｎ型不純物濃度、εsは半導
体の誘電率を表わす。FIG. 19 is a cross-sectional view showing a channel, a source, a drain, and a gate for explaining the withstand voltage performance of the lateral JFET. FIG. 20 is a cross-sectional view illustrating an electric field distribution between the drain and the gate at the time of a breakdown voltage.
For convenience of explanation, the first conductivity type is p-type and the second conductivity type is n-type.
Although the description will proceed as a type, the first conductivity type may be n-type, and the second conductivity type may be p-type. The electric field distribution shown in FIG.
4 is an electric field distribution in the n-type epitaxial layer from the n-type epitaxial layer to the drain electrode. In this figure, Ema
x represents the absolute value of the reverse bias voltage of the pn junction when the distance W from the drain to the pn junction is a depletion layer. This Emax can be displayed as in the following equation (1). Here, q represents an elementary charge, N d represents an n-type impurity concentration from the drain electrode to the pn junction, and ε s represents a dielectric constant of the semiconductor.
【０００５】 Ｅmax＝ｑＮdＷ/εs ・・・・・・・・・・（１） ソース接地の場合、破壊発生時にドレイン・ゲート間電
圧が最大となっているため、破壊電圧Ｖb、すなわち耐
圧は、次の（２）〜（４）式によって与えられる。ここ
で、Ｖdgmaxは、ドレイン・ゲート間に印加できる最大
電圧であり、また、Ｖgsは、オフ状態にするのに必要な
ゲート・ソース間電圧である。Emax = qN d W / ε s (1) In the case of the common source, the breakdown voltage V b , That is, the breakdown voltage is given by the following equations (2) to (4). Here, V dgmax is the maximum voltage that can be applied between the drain and the gate, and V gs is the gate-source voltage that is required to turn off.
【０００６】 Ｖb＝Ｖdgmax−Ｖgs ・・・・ ・・・・・・（２） Ｖdgmax＝ｑＮdＷ2/(２εs) ・ ・・・・・・（３） Ｖgs＝ｑＮdｈ2/(２εs) ・・・・・・・・・（４） オン抵抗を低下させるには、次の２つの直接的な方法が
ある。この２つの場合について、耐圧性能が向上するか
否か、すなわちＶbが増大するか否か検討する。 （ａ）チャネル厚さｈを増やした場合（不純物濃度は変
えない）：（４）式よりＶgsが大きくなり、このため、
（２）式よりＶbが減少する。すなわち、耐圧性能は劣
化してしまう。 （ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純
物濃度Ｎdを増やした場合（Ｖgsは不変とする。すなわ
ち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは
小さくする。）：ｎ型エピタキシャル層のｎ型不純物濃
度が変わると（１）式よりＥmaxが増大し、上記に示さ
ない関係式によりＷは減少する。上述の関係式から直接
導出することはできないが、耐圧Ｖdgmaxとｎ型不純物
濃度との関係は、図２１のように求めることができる。
図２１によれば、不純物濃度の増加につれて耐圧Ｖ
dgmaxが低下することが分る。V b = V dgmax −V gs (2) V dgmax = qN d W 2 / (2ε s ) (3) V gs = qN d h 2 / (2ε s ) (4) There are two direct methods for reducing the on-resistance. In these two cases, it is examined whether or not the withstand voltage performance is improved, that is, whether or not Vb is increased. (A) When the channel thickness h is increased (does not change the impurity concentration): V gs is increased from the equation (4),
According to equation (2), Vb decreases. That is, the pressure resistance performance is deteriorated. (B) If you increase the n-type impurity concentration N d of the n-type epitaxial layer including a channel (. V gs is invariable i.e., n-type impurity concentration is increased, the channel thickness h is reduced.): When the n-type impurity concentration of the n-type epitaxial layer changes, Emax increases from the equation (1), and W decreases according to the relational expression not shown above. Although it cannot be directly derived from the above relational expression, the relationship between the breakdown voltage V dgmax and the n-type impurity concentration can be obtained as shown in FIG.
According to FIG. 21, the breakdown voltage V increases as the impurity concentration increases.
It can be seen that dgmax decreases.
【０００７】上記のように、横型ＪＦＥＴのオン抵抗を
直接的に低下させたのでは、耐圧性能を劣化させてしま
うことが分る。As described above, it is found that if the on-resistance of the lateral JFET is directly reduced, the withstand voltage performance is deteriorated.
【０００８】そこで、本発明は、高い耐圧性能を維持し
た上で、さらにオン抵抗を低くすることができる構造を
有する横型ＪＦＥＴおよびその製造方法を提供すること
を目的とする。Accordingly, an object of the present invention is to provide a lateral JFET having a structure capable of further reducing on-resistance while maintaining high withstand voltage performance, and a method of manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】本発明の横型ＪＦＥＴ
は、半導体基板上に位置する第１導電型半導体層と、第
１導電型半導体層の上に位置し、第２導電型不純物を含
む第２導電型半導体層と、第２導電型半導体層の上に位
置する当該第２導電型半導体層よりも高濃度の第２導電
型不純物を含む第２導電型電極層と、第２導電型電極層
を通り第２導電型半導体層内にいたる深さのトレンチと
を備える。そして、この横型ＪＦＥＴでは、トレンチの
底部と第１導電型半導体層との間の第２導電型半導体層
において、第１導電型不純物を含む第１導電型の不純物
領域が配置されている（請求項１）。SUMMARY OF THE INVENTION A lateral JFET of the present invention
Comprises a first conductivity type semiconductor layer located on the semiconductor substrate, a second conductivity type semiconductor layer containing the second conductivity type impurity located on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer. A second conductive-type electrode layer containing a second conductive-type impurity at a higher concentration than the second conductive-type semiconductor layer located above, and a depth extending into the second conductive-type semiconductor layer through the second conductive-type electrode layer And a trench. In the lateral JFET, a first conductivity type impurity region including the first conductivity type impurity is disposed in the second conductivity type semiconductor layer between the bottom of the trench and the first conductivity type semiconductor layer. Item 1).
【００１０】この構成により、実質的に高い耐圧性能を
確保した上で、トレンチ底部から第１導電型半導体層に
いたる間（以下、チャネルまたはチャネル領域と記す）
において、第１導電型不純物領域を除いた第２導電型半
導体層の合計厚さを大きくとることによりオン抵抗を減
少させることができる。すなわち、第１導電型不純物領
域と第１導電型半導体層とに、ｐｎ接合部に逆バイアス
電圧が印加されるように電圧を印加して、チャネルの第
２導電型半導体層内に空乏層を張り出すことにより、オ
ンオフ動作を行なうことができる。[0010] With this configuration, while ensuring substantially high withstand voltage performance, a portion from the bottom of the trench to the first conductivity type semiconductor layer (hereinafter referred to as a channel or a channel region) is provided.
In the above, the on-resistance can be reduced by increasing the total thickness of the second conductivity type semiconductor layer excluding the first conductivity type impurity region. That is, a voltage is applied to the first conductivity type impurity region and the first conductivity type semiconductor layer so that a reverse bias voltage is applied to the pn junction, and a depletion layer is formed in the second conductivity type semiconductor layer of the channel. By overhanging, an on / off operation can be performed.
【００１１】一方、空乏層をゲート・ドレイン間の全体
に張り出すための電圧は、第１導電型不純物領域を含ま
ない従来の横型ＪＦＥＴとほぼ同じとすることができ
る。耐圧は、上記の空乏層をゲート・ドレイン間全体に
張り出すのに要する電圧と、オフ状態にするのに要する
電圧との差に略等しい。したがって、耐圧性能を従来と
同じレベルにした上で、チャネルにおける第２導電型半
導体層の合計厚さが増大した分、オン抵抗を減少させる
ことができる。On the other hand, the voltage for extending the depletion layer entirely between the gate and the drain can be substantially the same as that of a conventional lateral JFET not including the first conductivity type impurity region. The breakdown voltage is substantially equal to the difference between the voltage required to extend the depletion layer over the entire area between the gate and the drain and the voltage required to turn off the depletion layer. Accordingly, the on-resistance can be reduced by increasing the total thickness of the second conductivity type semiconductor layer in the channel while keeping the breakdown voltage performance at the same level as that of the related art.
【００１２】なお、通常、第１導電型半導体層および第
１導電型の不純物領域の第１導電型不純物濃度の値は、
第２導電型半導体層の第２導電型不純物濃度の値よりも
高くして、空乏層を実質的にほとんど第２導電型半導体
層に張り出すようにするのが、普通である。しかし、第
１導電型の不純物領域どうしの間隔等を狭くして多数の
第１導電型の不純物領域を配置すれば、上記の濃度関係
にしなくてもオフ状態は従来と同じ逆バイアス電圧で実
現される。このため、第１導電型半導体層および第１導
電型の不純物領域の第１導電型不純物濃度の値は、第２
導電型半導体層の第２導電型不純物濃度の値よりも高く
なくてもよい。Normally, the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region is:
Generally, the depletion layer is substantially substantially extended to the second conductivity type semiconductor layer by making the second conductivity type impurity concentration higher than the second conductivity type impurity concentration value of the second conductivity type semiconductor layer. However, if a large number of first conductivity type impurity regions are arranged by narrowing the spacing between the first conductivity type impurity regions, etc., the off state can be realized with the same reverse bias voltage as in the past, even if the above-mentioned concentration relationship is not established. Is done. For this reason, the value of the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region is the second conductivity type impurity concentration.
It does not have to be higher than the value of the second conductivity type impurity concentration of the conductivity type semiconductor layer.
【００１３】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型半導体層および第１導電型の不純物領域
の第１導電型不純物の濃度の値が、第２導電型半導体層
の第２導電型不純物の濃度の値よりも大きいことが望ま
しい（請求項２）。In the lateral JFET of the present invention, for example, the concentration of the first conductivity type impurity in the first conductivity type semiconductor layer and the first conductivity type impurity region is changed to the second conductivity type of the second conductivity type semiconductor layer. It is desirable that the concentration is larger than the value of the impurity concentration.
【００１４】この濃度の構成により、空乏層を、第１導
電型半導体層や第１導電型の不純物領域ではなく、もっ
ぱら第２導電型半導体層のチャネル領域に張り出させる
ことができる。[0014] With this concentration configuration, the depletion layer can protrude exclusively into the channel region of the second conductivity type semiconductor layer, not the first conductivity type semiconductor layer or the first conductivity type impurity region.
【００１５】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型半導体層と第１導電型の不純物領域と
が、電気的に連絡されることができる（請求項３）。In the lateral JFET of the present invention, for example, the first conductivity type semiconductor layer and the first conductivity type impurity region can be electrically connected (claim 3).
【００１６】たとえば、第１導電型半導体層と第１導電
型の不純物領域とを同電位とすることにより、第１導電
型半導体層と第１導電型の不純物領域との間の間隔、お
よび第１導電型の不純物領域どうしの間隔を同じにし
て、各間隔において同じ条件でオンオフ状態を実現でき
る。このため、電位等の分布を第１導電型の不純物領域
のいずれにおいても同じようにすることができ、過大な
電位がかかる箇所を除くことができる。For example, by setting the first conductive type semiconductor layer and the first conductive type impurity region to the same potential, the distance between the first conductive type semiconductor layer and the first conductive type impurity region, By setting the spacing between the impurity regions of one conductivity type to be the same, the ON / OFF state can be realized at the same condition at each spacing. For this reason, the distribution of the potential and the like can be made the same in any of the impurity regions of the first conductivity type, and locations where an excessive potential is applied can be eliminated.
【００１７】また、従来と同じ逆バイアス電圧で、オフ
状態を実現するためには、第１導電型不純物領域または
第１導電型半導体層によって挟まれる第２導電型半導体
層の厚さを等しくして、従来のチャネル厚さｈの２倍程
度２ｈとする。この配置においては、各空乏層が等しい
厚さの状態でチャネルを遮断することができるので、最
も効率的に低い逆バイアス電圧でオフ状態を実現するこ
とができる。また、一方の表面がトレンチ底部に露出
し、他方の表面が第１導電型不純物領域に接する第２導
電型半導体層の厚さは、従来のチャネル厚さと同程度に
する必要がある。In order to realize the off-state with the same reverse bias voltage as in the prior art, the thickness of the second conductivity type semiconductor layer sandwiched between the first conductivity type impurity regions or the first conductivity type semiconductor layer is made equal. Therefore, the thickness is set to 2 h, which is about twice the conventional channel thickness h. In this arrangement, the channel can be cut off with each depletion layer having the same thickness, so that the off state can be realized most efficiently with a low reverse bias voltage. Further, the thickness of the second conductivity type semiconductor layer in which one surface is exposed at the bottom of the trench and the other surface is in contact with the first conductivity type impurity region needs to be approximately the same as the conventional channel thickness.
【００１８】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型の不純物領域は、トレンチの底部に露出
する部分を含むことができる（請求項４）。In the lateral JFET of the present invention, for example, the first conductivity type impurity region can include a portion exposed at the bottom of the trench.
【００１９】この構成では、トレンチにおける第２導電
型半導体層は、いずれも、第１導電型の不純物領域また
は第１導電型半導体層によって挟まれる。このため、同
じ数の第１導電型の不純物領域を配置した構成におい
て、オフ動作を確実にすることが容易となる。上記の
「トレンチの底部に露出する部分」は、第１導電型の不
純物領域の上側表面をいう。In this configuration, each of the second conductive type semiconductor layers in the trench is sandwiched by the first conductive type impurity region or the first conductive type semiconductor layer. Therefore, in a configuration in which the same number of impurity regions of the first conductivity type are arranged, it is easy to reliably perform the off operation. The “portion exposed at the bottom of the trench” refers to the upper surface of the first conductivity type impurity region.
【００２０】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型の不純物領域は、トレンチの底部から深
さ方向に離れて位置することができる（請求項５）。In the lateral JFET of the present invention, for example, the first conductivity type impurity region can be located away from the bottom of the trench in the depth direction.
【００２１】この構成では、オフ状態において、第１導
電型の不純物領域からは、トレンチ底部側と半導体基板
側とに空乏層を張り出している。このため、第１導電型
の不純物領域の接合部から生じる空乏層のいずれをもオ
フ状態の実現に用いている。このため、より少ない数の
第１導電型の不純物領域の配置により、オンオフ動作を
制御することが可能となる。また、同じ数の第１導電型
の不純物領域の配置の場合には、上記の所定厚さの第２
導電型半導体層の分だけ、オン抵抗を下げることが可能
となる。上記の横型ＪＦＥＴは、１つの第１導電型の不
純物領域が配置されてもよいし、また複数の第１導電型
の不純物領域が配置されてもよい。複数の第１導電型の
不純物領域が配置される場合には、すべての第１導電型
の不純物領域が、トレンチ底部から所定深さ離れて配置
される。In this configuration, in the off state, a depletion layer extends from the first conductivity type impurity region to the trench bottom side and the semiconductor substrate side. For this reason, any of the depletion layers generated from the junction of the impurity region of the first conductivity type is used to realize the off state. Therefore, the on / off operation can be controlled by disposing a smaller number of the first conductivity type impurity regions. In the case where the same number of impurity regions of the first conductivity type are arranged, the second conductive layer having the predetermined thickness is used.
The on-resistance can be reduced by the amount of the conductive semiconductor layer. In the above-described lateral JFET, one first conductivity type impurity region may be arranged, or a plurality of first conductivity type impurity regions may be arranged. When a plurality of impurity regions of the first conductivity type are arranged, all the impurity regions of the first conductivity type are arranged at a predetermined depth from the trench bottom.
【００２２】上記本発明の横型ＪＦＥＴでは、たとえ
ば、トレンチの底部と第１導電型の不純物領域との間の
距離が、第１導電型半導体層と第１導電型の不純物領域
との間の距離の半分とすることができる（請求項６）。In the lateral JFET of the present invention, for example, the distance between the bottom of the trench and the first conductivity type impurity region is equal to the distance between the first conductivity type semiconductor layer and the first conductivity type impurity region. (Claim 6).
【００２３】この構成により、第１導電型不純物領域の
それぞれから上下方向に張り出す空乏層をいずれも利用
しているので、各第１導電型不純物領域または第１導電
型半導体層によって挟まれる第２導電型半導体層の厚さ
を薄くすることができる。この結果、オフ動作の確実性
を高めることができる。According to this structure, since the depletion layers extending vertically from each of the first conductivity type impurity regions are used, the first conductivity type impurity region or the first conductivity type semiconductor layer sandwiched between the first conductivity type impurity regions. The thickness of the two-conductivity type semiconductor layer can be reduced. As a result, the reliability of the off operation can be increased.
【００２４】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型の不純物領域が、複数個、配置され、第
１導電型半導体層と当該第１導電型半導体層に最も近い
第１導電型の不純物領域との間の距離、および隣合う第
１導電型の不純物領域との間の距離が、いずれも等しく
することができる（請求項７）。In the lateral JFET of the present invention, for example, a plurality of impurity regions of the first conductivity type are arranged, and the first conductivity type semiconductor layer and the first conductivity type closest to the first conductivity type semiconductor layer are arranged. The distance to the impurity region and the distance to the adjacent first conductivity type impurity region can be made equal (claim 7).
【００２５】この配置においては、空乏層がいずれも等
しい厚さｈの状態でチャネルを遮断することができるの
で、各第１導電型不純物領域に第１導電型半導体層と同
じ電位を印加して最も効率的に低い逆バイアス電圧でオ
フ状態を実現することができる。In this arrangement, since the channel can be cut off in a state where the depletion layers have the same thickness h, the same potential as that of the first conductivity type semiconductor layer is applied to each first conductivity type impurity region. The off state can be realized most efficiently with a low reverse bias voltage.
【００２６】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型の不純物領域が、複数個、配置され、ト
レンチの底部と当該トレンチの底部に最も近い第１導電
型の不純物領域との間の距離を、隣合う第１導電型の不
純物領域の間の距離の半分とすることができる（請求項
８）。In the lateral JFET of the present invention, for example, a plurality of impurity regions of the first conductivity type are arranged, and between the bottom of the trench and the impurity region of the first conductivity type closest to the bottom of the trench. The distance can be half of the distance between the adjacent first conductivity type impurity regions.
【００２７】この構成により、各第１導電型不純物領域
から上下方向に張り出す空乏層をいずれも利用している
ので、各第１導電型不純物領域または第１導電型半導体
層によって挟まれる第２導電型半導体層の厚さを薄くす
ることができる。この結果、オフ動作の確実性を高める
ことができる。According to this structure, since the depletion layers projecting vertically from the respective first conductivity type impurity regions are used, the second conductivity type impurity regions or the second conductivity type semiconductor layers sandwiched between the first conductivity type impurity regions. The thickness of the conductive semiconductor layer can be reduced. As a result, the reliability of the off operation can be increased.
【００２８】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第２導電型半導体層が、トレンチの底部と第１導電
型半導体層との間に位置するチャネル層と、チャネル層
の上のドリフト層とを備えることが望ましい（請求項
９）。In the lateral JFET of the present invention, for example, the second conductivity type semiconductor layer includes a channel layer located between the bottom of the trench and the first conductivity type semiconductor layer, and a drift layer on the channel layer. It is desirable to provide (claim 9).
【００２９】上記のように、第２導電型半導体層を２層
構造とすることにより、チャネル層の第２導電型不純物
濃度を低くして空乏層を第２導電型半導体層に、より大
きく張り出させ、かつドリフト層の不純物濃度を電極層
の濃度に近づけ、全体の抵抗を下げることができる。ま
た、チャネル層をさらに多層構造にしてもよい。As described above, since the second conductivity type semiconductor layer has a two-layer structure, the concentration of the second conductivity type impurity in the channel layer is reduced, so that the depletion layer is extended more to the second conductivity type semiconductor layer. And the impurity concentration of the drift layer approaches the concentration of the electrode layer, thereby reducing the overall resistance. Further, the channel layer may have a multilayer structure.
【００３０】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第１導電型半導体層または第１導電型の不純物領域
と、第２導電型半導体層との接合部に生じる拡散電位に
よって、第２導電型半導体層に広がる空乏層が、トレン
チの底部と第１導電型半導体層との間の領域における第
２導電型半導体層を遮断するように、第１導電型半導体
層および第１導電型の不純物領域の第１導電型の不純物
濃度、第２導電型半導体層の第２導電型の不純物濃度お
よび第１導電型の不純物領域の配置が設定されているこ
とが望ましい（請求項１０）。In the lateral JFET of the present invention, for example, the second conductivity type semiconductor is formed by the diffusion potential generated at the junction between the first conductivity type semiconductor layer or the first conductivity type impurity region and the second conductivity type semiconductor layer. The first conductivity type semiconductor layer and the first conductivity type impurity region are formed such that a depletion layer extending in the layer blocks the second conductivity type semiconductor layer in a region between the bottom of the trench and the first conductivity type semiconductor layer. It is desirable that the impurity concentration of the first conductivity type, the impurity concentration of the second conductivity type of the second conductivity type semiconductor layer, and the arrangement of the impurity regions of the first conductivity type are set.
【００３１】この構成により、電圧を印加することなく
オフ状態を実現するノーマリーオフの横型ＪＦＥＴを得
ることができる。この結果、通常状態での電力消費を抑
制し、回転機等の制御回路に組み込んだ場合に安全対策
用の予備回路を設ける必要がなくなる。With this configuration, it is possible to obtain a normally-off lateral JFET that realizes an off-state without applying a voltage. As a result, power consumption in a normal state is suppressed, and when it is incorporated in a control circuit such as a rotating machine, there is no need to provide a spare circuit for safety measures.
【００３２】上記本発明の横型ＪＦＥＴでは、たとえ
ば、半導体基板を、ＳｉＣ基板とし、その上に配置され
たいずれの層も、それぞれの不純物を含んだＳｉＣ半導
体層とすることができる（請求項１１）。In the lateral JFET of the present invention, for example, the semiconductor substrate may be a SiC substrate, and any layers disposed thereon may be SiC semiconductor layers containing respective impurities. ).
【００３３】ＳｉＣ半導体は、電荷担体の移動度が大き
く、大電流を流すことができ、高い耐圧性能を有してい
るので、大電力用素子の材料として適している。このた
め、ＳｉＣ半導体を用いた横型ＪＦＥＴを大電力のスイ
ッチング素子として用いることにより、低消費電力で、
高速のオンオフ動作を制御することができる。An SiC semiconductor is suitable as a material for a high-power element because it has a high charge carrier mobility, can flow a large current, and has a high withstand voltage performance. Therefore, by using a lateral JFET using a SiC semiconductor as a high-power switching element, low power consumption is achieved.
High-speed on / off operation can be controlled.
【００３４】本発明の第１の局面における横型ＪＦＥＴ
の製造方法は、半導体基板上に第１導電型半導体層を形
成する第１導電型半導体層形成工程と、第１導電型半導
体層の上に、第２導電型不純物を含む第２導電型半導体
層を形成する第２導電型半導体層形成工程と、第２導電
型半導体層に第１導電型不純物領域を形成する第１導電
型不純物領域形成工程と、第２導電型半導体層の上に、
当該第２導電型半導体層より高濃度の第２導電型不純物
を含む第２導電型電極層を形成する第２導電型電極層形
成工程と、平面的に見て第１導電型の不純物領域と重な
る位置に、第２導電型電極層を通り第２導電型半導体層
内にいたる深さのトレンチを形成するトレンチ形成工程
とを備える（請求項１２）。A lateral JFET according to the first aspect of the present invention
The method comprises the steps of: forming a first conductivity type semiconductor layer on a semiconductor substrate; forming a first conductivity type semiconductor layer on the semiconductor substrate; and forming a second conductivity type semiconductor containing a second conductivity type impurity on the first conductivity type semiconductor layer. A second conductivity type semiconductor layer forming step of forming a layer, a first conductivity type impurity region forming step of forming a first conductivity type impurity region in the second conductivity type semiconductor layer, and a second conductivity type semiconductor layer.
A second-conductivity-type electrode layer forming step of forming a second-conductivity-type electrode layer containing a second-conductivity-type impurity higher in concentration than the second-conductivity-type semiconductor layer; A trench forming step of forming a trench at a depth extending through the second conductive type electrode layer and into the second conductive type semiconductor layer at the overlapping position (claim 12).
【００３５】この構成により、第１導電型の不純物領域
を所望の位置に形成し、本発明に係る横型ＪＦＥＴを容
易に製造することができる。なお、第１導電型半導体層
および第１導電型の不純物領域の第１導電型不純物濃度
の値は、第２導電型半導体層の第２導電型不純物濃度の
値よりも高くして、空乏層を実質的にほとんど第２導電
型半導体層に張り出すようにするのが、普通である。し
かし、第１導電型の不純物領域どうしの間隔等を狭くし
て多数の第１導電型の不純物領域を配置すれば、上記の
濃度関係にしなくてもオフ状態は従来と同じ逆バイアス
電圧で実現される。このため、第１導電型半導体層およ
び第１導電型の不純物領域の第１導電型不純物濃度の値
は、第２導電型半導体層の第２導電型不純物濃度の値よ
りも高くなくてもよい。With this configuration, the first conductivity type impurity region can be formed at a desired position, and the lateral JFET according to the present invention can be easily manufactured. The value of the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region is higher than the value of the second conductivity type impurity concentration of the second conductivity type semiconductor layer. It is common practice to substantially substantially overhang the second conductivity type semiconductor layer. However, if a large number of first conductivity type impurity regions are arranged by narrowing the spacing between the first conductivity type impurity regions, etc., the off state can be realized with the same reverse bias voltage as in the past, even if the above-mentioned concentration relationship is not established. Is done. For this reason, the value of the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region may not be higher than the value of the second conductivity type impurity concentration of the second conductivity type semiconductor layer. .
【００３６】上記本発明の第１の局面における横型ＪＦ
ＥＴの製造方法では、たとえば、トレンチ形成工程にお
いて、トレンチを第２導電型半導体層の第１導電型不純
物領域に到達するように形成し、第１導電型不純物領域
を露出させることができる（請求項１３）。The horizontal JF according to the first aspect of the present invention
In the ET manufacturing method, for example, in the trench forming step, the trench can be formed so as to reach the first conductivity type impurity region of the second conductivity type semiconductor layer, and the first conductivity type impurity region can be exposed. Item 13).
【００３７】この構成により、チャネルにおける第２導
電型半導体層は、いずれも第１導電型不純物領域または
第１導電型半導体層によって挟まれる。このため、オフ
動作を確実にすることが容易になる。According to this configuration, the second conductivity type semiconductor layer in the channel is sandwiched by the first conductivity type impurity region or the first conductivity type semiconductor layer. For this reason, it is easy to ensure the off operation.
【００３８】上記本発明の第１の局面における横型ＪＦ
ＥＴの製造方法では、たとえば、トレンチ形成工程にお
いて、トレンチを第２導電型半導体層の第１導電型不純
物領域から上方に所定距離おいた位置に到達するように
形成することができる（請求項１４）。The horizontal JF according to the first aspect of the present invention.
In the method of manufacturing the ET, for example, in the trench forming step, the trench can be formed so as to reach a position at a predetermined distance above the first conductivity type impurity region of the second conductivity type semiconductor layer. ).
【００３９】この構成により、従来と同じ耐圧性能を維
持したままより低いオン抵抗が得られる横型ＪＦＥＴを
容易に製造することが可能となる。With this configuration, it is possible to easily manufacture a lateral JFET that can obtain a lower on-resistance while maintaining the same withstand voltage performance as in the related art.
【００４０】上記本発明の第１の局面における横型ＪＦ
ＥＴの製造方法では、たとえば、第１導電型半導体層形
成工程と、第２導電型電極層形成工程との間において、
第２導電型半導体層形成工程と第１導電型不純物領域形
成工程とを、順次２回以上繰り返すことができる（請求
項１５）。The horizontal JF according to the first aspect of the present invention.
In the ET manufacturing method, for example, between the first conductive type semiconductor layer forming step and the second conductive type electrode layer forming step,
The step of forming the second conductivity type semiconductor layer and the step of forming the first conductivity type impurity region can be sequentially repeated twice or more.
【００４１】この構成により、順次形成される第２導電
型半導体層の各厚さと第１導電型不純物領域の各厚さを
調整することにより、第１導電型の不純物領域を所望の
配置で得ることが可能となる。According to this structure, the first conductivity type impurity regions are obtained in a desired arrangement by adjusting the thicknesses of the sequentially formed second conductivity type semiconductor layers and the first conductivity type impurity regions. It becomes possible.
【００４２】本発明の第２の局面における横型ＪＦＥＴ
の製造方法は、半導体基板上に第１導電型半導体層を形
成する第１導電型半導体層形成工程と、第１導電型半導
体層の上に、第２導電型不純物を含む第２導電型半導体
層を形成する第２導電型半導体層形成工程と、第２導電
型半導体層の上に、当該第２導電型半導体層より高濃度
の第２導電型不純物を含む第２導電型電極層を形成する
第２導電型電極層形成工程と、第２導電型電極層を通り
第２導電型半導体層内にいたる深さのトレンチを形成す
るトレンチ形成工程と、トレンチの下方の第２導電型半
導体層の所定位置に、第１導電型不純物を含む第１導電
型不純物領域を形成するように第１導電型不純物を注入
する第１導電型不純物注入工程とを備える（請求項１
６）。A lateral JFET according to a second aspect of the present invention
The method comprises the steps of: forming a first conductivity type semiconductor layer on a semiconductor substrate; forming a first conductivity type semiconductor layer on the semiconductor substrate; and forming a second conductivity type semiconductor containing a second conductivity type impurity on the first conductivity type semiconductor layer. Forming a second conductive type semiconductor layer, and forming a second conductive type electrode layer on the second conductive type semiconductor layer, the second conductive type electrode layer containing a second conductive type impurity at a higher concentration than the second conductive type semiconductor layer. Forming a second conductivity type electrode layer, forming a trench through the second conductivity type electrode layer into the second conductivity type semiconductor layer, and forming the second conductivity type semiconductor layer below the trench. A first conductivity type impurity implanting step of implanting the first conductivity type impurity so as to form a first conductivity type impurity region containing the first conductivity type impurity at a predetermined position.
6).
【００４３】この構成により、第１導電型不純物注入工
程において、加速電圧等を調節することにより、所望の
位置に簡便に第１導電型不純物領域を形成することがで
きる。第１導電型半導体層および第１導電型の不純物領
域の第１導電型不純物濃度の値は、第２導電型半導体層
の第２導電型不純物濃度の値よりも高くして、空乏層を
実質的にほとんど第２導電型半導体層に張り出すように
することが望ましい。しかし、第１導電型の不純物領域
どうしの間隔等を狭くして多数の第１導電型の不純物領
域を配置すれば、上記の濃度関係にしなくてもオフ状態
は従来と同じ逆バイアス電圧で実現される。このため、
第１導電型半導体層および第１導電型の不純物領域の第
１導電型不純物濃度の値は、第２導電型半導体層の第２
導電型不純物濃度の値よりも高くなくてもよい。With this configuration, in the first conductivity type impurity implantation step, the first conductivity type impurity region can be easily formed at a desired position by adjusting the acceleration voltage and the like. The value of the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region is higher than the value of the second conductivity type impurity concentration of the second conductivity type semiconductor layer, and the depletion layer is substantially reduced. It is desirable to almost completely overhang the second conductivity type semiconductor layer. However, if a large number of first conductivity type impurity regions are arranged by narrowing the spacing between the first conductivity type impurity regions, etc., the off state can be realized with the same reverse bias voltage as in the past, even if the above-mentioned concentration relationship is not established. Is done. For this reason,
The value of the first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region is the second conductivity type semiconductor layer.
It does not need to be higher than the value of the conductivity type impurity concentration.
【００４４】上記本発明の第２の局面における横型ＪＦ
ＥＴの製造方法は、たとえば、第１導電型不純物注入工
程において、第１導電型不純物領域をトレンチの底部の
第２導電型半導体層の表層部に設けることができる（請
求項１７）。The horizontal JF according to the second aspect of the present invention
In the method of manufacturing the ET, for example, in the first conductivity type impurity implantation step, the first conductivity type impurity region can be provided in the surface layer portion of the second conductivity type semiconductor layer at the bottom of the trench.
【００４５】この構成により、チャネルにおけるいずれ
の第２導電型不純物も、第１導電型不純物領域または第
１導電型半導体層に挟まれることになる。このため、オ
フ動作を確実に実現する横型ＪＦＥＴを得ることができ
る。With this configuration, any second conductivity type impurity in the channel is sandwiched between the first conductivity type impurity region or the first conductivity type semiconductor layer. For this reason, a lateral JFET that reliably realizes the OFF operation can be obtained.
【００４６】上記本発明の第２の局面における横型ＪＦ
ＥＴの製造方法は、たとえば、第１導電型不純物注入工
程において、トレンチ底部に最も近い第１導電型不純物
領域を、トレンチの底部表面から所定距離深さ方向に離
れた第２導電型半導体層内に設けることができる（請求
項１８）。The horizontal JF according to the second aspect of the present invention
For example, in the method of manufacturing the ET, in the first conductivity type impurity implantation step, the first conductivity type impurity region closest to the trench bottom is separated from the bottom surface of the trench by a predetermined distance in the second conductivity type semiconductor layer. (Claim 18).
【００４７】この構成により、トレンチの底部表面から
の所定距離の分だけオン抵抗を下げることができる。With this configuration, the on-resistance can be reduced by a predetermined distance from the bottom surface of the trench.
【００４８】上記本発明の第１および第２の局面におけ
る横型ＪＦＥＴの製造方法では、たとえば、隣り合う第
１導電型不純物領域の間の距離、および第１導電型半導
体層に最も近い第１導電型不純物領域と第１導電型半導
体層との間の距離を等しくすることができる（請求項１
９）。In the method of manufacturing a lateral JFET according to the first and second aspects of the present invention, for example, the distance between adjacent first conductivity type impurity regions and the first conductivity type closest to the first conductivity type semiconductor layer are provided. The distance between the impurity region and the first conductive type semiconductor layer can be equalized.
9).
【００４９】この構成により、第１導電型不純物領域か
らその厚さの上下面に生じる各空乏層が等しい厚さｈの
状態でチャネルを遮断することができる横型ＪＦＥＴを
容易に形成することができる。このため、各第１導電型
不純物領域に第１導電型半導体層と同じ電位を印加して
最も効率的に低い逆バイアス電圧でオフ状態を実現する
ことができる横型ＪＦＥＴを容易に製造することが可能
となる。According to this structure, a lateral JFET can be easily formed in which each depletion layer formed on the upper and lower surfaces of the thickness from the first conductivity type impurity region has the same thickness h and can cut off the channel. . Therefore, it is possible to easily manufacture a lateral JFET capable of applying the same potential as the first conductivity type semiconductor layer to each first conductivity type impurity region and realizing the off state with the lowest reverse bias voltage most efficiently. It becomes possible.
【００５０】[0050]
【発明の実施の形態】次に、図面を用いて本発明の実施
の形態について説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００５１】（実施の形態１）図１〜図６は、本発明の
実施の形態１における横型ＪＦＥＴの製造方法を示す図
である。半導体基板として、導電型は問わず低い電気抵
抗値を有するＳｉＣ単結晶基板を用いる。このＳｉＣ単
結晶基板１の上に、図１に示すように、ｐ型エピタキシ
ャル層２を成長させる。次いで、ｐ型エピタキシャル層
２の上に、ｎ型エピタキシャル層３ａをエピタキシャル
成長させ、この後、図２に示すように、ｐ型不純物をイ
オン注入してｐ型不純物領域７ａを形成する。さらに、
このｎ型エピタキシャル層３ａの上にさらにｎ型エピタ
キシャル層３ｂを成長させ、図３に示すように、平面的
に見て、ｐ型不純物領域７ａと重なるように、ｐ型不純
物のイオン注入によってｐ型不純物領域７ｂを形成す
る。各ｐ型不純物領域の距離およびｐ型エピタキシャル
層２とｐ型不純物領域７ａとの間の距離は等しく、２ｈ
とする。また、各ｐ型不純物領域７ａ，７ｂおよびｐ型
エピタキシャル層２のｐ型不純物濃度の値は、各ｎ型エ
ピタキシャル層３ａ，３ｂのｎ型不純物濃度の値よりも
大きくする。これは、ｐｎ接合に逆バイアス電圧が印加
されたとき、空乏層をｎ型エピタキシャル層３ａ，３ｂ
に向かって成長させるためである。(Embodiment 1) FIGS. 1 to 6 are views showing a method of manufacturing a lateral JFET according to Embodiment 1 of the present invention. As the semiconductor substrate, an SiC single crystal substrate having a low electric resistance value regardless of the conductivity type is used. On this SiC single crystal substrate 1, a p-type epitaxial layer 2 is grown as shown in FIG. Next, an n-type epitaxial layer 3a is epitaxially grown on the p-type epitaxial layer 2, and thereafter, as shown in FIG. 2, p-type impurities are ion-implanted to form a p-type impurity region 7a. further,
An n-type epitaxial layer 3b is further grown on the n-type epitaxial layer 3a, and as shown in FIG. 3, p-type impurity ions are implanted so as to overlap with the p-type impurity region 7a in plan view. Form impurity region 7b. The distance between each p-type impurity region and the distance between p-type epitaxial layer 2 and p-type impurity region 7a are equal to each other and 2h
And Further, the value of the p-type impurity concentration of each of the p-type impurity regions 7a and 7b and the p-type epitaxial layer 2 is set to be larger than the value of the n-type impurity concentration of each of the n-type epitaxial layers 3a and 3b. This is because when a reverse bias voltage is applied to the pn junction, the depletion layer is changed to the n-type epitaxial layers 3a and 3b.
It is for growing toward.
【００５２】次いで、ドリフト層となるｎ型エピタキシ
ャル層４を形成し、その後、図４に示すように、その上
にソース・ドレイン領域となるｎ+型成長層５を形成す
る。この後、図５に示すように、ｎ+型成長層５とｎ型
エピタキシャル層４とにトレンチ１１を、ｐ型不純物領
域７ｂに到達するように形成する（図６参照）。このト
レンチ１１を挟んで、一方にはソース領域５ａとソース
電極６ａとが形成され、他方にはドレイン領域５ｂとド
レイン電極６ｂとが形成される。Next, an n-type epitaxial layer 4 serving as a drift layer is formed, and thereafter, as shown in FIG. 4, an n + -type growth layer 5 serving as a source / drain region is formed thereon. Thereafter, as shown in FIG. 5, a trench 11 is formed in the n + -type growth layer 5 and the n-type epitaxial layer 4 so as to reach the p-type impurity region 7b (see FIG. 6). With the trench 11 interposed, a source region 5a and a source electrode 6a are formed on one side, and a drain region 5b and a drain electrode 6b are formed on the other side.
【００５３】ゲート電極８は、図７に示すように、チャ
ネルと同じ側のｐ型エピタキシャル層２の上に設けても
よいし、図８に示すように、ＳｉＣ基板の裏面にバック
ゲート８として設けてもよい。バックゲート８は、ｐ型
不純物を高濃度に含むバックゲートコンタクト９を介し
てＳｉＣと接続されている。また、図示していないが、
ＳｉＣ基板のチャネルと同じ側の表面にゲートを設けて
もよい。図８の場合を含めて、基板上にゲート電極を設
ける場合には、基板はｐ型とすることが望ましい。The gate electrode 8 may be provided on the p-type epitaxial layer 2 on the same side as the channel as shown in FIG. 7, or as a back gate 8 on the back surface of the SiC substrate as shown in FIG. It may be provided. The back gate 8 is connected to SiC via a back gate contact 9 containing a high concentration of a p-type impurity. Although not shown,
A gate may be provided on the same surface as the channel of the SiC substrate. In the case where a gate electrode is provided over a substrate including the case of FIG. 8, it is desirable that the substrate be p-type.
【００５４】図８に示す構造を採用することにより、チ
ャネル抵抗を約１/４程度にすることができる。このと
き、耐圧性能は、上述の（４）式におけるＶgsが大きく
変化しないので、（２）式におけるＶbも大きく変化せ
ず、耐圧性能は維持される。したがて、耐圧性能を維持
したまま、オン抵抗を減少させることが可能となった。By employing the structure shown in FIG. 8, the channel resistance can be reduced to about 1/4. At this time, in the withstand voltage performance, since V gs in the above equation (4) does not change significantly, V b in the equation (2) does not change significantly, and the withstand voltage performance is maintained. Therefore, the on-resistance can be reduced while maintaining the withstand voltage performance.
【００５５】図９は、本発明の実施の形態１における横
型ＪＦＥＴの変形例を示す図である。チャネルに４つの
ｐ型不純物領域７ａ，７ｂ，７ｃ，７ｄが設けられ、チ
ャネルを流れる電流は約８倍になり、チャネル抵抗は約
１/８に減少し、オン抵抗が減少する。このオン抵抗の
減少も耐圧性能を維持したまま達成される。FIG. 9 is a diagram showing a modification of the lateral JFET according to the first embodiment of the present invention. The channel is provided with four p-type impurity regions 7a, 7b, 7c, 7d, the current flowing through the channel is increased about eight times, the channel resistance is reduced to about ８, and the on resistance is reduced. This decrease in on-resistance is also achieved while maintaining the withstand voltage performance.
【００５６】図１０は、本発明の実施の形態１における
横型ＪＦＥＴの別の変形例を示す図である。トレンチ１
１の底部にｐ型不純物領域７ａが設けられ、チャネル厚
さを２ｈとすることができる。このため、耐圧性能を維
持したまま、オン抵抗を約１/２にすることができる。FIG. 10 is a diagram showing another modification of the lateral JFET according to the first embodiment of the present invention. Trench 1
1 is provided with a p-type impurity region 7a at the bottom, and the channel thickness can be set to 2h. For this reason, the on-resistance can be reduced to about 1/2 while maintaining the breakdown voltage performance.
【００５７】図１１は、本発明の実施の形態１における
横型ＪＦＥＴのさらに別の変形例を示す図である。トレ
ンチ１１の底部とｐ型不純物領域７ｃとの間に間隔ｈが
あいており、この場合の耐圧は、ｐ型不純物領域７ｃか
ら延びる空乏層がドレイン領域５ｂにいたる電圧と見積
もることができるので、従来の横型ＪＦＥＴの耐圧と同
じである。一方、チャネル抵抗は約１/７に低下し、オ
ン抵抗が低下する。この結果、高い耐圧性能を維持した
まま、大幅なオン抵抗の低減を実現することが可能とな
る。FIG. 11 is a diagram showing still another modification of the lateral JFET according to the first embodiment of the present invention. There is an interval h between the bottom of the trench 11 and the p-type impurity region 7c. In this case, the breakdown voltage can be estimated as a voltage at which the depletion layer extending from the p-type impurity region 7c reaches the drain region 5b. It is the same as the breakdown voltage of the conventional lateral JFET. On the other hand, the channel resistance decreases to about 1/7, and the on-resistance decreases. As a result, it is possible to realize a significant reduction in on-resistance while maintaining high withstand voltage performance.
【００５８】図１２は、本発明の実施の形態１における
横型ＪＦＥＴのその他の変形例を示す図である。この横
型ＪＦＥＴは、従来の横型ＪＦＥＴにおける耐圧性能を
維持したまま、オン抵抗を１/３に低減することができ
る。FIG. 12 is a diagram showing another modification of the lateral JFET according to the first embodiment of the present invention. This lateral JFET can reduce the on-resistance to 1/3 while maintaining the breakdown voltage performance of the conventional lateral JFET.
【００５９】（実施の形態２）図１３および図１４は、
本発明の実施の形態２における横型ＪＦＥＴの製造方法
を示す図である。低い電気抵抗のＳｉＣ基板１の上にｐ
型エピタキシャル層２を形成した後、ｎ型エピタキシャ
ル層３，４を成膜し、その上にｎ+型成長層５を形成す
る（図１３参照）。この後、図１３に示すように、ｎ型
エピタキシャル層３に到達するトレンチ１１を設ける。
次いで、トレンチ１１を通って、ｐ型不純物を打ち込む
際のエネルギを変えて、まず、最もｐ型エピタキシャル
層２に近いｐ型不純物領域７ａを形成し、次いでその上
方にｐ型不純物領域７ｂを形成する。(Embodiment 2) FIG. 13 and FIG.
FIG. 9 is a diagram illustrating a method of manufacturing a lateral JFET according to the second embodiment of the present invention. P on a low electric resistance SiC substrate 1
After forming the n-type epitaxial layer 2, n-type epitaxial layers 3 and 4 are formed, and an n + -type growth layer 5 is formed thereon (see FIG. 13). Thereafter, as shown in FIG. 13, a trench 11 reaching the n-type epitaxial layer 3 is provided.
Next, the energy at the time of implanting the p-type impurity through the trench 11 is changed to first form the p-type impurity region 7a closest to the p-type epitaxial layer 2, and then form the p-type impurity region 7b thereabove. I do.
【００６０】このように、トレンチ１１を設けた後、イ
オン注入の加速電圧を加減することにより、ｐ型不純物
を分布させる深さを調節することができるので、能率よ
く本発明に係るすべてのタイプの横型ＪＦＥＴを製造す
ることができる。As described above, the depth at which the p-type impurity is distributed can be adjusted by adjusting the acceleration voltage of the ion implantation after the trench 11 is provided, so that all the types according to the present invention can be efficiently used. Can be manufactured.
【００６１】（実施の形態３）図１５および図１６は、
本発明の実施の形態３における横型ＪＦＥＴを示す断面
図である。図１５の横型ＪＦＥＴでは、１個のｐ型不純
物領域７ａを有し、チャネル厚さは、そのｐ型不純物領
域を除いたｎ型エピタキシャル層の厚さ１５００ｎｍ
（３ｈ；ｈ＝５００ｎｍ）である。また、図１６の横型
ＪＦＥＴでは、２個のｐ型不純物領域７ａ，７ｂを有
し、チャネル厚さは、そのｐ型不純物領域を除いたｎ型
エピタキシャル層の厚さ２５００ｎｍ（５ｈ）である。
一方、比較例の従来の横型ＪＦＥＴでは、チャネル厚さ
は５００ｎｍ（ｈ）である。図１５〜図１６において、
ｐ型エピタキシャル層２および各ｐ型不純物領域７ａ，
７ｂのｐ型不純物濃度は１×１０-19ｃｍ-3であり、チ
ャネル層３のｎ型不純物濃度は１×１０16ｃｍ-3、ドリ
フト層４のｎ型不純物濃度は４×１０16ｃｍ-3である。
この濃度比の設定によって、ｐｎ接合から生じる空乏層
はほとんどｎ型エピタキシャル層に向かって延びること
が保証される。(Embodiment 3) FIG. 15 and FIG.
FIG. 13 is a cross-sectional view illustrating a lateral JFET according to a third embodiment of the present invention. The lateral JFET of FIG. 15 has one p-type impurity region 7a, and has a channel thickness of 1500 nm of the n-type epitaxial layer excluding the p-type impurity region.
(3h; h = 500 nm). The lateral JFET of FIG. 16 has two p-type impurity regions 7a and 7b, and the channel thickness is 2500 nm (5h) of the n-type epitaxial layer excluding the p-type impurity regions.
On the other hand, in the conventional lateral JFET of the comparative example, the channel thickness is 500 nm (h). In FIGS. 15 and 16,
The p-type epitaxial layer 2 and each p-type impurity region 7a,
P-type impurity concentration of 7b is 1 × 10 -19 cm -3, n-type impurity concentration of the channel layer 3 is 1 × 10 16 cm -3, n-type impurity concentration of the drift layer 4 is 4 × 10 16 cm - 3
By setting the concentration ratio, it is guaranteed that the depletion layer generated from the pn junction almost extends toward the n-type epitaxial layer.
【００６２】上記のチャネルは、ｐｎ接合に発生する拡
散電位によって空乏層がチャネルを遮断しており、ノー
マリーオフが実現されている。すなわち、次のノーマリ
ーオフの条件が実現している。In the above channel, the depletion layer blocks the channel due to the diffusion potential generated at the pn junction, and the normally-off state is realized. That is, the following normally-off condition is realized.
【００６３】 ｈ<｛２εsＶbi/(ｑＮd)｝1/2・・・・・・・・・・（５） ここで、Ｖbiはｐｎ接合における拡散電位である。[0063] h <{2ε s V bi / (qN d)} 1/2 ·········· (5) where, V bi is the diffusion potential at the pn junction.
【００６４】図１５〜図１７のいずれの横型ＪＦＥＴも
設計耐圧は５００Ｖとした。すなわち、耐圧性能は本発
明例および比較例ともすべて同じである。これらの横型
ＪＦＥＴについて、オン抵抗を計算によって求めた結果
を表１に示す。Each of the lateral JFETs in FIGS. 15 to 17 has a design withstand voltage of 500 V. That is, the pressure resistance performance is the same in both the present invention example and the comparative example. Table 1 shows the results obtained by calculating the on-resistance for these lateral JFETs.
【００６５】[0065]
【表１】 [Table 1]
【００６６】表１によれば、本発明の横型ＪＦＥＴのオ
ン抵抗は、ほぼチャネル厚さに逆比例して、大幅に減少
していることが分る。According to Table 1, it is found that the on-resistance of the lateral JFET of the present invention is greatly reduced substantially in inverse proportion to the channel thickness.
【００６７】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態はあくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むことを意図するものである。Although the embodiments of the present invention have been described above, the embodiments of the present invention disclosed above are merely examples, and the scope of the present invention is limited to these embodiments. Not done. The scope of the present invention is shown by the description of the claims, and is intended to include all modifications within the meaning and scope equivalent to the description of the claims.
【００６８】[0068]
【発明の効果】本発明の係る横型ＪＦＥＴを用いること
により、高い耐圧性能を維持した上で、さらにオン抵抗
を低くした構造を有する横型ＪＦＥＴおよびその製造方
法を提供することができる。本発明の横型ＪＦＥＴにお
いて、第１導電型不純物領域を増やすことにより原理的
には無限にオン抵抗を減少させることができる。By using the lateral JFET according to the present invention, it is possible to provide a lateral JFET having a structure in which the on-resistance is further reduced while maintaining high withstand voltage performance, and a method of manufacturing the same. In the lateral JFET of the present invention, the on-resistance can be infinitely reduced in principle by increasing the first conductivity type impurity region.
【図１】 本発明の実施の形態１の横型ＪＦＥＴの製造
方法において、ＳｉＣ基板上にｐ型エピタキシャル層を
形成した段階の断面図である。FIG. 1 is a cross-sectional view showing a stage in which a p-type epitaxial layer is formed on a SiC substrate in a method for manufacturing a lateral JFET according to a first embodiment of the present invention.
【図２】 図１の状態に対して、ｎ型エピタキシャル層
を成長させ、その表層部にｐ型不純物領域を形成した段
階の断面図である。FIG. 2 is a cross-sectional view showing a state in which an n-type epitaxial layer is grown in the state of FIG. 1 and a p-type impurity region is formed in a surface portion thereof.
【図３】 図２の状態に対して、さらにｎ型エピタキシ
ャル層を成長させ、その表層部にｐ型不純物領域を形成
した段階の断面図である。FIG. 3 is a cross-sectional view showing a state in which an n-type epitaxial layer is further grown in the state of FIG. 2 and a p-type impurity region is formed in a surface portion thereof.
【図４】 図３の状態に対して、さらにｎ型エピタキシ
ャル層（ドリフト層）を形成し、さらにその上にｎ+型
電極層を成長させた段階の断面図である。FIG. 4 is a cross-sectional view showing a state in which an n-type epitaxial layer (drift layer) is further formed on the state of FIG. 3 and an n + -type electrode layer is grown thereon.
【図５】 図４の状態に対して、ｐ型不純物領域に達す
るトレンチを設けた段階の断面図である。FIG. 5 is a cross-sectional view of a state where a trench reaching a p-type impurity region is provided in the state of FIG. 4;
【図６】 図５の状態に対して、ソース・ドレイン電極
を設けた段階の断面図である。FIG. 6 is a cross-sectional view of a state where a source / drain electrode is provided in the state of FIG. 5;
【図７】 本発明の実施の形態１において、ゲート電極
をｐ型エピタキシャル層の上に設けた横型ＪＦＥＴの断
面図である。FIG. 7 is a cross-sectional view of a lateral JFET in which a gate electrode is provided on a p-type epitaxial layer in the first embodiment of the present invention.
【図８】 本発明の実施の形態１において、ゲート電極
をＳｉＣ基板の裏面上に設けた横型ＪＦＥＴの断面図で
ある。FIG. 8 is a cross-sectional view of a lateral JFET in which a gate electrode is provided on the back surface of a SiC substrate in the first embodiment of the present invention.
【図９】 本発明の実施の形態１における横型ＪＦＥＴ
の変形例の断面図である。FIG. 9 is a lateral JFET according to the first embodiment of the present invention.
It is sectional drawing of the modification of.
【図１０】 本発明の実施の形態１における横型ＪＦＥ
Ｔの別の変形例の断面図である。FIG. 10 is a horizontal JFE according to the first embodiment of the present invention.
It is sectional drawing of another modification of T.
【図１１】 本発明の実施の形態１における横型ＪＦＥ
Ｔのさらに別の変形例の断面図である。FIG. 11 is a horizontal JFE according to the first embodiment of the present invention.
It is sectional drawing of another modification of T.
【図１２】 本発明の実施の形態１における横型ＪＦＥ
Ｔのその他の変形例の断面図である。FIG. 12 is a horizontal JFE according to the first embodiment of the present invention.
It is sectional drawing of other modification of T.
【図１３】 本発明の実施の形態２における横型ＪＦＥ
Ｔの製造方法において、トレンチを設けた段階の断面図
である。FIG. 13 is a horizontal JFE according to the second embodiment of the present invention.
FIG. 13 is a cross-sectional view of a stage in which a trench is provided in the method of manufacturing T.
【図１４】 図１３の状態に対して、トレンチからｐ型
不純物を加速電圧を加減して注入してｐ型不純物領域を
形成した段階の断面図である。FIG. 14 is a cross-sectional view showing a state where a p-type impurity region is formed by implanting a p-type impurity from a trench by adjusting an acceleration voltage with respect to the state of FIG.
【図１５】 本発明の実施の形態３における横型ＪＦＥ
Ｔを示す断面図である。FIG. 15 is a horizontal JFE according to the third embodiment of the present invention.
It is sectional drawing which shows T.
【図１６】 本発明の実施の形態３における他の横型Ｊ
ＦＥＴを示す断面図である。FIG. 16 shows another horizontal J according to the third embodiment of the present invention.
FIG. 3 is a cross-sectional view showing an FET.
【図１７】 比較例の横型ＪＦＥＴを示す断面図であ
る。FIG. 17 is a cross-sectional view illustrating a lateral JFET of a comparative example.
【図１８】 従来の横型ＪＦＥＴを示す断面図である。FIG. 18 is a cross-sectional view showing a conventional lateral JFET.
【図１９】 従来の横型ＪＦＥＴの耐圧を評価するため
の模式図である。FIG. 19 is a schematic diagram for evaluating the breakdown voltage of a conventional lateral JFET.
【図２０】 破壊発生電圧におけるドレイン・ゲート間
の電界分布を示す図である。FIG. 20 is a diagram showing an electric field distribution between a drain and a gate at a breakdown occurrence voltage.
【図２１】 ドレイン・ゲート間に印加できる最大電圧
Ｖdgmaxとチャネル層の不純物濃度との関係を示す図で
ある。FIG. 21 is a diagram showing a relationship between a maximum voltage Vdgmax that can be applied between a drain and a gate and an impurity concentration of a channel layer.
１ ＳｉＣ基板、２ ｐ型エピタキシャル層、３，３
ａ，３ｂ，３ｃ ｎ型チャネル層、４ ｎ型ドリフト
層、５ ｎ+型成長層、５ａ，５ｂ ソース・ドレイン
領域、６ａ，６ｂ ソース・ドレイン電極、７ａ，７
ｂ，７ｃ ｐ型不純物領域、８ ゲート電極、９ ゲー
トコンタクト、１１ トレンチ、ｈ 従来の横型ＪＦＥ
Ｔのチャネル厚さ。1 SiC substrate, 2 p-type epitaxial layer, 3, 3
a, 3b, 3c n-type channel layer, 4 n-type drift layer, 5 n + -type growth layer, 5a, 5b source / drain region, 6a, 6b source / drain electrode, 7a, 7
b, 7cp p-type impurity region, 8 gate electrode, 9 gate contact, 11 trench, h Conventional horizontal JFE
T channel thickness.
Claims (19)
体層と、 前記第１導電型半導体層の上に位置し、第２導電型不純
物を含む第２導電型半導体層と、 前記第２導電型半導体層の上に位置する当該第２導電型
半導体層よりも高濃度の第２導電型不純物を含む第２導
電型電極層と、 前記第２導電型電極層を通り第２導電型半導体層内にい
たる深さのトレンチとを備え、 前記トレンチの底部と前記第１導電型半導体層との間の
前記第２導電型半導体層において、第１導電型不純物を
含む第１導電型の不純物領域が配置されている、横型接
合型電界効果トランジスタ。A first conductivity type semiconductor layer located on a semiconductor substrate; a second conductivity type semiconductor layer located on the first conductivity type semiconductor layer and containing a second conductivity type impurity; A second conductivity type electrode layer located on the conductivity type semiconductor layer and containing a second conductivity type impurity at a higher concentration than the second conductivity type semiconductor layer; and a second conductivity type semiconductor passing through the second conductivity type electrode layer A first conductivity type impurity including a first conductivity type impurity in the second conductivity type semiconductor layer between the bottom of the trench and the first conductivity type semiconductor layer. A lateral junction field-effect transistor in which regions are arranged.
導電型の不純物領域の第１導電型不純物の濃度の値が、
前記第２導電型半導体層の第２導電型不純物の濃度の値
よりも大きい、請求項１に記載の横型接合型電界効果ト
ランジスタ。2. The first conductivity type semiconductor layer and the first conductivity type semiconductor layer.
The value of the concentration of the first conductivity type impurity in the conductivity type impurity region is:
2. The lateral junction field effect transistor according to claim 1, wherein the concentration of the second conductivity type impurity in the second conductivity type semiconductor layer is larger than the value of the second conductivity type impurity.
型の不純物領域とが、電気的に連絡されている、請求項
１または２に記載の横型接合型電界効果トランジスタ。3. The lateral junction field effect transistor according to claim 1, wherein said first conductivity type semiconductor layer and said first conductivity type impurity region are electrically connected to each other.
レンチの底部に露出する部分を含む、請求項１〜３のい
ずれかに記載の横型接合型電界効果トランジスタ。4. The lateral junction field effect transistor according to claim 1, wherein said first conductivity type impurity region includes a portion exposed at a bottom of said trench.
レンチの底部から深さ方向に離れて位置している、請求
項１〜３のいずれかに記載の横型接合型電界効果トラン
ジスタ。5. The lateral junction field effect transistor according to claim 1, wherein said first conductivity type impurity region is located away from a bottom of said trench in a depth direction.
不純物領域との間の距離が、前記第１導電型半導体層と
前記第１導電型の不純物領域との間の距離の半分であ
る、請求項５に記載の横型接合型電界効果トランジス
タ。6. A distance between a bottom of the trench and the first conductivity type impurity region is half of a distance between the first conductivity type semiconductor layer and the first conductivity type impurity region. A lateral junction field-effect transistor according to claim 5.
個、配置され、前記第１導電型半導体層と当該第１導電
型半導体層に最も近い第１導電型の不純物領域との間の
距離、および隣合う前記第１導電型の不純物領域との間
の距離が、いずれも等しい、請求項１〜６のいずれかに
記載の横型接合型電界効果トランジスタ。7. A plurality of first conductivity type impurity regions are arranged, and a plurality of first conductivity type impurity regions are disposed between the first conductivity type semiconductor layer and the first conductivity type impurity region closest to the first conductivity type semiconductor layer. The lateral junction field effect transistor according to claim 1, wherein a distance and a distance between the adjacent first conductivity type impurity regions are all equal.
個、配置され、前記トレンチの底部と当該トレンチの底
部に最も近い第１導電型の不純物領域との間の距離が、
隣合う前記第１導電型の不純物領域の間の距離の半分で
ある、請求項５〜７のいずれかに記載の横型接合型電界
効果トランジスタ。8. A plurality of first conductivity type impurity regions are arranged, and a distance between the bottom of the trench and the first conductivity type impurity region closest to the bottom of the trench is:
8. The lateral junction field-effect transistor according to claim 5, wherein the distance is half the distance between the adjacent first conductivity type impurity regions. 9.
チの底部と前記第１導電型半導体層との間に位置するチ
ャネル層と、前記チャネル層の上のドリフト層とを備え
る、請求項１〜８のいずれかに記載の横型接合型電界効
果トランジスタ。9. The semiconductor device according to claim 1, wherein the second conductivity type semiconductor layer includes a channel layer located between a bottom of the trench and the first conductivity type semiconductor layer, and a drift layer on the channel layer. 9. The lateral junction field-effect transistor according to any one of 1 to 8.
１導電型の不純物領域と、前記第２導電型半導体層との
接合部に生じる拡散電位によって、前記第２導電型半導
体層に広がる空乏層が、前記トレンチの底部と前記第１
導電型半導体層との間の領域における前記第２導電型半
導体層を遮断するように、前記第１導電型半導体層およ
び前記第１導電型の不純物領域の第１導電型の不純物濃
度、前記第２導電型半導体層の第２導電型の不純物濃度
および前記第１導電型の不純物領域の配置が設定されて
いる、請求項１〜９のいずれかに記載の横型接合型電界
効果トランジスタ。10. A depletion spreading to the second conductivity type semiconductor layer due to a diffusion potential generated at a junction between the first conductivity type semiconductor layer and the first conductivity type impurity region and the second conductivity type semiconductor layer. A layer is formed between the bottom of the trench and the first
A first conductivity type impurity concentration of the first conductivity type semiconductor layer and the first conductivity type impurity region, such that the second conductivity type semiconductor layer in a region between the first conductivity type semiconductor layer and the first conductivity type semiconductor region is blocked; The lateral junction field effect transistor according to claim 1, wherein the impurity concentration of the second conductivity type of the two-conductivity type semiconductor layer and the arrangement of the impurity regions of the first conductivity type are set.
その上に配置されたいずれの層も、それぞれの不純物を
含むＳｉＣ半導体層である、請求項１〜１０のいずれか
に記載の横型接合型電界効果トランジスタ。11. The semiconductor substrate is a SiC substrate,
The lateral junction field-effect transistor according to claim 1, wherein each of the layers disposed thereon is a SiC semiconductor layer containing a respective impurity.
形成する第１導電型半導体層形成工程と、 前記第１導電型半導体層の上に、第２導電型不純物を含
む第２導電型半導体層を形成する第２導電型半導体層形
成工程と、 前記第２導電型半導体層に第１導電型不純物を含む第１
導電型不純物領域を形成する第１導電型不純物領域形成
工程と、 前記第２導電型半導体層の上に、当該第２導電型半導体
層より高濃度の第２導電型不純物を含む第２導電型電極
層を形成する第２導電型電極層形成工程と、 平面的に見て前記第１導電型の不純物領域と重なる位置
に、前記第２導電型電極層を通り前記第２導電型半導体
層内にいたる深さのトレンチを形成するトレンチ形成工
程とを備える、横型接合型電界効果トランジスタの製造
方法。12. A first conductive type semiconductor layer forming step of forming a first conductive type semiconductor layer on a semiconductor substrate, and a second conductive type impurity containing a second conductive type impurity on the first conductive type semiconductor layer. A second conductive type semiconductor layer forming step of forming a semiconductor layer; and a first conductive type impurity containing the first conductive type impurity in the second conductive type semiconductor layer.
Forming a first conductivity type impurity region to form a first conductivity type impurity region; and forming a second conductivity type impurity on the second conductivity type semiconductor layer, the second conductivity type impurity having a higher concentration than the second conductivity type semiconductor layer. A second conductive type electrode layer forming step of forming an electrode layer; and a second conductive type electrode layer passing through the second conductive type electrode layer at a position overlapping with the first conductive type impurity region in a plan view. A trench forming step of forming a trench having a depth of up to 100 nm.
ンチを前記第２導電型半導体層の前記第１導電型不純物
領域に到達するように形成し、前記第１導電型不純物領
域を露出させる、請求項１２に記載の横型接合型電界効
果トランジスタの製造方法。13. In the trench forming step, a trench is formed so as to reach the first conductivity type impurity region of the second conductivity type semiconductor layer, and the first conductivity type impurity region is exposed. 3. The method for manufacturing a lateral junction field effect transistor according to item 1.
トレンチを前記第２導電型半導体層の前記第１導電型不
純物領域から上方に所定距離おいた位置に到達するよう
に形成する、請求項１２に記載の横型接合型電界効果ト
ランジスタの製造方法。14. The trench according to claim 12, wherein in the trench forming step, the trench is formed so as to reach a position at a predetermined distance above the first conductivity type impurity region of the second conductivity type semiconductor layer. A method for manufacturing a lateral junction field effect transistor according to the above.
前記第２導電型電極層形成工程との間において、前記第
２導電型半導体層形成工程と第１導電型不純物領域形成
工程とを、順次２回以上繰り返す、請求項１２〜１４の
いずれかに記載の横型接合型電界効果トランジスタの製
造方法。15. The first conductive type semiconductor layer forming step,
The method according to any one of claims 12 to 14, wherein the second conductive type semiconductor layer forming step and the first conductive type impurity region forming step are sequentially repeated two or more times between the second conductive type electrode layer forming step. A method for manufacturing the lateral junction field-effect transistor according to the above.
形成する第１導電型半導体層形成工程と、 前記第１導電型半導体層の上に、第２導電型不純物を含
む第２導電型半導体層を形成する第２導電型半導体層形
成工程と、 前記第２導電型半導体層の上に、当該第２導電型半導体
層より高濃度の第２導電型不純物を含む第２導電型電極
層を形成する第２導電型電極層形成工程と、 前記第２導電型電極層を通り前記第２導電型半導体層内
にいたる深さのトレンチを形成するトレンチ形成工程
と、 前記トレンチの下方の前記第２導電型半導体層の所定位
置に、第１導電型不純物を含む第１導電型不純物領域を
形成するように第１導電型不純物を注入する第１導電型
不純物注入工程とを備える、横型接合型電界効果トラン
ジスタの製造方法。16. A first conductive type semiconductor layer forming step of forming a first conductive type semiconductor layer on a semiconductor substrate, and a second conductive type impurity containing a second conductive type impurity on the first conductive type semiconductor layer. A second conductive type semiconductor layer forming step of forming a semiconductor layer; and a second conductive type electrode layer on the second conductive type semiconductor layer, the second conductive type electrode layer containing a higher concentration of the second conductive type impurity than the second conductive type semiconductor layer. Forming a second conductive type electrode layer, forming a trench having a depth to the second conductive type semiconductor layer through the second conductive type electrode layer, and forming the trench below the trench. A first conductivity type impurity implanting step of implanting the first conductivity type impurity so as to form a first conductivity type impurity region containing the first conductivity type impurity at a predetermined position of the second conductivity type semiconductor layer. Of manufacturing a field-effect transistor.
て、前記第１導電型不純物領域を前記トレンチの底部の
前記第２導電型の不純物領域の表層部に設ける、請求項
１６に記載の横型接合型電界効果トランジスタの製造方
法。17. The lateral junction according to claim 16, wherein, in the first conductivity type impurity implantation step, the first conductivity type impurity region is provided in a surface portion of the second conductivity type impurity region at the bottom of the trench. Of manufacturing a field-effect transistor.
て、前記トレンチ底部に最も近い第１導電型不純物領域
を、前記トレンチの底部表面から所定距離深さ方向に離
れた前記第２導電型半導体層内に設ける、請求項１６に
記載の横型接合型電界効果トランジスタの製造方法。18. The semiconductor device according to claim 18, wherein the first conductivity type impurity region closest to the trench bottom is separated from the bottom surface of the trench by a predetermined distance in the depth direction. The method for manufacturing a lateral junction field-effect transistor according to claim 16, wherein the transistor is provided inside.
間の距離、および前記第１導電型半導体層に最も近い第
１導電型不純物領域と前記第１導電型半導体層との間の
距離が等しい、請求項１２〜１８のいずれかに記載の横
型接合型電界効果トランジスタの製造方法。19. The distance between adjacent first conductivity type impurity regions and the distance between the first conductivity type impurity region closest to the first conductivity type semiconductor layer and the first conductivity type semiconductor layer. The method for manufacturing a lateral junction field-effect transistor according to claim 12, which is equal.
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |