JP2002223124A - 周波数電圧変換回路 - Google Patents
周波数電圧変換回路Info
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- 239000000470 constituent Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03D3/06—Demodulation of angle-, frequency- or phase- modulated oscillations by detecting phase difference between two signals obtained from input signal by combining signals additively or in product demodulators
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- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 従来の周波数電圧変換回路は、中心周波数が
低い場合には、被変調波信号の周波数に対して線形性を
保持して周波数電圧変換を実施することが困難であると
いう課題があった。 【解決手段】 周波数電圧変換回路において、入力信号
を伝送する第１の伝送路および遅延線回路５を備えた第
２の伝送路と、リファレンス信号を伝送する第３の伝送
路および遅延線回路１２を備えた第４の伝送路と、ミキ
サ回路７と、遅延線回路１２の遅延量がリファレンス信
号の１周期となるように同一の制御信号を両方の遅延線
回路５，１２の制御部に出力する制御回路１８を有して
構成されるロックトループとを備える。
低い場合には、被変調波信号の周波数に対して線形性を
保持して周波数電圧変換を実施することが困難であると
いう課題があった。 【解決手段】 周波数電圧変換回路において、入力信号
を伝送する第１の伝送路および遅延線回路５を備えた第
２の伝送路と、リファレンス信号を伝送する第３の伝送
路および遅延線回路１２を備えた第４の伝送路と、ミキ
サ回路７と、遅延線回路１２の遅延量がリファレンス信
号の１周期となるように同一の制御信号を両方の遅延線
回路５，１２の制御部に出力する制御回路１８を有して
構成されるロックトループとを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、周波数電圧変換
回路に係り、特に被変調波信号について広い周波数帯域
で線形性を保持することができる周波数電圧変換回路に
関するものである。
回路に係り、特に被変調波信号について広い周波数帯域
で線形性を保持することができる周波数電圧変換回路に
関するものである。
【０００２】
【従来の技術】図９は、ＦＭ、ＦＳＫ、ＧＦＳＫ等の周
波数変調法についての復調回路で用いられる従来の周波
数電圧変換回路の構成を示す回路図である。図９におい
て、１０１は中間周波数の被変調波信号ｖｉｎを周波数
電圧変換するミキサ回路、１０２はミキサ回路１０１の
第１の入力端子、１０３はミキサ回路１０２の第２の入
力端子、１０４は第２の入力端子１０３側に分岐した信
号線に接続される第１のコンデンサ（容量Ｃ１）、１０
５は電圧源、１０６は第２のコンデンサ（容量Ｃ２）、
１０７はインダクタ（インダクタンスＬ）、１０８は抵
抗（抵抗値Ｒ）である。また、ｖｏｕｔはミキサ回路１
０１からの出力信号である。
波数変調法についての復調回路で用いられる従来の周波
数電圧変換回路の構成を示す回路図である。図９におい
て、１０１は中間周波数の被変調波信号ｖｉｎを周波数
電圧変換するミキサ回路、１０２はミキサ回路１０１の
第１の入力端子、１０３はミキサ回路１０２の第２の入
力端子、１０４は第２の入力端子１０３側に分岐した信
号線に接続される第１のコンデンサ（容量Ｃ１）、１０
５は電圧源、１０６は第２のコンデンサ（容量Ｃ２）、
１０７はインダクタ（インダクタンスＬ）、１０８は抵
抗（抵抗値Ｒ）である。また、ｖｏｕｔはミキサ回路１
０１からの出力信号である。
【０００３】次に動作について説明する。被変調波信号
ｖｉｎを入力すると、出力信号ｖｏｕｔの高調波を除去
したＤＣ出力と被変調波信号ｖｉｎとの間の関係は、以
下の式（１）により表される。
ｖｉｎを入力すると、出力信号ｖｏｕｔの高調波を除去
したＤＣ出力と被変調波信号ｖｉｎとの間の関係は、以
下の式（１）により表される。
【数１】 式（１）において、式（２）のように変数に係る定義を
行なうと、式（１）は式（３）のように変換される。
行なうと、式（１）は式（３）のように変換される。
【数２】
【数３】
【数４】 上記の式（３）から導かれるように、出力信号ｖｏｕｔ
の電圧は、周波数ωの関数として与えられるものとな
る。そして、上記の式（４）で与えられる条件の下で
は、出力信号ｖｏｕｔのＤＣ出力と入力信号ｖｉｎの周
波数との間の関係は比例関係に近づき、入力信号ｖｉｎ
の中心周波数とω０とを合わせることで、入力信号ｖ
ｉｎに対する周波数電圧変換を実施する。
の電圧は、周波数ωの関数として与えられるものとな
る。そして、上記の式（４）で与えられる条件の下で
は、出力信号ｖｏｕｔのＤＣ出力と入力信号ｖｉｎの周
波数との間の関係は比例関係に近づき、入力信号ｖｉｎ
の中心周波数とω０とを合わせることで、入力信号ｖ
ｉｎに対する周波数電圧変換を実施する。
【０００４】
【発明が解決しようとする課題】従来の周波数電圧変換
回路は以上のように構成されているので、周波数偏差
（ω−ω０）に対して中心周波数ω０が低い場合には、
Ｑ値は第２の入力端子１０３における入力振幅を維持す
るために大きな値にならざるを得なくなり、（ω０／
Ｑ）の値が小さくなって、入力信号ｖｉｎの周波数に対
して線形性を保持して周波数電圧変換を実施することが
困難になるという課題があった。
回路は以上のように構成されているので、周波数偏差
（ω−ω０）に対して中心周波数ω０が低い場合には、
Ｑ値は第２の入力端子１０３における入力振幅を維持す
るために大きな値にならざるを得なくなり、（ω０／
Ｑ）の値が小さくなって、入力信号ｖｉｎの周波数に対
して線形性を保持して周波数電圧変換を実施することが
困難になるという課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、広い周波数帯域において入力信号
の周波数に対して線形性を保持して周波数電圧変換を実
施することができる周波数電圧変換回路を得ることを目
的とする。
めになされたもので、広い周波数帯域において入力信号
の周波数に対して線形性を保持して周波数電圧変換を実
施することができる周波数電圧変換回路を得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明に係る周波数電
圧変換回路は、被変調波信号である入力信号が伝送され
る信号線から分岐した一方の信号線から成る第１の伝送
路と、入力信号が伝送される信号線から分岐した他方の
信号線から成る第２の伝送路と、第１の入力端子が第１
の伝送路に接続されるとともに第２の入力端子が第２の
伝送路に接続されるミキサ回路と、第１の伝送路と第２
の伝送路との分岐部位とミキサ回路の第２の入力端子と
の間において第２の伝送路に配置された遅延量可変の第
１の遅延線回路と、一定の周波数を有するリファレンス
信号が伝送される信号線から分岐した一方の信号線から
成る第３の伝送路と、リファレンス信号が伝送される信
号線から分岐した他方の信号線から成る第４の伝送路
と、第３の伝送路と第４の伝送路との分岐部位と第３の
伝送路と第４の伝送路との合流部位との間において第４
の伝送路に配置された遅延量可変の第２の遅延線回路
と、第３の伝送路、第４の伝送路、第１の遅延線回路の
制御部および第２の遅延線回路の制御部に接続されて、
第４の伝送路を通過するリファレンス信号が第３の伝送
路を通過するリファレンス信号に対して所定の周期だけ
遅延するように第２の遅延線回路の制御部ならびに第１
の遅延線回路の制御部に同一の制御信号を出力する遅延
量制御手段とを備えるようにしたものである。
圧変換回路は、被変調波信号である入力信号が伝送され
る信号線から分岐した一方の信号線から成る第１の伝送
路と、入力信号が伝送される信号線から分岐した他方の
信号線から成る第２の伝送路と、第１の入力端子が第１
の伝送路に接続されるとともに第２の入力端子が第２の
伝送路に接続されるミキサ回路と、第１の伝送路と第２
の伝送路との分岐部位とミキサ回路の第２の入力端子と
の間において第２の伝送路に配置された遅延量可変の第
１の遅延線回路と、一定の周波数を有するリファレンス
信号が伝送される信号線から分岐した一方の信号線から
成る第３の伝送路と、リファレンス信号が伝送される信
号線から分岐した他方の信号線から成る第４の伝送路
と、第３の伝送路と第４の伝送路との分岐部位と第３の
伝送路と第４の伝送路との合流部位との間において第４
の伝送路に配置された遅延量可変の第２の遅延線回路
と、第３の伝送路、第４の伝送路、第１の遅延線回路の
制御部および第２の遅延線回路の制御部に接続されて、
第４の伝送路を通過するリファレンス信号が第３の伝送
路を通過するリファレンス信号に対して所定の周期だけ
遅延するように第２の遅延線回路の制御部ならびに第１
の遅延線回路の制御部に同一の制御信号を出力する遅延
量制御手段とを備えるようにしたものである。
【０００７】この発明に係る周波数電圧変換回路は、第
１の遅延線回路が複数段の単位遅延回路から構成され、
第２の遅延線回路が複数段の単位遅延回路から構成さ
れ、第１の遅延線回路を構成する単位遅延回路と第２の
遅延線回路を構成する単位遅延回路とが同一の回路構成
を有するようにしたものである。
１の遅延線回路が複数段の単位遅延回路から構成され、
第２の遅延線回路が複数段の単位遅延回路から構成さ
れ、第１の遅延線回路を構成する単位遅延回路と第２の
遅延線回路を構成する単位遅延回路とが同一の回路構成
を有するようにしたものである。
【０００８】この発明に係る周波数電圧変換回路は、第
１の遅延線回路で直列接続される単位遅延回路の段数を
ａ、第２の遅延線回路で直列接続される単位遅延回路の
段数をｂ、入力信号の中心周波数をｆｃ、リファレンス
信号の周波数をｆｒとすると、ａ／ｂ＝ｆｒ／４ｆｃが
成立するように第１の遅延線回路および第２の遅延線回
路の段数がそれぞれ設定され、またリファレンス信号の
周波数が調整されるようにしたものである。
１の遅延線回路で直列接続される単位遅延回路の段数を
ａ、第２の遅延線回路で直列接続される単位遅延回路の
段数をｂ、入力信号の中心周波数をｆｃ、リファレンス
信号の周波数をｆｒとすると、ａ／ｂ＝ｆｒ／４ｆｃが
成立するように第１の遅延線回路および第２の遅延線回
路の段数がそれぞれ設定され、またリファレンス信号の
周波数が調整されるようにしたものである。
【０００９】この発明に係る周波数電圧変換回路は、第
１の遅延線回路で直列接続される単位遅延回路の段数を
ａ、第２の遅延線回路で直列接続される単位遅延回路の
段数をｂ、入力信号の中心周波数をｆｃ、リファレンス
信号の周波数をｆｒとすると、ａ／ｂ＝ｆｒ／２ｆｃが
成立するように第１の遅延線回路および第２の遅延線回
路の段数がそれぞれ設定され、またリファレンス信号の
周波数が調整されるようにしたものである。
１の遅延線回路で直列接続される単位遅延回路の段数を
ａ、第２の遅延線回路で直列接続される単位遅延回路の
段数をｂ、入力信号の中心周波数をｆｃ、リファレンス
信号の周波数をｆｒとすると、ａ／ｂ＝ｆｒ／２ｆｃが
成立するように第１の遅延線回路および第２の遅延線回
路の段数がそれぞれ設定され、またリファレンス信号の
周波数が調整されるようにしたものである。
【００１０】この発明に係る周波数電圧変換回路は、第
１の伝送路において分岐部位とミキサ回路の第１の入力
端子との間で分岐部位に近い側から順に配置された第１
のバッファおよび第２のバッファと、第２の伝送路にお
いて分岐部位と第１の遅延線回路との間に配置された第
３のバッファと、第２の伝送路において第１の遅延線回
路とミキサ回路の第２の入力端子との間に配置された第
４のバッファと、第３の伝送路において分岐部位と合流
部位との間で分岐部位に近い側から順に配置された第５
のバッファおよび第６のバッファと、第４の伝送路にお
いて分岐部位と第２の遅延線回路との間に配置された第
７のバッファと、第４の伝送路において第２の遅延線回
路と合流部位との間に配置された第８のバッファとを備
え、第１のバッファ、第３のバッファ、第５のバッファ
および第７のバッファが単位遅延回路の出力バッファと
同一の回路構成を有し、第２のバッファ、第４のバッフ
ァ、第６のバッファおよび第８のバッファが単位遅延回
路の入力バッファと同一の回路構成を有するようにした
ものである。
１の伝送路において分岐部位とミキサ回路の第１の入力
端子との間で分岐部位に近い側から順に配置された第１
のバッファおよび第２のバッファと、第２の伝送路にお
いて分岐部位と第１の遅延線回路との間に配置された第
３のバッファと、第２の伝送路において第１の遅延線回
路とミキサ回路の第２の入力端子との間に配置された第
４のバッファと、第３の伝送路において分岐部位と合流
部位との間で分岐部位に近い側から順に配置された第５
のバッファおよび第６のバッファと、第４の伝送路にお
いて分岐部位と第２の遅延線回路との間に配置された第
７のバッファと、第４の伝送路において第２の遅延線回
路と合流部位との間に配置された第８のバッファとを備
え、第１のバッファ、第３のバッファ、第５のバッファ
および第７のバッファが単位遅延回路の出力バッファと
同一の回路構成を有し、第２のバッファ、第４のバッフ
ァ、第６のバッファおよび第８のバッファが単位遅延回
路の入力バッファと同一の回路構成を有するようにした
ものである。
【００１１】この発明に係る周波数電圧変換回路は、被
変調波信号である入力信号が伝送される信号線から分岐
した一方の信号線から成る第１の伝送路と、入力信号が
伝送される信号線から分岐した他方の信号線から成る第
２の伝送路と、第１の入力端子が第１の伝送路に接続さ
れるとともに第２の入力端子が第２の伝送路に接続され
るミキサ回路と、第１の伝送路と第２の伝送路との分岐
部位とミキサ回路の第２の入力端子との間において第２
の伝送路に配置された遅延量可変の遅延線回路と、一定
の周波数を有するリファレンス信号が伝送される信号線
と、発振周波数可変のリングオシレータと、リファレン
ス信号が伝送される信号線、リングオシレータの出力信
号が伝送される信号線、遅延線回路の制御部およびリン
グオシレータの制御部に接続されて、リングオシレータ
からの出力信号の周波数がリファレンス信号の周波数に
一致するようにリングオシレータの制御部ならびに遅延
線回路の制御部に同一の制御信号を出力する遅延量制御
手段とを備え、遅延線回路が複数段の単位遅延回路から
構成され、リングオシレータがリング状に配置された複
数段の単位遅延回路から構成され、遅延線回路を構成す
る単位遅延回路とリングオシレータを構成する単位遅延
回路とが同一の回路構成を有するようにしたものであ
る。
変調波信号である入力信号が伝送される信号線から分岐
した一方の信号線から成る第１の伝送路と、入力信号が
伝送される信号線から分岐した他方の信号線から成る第
２の伝送路と、第１の入力端子が第１の伝送路に接続さ
れるとともに第２の入力端子が第２の伝送路に接続され
るミキサ回路と、第１の伝送路と第２の伝送路との分岐
部位とミキサ回路の第２の入力端子との間において第２
の伝送路に配置された遅延量可変の遅延線回路と、一定
の周波数を有するリファレンス信号が伝送される信号線
と、発振周波数可変のリングオシレータと、リファレン
ス信号が伝送される信号線、リングオシレータの出力信
号が伝送される信号線、遅延線回路の制御部およびリン
グオシレータの制御部に接続されて、リングオシレータ
からの出力信号の周波数がリファレンス信号の周波数に
一致するようにリングオシレータの制御部ならびに遅延
線回路の制御部に同一の制御信号を出力する遅延量制御
手段とを備え、遅延線回路が複数段の単位遅延回路から
構成され、リングオシレータがリング状に配置された複
数段の単位遅延回路から構成され、遅延線回路を構成す
る単位遅延回路とリングオシレータを構成する単位遅延
回路とが同一の回路構成を有するようにしたものであ
る。
【００１２】この発明に係る周波数電圧変換回路は、被
変調波信号である入力信号が伝送される信号線から分岐
した一方の信号線から成る第１の伝送路と、入力信号が
伝送される信号線から分岐した他方の信号線から成る第
２の伝送路と、第１の入力端子が第１の伝送路に接続さ
れるとともに第２の入力端子が第２の伝送路に接続され
るミキサ回路と、第１の伝送路と第２の伝送路との分岐
部位とミキサ回路の第２の入力端子との間において第２
の伝送路に配置された遅延量可変の遅延線回路と、一定
の周波数を有するリファレンス信号が伝送される信号線
と、発振周波数可変のリングオシレータと、該リングオ
シレータからの出力信号を入力する分周器と、リファレ
ンス信号が伝送される信号線、分周器の出力信号が伝送
される信号線、遅延線回路の制御部およびリングオシレ
ータの制御部に接続されて、分周器からの出力信号の周
波数がリファレンス信号の周波数に一致するようにリン
グオシレータの制御部ならびに遅延線回路の制御部に同
一の制御信号を出力する遅延量制御手段とを備え、遅延
線回路が複数段の単位遅延回路から構成され、リングオ
シレータがリング状に配置された複数段の単位遅延回路
から構成され、遅延線回路を構成する単位遅延回路とリ
ングオシレータを構成する単位遅延回路とが同一の回路
構成を有するようにしたものである。
変調波信号である入力信号が伝送される信号線から分岐
した一方の信号線から成る第１の伝送路と、入力信号が
伝送される信号線から分岐した他方の信号線から成る第
２の伝送路と、第１の入力端子が第１の伝送路に接続さ
れるとともに第２の入力端子が第２の伝送路に接続され
るミキサ回路と、第１の伝送路と第２の伝送路との分岐
部位とミキサ回路の第２の入力端子との間において第２
の伝送路に配置された遅延量可変の遅延線回路と、一定
の周波数を有するリファレンス信号が伝送される信号線
と、発振周波数可変のリングオシレータと、該リングオ
シレータからの出力信号を入力する分周器と、リファレ
ンス信号が伝送される信号線、分周器の出力信号が伝送
される信号線、遅延線回路の制御部およびリングオシレ
ータの制御部に接続されて、分周器からの出力信号の周
波数がリファレンス信号の周波数に一致するようにリン
グオシレータの制御部ならびに遅延線回路の制御部に同
一の制御信号を出力する遅延量制御手段とを備え、遅延
線回路が複数段の単位遅延回路から構成され、リングオ
シレータがリング状に配置された複数段の単位遅延回路
から構成され、遅延線回路を構成する単位遅延回路とリ
ングオシレータを構成する単位遅延回路とが同一の回路
構成を有するようにしたものである。
【００１３】この発明に係る周波数電圧変換回路は、単
位遅延回路を構成するように該単位遅延回路内に所定の
数だけ接続して設けられ、遅延量を可変とする遅延要素
回路として、電流量調整手段と出力振幅調整手段とを備
えた差動型回路が用いられるようにしたものである。
位遅延回路を構成するように該単位遅延回路内に所定の
数だけ接続して設けられ、遅延量を可変とする遅延要素
回路として、電流量調整手段と出力振幅調整手段とを備
えた差動型回路が用いられるようにしたものである。
【００１４】この発明に係る周波数電圧変換回路は、単
位遅延回路を構成するように該単位遅延回路内に所定の
数だけ接続して設けられ、遅延量を可変とする遅延要素
回路として、電流量調整手段が直列接続されたＣＭＯＳ
インバータ回路が用いられるようにしたものである。
位遅延回路を構成するように該単位遅延回路内に所定の
数だけ接続して設けられ、遅延量を可変とする遅延要素
回路として、電流量調整手段が直列接続されたＣＭＯＳ
インバータ回路が用いられるようにしたものである。
【００１５】この発明に係る周波数電圧変換回路は、ミ
キサ回路に代えて第１の入力端子が第１の伝送路に接続
されるとともに第２の入力端子が第２の伝送路に接続さ
れる位相検出回路を配置するようにしたものである。
キサ回路に代えて第１の入力端子が第１の伝送路に接続
されるとともに第２の入力端子が第２の伝送路に接続さ
れる位相検出回路を配置するようにしたものである。
【００１６】この発明に係る周波数電圧変換回路は、位
相検出回路として遅れ位相のみを検出する位相検出回路
が用いられるようにしたものである。
相検出回路として遅れ位相のみを検出する位相検出回路
が用いられるようにしたものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
周波数電圧変換回路の構成を示す回路図である。図１に
おいて、１は中間周波数の被変調波信号に対して配置さ
れたバッファ、２はバッファ１の出力部から延びる信号
線から分岐した一方の信号線に接続されたバッファ（第
１のバッファ）、３はバッファ２の出力部から延びる信
号線に接続されたバッファ（第２のバッファ）、４はバ
ッファ１の出力部から延びる信号線から分岐した他方の
信号線に接続されバッファ２と同じ回路構成を有するバ
ッファ（第３のバッファ）、５はバッファ４の出力部か
ら延びる信号線に接続された遅延線回路（第１の遅延線
回路）、６は遅延線回路５の出力部から延びる信号線に
接続されバッファ３と同じ回路構成を有するバッファ
（第４のバッファ）、７は第１の入力端子にバッファ３
からの出力信号が入力されるとともに第２の入力端子に
バッファ６からの出力信号が入力されるミキサ回路、８
はリファレンスクロック信号（リファレンス信号）に対
して配置されたバッファ、９はバッファ８の出力部から
延びる信号線から分岐した一方の信号線に接続されバッ
ファ２と同じ回路構成を有するバッファ（第５のバッフ
ァ）、１０はバッファ９の出力部から延びる信号線に接
続されバッファ３と同じ回路構成を有するバッファ（第
６のバッファ）、１１はバッファ８の出力部から延びる
信号線から分岐した他方の信号線に接続されバッファ２
と同じ回路構成を有するバッファ（第７のバッファ）、
１２はバッファ１１の出力部から延びる信号線に接続さ
れた遅延線回路（第２の遅延線回路）、１３は遅延線回
路１２の出力部から延びる信号線に接続されバッファ３
と同じ回路構成を有するバッファ（第８のバッファ）、
１４は第１の入力端子にバッファ１０からの出力信号が
入力されるとともに第２の入力端子にバッファ１３から
の出力信号が入力される位相比較器、１５は位相比較器
１４に接続されて比較結果に応じて後述する制御回路へ
の出力信号の電圧を変化させるチャージポンプ、１６は
抵抗、１７はコンデンサ、１８は抵抗１６とコンデンサ
１７とを有して構成されるループフィルタの出力電圧と
遅延線回路１２の入力電圧との整合性をとるように動作
して第１の遅延線回路５および第２の遅延線回路１２に
制御信号を出力する制御回路である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
周波数電圧変換回路の構成を示す回路図である。図１に
おいて、１は中間周波数の被変調波信号に対して配置さ
れたバッファ、２はバッファ１の出力部から延びる信号
線から分岐した一方の信号線に接続されたバッファ（第
１のバッファ）、３はバッファ２の出力部から延びる信
号線に接続されたバッファ（第２のバッファ）、４はバ
ッファ１の出力部から延びる信号線から分岐した他方の
信号線に接続されバッファ２と同じ回路構成を有するバ
ッファ（第３のバッファ）、５はバッファ４の出力部か
ら延びる信号線に接続された遅延線回路（第１の遅延線
回路）、６は遅延線回路５の出力部から延びる信号線に
接続されバッファ３と同じ回路構成を有するバッファ
（第４のバッファ）、７は第１の入力端子にバッファ３
からの出力信号が入力されるとともに第２の入力端子に
バッファ６からの出力信号が入力されるミキサ回路、８
はリファレンスクロック信号（リファレンス信号）に対
して配置されたバッファ、９はバッファ８の出力部から
延びる信号線から分岐した一方の信号線に接続されバッ
ファ２と同じ回路構成を有するバッファ（第５のバッフ
ァ）、１０はバッファ９の出力部から延びる信号線に接
続されバッファ３と同じ回路構成を有するバッファ（第
６のバッファ）、１１はバッファ８の出力部から延びる
信号線から分岐した他方の信号線に接続されバッファ２
と同じ回路構成を有するバッファ（第７のバッファ）、
１２はバッファ１１の出力部から延びる信号線に接続さ
れた遅延線回路（第２の遅延線回路）、１３は遅延線回
路１２の出力部から延びる信号線に接続されバッファ３
と同じ回路構成を有するバッファ（第８のバッファ）、
１４は第１の入力端子にバッファ１０からの出力信号が
入力されるとともに第２の入力端子にバッファ１３から
の出力信号が入力される位相比較器、１５は位相比較器
１４に接続されて比較結果に応じて後述する制御回路へ
の出力信号の電圧を変化させるチャージポンプ、１６は
抵抗、１７はコンデンサ、１８は抵抗１６とコンデンサ
１７とを有して構成されるループフィルタの出力電圧と
遅延線回路１２の入力電圧との整合性をとるように動作
して第１の遅延線回路５および第２の遅延線回路１２に
制御信号を出力する制御回路である。
【００１８】なお、上記の回路構成を有する周波数電圧
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路、バッ
ファ９およびバッファ１０を通過する経路を第３の伝送
路、バッファ１１、遅延線回路１２およびバッファ１３
を通過する経路を第４の伝送路とする。また、第１の遅
延線回路５および第２の遅延線回路１２はそれぞれ複数
段の単位遅延回路から構成されており、各単位遅延回路
は同一の回路構成を有している。また、遅延線回路１
２、位相比較器１４、チャージポンプ１５、ループフィ
ルタ、制御回路１８等から、第４の伝送路を通過する信
号を第３の伝送路を通過するリファレンス信号にロック
させるロックトループが構成される。さらに、位相比較
器１４、チャージポンプ１５、ループフィルタおよび制
御回路１８は、遅延線回路１２を含む第４の経路を通過
するリファレンスクロック信号を第３の経路を通過する
リファレンスクロック信号に対して１周期（または１／
２周期）遅延させるとともに遅延線回路５を含む第２の
経路を通過する入力信号を第１の経路を通過する入力信
号に対して所定の周期だけ遅延させる遅延量制御手段と
して機能する。制御回路１８では、遅延線回路１２を含
む第４の伝送路を通過するリファレンスクロック信号を
第３の伝送路を通過するリファレンスクロック信号に対
して１周期遅延するようにロックさせるために、ループ
フィルタからの出力信号に対して極性反転、レベルシフ
ト等を実施する。極性反転を実施することでロックトル
ープが負帰還となるように極性を整合させることがで
き、レベルシフトを実施することで素子にバラツキが生
じても遅延線回路の可変遅延範囲に収まるように中心バ
イアスレベルを整合させることができる。
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路、バッ
ファ９およびバッファ１０を通過する経路を第３の伝送
路、バッファ１１、遅延線回路１２およびバッファ１３
を通過する経路を第４の伝送路とする。また、第１の遅
延線回路５および第２の遅延線回路１２はそれぞれ複数
段の単位遅延回路から構成されており、各単位遅延回路
は同一の回路構成を有している。また、遅延線回路１
２、位相比較器１４、チャージポンプ１５、ループフィ
ルタ、制御回路１８等から、第４の伝送路を通過する信
号を第３の伝送路を通過するリファレンス信号にロック
させるロックトループが構成される。さらに、位相比較
器１４、チャージポンプ１５、ループフィルタおよび制
御回路１８は、遅延線回路１２を含む第４の経路を通過
するリファレンスクロック信号を第３の経路を通過する
リファレンスクロック信号に対して１周期（または１／
２周期）遅延させるとともに遅延線回路５を含む第２の
経路を通過する入力信号を第１の経路を通過する入力信
号に対して所定の周期だけ遅延させる遅延量制御手段と
して機能する。制御回路１８では、遅延線回路１２を含
む第４の伝送路を通過するリファレンスクロック信号を
第３の伝送路を通過するリファレンスクロック信号に対
して１周期遅延するようにロックさせるために、ループ
フィルタからの出力信号に対して極性反転、レベルシフ
ト等を実施する。極性反転を実施することでロックトル
ープが負帰還となるように極性を整合させることがで
き、レベルシフトを実施することで素子にバラツキが生
じても遅延線回路の可変遅延範囲に収まるように中心バ
イアスレベルを整合させることができる。
【００１９】次に動作について説明する。リミッティン
グされた被変調波信号をバッファ１に入力すると、入力
信号として与えられる被変調波信号ｖｉｎとミキサ回路
７からの出力信号ｖｏｕｔとの間には、以下の式（５）
が成立する。
グされた被変調波信号をバッファ１に入力すると、入力
信号として与えられる被変調波信号ｖｉｎとミキサ回路
７からの出力信号ｖｏｕｔとの間には、以下の式（５）
が成立する。
【数５】 上記の式（５）において、τは遅延線回路５により生じ
る遅延量、Ｔは入力信号の周期、ｆｃは入力信号の中心
周波数、Δｆは中心周波数ｆｃに対する入力信号の周波
数偏差である。式（５）から明らかなように、入力信号
の周波数に比例したＤＣ出力電圧（ｖｏｕｔの高調波成
分を除去したもの）を得ることができる。また、遅延線
回路５で生じさせる遅延量τについては、一般的には入
力信号の中心周波数ｆｃを有する信号の１／４周期に設
定する。この場合、式（５）は式（６）のように変換さ
れる。
る遅延量、Ｔは入力信号の周期、ｆｃは入力信号の中心
周波数、Δｆは中心周波数ｆｃに対する入力信号の周波
数偏差である。式（５）から明らかなように、入力信号
の周波数に比例したＤＣ出力電圧（ｖｏｕｔの高調波成
分を除去したもの）を得ることができる。また、遅延線
回路５で生じさせる遅延量τについては、一般的には入
力信号の中心周波数ｆｃを有する信号の１／４周期に設
定する。この場合、式（５）は式（６）のように変換さ
れる。
【数６】 式（６）から明らかなように、遅延量を１／４周期とす
ることで、中心値は１／２となりすなわち差動対でいえ
ば平衡状態となるから、入力周波数レンジを大きくでき
ること、差動型回路を用いた場合のオフセットを低減で
きること等の利点がある。
ることで、中心値は１／２となりすなわち差動対でいえ
ば平衡状態となるから、入力周波数レンジを大きくでき
ること、差動型回路を用いた場合のオフセットを低減で
きること等の利点がある。
【００２０】ロックトループは、遅延線回路１２の遅延
量がリファレンスクロック信号の１周期となるようにロ
ックする。既に述べたように、第１の遅延線回路５およ
び第２の遅延線回路１２は同一の単位遅延回路をそれぞ
れ複数段有して構成されているとともに、第１の遅延線
回路５および第２の遅延線回路１２には共通の制御信号
が入力されている。したがって、第１の遅延線回路５の
遅延量は、第１の遅延線回路５の有する段数と第２の遅
延線回路１２の有する段数との比に比例した値となる。
また、第１の遅延線回路５および第２の遅延線回路１２
について上記のような構成を有することで、ウエハプロ
セス等に起因して素子に絶対的バラツキが生じたような
場合でも、同一チップ上に形成された集積回路における
素子（トランジスタ、抵抗、容量）の相対的バラツキは
非常に小さいから、ロック状態での遅延量は素子の特性
とは無関係となり、第１の遅延線回路５の遅延量は変化
せず一定となり、出力オフセットは非常に小さくなる。
量がリファレンスクロック信号の１周期となるようにロ
ックする。既に述べたように、第１の遅延線回路５およ
び第２の遅延線回路１２は同一の単位遅延回路をそれぞ
れ複数段有して構成されているとともに、第１の遅延線
回路５および第２の遅延線回路１２には共通の制御信号
が入力されている。したがって、第１の遅延線回路５の
遅延量は、第１の遅延線回路５の有する段数と第２の遅
延線回路１２の有する段数との比に比例した値となる。
また、第１の遅延線回路５および第２の遅延線回路１２
について上記のような構成を有することで、ウエハプロ
セス等に起因して素子に絶対的バラツキが生じたような
場合でも、同一チップ上に形成された集積回路における
素子（トランジスタ、抵抗、容量）の相対的バラツキは
非常に小さいから、ロック状態での遅延量は素子の特性
とは無関係となり、第１の遅延線回路５の遅延量は変化
せず一定となり、出力オフセットは非常に小さくなる。
【００２１】第１の遅延線回路５の遅延量を被変調波信
号の中心周波数ｆｃ（Ｈｚ）を有する信号の１／４周期
とするためには、リファレンスクロック信号の周波数を
ｆｒ（Ｈｚ）とすると、第１の遅延線回路５の段数およ
び第２の遅延線回路１２の段数については、以下の式
（７）が成立する。 第１の遅延線回路の段数／第２の遅延線回路の段数＝ｆｒ／４ｆｃ (７） さらに、リファレンスクロック信号のデューティ比が５
０％の場合には、遅延線回路１２の出力信号を逆位相で
ロックして、遅延線回路１２の遅延量をリファレンスク
ロック信号の半周期とすることも可能である。この場
合、遅延量を中心周波数ｆｃを有する信号の１／４周期
とするためには、第１の遅延線回路５の段数および第２
の遅延線回路１２の段数については、以下の式（８）が
成立する。 第１の遅延線回路の段数／第２の遅延線回路の段数＝ｆｒ／２ｆｃ （８） これにより、第２の遅延線回路１２の段数を半分に減ら
すことができて、消費電力を低減するとともにチップ上
における第２の遅延線回路１２の占有面積を低減するこ
とが可能となる。
号の中心周波数ｆｃ（Ｈｚ）を有する信号の１／４周期
とするためには、リファレンスクロック信号の周波数を
ｆｒ（Ｈｚ）とすると、第１の遅延線回路５の段数およ
び第２の遅延線回路１２の段数については、以下の式
（７）が成立する。 第１の遅延線回路の段数／第２の遅延線回路の段数＝ｆｒ／４ｆｃ (７） さらに、リファレンスクロック信号のデューティ比が５
０％の場合には、遅延線回路１２の出力信号を逆位相で
ロックして、遅延線回路１２の遅延量をリファレンスク
ロック信号の半周期とすることも可能である。この場
合、遅延量を中心周波数ｆｃを有する信号の１／４周期
とするためには、第１の遅延線回路５の段数および第２
の遅延線回路１２の段数については、以下の式（８）が
成立する。 第１の遅延線回路の段数／第２の遅延線回路の段数＝ｆｒ／２ｆｃ （８） これにより、第２の遅延線回路１２の段数を半分に減ら
すことができて、消費電力を低減するとともにチップ上
における第２の遅延線回路１２の占有面積を低減するこ
とが可能となる。
【００２２】また、この実施の形態１による周波数電圧
変換回路は、ロックトループにおいてロックする機能を
有する回路部位を除いては、基本的にデジタル信号によ
り動作するために、ミキサ回路７に代えて位相検出回路
を用いて、ＤＣ出力電圧（ｖ ｏｕｔの高調波成分を除去
したもの）を得ることも可能である。また、この位相検
出回路については、回路規模を小さくすることを目的と
して、位相の遅れのみを検出する位相検出回路を用いる
ことも可能である。
変換回路は、ロックトループにおいてロックする機能を
有する回路部位を除いては、基本的にデジタル信号によ
り動作するために、ミキサ回路７に代えて位相検出回路
を用いて、ＤＣ出力電圧（ｖ ｏｕｔの高調波成分を除去
したもの）を得ることも可能である。また、この位相検
出回路については、回路規模を小さくすることを目的と
して、位相の遅れのみを検出する位相検出回路を用いる
ことも可能である。
【００２３】図２は、この発明の実施の形態１による遅
延線回路を構成する単位遅延回路の例を示す回路図であ
る。図２において、２１は単位遅延回路の入力段に配置
されバッファ３と同じ回路構成を有する入力バッファ、
２２は単位遅延回路の出力段に配置されバッファ２と同
じ回路構成を有する出力バッファ、２３，２４，２５，
２６は制御回路１８からの制御信号に応じて遅延量を変
化させることができる遅延要素回路である。なお、遅延
要素回路の数は、図２に示されるように４つに限定され
るものではなく、単位遅延回路に要求される所望の回路
特性に応じて種々に設定することが可能である。また、
入力バッファ２１および出力バッファ２２は、入出力イ
ンピーダンスおよび出力振幅を一定にして、単位遅延回
路の出力負荷依存性を低減するように機能する。
延線回路を構成する単位遅延回路の例を示す回路図であ
る。図２において、２１は単位遅延回路の入力段に配置
されバッファ３と同じ回路構成を有する入力バッファ、
２２は単位遅延回路の出力段に配置されバッファ２と同
じ回路構成を有する出力バッファ、２３，２４，２５，
２６は制御回路１８からの制御信号に応じて遅延量を変
化させることができる遅延要素回路である。なお、遅延
要素回路の数は、図２に示されるように４つに限定され
るものではなく、単位遅延回路に要求される所望の回路
特性に応じて種々に設定することが可能である。また、
入力バッファ２１および出力バッファ２２は、入出力イ
ンピーダンスおよび出力振幅を一定にして、単位遅延回
路の出力負荷依存性を低減するように機能する。
【００２４】図３は、この発明の実施の形態１による単
位遅延回路を構成する遅延要素回路の一例を示す回路図
である。図３において、３１は電圧源、３２，３３，３
４は抵抗、３５はコンデンサ、３６はＰチャネルトラン
ジスタ、３７，３８，３９はＮチャネルトランジスタ、
４０は抵抗、４１は接地部、４２は差動入力の一方の入
力端子、４３は差動入力の他方の入力端子、４４は差動
出力の一方の出力端子、４５は差動出力の他方の出力端
子である。なお、ゲートに制御電圧Ｖｃｏｎｔ Ｎが入力
されるＮチャネルトランジスタ３９は図３に示される回
路の電流量を調整する電流量調整手段として機能し、ま
たゲートに制御電圧ＶｃｏｎｔＰが入力されるＰチャネ
ルトランジスタ３６は出力振幅を調整する出力振幅調整
手段として機能する。
位遅延回路を構成する遅延要素回路の一例を示す回路図
である。図３において、３１は電圧源、３２，３３，３
４は抵抗、３５はコンデンサ、３６はＰチャネルトラン
ジスタ、３７，３８，３９はＮチャネルトランジスタ、
４０は抵抗、４１は接地部、４２は差動入力の一方の入
力端子、４３は差動入力の他方の入力端子、４４は差動
出力の一方の出力端子、４５は差動出力の他方の出力端
子である。なお、ゲートに制御電圧Ｖｃｏｎｔ Ｎが入力
されるＮチャネルトランジスタ３９は図３に示される回
路の電流量を調整する電流量調整手段として機能し、ま
たゲートに制御電圧ＶｃｏｎｔＰが入力されるＰチャネ
ルトランジスタ３６は出力振幅を調整する出力振幅調整
手段として機能する。
【００２５】次に、図３に示される遅延要素回路の動作
について説明する。Ｎチャネルトランジスタ３９のゲー
トに印加される制御電圧ＶｃｏｎｔＮを上げれば遅延要
素回路を流れる電流量は増加する。この際、電流量が増
加するのに応じてＰチャネルトランジスタ３６のゲート
に印加される制御電圧ＶｃｏｎｔＰを下げれば出力振幅
が小さくなる。遅延要素回路に流れる電流量が大きくな
る際に出力振幅を小さくすると、遅延要素回路に係る遅
延量は小さくなる。このように、制御電圧ＶｃｏｎｔＮ
およびＶｃｏｎｔＰを制御することで遅延量を変化させ
ることが可能となる。図４は、制御電圧を上記のように
制御した際の入出力のＤＣ特性の変化を示す図である。
について説明する。Ｎチャネルトランジスタ３９のゲー
トに印加される制御電圧ＶｃｏｎｔＮを上げれば遅延要
素回路を流れる電流量は増加する。この際、電流量が増
加するのに応じてＰチャネルトランジスタ３６のゲート
に印加される制御電圧ＶｃｏｎｔＰを下げれば出力振幅
が小さくなる。遅延要素回路に流れる電流量が大きくな
る際に出力振幅を小さくすると、遅延要素回路に係る遅
延量は小さくなる。このように、制御電圧ＶｃｏｎｔＮ
およびＶｃｏｎｔＰを制御することで遅延量を変化させ
ることが可能となる。図４は、制御電圧を上記のように
制御した際の入出力のＤＣ特性の変化を示す図である。
【００２６】図５は、この発明の実施の形態１による単
位遅延回路を構成する遅延要素回路の他の例を示す回路
図である。図５において、５１は電圧源、５２，５３は
Ｐチャネルトランジスタ、５４，５５はＮチャネルトラ
ンジスタ、５６は接地部である。なお、ゲートに制御電
圧ＶｃｏｎｔＮが入力されるＮチャネルトランジスタ５
５およびゲートに制御電圧ＶｃｏｎｔＰが入力されるＰ
チャネルトランジスタ５２は図５に示される遅延要素回
路を流れる貫通電流の電流量を調整する電流量調整手段
として機能する。
位遅延回路を構成する遅延要素回路の他の例を示す回路
図である。図５において、５１は電圧源、５２，５３は
Ｐチャネルトランジスタ、５４，５５はＮチャネルトラ
ンジスタ、５６は接地部である。なお、ゲートに制御電
圧ＶｃｏｎｔＮが入力されるＮチャネルトランジスタ５
５およびゲートに制御電圧ＶｃｏｎｔＰが入力されるＰ
チャネルトランジスタ５２は図５に示される遅延要素回
路を流れる貫通電流の電流量を調整する電流量調整手段
として機能する。
【００２７】次に、図５に示される遅延要素回路の動作
について説明する。図５に示される回路については、出
力振幅は一定となるが、Ｎチャネルトランジスタ５５の
ゲートに印加される制御電圧ＶｃｏｎｔＮを上げるとと
もにＰチャネルトランジスタ５２のゲートに印加される
制御電圧ＶｃｏｎｔＰを下げて、入力信号の電圧変化時
に流れる貫通電流の電流量を大きくすることで、遅延量
は小さくなる。このように、制御電圧ＶｃｏｎｔＮおよ
びＶｃｏｎｔＰを制御することで遅延量を変化させるこ
とが可能となる。
について説明する。図５に示される回路については、出
力振幅は一定となるが、Ｎチャネルトランジスタ５５の
ゲートに印加される制御電圧ＶｃｏｎｔＮを上げるとと
もにＰチャネルトランジスタ５２のゲートに印加される
制御電圧ＶｃｏｎｔＰを下げて、入力信号の電圧変化時
に流れる貫通電流の電流量を大きくすることで、遅延量
は小さくなる。このように、制御電圧ＶｃｏｎｔＮおよ
びＶｃｏｎｔＰを制御することで遅延量を変化させるこ
とが可能となる。
【００２８】次に、この発明の実施の形態１による周波
数電圧変換回路の特性について説明する。図６は、この
発明の実施の形態１による周波数電圧変換回路および従
来の周波数電圧変換回路について入力信号の周波数と出
力信号のＤＣ出力電圧との間の関係を示す図である。図
６において、○印を接続する曲線はこの発明の実施の形
態１による周波数電圧変換回路についての周波数電圧変
換特性を示し、△印を接続する曲線は従来の周波数電圧
変換回路についての周波数電圧変換特性を示すものであ
る。図６に示されるように、この発明の実施の形態１に
よる周波数電圧変換回路は、従来の周波数電圧変換回路
と比較して、より広い周波数帯域において入力信号の周
波数と出力電圧との間で線形性を保持することができ
る。
数電圧変換回路の特性について説明する。図６は、この
発明の実施の形態１による周波数電圧変換回路および従
来の周波数電圧変換回路について入力信号の周波数と出
力信号のＤＣ出力電圧との間の関係を示す図である。図
６において、○印を接続する曲線はこの発明の実施の形
態１による周波数電圧変換回路についての周波数電圧変
換特性を示し、△印を接続する曲線は従来の周波数電圧
変換回路についての周波数電圧変換特性を示すものであ
る。図６に示されるように、この発明の実施の形態１に
よる周波数電圧変換回路は、従来の周波数電圧変換回路
と比較して、より広い周波数帯域において入力信号の周
波数と出力電圧との間で線形性を保持することができ
る。
【００２９】以上のように、この実施の形態１によれ
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、第３の伝送路と、遅延線回路１
２を有する第４の伝送路と、第４の伝送路を通過するリ
ファレンス信号が第３の伝送路を通過するリファレンス
信号に対して１周期遅延するように遅延線回路１２の制
御部ならびに遅延線回路５の制御部に同一の制御信号を
出力する遅延量制御手段（位相比較器１４、チャージポ
ンプ１５、ループフィルタおよび制御回路１８）とを備
えるように構成したので、同一の制御信号が入力された
際に遅延線回路５の遅延量と遅延線回路１２の遅延量と
の間に一定の相関関係が成立するように遅延線回路５お
よび遅延線回路１２を構成すれば、入力信号の中心周波
数の大きさにかかわらずリファレンス信号の周波数を適
宜調整することで第２の伝送路を通過する入力信号を第
１の伝送路を通過する入力信号に対して所定の周期だけ
遅延させることが可能となり、広い周波数帯域において
入力信号の周波数に対して線形性を保持して周波数電圧
変換を実施することができるという効果を奏する。
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、第３の伝送路と、遅延線回路１
２を有する第４の伝送路と、第４の伝送路を通過するリ
ファレンス信号が第３の伝送路を通過するリファレンス
信号に対して１周期遅延するように遅延線回路１２の制
御部ならびに遅延線回路５の制御部に同一の制御信号を
出力する遅延量制御手段（位相比較器１４、チャージポ
ンプ１５、ループフィルタおよび制御回路１８）とを備
えるように構成したので、同一の制御信号が入力された
際に遅延線回路５の遅延量と遅延線回路１２の遅延量と
の間に一定の相関関係が成立するように遅延線回路５お
よび遅延線回路１２を構成すれば、入力信号の中心周波
数の大きさにかかわらずリファレンス信号の周波数を適
宜調整することで第２の伝送路を通過する入力信号を第
１の伝送路を通過する入力信号に対して所定の周期だけ
遅延させることが可能となり、広い周波数帯域において
入力信号の周波数に対して線形性を保持して周波数電圧
変換を実施することができるという効果を奏する。
【００３０】また、遅延線回路５が複数段の単位遅延回
路から構成され、遅延線回路１２が複数段の単位遅延回
路から構成され、遅延線回路５を構成する単位遅延回路
と遅延線回路１２を構成する単位遅延回路とが同一の回
路構成を有するようにしたので、第２の伝送路における
遅延量を遅延線回路５の段数と遅延線回路１２の段数と
の比に比例する値として正確に設定することが可能とな
り、周波数電圧変換回路における線形変換をより高精度
に実施することができるという効果を奏する。
路から構成され、遅延線回路１２が複数段の単位遅延回
路から構成され、遅延線回路５を構成する単位遅延回路
と遅延線回路１２を構成する単位遅延回路とが同一の回
路構成を有するようにしたので、第２の伝送路における
遅延量を遅延線回路５の段数と遅延線回路１２の段数と
の比に比例する値として正確に設定することが可能とな
り、周波数電圧変換回路における線形変換をより高精度
に実施することができるという効果を奏する。
【００３１】また、遅延線回路５で直列接続される単位
遅延回路の段数をａ、遅延線回路１２で直列接続される
単位遅延回路の段数をｂ、入力信号の中心周波数をｆ
ｃ、リファレンス信号の周波数をｆｒとすると、ａ／ｂ
＝ｆｒ／４ｆｃが成立するように遅延線回路５および遅
延線回路１２の段数がそれぞれ設定され、またリファレ
ンスクロック信号の周波数が調整されるように構成した
ので、第２の伝送路における遅延量が入力信号の中心周
波数を有する信号の１／４周期となり、取り扱いが容易
で、また入力信号の周波数レンジを大きくするとともに
差動型回路を用いた場合のオフセットを低減することが
できるという効果を奏する。
遅延回路の段数をａ、遅延線回路１２で直列接続される
単位遅延回路の段数をｂ、入力信号の中心周波数をｆ
ｃ、リファレンス信号の周波数をｆｒとすると、ａ／ｂ
＝ｆｒ／４ｆｃが成立するように遅延線回路５および遅
延線回路１２の段数がそれぞれ設定され、またリファレ
ンスクロック信号の周波数が調整されるように構成した
ので、第２の伝送路における遅延量が入力信号の中心周
波数を有する信号の１／４周期となり、取り扱いが容易
で、また入力信号の周波数レンジを大きくするとともに
差動型回路を用いた場合のオフセットを低減することが
できるという効果を奏する。
【００３２】また、上記と同様の変数定義に基づいて、
ａ／ｂ＝ｆｒ／２ｆｃが成立するように遅延線回路５お
よび遅延線回路１２の段数がそれぞれ設定され、またリ
ファレンスクロック信号の周波数が調整されるように構
成したので、リファレンスクロック信号のデューティ比
を５０％とすれば、遅延線回路１２の出力信号を逆位相
でロックして遅延線回路１２の遅延量をリファレンスク
ロック信号の半周期とすることが可能となり、遅延線回
路１２の段数を半分に減らすことができて、消費電力の
低減およびチップ上における遅延線回路１２の占有面積
の低減を可能にするという効果を奏する。
ａ／ｂ＝ｆｒ／２ｆｃが成立するように遅延線回路５お
よび遅延線回路１２の段数がそれぞれ設定され、またリ
ファレンスクロック信号の周波数が調整されるように構
成したので、リファレンスクロック信号のデューティ比
を５０％とすれば、遅延線回路１２の出力信号を逆位相
でロックして遅延線回路１２の遅延量をリファレンスク
ロック信号の半周期とすることが可能となり、遅延線回
路１２の段数を半分に減らすことができて、消費電力の
低減およびチップ上における遅延線回路１２の占有面積
の低減を可能にするという効果を奏する。
【００３３】また、バッファ２、バッファ４、バッファ
９およびバッファ１１が単位遅延回路の出力バッファと
同一の回路構成を有し、バッファ３、バッファ６、バッ
ファ１０およびバッファ１３が単位遅延回路の入力バッ
ファと同一の回路構成を有するようにしたので、遅延線
回路５，１２に係る入力インピーダンス、出力インピー
ダンス、入力振幅、出力振幅等を統一化して、遅延線回
路５，１２の入力バッファおよび出力バッファで生じる
遅延量の差を小さくすることができ、周波数電圧変換回
路における線形変換をより高精度に実施することができ
るという効果を奏する。
９およびバッファ１１が単位遅延回路の出力バッファと
同一の回路構成を有し、バッファ３、バッファ６、バッ
ファ１０およびバッファ１３が単位遅延回路の入力バッ
ファと同一の回路構成を有するようにしたので、遅延線
回路５，１２に係る入力インピーダンス、出力インピー
ダンス、入力振幅、出力振幅等を統一化して、遅延線回
路５，１２の入力バッファおよび出力バッファで生じる
遅延量の差を小さくすることができ、周波数電圧変換回
路における線形変換をより高精度に実施することができ
るという効果を奏する。
【００３４】また、遅延要素回路が、Ｎチャネルトラン
ジスタ３９として与えられる電流量調整手段とＰチャネ
ルトランジスタ３６として与えられる出力振幅調整手段
とを備えた差動型回路であるようにしたので、遅延要素
回路に入力される信号のハイレベルとローレベルとの中
点が差動対の平衡状態となるために、回路の取り扱いが
容易になるという効果を奏する。
ジスタ３９として与えられる電流量調整手段とＰチャネ
ルトランジスタ３６として与えられる出力振幅調整手段
とを備えた差動型回路であるようにしたので、遅延要素
回路に入力される信号のハイレベルとローレベルとの中
点が差動対の平衡状態となるために、回路の取り扱いが
容易になるという効果を奏する。
【００３５】また、遅延要素回路が、ＣＭＯＳインバー
タ回路５３，５４にＮチャネルトランジスタ５５および
Ｐチャネルトランジスタ５２として与えられる電流量調
整手段を直列接続して構成されるようにしたので、遅延
要素回路の遅延量の変化を大きくすることができて、遅
延線回路５，１２の可変遅延範囲を大きくすることがで
きるという効果を奏する。
タ回路５３，５４にＮチャネルトランジスタ５５および
Ｐチャネルトランジスタ５２として与えられる電流量調
整手段を直列接続して構成されるようにしたので、遅延
要素回路の遅延量の変化を大きくすることができて、遅
延線回路５，１２の可変遅延範囲を大きくすることがで
きるという効果を奏する。
【００３６】また、ミキサ回路７に代えて位相検出回路
を配置するように構成したので、被変調波信号である入
力信号についてデジタル信号処理を実施することができ
るから、アナログ信号処理と比較して周波数電圧変換し
て得られた出力電圧の精度を上げることができるという
効果を奏する。
を配置するように構成したので、被変調波信号である入
力信号についてデジタル信号処理を実施することができ
るから、アナログ信号処理と比較して周波数電圧変換し
て得られた出力電圧の精度を上げることができるという
効果を奏する。
【００３７】また、位相検出回路が遅れ位相のみを検出
する位相検出回路であるようにしたので、位相検出回路
の規模を小さくできるから、チップ上での位置検出回路
の占有面積を低減することができるという効果を奏す
る。
する位相検出回路であるようにしたので、位相検出回路
の規模を小さくできるから、チップ上での位置検出回路
の占有面積を低減することができるという効果を奏す
る。
【００３８】実施の形態２．図７は、この発明の実施の
形態２による周波数電圧変換回路の構成を示す回路図で
ある。図７において、図１と同一符号は同一または相当
部分を示すのでその説明を省略する。６１は遅延線回路
５を構成する単位遅延回路と同じ回路構成を有する単位
遅延回路を複数段リング状に接続することで構成される
リングオシレータ、６２は遅延線回路５の制御部および
リングオシレータ６１の制御部に接続されて制御回路１
８と同様に動作する制御回路である。また、位相比較器
１４の第１の入力端子にはバッファ８およびバッファ１
０を介してリファレンスクロック信号（リファレンス信
号）が入力され、位相比較器１４の第２の入力端子には
バッファ１３を介して発振器として機能するリングオシ
レータからの出力信号が入力される。
形態２による周波数電圧変換回路の構成を示す回路図で
ある。図７において、図１と同一符号は同一または相当
部分を示すのでその説明を省略する。６１は遅延線回路
５を構成する単位遅延回路と同じ回路構成を有する単位
遅延回路を複数段リング状に接続することで構成される
リングオシレータ、６２は遅延線回路５の制御部および
リングオシレータ６１の制御部に接続されて制御回路１
８と同様に動作する制御回路である。また、位相比較器
１４の第１の入力端子にはバッファ８およびバッファ１
０を介してリファレンスクロック信号（リファレンス信
号）が入力され、位相比較器１４の第２の入力端子には
バッファ１３を介して発振器として機能するリングオシ
レータからの出力信号が入力される。
【００３９】なお、上記の回路構成を有する周波数電圧
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路とす
る。また、リングオシレータ６１、位相比較器１４、チ
ャージポンプ１５、ループフィルタ、制御回路６２等か
ら、リングオシレータ６１からの出力信号をリファレン
ス信号にロックさせるロックトループが構成される。さ
らに、位相比較器１４、チャージポンプ１５、ループフ
ィルタおよび制御回路６２は、リングオシレータ６１の
出力信号の周波数をリファレンス信号の周波数に一致さ
せるとともに遅延線回路５を含む第２の伝送路を通過す
る入力信号を第１の伝送路を通過する入力信号に対して
所定の周期だけ遅延させる遅延量制御手段として機能す
る。
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路とす
る。また、リングオシレータ６１、位相比較器１４、チ
ャージポンプ１５、ループフィルタ、制御回路６２等か
ら、リングオシレータ６１からの出力信号をリファレン
ス信号にロックさせるロックトループが構成される。さ
らに、位相比較器１４、チャージポンプ１５、ループフ
ィルタおよび制御回路６２は、リングオシレータ６１の
出力信号の周波数をリファレンス信号の周波数に一致さ
せるとともに遅延線回路５を含む第２の伝送路を通過す
る入力信号を第１の伝送路を通過する入力信号に対して
所定の周期だけ遅延させる遅延量制御手段として機能す
る。
【００４０】次に動作について説明する。ロックトルー
プは、発振器としてのリングオシレータ６１からの出力
信号をリファレンスクロック信号にロックさせる。すな
わち、リングオシレータ６１を構成するリング状の複数
段の単位遅延回路を一周した際の遅延量がリファレンス
クロック信号の１周期となるように制御がなされる。ま
た、既に述べたように、遅延線回路５およびリングオシ
レータ６１は同一の回路構成を有する単位遅延回路をそ
れぞれ複数段有して構成されているともに、遅延線回路
５およびリングオシレータ６１には共通の制御信号が入
力されている。したがって、遅延線回路５の遅延量は、
遅延線回路５の有する段数とリングオシレータ６１の有
する段数との比に比例した値となる。また、遅延線回路
５およびリングオシレータ６１について上記のような構
成を有することで、ウエハプロセス等に起因して素子に
絶対的バラツキが生じたような場合でも、同一チップ上
に形成された集積回路における素子の相対的バラツキは
非常に小さいことから、ロック状態での遅延量は素子の
特性とは無関係となり、遅延線回路５の遅延量は変化せ
ず一定となり、出力オフセットは非常に小さくなる。
プは、発振器としてのリングオシレータ６１からの出力
信号をリファレンスクロック信号にロックさせる。すな
わち、リングオシレータ６１を構成するリング状の複数
段の単位遅延回路を一周した際の遅延量がリファレンス
クロック信号の１周期となるように制御がなされる。ま
た、既に述べたように、遅延線回路５およびリングオシ
レータ６１は同一の回路構成を有する単位遅延回路をそ
れぞれ複数段有して構成されているともに、遅延線回路
５およびリングオシレータ６１には共通の制御信号が入
力されている。したがって、遅延線回路５の遅延量は、
遅延線回路５の有する段数とリングオシレータ６１の有
する段数との比に比例した値となる。また、遅延線回路
５およびリングオシレータ６１について上記のような構
成を有することで、ウエハプロセス等に起因して素子に
絶対的バラツキが生じたような場合でも、同一チップ上
に形成された集積回路における素子の相対的バラツキは
非常に小さいことから、ロック状態での遅延量は素子の
特性とは無関係となり、遅延線回路５の遅延量は変化せ
ず一定となり、出力オフセットは非常に小さくなる。
【００４１】以上のように、この実施の形態２によれ
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、遅延線回路５を構成する単位遅
延回路と同じ回路構成を有する単位遅延回路をリング状
に配置して構成されるリングオシレータ６１と、リング
オシレータ６１からの出力信号の周波数がリファレンス
信号の周波数に一致するようにリングオシレータ６１の
制御部ならびに遅延線回路５の制御部に同一の制御信号
を出力する遅延量制御手段（位相比較器１４、チャージ
ポンプ１５、ループフィルタおよび制御回路６２）とを
備えるように構成したので、同一の制御信号が入力され
た際には、第２の伝送路における遅延量を遅延線回路５
の段数とリングオシレータ６１の段数との比に比例する
値として正確に設定することができ、入力信号の中心周
波数の大きさにかかわらずリファレンスクロック信号の
周波数を適宜調整することにより第２の伝送路を通過す
る入力信号を第１の伝送路を通過する入力信号に対して
所定の周期だけ遅延させることが可能となるから、広い
周波数帯域において入力信号の周波数に対して線形性を
保持して周波数電圧変換を実施することができるという
効果を奏する。
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、遅延線回路５を構成する単位遅
延回路と同じ回路構成を有する単位遅延回路をリング状
に配置して構成されるリングオシレータ６１と、リング
オシレータ６１からの出力信号の周波数がリファレンス
信号の周波数に一致するようにリングオシレータ６１の
制御部ならびに遅延線回路５の制御部に同一の制御信号
を出力する遅延量制御手段（位相比較器１４、チャージ
ポンプ１５、ループフィルタおよび制御回路６２）とを
備えるように構成したので、同一の制御信号が入力され
た際には、第２の伝送路における遅延量を遅延線回路５
の段数とリングオシレータ６１の段数との比に比例する
値として正確に設定することができ、入力信号の中心周
波数の大きさにかかわらずリファレンスクロック信号の
周波数を適宜調整することにより第２の伝送路を通過す
る入力信号を第１の伝送路を通過する入力信号に対して
所定の周期だけ遅延させることが可能となるから、広い
周波数帯域において入力信号の周波数に対して線形性を
保持して周波数電圧変換を実施することができるという
効果を奏する。
【００４２】また、リングオシレータは遅延線回路と比
較すると取り扱いが容易で一般的に利用されているため
に、過去に蓄積された設計資産を流用できる可能性が高
く、回路設計の効率化を図ることができるという効果を
奏する。
較すると取り扱いが容易で一般的に利用されているため
に、過去に蓄積された設計資産を流用できる可能性が高
く、回路設計の効率化を図ることができるという効果を
奏する。
【００４３】なお、この実施の形態２においても、実施
の形態１と同様に、遅延要素回路として図３に示される
ような差動型回路を用いてもよく、また遅延要素回路と
して図５に示されるような電流量調整手段を直列に接続
したＣＭＯＳインバータ回路を用いてもよい。さらに、
ミキサ回路７に代えて位相検出回路を配置するようにし
てもよい。そして、この発明の実施の形態２による周波
数電圧変換回路について上記のような構成要素に係る選
択または変更を実施した場合にも、実施の形態１と同様
の効果を得ることができる。
の形態１と同様に、遅延要素回路として図３に示される
ような差動型回路を用いてもよく、また遅延要素回路と
して図５に示されるような電流量調整手段を直列に接続
したＣＭＯＳインバータ回路を用いてもよい。さらに、
ミキサ回路７に代えて位相検出回路を配置するようにし
てもよい。そして、この発明の実施の形態２による周波
数電圧変換回路について上記のような構成要素に係る選
択または変更を実施した場合にも、実施の形態１と同様
の効果を得ることができる。
【００４４】実施の形態３．図８は、この発明の実施の
形態３による周波数電圧変換回路の構成を示す回路図で
ある。図８において、図１および図７と同一符号は同一
または相当部分を示すのでその説明を省略する。７１は
リングオシレータ６１からの出力信号がバッファ１３を
介して入力され、当該入力された信号に対して所定の分
周比に基づいて周波数変換を実施する分周器である。ま
た、位相比較器１４の第１の入力端子にはバッファ８お
よびバッファ１０を介してリファレンスクロック信号
（リファレンス信号）が入力され、位相比較器１４の第
２の入力端子には分周器７１からの出力信号が入力され
る。
形態３による周波数電圧変換回路の構成を示す回路図で
ある。図８において、図１および図７と同一符号は同一
または相当部分を示すのでその説明を省略する。７１は
リングオシレータ６１からの出力信号がバッファ１３を
介して入力され、当該入力された信号に対して所定の分
周比に基づいて周波数変換を実施する分周器である。ま
た、位相比較器１４の第１の入力端子にはバッファ８お
よびバッファ１０を介してリファレンスクロック信号
（リファレンス信号）が入力され、位相比較器１４の第
２の入力端子には分周器７１からの出力信号が入力され
る。
【００４５】なお、上記の回路構成を有する周波数電圧
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路とす
る。また、リングオシレータ６１、分周器７１、位相比
較器１４、チャージポンプ１５、ループフィルタ、制御
回路６２等から、分周器７１からの出力信号をリファレ
ンス信号にロックさせるロックトループが構成される。
さらに、位相比較器１４、チャージポンプ１５、ループ
フィルタおよび制御回路６２は、分周器７１の出力信号
の周波数をリファレンスクロック信号に一致させるとと
もに遅延線回路５を含む第２の伝送路を通過する入力信
号を第１の伝送路を通過する入力信号に対して所定の周
期だけ遅延させる遅延量制御手段として機能する。
変換回路については、バッファ２およびバッファ３を通
過する経路を第１の伝送路、バッファ４、遅延線回路５
およびバッファ６を通過する経路を第２の伝送路とす
る。また、リングオシレータ６１、分周器７１、位相比
較器１４、チャージポンプ１５、ループフィルタ、制御
回路６２等から、分周器７１からの出力信号をリファレ
ンス信号にロックさせるロックトループが構成される。
さらに、位相比較器１４、チャージポンプ１５、ループ
フィルタおよび制御回路６２は、分周器７１の出力信号
の周波数をリファレンスクロック信号に一致させるとと
もに遅延線回路５を含む第２の伝送路を通過する入力信
号を第１の伝送路を通過する入力信号に対して所定の周
期だけ遅延させる遅延量制御手段として機能する。
【００４６】次に動作について説明する。ロックトルー
プは、分周器７１からの出力信号をリファレンスクロッ
ク信号にロックさせる。すなわち、リングオシレータ６
１を構成するリング状の複数段の単位遅延回路を一周し
た際の遅延量を分周比倍（例えば、４分周の分周器であ
れば４倍）した遅延量がリファレンスクロック信号の１
周期となるように制御がなされる。また、遅延線回路５
およびリングオシレータ６１は同一の回路構成を有する
単位遅延回路をそれぞれ複数段有して構成されていると
ともに、遅延線回路５およびリングオシレータ６１には
共通の制御信号が入力されている。したがって、遅延線
回路５の遅延量は、遅延線回路５の有する段数とリング
オシレータ６１の有する段数との比に比例した値とな
る。また、遅延線回路５およびリングオシレータ６１に
ついて上記のような構成を有することで、実施の形態２
において既に説明したように、遅延線回路５の遅延量は
変化せず一定となり、出力オフセットは非常に小さくな
る。
プは、分周器７１からの出力信号をリファレンスクロッ
ク信号にロックさせる。すなわち、リングオシレータ６
１を構成するリング状の複数段の単位遅延回路を一周し
た際の遅延量を分周比倍（例えば、４分周の分周器であ
れば４倍）した遅延量がリファレンスクロック信号の１
周期となるように制御がなされる。また、遅延線回路５
およびリングオシレータ６１は同一の回路構成を有する
単位遅延回路をそれぞれ複数段有して構成されていると
ともに、遅延線回路５およびリングオシレータ６１には
共通の制御信号が入力されている。したがって、遅延線
回路５の遅延量は、遅延線回路５の有する段数とリング
オシレータ６１の有する段数との比に比例した値とな
る。また、遅延線回路５およびリングオシレータ６１に
ついて上記のような構成を有することで、実施の形態２
において既に説明したように、遅延線回路５の遅延量は
変化せず一定となり、出力オフセットは非常に小さくな
る。
【００４７】以上のように、この実施の形態３によれ
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、遅延線回路５を構成する単位遅
延回路と同じ回路構成を有する単位遅延回路をリング状
に配置して構成されるリングオシレータ６１と、リング
オシレータ６１からの出力信号を入力する分周器７１
と、分周器７１からの出力信号の周波数がリファレンス
クロック信号の周波数に一致するようにリングオシレー
タ６１の制御部ならびに遅延線回路５の制御部に同一の
制御信号を出力する遅延量制御手段（位相比較器１４、
チャージポンプ１５、ループフィルタおよび制御回路６
２）とを備えるように構成したので、同一の制御信号が
入力された際には、第２の伝送路における遅延量を遅延
線回路５の段数とリングオシレータ６１の段数との比に
比例する値として正確に設定することができ、入力信号
の中心周波数の大きさにかかわらずリファレンスクロッ
ク信号の周波数を適宜調整することにより第２の伝送路
を通過する入力信号を第１の伝送路を通過する入力信号
に対して所定の周期だけ遅延させることが可能となるか
ら、広い周波数帯域において入力信号の周波数に対して
線形性を保持して周波数電圧変換を実施することができ
るという効果を奏する。
ば、第１の伝送路と、遅延線回路５を有する第２の伝送
路と、第１の伝送路と第２の伝送路との合流部位に配置
されたミキサ回路７と、遅延線回路５を構成する単位遅
延回路と同じ回路構成を有する単位遅延回路をリング状
に配置して構成されるリングオシレータ６１と、リング
オシレータ６１からの出力信号を入力する分周器７１
と、分周器７１からの出力信号の周波数がリファレンス
クロック信号の周波数に一致するようにリングオシレー
タ６１の制御部ならびに遅延線回路５の制御部に同一の
制御信号を出力する遅延量制御手段（位相比較器１４、
チャージポンプ１５、ループフィルタおよび制御回路６
２）とを備えるように構成したので、同一の制御信号が
入力された際には、第２の伝送路における遅延量を遅延
線回路５の段数とリングオシレータ６１の段数との比に
比例する値として正確に設定することができ、入力信号
の中心周波数の大きさにかかわらずリファレンスクロッ
ク信号の周波数を適宜調整することにより第２の伝送路
を通過する入力信号を第１の伝送路を通過する入力信号
に対して所定の周期だけ遅延させることが可能となるか
ら、広い周波数帯域において入力信号の周波数に対して
線形性を保持して周波数電圧変換を実施することができ
るという効果を奏する。
【００４８】また、分周器７１を設けることで、低い周
波数のリファレンスクロック信号を使用する必要がある
際に、低い周波数で発振するリングオシレータ６１を形
成するよりも、高い周波数で発振するリングオシレータ
６１と分周器７１とを組み合わせたほうが回路規模を小
さくできる可能性があり、チップ面の効率的利用を図る
ことができるという効果を奏する。
波数のリファレンスクロック信号を使用する必要がある
際に、低い周波数で発振するリングオシレータ６１を形
成するよりも、高い周波数で発振するリングオシレータ
６１と分周器７１とを組み合わせたほうが回路規模を小
さくできる可能性があり、チップ面の効率的利用を図る
ことができるという効果を奏する。
【００４９】なお、この実施の形態３においても、実施
の形態１と同様に、遅延要素回路として図３に示される
ような差動型回路を用いてもよく、また遅延要素回路と
して図５に示されるような電流量調整手段を直列に接続
したＣＭＯＳインバータ回路を用いてもよい。さらに、
ミキサ回路７に代えて位相検出回路を配置するようにし
てもよい。そして、この発明の実施の形態３による周波
数電圧変換回路について上記のような構成要素に係る選
択または変更を実施した場合にも、実施の形態１と同様
の効果を得ることができる。
の形態１と同様に、遅延要素回路として図３に示される
ような差動型回路を用いてもよく、また遅延要素回路と
して図５に示されるような電流量調整手段を直列に接続
したＣＭＯＳインバータ回路を用いてもよい。さらに、
ミキサ回路７に代えて位相検出回路を配置するようにし
てもよい。そして、この発明の実施の形態３による周波
数電圧変換回路について上記のような構成要素に係る選
択または変更を実施した場合にも、実施の形態１と同様
の効果を得ることができる。
【００５０】
【発明の効果】以上のように、この発明によれば、被変
調波信号が入力される第１の伝送路と、被変調波信号が
入力され第１の遅延線回路を有する第２の伝送路と、第
１の伝送路と第２の伝送路との合流部位に配置されたミ
キサ回路と、リファレンス信号が入力される第３の伝送
路と、リファレンス信号が入力され第２の遅延線回路を
有する第４の伝送路と、第４の伝送路を通過するリファ
レンス信号が第３の伝送路を通過するリファレンス信号
に対して所定の周期だけ遅延するように第２の遅延線回
路の制御部ならびに第１の遅延線回路の制御部に同一の
制御信号を出力する遅延量制御手段とを備えるように構
成したので、同一の制御信号が入力された際に第１の遅
延線回路の遅延量と第２の遅延線回路の遅延量との間に
一定の相関関係が成立するように第１の遅延線回路およ
び第２の遅延線回路を構成すれば、入力信号の中心周波
数の大きさにかかわらずリファレンス信号の周波数を適
宜調整することで第２の伝送路を通過する入力信号を第
１の伝送路を通過する入力信号に対して所定の周期だけ
遅延させることが可能となり、広い周波数帯域において
入力信号の周波数に対して線形性を保持して周波数電圧
変換を実施することができるという効果を奏する。
調波信号が入力される第１の伝送路と、被変調波信号が
入力され第１の遅延線回路を有する第２の伝送路と、第
１の伝送路と第２の伝送路との合流部位に配置されたミ
キサ回路と、リファレンス信号が入力される第３の伝送
路と、リファレンス信号が入力され第２の遅延線回路を
有する第４の伝送路と、第４の伝送路を通過するリファ
レンス信号が第３の伝送路を通過するリファレンス信号
に対して所定の周期だけ遅延するように第２の遅延線回
路の制御部ならびに第１の遅延線回路の制御部に同一の
制御信号を出力する遅延量制御手段とを備えるように構
成したので、同一の制御信号が入力された際に第１の遅
延線回路の遅延量と第２の遅延線回路の遅延量との間に
一定の相関関係が成立するように第１の遅延線回路およ
び第２の遅延線回路を構成すれば、入力信号の中心周波
数の大きさにかかわらずリファレンス信号の周波数を適
宜調整することで第２の伝送路を通過する入力信号を第
１の伝送路を通過する入力信号に対して所定の周期だけ
遅延させることが可能となり、広い周波数帯域において
入力信号の周波数に対して線形性を保持して周波数電圧
変換を実施することができるという効果を奏する。
【００５１】この発明によれば、第１の遅延線回路が複
数段の単位遅延回路から構成され、第２の遅延線回路が
複数段の単位遅延回路から構成され、第１の遅延線回路
を構成する単位遅延回路と第２の遅延線回路を構成する
単位遅延回路とが同一の回路構成を有するようにしたの
で、第２の伝送路における遅延量を第１の遅延線回路の
段数と第２の遅延線回路の段数との比に比例する値とし
て正確に設定することが可能となり、周波数電圧変換回
路における線形変換をより高精度に実施することができ
るという効果を奏する。
数段の単位遅延回路から構成され、第２の遅延線回路が
複数段の単位遅延回路から構成され、第１の遅延線回路
を構成する単位遅延回路と第２の遅延線回路を構成する
単位遅延回路とが同一の回路構成を有するようにしたの
で、第２の伝送路における遅延量を第１の遅延線回路の
段数と第２の遅延線回路の段数との比に比例する値とし
て正確に設定することが可能となり、周波数電圧変換回
路における線形変換をより高精度に実施することができ
るという効果を奏する。
【００５２】この発明によれば、第１の遅延線回路で直
列接続される単位遅延回路の段数をａ、第２の遅延線回
路で直列接続される単位遅延回路の段数をｂ、入力信号
の中心周波数をｆｃ、リファレンス信号の周波数をｆｒ
とすると、ａ／ｂ＝ｆｒ／４ｆｃが成立するように第１
の遅延線回路および第２の遅延線回路の段数がそれぞれ
設定され、またリファレンス信号の周波数が調整される
ように構成したので、第２の伝送路における遅延量が入
力信号の中心周波数を有する信号の１／４周期となり、
取り扱いが容易で、また入力信号の周波数レンジを大き
くするとともに差動型回路を用いた場合のオフセットを
低減することができるという効果を奏する。
列接続される単位遅延回路の段数をａ、第２の遅延線回
路で直列接続される単位遅延回路の段数をｂ、入力信号
の中心周波数をｆｃ、リファレンス信号の周波数をｆｒ
とすると、ａ／ｂ＝ｆｒ／４ｆｃが成立するように第１
の遅延線回路および第２の遅延線回路の段数がそれぞれ
設定され、またリファレンス信号の周波数が調整される
ように構成したので、第２の伝送路における遅延量が入
力信号の中心周波数を有する信号の１／４周期となり、
取り扱いが容易で、また入力信号の周波数レンジを大き
くするとともに差動型回路を用いた場合のオフセットを
低減することができるという効果を奏する。
【００５３】この発明によれば、上記と同様の変数定義
に基づいて、ａ／ｂ＝ｆｒ／２ｆｃが成立するように第
１の遅延線回路および第２の遅延線回路の段数がそれぞ
れ設定され、またリファレンス信号の周波数が調整され
るように構成したので、リファレンス信号のデューティ
比を５０％とすれば、第２の遅延線回路の出力信号を逆
位相でロックして第２の遅延線回路を含む第４の伝送路
を通過するリファレンス信号の遅延量をリファレンス信
号の半周期とすることが可能となり、第２の遅延線回路
の段数を半分に減らすことができて、消費電力の低減お
よびチップ上における第２の遅延線回路の占有面積の低
減を図れるという効果を奏する。
に基づいて、ａ／ｂ＝ｆｒ／２ｆｃが成立するように第
１の遅延線回路および第２の遅延線回路の段数がそれぞ
れ設定され、またリファレンス信号の周波数が調整され
るように構成したので、リファレンス信号のデューティ
比を５０％とすれば、第２の遅延線回路の出力信号を逆
位相でロックして第２の遅延線回路を含む第４の伝送路
を通過するリファレンス信号の遅延量をリファレンス信
号の半周期とすることが可能となり、第２の遅延線回路
の段数を半分に減らすことができて、消費電力の低減お
よびチップ上における第２の遅延線回路の占有面積の低
減を図れるという効果を奏する。
【００５４】この発明によれば、第１の伝送路において
分岐部位に近い側から順に配置された第１のバッファお
よび第２のバッファと、第２の伝送路において第１の遅
延線回路の前方に配置された第３のバッファおよび後方
に配置された第４のバッファと、第３の伝送路において
分岐部位に近い側から順に配置された第５のバッファお
よび第６のバッファと、第４の伝送路において第２の遅
延線回路の前方に配置された第７のバッファおよび後方
に配置された第８のバッファとを備え、第１のバッフ
ァ、第３のバッファ、第５のバッファおよび第７のバッ
ファが単位遅延回路の出力バッファと同一の回路構成を
有し、第２のバッファ、第４のバッファ、第６のバッフ
ァおよび第８のバッファが単位遅延回路の入力バッファ
と同一の回路構成を有するように構成したので、第１の
遅延線回路および第２の遅延線回路に係る入力インピー
ダンス、出力インピーダンス、入力振幅、出力振幅等を
統一化して、第１の遅延線回路および第２の遅延線回路
の入力バッファおよび出力バッファで生じる遅延量の差
を小さくすることができて、周波数電圧変換回路におけ
る線形変換をより高精度に実施することができるという
効果を奏する。
分岐部位に近い側から順に配置された第１のバッファお
よび第２のバッファと、第２の伝送路において第１の遅
延線回路の前方に配置された第３のバッファおよび後方
に配置された第４のバッファと、第３の伝送路において
分岐部位に近い側から順に配置された第５のバッファお
よび第６のバッファと、第４の伝送路において第２の遅
延線回路の前方に配置された第７のバッファおよび後方
に配置された第８のバッファとを備え、第１のバッフ
ァ、第３のバッファ、第５のバッファおよび第７のバッ
ファが単位遅延回路の出力バッファと同一の回路構成を
有し、第２のバッファ、第４のバッファ、第６のバッフ
ァおよび第８のバッファが単位遅延回路の入力バッファ
と同一の回路構成を有するように構成したので、第１の
遅延線回路および第２の遅延線回路に係る入力インピー
ダンス、出力インピーダンス、入力振幅、出力振幅等を
統一化して、第１の遅延線回路および第２の遅延線回路
の入力バッファおよび出力バッファで生じる遅延量の差
を小さくすることができて、周波数電圧変換回路におけ
る線形変換をより高精度に実施することができるという
効果を奏する。
【００５５】この発明によれば、被変調波信号が入力さ
れる第１の伝送路と、被変調波信号が入力され遅延線回
路を有する第２の伝送路と、第１の伝送路と第２の伝送
路との合流部位に配置されたミキサ回路と、遅延線回路
を構成する単位遅延回路と同じ回路構成を有する単位遅
延回路をリング状に配置して構成されるリングオシレー
タと、リングオシレータからの出力信号の周波数がリフ
ァレンス信号の周波数に一致するようにリングオシレー
タの制御部ならびに遅延線回路の制御部に同一の制御信
号を出力する遅延量制御手段とを備えるように構成した
ので、同一の制御信号が入力された際には、第２の伝送
路における遅延量を遅延線回路の段数とリングオシレー
タの段数との比に比例する値として正確に設定すること
ができ、入力信号の中心周波数の大きさにかかわらずリ
ファレンス信号の周波数を適宜調整することで第２の伝
送路を通過する入力信号を第１の伝送路を通過する入力
信号に対して所定の周期だけ遅延させることが可能とな
るから、広い周波数帯域において入力信号の周波数に対
して線形性を保持して周波数電圧変換を実施することが
できるという効果を奏する。また、リングオシレータは
遅延線回路と比較すると取り扱いが容易で一般的に利用
されているために、過去に蓄積された設計資産を流用で
きる可能性が高く、回路設計の効率化を図ることができ
るという効果を奏する。
れる第１の伝送路と、被変調波信号が入力され遅延線回
路を有する第２の伝送路と、第１の伝送路と第２の伝送
路との合流部位に配置されたミキサ回路と、遅延線回路
を構成する単位遅延回路と同じ回路構成を有する単位遅
延回路をリング状に配置して構成されるリングオシレー
タと、リングオシレータからの出力信号の周波数がリフ
ァレンス信号の周波数に一致するようにリングオシレー
タの制御部ならびに遅延線回路の制御部に同一の制御信
号を出力する遅延量制御手段とを備えるように構成した
ので、同一の制御信号が入力された際には、第２の伝送
路における遅延量を遅延線回路の段数とリングオシレー
タの段数との比に比例する値として正確に設定すること
ができ、入力信号の中心周波数の大きさにかかわらずリ
ファレンス信号の周波数を適宜調整することで第２の伝
送路を通過する入力信号を第１の伝送路を通過する入力
信号に対して所定の周期だけ遅延させることが可能とな
るから、広い周波数帯域において入力信号の周波数に対
して線形性を保持して周波数電圧変換を実施することが
できるという効果を奏する。また、リングオシレータは
遅延線回路と比較すると取り扱いが容易で一般的に利用
されているために、過去に蓄積された設計資産を流用で
きる可能性が高く、回路設計の効率化を図ることができ
るという効果を奏する。
【００５６】この発明によれば、被変調波信号が入力さ
れる第１の伝送路と、被変調波信号が入力され遅延線回
路を有する第２の伝送路と、第１の伝送路と第２の伝送
路との合流部位に配置されたミキサ回路と、遅延線回路
を構成する単位遅延回路と同じ回路構成を有する単位遅
延回路をリング状に配置して構成されるリングオシレー
タと、リングオシレータからの出力信号を入力する分周
器と、分周器からの出力信号の周波数がリファレンス信
号の周波数に一致するようにリングオシレータの制御部
ならびに遅延線回路の制御部に同一の制御信号を出力す
る遅延量制御手段とを備えるように構成したので、同一
の制御信号が入力された際には、第２の伝送路における
遅延量を遅延線回路の段数とリングオシレータの段数と
の比に比例する値として正確に設定することができ、入
力信号の中心周波数の大きさにかかわらずリファレンス
信号の周波数を適宜調整することで第２の伝送路を通過
する入力信号を第１の伝送路を通過する入力信号に対し
て所定の周期だけ遅延させることが可能となるから、広
い周波数帯域において入力信号の周波数に対して線形性
を保持して周波数電圧変換を実施することができるとい
う効果を奏する。また、分周器を設けることで、低い周
波数のリファレンス信号を使用する必要がある際に、低
い周波数で発振するリングオシレータを形成するより
も、高い周波数で発振するリングオシレータと分周器と
を組み合わせたほうが回路規模を小さくできる可能性が
あり、チップ面の効率的利用を図ることができるという
効果を奏する。
れる第１の伝送路と、被変調波信号が入力され遅延線回
路を有する第２の伝送路と、第１の伝送路と第２の伝送
路との合流部位に配置されたミキサ回路と、遅延線回路
を構成する単位遅延回路と同じ回路構成を有する単位遅
延回路をリング状に配置して構成されるリングオシレー
タと、リングオシレータからの出力信号を入力する分周
器と、分周器からの出力信号の周波数がリファレンス信
号の周波数に一致するようにリングオシレータの制御部
ならびに遅延線回路の制御部に同一の制御信号を出力す
る遅延量制御手段とを備えるように構成したので、同一
の制御信号が入力された際には、第２の伝送路における
遅延量を遅延線回路の段数とリングオシレータの段数と
の比に比例する値として正確に設定することができ、入
力信号の中心周波数の大きさにかかわらずリファレンス
信号の周波数を適宜調整することで第２の伝送路を通過
する入力信号を第１の伝送路を通過する入力信号に対し
て所定の周期だけ遅延させることが可能となるから、広
い周波数帯域において入力信号の周波数に対して線形性
を保持して周波数電圧変換を実施することができるとい
う効果を奏する。また、分周器を設けることで、低い周
波数のリファレンス信号を使用する必要がある際に、低
い周波数で発振するリングオシレータを形成するより
も、高い周波数で発振するリングオシレータと分周器と
を組み合わせたほうが回路規模を小さくできる可能性が
あり、チップ面の効率的利用を図ることができるという
効果を奏する。
【００５７】この発明によれば、遅延要素回路が、電流
量調整手段と出力振幅調整手段とを備えた差動型回路で
あるように構成したので、遅延要素回路に入力される信
号のハイレベルとローレベルとの中点が差動対の平衡状
態となるために、回路の取り扱いが容易になるという効
果を奏する。
量調整手段と出力振幅調整手段とを備えた差動型回路で
あるように構成したので、遅延要素回路に入力される信
号のハイレベルとローレベルとの中点が差動対の平衡状
態となるために、回路の取り扱いが容易になるという効
果を奏する。
【００５８】この発明によれば、遅延要素回路が、ＣＭ
ＯＳインバータ回路に電流量調整手段を直列接続して構
成されるようにしたので、遅延要素回路の遅延量の変化
を大きくすることができて、第１の遅延線回路および第
２の遅延線回路の可変遅延範囲を大きくすることができ
るという効果を奏する。
ＯＳインバータ回路に電流量調整手段を直列接続して構
成されるようにしたので、遅延要素回路の遅延量の変化
を大きくすることができて、第１の遅延線回路および第
２の遅延線回路の可変遅延範囲を大きくすることができ
るという効果を奏する。
【００５９】この発明によれば、ミキサ回路に代えて位
相検出回路を配置するように構成したので、被変調波信
号である入力信号についてデジタル信号処理を実施する
ことができ、アナログ信号処理と比較して周波数電圧変
換して得られた出力電圧の精度を上げることができると
いう効果を奏する。
相検出回路を配置するように構成したので、被変調波信
号である入力信号についてデジタル信号処理を実施する
ことができ、アナログ信号処理と比較して周波数電圧変
換して得られた出力電圧の精度を上げることができると
いう効果を奏する。
【００６０】この発明によれば、位相検出回路が遅れ位
相のみを検出する位相検出回路であるように構成したの
で、位相検出回路の規模を小さくできるから、チップ上
での位相検出回路の占有面積を低減することができると
いう効果を奏する。
相のみを検出する位相検出回路であるように構成したの
で、位相検出回路の規模を小さくできるから、チップ上
での位相検出回路の占有面積を低減することができると
いう効果を奏する。
【図１】 この発明の実施の形態１による周波数電圧変
換回路の構成を示す回路図である。
換回路の構成を示す回路図である。
【図２】 この発明の実施の形態１による単位遅延回路
の例を示す回路図である。
の例を示す回路図である。
【図３】 この発明の実施の形態１による遅延要素回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】 単位遅延回路について制御電圧の制御に応じ
た入出力のＤＣ特性の変化を示す図である。
た入出力のＤＣ特性の変化を示す図である。
【図５】 この発明の実施の形態１による遅延要素回路
の他の例を示す回路図である。
の他の例を示す回路図である。
【図６】 周波数電圧変換回路について入力信号の周波
数と出力信号のＤＣ出力電圧との間の関係を示す図であ
る。
数と出力信号のＤＣ出力電圧との間の関係を示す図であ
る。
【図７】 この発明の実施の形態２による周波数電圧変
換回路の構成を示す回路図である。
換回路の構成を示す回路図である。
【図８】 この発明の実施の形態３による周波数電圧変
換回路の構成を示す回路図である。
換回路の構成を示す回路図である。
【図９】 従来の周波数電圧変換回路の構成を示す回路
図である。
図である。
１，８ バッファ、２ バッファ（第１のバッファ）、
３ バッファ（第２のバッファ）、４ バッファ（第３
のバッファ）、５ 遅延線回路（第１の遅延線回路）、
６ バッファ（第４のバッファ）、７ ミキサ回路、９
バッファ（第５のバッファ）、１０ バッファ（第６
のバッファ）、１１ バッファ（第７のバッファ）、１
２ 遅延線回路（第２の遅延線回路）、１３ バッファ
（第８のバッファ）、１４ 位相比較器、１５ チャー
ジポンプ、１６，３２，３３，３４，４０ 抵抗、１
７，３５ コンデンサ、１８，６２ 制御回路、２１
入力バッファ、２２ 出力バッファ、２３，２４，２
５，２６ 遅延要素回路、３１，５１ 電圧源、３６，
５２，５３ Ｐチャネルトランジスタ、３７，３８，３
９，５４，５５ Ｎチャネルトランジスタ、４１，５６
接地部、４２，４３差動入力端子、４４，４５ 差動
出力端子、６１ リングオシレータ、７１ 分周器。
３ バッファ（第２のバッファ）、４ バッファ（第３
のバッファ）、５ 遅延線回路（第１の遅延線回路）、
６ バッファ（第４のバッファ）、７ ミキサ回路、９
バッファ（第５のバッファ）、１０ バッファ（第６
のバッファ）、１１ バッファ（第７のバッファ）、１
２ 遅延線回路（第２の遅延線回路）、１３ バッファ
（第８のバッファ）、１４ 位相比較器、１５ チャー
ジポンプ、１６，３２，３３，３４，４０ 抵抗、１
７，３５ コンデンサ、１８，６２ 制御回路、２１
入力バッファ、２２ 出力バッファ、２３，２４，２
５，２６ 遅延要素回路、３１，５１ 電圧源、３６，
５２，５３ Ｐチャネルトランジスタ、３７，３８，３
９，５４，５５ Ｎチャネルトランジスタ、４１，５６
接地部、４２，４３差動入力端子、４４，４５ 差動
出力端子、６１ リングオシレータ、７１ 分周器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三木 隆博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J106 AA04 BB09 CC02 CC21 CC41 CC59 DD32 GG10 KK05 5K004 AA08 JH05
Claims (11)
- 【請求項１】 被変調波信号である入力信号が伝送され
る信号線から分岐した一方の信号線から成る第１の伝送
路と、入力信号が伝送される信号線から分岐した他方の
信号線から成る第２の伝送路と、第１の入力端子が前記
第１の伝送路に接続されるとともに第２の入力端子が前
記第２の伝送路に接続されるミキサ回路と、前記第１の
伝送路と前記第２の伝送路との分岐部位と前記ミキサ回
路の第２の入力端子との間において前記第２の伝送路に
配置された遅延量可変の第１の遅延線回路と、一定の周
波数を有するリファレンス信号が伝送される信号線から
分岐した一方の信号線から成る第３の伝送路と、リファ
レンス信号が伝送される信号線から分岐した他方の信号
線から成る第４の伝送路と、前記第３の伝送路と前記第
４の伝送路との分岐部位と前記第３の伝送路と前記第４
の伝送路との合流部位との間において前記第４の伝送路
に配置された遅延量可変の第２の遅延線回路と、前記第
３の伝送路、前記第４の伝送路、前記第１の遅延線回路
の制御部および前記第２の遅延線回路の制御部に接続さ
れて、前記第４の伝送路を通過するリファレンス信号が
前記第３の伝送路を通過するリファレンス信号に対して
所定の周期だけ遅延するように前記第２の遅延線回路の
制御部ならびに前記第１の遅延線回路の制御部に同一の
制御信号を出力する遅延量制御手段とを備えることを特
徴とする周波数電圧変換回路。 - 【請求項２】 第１の遅延線回路が複数段の単位遅延回
路から構成され、第２の遅延線回路が複数段の単位遅延
回路から構成され、第１の遅延線回路を構成する単位遅
延回路と第２の遅延線回路を構成する単位遅延回路とが
同一の回路構成を有することを特徴とする請求項１記載
の周波数電圧変換回路。 - 【請求項３】 第１の遅延線回路で直列接続される単位
遅延回路の段数をａ、第２の遅延線回路で直列接続され
る単位遅延回路の段数をｂ、入力信号の中心周波数をｆ
ｃ、リファレンス信号の周波数をｆｒとすると、 ａ／ｂ＝ｆｒ／４ｆｃが成立するように前記第１の遅延
線回路および前記第２の遅延線回路の段数がそれぞれ設
定され、またリファレンス信号の周波数が調整されるこ
とを特徴とする請求項２記載の周波数電圧変換回路。 - 【請求項４】 第１の遅延線回路で直列接続される単位
遅延回路の段数をａ、第２の遅延線回路で直列接続され
る単位遅延回路の段数をｂ、入力信号の中心周波数をｆ
ｃ、リファレンス信号の周波数をｆｒとすると、 ａ／ｂ＝ｆｒ／２ｆｃが成立するように前記第１の遅延
線回路および前記第２の遅延線回路の段数がそれぞれ設
定され、またリファレンス信号の周波数が調整されるこ
とを特徴とする請求項２記載の周波数電圧変換回路。 - 【請求項５】 第１の伝送路において分岐部位とミキサ
回路の第１の入力端子との間で分岐部位に近い側から順
に配置された第１のバッファおよび第２のバッファと、
第２の伝送路において分岐部位と第１の遅延線回路との
間に配置された第３のバッファと、第２の伝送路におい
て前記第１の遅延線回路と前記ミキサ回路の第２の入力
端子との間に配置された第４のバッファと、第３の伝送
路において分岐部位と合流部位との間で分岐部位に近い
側から順に配置された第５のバッファおよび第６のバッ
ファと、第４の伝送路において分岐部位と第２の遅延線
回路との間に配置された第７のバッファと、第４の伝送
路において前記第２の遅延線回路と合流部位との間に配
置された第８のバッファとを備え、 前記第１のバッファ、前記第３のバッファ、前記第５の
バッファおよび前記第７のバッファが単位遅延回路の出
力バッファと同一の回路構成を有し、前記第２のバッフ
ァ、前記第４のバッファ、前記第６のバッファおよび前
記第８のバッファが単位遅延回路の入力バッファと同一
の回路構成を有することを特徴とする請求項２記載の周
波数電圧変換回路。 - 【請求項６】 被変調波信号である入力信号が伝送され
る信号線から分岐した一方の信号線から成る第１の伝送
路と、入力信号が伝送される信号線から分岐した他方の
信号線から成る第２の伝送路と、第１の入力端子が前記
第１の伝送路に接続されるとともに第２の入力端子が前
記第２の伝送路に接続されるミキサ回路と、前記第１の
伝送路と前記第２の伝送路との分岐部位と前記ミキサ回
路の第２の入力端子との間において前記第２の伝送路に
配置された遅延量可変の遅延線回路と、一定の周波数を
有するリファレンス信号が伝送される信号線と、発振周
波数可変のリングオシレータと、リファレンス信号が伝
送される信号線、前記リングオシレータの出力信号が伝
送される信号線、前記遅延線回路の制御部および前記リ
ングオシレータの制御部に接続されて、前記リングオシ
レータからの出力信号の周波数がリファレンス信号の周
波数に一致するように前記リングオシレータの制御部な
らびに前記遅延線回路の制御部に同一の制御信号を出力
する遅延量制御手段とを備え、 前記遅延線回路が複数段の単位遅延回路から構成され、
前記リングオシレータがリング状に配置された複数段の
単位遅延回路から構成され、前記遅延線回路を構成する
単位遅延回路と前記リングオシレータを構成する単位遅
延回路とが同一の回路構成を有することを特徴とする周
波数電圧変換回路。 - 【請求項７】 被変調波信号である入力信号が伝送され
る信号線から分岐した一方の信号線から成る第１の伝送
路と、入力信号が伝送される信号線から分岐した他方の
信号線から成る第２の伝送路と、第１の入力端子が前記
第１の伝送路に接続されるとともに第２の入力端子が前
記第２の伝送路に接続されるミキサ回路と、前記第１の
伝送路と前記第２の伝送路との分岐部位と前記ミキサ回
路の第２の入力端子との間において前記第２の伝送路に
配置された遅延量可変の遅延線回路と、一定の周波数を
有するリファレンス信号が伝送される信号線と、発振周
波数可変のリングオシレータと、該リングオシレータか
らの出力信号を入力する分周器と、リファレンス信号が
伝送される信号線、前記分周器の出力信号が伝送される
信号線、前記遅延線回路の制御部および前記リングオシ
レータの制御部に接続されて、前記分周器からの出力信
号の周波数がリファレンス信号の周波数に一致するよう
に前記リングオシレータの制御部ならびに前記遅延線回
路の制御部に同一の制御信号を出力する遅延量制御手段
とを備え、 前記遅延線回路が複数段の単位遅延回路から構成され、
前記リングオシレータがリング状に配置された複数段の
単位遅延回路から構成され、前記遅延線回路を構成する
単位遅延回路と前記リングオシレータを構成する単位遅
延回路とが同一の回路構成を有することを特徴とする周
波数電圧変換回路。 - 【請求項８】 単位遅延回路を構成するように該単位遅
延回路内に所定の数だけ接続して設けられ、遅延量を可
変とする遅延要素回路が、電流量調整手段と出力振幅調
整手段とを備えた差動型回路であることを特徴とする請
求項２、請求項６または請求項７のいずれか１項に記載
の周波数電圧変換回路。 - 【請求項９】 単位遅延回路を構成するように該単位遅
延回路内に所定の数だけ接続して設けられ、遅延量を可
変とする遅延要素回路が、ＣＭＯＳインバータ回路に電
流量調整手段を直列接続して構成されることを特徴とす
る請求項２、請求項６または請求項７のいずれか１項に
記載の周波数電圧変換回路。 - 【請求項１０】 ミキサ回路に代えて、第１の入力端子
が第１の伝送路に接続されるとともに第２の入力端子が
第２の伝送路に接続される位相検出回路を配置したこと
を特徴とする請求項２、請求項６または請求項７のいず
れか１項に記載の周波数電圧変換回路。 - 【請求項１１】 位相検出回路が遅れ位相のみを検出す
る位相検出回路であることを特徴とする請求項１０記載
の周波数電圧変換回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005015756A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | 送信装置 |
| KR100718041B1 (ko) | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로의 지연 장치 및 방법 |
| JP2011145086A (ja) * | 2010-01-12 | 2011-07-28 | Mitsubishi Electric Corp | 周波数検出装置 |
| JP5369354B2 (ja) * | 2008-01-15 | 2013-12-18 | 国立大学法人 長崎大学 | 周波数検出装置、周波数検出方法、電気回路制御装置および電気回路制御方法 |
Families Citing this family (21)
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|---|---|---|---|---|
| KR100557550B1 (ko) * | 2001-12-21 | 2006-03-03 | 주식회사 하이닉스반도체 | 클럭 동기 회로 |
| GB0212000D0 (en) * | 2002-05-24 | 2002-07-03 | Koninkl Philips Electronics Nv | Analogue mixer |
| EP1696564A1 (en) * | 2003-11-20 | 2006-08-30 | Advantest Corporation | Variable delay circuit |
| US7634039B2 (en) | 2005-02-04 | 2009-12-15 | True Circuits, Inc. | Delay-locked loop with dynamically biased charge pump |
| TWI294718B (en) | 2005-12-14 | 2008-03-11 | Ind Tech Res Inst | Frequency modulation-frequency shift keying (fm/fsk) demodulator |
| US7710209B2 (en) * | 2007-03-16 | 2010-05-04 | Exar Corporation | Digital pulse frequency/pulse amplitude (DPFM/DPAM) controller for low-power switching-power supplies |
| US7564284B2 (en) * | 2007-03-26 | 2009-07-21 | Infineon Technologies Ag | Time delay circuit and time to digital converter |
| US9236856B2 (en) * | 2010-12-09 | 2016-01-12 | Taiwan Semiconductor Manufactuing Company, Ltd. | Apparatus for controlling slew rate |
| US8766695B1 (en) * | 2012-12-28 | 2014-07-01 | Sandisk Technologies Inc. | Clock generation and delay architecture |
| US20140244548A1 (en) * | 2013-02-22 | 2014-08-28 | Nvidia Corporation | System, method, and computer program product for classification of silicon wafers using radial support vector machines to process ring oscillator parametric data |
| US9425773B2 (en) * | 2013-12-13 | 2016-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Digital control ring oscillator and method of assembling same |
| CN105182138B (zh) * | 2015-09-28 | 2018-01-16 | 国网甘肃省电力公司 | 功率电感元件电感量及饱和电流测量电路 |
| CN105281774B (zh) * | 2015-10-10 | 2018-11-16 | 陕西千山航空电子有限责任公司 | 一种频率转电压电路与方法 |
| CN111130511B (zh) * | 2018-10-30 | 2021-07-16 | 西安电子科技大学 | 一种全数字低压低功耗钟控电压比较器 |
| US11545987B1 (en) | 2018-12-12 | 2023-01-03 | Marvell Asia Pte, Ltd. | Traversing a variable delay line in a deterministic number of clock cycles |
| US11402413B1 (en) | 2018-12-12 | 2022-08-02 | Marvell Asia Pte, Ltd. | Droop detection and mitigation |
| US11545981B1 (en) * | 2018-12-31 | 2023-01-03 | Marvell Asia Pte, Ltd. | DLL-based clocking architecture with programmable delay at phase detector inputs |
| US10784871B1 (en) | 2018-12-31 | 2020-09-22 | Marvell Asia Pte, Ltd. | Clocking architecture for DVFS with low-frequency DLL locking |
| KR20210125799A (ko) * | 2020-04-09 | 2021-10-19 | 에스케이하이닉스 주식회사 | 지연 회로 및 위상 보간기 |
| US11927612B1 (en) | 2022-04-07 | 2024-03-12 | Marvell Asia Pte Ltd | Digital droop detector |
| CN114640327B (zh) * | 2022-05-11 | 2022-09-27 | 上海燧原科技有限公司 | 一种时钟相位控制电路和芯片 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
| FR2696605B1 (fr) * | 1992-10-02 | 1994-12-30 | Suisse Electronique Microtech | Modulateur de signaux binaires par déplacement de fréquence. |
| JPH07115328A (ja) | 1993-10-19 | 1995-05-02 | Hitachi Ltd | Ｆｍ信号の復調回路 |
| US5627500A (en) * | 1995-12-26 | 1997-05-06 | Tektronix, Inc. | Phase modulator having individually placed edges |
| US5748125A (en) * | 1996-01-23 | 1998-05-05 | International Business Machines Corporation | Digital delay interpolator circuit |
-
2001
- 2001-01-24 JP JP2001016268A patent/JP2002223124A/ja not_active Withdrawn
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005015756A1 (ja) * | 2003-08-07 | 2005-02-17 | Matsushita Electric Industrial Co., Ltd. | 送信装置 |
| US7379715B2 (en) | 2003-08-07 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Transmitter apparatus and method using polar modulation with signal timing adjustment |
| KR100718041B1 (ko) | 2006-04-06 | 2007-05-14 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로의 지연 장치 및 방법 |
| JP5369354B2 (ja) * | 2008-01-15 | 2013-12-18 | 国立大学法人 長崎大学 | 周波数検出装置、周波数検出方法、電気回路制御装置および電気回路制御方法 |
| JP2011145086A (ja) * | 2010-01-12 | 2011-07-28 | Mitsubishi Electric Corp | 周波数検出装置 |
Also Published As
| Publication number | Publication date |
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