JP2002217424A - Manufacturing method of semiconductor device, and oscillator - Google Patents
Manufacturing method of semiconductor device, and oscillatorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体装置の製造
方法に関する。より詳しくは、同一の基板上に異種の化
合物半導体素子を形成する半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device. More specifically, the present invention relates to a method for manufacturing a semiconductor device in which different types of compound semiconductor elements are formed on the same substrate.
【０００２】また、この発明は、そのような半導体装置
の製造方法によって作製された半導体装置を備えた発振
器に関する。[0002] The present invention also relates to an oscillator provided with a semiconductor device manufactured by such a method of manufacturing a semiconductor device.
【０００３】[0003]
【従来の技術】従来、ミリ波帯・マイクロ波帯用の発振
素子として、負性抵抗を示すＩＭＰＡＴＴ（Ｉｍａｃｔ
Ｉｏｎｉｚａｔｉｏｎ Ａｖａｌａｎｃｈｅ Ｔｒａ
ｎｓｉｔ Ｔｉｍｅ）ダイオードが知られている（例え
ば特開平１−１１２８２７号公報）。同公報によれば、
ＩＭＰＡＴＴダイオードは次のようにして製造される。
図１８（ａ）に示すように、まず半絶縁性ＧａＡｓ基板
８０１上に、ｎ+ＧａＡｓ層８０２（濃度１×１０19ｃ
ｍ-3、厚さ１．５μｍ）、ｎＧａＡｓ層８０３（濃度２
×１０17ｃｍ-3、厚さ０．２５μｍ）、ｐＧａＡｓ層８
０４（濃度２×１０17ｃｍ-3、厚さ０．２５μｍ）、ｐ
+ＧａＡｓ層８０５（濃度１×１０19ｃｍ- 3、厚さ０．
２μｍ）、を順次エピタキシャル成長する。次に、フォ
トレジストを塗布し直径５μｍの円形パターンを形成し
て、ＴｉＷ８０６（厚さ１００ｎｍ）／Ａｕ８０７（厚
さ４００ｎｍ）からなる電極を形成する。次に、その電
極をエッチングマスクとして湿式エッチングを行って、
ｐ+ＧａＡｓ層８０５、ｐＧａＡｓ層８０４、ｎＧａＡ
ｓ層８０３、ｎ+ＧａＡｓ層８０２をエッチングして除
去し、ｎ+ＧａＡｓ層８０２内でエッチングを停止す
る。次に、図１８（ｂ）に示すように、フォトレジスト
を塗布し、上述の円形パターンを含む領域に１辺７５μ
ｍの四角形パターンを形成して、リフトオフ法によりＴ
ｉ８０８（１００ｎｍ）／Ａｕ８０９（厚さ４００ｎ
ｍ）からなる電極を形成する。これにより、ＧａＡｓ基
板８０１上にＩＭＰＡＴＴダイオード８１が形成され
る。このとき、電極８０８，８０９は電極８０６，８０
７に対してセルフアラインになる。次に、図１８（ｃ）
に示すように、異方性プラズマエッチングを行って、Ｉ
ＭＰＡＴＴダイオード８１の周りの領域８３に存するｎ
+ＧａＡｓ層８０２及び基板８０１の一部約１００ｎｍ
を除去する。これにより、ＩＭＰＡＴＴダイオード８１
が半絶縁基板８０１上のメサとして隔離される。その
後、リフトオフ法によりＴｉ８１０（厚さ１００ｎｍ）
／Ａｕ８１１（厚さ４００ｎｍ）からなるマイクロスト
リップ・パッチ８２を基板８０１上に形成する。2. Description of the Related Art Conventionally, an IMPATT (Imact) having a negative resistance has been used as an oscillation element for a millimeter wave band and a microwave band.
Ionization Avalanche Tra
An Nsit Time) diode is known (for example, Japanese Patent Application Laid-Open No. 1-112827). According to the publication,
The IMPATT diode is manufactured as follows.
As shown in FIG. 18A, first, an n + GaAs layer 802 (concentration of 1 × 10 19 c) is formed on a semi-insulating GaAs substrate 801.
m -3 , thickness 1.5 μm), nGaAs layer 803 (concentration 2
× 10 17 cm −3 , thickness 0.25 μm), pGaAs layer 8
04 (concentration 2 × 10 17 cm −3 , thickness 0.25 μm), p
+ GaAs layer 805 (concentration: 1 × 10 19 cm −3 , thickness : 0.1 × 10 19 cm −3)
2 μm). Next, a photoresist is applied to form a circular pattern having a diameter of 5 μm, and an electrode made of TiW806 (100 nm thick) / Au807 (400 nm thick) is formed. Next, wet etching is performed using the electrode as an etching mask,
p + GaAs layer 805, pGaAs layer 804, nGaAs
The s layer 803 and the n + GaAs layer 802 are removed by etching, and the etching is stopped in the n + GaAs layer 802. Next, as shown in FIG. 18B, a photoresist is applied, and a region including the above-mentioned circular pattern has a side of 75 μm.
m square pattern is formed, and T
i808 (100 nm) / Au809 (thickness 400 n
m) is formed. Thus, the IMPATT diode 81 is formed on the GaAs substrate 801. At this time, the electrodes 808 and 809 are connected to the electrodes 806 and 80, respectively.
7 becomes self-aligned. Next, FIG.
As shown in FIG.
N existing in the region 83 around the MPATT diode 81
+ GaAs layer 802 and part of substrate 801 about 100 nm
Is removed. Thereby, the IMPATT diode 81
Are isolated as mesas on the semi-insulating substrate 801. Then, Ti810 (thickness 100 nm) by lift-off method
A microstrip patch 82 made of / Au 811 (400 nm thick) is formed on the substrate 801.
【０００４】集積化の要望に応えるためには、基板８０
１上にＩＭＰＡＴＴダイオード８１に加えて他の種類の
能動素子を形成するのが望ましい。そこで上記公報に
は、 マイクロストリップ・パッチ８２を形成する直前
に、ＩＭＰＡＴＴダイオード８１及びマイクロストリッ
プ・パッチ８２に対する区域から離して、半絶縁基板８
０１内に能動素子領域をイオン注入により形成するこ
と、 この代わりに、ｎ+ＧａＡｓ層８０２をエッチング
する工程で、別の写真製版マスクを用いて、他の能動素
子を製造するために、ｎ+ＧａＡｓ層８０２の領域を保
存することが提案されている。In order to meet the demand for integration, the substrate 80
It is desirable to form another type of active element on the semiconductor device 1 in addition to the IMPATT diode 81. Therefore, the above publication discloses that the semi-insulating substrate 8 is separated from the area for the IMPATT diode 81 and the microstrip patch 82 immediately before forming the microstrip patch 82.
It is formed by ion implanting active element regions in 01, alternatively, in the step of etching the n + GaAs layer 802, using another photolithographic mask, in order to produce other active elements, n + It has been proposed to preserve the area of the GaAs layer 802.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、基板８
０１上にＩＭＰＡＴＴダイオード８１に加えて他の種類
の能動素子を形成するための上述の提案，には、以
下の問題がある。However, the substrate 8
The above proposal for forming another type of active element in addition to the IMPATT diode 81 on the OLED 01 has the following problems.
【０００６】まず、マイクロストリップ・パッチ８１
０，８１１を形成する直前にイオン注入を行った場合
（上記）、イオン注入された領域を活性化させるため
に、イオン注入後に高温（例えば６００℃程度）の熱処
理（アニール）を行う必要が生じる。このため、熱処理
により先に作製されたＩＭＰＡＴＴダイオード部分のコ
ンタクト抵抗が劣化したり、エピタキシャル構造が劣化
（ヘテロ接合の劣化、濃度プロファイルの劣化）したり
するという問題が生じる。First, the microstrip patch 81
When ion implantation is performed immediately before forming 0,811 (described above), a high-temperature (eg, about 600 ° C.) heat treatment (annealing) must be performed after the ion implantation in order to activate the ion-implanted region. . For this reason, there arises a problem that the contact resistance of the IMPATT diode portion previously manufactured is deteriorated by the heat treatment, and the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration).
【０００７】また、ｎ+ＧａＡｓ層８０２の領域を他の
能動素子の領域として保存した場合（上記）、このｎ
+ＧａＡｓ層８０２は電極８０８，８０９のコンタクト
抵抗を低減するためにｎ+に高濃度ドープされているこ
とから、例えばＭＥＳＦＥＴのゲート電極や、ショット
キーダイオードのショットキー電極に必要なショットキ
ー特性が得られないという問題が生じる。When the region of the n + GaAs layer 802 is stored as a region of another active element (described above),
Since the GaAs layer 802 is heavily doped with n + in order to reduce the contact resistance of the electrodes 808 and 809, for example, the Schottky characteristics required for the gate electrode of a MESFET and the Schottky electrode of a Schottky diode are reduced. There is a problem that it cannot be obtained.
【０００８】そこで、この発明の目的は、同一の基板上
に少なくとも負性抵抗ダイオードとショットキーダイオ
ードとを首尾良く形成できる半導体装置の製造方法を提
供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate.
【０００９】また、この発明の目的は、そのような半導
体装置の製造方法によって作製された半導体装置を備え
ることにより、高性能を実現できる発振器を提供するこ
とにある。Another object of the present invention is to provide an oscillator which can realize high performance by including a semiconductor device manufactured by such a method of manufacturing a semiconductor device.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体装置の製造方法は、同一の基板上
に少なくとも負性抵抗ダイオードとショットキーダイオ
ードとを形成する半導体装置の製造方法であって、基板
上に、上記ショットキーダイオードの材料となるオーミ
ック電極側高濃度半導体層およびショットキー電極側低
濃度半導体層、並びに上記負性抵抗ダイオードの材料と
なるアノード電極側高濃度半導体層、負性抵抗特性層お
よびカソード電極側高濃度半導体層をこの順に積層する
工程と、上記負性抵抗ダイオードを形成すべき領域の一
部を覆う第１マスクを用いてエッチングを行って、上記
第１マスクの周りの領域に存する上記カソード電極側高
濃度半導体層および負性抵抗特性層を除去する工程と、
上記負性抵抗ダイオードを形成すべき領域の全域を覆う
第２マスクを用いてエッチングを行って、上記第２マス
クの周りの領域に存するアノード電極側高濃度半導体層
を除去する工程と、上記負性抵抗ダイオードを形成すべ
き領域の全域および上記ショットキーダイオードを形成
すべき領域の一部を覆う第３マスクを用いてエッチング
を行って、上記第３マスクの周りの領域に存するショッ
トキー電極側低濃度半導体層を除去する工程と、上記負
性抵抗ダイオードを形成すべき領域内のアノード電極側
高濃度半導体層の表面およびカソード電極側高濃度半導
体層の表面、並びに上記ショットキーダイオードを形成
すべき領域内のオーミック電極側高濃度半導体層の表面
にそれぞれオーミック電極を形成するとともに、上記シ
ョットキーダイオードを形成すべき領域内のショットキ
ー電極側低濃度半導体層の表面にショットキー電極を形
成する工程を有することを特徴とする。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is directed to a method of manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode are formed on the same substrate. An ohmic electrode-side high-concentration semiconductor layer and a Schottky electrode-side low-concentration semiconductor layer serving as a material of the Schottky diode, and an anode electrode-side high-concentration semiconductor layer serving as a material of the negative resistance diode, on a substrate Stacking a negative resistance characteristic layer and a cathode electrode side high concentration semiconductor layer in this order, and performing etching using a first mask covering a part of a region where the negative resistance diode is to be formed. Removing the cathode electrode side high concentration semiconductor layer and the negative resistance characteristic layer existing in a region around one mask;
Etching using a second mask covering the entire area where the negative resistance diode is to be formed to remove the anode electrode side high concentration semiconductor layer existing in the area around the second mask; Etching is performed using a third mask that covers the entire area in which the resistive diode is to be formed and a part of the area in which the Schottky diode is to be formed. Removing the low-concentration semiconductor layer; forming the surface of the anode-side high-concentration semiconductor layer and the surface of the cathode-side high-concentration semiconductor layer in the region where the negative resistance diode is to be formed; and forming the Schottky diode. An ohmic electrode is formed on the surface of the high-concentration semiconductor layer on the ohmic electrode side in the region to be formed, and the Schottky diode is formed. It characterized in that on the surface of the Schottky electrode side low-concentration semiconductor layer in the region for forming the de comprising forming a Schottky electrode.
【００１１】この発明の半導体装置の製造方法によれ
ば、同一の基板上に少なくとも負性抵抗ダイオードとシ
ョットキーダイオードとを首尾良く形成できる。すなわ
ち、この発明では、負性抵抗ダイオードとショットキー
ダイオードとを略並行して形成するので、いずれかのダ
イオード形成後にイオン注入工程やイオン活性化のため
の高温熱処理を行う必要がない。したがって、熱処理に
より先に作製されたダイオード部分のコンタクト抵抗が
劣化したり、エピタキシャル構造が劣化（ヘテロ接合の
劣化、濃度プロファイルの劣化）したりする不具合が生
じない。また、この発明では、負性抵抗ダイオードのコ
ンタクト層を利用することなく、専用のショットキー電
極側低濃度半導体層を設けているので、所望のショット
キー特性が得られる。また、このように負性抵抗ダイオ
ードとショットキーダイオードを同一基板上に形成した
場合、損失低減・小型化という利点がある。According to the method of manufacturing a semiconductor device of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate. That is, in the present invention, since the negative resistance diode and the Schottky diode are formed substantially in parallel, there is no need to perform an ion implantation step or a high-temperature heat treatment for ion activation after forming any of the diodes. Therefore, the heat treatment does not cause a problem that the contact resistance of the diode portion previously manufactured is deteriorated and the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). Further, according to the present invention, a dedicated Schottky electrode side low-concentration semiconductor layer is provided without using the contact layer of the negative resistance diode, so that desired Schottky characteristics can be obtained. Further, when the negative resistance diode and the Schottky diode are formed on the same substrate, there is an advantage in that the loss is reduced and the size is reduced.
【００１２】一実施形態の半導体装置の製造方法は、上
記負性抵抗ダイオードを形成すべき領域の全域および上
記ショットキーダイオードを形成すべき領域の全域を覆
う第４マスクを用いてエッチングを行って、上記負性抵
抗ダイオードとショットキーダイオードとの間に素子間
分離溝を形成する工程を有することを特徴とする。In one embodiment of the present invention, a method of manufacturing a semiconductor device includes performing etching using a fourth mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed. Forming a device isolation groove between the negative resistance diode and the Schottky diode.
【００１３】この一実施形態の半導体装置の製造方法に
よれば、上記負性抵抗ダイオードとショットキーダイオ
ードとを実質的に電気的に分離できる。According to the method of manufacturing a semiconductor device of this embodiment, the negative resistance diode and the Schottky diode can be substantially electrically separated.
【００１４】また、一実施形態の半導体装置の製造方法
は、上記オーミック電極またはショットキー電極を形成
するとともに、そのオーミック電極またはショットキー
電極につながる伝送線路を形成することを特徴とする。Further, a method of manufacturing a semiconductor device according to one embodiment is characterized in that the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed.
【００１５】この一実施形態の半導体装置の製造方法に
よれば、上記オーミック電極またはショットキー電極と
ともに伝送線路が形成されるので、製造工程が簡素化さ
れる。また、作製された半導体装置を様々な回路に用い
ることが可能になる。According to the method of manufacturing a semiconductor device of this embodiment, since the transmission line is formed together with the ohmic electrode or the Schottky electrode, the manufacturing process is simplified. Further, the manufactured semiconductor device can be used for various circuits.
【００１６】また、一実施形態の半導体装置の製造方法
は、上記ショットキー電極側低濃度半導体層と上記アノ
ード電極側高濃度半導体層との間にエッチングストッパ
層を形成して、上記第２マスクを用いたエッチングをこ
のエッチングストッパ層で停止させることを特徴とす
る。In one embodiment of the present invention, in the method of manufacturing a semiconductor device, an etching stopper layer is formed between the low-concentration semiconductor layer on the Schottky electrode side and the high-concentration semiconductor layer on the anode electrode side. Is stopped at the etching stopper layer.
【００１７】この一実施形態の半導体装置の製造方法に
よれば、ショットキー電極側低濃度半導体層の厚みをエ
ピタキシャル成長時の厚みに実質的に維持することがで
きる。したがって、ショットキー電極側低濃度半導体層
の厚みをウエハ面内で略均一に制御することができ、ウ
エハ間でのばらつきも小さくすることができる。このこ
とによって、ショットキーダイオードの特性の再現性が
得られる。According to the method of manufacturing a semiconductor device of this embodiment, the thickness of the low-concentration semiconductor layer on the Schottky electrode side can be substantially maintained at the thickness at the time of epitaxial growth. Therefore, the thickness of the low-concentration semiconductor layer on the Schottky electrode side can be controlled substantially uniformly within the wafer surface, and variation between wafers can be reduced. Thereby, reproducibility of the characteristics of the Schottky diode can be obtained.
【００１８】なお、上記第２マスクを用いて別途エッチ
ングを行って、上記第２マスクの周りの領域に存する上
記エッチングストッパ層を除去し、上記ショットキー電
極側低濃度半導体層でそのエッチングを停止させるのが
望ましい。In addition, etching is separately performed using the second mask to remove the etching stopper layer existing in a region around the second mask, and the etching is stopped at the low-concentration semiconductor layer on the Schottky electrode side. It is desirable to make it.
【００１９】また、この発明の半導体装置の製造方法
は、同一の基板上に少なくとも負性抵抗ダイオードとシ
ョットキーダイオードとを形成する半導体装置の製造方
法であって、基板上に、上記負性抵抗ダイオードの材料
となるアノード電極側高濃度半導体層、負性抵抗特性層
およびカソード電極側高濃度半導体層、並びに上記ショ
ットキーダイオードの材料となるショットキー電極側低
濃度半導体層をこの順に積層する工程と、上記ショット
キーダイオードを形成すべき領域の一部を覆う第１マス
クを用いてエッチングを行って、上記第１マスクの周り
の領域に存するショットキー電極側低濃度半導体層を除
去する工程と、上記ショットキーダイオードを形成すべ
き領域の全域および上記負性抵抗ダイオードを形成すべ
き領域の一部を覆う第２マスクを用いてエッチングを行
って、上記第２マスクの周りの領域に存する上記カソー
ド電極側高濃度半導体層および負性抵抗特性層を除去す
る工程と、上記負性抵抗ダイオードを形成すべき領域内
のアノード電極側高濃度半導体層の表面およびカソード
電極側高濃度半導体層の表面、並びに上記ショットキー
ダイオードを形成すべき領域内のカソード電極側高濃度
半導体層の表面にそれぞれオーミック電極を形成すると
ともに、上記ショットキーダイオードを形成すべき領域
内のショットキー電極側低濃度半導体層の表面にショッ
トキー電極を形成する工程を有することを特徴とする。The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode are formed on the same substrate. A step of stacking, in this order, an anode-side high-concentration semiconductor layer serving as a diode material, a negative resistance characteristic layer and a cathode-side high-concentration semiconductor layer, and a Schottky electrode-side low-concentration semiconductor layer serving as the Schottky diode material; Etching using a first mask covering a part of a region where the Schottky diode is to be formed to remove a Schottky electrode-side low-concentration semiconductor layer present in a region around the first mask; Covers the entire area where the Schottky diode is to be formed and a part of the area where the negative resistance diode is to be formed Removing the cathode-side high-concentration semiconductor layer and the negative resistance characteristic layer existing in a region around the second mask by performing etching using two masks; and forming a region in which the negative resistance diode is to be formed. Ohmic electrodes are formed on the surface of the high-concentration semiconductor layer on the anode electrode side and the surface of the high-concentration semiconductor layer on the cathode electrode side, and on the surface of the high-concentration semiconductor layer on the cathode electrode side in the region where the Schottky diode is to be formed. And a step of forming a Schottky electrode on the surface of the low-concentration semiconductor layer on the Schottky electrode side in a region where the Schottky diode is to be formed.
【００２０】この発明の半導体装置の製造方法によれ
ば、同一の基板上に少なくとも負性抵抗ダイオードとシ
ョットキーダイオードとを首尾良く形成できる。すなわ
ち、この発明では、負性抵抗ダイオードとショットキー
ダイオードとを略並行して形成するので、いずれかのダ
イオード形成後にイオン注入工程やイオン活性化のため
の高温熱処理を行う必要がない。したがって、熱処理に
より先に作製されたダイオード部分のコンタクト抵抗が
劣化したり、エピタキシャル構造が劣化（ヘテロ接合の
劣化、濃度プロファイルの劣化）したりする不具合が生
じない。また、この発明では、負性抵抗ダイオードのコ
ンタクト層を利用することなく、専用のショットキー電
極側低濃度半導体層を設けているので、所望のショット
キー特性が得られる。また、このように負性抵抗ダイオ
ードとショットキーダイオードを同一基板上に形成した
場合、損失低減・小型化という利点がある。According to the method of manufacturing a semiconductor device of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate. That is, in the present invention, since the negative resistance diode and the Schottky diode are formed substantially in parallel, there is no need to perform an ion implantation step or a high-temperature heat treatment for ion activation after forming any of the diodes. Therefore, the heat treatment does not cause a problem that the contact resistance of the diode portion previously manufactured is deteriorated and the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). Further, according to the present invention, a dedicated Schottky electrode side low-concentration semiconductor layer is provided without using the contact layer of the negative resistance diode, so that desired Schottky characteristics can be obtained. Further, when the negative resistance diode and the Schottky diode are formed on the same substrate, there is an advantage in that the loss is reduced and the size is reduced.
【００２１】一実施形態の半導体装置の製造方法は、上
記負性抵抗ダイオードを形成すべき領域の全域および上
記ショットキーダイオードを形成すべき領域の全域を覆
う第３マスクを用いてエッチングを行って、上記負性抵
抗ダイオードとショットキーダイオードとの間に素子間
分離溝を形成する工程を有することを特徴とする。In one embodiment of the present invention, a method of manufacturing a semiconductor device includes etching using a third mask that covers the entire region where the negative resistance diode is to be formed and the entire region where the Schottky diode is to be formed. Forming a device isolation groove between the negative resistance diode and the Schottky diode.
【００２２】この一実施形態の半導体装置の製造方法に
よれば、上記負性抵抗ダイオードとショットキーダイオ
ードとを実質的に電気的に分離できる。According to the method of manufacturing a semiconductor device of this embodiment, the negative resistance diode and the Schottky diode can be substantially electrically separated.
【００２３】また、一実施形態の半導体装置の製造方法
は、上記オーミック電極またはショットキー電極を形成
するとともに、そのオーミック電極またはショットキー
電極につながる伝送線路を形成することを特徴とする。In one embodiment of the present invention, a method of manufacturing a semiconductor device is characterized in that the ohmic electrode or the Schottky electrode is formed and a transmission line connected to the ohmic electrode or the Schottky electrode is formed.
【００２４】この一実施形態の半導体装置の製造方法に
よれば、上記オーミック電極またはショットキー電極と
ともに伝送線路が形成されるので、製造工程が簡素化さ
れる。また、作製された半導体装置を様々な回路に用い
ることが可能になる。According to the method of manufacturing a semiconductor device according to the embodiment, the transmission line is formed together with the ohmic electrode or the Schottky electrode, so that the manufacturing process is simplified. Further, the manufactured semiconductor device can be used for various circuits.
【００２５】また、一実施形態の半導体装置の製造方法
は、上記カソード電極側高濃度半導体層と上記ショット
キー電極側低濃度半導体層との間にエッチングストッパ
層を形成して、上記第１マスクを用いたエッチングをこ
のエッチングストッパ層で停止させることを特徴とす
る。In one embodiment of the present invention, in the method of manufacturing a semiconductor device, an etching stopper layer is formed between the cathode-side high-concentration semiconductor layer and the Schottky electrode-side low-concentration semiconductor layer, and the first mask is formed. Is stopped at the etching stopper layer.
【００２６】この一実施形態の半導体装置の製造方法に
よれば、上記負性抵抗ダイオードの材料となる各層（特
にカソード電極側高濃度半導体層）の厚みをエピタキシ
ャル成長時の厚みに実質的に維持することができる。し
たがって上記負性抵抗ダイオードの材料となる各層（特
にカソード電極側高濃度半導体層）の厚みをウエハ面内
で略均一に制御することができ、ウエハ間でのばらつき
も小さくすることができる。このことによって、負性抵
抗ダイオードの特性の再現性が得られる。According to the method of manufacturing a semiconductor device of this embodiment, the thickness of each layer (particularly, the cathode-side high-concentration semiconductor layer) serving as the material of the negative resistance diode is substantially maintained at the thickness during epitaxial growth. be able to. Therefore, the thickness of each layer (particularly, the high-concentration semiconductor layer on the cathode electrode side) serving as the material of the negative resistance diode can be controlled substantially uniformly in the wafer surface, and the variation between wafers can be reduced. Thereby, reproducibility of the characteristics of the negative resistance diode can be obtained.
【００２７】なお、上記第１マスクを用いて別途エッチ
ングを行って、上記第１マスクの周りの領域に存する上
記エッチングストッパ層を除去し、上記カソード電極側
高濃度半導体層でそのエッチングを停止させるのが望ま
しい。[0027] Etching is separately performed using the first mask to remove the etching stopper layer existing in a region around the first mask, and the etching is stopped at the cathode-side high-concentration semiconductor layer. It is desirable.
【００２８】また、この発明の発振器は、請求項３また
は７に記載の半導体装置の製造方法によって作製された
半導体装置を備え、それぞれ上記負性抵抗ダイオードが
発振素子、上記ショットキーダイオードが可変容量素
子、上記伝送線路がオープンスタブ又はショートスタブ
を構成することを特徴とする。An oscillator according to the present invention includes a semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 3 or 7, wherein the negative resistance diode is an oscillation element, and the Schottky diode is a variable capacitor. The element and the transmission line constitute an open stub or a short stub.
【００２９】ミリ波帯（３０ＧＨｚ〜９０ＧＨｚ）で
は、負性抵抗ダイオードからなる発振素子とショットキ
ーダイオードからなる可変容量素子（バラクタ）とを別
チップとして発振器を構成すると、線路での損失や実装
時の損失（ワイヤボンドの損失等）が大きくなり、Ｑ値
が低くなり位相雑音が悪くなる等の性能の低下につなが
る。In the millimeter wave band (30 GHz to 90 GHz), if an oscillator is formed by using an oscillation element composed of a negative resistance diode and a variable capacitance element (varactor) composed of a Schottky diode as separate chips, loss in a line and mounting time may be reduced. Loss (wire bond loss, etc.) increases, leading to a decrease in performance such as a decrease in the Q value and a deterioration in phase noise.
【００３０】これに対して、この発明の発振器では、上
記負性抵抗ダイオードからなる発振素子と上記ショット
キーダイオードからなる可変容量素子（バラクタ）とが
同一基板上（同一チップ内）に形成されているので、線
路での損失や実装時の損失（ワイヤボンドの損失等）を
小さくでき、位相雑音を低減できる。したがって、高性
能を実現できる。On the other hand, in the oscillator according to the present invention, the oscillation element composed of the negative resistance diode and the variable capacitance element (varactor) composed of the Schottky diode are formed on the same substrate (within the same chip). Therefore, it is possible to reduce the loss in the line and the loss at the time of mounting (loss of the wire bond, etc.) and reduce the phase noise. Therefore, high performance can be realized.
【００３１】[0031]
【発明の実施の形態】以下、この発明を図面に基づいて
詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings.
【００３２】（第１実施形態）図１は、第１実施形態の
半導体装置の製造方法によって作製されるべきガンダイ
オード・ショットキーダイオード集積回路の概略断面構
造を示している。図１において、ガンダイオード領域Ａ
に負性抵抗ダイオードとしてのガンダイオード１１、シ
ョットキーダイオード領域Ｂにショットキーダイオード
１２、素子間分離領域Ｃに伝送線路１３がそれぞれ設け
られている。領域Ａのガンダイオード１１は、アノード
電極側高濃度半導体層１０５と、エッチングストッパ層
１０６と、負性抵抗層１０７，１０８，１０９と、カソ
ード電極側高濃度半導体層１１０と、アノード電極側高
濃度半導体層１０５の表面に設けられたアノードオーミ
ック電極１１１と、カソード電極側高濃度半導体層１１
０の表面に設けられたカソードオーミック電極１１２と
を含んでいる。一方、領域Ｂのショットキーダイオード
１２は、オーミック電極側高濃度半導体層１０２と、シ
ョットキー電極側低濃度半導体層１０３と、オーミック
電極側高濃度半導体層１０２の表面に設けられたオーミ
ック電極１１３と、ショットキー電極側低濃度半導体層
１０３の表面に設けられ、この低濃度半導体層１０３と
の間でショットキー接合を形成する電極（導電性膜）１
１５とを含んでいる。素子間分離領域Ｃの伝送線路１３
は導電性膜１１５とＡｕ膜１１６との積層からなってい
る。ガンダイオード１１およびショットキーダイオード
１２の周囲には素子間分離溝１３０が形成されている。(First Embodiment) FIG. 1 shows a schematic sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by the method of manufacturing a semiconductor device of the first embodiment. In FIG. 1, Gunn diode region A
, A Gunn diode 11 as a negative resistance diode, a Schottky diode 12 in a Schottky diode region B, and a transmission line 13 in an element isolation region C. The Gunn diode 11 in the region A includes an anode-side high-concentration semiconductor layer 105, an etching stopper layer 106, negative resistance layers 107, 108, 109, a cathode-electrode-side high-concentration semiconductor layer 110, and an anode-electrode-side high-concentration semiconductor layer. An anode ohmic electrode 111 provided on the surface of the semiconductor layer 105 and a cathode-side high-concentration semiconductor layer 11
And a cathode ohmic electrode 112 provided on the surface of the C.O. On the other hand, the Schottky diode 12 in the region B includes an ohmic electrode side high concentration semiconductor layer 102, a Schottky electrode side low concentration semiconductor layer 103, and an ohmic electrode 113 provided on the surface of the ohmic electrode side high concentration semiconductor layer 102. An electrode (conductive film) 1 provided on the surface of the low-concentration semiconductor layer 103 on the Schottky electrode side and forming a Schottky junction with the low-concentration semiconductor layer 103
15 are included. Transmission line 13 in element isolation region C
Is formed by laminating a conductive film 115 and an Au film 116. An element isolation groove 130 is formed around the Gunn diode 11 and the Schottky diode 12.
【００３３】図２から図７は上記ガンダイオード・ショ
ットキーダイオード集積回路の製造工程を示している。FIGS. 2 to 7 show the steps of manufacturing the Gunn diode / Schottky diode integrated circuit.
【００３４】ｉ）まず図２に示すように、半絶縁性Ｇａ
Ａｓ基板１０１上に、ＭＢＥ（分子線エピタキシャル成
長）あるいはＭＯＣＶＤ法（有機金属気相成長）等によ
りショットキーダイオード１２の材料となるオーミック
電極側高濃度半導体層としてのｎ+ＧａＡｓ層１０２
（Ｓｉドーピング濃度５×１０18ｃｍ-3、厚さ５００ｎ
ｍ）、ショットキー電極側低濃度半導体層としてのｎＧ
ａＡｓ層１０３（Ｓｉドーピング濃度３×１０16ｃ
ｍ-3、厚さ４００ｎｍ）、エッチングストッパ層として
のｎＩｎＧａＰ層１０４（Ｓｉドーピング濃度５×１０
18ｃｍ-3、厚さ２０ｎｍ）、ガンダイオード１１の材料
となるアノード電極側高濃度半導体層としてのｎ+Ｇａ
Ａｓ層１０５（Ｓｉドーピング濃度５×１０18ｃｍ-3、
厚さ５００ｎｍ）、エッチングストッパ層としてのｎＩ
ｎＧａＰ層１０６（Ｓｉドーピング濃度３×１０18ｃｍ
-3、厚さ２０ｎｍ）、活性層としてのｎＧａＡｓ層１０
７（Ｓｉドーピング濃度２×１０16ｃｍ-3、厚さ２００
０ｎｍ）、ワイドバンドギャップを有するカソード層
（ｎＡｌ0.35Ｇａ0.65Ａｓ層１０８、Ｓｉドーピング濃
度５×１０17ｃｍ-3、厚さ５０ｎｍ）、ｎＡｌxＧａ1-x
Ａｓ層１０９（Ｘ＝０．３５→０、Ｓｉドーピング濃度
５×１０17ｃｍ-3、厚さ２０ｎｍ）、カソード電極側高
濃度半導体層としてのｎ+ＧａＡｓ層１１０（Ｓｉドー
ピング濃度５×１０18ｃｍ-3、厚さ５００ｎｍ）を順次
エピタキシャル成長させる。I) First, as shown in FIG.
On an As substrate 101, an n + GaAs layer 102 as an ohmic electrode side high-concentration semiconductor layer to be a material of the Schottky diode 12 by MBE (molecular beam epitaxial growth) or MOCVD (metal organic chemical vapor deposition) or the like.
(Si doping concentration 5 × 10 18 cm -3 , thickness 500n
m), nG as a low concentration semiconductor layer on the Schottky electrode side
aAs layer 103 (Si doping concentration 3 × 10 16 c
m −3 , thickness 400 nm), and nInGaP layer 104 (Si doping concentration 5 × 10
18 cm −3 , thickness 20 nm), n + Ga as the anode electrode side high-concentration semiconductor layer which is the material of the gun diode 11
As layer 105 (Si doping concentration 5 × 10 18 cm −3 ,
Thickness 500 nm), nI as an etching stopper layer
nGaP layer 106 (Si doping concentration 3 × 10 18 cm
-3 , thickness 20 nm), nGaAs layer 10 as an active layer
7 (Si doping concentration 2 × 10 16 cm -3 , thickness 200
0 nm), a cathode layer having a wide band gap (nAl 0.35 Ga 0.65 As layer 108, Si doping concentration 5 × 10 17 cm −3 , thickness 50 nm), nAl x Ga 1-x
As layer 109 (X = 0.35 → 0, Si doping concentration 5 × 10 17 cm −3 , thickness 20 nm), n + GaAs layer 110 as a cathode electrode side high concentration semiconductor layer (Si doping concentration 5 × 10 18) cm −3 and a thickness of 500 nm).
【００３５】ii）次に、ガンダイオード領域Ａの一部
（カソード領域）を図示しない第１マスクとしてのフォ
トレジストパターン等で覆い、硫酸、過酸化水素水を含
むエッチング液やりん酸、過酸化水素水を含むエッチン
グ液を用いて、その第１マスクの周りの領域に存するｎ
+ＧａＡｓ層１１０、ｎＡｌxＧａ1-xＡｓ層１０９、ｎ
Ａｌ0.35Ｇａ0.65Ａｓ層１０８、ｎＧａＡｓ層１０７を
エッチングして除去し、エッチングストッパ層としての
ｎＩｎＧａＰ層１０６でそのエッチングを停止させる。
これにより、図３中に示すように、四層１１０，１０
９，１０８，１０７がパターン加工された状態で残され
る。このとき、前記エッチング液ではｎＩｎＧａＰ層１
０６は殆どエッチングされない。なお、ここではウエッ
トエッチングを行っているが、代わりに塩素系ガスを用
いたドライエッチングを行っても良い。ドライエッチン
グの場合、Ｉｎを含む層をエッチングすることが困難な
ため、上述のウエットエッチングの場合と同様に、ｎＩ
ｎＧａＰ層１０６でエッチングの進行が止まる。Ii) Next, a part (cathode region) of the gun diode region A is covered with a photoresist pattern or the like (not shown) as a first mask, and an etching solution containing sulfuric acid and hydrogen peroxide, phosphoric acid, and peroxide are used. Using an etching solution containing hydrogen water, n existing in the region around the first mask
+ GaAs layer 110, nAl x Ga 1-x As layer 109, n
The Al 0.35 Ga 0.65 As layer 108 and the nGaAs layer 107 are removed by etching, and the etching is stopped by the nInGaP layer 106 as an etching stopper layer.
As a result, as shown in FIG.
9, 108 and 107 are left in a pattern-processed state. At this time, the nInGaP layer 1
06 is hardly etched. Although wet etching is performed here, dry etching using a chlorine-based gas may be performed instead. In the case of dry etching, it is difficult to etch a layer containing In, and therefore, as in the case of wet etching described above, nI
The etching stops at the nGaP layer 106.
【００３６】iii）続いて、上記第１マスクを設けた状
態で塩酸を用いてエッチングを行って、その第１マスク
の周りの領域に存するｎＩｎＧａＰ層１０６をエッチン
グして除去し、ｎ+ＧａＡｓ層１０５でそのエッチング
を停止させる。このとき、塩酸ではｎ+ＧａＡｓ層１０
５は殆どエッチングされない。このようにして合計膜厚
２０００ｎｍ以上のエッチングをウエハ面内で均一に精
度良く行うことができる。Iii) Subsequently, etching is performed using hydrochloric acid in a state where the first mask is provided, and the nInGaP layer 106 existing in a region around the first mask is removed by etching, and the n + GaAs layer is removed. At 105, the etching is stopped. At this time, the n + GaAs layer 10 is
5 is hardly etched. In this manner, etching with a total film thickness of 2000 nm or more can be uniformly and accurately performed within the wafer surface.
【００３７】iv）次に、ガンダイオード領域Ａの全域を
図示しない第２マスクとしてのフォトレジストパターン
等で覆い、過酸化水素水を含むエッチング液やりん酸、
過酸化水素水を含むエッチング液を用いて、その第２マ
スクの周りの領域に存するｎ +ＧａＡｓ層１０５をエッ
チングして除去し、エッチングストッパ層としてのｎＩ
ｎＧａＰ層１０４でそのエッチングを停止させる。これ
により、図３中に示すように、アノード電極側高濃度半
導体層としてのｎ+ＧａＡｓ層１０５がパターン加工さ
れた状態で残される。このとき、前記エッチング液では
ｎＩｎＧａＰ層１０４は殆どエッチングされない。Iv) Next, the entire area of the Gunn diode area A is
Photoresist pattern as second mask not shown
Etch solution containing phosphoric acid, phosphoric acid,
Using an etching solution containing hydrogen peroxide solution,
N in the area around the disc +Etching the GaAs layer 105
And removed as an etching stopper layer.
The etching is stopped at the nGaP layer 104. this
As a result, as shown in FIG.
N as a conductor layer+The GaAs layer 105 is patterned.
It is left in the state where it was left. At this time, the etching solution
The nInGaP layer 104 is hardly etched.
【００３８】ｖ）続いて、上記第２マスクを設けた状態
で塩酸を用いてエッチングを行って、その第２マスクの
周りの領域に存するｎＩｎＧａＰ層１０４をエッチング
して除去し、ｎＧａＡｓ層１０３でそのエッチングを停
止させる。このとき、塩酸ではｎＧａＡｓ層１０３は殆
どエッチングされない。したがって、ショットキー電極
側低濃度半導体層としてのｎＧａＡｓ層１０３の厚みを
ウエハ面内で略均一に制御することができ、ウエハ間で
のばらつきも小さくすることができる。V) Subsequently, etching is performed using hydrochloric acid in a state where the second mask is provided, and the nInGaP layer 104 existing in the region around the second mask is removed by etching. The etching is stopped. At this time, the nGaAs layer 103 is hardly etched by hydrochloric acid. Therefore, the thickness of the nGaAs layer 103 serving as the Schottky electrode-side low-concentration semiconductor layer can be controlled to be substantially uniform within the wafer surface, and variations between wafers can be reduced.
【００３９】vi）次に、ガンダイオード領域Ａの全域お
よびショットキーダイオード領域Ｂの一部（ショットキ
ー電極領域）を図示しない第３マスクとしてのフォトレ
ジストパターン等で覆い、過酸化水素水を含むエッチン
グ液やりん酸、過酸化水素水を含むエッチング液を用い
て、その第３マスクの周りの領域に存するｎＧａＡｓ層
１０３をエッチングして除去し、ｎ+ＧａＡｓ層１０２
でそのエッチングを停止させる。これにより、図４中に
示すように、ｎＧａＡｓ層１０３がパターン加工された
状態で残される。なお、この実施形態では、ｎＧａＡｓ
層１０３とｎ+ＧａＡｓ層１０２との間に、ｎＩｎＧａ
Ｐ層のようなエッチングストッパ層を設けていない。こ
の理由は、ｎＧａＡｓ層１０３の膜厚が厚くないこと、
および、ｎ+ＧａＡｓ層１０２を少しオーバーエッチン
グしたとしてもショットキーダイオード１２のために十
分問題のないオーミック電極を形成できることからであ
る。よって、所望のショットキーダイオード特性を得る
ためにｎＧａＡｓ層１０３の膜厚を厚くする場合は、ｎ
ＩｎＧａＰ層のようなエッチングストッパ層を設けるこ
とが望ましい。Vi) Next, the entire area of the Gunn diode area A and a part of the Schottky diode area B (Schottky electrode area) are covered with a photoresist pattern or the like (not shown) as a third mask, and contain hydrogen peroxide solution. The nGaAs layer 103 existing around the third mask is removed by etching using an etchant or an etchant containing phosphoric acid and aqueous hydrogen peroxide, and the n + GaAs layer 102 is removed.
To stop the etching. As a result, as shown in FIG. 4, the nGaAs layer 103 is left in a pattern-processed state. In this embodiment, nGaAs
Between the layer 103 and the n + GaAs layer 102, nInGa
No etching stopper layer such as the P layer is provided. The reason is that the thickness of the nGaAs layer 103 is not large,
Also, even if the n + GaAs layer 102 is slightly over-etched, an ohmic electrode having no problem can be formed for the Schottky diode 12. Therefore, when the thickness of the nGaAs layer 103 is increased to obtain desired Schottky diode characteristics, n
It is desirable to provide an etching stopper layer such as an InGaP layer.
【００４０】vii）次に、ガンダイオード領域Ａの全域
とショットキーダイオード領域Ｂの全域を図示しない第
４マスクとしてのフォトレジストパターン等で覆い、過
酸化水素水を含むエッチング液やりん酸、過酸化水素水
を含むエッチング液を用いて、ガンダイオード領域Ａと
ショットキーダイオード領域Ｂの周りの領域Ｃに存する
ｎ+ＧａＡｓ層１０２をエッチングして、その領域Ｃに
素子間分離溝１３０を形成する。これにより、図４中に
示すように、ガンダイオード領域Ａとショットキーダイ
オード領域Ｂとがそれぞれメサ状に形成され、実質的に
電気的に分離される。なお、このときメサ分離の代わり
にイオン注入による分離を行っても良い。そのようにし
た場合、段差がメサ分離に比して低くなり、その後のレ
ジスト塗布パターニングが容易となる。Vii) Next, the entire area of the Gunn diode area A and the entire area of the Schottky diode area B are covered with a photoresist pattern or the like (not shown) as a fourth mask, and an etching solution containing hydrogen peroxide, phosphoric acid, The n + GaAs layer 102 existing in the region C around the Gunn diode region A and the Schottky diode region B is etched using an etching solution containing a hydrogen oxide solution to form an element isolation groove 130 in the region C. . Thereby, as shown in FIG. 4, the Gunn diode region A and the Schottky diode region B are each formed in a mesa shape and are substantially electrically separated. At this time, separation by ion implantation may be performed instead of mesa separation. In such a case, the step is lower than that in the mesa separation, and the subsequent resist application and patterning becomes easy.
【００４１】viii）次に、図５に示すように、ガンダイ
オード領域Ａ内のｎ+ＧａＡｓ層１０５の表面、ｎ+Ｇａ
Ａｓ層１１０の表面、ショットキーダイオード領域Ｂ内
のｎ+ＧａＡｓ層１０２の表面に、それぞれオーミック
電極１１１、１１２、１１３を形成する。具体的には、
ＡｕＧｅ（厚さ１００ｎｍ）／Ｎｉ（厚さ１５ｎｍ）／
Ａｕ（厚さ１００ｎｍ）を蒸着法等により形成して、３
９０℃の熱処理による合金化処理を行う。Viii) Next, as shown in FIG. 5, the surface of the n + GaAs layer 105 in the Gunn diode region A, the n + Ga
Ohmic electrodes 111, 112, and 113 are formed on the surface of the As layer 110 and the surface of the n + GaAs layer 102 in the Schottky diode region B, respectively. In particular,
AuGe (thickness 100 nm) / Ni (thickness 15 nm) /
Au (thickness: 100 nm) is formed by an evaporation method or the like, and 3
An alloying process by a heat treatment at 90 ° C. is performed.
【００４２】ix）その後、基板上１０１の全域に、素子
の信頼性を向上させるために、保護膜としてのシリコン
窒化膜（図示せず）を２００ｎｍ堆積する。このシリコ
ン窒化膜の屈折率は１．９以上であるのが好ましい。Ix) After that, a silicon nitride film (not shown) as a protective film is deposited to a thickness of 200 nm over the entire area of the substrate 101 to improve the reliability of the device. The refractive index of this silicon nitride film is preferably 1.9 or more.
【００４３】ｘ）次に、図６に示すように、ガンダイオ
ード１１とショットキーダイオード１２の段差部のうち
伝送線路１３（配線）が通るべき場所にレジスト１１４
を設け、続いてレジスト１１４が軟化する温度で熱処理
を行いリフローさせる。これは各段差部で伝送線路１３
が断線するのを防ぐためである。X) Next, as shown in FIG. 6, a resist 114 is provided at a place where the transmission line 13 (wiring) should pass through among the steps of the Gunn diode 11 and the Schottky diode 12.
Then, heat treatment is performed at a temperature at which the resist 114 is softened to cause reflow. This is because the transmission line 13
This is to prevent disconnection.
【００４４】xi）次に、ガンダイオード領域Ａ内のアノ
ードオーミック電極１１１上、カソードオーミック電極
１１２上、ショットキーダイオード領域Ｂ内のオーミッ
ク電極１１３上、およびｎＧａＡｓ層１０３上にそれぞ
れコンタクトホール（図示せず）を形成する。続いて、
基板上１０１の全域に、蒸着法等によりＴｉ（厚さ１０
０ｎｍ）／Ａｕ（厚さ１００ｎｍ）からなる導電性膜１
１５（図１参照）を堆積する。この導電性膜１１５は、
この後の伝送線路１３（配線）をメッキにより形成する
ための給電メタルの役割だけでなく、ショットキー電極
としても用いる。このように給電メタルとショットキー
電極とを同時に形成することにより、製造工程を簡素化
できる。この場合、ショットキー電極材料としてＴｉ、
Ｗ、Ｍｏなどの高融点金属、高融点窒化物、高融点珪化
物やＡｌなどを用いることもできるが、安定なショット
キー障壁を形成できる材料を選ぶことが良い。なお、給
電メタルとショットキー電極とを別工程によって形成し
ても良い。Xi) Next, contact holes (not shown) are formed on the anode ohmic electrode 111 and the cathode ohmic electrode 112 in the gun diode region A, on the ohmic electrode 113 in the Schottky diode region B, and on the nGaAs layer 103, respectively. ) Are formed. continue,
Ti (with a thickness of 10) is deposited on the entire area of
0 nm) / Au (100 nm thick) conductive film 1
15 (see FIG. 1). This conductive film 115
It is used not only as a power supply metal for forming the transmission line 13 (wiring) thereafter by plating, but also as a Schottky electrode. By simultaneously forming the power supply metal and the Schottky electrode, the manufacturing process can be simplified. In this case, Ti,
A high melting point metal such as W or Mo, a high melting point nitride, a high melting point silicide, Al, or the like can be used, but it is preferable to select a material that can form a stable Schottky barrier. Note that the power supply metal and the Schottky electrode may be formed in different processes.
【００４５】xii）次に、膜厚１５μｍからなるレジス
トを塗布し、伝送線路１１６を形成するためのパターニ
ングを行った後に厚さ９μｍのＡｕメッキを行う。その
後、そのレジスト除去し、不要な導伝性膜１１５をエッ
チングして除去し、さらにリフローされたレジスト１１
４を除去する。これにより、図１中に示すような伝送線
路１３を形成する。なお、この実施形態では、伝送線路
１３としてコプレーナ線路を用いているが、マイクロス
トリップ線路を用いても良い。また、伝送線路１３の形
成にＡｕメッキを用いているが、コスト低減のためにＣ
ｕメッキを用いることもできる。Xii) Next, a resist having a thickness of 15 μm is applied, and after patterning for forming the transmission line 116, Au plating with a thickness of 9 μm is performed. Thereafter, the resist is removed, unnecessary portions of the conductive film 115 are removed by etching, and the reflowed resist 11 is further removed.
4 is removed. Thus, a transmission line 13 as shown in FIG. 1 is formed. Although a coplanar line is used as the transmission line 13 in this embodiment, a microstrip line may be used. Further, although Au plating is used for forming the transmission line 13, C
u plating can also be used.
【００４６】このようにして、この製造方法によれば、
同一の基板１０１上にガンダイオード１１とショットキ
ーダイオード１２とを首尾良く形成できる。すなわち、
この製造方法では、ガンダイオード１１とショットキー
ダイオード１２とを略並行して形成するので、いずれか
のダイオード形成後にイオン注入工程やイオン活性化の
ための高温熱処理を行う必要がない。したがって、熱処
理により先に作製されたダイオード部分のコンタクト抵
抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接
合の劣化、濃度プロファイルの劣化）したりする不具合
が生じない。また、この製造方法では、ガンダイオード
１１のコンタクト層を利用することなく、専用のショッ
トキー電極側低濃度半導体層１０３を設けているので、
所望のショットキー特性が得られる。また、このように
ガンダイオード１１とショットキーダイオード１２を同
一基板１０１上に形成した場合、損失低減・小型化とい
う利点がある。Thus, according to this manufacturing method,
The Gunn diode 11 and the Schottky diode 12 can be successfully formed on the same substrate 101. That is,
In this manufacturing method, since the Gunn diode 11 and the Schottky diode 12 are formed substantially in parallel, there is no need to perform an ion implantation step or a high-temperature heat treatment for ion activation after forming any of the diodes. Therefore, the heat treatment does not cause a problem that the contact resistance of the diode portion previously manufactured is deteriorated and the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). Also, in this manufacturing method, the dedicated Schottky electrode side low concentration semiconductor layer 103 is provided without using the contact layer of the Gunn diode 11, so that
Desired Schottky characteristics are obtained. Further, when the Gunn diode 11 and the Schottky diode 12 are formed on the same substrate 101, there is an advantage that loss is reduced and the size is reduced.
【００４７】この実施形態では、ショットキーダイオー
ド１２を構成するショットキー電極側低濃度半導体層１
０３としてｎ型のもの（ｎＧａＡｓ層）を用いている
が、ｐ型のものでも良い。ｎ型の場合とは異なるショッ
トキー電極材料が使用できるため、プロセス構築時の選
択の幅が広がる。ショットキー電極側低濃度半導体層１
０３のドーピング濃度は、ショットキーダイオード１２
の用途に応じて設定するのが好ましい。例えばショット
キーダイオード１２を６０ＧＨｚ帯で用いるミキサ用と
した場合には、ダイオードのインピーダンスに対して内
部抵抗が低くなるようにすることが必要であり、具体的
にはドーピング濃度を２×１０17ｃｍ-3以下とするのが
好ましい。膜厚も１００ｎｍから２００ｎｍと薄くする
のが良い。また、ショットキーダイオード１２をバラク
タとして用いる場合には、電圧による容量の変化、つま
り空乏層の変化が必要であるから、具体的にはドーピン
グ濃度を５×１０16ｃｍ-3以下とし、膜厚も４００ｎｍ
以上とするのが好ましい。また、ドーピング濃度のプロ
ファイルに傾斜をもたせることにより、更に抵抗を低く
抑えたり、容量の変化の仕方を変えることができる。In this embodiment, the low-concentration semiconductor layer 1 on the Schottky electrode side constituting the Schottky diode 12
Although an n-type (nGaAs layer) is used as 03, a p-type may be used. Since a different Schottky electrode material can be used than in the case of the n-type, the range of choices when constructing the process is widened. Schottky electrode side low concentration semiconductor layer 1
The doping concentration of the Schottky diode 12
It is preferable to set in accordance with the use of. For example, when the Schottky diode 12 is used for a mixer used in the 60 GHz band, it is necessary to lower the internal resistance with respect to the impedance of the diode. Specifically, the doping concentration is 2 × 10 17 cm. -3 or less is preferable. It is preferable that the film thickness be as thin as 100 nm to 200 nm. When the Schottky diode 12 is used as a varactor, a change in capacitance due to a voltage, that is, a change in a depletion layer is necessary. Specifically, the doping concentration is set to 5 × 10 16 cm −3 or less, Also 400nm
It is preferable to set the above. Further, by making the profile of the doping concentration have a slope, the resistance can be further suppressed and the manner of changing the capacitance can be changed.
【００４８】また、この実施形態では、コプレーナ線路
を用いているが、ＮＲＤ（ノン・ラジエイティブ・ダイ
エレクトリック）ガイドを用いても良い。その場合、特
にミリ波帯においてコプレーナ線路やマイクロストリッ
プ線路に比して、低損失の伝送線路となり性能低下を防
ぐことができる。Although a coplanar line is used in this embodiment, an NRD (non-radiative dielectric) guide may be used. In this case, particularly in the millimeter wave band, the transmission line has a lower loss than the coplanar line or the microstrip line, and can prevent performance degradation.
【００４９】また、この実施形態では、伝送線路１３が
断線しないように、ガンダイオード１１とショットキー
ダイオード１２の段差部にレジスト１１４のリフローを
行っているが、代わりに図７に示すような平坦化膜１１
７を用いても良い。具体的には、ポリイミド、ベンゾシ
クロブテン、スピンオングラス等の平坦化膜１１７を塗
布形成し、コンタクトホールマスク（図示せず）を形成
し、平坦化膜１１７をドライエッチングにより加工し
て、各電極に対応する位置にコンタクトホール１１７
ａ，１１７ｂ，１１７ｃ，１１７ｄを形成する。この
後、上述の場合と同様に伝送線路１３を形成する。この
ようにした場合、コンタクトホールマスクを平坦化膜１
１７上に形成するので１μｍ以下のフォトリソグラフィ
が容易となり微細なコンタクトホールを形成することが
できる。したがって、各デバイスサイズも微細化でき
る。In this embodiment, the resist 114 is reflowed at the step between the Gunn diode 11 and the Schottky diode 12 so that the transmission line 13 is not disconnected. Instead, the resist 114 is flattened as shown in FIG. Chemical film 11
7 may be used. Specifically, a flattening film 117 of polyimide, benzocyclobutene, spin-on-glass, or the like is applied and formed, a contact hole mask (not shown) is formed, and the flattening film 117 is processed by dry etching to form each electrode. Contact hole 117 at a position corresponding to
a, 117b, 117c and 117d are formed. Thereafter, the transmission line 13 is formed in the same manner as described above. In this case, the contact hole mask is replaced with the planarizing film 1.
17, the photolithography of 1 μm or less is facilitated, and a fine contact hole can be formed. Therefore, each device size can be miniaturized.
【００５０】また、この実施形態では、ガンダイオード
１１とショットキーダイオード１２の材料としてＧａＡ
ｓ／ＡｌＧａＡｓ系を用いているが、その他の負性抵抗
を発生する半導体を用いても良い。例えばＩｎＰ／Ｉｎ
ＧａＡｓ系を用いるとＧａＡｓ／ＡｌＧａＡｓ系に比し
てガンダイオードの高周波での効率等の特性が良くな
る。In this embodiment, the material of the Gunn diode 11 and the Schottky diode 12 is GaAs.
Although the s / AlGaAs system is used, other semiconductors that generate negative resistance may be used. For example, InP / In
When a GaAs system is used, characteristics such as high-frequency efficiency of the Gunn diode are improved as compared with the GaAs / AlGaAs system.
【００５１】（第２実施形態）一般的に言って、エピタ
キシャル成長は下層の状態に大きく作用する。第１実施
形態では、ショットキーダイオード１２の材料の上にガ
ンダイオード１１の材料を積層したため、ガンダイオー
ド１１の構造下に結晶格子を歪ませる原因となる、Ｉｎ
ＧａＰ層やｐ型ＧａＡｓが多く存在することになる。し
かも、ガンダイオード１１の活性層は低濃度でかつ膜厚
が厚いため、エピタキシャル成長が難しい。具体的に
は、活性層の格子が歪み、欠陥が増えるとキャリア濃度
が低下し、安定した活性層の特性を得ることが困難とな
る。活性層の特性の変化は、ガンダイオード１１の発振
周波数、効率、雑音特性などに大きな影響を与えてしま
う。(Second Embodiment) Generally speaking, epitaxial growth largely affects the state of the lower layer. In the first embodiment, since the material of the Gunn diode 11 is laminated on the material of the Schottky diode 12, In which causes distortion of the crystal lattice under the structure of the Gunn diode 11, In
Many GaP layers and p-type GaAs exist. Moreover, since the active layer of the gun diode 11 has a low concentration and a large thickness, epitaxial growth is difficult. Specifically, when the lattice of the active layer is distorted and the number of defects increases, the carrier concentration decreases, and it becomes difficult to obtain stable characteristics of the active layer. The change in the characteristics of the active layer greatly affects the oscillation frequency, efficiency, noise characteristics, and the like of the Gunn diode 11.
【００５２】そこで、この第２実施形態では、図８に示
すように、ガンダイオード２１の材料の上にショットキ
ーダイオード２２の材料を積層して、ガンダイオード２
１の活性層の特性を安定させるようにした例について説
明する。Therefore, in the second embodiment, as shown in FIG. 8, the material of the Schottky diode 22 is laminated on the material of the
An example in which the characteristics of the first active layer are stabilized will be described.
【００５３】図８は、第２実施形態の半導体装置の製造
方法によって作製されるべきガンダイオード・ショット
キーダイオード集積回路の概略断面構造を示している。
図８において、ガンダイオード領域Ａに負性抵抗ダイオ
ードとしてのガンダイオード２１、ショットキーダイオ
ード領域Ｂにショットキーダイオード２２、素子間分離
領域Ｃに伝送線路２３がそれぞれ設けられている。領域
Ａのガンダイオード２１は、アノード電極側高濃度半導
体層２０５と、エッチングストッパ層２０６と、負性抵
抗層２０７，２０８，２０９と、カソード電極側高濃度
半導体層２１０と、アノード電極側高濃度半導体層２０
５の表面に設けられたアノードオーミック電極２１１
と、カソード電極側高濃度半導体層２１０の表面に設け
られたカソードオーミック電極２１２とを含んでいる。
一方、領域Ｂのショットキーダイオード２２は、カソー
ド電極側高濃度半導体層（オーミック電極側高濃度半導
体層）２１０と、エッチングストッパ層２０４と、ショ
ットキー電極側低濃度半導体層２２０と、カソード電極
側高濃度半導体層２１０の表面に設けられたオーミック
電極２１３と、ショットキー電極側低濃度半導体層２２
０の表面に設けられ、この低濃度半導体層２２０との間
でショットキー接合を形成する電極（導電性膜）２１５
とを含んでいる。素子間分離領域Ｃの伝送線路２３は導
電性膜２１５とＡｕ膜２１６との積層からなっている。
ガンダイオード２１およびショットキーダイオード２２
の周囲には素子間分離溝２３０が形成されている。FIG. 8 shows a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by the method of manufacturing a semiconductor device according to the second embodiment.
8, a Gunn diode 21 serving as a negative resistance diode is provided in a Gunn diode region A, a Schottky diode 22 is provided in a Schottky diode region B, and a transmission line 23 is provided in an element isolation region C. The Gunn diode 21 in the region A includes an anode-side high-concentration semiconductor layer 205, an etching stopper layer 206, negative resistance layers 207, 208, 209, a cathode-side high-concentration semiconductor layer 210, and an anode-side high-concentration semiconductor layer 210. Semiconductor layer 20
5, an anode ohmic electrode 211 provided on the surface
And a cathode ohmic electrode 212 provided on the surface of the high concentration semiconductor layer 210 on the cathode electrode side.
On the other hand, the Schottky diode 22 in the region B includes a cathode electrode side high concentration semiconductor layer (ohmic electrode side high concentration semiconductor layer) 210, an etching stopper layer 204, a Schottky electrode side low concentration semiconductor layer 220, and a cathode electrode side high concentration semiconductor layer 220. The ohmic electrode 213 provided on the surface of the high-concentration semiconductor layer 210 and the low-concentration semiconductor layer 22 on the Schottky electrode side
Electrode (conductive film) 215 that is provided on the surface of the semiconductor layer 220 and forms a Schottky junction with the low-concentration semiconductor layer 220.
And The transmission line 23 in the element isolation region C is formed by laminating a conductive film 215 and an Au film 216.
Gunn diode 21 and Schottky diode 22
Are formed around the element.
【００５４】図９から図１３は上記ガンダイオード・シ
ョットキーダイオード集積回路の製造工程を示してい
る。FIGS. 9 to 13 show the manufacturing process of the Gunn diode / Schottky diode integrated circuit.
【００５５】ｉ）まず図９に示すように、半絶縁性Ｇａ
Ａｓ基板２０１上に、ＭＢＥ（分子線エピタキシャル成
長）あるいはＭＯＣＶＤ法（有機金属気相成長）等によ
り、ガンダイオード２１の材料となるアノード電極側高
濃度半導体層としてのｎ+ＧａＡｓ層２０５（Ｓｉドー
ピング濃度５×１０18ｃｍ-3、厚さ５００ｎｍ）、エッ
チングストッパ層としてのｎＩｎＧａＰ層２０６（Ｓｉ
ドーピング濃度３×１０18ｃｍ-3、厚さ２０ｎｍ）、活
性層としてのｎＧａＡｓ層２０７（Ｓｉドーピング濃度
２×１０16ｃｍ-3、厚さ２０００ｎｍ）、ワイドバンド
ギャップを有するカソード層（ｎＡｌ0.35Ｇａ0.65Ａｓ
層２０８、Ｓｉドーピング濃度５×１０ 17ｃｍ-3、厚さ
５０ｎｍ）、ｎＡｌxＧａ1-xＡｓ層２０９（Ｘ＝０．３
５→０、Ｓｉドーピング濃度５×１０17ｃｍ-3、厚さ２
０ｎｍ）、カソード電極側高濃度半導体層としてのｎ+
ＧａＡｓ層２１０（Ｓｉドーピング濃度５×１０18ｃｍ
-3、厚さ５００ｎｍ）、エッチングストッパ層としての
ｎＩｎＧａＰ層２０４（Ｓｉドーピング濃度５×１０18
ｃｍ-3、厚さ２０ｎｍ）、ショットキーダイオード２２
の材料となるショットキー電極側低濃度半導体層として
のｎＧａＡｓ層２２０（Ｓｉドーピング濃度１×１０17
ｃｍ-3、厚さ１５０ｎｍ）を順次エピタキシャル成長さ
せる。I) First, as shown in FIG. 9, semi-insulating Ga
MBE (molecular beam epitaxy)
Length) or MOCVD (metal organic chemical vapor deposition)
The height of the anode electrode side, which is the material of the gun diode 21.
N as a concentration semiconductor layer+GaAs layer 205 (Si
Ping density 5 × 1018cm-3, Thickness 500 nm)
NInGaP layer 206 (Si
Doping concentration 3 × 1018cm-3, Thickness 20nm), active
NGaAs layer 207 (Si doping concentration
2 × 1016cm-3, Thickness 2000nm), wide band
Cathode layer with gap (nAl0.35Ga0.65As
Layer 208, Si doping concentration 5 × 10 17cm-3,thickness
50 nm), nAlxGa1-xAs layer 209 (X = 0.3
5 → 0, Si doping concentration 5 × 1017cm-3, Thickness 2
0 nm) and n as a cathode-side high-concentration semiconductor layer.+
GaAs layer 210 (Si doping concentration 5 × 1018cm
-3, Thickness of 500 nm) as an etching stopper layer
nInGaP layer 204 (Si doping concentration 5 × 1018
cm-3, Thickness 20 nm), Schottky diode 22
As a low concentration semiconductor layer on the Schottky electrode side,
NGaAs layer 220 (Si doping concentration 1 × 1017
cm-3, 150 nm in thickness)
Let
【００５６】ii）次に、ショットキーダイオード領域Ｂ
の一部（ショットキー電極領域）を図示しない第１マス
クとしてのフォトレジストパターン等で覆い、過酸化水
素水を含むエッチング液やりん酸、過酸化水素水を含む
エッチング液を用いて、その第１マスクの周りの領域に
存するｎＧａＡｓ層２２０をエッチングして除去し、エ
ッチングストッパ層としてのｎＩｎＧａＰ層２０４でそ
のエッチングを停止させる。これにより、図１０中に示
すように、ｎＧａＡｓ層２２０がパターン加工された状
態で残される。Ii) Next, the Schottky diode region B
(Schottky electrode region) is covered with a photoresist pattern or the like as a first mask (not shown), and an etching solution containing hydrogen peroxide solution or an etching solution containing phosphoric acid and hydrogen peroxide solution is used. The nGaAs layer 220 existing in the region around one mask is removed by etching, and the etching is stopped by the nInGaP layer 204 as an etching stopper layer. As a result, as shown in FIG. 10, the nGaAs layer 220 is left in a pattern-processed state.
【００５７】iii）続いて、上記第１マスクを設けた状
態で塩酸を用いてエッチングを行って、その第１マスク
の周りの領域に存するｎＩｎＧａＰ層２０４をエッチン
グして除去し、ｎ+ＧａＡｓ層２１０でそのエッチング
を停止させる。このとき、塩酸ではｎ+ＧａＡｓ層２１
０は殆どエッチングされない。したがって、カソード電
極側高濃度半導体層としてのｎ+ＧａＡｓ層２１０の厚
みをウエハ面内で略均一に制御することができ、ウエハ
間でのばらつきも小さくすることができる。このとき、
エッチングストッパ層としてｎＩｎＧａＰ層２０４を用
いているが、代わりにＡｌＧａＡｓ層を用いても良い。
ＡｌＧａＡｓ層の選択エッチング液としてはフッ酸を用
いるのが良い。Iii) Subsequently, etching is performed using hydrochloric acid in a state where the first mask is provided, and the nInGaP layer 204 existing in the region around the first mask is removed by etching, and the n + GaAs layer is removed. At 210, the etching is stopped. At this time, the n + GaAs layer 21 is
0 is hardly etched. Therefore, the thickness of the n + GaAs layer 210 as the cathode-side high-concentration semiconductor layer can be controlled substantially uniformly within the wafer surface, and the variation between wafers can be reduced. At this time,
Although the nInGaP layer 204 is used as the etching stopper layer, an AlGaAs layer may be used instead.
It is preferable to use hydrofluoric acid as a selective etching solution for the AlGaAs layer.
【００５８】iv）次に、ショットキーダイオード領域Ｂ
の全域およびガンダイオード領域Ａの一部（カソード領
域）を図示しない第２マスクとしてのフォトレジストパ
ターン等で覆い、硫酸、過酸化水素水を含むエッチング
液やりん酸、過酸化水素水を含むエッチング液を用い
て、その第２マスクの周りの領域に存するｎ+ＧａＡｓ
層２１０、ｎＡｌxＧａ1-xＡｓ層２０９、ｎＡｌ0.35Ｇ
ａ0.65Ａｓ層２０８、ｎＧａＡｓ層２０７をエッチング
して除去し、エッチングストッパ層としてのｎＩｎＧａ
Ｐ層２０６でそのエッチングを停止させる。これによ
り、図１０中に示すように、四層２１０，２０９，２０
８，２０７がパターン加工された状態で残される。この
とき、前記エッチング液ではｎＩｎＧａＰ層２０６は殆
どエッチングされない。なお、ここではウエットエッチ
ングを行っているが、代わりに塩素系ガスを用いたドラ
イエッチングを行っても良い。ドライエッチングの場
合、Ｉｎを含む層をエッチングすることが困難なため、
上述のウエットエッチングの場合と同様に、ｎＩｎＧａ
Ｐ層２０６でエッチングの進行が止まる。Iv) Next, the Schottky diode region B
And a part of the gun diode region A (cathode region) are covered with a photoresist pattern or the like as a second mask (not shown), and an etching solution containing sulfuric acid and hydrogen peroxide and an etching solution containing phosphoric acid and hydrogen peroxide are used. N + GaAs in the region around the second mask
Layer 210, nAl x Ga 1-x As layer 209, nAl 0.35 G
a 0.65 As layer 208 and nGaAs layer 207 are removed by etching, and nInGa as an etching stopper layer is removed.
The etching is stopped at the P layer 206. Thereby, as shown in FIG. 10, the four layers 210, 209, 20
8,207 are left in a pattern processed state. At this time, the nInGaP layer 206 is hardly etched by the etching solution. Although wet etching is performed here, dry etching using a chlorine-based gas may be performed instead. In the case of dry etching, since it is difficult to etch a layer containing In,
As in the wet etching described above, nInGa
The etching stops at the P layer 206.
【００５９】ｖ）続いて、上記第２マスクを設けた状態
で塩酸を用いてエッチングを行って、その第２マスクの
周りの領域に存するｎＩｎＧａＰ層２０６をエッチング
して除去し、ｎ+ＧａＡｓ層２０５でそのエッチングを
停止させる。このとき、塩酸ではｎ+ＧａＡｓ層２０５
は殆どエッチングされない。このようにして合計膜厚２
０００ｎｍ以上のエッチングをウエハ面内で均一に精度
良く行うことができる。V) Subsequently, etching is performed using hydrochloric acid in a state where the second mask is provided, and the nInGaP layer 206 existing in the region around the second mask is removed by etching, and the n + GaAs layer is removed. At 205, the etching is stopped. At this time, the n + GaAs layer 205 is
Is hardly etched. Thus, the total film thickness 2
Etching of 000 nm or more can be performed uniformly and accurately on the wafer surface.
【００６０】vi）次に、ガンダイオード領域Ａの全域と
ショットキーダイオード領域Ｂの全域を図示しない第３
マスクとしてのフォトレジストパターン等で覆い、過酸
化水素水を含むエッチング液やりん酸、過酸化水素水を
含むエッチング液を用いて、ガンダイオード領域Ａとシ
ョットキーダイオード領域Ｂの周りの領域Ｃに存するｎ
+ＧａＡｓ層２０５をエッチングして、その領域Ｃに素
子間分離溝２３０を形成する。これにより、図１１中に
示すように、ガンダイオード領域Ａとショットキーダイ
オード領域Ｂとがそれぞれメサ状に形成され、実質的に
電気的に分離される。なお、このときメサ分離の代わり
にイオン注入による分離を行っても良い。そのようにし
た場合、段差がメサ分離に比して低くなり、その後のレ
ジスト塗布パターニングが容易となる。Vi) Next, the entire region of the Gunn diode region A and the entire region of the Schottky diode region B are shown
Cover with a photoresist pattern or the like as a mask, and use an etching solution containing hydrogen peroxide solution or an etching solution containing phosphoric acid and hydrogen peroxide solution to form a region C around the Gunn diode region A and the Schottky diode region B. Exist n
+ The GaAs layer 205 is etched to form an element isolation groove 230 in the region C. As a result, as shown in FIG. 11, the Gunn diode region A and the Schottky diode region B are each formed in a mesa shape and are substantially electrically separated. At this time, separation by ion implantation may be performed instead of mesa separation. In such a case, the step is lower than that in the mesa separation, and the subsequent resist application and patterning becomes easy.
【００６１】vii）次に、図１２に示すように、ガンダ
イオード領域Ａ内のｎ+ＧａＡｓ層２０５の表面、ｎ+Ｇ
ａＡｓ層２１０の表面、ショットキーダイオード領域Ｂ
内のｎ+ＧａＡｓ層２１０の表面に、それぞれオーミッ
ク電極２１１、２１２、２１３を形成する。具体的に
は、ＡｕＧｅ（厚さ１００ｎｍ）／Ｎｉ（厚さ１５ｎ
ｍ）／Ａｕ（厚さ１００ｎｍ）を蒸着法等により形成し
て、３９０℃の熱処理による合金化処理を行う。Vii) Next, as shown in FIG. 12, the surface of the n + GaAs layer 205 in the gun diode region A, n + G
Surface of aAs layer 210, Schottky diode region B
Ohmic electrodes 211, 212, and 213 are formed on the surface of the n + GaAs layer 210, respectively. Specifically, AuGe (thickness 100 nm) / Ni (thickness 15 n)
m) / Au (thickness: 100 nm) is formed by an evaporation method or the like, and an alloying process is performed by a heat treatment at 390 ° C.
【００６２】viii）その後、基板上２０１の全域に、素
子の信頼性を向上させるために、保護膜としてのシリコ
ン窒化膜（図示せず）を２００ｎｍ堆積する。このシリ
コン窒化膜の屈折率は１．９以上であるのが好ましい。Viii) Thereafter, a silicon nitride film (not shown) as a protective film is deposited to a thickness of 200 nm over the entire area of the substrate 201 to improve the reliability of the device. The refractive index of this silicon nitride film is preferably 1.9 or more.
【００６３】ix）次に、図１３に示すように、ガンダイ
オード２１とショットキーダイオード２２の段差部のう
ち伝送線路２３（配線）が通るべき場所にレジスト２１
４を設け、続いてレジスト２１４が軟化する温度で熱処
理を行いリフローさせる。これは各段差部で伝送線路２
３が断線するのを防ぐためである。Ix) Next, as shown in FIG. 13, a resist 21 is provided at a place where the transmission line 23 (wiring) should pass through among the steps of the Gunn diode 21 and the Schottky diode 22.
Then, heat treatment is performed at a temperature at which the resist 214 is softened, and reflow is performed. This is because the transmission line 2
This is to prevent the disconnection of No. 3.
【００６４】ｘ）次に、ガンダイオード領域Ａ内のアノ
ードオーミック電極２１１上、カソードオーミック電極
２１２上、ショットキーダイオード領域Ｂ内のオーミッ
ク電極２１３上、およびｎＧａＡｓ層２２０上にそれぞ
れコンタクトホール（図示せず）を形成する。続いて、
基板上２０１の全域に、蒸着法等によりＴｉ（厚さ１０
０ｎｍ）／Ａｕ（厚さ１００ｎｍ）からなる導電性膜２
１５（図８参照）を堆積する。この導電性膜２１５は、
この後の伝送線路２３（配線）をメッキにより形成する
ための給電メタルの役割だけでなく、ショットキー電極
としても用いる。このように給電メタルとショットキー
電極とを同時に形成することにより、製造工程を簡素化
できる。この場合、ショットキー電極材料としてＴｉ、
Ｗ、Ｍｏなどの高融点金属、高融点窒化物、高融点珪化
物やＡｌなどを用いることもできるが、安定なショット
キー障壁を形成できる材料を選ぶことが良い。なお、給
電メタルとショットキー電極とを別工程によって形成し
ても良い。X) Next, contact holes (not shown) are formed on the anode ohmic electrode 211 and the cathode ohmic electrode 212 in the gun diode region A, on the ohmic electrode 213 in the Schottky diode region B, and on the nGaAs layer 220, respectively. ) Are formed. continue,
Ti (with a thickness of 10) is deposited on the entire area of the
0 nm) / Au (100 nm thick) conductive film 2
15 (see FIG. 8). This conductive film 215 is
It is used not only as a power supply metal for forming the transmission line 23 (wiring) thereafter by plating, but also as a Schottky electrode. By simultaneously forming the power supply metal and the Schottky electrode, the manufacturing process can be simplified. In this case, Ti,
A high melting point metal such as W or Mo, a high melting point nitride, a high melting point silicide, Al, or the like can be used, but it is preferable to select a material that can form a stable Schottky barrier. Note that the power supply metal and the Schottky electrode may be formed in different processes.
【００６５】xi）次に、膜厚１５μｍからなるレジスト
を塗布し、伝送線路２１６を形成するためのパターニン
グを行った後に厚さ９μｍのＡｕメッキを行う。その
後、そのレジスト除去し、不要な導伝性膜２１５をエッ
チングして除去し、さらにリフローされたレジスト２１
４を除去する。これにより、図８中に示すような伝送線
路２３を形成する。なお、この実施形態では、伝送線路
２３としてコプレーナ線路を用いているが、マイクロス
トリップ線路を用いても良い。また、伝送線路２３の形
成にＡｕメッキを用いているが、コスト低減のためにＣ
ｕメッキを用いることもできる。Xi) Next, a resist having a thickness of 15 μm is applied, and after patterning for forming the transmission line 216 is performed, Au plating with a thickness of 9 μm is performed. After that, the resist is removed, unnecessary conductive film 215 is removed by etching, and the reflowed resist 21 is further removed.
4 is removed. Thus, a transmission line 23 as shown in FIG. 8 is formed. Although a coplanar line is used as the transmission line 23 in this embodiment, a microstrip line may be used. Further, although Au plating is used for forming the transmission line 23, C is used for cost reduction.
u plating can also be used.
【００６６】このようにして、この製造方法によれば、
同一の基板２０１上にガンダイオード２１とショットキ
ーダイオード２２とを首尾良く形成できる。すなわち、
この製造方法では、ガンダイオード２１とショットキー
ダイオード２２とを略並行して形成するので、いずれか
のダイオード形成後にイオン注入工程やイオン活性化の
ための高温熱処理を行う必要がない。したがって、熱処
理により先に作製されたダイオード部分のコンタクト抵
抗が劣化したり、エピタキシャル構造が劣化（ヘテロ接
合の劣化、濃度プロファイルの劣化）したりする不具合
が生じない。また、この製造方法では、ガンダイオード
２１のコンタクト層を利用することなく、専用のショッ
トキー電極側低濃度半導体層２２０を設けているので、
所望のショットキー特性が得られる。また、このように
ガンダイオード２１とショットキーダイオード２２を同
一基板２０１上に形成した場合、損失低減・小型化とい
う利点がある。As described above, according to this manufacturing method,
The Gunn diode 21 and the Schottky diode 22 can be successfully formed on the same substrate 201. That is,
In this manufacturing method, since the Gunn diode 21 and the Schottky diode 22 are formed substantially in parallel, there is no need to perform an ion implantation step or a high-temperature heat treatment for ion activation after forming either diode. Therefore, the heat treatment does not cause a problem that the contact resistance of the diode portion previously manufactured is deteriorated and the epitaxial structure is deteriorated (heterojunction deterioration, concentration profile deterioration). Further, in this manufacturing method, the dedicated Schottky electrode side low-concentration semiconductor layer 220 is provided without using the contact layer of the Gunn diode 21.
Desired Schottky characteristics are obtained. Further, when the Gunn diode 21 and the Schottky diode 22 are formed on the same substrate 201, there is an advantage that loss is reduced and the size is reduced.
【００６７】この実施形態では、ショットキーダイオー
ド２２を構成するショットキー電極側低濃度半導体層２
２０としてｎ型のもの（ｎＧａＡｓ層）を用いている
が、ｐ型のものでも良い。ｎ型の場合とは異なるショッ
トキー電極材料が使用できるため、プロセス構築時の選
択の幅が広がる。ショットキー電極側低濃度半導体層２
２０のドーピング濃度は、ショットキーダイオード２２
の用途に応じて設定するのが好ましい。例えばショット
キーダイオード２２を６０ＧＨｚ帯で用いるミキサ用と
した場合には、ダイオードのインピーダンスに対して内
部抵抗が低くなるようにすることが必要であり、具体的
にはドーピング濃度を２×１０17ｃｍ-3以下とするのが
好ましい。膜厚も１００ｎｍから２００ｎｍと薄くする
のが良い。また、ショットキーダイオード２２をバラク
タとして用いる場合には、電圧による容量の変化、つま
り空乏層の変化が必要であるから、具体的にはドーピン
グ濃度を５×１０16ｃｍ-3以下とし、膜厚も４００ｎｍ
以上とするのが好ましい。また、ドーピング濃度のプロ
ファイルに傾斜をもたせることにより、更に抵抗を低く
抑えたり、容量の変化の仕方を変えることができる。In this embodiment, the Schottky electrode side low-concentration semiconductor layer 2 constituting the Schottky diode 22
Although an n-type (nGaAs layer) is used as 20, a p-type may be used. Since a different Schottky electrode material can be used than in the case of the n-type, the range of choices when constructing the process is widened. Schottky electrode side low concentration semiconductor layer 2
The doping concentration of the Schottky diode 22
It is preferable to set in accordance with the use of. For example, when the Schottky diode 22 is used for a mixer used in the 60 GHz band, it is necessary to lower the internal resistance with respect to the impedance of the diode. Specifically, the doping concentration is set to 2 × 10 17 cm. -3 or less is preferable. It is preferable that the film thickness be as thin as 100 nm to 200 nm. When the Schottky diode 22 is used as a varactor, a change in capacitance due to a voltage, that is, a change in a depletion layer is necessary. Specifically, the doping concentration is set to 5 × 10 16 cm −3 or less, Also 400nm
It is preferable to set the above. Further, by making the profile of the doping concentration have a slope, the resistance can be further suppressed and the manner of changing the capacitance can be changed.
【００６８】また、この実施形態では、コプレーナ線路
を用いているが、ＮＲＤ（ノン・ラジエイティブ・ダイ
エレクトリック）ガイドを用いても良い。その場合、特
にミリ波帯においてコプレーナ線路やマイクロストリッ
プ線路に比して、低損失の伝送線路となり性能低下を防
ぐことができる。Further, in this embodiment, a coplanar line is used, but an NRD (non-radiative dielectric) guide may be used. In this case, particularly in the millimeter wave band, the transmission line has a lower loss than the coplanar line or the microstrip line, and can prevent performance degradation.
【００６９】また、この実施形態では、ガンダイオード
２１とショットキーダイオード２２の材料としてＧａＡ
ｓ／ＡｌＧａＡｓ系を用いているが、その他の負性抵抗
を発生する半導体を用いても良い。例えばＩｎＰ／Ｉｎ
ＧａＡｓ系を用いるとＧａＡｓ／ＡｌＧａＡｓ系に比し
てガンダイオードの高周波での効率等の特性が良くな
る。In this embodiment, the material of the gun diode 21 and the Schottky diode 22 is GaAs.
Although the s / AlGaAs system is used, other semiconductors that generate negative resistance may be used. For example, InP / In
When a GaAs system is used, characteristics such as high-frequency efficiency of the Gunn diode are improved as compared with the GaAs / AlGaAs system.
【００７０】また、この実施形態ではガンダイオード２
１とショットキーダイオード２２との間の素子間分離
（アイソレーション）を行っているが、これに限られる
ものではない。図１４に示すように、ガンダイオード２
１のカソードとショットキーダイオードのアノードを連
結した領域（ｎ+ＧａＡｓ層）２１０にすることもでき
る。この場合、ガンダイオード２１とショットキーダイ
オード２２との間の伝送線路を省略することができ、伝
送線路の損失を解消できる。この変形は、この実施形態
に限らず、第１実施形態でも同様に行うことができる。In this embodiment, the gun diode 2
Although the isolation between the elements 1 and the Schottky diode 22 is performed, the invention is not limited to this. As shown in FIG.
A region (n + GaAs layer) 210 in which the cathode of one and the anode of the Schottky diode are connected may be used. In this case, the transmission line between the Gunn diode 21 and the Schottky diode 22 can be omitted, and the loss of the transmission line can be eliminated. This modification can be made not only in this embodiment but also in the first embodiment.
【００７１】（第３実施形態）図１７は、図１または図
８に示したガンダイオード・ショットキーダイオード集
積回路によって構成された第３実施形態の電圧制御発振
器（以下「ＶＣＯ」という。）の等価回路を示してい
る。このＶＣＯは、発振素子６０１と、可変容量素子
（バラクタ）６０２と、λ／４長オープンスタブ６０４
と、インピーダンスＺｏが５０Ωであるような出力線路
６０３とを備えている。例えば図１中のガンダイオード
１１が発振素子６０１、ショットキーダイオード１２が
バラクタ６０２、伝送線路１３がλ／４長オープンスタ
ブ６０４および出力線路６０３をそれぞれ構成する。ま
たは、図８中のガンダイオード２１が発振素子６０１、
ショットキーダイオード２２がバラクタ６０２、伝送線
路２３がλ／４長オープンスタブ６０４および出力線路
６０３をそれぞれ構成する。なお、簡単のため、以下の
説明では、図１に示したガンダイオード・ショットキー
ダイオード集積回路がＶＣＯを構成するものとする。(Third Embodiment) FIG. 17 shows a voltage controlled oscillator (hereinafter referred to as "VCO") of a third embodiment constituted by the Gunn diode / Schottky diode integrated circuit shown in FIG. 1 or FIG. 3 shows an equivalent circuit. This VCO includes an oscillation element 601, a variable capacitance element (varactor) 602, and a λ / 4 open stub 604.
And an output line 603 having an impedance Zo of 50Ω. For example, the Gunn diode 11 in FIG. 1 configures the oscillation element 601, the Schottky diode 12 configures the varactor 602, and the transmission line 13 configures the λ / 4 open stub 604 and the output line 603, respectively. Alternatively, the gun diode 21 in FIG.
The Schottky diode 22 forms the varactor 602, and the transmission line 23 forms the λ / 4 open stub 604 and the output line 603. For the sake of simplicity, in the following description, it is assumed that the Gunn diode / Schottky diode integrated circuit shown in FIG. 1 constitutes a VCO.
【００７２】このＶＣＯでは、ガンダイオード１１から
なる発振素子６０１とショットキーダイオード１２から
なるバラクタ６０２とが同一基板１０１上（同一チップ
内）に形成されているので、線路での損失や実装時の損
失（ワイヤボンドの損失等）を小さくでき、位相雑音を
低減できる。したがって、高性能を実現できる。In this VCO, the oscillating element 601 composed of the Gunn diode 11 and the varactor 602 composed of the Schottky diode 12 are formed on the same substrate 101 (within the same chip). Loss (loss of wire bond, etc.) can be reduced, and phase noise can be reduced. Therefore, high performance can be realized.
【００７３】このときバラクタ６０２の容量は、バイア
ス印加によって可変されるが、設計段階でショットキー
ダイオード１２の接合面積によっても可変して設定され
る。例えば、図１中のｎＧａＡｓ層１０３と導電性膜１
１５とが作るショットキー接合の容量は、接合面積が５
０μｍ2である場合はゼロバイアス状態で約３０ｆＦで
あるが、接合面積を大きくするとそれに比例して大きく
なる。また、バラクタ６０２の容量は、ｎＧａＡｓ層１
０３の不純物濃度と膜厚を変更することによっても可変
して設定される。これにより、必要な周波数帯で用いる
容量値を選択できる。At this time, the capacitance of the varactor 602 is changed by applying a bias, but is also set variably by the junction area of the Schottky diode 12 at the design stage. For example, the nGaAs layer 103 and the conductive film 1 in FIG.
The capacity of the Schottky junction created by the junction 15 is 5
In the case of 0 μm 2 , it is about 30 fF in the zero bias state, but it becomes larger in proportion to the increase of the junction area. Further, the capacitance of the varactor 602 is
It is also set variably by changing the impurity concentration and the film thickness of No. 03. Thereby, a capacitance value used in a required frequency band can be selected.
【００７４】また、ＶＣＯのＱ値を上げる必要がある場
合、ハイブリッド型ＶＣＯ（従来）では、別体として作
製された誘電体共振器を同一基板上に搭載しているた
め、誘電体共振器の実装精度が悪いと、電磁界の結合が
悪くなり、十分な効果が得られないといった問題があ
る。特に、ミリ波帯では波長が短いため、高い精度が要
求される。これに対して、この実施形態では、ＶＣＯが
モノリシック化されているので、ウエハプロセス段階で
各ＶＣＯに同時に誘電体共振器を精度良く形成すること
ができ、チップ間の特性バラツキを抑えることができ
る。具体的には、ウエハプロセス段階で図１中に示す伝
送線路１３形成工程後に、スパッタリング法や蒸着法に
より誘電体を堆積するか、ゾル・ゲル状になった誘電体
をスピンコートすることにより、基板１０１上の全域に
誘電体膜を形成する。次に、フォトリソグラフィを行っ
てレジスト等からなるエッチングマスクを形成し、上記
誘電体膜のうち不要な部分をエッチングして除去する。
これにより、各ＶＣＯ上に誘電体共振器を形成する。フ
ォトリソグラフィによるエッチングマスクの作製精度は
１μｍ以下にできるため、誘電体共振器と伝送線路１３
との距離も精度良く制御できる。When it is necessary to increase the Q value of the VCO, the hybrid type VCO (conventional) mounts a separately manufactured dielectric resonator on the same substrate. If the mounting accuracy is poor, there is a problem that the coupling of the electromagnetic fields is poor and a sufficient effect cannot be obtained. In particular, high accuracy is required in the millimeter wave band because the wavelength is short. On the other hand, in this embodiment, since the VCOs are monolithic, dielectric resonators can be formed on each VCO at the same time with high accuracy at the wafer process stage, and characteristic variations between chips can be suppressed. . Specifically, at the wafer process stage, after forming the transmission line 13 shown in FIG. 1, a dielectric is deposited by a sputtering method or a vapor deposition method, or a sol-gel dielectric is spin-coated. A dielectric film is formed all over the substrate 101. Next, an etching mask made of a resist or the like is formed by photolithography, and unnecessary portions of the dielectric film are removed by etching.
Thereby, a dielectric resonator is formed on each VCO. Since the manufacturing accuracy of the etching mask by photolithography can be made 1 μm or less, the dielectric resonator and the transmission line 13
Distance can be controlled with high accuracy.
【００７５】また、この実施形態のＶＣＯによれば、損
失低減・小型化以外に、パッケージに実装された状態で
発振周波数が安定するという利点が得られる。詳しくは
図１５を用いて説明する。図１５（ａ）は、或るパッケ
ージにこの実施形態のＶＣＯチップ９１１を実装した例
を示している。このパッケージは、メタルグランド９１
０上に積層された、ＶＣＯチップ９１１を収容するため
の凹部を有するアルミナ部材９１２と、側壁をなすアル
ミナ部材９１３と、蓋９１５とからなっている。ＶＣＯ
チップ９１１はアルミナ部材９１２の凹部に収容され、
ＶＣＯチップの伝送線路とアルミナ部材９１２の上面に
形成された伝送線路（図示せず）とがＡｕワイヤ９１４
によって接続されている。これに対して図１５（ｂ）
は、同タイプのパッケージに、ガンダイオード９１６と
ショットキーダイオード９１７とを別チップとして実装
した従来例を示している。この従来例では、ガンダイオ
ード９１６はアルミナ部材９１２の凹部に収容される
が、ショットキーダイオード９１７はアルミナ部材９１
２の上面に搭載されている。これらの図を比較すれば分
かるように、図１５（ａ）の実装形態では、アルミナ部
材９１２の上面にチップ状の素子を搭載する必要がない
ので、その分だけパッケージの高さｈを低くすることが
できる。したがって、図１５（ａ）の実装形態によれ
ば、パッケージ内の浮遊容量を低減でき、発振周波数を
安定化できる。なお、パッケージ内の浮遊容量が大きい
と、パッケージ内で不要な発振が発生したり、ＶＣＯの
発振が止まったりするという不具合が生ずる。特に、ミ
リ波帯のＶＣＯにおいては発振周波数が高いため、必要
な発振周波数より低い発振が発生する傾向がある。よっ
て、図１５（ａ）の実装形態のようにパッケージの高さ
ｈを低く抑えることは非常に重要である。Further, according to the VCO of this embodiment, in addition to the loss reduction and the miniaturization, there is obtained an advantage that the oscillation frequency is stabilized when mounted on the package. Details will be described with reference to FIG. FIG. 15A shows an example in which the VCO chip 911 of this embodiment is mounted on a certain package. This package is metal ground 91
It comprises an alumina member 912 having a concave portion for accommodating the VCO chip 911, an alumina member 913 forming a side wall, and a lid 915, which are stacked on top of the VCO chip 911. VCO
The chip 911 is housed in the recess of the alumina member 912,
The transmission line of the VCO chip and the transmission line (not shown) formed on the upper surface of the alumina member 912 are Au wires 914.
Connected by On the other hand, FIG.
Shows a conventional example in which a Gunn diode 916 and a Schottky diode 917 are mounted as separate chips on the same type of package. In this conventional example, the Gunn diode 916 is housed in the recess of the alumina member 912, while the Schottky diode 917 is
2 is mounted on the upper surface. As can be seen by comparing these figures, in the mounting form of FIG. 15A, it is not necessary to mount a chip-shaped element on the upper surface of the alumina member 912, so the height h of the package is reduced accordingly. be able to. Therefore, according to the mounting form of FIG. 15A, the stray capacitance in the package can be reduced, and the oscillation frequency can be stabilized. If the stray capacitance in the package is large, there arises a problem that unnecessary oscillation occurs in the package or oscillation of the VCO stops. In particular, since the oscillation frequency is high in a VCO in the millimeter wave band, oscillation lower than the required oscillation frequency tends to occur. Therefore, it is very important to keep the height h of the package low as in the mounting form of FIG.
【００７６】図１６（ａ）は、図１７に示したＶＣＯか
らなる発振器９０１を用いてミリ波送信機を構成した例
を示している。また、図１６（ｂ）は、同じ発振器９０
１を用いてミリ波受信機を構成した例を示している。FIG. 16A shows an example in which a millimeter-wave transmitter is constructed using the oscillator 901 comprising the VCO shown in FIG. FIG. 16B shows the same oscillator 90.
1 shows an example in which a millimeter wave receiver is configured by using FIG.
【００７７】図１６（ａ）に示すミリ波送信機は、発振
器９０１に加えて、図１中の同一基板１０１上に形成さ
れた別のショットキーダイオード１２からなるミキサ９
０２と、同一基板１０１上に形成された別の伝送線路１
３からなるフィルタ９０３と、パワーアンプ９０４と、
アンテナ９０５を備えている。図１６（ｂ）に示すミリ
波受信機は、発振器９０１に加えて、図１中の同一基板
１０１上に形成された別のショットキーダイオード１２
からなるミキサ９０２と、同一基板１０１上に形成され
た別の伝送線路１３からなるフィルタ９０３と、ローノ
イズアンプ９０６と、アンテナ９０５を備えている。The millimeter-wave transmitter shown in FIG. 16A has a mixer 9 comprising another Schottky diode 12 formed on the same substrate 101 in FIG.
02 and another transmission line 1 formed on the same substrate 101.
903, a power amplifier 904,
An antenna 905 is provided. The millimeter wave receiver shown in FIG. 16B has another Schottky diode 12 formed on the same substrate 101 in FIG.
, A filter 903 including another transmission line 13 formed on the same substrate 101, a low noise amplifier 906, and an antenna 905.
【００７８】図１６（ａ）中のパワーアンプ９０４以外
の要素、図１６（ｂ）中のローノイズアンプ９０６以外
の要素は、それぞれ第１実施形態（または第２実施形
態）で説明した製造方法によって同一の基板１０１上に
同時に形成され得る。パワーアンプ９０４、ローノイズ
アンプ９０６は、トランジスタの形態で別途作製され、
パッケージに実装される。ただし、発振器９０１からの
ローカル信号が十分大きければ、パワーアンプ９０４、
ローノイズアンプ９０６を省略することができる。この
ことは、ミリ波帯の送信機と受信機をモノリシック化で
きるということを意味している。Elements other than the power amplifier 904 in FIG. 16A and elements other than the low noise amplifier 906 in FIG. 16B are respectively manufactured by the manufacturing method described in the first embodiment (or the second embodiment). They can be formed simultaneously on the same substrate 101. The power amplifier 904 and the low noise amplifier 906 are separately manufactured in the form of a transistor,
Implemented in the package. However, if the local signal from the oscillator 901 is sufficiently large, the power amplifier 904,
The low noise amplifier 906 can be omitted. This means that the transmitter and receiver in the millimeter wave band can be made monolithic.
【００７９】既述のように、ミキサ９０２の性能、つま
り高周波特性は、ショットキーダイオード１２形成の
際、エッチングをコントロールしてショットキー電極側
低濃度半導体層１０３の厚みを薄くすることによって改
善できる。As described above, the performance of the mixer 902, that is, the high-frequency characteristics can be improved by controlling the etching and reducing the thickness of the low-concentration semiconductor layer 103 on the Schottky electrode side when the Schottky diode 12 is formed. .
【００８０】[0080]
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法によれば、同一の基板上に少なくと
も負性抵抗ダイオードとショットキーダイオードとを首
尾良く形成できる。As is clear from the above, according to the method of manufacturing a semiconductor device of the present invention, at least a negative resistance diode and a Schottky diode can be successfully formed on the same substrate.
【００８１】また、この発明の発振器は、そのような半
導体装置の製造方法によって作製された半導体装置を備
えることにより、高性能を実現できる。Further, the oscillator of the present invention can realize high performance by including the semiconductor device manufactured by such a method of manufacturing a semiconductor device.
【図１】 この発明の第１実施形態の半導体装置の製造
方法によって作製されるべきガンダイオード・ショット
キーダイオード集積回路の概略断面構造を示す図であ
る。１）のを説明する断面図FIG. 1 is a view showing a schematic sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by a method of manufacturing a semiconductor device according to a first embodiment of the present invention. Sectional view explaining 1)
【図２】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 2 is a process cross-sectional view illustrating a part of the manufacturing process of the integrated circuit.
【図３】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 3 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図４】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 4 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図５】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 5 is a process cross-sectional view illustrating a part of the manufacturing process of the integrated circuit.
【図６】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 6 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図７】 図１のガンダイオード・ショットキーダイオ
ード集積回路の変形例を示す図である。FIG. 7 is a diagram showing a modified example of the Gunn diode / Schottky diode integrated circuit of FIG. 1;
【図８】 この発明の第２実施形態の半導体装置の製造
方法によって作製されるべきガンダイオード・ショット
キーダイオード集積回路の概略断面構造を示す図であ
る。FIG. 8 is a diagram showing a schematic cross-sectional structure of a Gunn diode / Schottky diode integrated circuit to be manufactured by a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
【図９】 上記集積回路の製造プロセスの一部を説明す
る工程断面図である。FIG. 9 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図１０】 上記集積回路の製造プロセスの一部を説明
する工程断面図である。FIG. 10 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図１１】 上記集積回路の製造プロセスの一部を説明
する工程断面図である。FIG. 11 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図１２】 上記集積回路の製造プロセスの一部を説明
する工程断面図である。FIG. 12 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図１３】 上記集積回路の製造プロセスの一部を説明
する工程断面図である。FIG. 13 is a process cross-sectional view for explaining a part of the manufacturing process of the integrated circuit.
【図１４】 図８のガンダイオード・ショットキーダイ
オード集積回路の変形例を示す図である。14 is a diagram showing a modified example of the Gunn diode / Schottky diode integrated circuit of FIG.
【図１５】 図１５（ａ）は第３実施形態の電圧制御発
振器（ＶＣＯ）をパッケージに実装した状態の断面を示
す図、図１５（ｂ）は同タイプのパッケージにガンダイ
オードとショットキーダイオードとを別チップとして実
装した従来例の断面を示す図である。FIG. 15A is a view showing a cross section of a state in which the voltage controlled oscillator (VCO) of the third embodiment is mounted on a package, and FIG. 15B is a view showing a Gunn diode and a Schottky diode in the same type of package; FIG. 9 is a diagram showing a cross section of a conventional example in which the above is mounted as a separate chip.
【図１６】 図１６（ａ）は第３実施形態のＶＣＯを備
えたミリ波送信機の構成例を示す図、図１６（ｂ）は第
３実施形態のＶＣＯを備えたミリ波受信機の構成例を示
す図である。FIG. 16A is a diagram illustrating a configuration example of a millimeter wave transmitter including a VCO according to a third embodiment, and FIG. 16B is a diagram illustrating a configuration of a millimeter wave receiver including a VCO according to the third embodiment. It is a figure showing the example of composition.
【図１７】 図１または図８のガンダイオード・ショッ
トキーダイオード集積回路によって構成された第３実施
形態の電圧制御発振器（ＶＣＯ）の等価回路を示す図で
ある。FIG. 17 is a diagram showing an equivalent circuit of a voltage controlled oscillator (VCO) of the third embodiment constituted by the Gunn diode / Schottky diode integrated circuit of FIG. 1 or FIG.
【図１８】 公知のＩＭＰＡＴＴダイオードの製造方法
を説明する工程断面図である。FIG. 18 is a process sectional view illustrating the method for manufacturing the known IMPATT diode.
１１，２１ ガンダイオード １２，２２ ショットキーダイオード １３，２３ 伝送線路 １０１ 半絶縁性ＧａＡｓ基板 １０２ オーミック電極側高濃度半導体層 １０３，２２０ ショットキー電極側低濃度半導体層 １０５，２０５ アノード電極側高濃度半導体層 １１０，２１０ カソード電極側高濃度半導体層 １１１，２１１ アノードオーミック電極 １１２，２１２ カソードオーミック電極 １１３，２１３ オーミック電極 １１５，２１５ 導電性膜 11, 21 Gunn diode 12, 22 Schottky diode 13, 23 Transmission line 101 Semi-insulating GaAs substrate 102 Ohmic electrode side high concentration semiconductor layer 103, 220 Schottky electrode side low concentration semiconductor layer 105, 205 Anode electrode side high concentration semiconductor Layer 110, 210 High-concentration semiconductor layer on the cathode electrode side 111, 211 Anode ohmic electrode 112, 212 Cathode ohmic electrode 113, 213 Ohmic electrode 115, 215 Conductive film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/26 Ｈ０１Ｌ 29/46 Ｇ 29/43 29/48 Ｈ 29/872 Ｆターム(参考） 4M104 AA05 BB02 BB04 BB11 BB14 BB16 BB18 BB25 BB26 BB28 BB30 BB31 BB33 CC01 CC03 DD08 DD17 DD20 DD34 DD52 DD78 DD83 DD90 DD96 EE08 EE17 EE18 FF13 FF17 FF22 GG02 GG03 HH00 5F033 GG02 HH07 HH08 HH11 HH13 HH18 HH19 HH20 HH32 HH33 HH34 JJ01 JJ07 JJ08 JJ11 JJ13 JJ18 JJ19 JJ20 JJ27 JJ28 JJ29 JJ32 JJ33 JJ34 KK01 KK07 KK13 MM08 MM13 NN06 PP19 PP27 PP33 QQ09 QQ11 QQ37 QQ69 QQ73 RR06 RR09 RR21 RR22 RR25 SS21 VV00 XX00 XX03 XX08 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (reference) H01L 27/26 H01L 29/46 G 29/43 29/48 H 29/872 F term (reference) 4M104 AA05 BB02 BB04 BB11 BB14 BB16 BB18 BB25 BB26 BB28 BB30 BB31 BB33 CC01 CC03 DD08 DD17 DD20 DD34 DD52 DD78 DD83 DD90 DD96 EE08 EE17 EE18 FF13 FF17 FF22 JJ02 GG03 HH00 5F033 GG02 HHHHHH JJ20 JJ27 JJ28 JJ29 JJ32 JJ33 JJ34 KK01 KK07 KK13 MM08 MM13 NN06 PP19 PP27 PP33 QQ09 QQ11 QQ37 QQ69 QQ73 RR06 RR09 RR21 RR22 RR25 SS21 VV00 XX00 XX03 XX08
Claims (9)
オードとショットキーダイオードとを形成する半導体装
置の製造方法であって、 基板上に、上記ショットキーダイオードの材料となるオ
ーミック電極側高濃度半導体層およびショットキー電極
側低濃度半導体層、並びに上記負性抵抗ダイオードの材
料となるアノード電極側高濃度半導体層、負性抵抗特性
層およびカソード電極側高濃度半導体層をこの順に積層
する工程と、 上記負性抵抗ダイオードを形成すべき領域の一部を覆う
第１マスクを用いてエッチングを行って、上記第１マス
クの周りの領域に存する上記カソード電極側高濃度半導
体層および負性抵抗特性層を除去する工程と、 上記負性抵抗ダイオードを形成すべき領域の全域を覆う
第２マスクを用いてエッチングを行って、上記第２マス
クの周りの領域に存するアノード電極側高濃度半導体層
を除去する工程と、 上記負性抵抗ダイオードを形成すべき領域の全域および
上記ショットキーダイオードを形成すべき領域の一部を
覆う第３マスクを用いてエッチングを行って、上記第３
マスクの周りの領域に存するショットキー電極側低濃度
半導体層を除去する工程と、 上記負性抵抗ダイオードを形成すべき領域内のアノード
電極側高濃度半導体層の表面およびカソード電極側高濃
度半導体層の表面、並びに上記ショットキーダイオード
を形成すべき領域内のオーミック電極側高濃度半導体層
の表面にそれぞれオーミック電極を形成するとともに、
上記ショットキーダイオードを形成すべき領域内のショ
ットキー電極側低濃度半導体層の表面にショットキー電
極を形成する工程を有することを特徴とする半導体装置
の製造方法。1. A method of manufacturing a semiconductor device in which at least a negative resistance diode and a Schottky diode are formed on the same substrate, wherein an ohmic electrode-side high-concentration semiconductor serving as a material of the Schottky diode is formed on the substrate. Stacking a layer and a Schottky electrode-side low-concentration semiconductor layer, and an anode electrode-side high-concentration semiconductor layer serving as a material of the negative resistance diode, a negative resistance characteristic layer and a cathode electrode-side high concentration semiconductor layer in this order; Etching is performed using a first mask that covers a part of the region where the negative resistance diode is to be formed, and the cathode electrode side high concentration semiconductor layer and the negative resistance characteristic layer existing in the region around the first mask are etched. And etching is performed using a second mask that covers the entire region where the negative resistance diode is to be formed. Removing the anode electrode side high-concentration semiconductor layer existing in a region around the second mask; and covering an entire region where the negative resistance diode is to be formed and a part of the region where the Schottky diode is to be formed. Etching is performed using the third mask, and the third
Removing a Schottky electrode-side low-concentration semiconductor layer existing in a region around the mask; and a surface of the anode electrode-side high-concentration semiconductor layer and a cathode electrode-side high-concentration semiconductor layer in a region where the negative resistance diode is to be formed. Surface, as well as forming an ohmic electrode on the surface of the ohmic electrode side high concentration semiconductor layer in the region where the Schottky diode is to be formed,
A method of manufacturing a semiconductor device, comprising: forming a Schottky electrode on a surface of a low-concentration semiconductor layer on a Schottky electrode side in a region where the Schottky diode is to be formed.
において、 上記負性抵抗ダイオードを形成すべき領域の全域および
上記ショットキーダイオードを形成すべき領域の全域を
覆う第４マスクを用いてエッチングを行って、上記負性
抵抗ダイオードとショットキーダイオードとの間に素子
間分離溝を形成する工程を有することを特徴とする半導
体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a fourth mask is used to cover the entire area where the negative resistance diode is to be formed and the entire area where the Schottky diode is to be formed. A method for manufacturing a semiconductor device, comprising a step of forming an element isolation groove between the negative resistance diode and the Schottky diode by etching.
製造方法において、 上記オーミック電極またはショットキー電極を形成する
とともに、そのオーミック電極またはショットキー電極
につながる伝送線路を形成することを特徴とする半導体
装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein the ohmic electrode or the Schottky electrode is formed, and a transmission line connected to the ohmic electrode or the Schottky electrode is formed. Semiconductor device manufacturing method.
置の製造方法において、 上記ショットキー電極側低濃度半導体層と上記アノード
電極側高濃度半導体層との間にエッチングストッパ層を
形成して、上記第２マスクを用いたエッチングをこのエ
ッチングストッパ層で停止させることを特徴とする半導
体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 1, wherein an etching stopper layer is formed between the low-concentration semiconductor layer on the Schottky electrode side and the high-concentration semiconductor layer on the anode electrode side. And stopping the etching using the second mask at the etching stopper layer.
オードとショットキーダイオードとを形成する半導体装
置の製造方法であって、 基板上に、上記負性抵抗ダイオードの材料となるアノー
ド電極側高濃度半導体層、負性抵抗特性層およびカソー
ド電極側高濃度半導体層、並びに上記ショットキーダイ
オードの材料となるショットキー電極側低濃度半導体層
をこの順に積層する工程と、 上記ショットキーダイオードを形成すべき領域の一部を
覆う第１マスクを用いてエッチングを行って、上記第１
マスクの周りの領域に存するショットキー電極側低濃度
半導体層を除去する工程と、 上記ショットキーダイオードを形成すべき領域の全域お
よび上記負性抵抗ダイオードを形成すべき領域の一部を
覆う第２マスクを用いてエッチングを行って、上記第２
マスクの周りの領域に存する上記カソード電極側高濃度
半導体層および負性抵抗特性層を除去する工程と、 上記負性抵抗ダイオードを形成すべき領域内のアノード
電極側高濃度半導体層の表面およびカソード電極側高濃
度半導体層の表面、並びに上記ショットキーダイオード
を形成すべき領域内のカソード電極側高濃度半導体層の
表面にそれぞれオーミック電極を形成するとともに、上
記ショットキーダイオードを形成すべき領域内のショッ
トキー電極側低濃度半導体層の表面にショットキー電極
を形成する工程を有することを特徴とする半導体装置の
製造方法。5. A method for manufacturing a semiconductor device, wherein at least a negative resistance diode and a Schottky diode are formed on the same substrate, wherein the substrate has a high concentration of anode electrode side material which is a material of the negative resistance diode. Stacking a semiconductor layer, a negative resistance characteristic layer, a cathode-side high-concentration semiconductor layer, and a Schottky-electrode-side low-concentration semiconductor layer to be a material of the Schottky diode in this order; and forming the Schottky diode. Etching is performed using a first mask covering a part of the region, and the first mask is formed.
Removing the Schottky electrode-side low-concentration semiconductor layer existing in the area around the mask; and a second step of covering the entire area where the Schottky diode is to be formed and a part of the area where the negative resistance diode is to be formed. Etching is performed using a mask, and the second
Removing the cathode electrode-side high-concentration semiconductor layer and the negative resistance characteristic layer existing in a region around the mask; and a surface of the anode electrode-side high-concentration semiconductor layer and a cathode in the region where the negative resistance diode is to be formed. An ohmic electrode is formed on the surface of the electrode-side high-concentration semiconductor layer and on the surface of the cathode-electrode-side high-concentration semiconductor layer in the region where the Schottky diode is to be formed. A method for manufacturing a semiconductor device, comprising a step of forming a Schottky electrode on a surface of a Schottky electrode-side low-concentration semiconductor layer.
において、 上記負性抵抗ダイオードを形成すべき領域の全域および
上記ショットキーダイオードを形成すべき領域の全域を
覆う第３マスクを用いてエッチングを行って、上記負性
抵抗ダイオードとショットキーダイオードとの間に素子
間分離溝を形成する工程を有することを特徴とする半導
体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 5, wherein a third mask covering an entire area of the area where the negative resistance diode is to be formed and an entire area of the area where the Schottky diode is to be formed is used. A method for manufacturing a semiconductor device, comprising a step of forming an element isolation groove between the negative resistance diode and the Schottky diode by etching.
製造方法において、 上記オーミック電極またはショットキー電極を形成する
とともに、そのオーミック電極またはショットキー電極
につながる伝送線路を形成することを特徴とする半導体
装置の製造方法。7. The method for manufacturing a semiconductor device according to claim 5, wherein the ohmic electrode or the Schottky electrode is formed, and a transmission line connected to the ohmic electrode or the Schottky electrode is formed. Semiconductor device manufacturing method.
置の製造方法において、 上記カソード電極側高濃度半導体層と上記ショットキー
電極側低濃度半導体層との間にエッチングストッパ層を
形成して、上記第１マスクを用いたエッチングをこのエ
ッチングストッパ層で停止させることを特徴とする半導
体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 5, wherein an etching stopper layer is formed between the cathode-side high-concentration semiconductor layer and the Schottky electrode-side low-concentration semiconductor layer. And stopping the etching using the first mask at the etching stopper layer.
製造方法によって作製された半導体装置を備え、それぞ
れ上記負性抵抗ダイオードが発振素子、上記ショットキ
ーダイオードが可変容量素子、上記伝送線路がオープン
スタブ又はショートスタブを構成することを特徴とする
発振器。9. A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 3 or 7, wherein the negative resistance diode is an oscillation element, the Schottky diode is a variable capacitance element, and the transmission line is a transmission line. An oscillator comprising an open stub or a short stub.
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