JP2002208654A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ウェハ・レベル型
ＣＳＰの半導体装置の製造方法及び半導体装置に関す
る。[0001] 1. Field of the Invention [0002] The present invention relates to a method of manufacturing a semiconductor device of a wafer level type CSP and a semiconductor device.
【０００２】[0002]
【従来の技術】小型、軽量化を目的として、ＣＳＰ（Ch
ip Size Package）が普及してきている。ところがＣＳ
Ｐは、高速化，多機能化及び低コスト化の全ての要求を
満足させることが難しかった。そこで、高速化、多機能
化、及び低コスト化の全てを満足し得るＣＳＰとしてウ
ェハ・レベル型ＣＳＰが提唱されている。2. Description of the Related Art CSP (Ch)
ip Size Package) is becoming popular. But CS
It was difficult for P to satisfy all the requirements of high speed, multi-functionality and low cost. Therefore, a wafer-level CSP has been proposed as a CSP capable of satisfying all of high speed, multi-function, and low cost.
【０００３】ウェハ・レベル型ＣＳＰとは、ウェハ・プ
ロセス（前工程）とパッケージ・プロセス（後工程：保
護膜形成、外部端子（半田ボール）塔載等）をウェハ形
状のままで行い、ダイシングした段階で製造工程が終了
するＣＳＰタイプの半導体装置のことである。ダイシン
グした状態で基板に実装されることから、必然的に半導
体装置の最終サイズはダイ（チップ）サイズと同一とな
る。[0003] In the wafer-level CSP, a wafer process (pre-process) and a package process (post-process: formation of a protective film, mounting of external terminals (solder balls), etc.) are performed in a wafer shape and diced. A CSP type semiconductor device whose manufacturing process is completed at a stage. Since the semiconductor device is mounted on the substrate in a diced state, the final size of the semiconductor device is inevitably the same as the die (chip) size.
【０００４】パッケージ・プロセスでは、通常チップの
周辺にある電極パッドを再配置配線を用いてチップ中央
部に向かって再配線する。再配置配線上にパッシベーシ
ョン層を積層し、パッシベーション層上に再配置配線に
接続するハンダボールを形成する。[0004] In the package process, electrode pads usually located around the chip are re-wired toward the center of the chip by using relocation wiring. A passivation layer is laminated on the relocation wiring, and a solder ball connected to the relocation wiring is formed on the passivation layer.
【０００５】このパッケージ・プロセスについて、図
９，１０を用いて説明する。先ず、ウェハ・プロセスが
終了したウェハを用意し、図９（ａ）に示すように、ウ
ェハ上に、スパッタ成膜により電解めっき時にシード層
となる、Ｔｉ膜１１６及び，Ｎｉ／Ｐｄ積層膜１１７を
堆積する。[0005] This packaging process will be described with reference to FIGS. First, a wafer on which a wafer process has been completed is prepared, and as shown in FIG. 9A, a Ti film 116 and a Ni / Pd laminated film 117 which become a seed layer during electrolytic plating by sputtering are formed on the wafer. Is deposited.
【０００６】次いで、図９（ｂ）に示すように、一般的
なリソグラフィ技術によって被析出部１１９以外をレジ
スト膜１１８でマスキングし、レジスト膜１１８をマス
クにして、電解めっき法により再配置配線９２３を形成
する。次いで、図９（ｃ）に示すように、レジスト膜１
１８を剥離した後、再配置配線９２３自体をマスクとし
て、不要なシード層１１６，１１７をウエットエッチン
グにより除去する。[0009] Next, as shown in FIG. 9B, the portions other than the portions to be deposited 119 are masked with a resist film 118 by a general lithography technique, and the wirings 923 are rearranged by electrolytic plating using the resist film 118 as a mask. To form Next, as shown in FIG.
After stripping 18, the unnecessary seed layers 116 and 117 are removed by wet etching using the rearrangement wiring 923 itself as a mask.
【０００７】次いで、図９（ｄ）に示すように、再配置
配線９２３を機械的なダメージから保護する保護膜１２
４を形成する。保護膜１２４には再配置配線９２３の上
面の一部が露出する開口１２５が形成されている。Next, as shown in FIG. 9D, a protective film 12 for protecting the relocation wiring 923 from mechanical damage.
4 is formed. An opening 125 exposing a part of the upper surface of the redistribution wiring 923 is formed in the protective film 124.
【０００８】次いで、図１０（ｅ）に示すように、ハン
ダボールと再配置配線との反応を抑制する拡散抑制層９
２１をスパッタ法により堆積する。次いで、図１０
（ｆ）に示すように、リソグラフィ技術とウエットエッ
チングとを組み合わせて、開口１２５を含む領域のみに
拡散抑制層９２１を残す。Next, as shown in FIG. 10E, the diffusion suppressing layer 9 for suppressing the reaction between the solder ball and the rearranged wiring is formed.
21 are deposited by a sputtering method. Then, FIG.
As shown in (f), the diffusion suppressing layer 921 is left only in a region including the opening 125 by combining lithography and wet etching.
【０００９】次いで、図１０（ｇ）に示すように、開口
１２５上にハンダボール１２６を形成する。その後、ダ
イシングを行い、チップに切り分ける。Next, as shown in FIG. 10G, a solder ball 126 is formed on the opening 125. After that, dicing is performed to cut into chips.
【００１０】上述したパッケージ・プロセスでは、プロ
セス・フローが長く特にコストの高いリソグラフィ工程
が最低でも２度必要となり製造コストの点で問題があ
る。また、一般に露光装置は価格が高く装置償却費も無
視できないものとなる。The above-described package process requires a long lithography process at least twice, which requires a long process flow, and is particularly problematic in terms of manufacturing cost. In general, an exposure apparatus is expensive and the depreciation cost of the apparatus cannot be ignored.
【００１１】[0011]
【発明が解決しようとする課題】上述したように、従来
のウェハ・レベル型ＣＳＰのパッケージ・プロセスにお
いて、リソグラフィ工程が最低２回必要であり、製造コ
ストが高くなると言う問題があった。As described above, in the conventional wafer-level CSP packaging process, there is a problem that a lithography step is required at least twice and the manufacturing cost is increased.
【００１２】本発明の目的は、ウェハ・レベル型ＣＳＰ
のパッケージ・プロセスにおけるリソグラフィ工程の数
を減らし、製造コストの圧縮を図り得る半導体装置の製
造方法及び半導体装置を提供することにある。An object of the present invention is to provide a wafer level type CSP.
It is an object of the present invention to provide a method of manufacturing a semiconductor device and a semiconductor device which can reduce the number of lithography steps in the package process and reduce the manufacturing cost.
【００１３】[0013]
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。Means for Solving the Problems [Configuration] The present invention is configured as follows to achieve the above object.
【００１４】（ａ）本発明は、半導体素子に電気的に接
続する電極パッドが形成されたウェハに、電極パッド上
に形成された再配置配線と、再配置配線上に形成された
ハンダ電極とを含むウェハ・レベル型ＣＳＰの半導体装
置の製造方法であって、前記半導体素子及び該素子に電
気的に接続する電極パッドが形成されたウェハ上にシー
ド層を堆積する工程と、前記シード層上に、前記電極パ
ッド上部を含む領域に開口を有するマスク層を形成する
工程と、電解めっき法を用いて前記開口の底部に露出す
るシード層上に選択的に、導電層と，前記ハンダ電極を
構成する元素の該導電層への拡散を抑制する拡散抑制層
とを順次堆積し、再配置配線を形成する工程と、前記マ
スク層を除去した後、前記再配置配線をマスクに前記シ
ード層を除去する工程と、前記再配置配線に接続するハ
ンダ電極を形成する工程とを含むことを特徴とする。(A) According to the present invention, a relocation wiring formed on an electrode pad and a solder electrode formed on the relocation wiring are formed on a wafer on which an electrode pad electrically connected to a semiconductor element is formed. A method of manufacturing a semiconductor device of a wafer level type CSP including: a step of depositing a seed layer on a wafer on which the semiconductor element and an electrode pad electrically connected to the element are formed; Forming a mask layer having an opening in a region including an upper portion of the electrode pad; A step of sequentially depositing a diffusion suppressing layer for suppressing the diffusion of constituent elements into the conductive layer, forming a relocation wiring, and removing the mask layer, and then removing the seed layer using the relocation wiring as a mask. Remove And extent, characterized in that it comprises a step of forming a solder electrode connected to the rearrangement wiring.
【００１５】（ｂ）本発明に係わるウェハ・レベル型Ｃ
ＳＰの半導体装置は、半導体素子に電気的に接続する電
極パッドと、電極パッド上に形成された再配置配線と、
再配置配線上に形成されたハンダ電極とを含み、再配置
配線は、導電層と、該導電層上に形成され、前記ハンダ
電極中に含まれる元素が該導電層に拡散することを抑制
する拡散抑制層とを具備してなることを特徴とする。(B) Wafer level type C according to the present invention
The SP semiconductor device includes an electrode pad electrically connected to the semiconductor element, a rearrangement wiring formed on the electrode pad,
A solder electrode formed on the rearranged wiring, wherein the rearranged wiring is formed on the conductive layer, and suppresses diffusion of an element contained in the solder electrode into the conductive layer. And a diffusion suppressing layer.
【００１６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。[Operation] The present invention has the following operation and effects by the above configuration.
【００１７】シード層上に形成されたマスク層の開口内
に、電解めっき法を用いて選択的に導電層及び拡散抑制
層を形成することによって、拡散抑制層のパターニング
工程が不要になるので、従来のパッケージ・プロセスに
比べ、リソグラフィ工程の数が最低１回となり、プロセ
ス・フロー短縮化と製造コストの圧縮とを図ることがで
きる。Since the conductive layer and the diffusion suppressing layer are selectively formed in the openings of the mask layer formed on the seed layer by using the electrolytic plating method, the step of patterning the diffusion suppressing layer becomes unnecessary. Compared to the conventional package process, the number of lithography steps is at least one, so that the process flow can be shortened and the manufacturing cost can be reduced.
【００１８】[0018]
【発明の実施の形態】図１〜図８を参照して、本発明の
ウェハ・レベルＣＳＰの製造工程の一実施形態を説明す
る。図１，２は、本発明の一実施形態に係わるウェハ・
レベルＣＳＰの製造工程の説明に用いる断面図である。
図３〜７は、ウェハ・レベルＣＳＰの製造工程の説明に
用いる平面図である。図３〜７（ａ）はウェハ全体を示
し、図３〜７（ｂ）はウェハ内のチップを示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a process for manufacturing a wafer-level CSP according to the present invention will be described with reference to FIGS. 1 and 2 show wafers according to an embodiment of the present invention.
It is sectional drawing used for description of the manufacturing process of a level CSP.
3 to 7 are plan views used to explain the manufacturing process of the wafer-level CSP. FIGS. 3 to 7A show the entire wafer, and FIGS. 3 to 7B show the chips in the wafer.
【００１９】先ず、図１（ａ）及び図３（ａ），（ｂ）
に示すように、ウェハ・プロセス（前工程）が終了した
ウェハ３０１を用意する。図１（ａ）に半導体装置の概
略断面図を示す。同図において、１０１は半導体基板、
１０２は素子分離絶縁膜、１０３はゲート絶縁膜、１０
４はゲート電極、１０５はソース／ドレイン領域、１０
６はプラグ電極、１０７は第１の層間絶縁膜、１０８は
第１の配線、１０９は第２の層間絶縁膜、１１０は第１
のスルーホール、１１１は第２の配線、１１２は第３の
層間絶縁膜、１１３は第２のスルーホール、１１４はパ
ッド電極、１１５は酸化保護膜である。First, FIG. 1A and FIGS. 3A and 3B
As shown in (1), a wafer 301 on which a wafer process (pre-process) has been completed is prepared. FIG. 1A is a schematic sectional view of a semiconductor device. In the figure, 101 is a semiconductor substrate,
102 is an element isolation insulating film, 103 is a gate insulating film, 10
4 is a gate electrode, 105 is a source / drain region, 10
6 is a plug electrode, 107 is a first interlayer insulating film, 108 is a first wiring, 109 is a second interlayer insulating film, and 110 is a first interlayer insulating film.
, 111 is a second wiring, 112 is a third interlayer insulating film, 113 is a second through hole, 114 is a pad electrode, and 115 is an oxidation protection film.
【００２０】なお、図１（ｂ）〜図２（ｈ）の断面図に
おいては、シリコン基板１０１，素子分離絶縁膜１０
２，ゲート絶縁膜１０３，ゲート電極１０４，ソース／
ドレイン拡散層１０５，プラグ電極１０６，第１及び第
２の層間絶縁膜１０７，１０９，第１のスルーホール１
１０，第１及び第２の配線１０８，１１１の図示を省略
する。In the cross-sectional views of FIGS. 1B and 2H, the silicon substrate 101 and the element isolation insulating film 10 are shown.
2, gate insulating film 103, gate electrode 104, source /
Drain diffusion layer 105, plug electrode 106, first and second interlayer insulating films 107 and 109, first through hole 1
10, illustration of the first and second wirings 108 and 111 is omitted.
【００２１】図１（ｂ）に示すように、トランジスタ
（半導体装置）に電気的に接続するパッド電極１１４が
形成されたウェハ上にＴｉ膜１１６及び，Ｎｉ／Ｐｄ積
層膜１１７をスパッタ法で連続的に堆積し、シード層を
形成する。このシード層１１６，１１７は、パッド電極
を構成するＣｕ若しくはＡｌ合金が再配線層に拡散する
ことを抑制するバリアメタル層となる。As shown in FIG. 1B, a Ti film 116 and a Ni / Pd laminated film 117 are continuously formed on a wafer on which a pad electrode 114 electrically connected to a transistor (semiconductor device) is formed by a sputtering method. To form a seed layer. The seed layers 116 and 117 serve as barrier metal layers that prevent the Cu or Al alloy forming the pad electrode from diffusing into the redistribution layer.
【００２２】次いで、図１（ｃ）に示すように、２０μ
ｍ程度の膜厚のレジスト膜（マスク層）１１８を塗布し
た後、通常のリソグラフィ技術を用いて、再配置配線を
形成する領域（パッド電極の上部を含む）のみ開口１１
９を形成する。Next, as shown in FIG.
After a resist film (mask layer) 118 having a film thickness of about m is applied, the opening 11 is formed only in a region (including the upper part of the pad electrode) where a relocation wiring is to be formed by using a normal lithography technique.
9 is formed.
【００２３】次いで、図１（ｄ）及び図４（ａ），
（ｂ）に示すように、電解めっき法を用いて、開口１１
９の底部に露出するＮｉ／Ｐｄ積層膜１１７上に選択的
に、Ａｕからなる導電層１２０，Ｎｉめっき膜からなる
拡散抑制層１２１，Ａｕからなるハンダ濡れ層１２２を
順次堆積し、再配置配線１２３を形成する。導電層１２
０，拡散抑制層１２１，ハンダ濡れ層１２２の膜厚はそ
れぞれ約１０μｍ，数μｍ，０．５μｍである。Next, FIGS. 1 (d) and 4 (a),
As shown in (b), the opening 11 is formed by electrolytic plating.
9, a conductive layer 120 made of Au, a diffusion suppressing layer 121 made of a Ni plating film, and a solder wetting layer 122 made of Au are selectively deposited on the Ni / Pd laminated film 117 exposed at the bottom of 123 is formed. Conductive layer 12
The thickness of the diffusion suppression layer 121 and the solder wetting layer 122 is about 10 μm, several μm, and 0.5 μm, respectively.
【００２４】拡散抑制層１２１は、後に形成されるハン
ダボール中のＳｎが再配線中の導電層に拡散することを
防止する。また、ハンダ濡れ層１２２はハンダボールと
の濡れ性を確保するために形成されている。The diffusion suppressing layer 121 prevents Sn in a solder ball to be formed later from diffusing into the conductive layer in the rewiring. Further, the solder wetting layer 122 is formed to ensure the wettability with the solder ball.
【００２５】Ｎｉめっき膜からなる拡散抑制層１２１の
膜厚は２μｍ以上、５μｍ以下であることが望ましい。
２μｍ未満であると、半田ボール中のＳｎ拡散を抑制す
る能力が低い。また、５μｍより厚いと、めっき処理時
間が増大するため生産性が低くなる。It is desirable that the thickness of the diffusion suppressing layer 121 made of a Ni plating film be 2 μm or more and 5 μm or less.
If it is less than 2 μm, the ability to suppress Sn diffusion in the solder ball is low. On the other hand, when the thickness is more than 5 μm, the plating process time is increased, and the productivity is reduced.
【００２６】最上層のハンダ濡れ層１２２がＡｕめっき
膜の場合、Ａｕめっき膜厚は、０．１μｍ以上、１μｍ
以下であることが望ましい。Ａｕめっき膜厚の膜厚が
０．１μｍ未満であると、めっき膜が連続的に形成され
ず、ハンダボールとの接続不良が懸念される。Ａｕめっ
き膜の膜厚が１μｍより厚いと、脆弱なＡｕ−Ｓｎ金属
化合物層が形成されて、ハンダボールの密着強度が低下
する。When the uppermost solder wet layer 122 is an Au plating film, the thickness of the Au plating film is 0.1 μm or more and 1 μm or more.
It is desirable that: If the thickness of the Au plating film is less than 0.1 μm, the plating film is not formed continuously, and there is a concern that connection failure with the solder ball may occur. When the thickness of the Au plating film is greater than 1 μm, a fragile Au—Sn metal compound layer is formed, and the adhesion strength of the solder ball is reduced.
【００２７】次いで、図２（ｅ）に示すように、レジス
ト膜１１８を除去する。次に、図２（ｆ）に示すよう
に、再配置配線１２３をマスクに用いて、シード層１１
６，１１７をウエットエッチング法を用いて除去する。Next, as shown in FIG. 2E, the resist film 118 is removed. Next, as shown in FIG. 2F, using the rearrangement wiring 123 as a mask, the seed layer 11 is formed.
6,117 is removed using a wet etching method.
【００２８】次いで、図２（ｇ）及び図５（ａ），
（ｂ）に示すように、通常のスピンコート塗布とリソグ
ラフィ工程とを組み合わせて、再配置配線１２３の上面
が露出する開口１２５を有する感光性ポリイミド樹脂等
からなる保護膜１２４を形成する。なお、保護膜１２４
の形成方法としては、スクリーン印刷技術を用いること
によって、リソグラフィ工程を用いずに形成することも
できる。なお、図５（ａ），（ｂ）では保護膜１２４の
図示を省略している。また、ここで、図８に、パッド電
極１１４，再配置配線１２３，及び開口１２５の配置関
係を示す。Next, FIGS. 2 (g) and 5 (a),
As shown in (b), a normal spin coating and lithography process are combined to form a protective film 124 made of a photosensitive polyimide resin or the like having an opening 125 through which the upper surface of the rearrangement wiring 123 is exposed. The protective film 124
Can be formed without using a lithography step by using a screen printing technique. 5A and 5B, illustration of the protective film 124 is omitted. FIG. 8 shows an arrangement relationship between the pad electrode 114, the rearrangement wiring 123, and the opening 125.
【００２９】次いで、図２（ｈ）及び図６（ａ），
（ｂ）に示すように、開口１２５上に球状の半田を載置
した後、リフローすることによって、再配置配線に接続
するハンダボール１２６を形成する（ウェハ・バンプ形
成工程）。最後に、図７（ａ），（ｂ）に示すように、
ダイシングを行うことで、ウェハ・レベル型ＣＳＰの半
導体装置３０２が形成される。Next, FIGS. 2 (h) and 6 (a),
As shown in (b), after the spherical solder is placed on the opening 125, the solder ball 126 connected to the rearrangement wiring is formed by reflow (wafer / bump forming step). Finally, as shown in FIGS. 7A and 7B,
By performing dicing, a semiconductor device 302 of a wafer level type CSP is formed.
【００３０】上述したように、シード層上に形成された
マスク層の開口内に、電解めっき法を用いて選択的に導
電層及び拡散抑制層を形成することによって、拡散抑制
層のパターニング工程が不要になるので、従来のパッケ
ージ・プロセスに比べ、リソグラフィ工程の数が最低１
回となり、プロセス・フロー短縮化と製造コストの圧縮
とを図ることができる。As described above, by selectively forming the conductive layer and the diffusion suppressing layer in the opening of the mask layer formed on the seed layer by using the electrolytic plating method, the patterning step of the diffusion suppressing layer can be performed. Eliminates the need for lithography steps of at least 1 compared to traditional packaging processes
As a result, the process flow can be shortened and the manufacturing cost can be reduced.
【００３１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、拡散抑制
層としてＮｉめっき膜を用いたが、Ｃｕめっき膜を用い
ても良い。Ｃｕめっき膜の膜厚は５μｍ以上、１０μｍ
以下であることが望ましい。５μｍ未満であると、半田
ボール中のＳｎ拡散を抑制する能力が低い。また、Ｃｕ
めっき膜の膜厚が１０μｍより厚いと、めっき処理時間
が増大するため生産性が低くなる。なお、拡散抑制層と
ハンダボールとの濡れ性がよい場合には、ハンダボール
濡れ層が形成されていなくても良い。その他、本発明
は、その要旨を逸脱しない範囲で、種々変形して実施す
ることが可能である。The present invention is not limited to the above embodiment. For example, in the above embodiment, a Ni plating film was used as the diffusion suppressing layer, but a Cu plating film may be used. The thickness of the Cu plating film is 5 μm or more and 10 μm
It is desirable that: If it is less than 5 μm, the ability to suppress Sn diffusion in the solder ball is low. Also, Cu
If the thickness of the plating film is larger than 10 μm, the plating process time increases, and the productivity decreases. When the diffusion suppressing layer and the solder ball have good wettability, the solder ball wet layer may not be formed. In addition, the present invention can be variously modified and implemented without departing from the gist thereof.
【００３２】[0032]
【発明の効果】以上説明したように本発明によれば、シ
ード層上に形成されたマスク層の開口内に、電解めっき
法を用いて選択的に導電層及び拡散抑制層を形成するこ
とによって、拡散抑制層のパターニング工程が不要にな
るので、従来のパッケージ・プロセスに比べ、リソグラ
フィ工程の数が最低１回となり、プロセス・フロー短縮
化と製造コストの圧縮とを図ることができる。As described above, according to the present invention, a conductive layer and a diffusion suppressing layer are selectively formed in an opening of a mask layer formed on a seed layer by using an electrolytic plating method. Since the patterning step of the diffusion suppressing layer is not required, the number of lithography steps is at least one as compared with the conventional package process, so that the process flow can be shortened and the manufacturing cost can be reduced.
【図１】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。FIG. 1 is a process sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。FIG. 2 is a process cross-sectional view showing a manufacturing process of the semiconductor device according to one embodiment of the present invention.
【図３】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。FIG. 3 is a plan view showing a manufacturing step of the semiconductor device according to the embodiment of the present invention.
【図４】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。FIG. 4 is a plan view showing a manufacturing process of the semiconductor device according to one embodiment of the present invention.
【図５】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。FIG. 5 is a plan view showing a manufacturing step of the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。FIG. 6 is a plan view showing a step of manufacturing the semiconductor device according to the embodiment of the present invention.
【図７】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。FIG. 7 is a plan view showing a manufacturing step of the semiconductor device according to the embodiment of the present invention.
【図８】パッド電極１１４，再配置配線１２３，及び開
口１２５の配置関係を示す図。FIG. 8 is a diagram showing an arrangement relationship between a pad electrode 114, a relocation wiring 123, and an opening 125.
【図９】従来の半導体装置の製造工程を示す工程断面
図。FIG. 9 is a process sectional view showing a manufacturing process of a conventional semiconductor device.
【図１０】従来の半導体装置の製造工程を示す工程断面
図。FIG. 10 is a process cross-sectional view showing a manufacturing process of a conventional semiconductor device.
１０１…シリコン基板 １０２…素子分離絶縁膜 １０３…ゲート絶縁膜 １０４…ゲート電極 １０５…ドレイン拡散層 １０６…プラグ電極 １０７…第１の層間絶縁膜 １０８…第１の配線 １０９…第２の層間絶縁膜 １１０…第１のスルーホール １１１…第２の配線 １１２…第３の層間絶縁膜 １１３…第２のスルーホール １１４…パッド電極 １１６…Ｔｉ膜（シード層） １１７…Ｎｉ／Ｐｄ積層膜（シード層） １１８…レジスト膜（マスク層） １１９…開口 １２０…導電層 １２１…拡散抑制層 １２２…ハンダ濡れ層 １２３…再配置配線 １２４…保護膜 １２５…開口 １２６…ハンダボール DESCRIPTION OF SYMBOLS 101 ... Silicon substrate 102 ... Element isolation insulating film 103 ... Gate insulating film 104 ... Gate electrode 105 ... Drain diffusion layer 106 ... Plug electrode 107 ... First interlayer insulating film 108 ... First wiring 109 ... Second interlayer insulating film 110: first through hole 111: second wiring 112: third interlayer insulating film 113: second through hole 114: pad electrode 116: Ti film (seed layer) 117: Ni / Pd laminated film (seed layer) 118 ... resist film (mask layer) 119 ... opening 120 ... conductive layer 121 ... diffusion suppressing layer 122 ... solder wetting layer 123 ... relocation wiring 124 ... protective film 125 ... opening 126 ... solder ball
Claims (6)
が形成されたウェハに、電極パッド上に形成された再配
置配線と、再配置配線上に形成されたハンダ電極とを含
むウェハ・レベル型ＣＳＰの半導体装置の製造方法であ
って、 前記半導体素子及び該素子に電気的に接続する電極パッ
ドが形成されたウェハ上にシード層を堆積する工程と、 前記シード層上に、前記電極パッド上部を含む領域に開
口を有するマスク層を形成する工程と、 電解めっき法を用いて前記開口の底部に露出するシード
層上に選択的に、導電層と，前記ハンダ電極を構成する
元素の該導電層への拡散を抑制する拡散抑制層とを順次
堆積し、再配置配線を形成する工程と、 前記マスク層を除去した後、前記再配置配線をマスクに
前記シード層を除去する工程と、 前記再配置配線に接続するハンダ電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。1. A wafer level including a relocation wiring formed on an electrode pad and a solder electrode formed on the relocation wiring on a wafer on which an electrode pad electrically connected to a semiconductor element is formed. A method of manufacturing a semiconductor device of type CSP, comprising: depositing a seed layer on a wafer on which the semiconductor element and an electrode pad electrically connected to the element are formed; and forming the electrode pad on the seed layer. Forming a mask layer having an opening in a region including an upper portion; and selectively forming a conductive layer and an element constituting the solder electrode on the seed layer exposed at the bottom of the opening by using an electrolytic plating method. A step of sequentially depositing a diffusion suppressing layer that suppresses diffusion into the conductive layer and forming a relocation wiring; and, after removing the mask layer, removing the seed layer using the relocation wiring as a mask. Said The method of manufacturing a semiconductor device which comprises a step of forming a solder electrode connected to the placement and routing.
て、前記拡散抑制層よりハンダ電極との濡れ性が高いハ
ンダ濡れ層をさらに堆積して、再配置配線を形成するこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。2. A relocation wiring is formed by further depositing a solder wetting layer having higher wettability with a solder electrode than the diffusion suppressing layer on the diffusion suppressing layer by electrolytic plating. The method of manufacturing a semiconductor device according to claim 1.
Ｎｉ又はＣｕを含み、 前記ハンダ電極はＳｎを含むことを特徴とする請求項１
に記載の半導体装置の製造方法。3. The device according to claim 1, wherein the diffusion suppressing layer contains Ni or Cu for suppressing the diffusion of Sn, and the solder electrode contains Sn.
13. The method for manufacturing a semiconductor device according to item 5.
と、電極パッド上に形成された再配置配線と、再配置配
線上に形成されたハンダ電極とを含み、 前記再配置配線は、導電層と、該導電層上に形成され、
前記ハンダ電極中に含まれる元素が該導電層に拡散する
ことを抑制する拡散抑制層とを具備してなることを特徴
とするウェハ・レベル型ＣＳＰの半導体装置。4. A semiconductor device comprising: an electrode pad electrically connected to a semiconductor element; a relocation wiring formed on the electrode pad; and a solder electrode formed on the relocation wiring. A layer, formed on the conductive layer,
A wafer-level CSP semiconductor device, comprising: a diffusion suppressing layer that suppresses an element contained in the solder electrode from diffusing into the conductive layer.
成され、該拡散抑制層より前記ハンダ電極との濡れ性が
高いハンダ濡れ層をさらに具備することを特徴とする請
求項４に記載の半導体装置。5. The redistribution wiring according to claim 4, further comprising a solder wetting layer formed on the diffusion suppressing layer and having a higher wettability with the solder electrode than the diffusion suppressing layer. 13. The semiconductor device according to claim 1.
散抑制層はＮｉ又はＣｕを含むことを特徴とする請求項
４に記載の半導体装置。6. The semiconductor device according to claim 4, wherein said solder electrode contains Sn, and said diffusion suppressing layer contains Ni or Cu.
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| CN108962774A (en) * | 2017-05-27 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | A method of it improves and reroutes layer surface uniformity |
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2001
- 2001-01-09 JP JP2001001449A patent/JP2002208654A/en active Pending
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| CN108962774A (en) * | 2017-05-27 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | A method of it improves and reroutes layer surface uniformity |
| CN108962774B (en) * | 2017-05-27 | 2020-08-04 | 中芯国际集成电路制造(上海)有限公司 | Method for improving surface uniformity of redistribution layer |
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