JP2002208613A - 半導体装置 - Google Patents

半導体装置

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JP2002208613A JP2001005023A JP2001005023A JP2002208613A JP 2002208613 A JP2002208613 A JP 2002208613A JP 2001005023 A JP2001005023 A JP 2001005023A JP 2001005023 A JP2001005023 A JP 2001005023A JP 2002208613 A JP2002208613 A JP 2002208613A
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弘文 堀田
Kazuhisa Kobayashi
和久 小林
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Abstract

(57)【要約】 【課題】 半導体ペレットの突起電極とこの突起電極よ
り幅狭のパッド電極を重ね合わせ加圧すると突起電極が
薄い場合には半導体ペレットを損傷することがあった。 【解決手段】 絶縁基板上にパッド電極を形成した配線
基板と突起電極を形成した半導体ペレットとを対向させ
て突起電極をパッド電極に重合させて加圧し電気的に接
続した半導体装置において、上記突起電極は端面が略平
坦に形成され、パッド電極は前記突起電極より厚くかつ
幅狭に形成され、パッド電極の重合端面部分が突起電極
に圧入される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に突起電極を有する半導体ペレットとパッド電極を形
成した配線基板とを一体化した構造の半導体装置に関す
る。
【0002】
【従来の技術】例えばノート型パーソナルコンピュータ
や携帯電話、ディジタルカメラなどの可搬型電子回路装
置は持ち運びに最適な寸法で軽量であることが要求さ
れ、これに用いられる電子部品も小型化が要求されてい
る。この要求に応えるため電子部品本体そのものを小型
化してパッケージの外形寸法を縮小したり電子部品本体
の外形寸法は従来と同じかやや大きくなっても電子部品
本体内部に多数の電子回路素子を集積し多機能化するこ
とにより実質的に小型化している。
【0003】この種半導体装置の一例を図4から説明す
る。図において、1は配線基板で、セラミックや耐熱性
絶縁性の樹脂などからなる絶縁基板2の一方の主面上に
多数のパッド電極3を平行状または環状に形成してい
る。4は電子部品本体である半導体ペレットで、内部に
多数の半導体素子(図示せず)を形成した半導体基板5
の一主面周縁部に多数の突起電極6を形成している。こ
の突起電極6は図示例では先端にボールを形成したワイ
ヤを半導体基板5に圧着し圧潰したボール近傍でワイヤ
を切断することにより形成されており、基部が径大で中
間部乃至端部が径小の異径電極である。この配線基板1
のパッド電極3は半導体ペレット4の突起電極6と対応
する位置に配置され、パッド電極3上に突起電極6の先
端を重合させ加圧して突起電極6を軸方向に圧縮し周面
を膨出させて一部が塑性変形した状態でパッド電極3に
接続されている。7は配線基板1と半導体ペレット4の
間に充填された封止用の樹脂で、両者を接着して一体化
し、配線基板1と半導体ペレット4間の熱膨張係数差に
よる応力がパッド電極3と突起電極6の電気的接続部分
に集中するのを防止するとともに外気に含まれる湿気や
腐食性ガスによって半導体ペレット4表面の配線パター
ン(図示せず)や電極重合部が腐食されるのを防止して
いる。配線基板1のパッド電極3を形成した面とは反対
側の面にはパッド電極3より径大の導電ランド8が形成
され、この導電ランド8をパッド電極3と電気的に接続
するとともに半田球などを接続して外部接続用の電極9
を形成している。
【0004】この半導体装置10は、平面寸法が半導体
ペレット4よりやや大きく、配線基板1、半導体ペレッ
ト4のそれぞれの厚みと重合した電極3、6の高さで決
定される厚さにできるため小型化が可能である。半導体
ペレット4として一辺が数mm〜十数mmの半導体基板
5に基部径が60〜100μm、小径部の径が15〜2
5μm、高さ70〜90μmの異径突起電極6を200
μmピッチで数10〜数百個形成したものを用い、配線
基板1として一辺が100μm、厚さ12〜18μmの
銅層上に厚さ2〜5μmのニッケル層、厚さ0.03〜
1μmの金層を積層したパッド電極3を形成したものを
用い、突起電極6をパッド電極3上に加圧すると、異径
の突起電極6はその径小部の断面積に比して十分広い面
積のパッド電極3に当接し圧着されるため、電極重合部
に加えられた加圧力はパッド電極3全体に分散され、突
起電極6は高さが45〜50μmに圧縮され、小径部が
膨出して直径20〜35μmとなる。配線基板1がセラ
ミックなど硬質の絶縁基板2を用いたものではパッド電
極3は加圧されても変形しないため、配線基板1上の異
なる位置にある各電極3、6の接続品質は一定である。
また絶縁基板2としてポリイミド樹脂など加圧されると
わずかに軟化する樹脂を用いた配線基板1ではパッド電
極3の中央部を突起電極6先端の径小部で加圧すると、
パッド電極3の中央部が窪んだ状態で対称に湾曲変形す
るが各電極3、6の接続品質は問題ない。
【0005】しかしながら突起電極6とパッド電極3の
位置がずれると、パッド電極3の湾曲変形が非対象とな
り、突起電極6が傾くため各電極を正確に位置決めする
必要がある。さらには配線基板1として硬質で微細なガ
ラス繊維を織り上げたガラス織布をエポキシ樹脂で被覆
したガラスエポキシ基板を絶縁基板2としたものがあ
る。直径3〜5μmのガラス繊維を数十〜数百本束ね、
これを縦横に織り上げると厚さ50〜125μm、一方
向の凹凸周期が数百〜千数百μm、凹凸深さが10〜5
0μmの織布が得られ、この織布を数枚積層してエポキ
シ樹脂を含浸し、この含浸体の両面をさらに表層樹脂で
被覆することによりガラスエポキシ樹脂基板が得られ
る。
【0006】
【発明が解決しようとする課題】ところで配線基板1を
構成する絶縁基板2としてガラスエポキシ樹脂基板を用
いたものでは、ガラス織布表面に凹凸があるため絶縁基
板2表面からガラス織布までの樹脂(表層樹脂)の厚み
が配線基板1上の場所により異なる。一方、配線基板1
の厚みは半導体装置の厚みと関係し、配線基板1を薄く
することにより薄い半導体装置を実現できるが、ガラス
エポキシ樹脂基板では表層の樹脂厚みの厚い部分と薄い
部分の比が大きくなる。またガラス織布はガラス繊維束
を縦横に織り上げているため繊維束の一方向の凹凸周期
長さ数百〜千数百μmの1/2の間隔で凸部が隣接配置
される。そのためガラス織布の凹部位置の樹脂が厚い部
分ではパッド電極3が樹脂中に深く押し込まれ、ガラス
織布の凸部位置の樹脂厚が薄い部分ではパッド電極3の
沈み込み量は小さく、凹部と凸部の中間位置ではパッド
電極3の中央に突起電極6を当接させたとしてもガラス
織布表面の傾斜によりパッド電極3が傾き易くなるた
め、基板1上の電極位置により電極3、6の接続品質が
ばらつくという問題があった。
【0007】本出願人は特願平9−109954号/特
開平10−303252号公報(先行技術)にて、図5
に示す構造の半導体装置11を提案している。図におい
て12は配線基板で、絶縁基板13上にパッド電極14
を形成している。15は半導体ペレットで、半導体基板
16の一主面に金めっきにより端面が平坦な突起電極1
7を形成している。18は配線基板12と半導体ペレッ
ト15間に充填された封止用樹脂を示す。この半導体装
置11は図4半導体装置と同様に配線基板12に外部接
続用の電極が形成されるが図示省略している。
【0008】この半導体装置11は突起電極17より幅
狭のパッド電極14を突起電極17の平坦面に圧入させ
ることにより各電極14、17の電気的接続を良好にし
たものであるが、図4半導体装置と比較するとパッド電
極14の絶縁基板13に接する断面積が小さいため加圧
力が集中し易く、加圧と同じに加熱されるとパッド電極
14は樹脂基板内に沈み込むため電極重合部の加圧力が
安定せず電気的接続も不安定になるという問題があっ
た。この問題は突起電極17の高さがばらつくと顕著と
なり隣接する突起電極より低い突起電極がパッド電極に
当接してもパッド電極が樹脂基板に沈み込むと突起電極
との間で十分な加圧力が得られず、電気的接続強度が低
下するという問題があった。
【0009】また図5に示すように突起電極14の厚さ
を十分大きく設定しておけばパッド電極14が圧入され
ても半導体基板16が損傷することはないが、高価な貴
金属である金を多量に使用すると半導体装置が高価にな
るという問題があり、突起電極17の厚みを薄くすると
パッド電極17から加圧力が集中し、半導体基板16を
損傷する虞もあった。さらに絶縁基板13としてガラス
エポキシ樹脂基板を用いたものでは電極位置によって絶
縁基板13の表層樹脂の厚みが異なりパッド電極14の
埋没深さが異なるだけでなく幅狭のパッド電極14は傾
斜し易く、傾斜の状態も電極位置毎に異なるため、配線
基板12上の電極位置によって各電極14、17の接続
状態のばらつきが大きいという問題があった。このよう
な問題は半導体ペレット15の電極数を増大させるため
に突起電極17の径を縮小し配列ピッチを狭めたもので
顕著であった。
【0010】
【課題を解決するための手段】本発明は上記課題の解決
を目的として提案されたもので、突起電極を形成した半
導体ペレットと絶縁基板上にパッド電極を形成した配線
基板とを対向させて突起電極とパッド電極とを重合させ
て加圧し電気的に接続した半導体装置において、上記突
起電極は端面が略平坦に形成され、パッド電極は絶縁基
板上に積層した導電パターンの一部を前記突起電極より
幅狭かつ突起電極より高くすることにより形成され、パ
ッド電極の重合部分が突起電極に圧入されたことを特徴
とする半導体装置を提供する。
【0011】
【発明の実施の形態】本発明による半導体装置は端面が
略平坦に形成された突起電極に、突起電極より幅狭でか
つ高く形成されたパッド電極を圧入したもので、突起電
極は軟らかい金をめっきすることにより形成され、さら
にパッド電極は配線基板側が金より硬質の導電部材より
なり突起電極と重合する面が金がめっきされている。本
発明による半導体装置はパッド電極の突起電極への圧入
深さを1〜10μmとすることにより十分な接続強度を
得ることが出来る。また突起電極の厚みとパッド電極の
突起電極への圧入深さの比を2〜5とすることにより、
パッド電極を突起電極に圧入する際に突起電極を介して
半導体基板に伝達される加圧力によって半導体基板が損
傷を受けるのを防止することが出来る。
【0012】
【実施例】以下に本発明の実施例を図1及び図2から説
明する。図1は正面図、図2は左側面図を示す。図にお
いて、19は配線基板で、絶縁基板20上の所定位置に
パッド電極21を形成している。この配線基板19は絶
縁基板20としてガラスエポキシ樹脂基板を用いたもの
で、パッド電極21は図示省略するが絶縁基板20に積
層した銅箔をエッチングして微細パターンとしこの上に
ニッケル層、金層を順次積層形成している。一般的に用
いられるガラスエポキシ樹脂基板では導電パターンの銅
層の厚さは12〜18μmで、この銅層に厚さ2〜5μ
mのニッケル層、厚さ0.03〜1μmの金層を順次積
層し厚さ約15〜24μmのパッド電極21を形成して
いる。22は半導体ペレットで、半導体基板23の一主
面に多数の突起電極24を形成している。この突起電極
24は金めっきにより厚さ10〜15μm、一辺長さが
100μの方形で端面が略平坦に形成されている。この
突起電極24に対して前記パッド電極21は幅が約50
μm、長さが100μm以上に設定される。上記パッド
電極21に突起電極24を重合させ加圧しつつ加熱して
接続する熱圧着法または加圧して加熱しつつ超音波振動
を付与して接続する超音波接続法により電気的に接続さ
れる。25は半導体ペレット22と配線基板19の間に
充填された封止用の樹脂を示す。この樹脂25は粘稠性
樹脂を予め半導体ペレット22が対向する配線基板19
上に供給し各電極を接続した後、加熱硬化させてもよい
し、各電極を接続した後、配線基板19と半導体ペレッ
ト22の間に粘稠性樹脂を供給し、この樹脂を加熱硬化
させてもよい。
【0013】この半導体装置26は図5半導体装置11
と同様にパッド電極21の幅が突起電極24の幅より狭
く形成され、各電極21、24を重合加圧することによ
りパッド電極21の一部が突起電極24に圧入される
が、突起電極24の厚さをパッド電極21の厚さより低
くした点で図5半導体装置と異なる。この半導体装置は
半導体ペレット22の加熱温度を180〜250℃と
し、バンプ当り0.1〜0.6N(10〜60gf)の
荷重をかけたとき、パッド電極21は突起電極24の表
面から1〜10μm圧入され、各電極間を十分な強度で
接続できた。パッド電極21は加熱、加圧により軟化し
た配線基板19内に3〜10μm沈み込むが、パッド電
極21の厚みを突起電極24より高く設定したので突起
電極24の厚さがばらついて加圧開始当初はパッド電極
21と接触させることができない電極があったとして
も、突起電極24によって加圧されたパッド電極21が
図3に示すように樹脂基板20に沈み込むとにより相対
的に加圧開始当初接触していなかった突起電極24とパ
ッド電極21の距離が短時間で接近して当接し各電極間
を接続することができる。そのためめっき条件のばらつ
きによって生じる突起電極24の高さのばらつきを許容
することができる。
【0014】また突起電極24の厚みが小さいとパッド
電極21からの応力が半導体基板23に及び微細なクラ
ックを生じ電気的な接続を損なう虞があるが、前記圧入
深さに対して突起電極14の厚さを2〜5倍に設定する
ことにより加圧による半導体ペレット22の損傷を防止
できた。そのため配線基板19としてガラス織布によっ
て表層樹脂の厚みがパッド電極位置によって異なるガラ
スエポキシ樹脂基板を用いても半導体ペレット22を損
傷することなく各電極間の電気的接続を確実に出来る。
またこのように突起電極24を比較的薄く出来るため高
価な金の使用量を低減でき安価な半導体装置を実現出来
る。
【0015】尚、本発明は上記実施例にのみ限定される
ものではなく例えば、配線基板19としてガラスエポキ
シ樹脂基板だけでなく、単層の樹脂フィルム基板やセラ
ミックを用いた配線基板を適用することが出来る。
【0016】
【発明の効果】以上のように本発明によれば突起電極の
高さのばらつき、突起電極が重合するパッド電極下部の
状態がばらついても電極間の接続を確実にできる半導体
装置を実現できる。
【図面の簡単な説明】
【図1】 本発明の実施例を示す半導体装置の正断面図
【図2】 図1半導体装置の左側断面図
【図3】 図1半導体装置の要部拡大側断面図
【図4】 従来の半導体装置の一例を示す正断面図
【図5】 従来の半導体装置の他の例を示す正断面図
【符号の説明】
19 配線基板 20 絶縁基板 21 パッド電極 22 半導体ペレット 23 半導体基板 24 突起電極 25 樹脂 26 半導体装置

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】絶縁基板上にパッド電極を形成した配線基
    板と突起電極を形成した半導体ペレットとを対向させて
    突起電極をパッド電極に重合させて加圧し電気的に接続
    した半導体装置において、 上記突起電極は端面が略平坦に形成され、パッド電極は
    前記突起電極より厚くかつ幅狭に形成され、パッド電極
    の重合端面部分が突起電極に圧入されたことを特徴とす
    る半導体装置。
  2. 【請求項2】突起電極が金めっきにより形成されたこと
    を特徴とする請求項1に記載の半導体装置。
  3. 【請求項3】パッド電極は、絶縁基板側が金より硬質の
    導電部材よりなり突起電極と重合する面が金めっきされ
    たことを特徴とする請求項2に記載の半導体装置。
  4. 【請求項4】パッド電極の突起電極への圧入深さを1〜
    10μmとしたことを特徴とする請求項1に記載の半導
    体装置。
  5. 【請求項5】突起電極の厚みとパッド電極の突起電極へ
    の圧入深さの比を2〜5としたことを特徴とする請求項
    4に記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008072510A1 (ja) * 2006-12-15 2008-06-19 Sharp Kabushiki Kaisha 半導体装置
JP2008182283A (ja) * 2008-04-21 2008-08-07 Sharp Corp 半導体装置
CN109545730A (zh) * 2017-09-21 2019-03-29 三星电子株式会社 支撑基板、电子器件制造方法、半导体封装件及制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008072510A1 (ja) * 2006-12-15 2008-06-19 Sharp Kabushiki Kaisha 半導体装置
JP2008182283A (ja) * 2008-04-21 2008-08-07 Sharp Corp 半導体装置
JP4750149B2 (ja) * 2008-04-21 2011-08-17 シャープ株式会社 半導体装置
CN109545730A (zh) * 2017-09-21 2019-03-29 三星电子株式会社 支撑基板、电子器件制造方法、半导体封装件及制造方法
US11908727B2 (en) 2017-09-21 2024-02-20 Samsung Electronics Co., Ltd. Support substrates, methods of fabricating semiconductor packages using the same, and methods of fabricating electronic devices using the same

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