JP2002204243A - Multiplex communication device for vehicle - Google Patents
Multiplex communication device for vehicleInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、車両用多重通信装
置にかかり、特に複数のＣＰＵを内蔵する電子制御機器
（ＥＣＵ）と外部装置との間で好適な多重通信を可能に
するための技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplex communication apparatus for a vehicle, and more particularly to a technique for enabling suitable multiplex communication between an electronic control unit (ECU) having a plurality of CPUs and an external device. About.
【０００２】[0002]
【従来の技術】この種の車両用通信装置では、ＥＣＵ
（電子制御機器）内に複数のＣＰＵを設け、外部通信バ
スを介して他のＥＣＵ等との通信を行わせるよう構成さ
れている。その概略構成を図１２に示す。図１２では、
ＥＣＵ４０は２つのＣＰＵ４１，４２を備え、これらＣ
ＰＵ４１，４２間ではＤＭＡ通信等によりデータが送受
信される（ＣＰＵ間通信１）。また、一方のＣＰＵ４１
が通信ＩＣ４３に接続されており、このＣＰＵ４１と通
信ＩＣ４３との間でデータが送受信される（ＣＰＵ間通
信２）。更に、通信ＩＣ４３では、外部通信バス４４を
介して図示しない外部装置との間でデータが送受信され
る。2. Description of the Related Art In a vehicle communication device of this type, an ECU is used.
A plurality of CPUs are provided in the (electronic control device) to communicate with another ECU or the like via an external communication bus. FIG. 12 shows a schematic configuration thereof. In FIG.
The ECU 40 has two CPUs 41 and 42,
Data is transmitted and received between the PUs 41 and 42 by DMA communication or the like (inter-CPU communication 1). Also, one CPU 41
Is connected to the communication IC 43, and data is transmitted and received between the CPU 41 and the communication IC 43 (inter-CPU communication 2). Further, the communication IC 43 transmits and receives data to and from an external device (not shown) via the external communication bus 44.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら上記従来
技術では、図１２において、ＣＰＵ４２が外部通信バス
４４に対してデータを送信する場合、ＣＰＵ４２→ＣＰ
Ｕ４１→通信ＩＣ４３→外部通信バス４４といった順序
でデータを送信しなければならない。また逆に、ＣＰＵ
４２が外部通信バス４４からデータを受信する場合に
は、外部通信バス４４→通信ＩＣ４３→ＣＰＵ４１→Ｃ
ＰＵ４２といった順序でデータを受信しなければならな
い。そのため、ＣＰＵ４１にとって関係の無いタイミン
グにおいてもＣＰＵ４２の送受信に応じてＣＰＵ４１が
通信に介在してしまう。それにより、本来通信したいＣ
ＰＵ４２にとって送受信タイミングが遅れるといった問
題が生じていた。外部通信バス４４との送受信の遅れ
は、各種制御の遅れとなり、例えばメータＥＣＵではメ
ータ表示の遅れ等が生じる。However, in the prior art described above, when the CPU 42 transmits data to the external communication bus 44 in FIG.
Data must be transmitted in the order of U41 → communication IC43 → external communication bus 44. Conversely, CPU
42 receives data from the external communication bus 44, the external communication bus 44 → the communication IC 43 → the CPU 41 → C
Data must be received in the order of PU42. Therefore, even at a timing irrelevant to the CPU 41, the CPU 41 intervenes in the communication in accordance with the transmission and reception of the CPU. As a result, the C
There has been a problem that the transmission / reception timing is delayed for the PU 42. A delay in transmission / reception to / from the external communication bus 44 causes a delay in various controls. For example, in the meter ECU, a delay in meter display occurs.
【０００４】また、図１２の構成では、ＣＰＵ間通信１
及びＣＰＵ間通信２の通信負荷の増大を招く。通信負荷
に関しては、負荷の増大に伴いＣＰＵ４１，４２間で一
定周期で通信していたデータが定期的に送受信できなく
なることもある。これが発生すると、エンジンＥＣＵに
おいてエンジンのトルク制御の遅れ等が生じる。[0004] In the configuration of FIG.
In addition, the communication load of the inter-CPU communication 2 is increased. With respect to the communication load, data that has been communicated between the CPUs 41 and 42 at a constant cycle may not be able to be periodically transmitted and received as the load increases. When this occurs, a delay in engine torque control or the like occurs in the engine ECU.
【０００５】一方近年では、車両用多重通信ネットワー
クが多数のＥＣＵにより構築され、各ＥＣＵ間で送受信
されるデータ量が膨大なものになりつつある。そのた
め、ＥＣＵ間通信を簡素化することが盛んに検討されて
いる。On the other hand, in recent years, a multiplex communication network for vehicles has been constructed by a large number of ECUs, and the amount of data transmitted and received between the ECUs has become enormous. Therefore, simplification of communication between ECUs has been actively studied.
【０００６】本発明は、上記問題に着目してなされたも
のであって、その目的とするところは、データ送受信が
遅れる等の不都合を解消し、更に通信処理の簡素化を図
ることができる車両用多重通信装置を提供することであ
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to solve the problem of delay in data transmission / reception and the like, and to further simplify the communication processing. To provide a multiplex communication device.
【０００７】[0007]
【課題を解決するための手段】請求項１に記載の発明で
は、電子制御機器内において複数のＣＰＵが通信回路に
各々接続されるので、各ＣＰＵは通信回路との間で直接
的にデータ送受信を行うことができる。従って、特定の
ＣＰＵだけが通信回路に接続される従来構成（図１２）
とは異なり、データ送受信の遅れが解消できると共に、
ＣＰＵ間通信の負荷が大幅に軽減できる。According to the first aspect of the present invention, since a plurality of CPUs are connected to the communication circuit in the electronic control device, each CPU directly transmits and receives data to and from the communication circuit. It can be performed. Therefore, the conventional configuration in which only a specific CPU is connected to the communication circuit (FIG. 12)
Unlike, you can eliminate the delay of data transmission and reception,
The load of communication between CPUs can be greatly reduced.
【０００８】また、外部装置との間で送受信されるデー
タは個別の識別コードを持っており、複数のＣＰＵは、
各々受信したいデータの識別コードを通信回路に送信し
ておく。そして、通信回路は、外部装置からのデータ受
信の都度、当該通信回路内に設けた受信バッファに受信
データを一旦格納し、その後複数のＣＰＵから各々送信
された識別コードに基づき、受信データを該当するＣＰ
Ｕに送信する。つまり、受信バッファに一旦格納された
受信データは、識別コードを判別することにより各ＣＰ
Ｕに振り分けて送信される。従って、複数のＣＰＵで
は、各々に必要なデータのみが受信できるようになり、
通信処理の簡素化を図ることができる。Further, data transmitted / received to / from an external device has an individual identification code, and a plurality of CPUs
The identification code of the data to be received is transmitted to the communication circuit. Then, each time data is received from the external device, the communication circuit temporarily stores the received data in a reception buffer provided in the communication circuit, and thereafter applies the received data to the corresponding buffer based on the identification codes transmitted from the plurality of CPUs. CP to do
Send to U. In other words, the reception data once stored in the reception buffer is used for each CP by determining the identification code.
It is distributed to U and transmitted. Therefore, a plurality of CPUs can receive only necessary data for each,
Communication processing can be simplified.
【０００９】また、請求項２に記載の発明では、通信回
路には複数のＣＰＵ毎に受信バッファが各々設けられて
おり、複数のＣＰＵから送信された識別コードが各受信
バッファに割り振られる。この場合、各受信バッファで
は、各々に対応するＣＰＵ毎にそれに見合う識別コード
が格納され、その識別コードに合わせて受信データが格
納されることとなる。これにより、ＣＰＵ毎の受信デー
タの振り分けが確実に実施できるようになる。According to the second aspect of the present invention, the communication circuit is provided with a receiving buffer for each of the plurality of CPUs, and the identification code transmitted from the plurality of CPUs is allocated to each of the receiving buffers. In this case, each reception buffer stores an identification code corresponding to the corresponding CPU, and stores reception data in accordance with the identification code. As a result, the distribution of the received data for each CPU can be reliably performed.
【００１０】請求項３に記載の発明では、通信回路は、
複数のＣＰＵから送信されてくる識別コードに基づいて
データ振分けテーブルを作成すると共に、該テーブルを
用い、受信データの識別コードがどのＣＰＵの受信デー
タであるかを特定する。この場合、データ振分けテーブ
ルを用いることにより、請求項２と同様にＣＰＵ毎の受
信データの振り分けが確実に実施できるようになる。な
おこの場合、受信バッファをＣＰＵ毎に設ける必要はな
い。According to the third aspect of the present invention, the communication circuit includes:
A data distribution table is created based on the identification codes transmitted from the plurality of CPUs, and the table is used to specify which CPU receives the identification code of the received data. In this case, by using the data distribution table, the distribution of the received data for each CPU can be reliably performed as in the second aspect. In this case, it is not necessary to provide a reception buffer for each CPU.
【００１１】上記請求項３の発明では、請求項４に記載
したように、通信回路の受信バッファでは、複数のＣＰ
Ｕから送信されてくる識別コードが連続的に割り振ら
れ、該コード毎に受信データの記憶領域が設けられると
良い。According to the third aspect of the present invention, as described in the fourth aspect, the reception buffer of the communication circuit includes a plurality of CPs.
It is preferable that identification codes transmitted from U are continuously allocated, and a storage area for received data is provided for each code.
【００１２】請求項５に記載の発明では、電子制御機器
への電源投入直後において、複数のＣＰＵは、各々に受
信したいデータの識別コードを通信回路に送信する。こ
れにより、電子制御機器への電源投入後において、所望
のデータ受信が実現できるようになる。According to the fifth aspect of the present invention, immediately after the power supply to the electronic control device is turned on, the plurality of CPUs each transmit an identification code of data to be received to the communication circuit. As a result, desired data reception can be realized after the power supply to the electronic control device is turned on.
【００１３】請求項６に記載の発明では、複数のＣＰＵ
は、車載エンジンの運転状態又は車両走行状態に応じ
て、通信回路へ送信する識別コードを変更する。例え
ば、エンジンの高回転域とそれ以外の回転域とでは、Ｃ
ＰＵの演算負荷が異なるため必要となるデータも相違す
る。それ故、エンジン回転域に応じて前記識別コードを
変更する。この場合、エンジン回転数をはじめとするエ
ンジン運転状態、又は車両走行状態に応じて受信データ
を変更すれば、受信データがより一層適切に管理できる
ようになる。According to the present invention, a plurality of CPUs are provided.
Changes the identification code transmitted to the communication circuit according to the operating state of the vehicle-mounted engine or the running state of the vehicle. For example, in the high engine speed range and other engine speed ranges, C
The required data is also different due to the different calculation loads of the PUs. Therefore, the identification code is changed according to the engine speed range. In this case, if the reception data is changed according to the engine operating state including the engine speed or the vehicle running state, the reception data can be managed more appropriately.
【００１４】[0014]
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。本実施の形態の車載用電子制御機器（ＥＣＵ）
は、複数のＣＰＵを備えるマルチＣＰＵシステムを構築
するものであり、車両の走行状態やエンジンの運転状態
等を制御する。本実施の形態のＥＣＵは特に、２個のＣ
ＰＵで１個の通信ＩＣ（通信回路）を共用するシステム
を実現するものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described below with reference to the drawings. In-vehicle electronic control device (ECU) of the present embodiment
Is for constructing a multi-CPU system including a plurality of CPUs, and controls a running state of a vehicle, an operating state of an engine, and the like. The ECU according to the present embodiment particularly has two C
A system in which one communication IC (communication circuit) is shared by PUs is realized.
【００１５】図１は、ＥＣＵの概要を示すブロック図で
ある。同図において、ＥＣＵ１０は、第１ＣＰＵ１１と
第２ＣＰＵ１２と通信ＩＣ１３とを備える。第１及び第
２ＣＰＵ１１，１２間ではＤＭＡ通信等によりデータが
送受信される。通信ＩＣ１３は、それぞれのＣＰＵ１
１，１２との間で個別に通信を行う。また、通信ＩＣ１
３は、ＥＣＵ１０外部の外部通信バス１４に接続されて
いる。つまり、第１及び第２ＣＰＵ１１，１２はそれぞ
れ、通信ＩＣ１３を介して他ＥＣＵなどの外部装置（図
示略）との通信が可能となっている。FIG. 1 is a block diagram showing an outline of the ECU. In the figure, the ECU 10 includes a first CPU 11, a second CPU 12, and a communication IC 13. Data is transmitted and received between the first and second CPUs 11 and 12 by DMA communication or the like. The communication IC 13 is provided for each CPU 1
Communication is individually performed with the communication terminals 1 and 12. Communication IC1
3 is connected to an external communication bus 14 outside the ECU 10. That is, each of the first and second CPUs 11 and 12 can communicate with an external device (not shown) such as another ECU via the communication IC 13.
【００１６】この場合、例えば第２ＣＰＵ１２が外部通
信バス１４に対してデータを送信する場合、第２ＣＰＵ
１２→通信ＩＣ１３→外部通信バス１４の順序でデータ
が送信される。また逆に、第２ＣＰＵ１２が外部通信バ
ス１４からデータを受信する場合には、外部通信バス１
４→通信ＩＣ１３→第２ＣＰＵ１２の順序でデータが受
信される。In this case, for example, when the second CPU 12 transmits data to the external communication bus 14, the second CPU 12
Data is transmitted in the order of 12 → communication IC 13 → external communication bus 14. Conversely, when the second CPU 12 receives data from the external communication bus 14,
The data is received in the order of 4 → communication IC 13 → second CPU 12.
【００１７】図２は、通信ＩＣ１３の内部構成を示すブ
ロック図である。つまり、通信ＩＣ１３は、第１及び第
２ＣＰＵ１１，１２の各々に接続される受信バッファ２
１，２２と、各ＣＰＵ１１，１２共通の送信バッファ２
３と、通信コントローラ２４とを備える。通信コントロ
ーラ２４は通信用ＩＣチップであり、送信バッファ２３
に格納した送信データを外部通信バス１４に順次送信す
る。また、同コントローラ２４は、外部通信バス１４よ
り受信した受信データを前記２つの受信バッファ２１，
２２に振り分けて格納し、更に受信バッファ２１，２２
に格納したデータを各ＣＰＵ１１，１２に対して送信す
る。但しその詳細は後述する。FIG. 2 is a block diagram showing the internal configuration of the communication IC 13. That is, the communication IC 13 is connected to the reception buffer 2 connected to each of the first and second CPUs 11 and 12.
1 and 22 and a transmission buffer 2 common to the CPUs 11 and 12
3 and a communication controller 24. The communication controller 24 is a communication IC chip.
Are sequentially transmitted to the external communication bus 14. Further, the controller 24 transfers the received data received from the external communication bus 14 to the two reception buffers 21 and
22 and stored in the receiving buffers 21 and 22.
Is transmitted to each of the CPUs 11 and 12. However, the details will be described later.
【００１８】なお一般に、通信ＩＣ１３はデータ送信処
理として、送信バッファ２３に格納した送信データを順
に外部通信バス１４に送信する機能を予め有する。その
ため、送信バッファ２３は第１及び第２ＣＰＵ１１，１
２毎に設ける必要はなく、各ＣＰＵ１１，１２共通とす
ることができる。また、各バッファ２１〜２３は、送受
信バッファ共にリングバッファ構成としても良い。Generally, the communication IC 13 has a function of transmitting the transmission data stored in the transmission buffer 23 to the external communication bus 14 in advance as a data transmission process. Therefore, the transmission buffer 23 stores the first and second CPUs 11, 1
It is not necessary to provide them for each CPU 2 and they can be common to the CPUs 11 and 12. Each of the buffers 21 to 23 may have a ring buffer configuration for both the transmission and reception buffers.
【００１９】次に、上記ＥＣＵ１０に関してデータ通信
時の作用を説明する。但しここでは、データ受信時の各
ＣＰＵ１１，１２の処理と通信コントローラ２４の処理
について詳しく説明する。Next, the operation of the ECU 10 during data communication will be described. However, here, the processing of each of the CPUs 11 and 12 and the processing of the communication controller 24 at the time of data reception will be described in detail.
【００２０】本実施の形態の車両通信システムでは、外
部通信バス１４を介してＥＣＵ間等で互いに送受信され
るデータは個別の識別コード（以下、データＩＤとい
う）を予め持っており、ＥＣＵ１０内の第１及び第２Ｃ
ＰＵ１１，１２は、データＩＤを通信ＩＣ１３に選択的
に送信することにより、各々が受信したいデータを通信
ＩＣ１３に指定する。In the vehicle communication system of the present embodiment, data exchanged between ECUs and the like via the external communication bus 14 has individual identification codes (hereinafter, referred to as data IDs) in advance. 1st and 2nd C
The PUs 11 and 12 selectively specify data to be received to the communication IC 13 by selectively transmitting the data ID to the communication IC 13.
【００２１】実際には、第１及び第２ＣＰＵ１１，１２
はそれぞれ、図３（ａ），（ｂ）の処理を実施する。す
なわち、図３（ａ）において、第１ＣＰＵ１１は、ステ
ップ１０１で初期状態（例えばＩＧスイッチのＯＮ直
後）であるか否かを判別し、初期状態であることを条件
にステップ１０２に進む。第１ＣＰＵ１１は、ステップ
１０２において、ＣＰＵ１１自身が受信したいデータの
データＩＤを通信ＩＣ１３に送信し、続くステップ１０
３で通信ＩＣ１３に対して送受信許可を指示する。In practice, the first and second CPUs 11 and 12
Perform the processes of FIGS. 3A and 3B, respectively. That is, in FIG. 3A, the first CPU 11 determines in step 101 whether or not it is in an initial state (for example, immediately after the IG switch is turned ON), and proceeds to step 102 on condition that it is in the initial state. In step 102, the first CPU 11 transmits the data ID of the data that the CPU 11 itself wants to receive to the communication IC 13, and then proceeds to step 10.
In step 3, the communication IC 13 is instructed to permit transmission and reception.
【００２２】また、図３（ｂ）において、第２ＣＰＵ１
２は、前記図３（ａ）と同様にステップ２０１で初期状
態（例えばＩＧスイッチのＯＮ直後）であるか否かを判
別し、初期状態であることを条件にステップ２０２に進
む。第２ＣＰＵ１２は、ステップ２０２において、ＣＰ
Ｕ１２自身が受信したいデータのデータＩＤを通信ＩＣ
１３に送信し、続くステップ２０３で通信ＩＣ１３に対
して送受信許可を指示する。In FIG. 3B, the second CPU 1
In step 201, as in the case of FIG. 3A, it is determined whether or not the apparatus is in an initial state (for example, immediately after the IG switch is turned on). The second CPU 12 determines in step 202 that the CP
U12 itself sends the data ID of the data it wants to receive to the communication IC
13 and instructs the communication IC 13 to permit transmission / reception in the following step 203.
【００２３】上記図３（ａ），（ｂ）の処理により各Ｃ
ＰＵ１１，１２から通信ＩＣ１３にデータＩＤが送信さ
れると、通信ＩＣ１３では、上記２つの受信バッファ２
１，２２にデータＩＤが割り振られる。つまり、図４
（ａ），（ｂ）に示すように、受信バッファ２１，２２
では、各ＣＰＵ１１，１２から指示されたデータＩＤが
割り振られ、このデータＩＤに対応する記憶領域に受信
データが逐次格納されるようになる。By the processing of FIGS. 3A and 3B, each C
When the data IDs are transmitted from the PUs 11 and 12 to the communication IC 13, the communication IC 13
Data IDs are allocated to 1 and 22, respectively. That is, FIG.
As shown in (a) and (b), the reception buffers 21 and 22
In this case, a data ID specified by each of the CPUs 11 and 12 is allocated, and the received data is sequentially stored in a storage area corresponding to the data ID.
【００２４】より具体的には、上記図３（ａ）の処理に
おいて、第１ＣＰＵ１１から通信ＩＣ１３に送信したデ
ータＩＤが「１，２，３，４，５」である場合、図４
（ａ）に示すようにそのデータＩＤ（ＩＤ＝１〜５）が
受信バッファ２１に割り振られる。また、上記図３
（ｂ）において、第２ＣＰＵ１２から通信ＩＣ１３に送
信したデータＩＤが「５，６，７，８，９」である場
合、図４（ｂ）に示すようにそのデータＩＤ（ＩＤ＝５
〜９）が受信バッファ２２に割り振られる。なおここ
で、ＩＤ＝５は両方の受信バッファ２１，２２で重複す
るが、これは第１及び第２ＣＰＵ１１，１２で共に受信
したい共通データであることを意味する。More specifically, when the data ID transmitted from the first CPU 11 to the communication IC 13 is “1, 2, 3, 4, 5” in the process of FIG.
The data ID (ID = 1 to 5) is allocated to the reception buffer 21 as shown in FIG. In addition, FIG.
In FIG. 4B, when the data ID transmitted from the second CPU 12 to the communication IC 13 is “5, 6, 7, 8, 9”, the data ID (ID = 5) as shown in FIG.
To 9) are allocated to the reception buffer 22. Here, although ID = 5 is duplicated in both the reception buffers 21 and 22, this means that the first and second CPUs 11 and 12 are common data to be received together.
【００２５】また、通信コントローラ２４は、図５，図
６の処理を実行する。ここで、図５は、受信データを受
信バッファ２１，２２に格納するための処理であり、外
部通信バス１４からのデータ受信のタイミング、或いは
一定の時間周期で実施される。図５において、ステップ
３０１では、外部通信バス１４を介しての受信データが
有るか否かを判別する。この場合、受信データ有りであ
ることを条件にステップ３０２に進み、その受信データ
を受信バッファ２１，２２に格納する。このとき、通信
コントローラ２４は、受信データのデータＩＤを確認
し、そのデータＩＤに対応する受信バッファに対してデ
ータを格納する。The communication controller 24 executes the processing shown in FIGS. FIG. 5 shows a process for storing received data in the reception buffers 21 and 22. The process is performed at a timing of receiving data from the external communication bus 14 or at a constant time period. In FIG. 5, in step 301, it is determined whether or not there is data received via the external communication bus 14. In this case, the process proceeds to step 302 on condition that there is received data, and the received data is stored in the reception buffers 21 and 22. At this time, the communication controller 24 checks the data ID of the received data, and stores the data in the reception buffer corresponding to the data ID.
【００２６】また、図６は、受信バッファ２１，２２に
一旦格納したデータを第１及び第２ＣＰＵ１１，１２に
対して送信するための処理であり、外部通信バス１４か
らのデータ受信のタイミング、ＣＰＵ１１，１２からの
データ受信要求を受信したタイミング、或いは一定の時
間周期で実施される。図６において、ステップ４０１で
は、受信バッファ２１のデータを第１ＣＰＵ１１に対し
て送信する。また、ステップ４０２では、受信バッファ
２２のデータを第２ＣＰＵ１２に対して送信する。FIG. 6 shows a process for transmitting the data once stored in the reception buffers 21 and 22 to the first and second CPUs 11 and 12. The timing for receiving data from the external communication bus 14 and the CPU 11 , 12 at a timing when a data reception request is received, or at a fixed time period. In FIG. 6, in step 401, the data in the reception buffer 21 is transmitted to the first CPU 11. In step 402, the data in the reception buffer 22 is transmitted to the second CPU 12.
【００２７】上記通信コントローラ２４の処理によれ
ば、外部装置（他ＥＣＵなど）からデータを受信した
際、受信データは、データＩＤに対応させて受信バッフ
ァ２１，２２の少なくとも何れかに格納された後、各々
該当するＣＰＵ１１，１２に振り分けて送信される。According to the processing of the communication controller 24, when data is received from an external device (such as another ECU), the received data is stored in at least one of the reception buffers 21 and 22 in association with the data ID. Thereafter, they are distributed to the corresponding CPUs 11 and 12 and transmitted.
【００２８】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。ＥＣＵ１０内において第１及び
第２ＣＰＵ１１，１２が通信ＩＣ１３に各々接続される
ので、各ＣＰＵ１１，１２は通信ＩＣ１３との間で直接
的にデータ送受信を行うことができる。従って、特定の
ＣＰＵだけが通信ＩＣに接続される従来構成（図１２）
とは異なり、データ送受信の遅れが解消できると共に、
ＣＰＵ間通信の負荷が大幅に軽減できる。また、第１及
び第２ＣＰＵ１１，１２から送信されるデータＩＤ（識
別コード）により受信バッファ２１，２２を割り振り、
そのデータＩＤに応じて受信データを各ＣＰＵ１１，１
２に振り分けて送信するので、各ＣＰＵ１１，１２で
は、各々に必要なデータのみが受信できるようになる。
従って、通信処理の簡素化を図ることができる。According to the embodiment described in detail above, the following effects can be obtained. Since the first and second CPUs 11 and 12 are connected to the communication IC 13 in the ECU 10, each of the CPUs 11 and 12 can directly transmit and receive data to and from the communication IC 13. Therefore, the conventional configuration in which only a specific CPU is connected to the communication IC (FIG. 12)
Unlike, you can eliminate the delay of data transmission and reception,
The load of communication between CPUs can be greatly reduced. Also, the receiving buffers 21 and 22 are allocated by the data IDs (identification codes) transmitted from the first and second CPUs 11 and 12,
The received data is transmitted to each of the CPUs 11 and 1 according to the data ID.
2, the data is transmitted to each of the CPUs 11 and 12, so that each of the CPUs 11 and 12 can receive only necessary data.
Therefore, communication processing can be simplified.
【００２９】また、ＥＣＵ１０への電源投入直後（ＩＧ
スイッチのＯＮ直後）に、各ＣＰＵ１１，１２で各々受
信したいデータのデータＩＤを通信ＩＣ１３に送信する
ので、ＥＣＵ１０への電源投入後において所望のデータ
受信が実現できるようになる。Immediately after turning on the power to the ECU 10 (IG
Immediately after the switch is turned on), the data IDs of the data to be received by the CPUs 11 and 12 are transmitted to the communication IC 13, so that the desired data can be received after the power to the ECU 10 is turned on.
【００３０】（第２の実施の形態）次に、本発明におけ
る第２の実施の形態を、上述した第１の実施の形態との
相違点を中心に説明する。本実施の形態では、通信ＩＣ
１３内の回路構成を図７のように変更する。図７では、
前記図２の構成とは異なり、１つの受信バッファ３１を
設けている。この場合、単一の受信バッファ３１におい
て、連続する記憶領域にデータＩＤが割り振られ、デー
タＩＤ毎に受信データが格納される。(Second Embodiment) Next, a second embodiment of the present invention will be described focusing on differences from the above-described first embodiment. In the present embodiment, the communication IC
13 is changed as shown in FIG. In FIG.
Unlike the configuration of FIG. 2, one reception buffer 31 is provided. In this case, in the single receiving buffer 31, data IDs are allocated to continuous storage areas, and received data is stored for each data ID.
【００３１】つまり、図８に示すように、例えばアドレ
スＡ〜Ａ＋８には、どのＣＰＵの受信データであるかに
関係なく連続してデータＩＤが割り振られる。またこの
場合、毎回の受信データがどのＣＰＵの受信データであ
るかを識別する必要があるため、例えば図９に示す識別
テーブル（データ振分けテーブル）を予め用意してお
く。ここで、図９の識別テーブルは、ＣＰＵ初期状態で
第１及び第２ＣＰＵ１１，１２から通信ＩＣ１３に送信
されるデータＩＤに基づき、通信コントローラ２４によ
りその都度設定されるようになっている。なお、図９で
は、前述した通り第１ＣＰＵ１１から送信したデータＩ
Ｄが「１，２，３，４，５」であり、第２ＣＰＵ１２か
ら送信したデータＩＤが「５，６，７，８，９」である
場合を想定している。That is, as shown in FIG. 8, for example, data IDs are continuously assigned to addresses A to A + 8 regardless of which CPU receives the data. In this case, since it is necessary to identify which CPU the received data is for each time, an identification table (data distribution table) shown in FIG. 9 is prepared in advance. Here, the identification table of FIG. 9 is set each time by the communication controller 24 based on the data ID transmitted from the first and second CPUs 11 and 12 to the communication IC 13 in the initial state of the CPU. In FIG. 9, the data I transmitted from the first CPU 11 is
It is assumed that D is “1, 2, 3, 4, 5” and the data ID transmitted from the second CPU 12 is “5, 6, 7, 8, 9”.
【００３２】すなわち、図９において、データＩＤ＝１
〜４については、第１ＣＰＵ１１の受信データであるこ
とを表すＣＰＵ識別子「１」が付与され、データＩＤ＝
６〜９については、第２ＣＰＵ１２の受信データである
ことを表すＣＰＵ識別子「２」が付与され、データＩＤ
＝５については、第１及び第２ＣＰＵ１１，１２の受信
データであることを表すＣＰＵ識別子「３」が付与され
ている。That is, in FIG. 9, data ID = 1
The CPU identifier “1” indicating that the received data is received data of the first CPU 11 is assigned to
CPU identifiers “2”, which indicate that the data is received by the second CPU 12, are assigned to 6 to 9, and the data ID
With respect to = 5, a CPU identifier “3” indicating that the data is received data of the first and second CPUs 11 and 12 is assigned.
【００３３】次に、通信コントローラ２４によるデータ
受信の処理を説明する。図１０は、受信バッファ３１に
一旦格納した受信データを第１及び第２ＣＰＵ１１，１
２に対して送信するための処理を示すフローチャートで
あり、この処理は前記図６に置き換えて通信コントロー
ラ２４により実施される。なお本実施の形態において、
受信データを受信バッファ３１に格納するための処理
は、前述の図５がそのまま適用できるため、その説明は
省略する。また、第１及び第２ＣＰＵ１１，１２の処理
（図３（ａ），（ｂ））も同様である。Next, data reception processing by the communication controller 24 will be described. FIG. 10 shows the reception data once stored in the reception buffer 31 by the first and second CPUs 11 and 1.
7 is a flowchart showing a process for transmitting data to the communication controller 2, and this process is performed by the communication controller 24 in place of FIG. In the present embodiment,
The process for storing the reception data in the reception buffer 31 can be applied as it is to the above-described FIG. The same applies to the processing of the first and second CPUs 11 and 12 (FIGS. 3A and 3B).
【００３４】図１０において、ステップ５０１では、通
信データカウンタｉを０とする。ステップ５０２では、
アドレス（Ａ＋ｉ）に受信データがあるか否かを判別す
る。そして、受信データ有りであるこを条件にステップ
５０３に進み、アドレス（Ａ＋ｉ）のデータＩＤを
「Ｂ」とする。また、ステップ５０４では、前述の図９
の識別テーブルを用いてＩＤ＝Ｂに対応するＣＰＵ識別
子をサーチし、そのＣＰＵ識別子を「Ｃ」とする。In FIG. 10, in step 501, the communication data counter i is set to 0. In step 502,
It is determined whether or not there is received data at the address (A + i). Then, the process proceeds to step 503 on condition that there is received data, and the data ID of the address (A + i) is set to “B”. Also, in step 504, FIG.
The CPU identifier corresponding to ID = B is searched by using the identification table of “1”, and the CPU identifier is set to “C”.
【００３５】その後、ステップ５０５〜５０９では、Ｃ
ＰＵ識別子「Ｃ」に応じて、ＩＤ＝Ｂの受信データを第
１及び第２ＣＰＵ１１，１２の何れに送信するかを判別
する。この場合、 ・Ｃ＝３（ステップ５０５がＹＥＳ）であれば、ステッ
プ５０７に進み、受信データを第１及び第２ＣＰＵ１
１，１２の両方へ送信する。 ・Ｃ＝１（ステップ５０６がＹＥＳ）であれば、ステッ
プ５０８に進み、受信データを第１ＣＰＵ１１へのみ送
信する。 ・Ｃ＝２（ステップ５０５，５０６が共にＮＯ）であれ
ば、ステップ５０９に進み、受信データを第２ＣＰＵ１
２へのみ送信する。Thereafter, in steps 505 to 509, C
It is determined to which of the first and second CPUs 11 and 12 the reception data of ID = B is to be transmitted according to the PU identifier “C”. In this case, if C = 3 (step 505 is YES), the process proceeds to step 507, where the received data is transferred to the first and second CPUs 1
Send to both 1 and 12. If C = 1 (YES in step 506), the flow advances to step 508 to transmit the received data only to the first CPU 11. If C = 2 (NO in steps 505 and 506), the flow advances to step 509, and the received data is transferred to the second CPU 1
2 only.
【００３６】その後、ステップ５１０では、通信データ
カウンタｉを１インクリメントし、続くステップ５１１
では、通信データカウンタｉが全てのデータＩＤ数より
も小さいか否かを判別する。そして、ｉ＜データＩＤ数
であれば、ステップ５０２に戻り、受信バッファ３１内
のデータ送信を継続する。また、ｉ≧データＩＤ数であ
れば、本処理を終了する。Thereafter, at step 510, the communication data counter i is incremented by one, and then at step 511
Then, it is determined whether or not the communication data counter i is smaller than the number of all data IDs. If i <the number of data IDs, the process returns to step 502 and the data transmission in the reception buffer 31 is continued. If i ≧ the number of data IDs, the process ends.
【００３７】以上第２の実施の形態によれば、上記第１
の実施の形態と同様に、各ＣＰＵ１１，１２において各
々に必要なデータのみが受信できるようになり、通信処
理の簡素化を図ることができる。なおこの場合、第１の
実施の形態とは異なり、受信バッファをＣＰＵ毎に設け
る必要はない。As described above, according to the second embodiment, the first
As in the case of the first embodiment, each of the CPUs 11 and 12 can receive only necessary data, thereby simplifying communication processing. In this case, unlike the first embodiment, it is not necessary to provide a reception buffer for each CPU.
【００３８】なお本発明は、上記以外に次の形態にて具
体化できる。通信ＩＣ１３内の受信バッファを単一とす
る構成（前記図７の構成）において、受信バッファにデ
ータＩＤを割り振らずに受信データを順次格納するよう
にしても良い。つまり、図１１に示すように、連続する
アドレス領域に受信データを順次格納していくだけで、
受信データをどのＣＰＵに送信するかは前記図９のよう
な識別テーブルを用いて判断する。この場合、通信コン
トローラ２４の処理として前述の図１０を実施すれば、
各ＣＰＵに対して受信データが送信される。但しこの場
合、図１０のステップ５１１において、データ送信処理
の終了をデータＩＤ数により判定することができないた
め、同ステップの内容を「受信データ数になったか？」
という判別処理に変更する。例えば、図１０の処理が実
施される際において、図１１に示す如くアドレスＡ〜Ａ
＋２にデータが格納されていれば、そのアドレスＡ〜Ａ
＋２のデータが順次該当するＣＰＵに送信されることと
なる。The present invention can be embodied in the following forms other than the above. In a configuration in which a single reception buffer is provided in the communication IC 13 (the configuration of FIG. 7), the reception data may be sequentially stored without assigning a data ID to the reception buffer. In other words, as shown in FIG. 11, simply storing the received data sequentially in the continuous address areas,
The CPU to which the received data is to be transmitted is determined using the identification table as shown in FIG. In this case, if the above-described FIG.
The received data is transmitted to each CPU. However, in this case, in step 511 of FIG. 10, the end of the data transmission process cannot be determined based on the number of data IDs.
Is determined. For example, when the processing in FIG. 10 is performed, addresses A to A as shown in FIG.
If data is stored in +2, addresses A to A
The +2 data is sequentially transmitted to the corresponding CPU.
【００３９】第１及び第２ＣＰＵ１１，１２による前記
図３の処理では、ＥＣＵ１０への電源投入直後（ＩＧス
イッチのＯＮ直後）にデータＩＤを通信ＩＣ１３に送信
する構成としたが、それを変更する。例えば、一定期間
毎に、又は必要が生じる毎に、データＩＤを通信ＩＣ１
３に送信し、受信バッファの構成を適宜変更するように
しても良い。In the processing shown in FIG. 3 by the first and second CPUs 11 and 12, the data ID is transmitted to the communication IC 13 immediately after the power supply to the ECU 10 is turned on (immediately after the IG switch is turned on). For example, the data ID is assigned to the communication IC 1 at regular intervals or whenever necessary.
3 and the configuration of the receiving buffer may be changed as appropriate.
【００４０】例えば、エンジンの高回転域とそれ以外の
回転域とでは、各ＣＰＵの演算負荷が異なるため必要と
なるデータも相違する。それ故、エンジン回転数の変化
をモニタし、エンジンの高回転状態とそれ以外の状態と
で、各ＣＰＵ１１，１２から通信ＩＣ１３へ送信するデ
ータＩＤを変更する。また、エンジン回転状態以外に、
他のエンジン運転状態又は車両走行状態に応じて、各Ｃ
ＰＵ１１，１２から通信ＩＣ１３へ送信するデータＩＤ
を変更しても良い。これにより、受信データがより一層
適切に管理できるようになる。For example, the required data is also different between the high engine speed range and the other engine speed ranges because the calculation load of each CPU is different. Therefore, the change in the engine speed is monitored, and the data ID transmitted from each of the CPUs 11 and 12 to the communication IC 13 is changed between the high engine speed state and the other state. In addition to the engine rotation status,
Depending on other engine operating conditions or vehicle driving conditions, each C
Data ID transmitted from PU11, 12 to communication IC13
May be changed. As a result, the received data can be managed more appropriately.
【００４１】また更に、エンジン始動時とそれ以外の通
常運転時とで、各ＣＰＵ１１，１２から通信ＩＣ１３へ
送信するデータＩＤを変更しても良い。この場合、エン
ジンの始動時には、不要なデータは受信しないなど、エ
ンジン始動時の通信負荷を軽減することができる。ま
た、各ＣＰＵ毎に、データＩＤを送信するタイミングを
相違させても良い。Further, the data ID transmitted from each of the CPUs 11 and 12 to the communication IC 13 may be changed between when the engine is started and during normal operation other than the above. In this case, the communication load at the time of starting the engine can be reduced such that unnecessary data is not received at the time of starting the engine. Further, the timing of transmitting the data ID may be different for each CPU.
【００４２】上述した実施の形態では、ＥＣＵ内に２つ
のＣＰＵを備える構成について説明したが、ＣＰＵの数
は勿論３つ以上であっても良い。例えば、前記図２の構
成では、ＣＰＵが３つの場合に受信バッファの数も同様
に３つとする。但し、前記図７の構成では、ＣＰＵの数
に関係なく受信バッファの数は常に１つで良い。In the above-described embodiment, the configuration in which two CPUs are provided in the ECU has been described. However, the number of CPUs may be three or more. For example, in the configuration of FIG. 2, when the number of CPUs is three, the number of reception buffers is also three. However, in the configuration of FIG. 7, the number of reception buffers may always be one regardless of the number of CPUs.
【図１】発明の実施の形態における車両用多重通信装置
の概要を示す構成図。FIG. 1 is a configuration diagram showing an outline of a vehicular multiplex communication device according to an embodiment of the invention.
【図２】通信ＩＣの構成を示す図。FIG. 2 is a diagram showing a configuration of a communication IC.
【図３】各ＣＰＵの処理を示すフローチャート。FIG. 3 is a flowchart showing processing of each CPU.
【図４】受信バッファの内部構成を示す図。FIG. 4 is a diagram showing an internal configuration of a reception buffer.
【図５】通信コントローラの処理を示すフローチャー
ト。FIG. 5 is a flowchart illustrating processing of a communication controller.
【図６】通信コントローラの処理を示すフローチャー
ト。FIG. 6 is a flowchart illustrating processing of a communication controller.
【図７】第２の実施の形態において通信ＩＣの構成を示
す図。FIG. 7 is a diagram illustrating a configuration of a communication IC according to a second embodiment.
【図８】受信バッファの内部構成を示す図。FIG. 8 is a diagram showing an internal configuration of a reception buffer.
【図９】識別テーブルを示す図。FIG. 9 is a diagram showing an identification table.
【図１０】通信コントローラの処理を示すフローチャー
ト。FIG. 10 is a flowchart illustrating processing of a communication controller.
【図１１】受信バッファの内部構成を示す図。FIG. 11 is a diagram showing an internal configuration of a reception buffer.
【図１２】従来技術において車両用多重通信装置の構成
図。FIG. 12 is a configuration diagram of a multiplex communication device for a vehicle in the related art.
１０…ＥＣＵ、１１，１２…ＣＰＵ、１３…通信ＩＣ、
１４…外部通信バス、２１，２２…受信バッファ、２４
…通信コントローラ、３１…受信バッファ、３３…通信
コントローラ。10 ECU, 11, 12 CPU, 13 communication IC,
14: external communication bus, 21, 22: reception buffer, 24
... Communication controller, 31 ... Reception buffer, 33 ... Communication controller.
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｆ０２Ｄ 45/00 ３７６ Ｆ０２Ｄ 45/00 ３７６Ｂ ３８０ ３８０ Ｈ０４Ｌ 12/28 １００ Ｈ０４Ｌ 12/28 １００Ａ Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (Reference) F02D 45/00376 F02D 45/00 376B 380 380 H04L 12/28 100 H04L 12/28 100A
Claims (6)
続される通信回路とを電子制御機器内に設け、この電子
制御機器と外部装置との間において個別の識別コードを
持つデータが送受信される車両用多重通信装置であっ
て、 前記複数のＣＰＵは、各々受信したいデータの識別コー
ドを前記通信回路に送信しておき、前記通信回路は、外
部装置からのデータ受信の都度、当該通信回路内に設け
た受信バッファに受信データを一旦格納し、その後前記
複数のＣＰＵから各々送信された識別コードに基づき、
受信データを該当するＣＰＵに送信することを特徴とす
る車両用多重通信装置。A plurality of CPUs and a communication circuit respectively connected to the plurality of CPUs are provided in an electronic control device, and data having individual identification codes is transmitted and received between the electronic control device and an external device. Wherein the plurality of CPUs each transmit an identification code of data to be received to the communication circuit, and the communication circuit performs the communication every time data is received from an external device. The received data is temporarily stored in a reception buffer provided in the circuit, and thereafter, based on the identification codes transmitted from the plurality of CPUs,
A multiplex communication device for a vehicle, which transmits received data to a corresponding CPU.
信バッファを各々設け、前記複数のＣＰＵから送信され
た識別コードが各受信バッファに割り振られる請求項１
に記載の車両用多重通信装置。2. The communication circuit according to claim 1, wherein a reception buffer is provided for each of the plurality of CPUs, and an identification code transmitted from the plurality of CPUs is allocated to each reception buffer.
A multiplex communication device for a vehicle according to claim 1.
信されてくる識別コードに基づいてデータ振分けテーブ
ルを作成すると共に、該テーブルを用い、受信データの
識別コードがどのＣＰＵの受信データであるかを特定す
る請求項１に記載の車両用多重通信装置。3. The communication circuit creates a data distribution table on the basis of identification codes transmitted from the plurality of CPUs, and uses the table to determine which CPU receives the identification code of the received data. The multiplex communication device for a vehicle according to claim 1, wherein the multiplex communication device determines whether the vehicle multiplex communication is performed.
いて、前記通信回路の受信バッファでは、前記複数のＣ
ＰＵから送信されてくる識別コードが連続的に割り振ら
れ、該コード毎に受信データの記憶領域が設けられる車
両用多重通信装置。4. A multiplex communication apparatus for a vehicle according to claim 3, wherein said plurality of Cs are provided in a reception buffer of said communication circuit.
A vehicular multiplex communication device in which identification codes transmitted from PUs are continuously allocated and a storage area for received data is provided for each code.
て、前記複数のＣＰＵは、各々に受信したいデータの識
別コードを通信回路に送信する請求項１〜４の何れかに
記載の車両用多重通信装置。5. The multiplexing system for a vehicle according to claim 1, wherein the plurality of CPUs each transmit an identification code of data to be received to a communication circuit immediately after power-on of the electronic control device. Communication device.
状態又は車両走行状態に応じて、通信回路へ送信する識
別コードを変更する請求項１〜５の何れかに記載の車両
用多重通信装置。6. The vehicle multiplex communication apparatus according to claim 1, wherein said plurality of CPUs change an identification code to be transmitted to a communication circuit according to an operation state of a vehicle-mounted engine or a vehicle running state. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400217A JP2002204243A (en) | 2000-12-28 | 2000-12-28 | Multiplex communication device for vehicle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000400217A JP2002204243A (en) | 2000-12-28 | 2000-12-28 | Multiplex communication device for vehicle |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002204243A true JP2002204243A (en) | 2002-07-19 |
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Family Applications (1)
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| JP2000400217A Pending JP2002204243A (en) | 2000-12-28 | 2000-12-28 | Multiplex communication device for vehicle |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002204243A (en) |
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