JP2002203898A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2002203898A JP2002203898A JP2000401380A JP2000401380A JP2002203898A JP 2002203898 A JP2002203898 A JP 2002203898A JP 2000401380 A JP2000401380 A JP 2000401380A JP 2000401380 A JP2000401380 A JP 2000401380A JP 2002203898 A JP2002203898 A JP 2002203898A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- opening
- wiring
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特にデュアルダマシン法により配線を形成
する半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which wiring is formed by a dual damascene method.
【０００２】[0002]
【従来の技術】近時、ＵＬＳＩ（Ultra Large Scale In
tegrated Circuit、超大規模集積回路）等において、ダ
マシン法による配線形成技術が注目されている。2. Description of the Related Art Recently, ULSI (Ultra Large Scale In
In an integrated circuit, a very large scale integrated circuit, etc., a wiring forming technique by a damascene method has attracted attention.
【０００３】ダマシン法は、層間絶縁膜に溝を形成し、
この後、溝内に埋め込むように金属膜を形成し、この
後、ＣＭＰ（Chemical Mechanical Polishing、化学的
機械的研磨）法により層間絶縁膜上の余分な金属膜を除
去することにより、溝内に金属配線を埋め込む技術であ
る。In the damascene method, a groove is formed in an interlayer insulating film,
Thereafter, a metal film is formed so as to be buried in the groove, and thereafter, an extra metal film on the interlayer insulating film is removed by a CMP (Chemical Mechanical Polishing) method, so that the inside of the groove is formed. This is a technique for embedding metal wiring.
【０００４】ダマシン法によれば、Ｃｕ等のエッチング
されにくい金属を半導体装置の配線材料として用いるこ
とが可能となる。そして、Ｃｕ等の低抵抗金属を半導体
装置の配線材料として用いれば、半導体装置の動作速度
の向上に寄与することができる。According to the damascene method, a metal which is hard to be etched such as Cu can be used as a wiring material of a semiconductor device. If a low-resistance metal such as Cu is used as a wiring material for a semiconductor device, it can contribute to an improvement in the operation speed of the semiconductor device.
【０００５】ダマシン法には、ビアホール内に金属を埋
め込んで導体プラグを形成する工程と、溝内に金属を埋
め込んで配線を形成する工程とがそれぞれ別個であるシ
ングルダマシン法と、層間絶縁膜にビアホールと溝とを
一体に形成し、この後、一体形成されたビアホールと溝
とに金属を一体に埋め込むデュアルダマシン法とがあ
る。デュアルダマシン法は、プロセス工数を削減するこ
とができるため、注目を集めている配線形成方法であ
る。In the damascene method, a step of forming a conductor plug by burying a metal in a via hole and a step of forming a wiring by burying a metal in a groove are different from each other. There is a dual damascene method in which a via hole and a groove are formed integrally, and thereafter, a metal is embedded in the integrally formed via hole and groove. The dual damascene method is a wiring formation method that has attracted attention because the number of process steps can be reduced.
【０００６】デュアルダマシン法には、ビアホールを形
成してから溝を形成するビアファースト法と、溝（トレ
ンチ）を形成してからビアホールを形成するトレンチフ
ァースト法とがある。The dual damascene method includes a via-first method in which a via hole is formed and then a groove is formed, and a trench-first method in which a groove (trench) is formed and a via hole is formed.
【０００７】トレンチファースト法は、溝の深さが浅い
場合は特段の問題は生じないが、溝の深さが深くなる
と、ビアホールを形成するためのフォトリソグラフィに
おいて解像度の劣化が生じてしまう。このため、現在で
は、ビアホールを形成してから溝を形成するビアファー
スト法が主流になりつつある。In the trench-first method, no particular problem occurs when the depth of the groove is small, but when the depth of the groove is large, the resolution is deteriorated in photolithography for forming a via hole. For this reason, the via-first method, in which a via hole is formed and then a groove is formed, is becoming mainstream at present.
【０００８】ビアファースト法を用いた従来の半導体装
置の製造方法を図７を用いて説明する。図７は、従来の
半導体装置の製造方法を示す断面図である。A conventional method for manufacturing a semiconductor device using the via-first method will be described with reference to FIG. FIG. 7 is a cross-sectional view illustrating a conventional method for manufacturing a semiconductor device.
【０００９】まず、図７（ａ）に示すように、トランジ
スタ等（図示せず）が形成された半導体基板１０８上
に、配線１１６が埋め込まれた層間絶縁膜１２０を形成
する。First, as shown in FIG. 7A, an interlayer insulating film 120 in which wirings 116 are embedded is formed on a semiconductor substrate 108 on which transistors and the like (not shown) are formed.
【００１０】次に、層間絶縁膜１２０に、配線１１６に
達する開口部１２２を形成する。Next, an opening 122 reaching the wiring 116 is formed in the interlayer insulating film 120.
【００１１】次に、層間絶縁膜１２０上に、溝１２８
（図７（ｂ）参照）を形成するためのフォトレジストマ
スク１２６を形成し、フォトレジストマスク１２６をマ
スクとして層間絶縁膜１２０をエッチングする。Next, a groove 128 is formed on the interlayer insulating film 120.
A photoresist mask 126 for forming (see FIG. 7B) is formed, and the interlayer insulating film 120 is etched using the photoresist mask 126 as a mask.
【００１２】このようにして層間絶縁膜１２０をエッチ
ングすると、開口部１２２を介して配線１１６に接続さ
れる溝１２８が形成される。When the interlayer insulating film 120 is etched as described above, a groove 128 connected to the wiring 116 through the opening 122 is formed.
【００１３】この後、溝１２８内及び開口部１２２内
に、例えばＡｌより成る金属を埋め込めば、開口部１２
２を介して配線１１６に接続される配線１３０（図８参
照）を形成することができる。Thereafter, if a metal such as Al is buried in the groove 128 and the opening 122, the opening 12
The wiring 130 (see FIG. 8) connected to the wiring 116 via the wiring 2 can be formed.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法では、図７（ｂ）に示すように、
層間絶縁膜１２０に溝１２８を形成する際に、開口部１
２２の内壁の層間絶縁膜１２０がエッチングされてしま
い、開口部１２２の径が上方に向かって広がってしまっ
ていた。このため、従来は、開口部１２２の径を所望の
径に設定することが困難であった。However, in the conventional method of manufacturing a semiconductor device, as shown in FIG.
When forming the groove 128 in the interlayer insulating film 120, the opening 1
The interlayer insulating film 120 on the inner wall of the opening 22 was etched, and the diameter of the opening 122 widened upward. For this reason, conventionally, it was difficult to set the diameter of the opening 122 to a desired diameter.
【００１５】図８は、従来の製造方法により製造された
半導体装置の断面を示す写真である。図８に示すよう
に、開口部１２２の径が上方に向かって広がってしまっ
ている。FIG. 8 is a photograph showing a cross section of a semiconductor device manufactured by a conventional manufacturing method. As shown in FIG. 8, the diameter of the opening 122 widens upward.
【００１６】また、従来の半導体装置の製造方法では、
溝１２８を形成した後に、Ａｒ等を用いた逆スパッタに
より配線１１６の表面を洗浄しようとすると、開口部１
２２の内壁の層間絶縁膜１２０がエッチングされてしま
い、配線１１６の表面に層間絶縁膜１２０の材料が堆積
されてしまっていた。層間絶縁膜１２０の材料は絶縁物
であるため、配線間で良好なコンタクトを得ることが困
難となっていた。In the conventional method of manufacturing a semiconductor device,
After the groove 128 is formed, if the surface of the wiring 116 is to be cleaned by reverse sputtering using Ar or the like, the opening 1
The interlayer insulating film 120 on the inner wall of 22 is etched, and the material of the interlayer insulating film 120 is deposited on the surface of the wiring 116. Since the material of the interlayer insulating film 120 is an insulator, it has been difficult to obtain a good contact between the wirings.
【００１７】本発明の目的は、デュアルダマシン法によ
り配線を形成する際に、所望の形状の開口部を形成する
ことができ、また、配線間で良好なコンタクトを得るこ
とができる半導体装置の製造方法を提供することにあ
る。An object of the present invention is to manufacture a semiconductor device capable of forming an opening having a desired shape when forming a wiring by a dual damascene method and obtaining a good contact between the wirings. It is to provide a method.
【００１８】[0018]
【課題を解決するための手段】上記目的は、第１の配線
が埋め込まれた第１の絶縁膜に、開口部を形成する工程
と、前記開口部の上部の少なくとも一部を覆うように第
２の絶縁膜を形成する工程と、前記開口部を含む領域の
前記第２の絶縁膜及び前記第１の絶縁膜をエッチング
し、前記第１の絶縁膜及び前記第２の絶縁膜に、前記開
口部を介して前記第１の配線に接続される溝を形成する
工程と、前記溝内に前記第１の配線に接続される第２の
配線を形成する工程とを有することを特徴とする半導体
装置の製造方法により達成される。これにより、開口部
を所望の径に設定することができ、第１の配線と第２の
配線との間のコンタクトが良好な半導体装置を製造する
ことができる。The object of the present invention is to form an opening in a first insulating film in which a first wiring is embedded, and to form an opening in the first insulating film so as to cover at least a part of an upper portion of the opening. Forming the second insulating film, and etching the second insulating film and the first insulating film in a region including the opening, and forming the first insulating film and the second insulating film on the first insulating film and the second insulating film. Forming a groove connected to the first wiring through an opening; and forming a second wiring connected to the first wiring in the groove. This is achieved by a method of manufacturing a semiconductor device. Thus, the opening can be set to a desired diameter, and a semiconductor device having good contact between the first wiring and the second wiring can be manufactured.
【００１９】[0019]
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法を図１及び図２を用
いて説明する。図１及び図２は、本実施形態による半導
体装置の製造方法を示す断面図である。[First Embodiment] The method for fabricating a semiconductor device according to a first embodiment of the present invention will be explained with reference to FIGS. 1 and 2 are sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
【００２０】まず、図１（ａ）に示すように、トランジ
スタ等（図示せず）が形成された半導体基板８上の全面
に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆
積）法により、フッ素を含む二酸化シリコンであるＦＳ
Ｇ（Fluoride Silicate Glass）より成る膜厚３００ｎ
ｍの層間絶縁膜１０を形成する。First, as shown in FIG. 1A, fluorine is deposited on the entire surface of a semiconductor substrate 8 on which transistors and the like (not shown) are formed by a CVD (Chemical Vapor Deposition) method. FS which is silicon dioxide containing
300n film thickness made of G (Fluoride Silicate Glass)
Then, the interlayer insulating film 10 of m is formed.
【００２１】次に、全面に、プラズマＣＶＤ法により、
膜厚１００ｎｍのシリコン酸化膜１２を形成する。この
後、層間絶縁膜１０及びシリコン酸化膜１２に、配線を
埋め込むための溝１４を形成する。この後、ダマシン法
により、溝１４内に、Ａｌより成る配線１６を埋め込
む。Next, the entire surface is formed by a plasma CVD method.
A silicon oxide film 12 having a thickness of 100 nm is formed. Thereafter, a groove 14 for embedding a wiring is formed in the interlayer insulating film 10 and the silicon oxide film 12. Thereafter, a wiring 16 made of Al is buried in the groove 14 by a damascene method.
【００２２】次に、配線１６が埋め込まれたシリコン酸
化膜１２上に、不純物がドープされていない二酸化シリ
コンであるＵＳＧ（Un-doped Silicate Glass）より成
る膜厚１００ｎｍの層間絶縁膜１８を形成する。Next, a 100 nm-thick interlayer insulating film 18 made of USG (Un-doped Silicate Glass), which is silicon dioxide not doped with impurities, is formed on the silicon oxide film 12 in which the wiring 16 is embedded. .
【００２３】次に、層間絶縁膜１８上に、ＦＳＧより成
る層間絶縁膜２０を形成する。この後、ＣＭＰ（Chemic
al Mechanical Polishing、化学的機械的研磨）法によ
り、層間絶縁膜２０の表面を平坦化する。これにより、
層間絶縁膜２０の膜厚が１．４μｍ程度となる。Next, an interlayer insulating film 20 made of FSG is formed on the interlayer insulating film 18. After this, CMP (Chemic
The surface of the interlayer insulating film 20 is flattened by an al mechanical polishing (chemical mechanical polishing) method. This allows
The thickness of the interlayer insulating film 20 is about 1.4 μm.
【００２４】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ技術を用い、ＲＩＥ（Reactive Ion Etchin
g、反応性イオンエッチング）法により、０．３μｍ径
の開口部２２を形成する。開口部２２は、層間絶縁膜２
０の表面から例えば約８００ｎｍの深さまで形成する。
これにより、開口部２２の下方には、厚さ約６００ｎｍ
の層間絶縁膜２０が残る。このように開口部２２の下方
に層間絶縁膜２０を残しておくのは、この後の熱処理工
程や溝２８を形成する際のエッチング工程により配線１
６にダメージが加わるのを防止するためである。Next, as shown in FIG. 1B, RIE (Reactive Ion Etchin
g, reactive ion etching) to form an opening 22 having a diameter of 0.3 μm. The opening 22 is formed in the interlayer insulating film 2.
0 to a depth of, for example, about 800 nm.
As a result, a thickness of about 600 nm is formed below the opening 22.
Is left. The reason why the interlayer insulating film 20 is left under the opening 22 in this manner is that the wiring 1 is formed by a heat treatment step and an etching step when forming the groove 28 later.
This is to prevent damage to 6.
【００２５】次に、４００℃、３０分の熱処理を行い、
層間絶縁膜２０中から水分を除去する。Next, heat treatment is performed at 400 ° C. for 30 minutes.
Moisture is removed from the interlayer insulating film 20.
【００２６】次に、図１（ｃ）に示すように、プラズマ
ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜２４
を形成する。成膜条件は、例えば、ＳｉＨ4ガス流量を
３００ｓｃｃｍとし、Ｎ2Ｏガス流量を９５００ｓｃｃ
ｍとし、Ｎ2ガス流量を１５００ｓｃｃｍとし、成膜室
内の圧力を２．４Ｔｏｒｒとし、パワーを１３．５６Ｍ
Ｈｚ、１１００Ｗとし、成膜室内の温度を４００℃とす
ることができる。このような条件で成膜すると、開口部
２２の上部で開口部２２の径が狭くなるようにシリコン
酸化膜２４が形成される。シリコン酸化膜２４のエッチ
ング速度は、ＦＳＧより成る層間絶縁膜２０よりエッチ
ング速度が遅い。このようなエッチング速度の遅いシリ
コン酸化膜２４を形成する理由は、後述する。Next, as shown in FIG. 1C, a silicon oxide film 24 having a thickness of 100 nm is formed by a plasma CVD method.
To form The film formation conditions are, for example, a SiH 4 gas flow rate of 300 sccm and a N 2 O gas flow rate of 9500 sccc.
m, the N 2 gas flow rate was 1500 sccm, the pressure in the film formation chamber was 2.4 Torr, and the power was 13.56 M.
Hz and 1100 W, and the temperature in the film formation chamber can be 400 ° C. When the film is formed under such conditions, the silicon oxide film 24 is formed so that the diameter of the opening 22 becomes narrower above the opening 22. The etching rate of the silicon oxide film 24 is lower than that of the interlayer insulating film 20 made of FSG. The reason for forming the silicon oxide film 24 having such a low etching rate will be described later.
【００２７】次に、図２（ａ）に示すように、溝２８
（図２（ｂ）参照）を形成するためのフォトレジストマ
スク２６を形成する。Next, as shown in FIG.
A photoresist mask 26 for forming (see FIG. 2B) is formed.
【００２８】次に、図２（ｂ）に示すように、フォトレ
ジストマスク２６をマスクとして、ＲＩＥ法により、シ
リコン酸化膜２４及び層間絶縁膜２０を、シリコン酸化
膜２４の表面から１μｍ程度の深さまでエッチングす
る。この際、開口部２２の下方の層間絶縁膜２０、１８
もエッチングされる。これにより、シリコン酸化膜２４
及び層間絶縁膜２０、１８に、開口部２２を介して配線
１６に達する溝２８が形成される。Next, as shown in FIG. 2B, using the photoresist mask 26 as a mask, the silicon oxide film 24 and the interlayer insulating film 20 are formed by RIE to a depth of about 1 μm from the surface of the silicon oxide film 24. Etch to the end. At this time, the interlayer insulating films 20 and 18 below the opening 22 are formed.
Is also etched. Thereby, the silicon oxide film 24
In addition, a groove 28 reaching the wiring 16 through the opening 22 is formed in the interlayer insulating films 20 and 18.
【００２９】次に、図２（ｃ）に示すように、２ステッ
プリフロー法により、配線３０を形成するためのＡｌ膜
（図示せず）を形成する。即ち、まず、スパッタ法によ
り膜厚２５ｎｍのＮｂより成る下地膜（図示せず）を形
成する。次に、２５℃で、膜厚４００ｎｍのＡｌ膜を形
成する。この後、４００℃で、膜厚１．２μｍのＡｌ膜
を形成する。こうして、配線３０を形成するためのＡｌ
膜が形成される。Next, as shown in FIG. 2C, an Al film (not shown) for forming the wiring 30 is formed by a two-step reflow method. That is, first, a base film (not shown) made of Nb having a thickness of 25 nm is formed by a sputtering method. Next, an Al film having a thickness of 400 nm is formed at 25 ° C. Thereafter, an Al film having a thickness of 1.2 μm is formed at 400 ° C. Thus, the Al for forming the wiring 30 is formed.
A film is formed.
【００３０】次に、ＣＭＰ法により、シリコン酸化膜２
４の表面が露出するまでＡｌ膜を研磨する。こうして、
溝２８内に、開口部２２を介して配線１６に接続される
配線３０が埋め込まれる。Next, the silicon oxide film 2 is formed by the CMP method.
The Al film is polished until the surface of No. 4 is exposed. Thus,
A wiring 30 connected to the wiring 16 through the opening 22 is buried in the groove 28.
【００３１】本実施形態による半導体装置の製造方法
は、層間絶縁膜２０上に、開口部２２の上部の径が狭く
なるようにシリコン酸化膜２４を形成し、この後、シリ
コン酸化膜２４及び層間絶縁膜２０に溝２８を形成する
ことに主な特徴がある。In the method for fabricating the semiconductor device according to the present embodiment, the silicon oxide film 24 is formed on the interlayer insulating film 20 so that the diameter of the upper portion of the opening 22 is reduced. The main feature is that the groove 28 is formed in the insulating film 20.
【００３２】従来の半導体装置の製造方法では、図７
（ｂ）に示すように、層間絶縁膜１２０に溝１２８を形
成する際に、開口部１２２の内壁がエッチングされてし
まい、開口部１２２の径が上方に向かって広がってしま
っていた。このため、従来は、所望の径の開口部１２２
を形成することが困難であった。そして、従来では、Ａ
ｒ等を用いた逆スパッタにより配線１１６の表面を洗浄
しようとすると、開口部１２２の内壁の層間絶縁膜１２
０がエッチングされてしまい、配線１１６の表面に層間
絶縁膜１２０の材料である堆積してしまっていた。層間
絶縁膜１２０の材料は絶縁物であるため、配線間で良好
なコンタクトを得ることが困難となっていた。In the conventional method for manufacturing a semiconductor device, FIG.
As shown in (b), when forming the groove 128 in the interlayer insulating film 120, the inner wall of the opening 122 was etched, and the diameter of the opening 122 was increased upward. For this reason, conventionally, an opening 122 having a desired diameter is used.
Was difficult to form. And conventionally, A
If the surface of the wiring 116 is to be cleaned by reverse sputtering using r or the like, the interlayer insulating film 12 on the inner wall of the opening 122 is cleaned.
0 has been etched and deposited on the surface of the wiring 116 as the material of the interlayer insulating film 120. Since the material of the interlayer insulating film 120 is an insulator, it has been difficult to obtain a good contact between the wirings.
【００３３】これに対し、本実施形態によれば、層間絶
縁膜２０上に、開口部２２の上部の径が狭くなるように
シリコン酸化膜２４を形成し、この後、シリコン酸化膜
２４及び層間絶縁膜２０に溝２８を形成するので、開口
部２２の内壁がエッチングされてしまうのを抑制するこ
とができる。殊に、本実施形態で用いられているシリコ
ン酸化膜２４は、ＦＳＧより成る層間絶縁膜２０よりエ
ッチング速度が遅いものであるため、開口部２２の内壁
がエッチングされてしまうのをより効果的に防止するこ
とができる。従って、本実施形態によれば、配線１６に
達する開口部２２を所望の径に設定することができる。On the other hand, according to the present embodiment, the silicon oxide film 24 is formed on the interlayer insulating film 20 so that the diameter of the upper part of the opening 22 is reduced. Since the groove 28 is formed in the insulating film 20, etching of the inner wall of the opening 22 can be suppressed. In particular, since the silicon oxide film 24 used in the present embodiment has a lower etching rate than the interlayer insulating film 20 made of FSG, the inner wall of the opening 22 is more effectively prevented from being etched. Can be prevented. Therefore, according to the present embodiment, the opening 22 reaching the wiring 16 can be set to a desired diameter.
【００３４】そして、本実施形態によれば、開口部２２
の径が上方に向かって広がってしまうのを抑制すること
ができるため、Ａｒ等を用いた逆スパッタにより配線１
６の表面を洗浄しても、開口部２２の内壁の層間絶縁膜
２０がエッチングされてしまうのを抑制することができ
る。従って、本実施形態によれば、配線間で良好なコン
タクトを得ることができる。According to the present embodiment, the opening 22
Of the wiring 1 can be suppressed from spreading upward, and the wiring 1 is formed by reverse sputtering using Ar or the like.
Even if the surface of No. 6 is cleaned, it is possible to prevent the interlayer insulating film 20 on the inner wall of the opening 22 from being etched. Therefore, according to the present embodiment, good contacts can be obtained between the wirings.
【００３５】図３は、本実施形態により製造された半導
体装置の断面を示す写真である。FIG. 3 is a photograph showing a cross section of the semiconductor device manufactured according to the present embodiment.
【００３６】図３に示すように、本実施形態により製造
された半導体装置では、図８に示す従来の半導体装置と
比べて、開口部２２の径の広がりが抑制されている。As shown in FIG. 3, in the semiconductor device manufactured according to the present embodiment, the expansion of the diameter of the opening 22 is suppressed as compared with the conventional semiconductor device shown in FIG.
【００３７】このように、本実施形態によれば、開口部
２２の径が上方に向かって広がってしまうのを抑制する
ことができ、所望の径の開口部２２を有する半導体装置
を提供することができる。As described above, according to the present embodiment, it is possible to prevent the diameter of the opening 22 from expanding upward, and to provide a semiconductor device having the opening 22 with a desired diameter. Can be.
【００３８】図４は、本実施形態による半導体装置の配
線間のコンタクト抵抗を示すグラフである。実施例は、
本実施形態により製造された半導体装置の配線間のコン
タクト抵抗を示しており、比較例は、図７に示す従来の
製造方法により製造された半導体装置の配線間のコンタ
クト抵抗を示している。図４の横軸はコンタクト抵抗の
値を示しており、図４の縦軸は累積確率を示している。FIG. 4 is a graph showing the contact resistance between the wires of the semiconductor device according to the present embodiment. Examples are
7 shows the contact resistance between the wires of the semiconductor device manufactured according to the present embodiment, and the comparative example shows the contact resistance between the wires of the semiconductor device manufactured by the conventional manufacturing method shown in FIG. The horizontal axis of FIG. 4 indicates the value of the contact resistance, and the vertical axis of FIG. 4 indicates the cumulative probability.
【００３９】図４から分かるように、実施例、即ち本実
施形態により製造された半導体装置では、比較例、即ち
従来の製造方法により製造された半導体装置に比べて、
格段にコンタクト抵抗が低減されている。As can be seen from FIG. 4, the example, that is, the semiconductor device manufactured according to the present embodiment, compared with the comparative example, that is, the semiconductor device manufactured by the conventional manufacturing method,
The contact resistance is remarkably reduced.
【００４０】このように、本実施形態によれば、配線１
６、３０間のコンタクト抵抗を格段に低減することがで
きる。As described above, according to the present embodiment, the wiring 1
The contact resistance between 6 and 30 can be remarkably reduced.
【００４１】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法を図５及び図６を用いて説明
する。図５及び図６は、本実施形態による半導体装置の
製造方法を示す工程断面図である。図１乃至図４に示す
第１実施形態による半導体装置の製造方法と同一の構成
要素には、同一の符号を付して説明を省略または簡潔に
する。[Second Embodiment] The method for fabricating the semiconductor device according to the second embodiment of the present invention will be explained with reference to FIGS. 5 and 6 are sectional views showing the method for manufacturing the semiconductor device according to the present embodiment. The same components as those in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS.
【００４２】まず、層間絶縁膜１８を形成する工程まで
は、図１（ａ）を用いて説明した第１実施形態による半
導体装置の製造方法と同様であるので説明を省略する。First, the steps up to the step of forming the interlayer insulating film 18 are the same as those in the method of manufacturing the semiconductor device according to the first embodiment described with reference to FIG.
【００４３】次に、図５（ａ）に示すように、層間絶縁
膜１８上に、ＦＳＧより成る層間絶縁膜２０ａを形成す
る。この後、ＣＭＰ法により、層間絶縁膜２０ａの表面
を平坦化する。これにより、層間絶縁膜２０ａの膜厚が
６００ｎｍ程度となる。Next, as shown in FIG. 5A, an interlayer insulating film 20a made of FSG is formed on the interlayer insulating film 18. Thereafter, the surface of the interlayer insulating film 20a is planarized by the CMP method. Thereby, the thickness of the interlayer insulating film 20a becomes about 600 nm.
【００４４】次に、図５（ｂ）に示すように、フォトリ
ソグラフィ技術を用い、ＲＩＥ法により、配線１６に達
する０．３μｍ径の開口部２２ａを形成する。Next, as shown in FIG. 5B, an opening 22a having a diameter of 0.3 μm reaching the wiring 16 is formed by RIE using a photolithography technique.
【００４５】なお、ここでは、開口部２２ａを配線１６
に達するように形成したが、必ずしも配線１６に達する
ように開口部２２ａを形成しなくてもよい。例えば、図
５（ｂ）に示す工程では、開口部２２ａを層間絶縁膜１
８に達するように形成しておき、図６（ｂ）に示す工程
で開口部２２ａが配線１６に達するようにしてもよい。Here, the opening 22a is connected to the wiring 16
The opening 22 a does not necessarily have to be formed so as to reach the wiring 16. For example, in the step shown in FIG. 5B, the opening 22a is
8 so that the opening 22 a reaches the wiring 16 in the step shown in FIG.
【００４６】次に、４００℃、３０分の熱処理を行い、
層間絶縁膜２０ａ中から水分を除去する。Next, heat treatment is performed at 400 ° C. for 30 minutes.
Moisture is removed from inside the interlayer insulating film 20a.
【００４７】次に、図５（ｃ）に示すように、プラズマ
ＣＶＤ法により、膜厚８００ｎｍのＦＳＧより成る層間
絶縁膜２０ｂを形成する。成膜条件は、例えば、ＳｉＨ
4ガス流量を３０ｓｃｃｍとし、ＳｉＦ4ガス流量を８０
ｓｃｃｍとし、Ｏ2ガス流量を１５０ｓｃｃｍとし、Ａ
ｒガス流量を３０ｓｃｃｍとし、成膜室内の圧力を５ｍ
Ｔｏｒｒとし、パワーを誘導プラズマ側４ｋＷ、ウェハ
側１．５ｋＷとすることができる。このような条件で成
膜すると、開口部２２ａの上方が層間絶縁膜２０ｂによ
り覆われる。なお、層間絶縁膜２０ｂが開口部２２ａの
下方まで埋め込まれてしまうと、配線３０ａ（図６
（ｃ）参照）と配線１６とを接続することができなくな
ってしまうので、開口部２２ａの下部までもが層間絶縁
膜２０ｂで埋め込まれないような成膜条件に設定するこ
とが重要である。Next, as shown in FIG. 5C, an 800-nm-thick FSG interlayer insulating film 20b is formed by plasma CVD. The film forming conditions are, for example, SiH
4 The gas flow rate was 30 sccm, and the SiF 4 gas flow rate was 80
sccm, the O 2 gas flow rate was set to 150 sccm, and A
r gas flow rate is 30 sccm, and the pressure in the film forming chamber is 5 m
Torr, and the power can be 4 kW on the induction plasma side and 1.5 kW on the wafer side. When the film is formed under such conditions, the upper part of the opening 22a is covered with the interlayer insulating film 20b. When the interlayer insulating film 20b is buried below the opening 22a, the wiring 30a (FIG.
(See (c)) and the wiring 16 cannot be connected. Therefore, it is important to set film forming conditions such that even the lower part of the opening 22a is not filled with the interlayer insulating film 20b.
【００４８】次に、図６（ａ）に示すように、全面に、
プラズマＣＶＤ法により、膜厚１００ｎｍのシリコン酸
化膜２４ａを形成する。Next, as shown in FIG.
A 100 nm-thick silicon oxide film 24a is formed by a plasma CVD method.
【００４９】次に、溝２８ａ（図６（ｂ）参照）を形成
するためのフォトレジストマスク２６を形成する。Next, a photoresist mask 26 for forming a groove 28a (see FIG. 6B) is formed.
【００５０】次に、図６（ｂ）に示すように、フォトレ
ジストマスク２６をマスクとして、ＲＩＥ法により、配
線３０ａを埋め込むための深さ１μｍの溝２８ａを形成
する。こうして、シリコン酸化膜２４ａ、及び層間絶縁
膜２０ｂ、２０ａ、１８に、開口部２２ａを介して配線
１６に接続される溝２８ａを形成する。Next, as shown in FIG. 6B, using the photoresist mask 26 as a mask, a 1 μm deep groove 28a for embedding the wiring 30a is formed by RIE. Thus, a groove 28a connected to the wiring 16 via the opening 22a is formed in the silicon oxide film 24a and the interlayer insulating films 20b, 20a, 18.
【００５１】この後の図６（ｃ）に示す本実施形態によ
る半導体装置の製造方法は、図２（ｃ）に示す第１実施
形態による半導体装置の製造方法と同様であるので説明
を省略する。The subsequent method of fabricating the semiconductor device according to the present embodiment shown in FIG. 6C is the same as the method of fabricating the semiconductor device according to the first embodiment shown in FIG. .
【００５２】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.
【００５３】本実施形態による半導体装置の製造方法
は、層間絶縁膜２０ａに配線１６に達する開口部２２ａ
を形成し、この後、層間絶縁膜２０ａ上に、開口部２２
ａの上方を覆うように層間絶縁膜２０ｂを形成し、この
後、層間絶縁膜２０ａ、２０ｂに開口部２２ａを介して
配線１６に達する溝２８ａを形成することに主な特徴が
ある。In the method for fabricating the semiconductor device according to the present embodiment, the opening 22a reaching the wiring 16 is formed in the interlayer insulating film 20a.
Then, an opening 22 is formed on the interlayer insulating film 20a.
The main feature is that an interlayer insulating film 20b is formed so as to cover the upper part of the wiring a, and thereafter, a groove 28a reaching the wiring 16 through the opening 22a is formed in the interlayer insulating films 20a and 20b.
【００５４】本実施形態によれば、予め層間絶縁膜２０
ａに開口部２２ａを形成しておくので、層間絶縁膜２０
ａ、２０ｂに溝２８ａを形成すると、溝２８ａが開口部
２２ａと連続する。本実施形態によれば、溝２８ａを形
成する際に、開口部２２ａの内壁がエッチングされない
ため、開口部２２ａの形状を所望の形状に設定すること
ができる。According to this embodiment, the interlayer insulating film 20
a is formed in the interlayer insulating film 20.
When the groove 28a is formed in the holes a and 20b, the groove 28a is continuous with the opening 22a. According to the present embodiment, when the groove 28a is formed, the inner wall of the opening 22a is not etched, so that the shape of the opening 22a can be set to a desired shape.
【００５５】従って、本実施形態によれば、第１実施形
態と同様に、配線間のコンタクトが良好な半導体装置を
製造することができる。Therefore, according to the present embodiment, as in the first embodiment, it is possible to manufacture a semiconductor device having good contact between wirings.
【００５６】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。[Modified Embodiment] The present invention is not limited to the above-described embodiment, and various modifications are possible.
【００５７】例えば、上記実施形態では、配線の材料と
してＡｌを用いる場合を例に説明したが、配線の材料は
Ａｌに限定されるものではない。例えば、配線の材料と
してＣｕ等を用いる場合にも適用することができる。For example, in the above embodiment, the case where Al is used as the material of the wiring has been described as an example, but the material of the wiring is not limited to Al. For example, the present invention can be applied to a case where Cu or the like is used as a material of a wiring.
【００５８】また、上記実施形態では、本発明を半導体
装置の製造方法に適用する場合を例に説明したが、本発
明は、多層配線を有するあらゆる装置の製造方法に適用
することが可能である。In the above embodiment, the case where the present invention is applied to a method of manufacturing a semiconductor device has been described as an example. However, the present invention can be applied to a method of manufacturing any device having a multilayer wiring. .
【００５９】[0059]
【発明の効果】以上の通り、本発明によれば、開口部の
径が上方に向かって広がってしまうのを抑制することが
できるため、Ａｒ等を用いた逆スパッタにより配線の表
面を洗浄しても、開口部の内壁の層間絶縁膜がエッチン
グされてしまうのを抑制することができる。従って、本
発明によれば、配線間で良好なコンタクトを得ることが
できる。As described above, according to the present invention, since the diameter of the opening can be prevented from expanding upward, the surface of the wiring is cleaned by reverse sputtering using Ar or the like. However, it is possible to prevent the interlayer insulating film on the inner wall of the opening from being etched. Therefore, according to the present invention, a good contact can be obtained between wirings.
【図１】本発明の第１実施形態による半導体装置の製造
方法を示す断面図（その１）である。FIG. 1 is a sectional view (part 1) illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す断面図（その２）である。FIG. 2 is a sectional view (part 2) illustrating the method for manufacturing a semiconductor device according to the first embodiment of the present invention;
【図３】本発明の第１実施形態により製造された半導体
装置の断面を示す写真である。FIG. 3 is a photograph showing a cross section of the semiconductor device manufactured according to the first embodiment of the present invention.
【図４】本発明の第１実施形態による半導体装置の配線
間のコンタクト抵抗を示すグラフである。FIG. 4 is a graph showing contact resistance between wires of the semiconductor device according to the first embodiment of the present invention.
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。FIG. 5 is a process cross-sectional view (part 1) illustrating the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。FIG. 6 is a process sectional view (part 2) illustrating the method for fabricating the semiconductor device according to the second embodiment of the present invention.
【図７】従来の半導体装置の製造方法を示す工程断面図
である。FIG. 7 is a process cross-sectional view showing a conventional method for manufacturing a semiconductor device.
【図８】従来の製造方法により製造された半導体装置の
断面を示す写真である。FIG. 8 is a photograph showing a cross section of a semiconductor device manufactured by a conventional manufacturing method.
８…半導体基板 １０…層間絶縁膜 １２…シリコン酸化膜 １４…溝 １６…配線 １８…層間絶縁膜 ２０、２０ａ、２０ｂ…層間絶縁膜 ２２、２２ａ…開口部 ２４、２４ａ…シリコン酸化膜 ２６…フォトレジストマスク ２８、２８ａ…溝 ３０、３０ａ…配線 １０８…半導体基板 １１６…配線 １２０…層間絶縁膜 １２２…開口部 １２６…フォトレジストマスク １２８…溝 １３０…配線 Reference Signs List 8 semiconductor substrate 10 interlayer insulating film 12 silicon oxide film 14 groove 16 wiring 18 interlayer insulating film 20, 20a, 20b interlayer insulating film 22, 22a opening 24, 24a silicon oxide film 26 photo Resist mask 28, 28a Groove 30, 30a Wiring 108 Semiconductor substrate 116 Wiring 120 Interlayer insulating film 122 Opening 126 Photoresist mask 128 Groove 130 Wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3213 Ｈ０１Ｌ 21/88 Ｄ 21/90 Ｃ Ｆターム(参考） 4M104 AA01 BB04 CC01 DD04 DD08 DD16 DD19 DD22 DD37 DD75 FF13 FF17 FF22 GG13 HH14 HH15 5F004 BA04 DB03 EB01 5F033 HH07 HH08 HH11 JJ01 JJ07 JJ08 JJ11 KK08 KK11 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP18 QQ09 QQ13 QQ35 QQ37 QQ48 QQ74 QQ92 RR04 RR09 RR11 SS11 SS15 TT02 XX00 XX09 XX24 5F058 BD02 BD07 BF07 BH01 BJ02 BJ07 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 21/3213 H01L 21/88 D 21/90 CF term (Reference) 4M104 AA01 BB04 CC01 DD04 DD08 DD16 DD19 DD22 DD37 DD75 FF13 FF17 FF22 GG13 HH14 HH15 5F004 BA04 DB03 EB01 5F033 HH07 HH08 HH11 JJ01 JJ07 JJ08 JJ11 KK08 KK11 MM01 MM02 MM12 MM13 NN06 NN07 PP15 PP18 QQ09 QQ13 QQ11 RQ11 QQ15 Q04 QQ15 Q74 Q04 BH01 BJ02 BJ07
Claims (5)
に、開口部を形成する工程と、 前記開口部の上部の少なくとも一部を覆うように第２の
絶縁膜を形成する工程と、 前記開口部を含む領域の前記第２の絶縁膜及び前記第１
の絶縁膜をエッチングし、前記第１の絶縁膜及び前記第
２の絶縁膜に、前記開口部を介して前記第１の配線に接
続される溝を形成する工程と、 前記溝内に前記第１の配線に接続される第２の配線を形
成する工程とを有することを特徴とする半導体装置の製
造方法。A step of forming an opening in the first insulating film in which the first wiring is embedded; and a step of forming a second insulating film so as to cover at least a part of an upper portion of the opening. The second insulating film in a region including the opening and the first insulating film;
Forming a groove connected to the first wiring through the opening in the first insulating film and the second insulating film; and forming the groove in the groove in the first insulating film and the second insulating film. Forming a second wiring connected to the first wiring.
おいて、 前記第２の絶縁膜を形成する工程では、前記開口部の上
部の径が狭くなるように前記第２の絶縁膜を形成するこ
とを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the second insulating film, the second insulating film is formed such that a diameter of an upper portion of the opening is reduced. A method for manufacturing a semiconductor device, comprising:
方法において、 前記第２の絶縁膜を形成する工程では、前記第１の絶縁
膜に比べてエッチング速度の遅い前記第２の絶縁膜を形
成することを特徴とする半導体装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the second insulating film, the second insulating film has a lower etching rate than the first insulating film. Forming a semiconductor device.
半導体装置の製造方法において、 前記開口部を形成する工程では、前記開口部と前記第１
の配線との間に前記第１の絶縁膜が残るように前記開口
部を形成することを特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the step of forming the opening includes the step of forming the opening and the first step.
Forming the opening so that the first insulating film remains between the wiring and the first wiring.
おいて、 前記第２の絶縁膜を形成する工程では、前記開口部の上
部を覆い、少なくとも前記開口部の底部を埋め込まない
ように前記第２の絶縁膜を形成することを特徴とする半
導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step of forming the second insulating film, the second insulating film covers an upper portion of the opening and at least does not bury the bottom of the opening. 2. A method for manufacturing a semiconductor device, comprising: forming an insulating film according to (2).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000401380A JP2002203898A (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000401380A JP2002203898A (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002203898A true JP2002203898A (en) | 2002-07-19 |
Family
ID=18865822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000401380A Withdrawn JP2002203898A (en) | 2000-12-28 | 2000-12-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002203898A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787454B1 (en) | 2003-02-20 | 2004-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor device having dual damascene structure |
| US7172962B2 (en) | 2002-11-29 | 2007-02-06 | Sanyo Electric Co., Ltd. | Method of manufacturing a semiconductor device |
-
2000
- 2000-12-28 JP JP2000401380A patent/JP2002203898A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7172962B2 (en) | 2002-11-29 | 2007-02-06 | Sanyo Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| US6787454B1 (en) | 2003-02-20 | 2004-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor device having dual damascene structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6372636B1 (en) | Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene | |
| US6878615B2 (en) | Method to solve via poisoning for porous low-k dielectric | |
| US6815823B2 (en) | Copper metal structure for the reduction of intra-metal capacitance | |
| US6910907B2 (en) | Contact for use in an integrated circuit and a method of manufacture therefor | |
| US6452251B1 (en) | Damascene metal capacitor | |
| US6683002B1 (en) | Method to create a copper diffusion deterrent interface | |
| US6011311A (en) | Multilevel interconnect structure for integrated circuits | |
| US7045455B2 (en) | Via electromigration improvement by changing the via bottom geometric profile | |
| JP2009528690A (en) | Metallic wiring in dielectric materials | |
| JP2007142421A (en) | Semiconductor element and manufacturing method therefor | |
| US20080174018A1 (en) | Semiconductor device and method for fabricating the same | |
| US20070232048A1 (en) | Damascene interconnection having a SiCOH low k layer | |
| US7397124B2 (en) | Process of metal interconnects | |
| US20020098673A1 (en) | Method for fabricating metal interconnects | |
| US20050263892A1 (en) | Method of forming copper interconnection in semiconductor device and semiconductor device using the same | |
| JP2004006669A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US6339029B1 (en) | Method to form copper interconnects | |
| US8293638B2 (en) | Method of fabricating damascene structures | |
| JP2003508896A (en) | Method of manufacturing an integrated circuit having at least one metallization surface | |
| US10923423B2 (en) | Interconnect structure for semiconductor devices | |
| US6380082B2 (en) | Method of fabricating Cu interconnects with reduced Cu contamination | |
| JP2002203898A (en) | Method for manufacturing semiconductor device | |
| KR100399909B1 (en) | Method of forming inter-metal dielectric in a semiconductor device | |
| US20060094245A1 (en) | Methods of fabricating metal wiring in semiconductor devices | |
| CN111933580B (en) | Preparation method of semiconductor structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |