JP2002198638A - Mounting board for chip component, manufacturing method therefor, mounting board and mounting method - Google Patents
Mounting board for chip component, manufacturing method therefor, mounting board and mounting methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップ状の容量素
子、抵抗素子等のリードレス部品の実装技術に関し、特
に、背の高いリードレス部品の実装を安定に行うのに適
応された実装用基板及びその製造方法並びに実装構造及
び実装方法に関する。以下の記述では、チップ状の容量
素子（チップキャパシタ）、抵抗素子等のリードレス部
品を、便宜上、「チップ部品」とも呼ぶことにする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for mounting leadless components such as chip-shaped capacitance elements and resistance elements, and more particularly to a mounting technique adapted to stably mount tall leadless components. The present invention relates to a substrate, a method of manufacturing the same, and a mounting structure and a mounting method. In the following description, leadless components such as a chip-shaped capacitance element (chip capacitor) and a resistance element are also referred to as “chip components” for convenience.
【０００２】[0002]
【従来の技術】ＰＣカードの様に高さが決まっている製
品において、背の高いチップキャパシタ等のリードレス
部品は、その高さ制限により使用できない場合がある。
その一例を図１（ａ）に示す。図中、１は規定の高さＨ
を有した筐体（例えば、ＰＣカードの筐体）、２は筐体
１に収容（実装）されるべき背の高いリードレス部品、
３はリードレス部品２を実装するための基板、４は基板
３上に形成された電極パッドを示す。リードレス部品２
は、その電極（図示せず）を基板３上の電極パッド４に
電気的に接続することにより実装される。この実装は、
一般には、リフローによるはんだ付けにより行われる。
図１（ａ）に例示するように、リードレス部品２は、そ
の高さに起因して筐体１に収容することができない。2. Description of the Related Art In a product having a fixed height such as a PC card, a leadless component such as a tall chip capacitor or the like may not be usable due to the height limitation.
One example is shown in FIG. In the figure, 1 is a prescribed height H
(For example, a PC card housing), 2 is a tall leadless component to be housed (mounted) in the housing 1,
Reference numeral 3 denotes a substrate on which the leadless component 2 is mounted, and 4 denotes an electrode pad formed on the substrate 3. Leadless parts 2
Are mounted by electrically connecting the electrodes (not shown) to the electrode pads 4 on the substrate 3. This implementation
Generally, it is performed by soldering by reflow.
As illustrated in FIG. 1A, the leadless component 2 cannot be accommodated in the housing 1 due to its height.
【０００３】このような場合、その対策として、図１
（ｂ）〜（ｄ）に示すような方法が考えられる。図１
（ｂ）に示す方法では、規定の高さＨを有した筐体１ａ
に収容され得るようにリードレス部品２ａの高さを制限
している。つまり、図１（ａ）に示したリードレス部品
２と同じ機能を有する１個の背の低いリードレス部品２
ａを使用している。同様に、図１（ｃ）に示す方法で
も、規定の高さＨを有した筐体１ｂに収容され得るよう
にリードレス部品２ｂの高さを制限しており、この場
合、複数個の背の低いリードレス部品２ｂを組み合わせ
て、図１（ａ）に示したリードレス部品２と同等の機能
を持たせている。また、図１（ｄ）に示す方法では、実
装すべきリードレス部品２を、規定の高さＨを有した本
来の筐体１に収容する代わりに、別の外部筐体５に収容
し（いわゆる「部品の外付け」）、これと筐体１とをケ
ーブル６等により電気的に接続している。In such a case, FIG.
The methods shown in (b) to (d) are conceivable. FIG.
In the method shown in (b), the housing 1a having a specified height H is used.
The height of the leadless part 2a is limited so that the leadless part 2a can be accommodated. That is, one short leadless part 2 having the same function as the leadless part 2 shown in FIG.
a is used. Similarly, in the method shown in FIG. 1 (c), the height of the leadless component 2b is limited so that it can be accommodated in the housing 1b having the specified height H. In this case, a plurality of And a function similar to that of the leadless component 2 shown in FIG. 1A. Further, in the method shown in FIG. 1D, the leadless component 2 to be mounted is housed in another external housing 5 instead of being housed in the original housing 1 having the specified height H ( This is called “external attachment of components”), and this is electrically connected to the housing 1 by a cable 6 or the like.
【０００４】なお、図１（ｂ）〜（ｄ）において、３
ａ，３ｂ及び７はそれぞれリードレス部品２ａ，２ｂ及
び２を実装するための基板、４ａ，４ｂ及び８はそれぞ
れ基板３ａ，３ｂ及び７に形成された電極パッドを示
す。また、別の対策として、図２（ｂ）に示すような方
法が考えられる。なお、図２（ａ）は、図１（ａ）の例
示に対応し、背の高いリードレス部品２を規定の高さＨ
を有した筐体１に収容することができない状態を示して
いる。図２（ｂ）に示す方法では、規定の高さＨを有し
た筐体１ｃにリードレス部品２を収容するに際し、筐体
１ｃ内の基板３ｃに適当な凹部（高さのレベルＬ１とＬ
２との差によって規定される段差）を設け、この段差に
よりリードレス部品２の収容できない分の高さを確保し
ている。In FIGS. 1 (b) to 1 (d), 3
Reference numerals a, 3b and 7 denote substrates for mounting the leadless components 2a, 2b and 2, respectively, and reference numerals 4a, 4b and 8 denote electrode pads formed on the substrates 3a, 3b and 7, respectively. Further, as another countermeasure, a method as shown in FIG. FIG. 2A corresponds to the example of FIG. 1A, and a tall leadless component 2 is provided at a predetermined height H.
3 cannot be accommodated in the housing 1 having the. In the method shown in FIG. 2 (b), when the leadless component 2 is accommodated in the housing 1c having the prescribed height H, appropriate recesses (height levels L1 and L1) are formed in the substrate 3c in the housing 1c.
2, a step defined by the difference between the leadless part 2 and the step-less part is secured.
【０００５】この方法では、リードレス部品２の実装面
は、基板３ｃの上面（レベルＬ１）ではなく、凹部が形
成されている面（レベルＬ２）にある。このため、リー
ドレス部品２の電極（図示せず）を基板３ｃ上の電極パ
ッド４ｃに電気的に接続するためのはんだ付けを行う作
業空間（スペースＳＰ）を確保する必要がある。In this method, the mounting surface of the leadless component 2 is not on the upper surface (level L1) of the substrate 3c but on the surface (level L2) in which the concave portion is formed. For this reason, it is necessary to secure a work space (space SP) for soldering for electrically connecting electrodes (not shown) of the leadless component 2 to the electrode pads 4c on the substrate 3c.
【０００６】[0006]
【発明が解決しようとする課題】上述したように、図
１，図２に例示した従来の実装技術では、リードレス部
品を収容すべき筐体の高さ制限に起因する問題点（つま
り、当該部品を収容できないという問題点）は解消され
得るが、その反面、以下の課題がある。すなわち、チッ
プキャパシタ等のリードレス部品は、本来の機能（所定
の大きさのキャパシタンス、インダクタンス、抵抗値
等）を確保するために、ある程度決められた大きさ（サ
イズ）が必要である。As described above, in the conventional mounting technique illustrated in FIGS. 1 and 2, a problem (namely, a problem caused by a limitation in height of a housing in which a leadless component is to be accommodated) is caused. The problem that the components cannot be accommodated) can be solved, but on the other hand, there are the following problems. That is, a leadless component such as a chip capacitor needs to have a certain size (size) in order to secure its original function (capacitance, inductance, resistance, etc. of a predetermined size).
【０００７】このため、図１（ｂ），（ｃ）に示した方
法では、リードレス部品２ａ，２ｂの高さが制限された
分だけその水平方向のサイズ、すなわち実装面積が大き
くなる。その結果、基板３ａ，３ｂもそれに応じた大き
さのものを必要とし（基板面積の増大）、これを収容す
る筐体１ａ，１ｂが大型化し、ひいては製品全体の規模
が大きくなるといった不都合が生じる。For this reason, in the method shown in FIGS. 1B and 1C, the horizontal size, that is, the mounting area, is increased by the limited height of the leadless components 2a and 2b. As a result, the substrates 3a and 3b also need to be sized accordingly (increase in substrate area), and the housings 1a and 1b accommodating the substrates 3a and 3b become large, and the size of the entire product becomes large. .
【０００８】また、図１（ｄ）に示した「部品の外付
け」方法では、本来はリードレス部品２を収容すべき筐
体１の他に、当該部品を収容するための別の外部筐体５
を必要とするため、上記と同様に、製品全体が大型化す
るといった不都合が生じる。一方、図２（ｂ）に示した
方法では、リードレス部品２を実装するためのはんだ付
けを行う作業空間（スペースＳＰ）を必要とするため、
図１（ｂ），（ｃ）に示した方法と同様に、基板３ｃの
面積が増大し、これを収容する筐体１ｃの大型化、ひい
ては製品全体の大型化を招くといった課題がある。ま
た、余分なスペースＳＰを必要とする分、実装密度が低
下するといった不利もある。[0008] In the "external mounting of parts" method shown in Fig. 1 (d), in addition to the housing 1 which should normally house the leadless parts 2, another external housing for housing the parts concerned. Body 5
Is required, as in the above case, there is an inconvenience that the entire product is enlarged. On the other hand, the method shown in FIG. 2B requires a work space (space SP) for soldering for mounting the leadless component 2,
Similar to the method shown in FIGS. 1B and 1C, there is a problem that the area of the substrate 3c increases, which causes an increase in the size of the housing 1c accommodating the substrate 3c and, consequently, the size of the entire product. In addition, there is a disadvantage that the mounting density is reduced because the extra space SP is required.
【０００９】さらに、基板３ｃに凹部（Ｌ１，Ｌ２によ
って規定される段差）が設けられているため、リフロー
によるはんだ付けを行うに際し、熱伝導にむらが生じる
可能性があり、場合によってはリフローをうまく行うこ
とができないといった不利も想定される。つまり、リー
ドレス部品２の安定した実装を必ずしも確実に行うこと
ができないといった課題があった。Furthermore, since the substrate 3c is provided with a concave portion (a step defined by L1 and L2), when soldering by reflow, unevenness in heat conduction may occur. The disadvantage of not being able to perform well is also assumed. That is, there is a problem that stable mounting of the leadless component 2 cannot always be performed reliably.
【００１０】本発明は、上述した従来技術における課題
に鑑み創作されたもので、実装面積を増大させることな
く、背の高いリードレス部品（チップ部品）の安定した
実装を可能にし、基板の小型化に寄与することができる
チップ部品の実装用基板、実装構造及びその製造方法を
提供することを目的とする。The present invention has been made in view of the above-mentioned problems in the prior art, and enables stable mounting of tall leadless components (chip components) without increasing a mounting area, and enables a small-sized substrate. It is an object of the present invention to provide a chip component mounting substrate, a mounting structure, and a method of manufacturing the same, which can contribute to the development of a semiconductor device.
【００１１】[0011]
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の一形態によれば、絶縁性材料
からなるコア基板と、該コア基板の一方の面に形成さ
れ、チップ部品実装用の凹部の側壁となる開口部を有し
た絶縁層と、該絶縁層の上面の開口周縁部から前記凹部
の対向する両側の側壁を介して凹部の底面となる前記コ
ア基板の上面の底面周縁部に亘りそれぞれ階段状に形成
された１対の導体層とを有し、前記凹部の開口面積が、
該凹部にチップ部品を配置してはんだ付けできるように
前記チップ部品の実装面積よりも大きく形成されている
と共に、前記１対の導体層の前記開口周縁部に形成され
た部分に、それぞれはんだが被着されていることを特徴
とするチップ部品の実装用基板が提供される。According to an embodiment of the present invention, there is provided a core substrate made of an insulating material, and a chip formed on one surface of the core substrate. An insulating layer having an opening serving as a side wall of a concave portion for mounting a component, and an upper surface of the core substrate serving as a bottom surface of the concave portion from an opening peripheral portion of an upper surface of the insulating layer via opposite side walls of the concave portion. A pair of conductor layers formed stepwise over the bottom edge, and the opening area of the recess is
The chip component is formed in a larger area than the mounting area of the chip component so that the chip component can be arranged and soldered in the concave portion, and the solder is formed on each of the pair of conductor layers formed on the peripheral portion of the opening. There is provided a mounting board for mounting a chip component, which is mounted.
【００１２】本発明に係るチップ部品の実装用基板によ
れば、凹部の両側の上端部（絶縁層の上面に形成された
部分の各導体層）にはんだが付着されているので、後の
工程で、又は必要なときに、このはんだを例えばリフロ
ーにより溶融させることで、チップ部品を実装用基板の
凹部に実装することができる。このとき、チップ部品の
実装領域として供される凹部の大きさは、当該部品の実
装面積より公差の分だけ僅かに大きく選定されているに
すぎないので、例えば図２（ｂ）に示したような従来技
術で必要とされていた余分なスペースＳＰを必要とする
ことなく、はんだ付けを行うことができる。これによっ
て、実装面積を増大させることなく（基板の小型化）、
背の高いチップ部品の安定した実装を行うことが可能と
なる。According to the chip component mounting board of the present invention, since the solder is attached to the upper end portions (each conductor layer of the portion formed on the upper surface of the insulating layer) on both sides of the concave portion, the subsequent steps are performed. The chip component can be mounted in the concave portion of the mounting substrate by melting the solder by, for example, reflow, or when necessary. At this time, since the size of the concave portion serving as the mounting area for the chip component is selected to be slightly larger than the mounting area of the component by the tolerance, for example, as shown in FIG. Soldering can be performed without requiring an extra space SP required by the conventional technology. As a result, without increasing the mounting area (small board size),
Tall chip components can be stably mounted.
【００１３】また、本発明の他の形態によれば、上述し
たチップ部品の実装用基板に設けられた凹部に、両側の
側面から底面に亘りそれぞれＬ字状に形成された１対の
電極を有するチップ部品がはんだにより接合されている
と共に、該はんだが、前記チップ部品と前記凹部との隙
間に充填されて、前記チップ部品のＬ字状の１対の電極
と前記実装用基板に形成された階段状の１対の導体層と
が電気的に接続されていることを特徴とするチップ部品
の実装構造が提供される。According to another aspect of the present invention, a pair of electrodes formed in an L-shape from both side surfaces to the bottom surface are respectively formed in the concave portions provided in the chip component mounting substrate. The chip component is joined by solder, and the solder fills a gap between the chip component and the concave portion, and is formed on the pair of L-shaped electrodes of the chip component and the mounting substrate. A chip component mounting structure characterized in that a pair of stepped conductor layers are electrically connected.
【００１４】この実装構造によれば、例えばリフローに
より溶融したはんだにより、チップ部品と凹部の隙間が
埋められ、チップ部品のＬ字状の電極と実装用基板に形
成された階段状の導体層との間の電気的な接続が確保さ
れると共に、実装強度を増大させることができる。これ
は、チップ部品のより安定した実装に寄与する。また、
本発明の更に他の形態によれば、上述したチップ部品の
実装用基板の製造方法が提供される。この製造方法は、
絶縁性材料からなるコア基板の一方の面に、実装すべき
チップ部品の実装面積よりも大きい値に選定された間隔
をおいて１対の導体層を形成する工程と、前記コア基板
の一方の面に、前記１対の導体層を囲繞するように前記
チップ部品実装用の凹部の側壁となる開口部を有した絶
縁層を形成する工程と、該絶縁層の上面の開口周縁部か
ら前記凹部の対向する両側の側壁に亘り、それぞれ前記
１対の導体層と電気的に導通するＬ字状の１対の導体層
を形成する工程と、該Ｌ字状の１対の導体層の前記開口
周縁部に形成された部分に、それぞれはんだを被着させ
る工程とを含むことを特徴とする。According to this mounting structure, the gap between the chip component and the concave portion is filled with, for example, solder melted by reflow, and the L-shaped electrode of the chip component and the step-shaped conductor layer formed on the mounting board are connected to each other. And the electrical connection between them can be secured, and the mounting strength can be increased. This contributes to more stable mounting of chip components. Also,
According to still another aspect of the present invention, there is provided a method of manufacturing the above-described substrate for mounting chip components. This manufacturing method
Forming a pair of conductor layers on one surface of a core substrate made of an insulating material at an interval selected to be larger than a mounting area of a chip component to be mounted; Forming on the surface an insulating layer having an opening serving as a side wall of the chip component mounting recess so as to surround the pair of conductor layers; and forming the recess from the opening peripheral edge of the upper surface of the insulating layer. Forming a pair of L-shaped conductor layers that are electrically connected to the pair of conductor layers, respectively, over both opposing side walls of the pair, and the opening of the pair of L-shaped conductor layers Applying solder to portions formed on the peripheral portion.
【００１５】さらに、本発明の他の形態によれば、上述
したチップ部品の実装方法が提供される。この実装方法
は、上述したチップ部品の実装用基板の凹部に、両側の
側面から底面に亘りそれぞれＬ字状に形成された１対の
電極を有するチップ部品を配置し、前記実装用基板の上
面の開口周縁部に形成された導体層部分に被着されたは
んだのリフローを行い、溶融したはんだを前記チップ部
品と前記凹部との隙間に充填して、当該チップ部品を実
装用基板に実装することを特徴とする。Further, according to another aspect of the present invention, there is provided a method of mounting the above-described chip component. In this mounting method, a chip component having a pair of electrodes formed in an L-shape from both side surfaces to a bottom surface is arranged in a recess of the chip component mounting substrate described above. Reflow solder applied to the conductor layer formed at the periphery of the opening, fills the gap between the chip component and the concave portion with the molten solder, and mounts the chip component on the mounting board. It is characterized by the following.
【００１６】[0016]
【発明の実施の形態】図３は本発明の一実施形態に係る
リードレス部品の実装構造を断面図の形態で模式的に示
したものである。本実施形態に係るリードレス部品の実
装構造１０は、背の高いリードレス部品２０が実装用基
板３０に形成された凹部（図８（ａ）において参照符号
ＲＰ３で示す部分）に実装された構成を有している。FIG. 3 schematically shows a mounting structure of a leadless component according to an embodiment of the present invention in a sectional view. The leadless component mounting structure 10 according to the present embodiment has a configuration in which a tall leadless component 20 is mounted in a concave portion (a portion indicated by reference numeral RP3 in FIG. 8A) formed in the mounting substrate 30. have.
【００１７】リードレス部品２０は、図示のように側面
から見て矩形状を有しており、その両側の側面から底面
にかけてそれぞれＬ字状に電極２１が設けられている。
リードレス部品２０の種類としては、チップキャパシ
タ、抵抗素子、誘導素子等が用いられる。一方、実装用
基板３０において、３１はベースとなるコア基板、３２
ａはコア基板３１の一方の面（部品２０を実装する側の
面）にパターニングにより形成された導体層、３２ｂは
コア基板３１の他方の面（部品２０を実装する側と反対
側の面）にパターニングにより形成された導体層、３３
ａは部品２０の実装領域に対応する部分に開口部を有す
るようにコア基板３１の一方の面に形成された絶縁層、
３３ｂは所要箇所にビアホールを有するようにコア基板
３１の他方の面に形成された絶縁層、３４ａは絶縁層３
３ａの開口部の側壁を含めて絶縁層３３ａの上にパター
ニングにより形成された導体層、３４ｂは絶縁層３３ｂ
のビアホールの内部を充填して絶縁層３３ｂの上にパタ
ーニングにより形成された導体層、３５ａは露出してい
る絶縁層３３ａを覆うように形成された保護膜（絶縁
層）、３５ｂは露出している絶縁層３３ｂ及び導体層３
４ｂを覆うように形成された保護膜（絶縁層）、３６ａ
は部品２０の実装用基板３０への実装時に両者間を電気
的に接続するはんだを示す。The leadless component 20 has a rectangular shape as viewed from the side as shown in the figure, and has an L-shaped electrode 21 from both sides to the bottom.
As the type of the leadless component 20, a chip capacitor, a resistance element, an inductive element, or the like is used. On the other hand, in the mounting substrate 30, 31 is a core substrate as a base, 32
a is a conductor layer formed on one surface of the core substrate 31 (the surface on which the component 20 is mounted) by patterning, and 32b is the other surface of the core substrate 31 (the surface opposite to the side on which the component 20 is mounted). A conductor layer 33 formed by patterning
a is an insulating layer formed on one surface of the core substrate 31 so as to have an opening in a portion corresponding to the mounting region of the component 20;
33b is an insulating layer formed on the other surface of the core substrate 31 so as to have a via hole at a required position, and 34a is an insulating layer 3
A conductor layer formed by patterning on the insulating layer 33a including the side wall of the opening 3a;
A conductive layer formed by patterning the insulating layer 33b by filling the inside of the via hole, 35a is a protective film (insulating layer) formed so as to cover the exposed insulating layer 33a, and 35b is exposed. Insulating layer 33b and conductor layer 3
Protective film (insulating layer) formed so as to cover 4b, 36a
Denotes solder that electrically connects the components 20 when the components 20 are mounted on the mounting board 30.
【００１８】はんだ３６ａは、後述するように実装時の
リフローにより、図示のように逆Ｌ字状に成形・硬化さ
れ、それによって、リードレス部品２０のＬ字状の電極
２１と、絶縁層３３ａの上面からその側壁を介してコア
基板３１の上面に亘り階段状に形成された導体層３２
ａ，３４ａとの間の電気的な接続を確保すると共に、実
装強度を増大させることに寄与する。The solder 36a is formed and hardened into an inverted L-shape as shown in the figure by reflow during mounting, as described later, so that the L-shaped electrode 21 of the leadless component 20 and the insulating layer 33a are formed. Conductor layer 32 formed in a step-like manner from the upper surface of core substrate 31 to the upper surface of core substrate 31 via the side wall thereof.
a, 34a, and contributes to increasing the mounting strength.
【００１９】なお、コア基板３１には、ガラス−エポキ
シ樹脂複合板、ガラスＢＴ樹脂複合板などのリジッドな
材料の他に、エポキシ樹脂、ポリイミド樹脂等からなる
樹脂フィルムなどのフレキシブルな材料が好適に用いら
れる。また、導体層３２ａ，３２ｂ，３４ａ及び３４ｂ
の材料としては、主として銅（Ｃｕ）が用いられる。ま
た、絶縁層３３ａ及び３３ｂの材料としては、エポキシ
樹脂等からなる樹脂フィルムが用いられ、保護膜（絶縁
層）３５ａ及び３５ｂの材料としては、ソルダレジスト
が用いられる。The core substrate 31 is preferably made of a rigid material such as a glass-epoxy resin composite plate or a glass BT resin composite plate, or a flexible material such as a resin film made of an epoxy resin, a polyimide resin or the like. Used. Further, the conductor layers 32a, 32b, 34a and 34b
Is mainly used as copper (Cu). A resin film made of an epoxy resin or the like is used as a material of the insulating layers 33a and 33b, and a solder resist is used as a material of the protective films (insulating layers) 35a and 35b.
【００２０】本実施形態に係るリードレス部品の実装構
造１０は、特に図８に明示されるように、実装用基板３
０に形成すべき凹部ＲＰ３の大きさを、リードレス部品
２０の公差Ｄの分だけ当該部品の実装面積よりも大きく
選定し、リードレス部品２０を凹部ＲＰ３に配置したと
きにできる隙間（つまり、公差Ｄに応じた隙間）を、実
装の際のリフロー時に溶融させたはんだ３６（３６ａ）
で埋め込むようにしたことを特徴としている。The leadless component mounting structure 10 according to the present embodiment is, as clearly shown in FIG.
The size of the concave portion RP3 to be formed to be zero is selected to be larger than the mounting area of the leadless component 20 by the tolerance D of the leadless component 20, and a gap formed when the leadless component 20 is arranged in the concave portion RP3 (that is, Solder 36 (36a) melted at the time of reflow at the time of mounting
It is characterized in that it is embedded.
【００２１】ここに、リードレス部品２０の公差Ｄと
は、同じ種類の当該部品についてのプロセス上のばらつ
きを考慮して決められたものであり、規定された許容最
大値と許容最小値との差をいう。以下、本実施形態に係
るリードレス部品の実装構造１０（実装用基板３０を含
む）を製造する方法について、その製造工程を順に示す
図４〜図８を参照しながら説明する。Here, the tolerance D of the leadless component 20 is determined in consideration of the process variation of the same type of the component, and the difference D between the specified allowable maximum value and the specified allowable minimum value. Say the difference. Hereinafter, a method of manufacturing the leadless component mounting structure 10 (including the mounting substrate 30) according to the present embodiment will be described with reference to FIGS.
【００２２】先ず最初の工程では（図４（ａ）参照）、
ベースとなる絶縁体としてのコア基板３１を用意し、そ
の両面に導体層３２を形成する。具体的な形態として
は、熱硬化性のポリイミド樹脂フィルム（コア基板３
１）の両面にポリイミド系の熱可塑性接着剤を塗布し、
その上に銅箔（導体層３２）を熱プレス接着したもの
や、ガラス−エポキシ樹脂複合板（コア基板３１）の両
面に銅箔（導体層３２）を積層して接着したものなどを
使用することができる。First, in the first step (see FIG. 4A),
A core substrate 31 as an insulator serving as a base is prepared, and conductor layers 32 are formed on both surfaces thereof. As a specific form, a thermosetting polyimide resin film (core substrate 3
1) Apply a polyimide-based thermoplastic adhesive to both surfaces,
A copper foil (conductor layer 32) bonded thereon by hot pressing or a glass-epoxy resin composite board (core substrate 31) with copper foil (conductor layer 32) laminated and bonded on both sides is used. be able to.
【００２３】次の工程では（図４（ｂ）参照）、導体層
（Ｃｕ層）３２の上にエッチングレジスト４１を塗布し
（液状レジストの場合）、又は積層する（フィルム状レ
ジストの場合）。本実施形態では、エッチングレジスト
４１として感光性の材料を用い、例えば、感光性エポキ
シ樹脂や感光性ドライフィルム等を好適に用いることが
できる。In the next step (see FIG. 4B), an etching resist 41 is applied (in the case of a liquid resist) or laminated (in the case of a film resist) on the conductor layer (Cu layer) 32. In the present embodiment, a photosensitive material is used as the etching resist 41, and for example, a photosensitive epoxy resin, a photosensitive dry film, or the like can be suitably used.
【００２４】次の工程では（図４（ｃ）参照）、塗布／
積層された感光性のエッチングレジスト層４１に対し、
所要の配線パターン（後述する導体層３２ａ，３２ｂ）
の形状に応じたマスク（図示せず）を用いて露光及び現
像（レジスト層４１のパターニング）を行い、その配線
パターンの領域に対応する部分を残して他の部分のレジ
スト層４１及び導体層３２をエッチング除去する。In the next step (see FIG. 4C), the coating /
For the laminated photosensitive etching resist layer 41,
Required wiring pattern (conductor layers 32a and 32b to be described later)
Exposure and development (patterning of the resist layer 41) are performed using a mask (not shown) corresponding to the shape of the wiring pattern, and the resist layer 41 and the conductor layer 32 in other portions except for a portion corresponding to the wiring pattern region Is removed by etching.
【００２５】レジスト層４１のパターニングは、コア基
板３１の上面に形成すべき配線パターン（導体層３２
ａ）が所定の間隔Ｗをもって形成されるように行われ
る。この間隔Ｗは、後の工程で実装されるリードレス部
品２０の公差Ｄの分だけ当該部品の実装面積（この場
合、実装幅）よりも大きい値に選定される。次の工程で
は（図４（ｄ）参照）、前の工程で残存したレジスト層
４１ａ，４１ｂを除去する。これによって、コア基板３
１の両面に所要の導体層（Ｃｕ層）３２ａ，３２ｂが形
成されたことになる。The patterning of the resist layer 41 is performed by using a wiring pattern (conductor layer 32) to be formed on the upper surface of the core substrate 31.
a) are formed so as to be formed at a predetermined interval W. The interval W is selected to be larger than the mounting area (in this case, the mounting width) of the leadless component 20 to be mounted in a later step by the tolerance D. In the next step (see FIG. 4D), the resist layers 41a and 41b remaining in the previous step are removed. Thereby, the core substrate 3
This means that the required conductor layers (Cu layers) 32a and 32b are formed on both surfaces of the substrate 1.
【００２６】次の工程では（図４（ｅ）参照）、コア基
板３１の導体層３２ａが形成されている側の面に、所定
の間隔Ｗに応じた開口部ＲＰ１を有するように形成され
た片面銅張り樹脂フィルム（例えば、エポキシ樹脂フィ
ルム（絶縁層３３ａ）の片面に銅箔４２ａを接着したも
の）を貼り付け、また、コア基板３１の導体層３２ｂが
形成されている側の面にも、同様の片面銅張り樹脂フィ
ルム（エポキシ樹脂フィルム（絶縁層３３ｂ）の片面に
銅箔４２ｂを接着したもの）を貼り付ける。In the next step (see FIG. 4E), the core substrate 31 is formed so as to have an opening RP1 corresponding to a predetermined interval W on the surface on the side where the conductor layer 32a is formed. A single-sided copper-clad resin film (for example, one in which a copper foil 42a is adhered to one surface of an epoxy resin film (insulating layer 33a)) is attached, and the core substrate 31 is also provided with a surface on which the conductor layer 32b is formed. Then, a similar single-sided copper-clad resin film (copper foil 42b bonded to one side of an epoxy resin film (insulating layer 33b)) is attached.
【００２７】このとき、絶縁層３３ａ，３３ｂの材料と
して感光性樹脂を用いると、開口部ＲＰ１は、通常のフ
ォトリソグラフィ技術を用いて形成することができる。
次の工程では（図４（ｆ）参照）、例えば化学研磨等に
より、前の工程で貼り付けた片面銅張り樹脂フィルムか
ら銅箔４２ａ，４２ｂのみを除去する。なお、上記の図
４（ｅ）の工程では片面銅張り樹脂フィルムを用いてい
るが、これに代えて、エポキシ樹脂等からなる樹脂フィ
ルム（絶縁層３３ａ，３３ｂ）のみを形成することも技
術的には可能である。この場合には、図４（ｆ）の工程
を省略することができる。At this time, if a photosensitive resin is used as a material of the insulating layers 33a and 33b, the opening RP1 can be formed by using a usual photolithography technique.
In the next step (see FIG. 4F), only the copper foils 42a and 42b are removed from the single-sided copper-clad resin film attached in the previous step by, for example, chemical polishing. Although the single-sided copper-clad resin film is used in the step of FIG. 4E, it is technically possible to form only a resin film (insulating layers 33a and 33b) made of epoxy resin or the like instead. It is possible. In this case, the step of FIG. 4F can be omitted.
【００２８】次の工程では（図５（ａ）参照）、絶縁層
３３ｂの所要の箇所において導体層３２ｂに達するよう
に、例えばＣＯ2 レーザやエキシマレーザ等による穴明
け処理により、ビアホールＶＨを形成する（レーザビア
・プロセス）。なお、絶縁層３３ｂの材料として感光性
エポキシ樹脂等の感光性樹脂を用いた場合には、ビアホ
ールＶＨは、通常のフォトリソグラフィ技術を用いて形
成することもできる（フォトビア・プロセス）。In the next step (see FIG. 5A), via holes VH are formed by, for example, drilling using a CO 2 laser or excimer laser or the like so as to reach the conductor layer 32b at a required portion of the insulating layer 33b. (Laser via process). When a photosensitive resin such as a photosensitive epoxy resin is used as the material of the insulating layer 33b, the via hole VH can be formed using a normal photolithography technique (photo via process).
【００２９】次の工程では（図５（ｂ）参照）、開口部
ＲＰ１の内部を含めて絶縁層３３ａの上に、液状のエッ
チングレジスト４３を塗布する。エッチングレジスト４
３の材料としては、この場合、感光性、非感光性を問わ
ず用いることができる。次の工程では（図５（ｃ）参
照）、塗布されたエッチングレジスト層４３を、例えば
機械研磨、化学機械研磨（ＣＭＰ）等により研磨して、
絶縁層３３ａの上面が露出するまで除去する。これによ
って、エッチングレジスト層４３の上面と絶縁層３３ａ
の上面は同一レベルの平面を構成する。In the next step (see FIG. 5B), a liquid etching resist 43 is applied on the insulating layer 33a including the inside of the opening RP1. Etching resist 4
In this case, the material of No. 3 can be used regardless of photosensitivity or non-photosensitivity. In the next step (see FIG. 5C), the applied etching resist layer 43 is polished by, for example, mechanical polishing, chemical mechanical polishing (CMP), or the like.
It is removed until the upper surface of the insulating layer 33a is exposed. Thereby, the upper surface of the etching resist layer 43 and the insulating layer 33a
Constitute a plane of the same level.
【００３０】次の工程では（図５（ｄ）参照）、絶縁層
３３ａとエッチングレジスト層４３の上にエッチングレ
ジスト４４を塗布／積層し、塗布／積層されたエッチン
グレジスト層４４の所定の箇所に開口部ＯＰを形成す
る。エッチングレジスト４４の材料としては、この場
合、感光性エポキシ樹脂や感光性ドライフィルム等の感
光性のものが用いられる。開口部ＯＰは、塗布／積層さ
れたエッチングレジスト層４４に対し、当該開口部のパ
ターン形状に応じたマスク（図示せず）を用いて露光及
び現像（レジスト層４４のパターニング）を行い、絶縁
層３３ａの開口部ＲＰ１（図５（ａ）参照）の側壁の位
置に対応する部分をエッチング除去することにより、形
成され得る。In the next step (see FIG. 5D), an etching resist 44 is applied / laminated on the insulating layer 33a and the etching resist layer 43, and is applied to a predetermined portion of the applied / laminated etching resist layer 44. An opening OP is formed. In this case, as the material of the etching resist 44, a photosensitive material such as a photosensitive epoxy resin or a photosensitive dry film is used. The opening OP is formed by performing exposure and development (patterning of the resist layer 44) on the applied / laminated etching resist layer 44 by using a mask (not shown) corresponding to the pattern shape of the opening to form an insulating layer. It can be formed by etching away a portion corresponding to the position of the side wall of the opening RP1 of 33a (see FIG. 5A).
【００３１】次の工程では（図５（ｅ）参照）、１層目
のエッチングレジスト層４３において２層目のエッチン
グレジスト層４４の開口部ＯＰに対応する部分に、コア
基板３１上の導体層３２ａに達するように開口部ＲＰ２
を形成する。この開口部ＲＰ２は、例えば、エッチング
レジスト層４３に対してのみ可溶性を有するエッチング
液を用いて形成することができる。In the next step (see FIG. 5E), a conductor layer on the core substrate 31 is formed in a portion of the first etching resist layer 43 corresponding to the opening OP of the second etching resist layer 44. Opening RP2 to reach 32a
To form The opening RP2 can be formed, for example, using an etching solution that is soluble only in the etching resist layer 43.
【００３２】次の工程では（図６（ａ）参照）、例えば
機械研磨、化学機械研磨（ＣＭＰ）等により、エッチン
グレジスト層４４（図５（ｅ）参照）を除去する。これ
によって、絶縁層３３ａ及びエッチングレジスト層４３
が再び露出する。次の工程では（図６（ｂ）参照）、開
口部ＲＰ２の内部及びビアホールＶＨの内部を含めて絶
縁層３３ａ，３３ｂ及びエッチングレジスト層４３の上
に、導体層３４を形成する。これによって、導体層３４
とコア基板３１の両面に形成された導体層３２ａ，３２
ｂとの電気的な導通が確保される。In the next step (see FIG. 6A), the etching resist layer 44 (see FIG. 5E) is removed by, for example, mechanical polishing or chemical mechanical polishing (CMP). Thereby, the insulating layer 33a and the etching resist layer 43
Is exposed again. In the next step (see FIG. 6B), the conductor layer 34 is formed on the insulating layers 33a and 33b and the etching resist layer 43 including the inside of the opening RP2 and the inside of the via hole VH. Thereby, the conductor layer 34
And conductor layers 32a, 32 formed on both sides of core substrate 31
The electrical conduction with b is ensured.
【００３３】導体層３４は、例えば、全面にＣｕの無電
解めっきを施して薄膜状Ｃｕ層を形成し、更にその上
に、薄膜状Ｃｕ層をめっき給電層としてＣｕの電解めっ
きを施すことにより、形成することができる。この場
合、薄膜状Ｃｕ層（めっき給電層）を形成する成膜方法
として、無電解めっきに代えて、スパッタリングや蒸着
等を用いることも可能である。The conductor layer 34 is formed, for example, by performing electroless plating of Cu on the entire surface to form a thin-film Cu layer, and further performing electrolytic plating of Cu thereon using the thin-film Cu layer as a plating power supply layer. , Can be formed. In this case, instead of electroless plating, sputtering, vapor deposition, or the like can be used as a film forming method for forming the thin film Cu layer (plating power supply layer).
【００３４】次の工程では（図６（ｃ）参照）、導体層
３４の上にエッチングレジスト４５を塗布／積層する。
エッチングレジスト４５の材料としては、感光性エポキ
シ樹脂や感光性ドライフィルム等の感光性のものが用い
られる。次の工程では（図６（ｄ）参照）、塗布／積層
された感光性のエッチングレジスト層４５に対し、所要
の配線パターン（後述する導体層３４ａ，３４ｂ）の形
状に応じたマスク（図示せず）を用いて露光及び現像
（レジスト層４５のパターニング）を行い、その配線パ
ターンの領域に対応する部分を残して他の部分のレジス
ト層４５及び導体層３４をエッチング除去する。In the next step (see FIG. 6C), an etching resist 45 is applied / laminated on the conductor layer 34.
As a material of the etching resist 45, a photosensitive material such as a photosensitive epoxy resin or a photosensitive dry film is used. In the next step (see FIG. 6D), a mask (not shown) corresponding to the shape of a required wiring pattern (conductor layers 34a and 34b to be described later) is applied to the applied / laminated photosensitive etching resist layer 45. Exposure and development (patterning of the resist layer 45) are performed by using the resist layer 45, and the resist layer 45 and the conductor layer 34 in other portions are removed by etching except for a portion corresponding to the region of the wiring pattern.
【００３５】次の工程では（図６（ｅ）参照）、前の工
程で残存したレジスト層４５ａ，４５ｂを除去する。こ
れによって、絶縁層３３ａの上面からその側壁を介して
コア基板３１の上面に亘り、図示のように「階段状」の
導体層３２ａ，３４ａが形成されたことになる。また、
コア基板３１の下面に形成された導体層３２ｂと電気的
に導通する略Ｔ字状の導体層３４ｂが形成されたことに
なる。In the next step (see FIG. 6E), the resist layers 45a and 45b remaining in the previous step are removed. As a result, "step-like" conductor layers 32a and 34a are formed as shown in the figure from the upper surface of the insulating layer 33a to the upper surface of the core substrate 31 via the side walls thereof. Also,
This means that a substantially T-shaped conductor layer 34b electrically connected to the conductor layer 32b formed on the lower surface of the core substrate 31 is formed.
【００３６】次の工程では（図７（ａ）参照）、前の工
程で形成された構造体の両面に感光性のソルダレジスト
３５を塗布する。次の工程では（図７（ｂ）参照）、塗
布された感光性のソルダレジスト層３５に対し、所定の
マスク（図示せず）を用いて露光及び現像（ソルダレジ
スト層３５のパターニング）を行い、コア基板３１及び
導体層３２ａ，３４ａに対応する部分のソルダレジスト
層３５をエッチング除去する。これによって、コア基板
３１及び導体層３２ａ，３４ａが露出し、他の部分はソ
ルダレジスト層（保護膜）３５ａ，３５ｂによって覆わ
れたことになる。In the next step (see FIG. 7A), a photosensitive solder resist 35 is applied to both surfaces of the structure formed in the previous step. In the next step (see FIG. 7B), the applied photosensitive solder resist layer 35 is exposed and developed (patterning of the solder resist layer 35) using a predetermined mask (not shown). Then, portions of the solder resist layer 35 corresponding to the core substrate 31 and the conductor layers 32a and 34a are removed by etching. As a result, the core substrate 31 and the conductor layers 32a and 34a are exposed, and the other portions are covered with the solder resist layers (protective films) 35a and 35b.
【００３７】次の工程では（図７（ｃ）参照）、絶縁層
３３ａの上面に形成された導体層３４ａの領域に対応す
る部分に開口部ＭＰを有するように成形された金属板
（メタルマスク４６）を、ソルダレジスト層３５ａの上
に貼り付ける。次の工程では（図７（ｄ）参照）、メタ
ルマスク４６の上からペースト状又はクリーム状のはん
だ３６を印刷する。これによって、はんだ３６がメタル
マスク４６の開口部ＭＰを充填し、絶縁層３３ａ上の導
体層３４ａに付着される。In the next step (see FIG. 7C), a metal plate (metal mask) formed so as to have an opening MP in a portion corresponding to the region of the conductor layer 34a formed on the upper surface of the insulating layer 33a. 46) is attached on the solder resist layer 35a. In the next step (see FIG. 7D), a paste-like or cream-like solder 36 is printed on the metal mask 46. Thus, the solder 36 fills the opening MP of the metal mask 46 and adheres to the conductor layer 34a on the insulating layer 33a.
【００３８】次の工程では（図８（ａ）参照）、メタル
マスク４６を剥離して除去する。以上の工程により、本
実施形態に係るリードレス部品の実装用基板３０が作製
されたことになる。次の工程では（図８（ｂ）参照）、
前の工程で作製された実装用基板３０の凹部ＲＰ３に、
実装すべきリードレス部品２０を配置する。つまり、リ
ードレス部品２０の底面に形成された部分の電極２１が
コア基板３１上の導体層３２ａに接触し、且つ、当該部
品の両側に公差Ｄに応じた隙間が確保されるように、当
該部品の位置合わせを行う。In the next step (see FIG. 8A), the metal mask 46 is peeled and removed. Through the steps described above, the mounting substrate 30 for leadless components according to the present embodiment is manufactured. In the next step (see FIG. 8B),
In the concave portion RP3 of the mounting substrate 30 manufactured in the previous process,
A leadless component 20 to be mounted is arranged. That is, the electrode 21 of the portion formed on the bottom surface of the leadless component 20 is in contact with the conductor layer 32a on the core substrate 31 and a gap corresponding to the tolerance D is secured on both sides of the component. Align parts.
【００３９】最後の工程では（図８（ｃ）参照）、実装
用基板３０上のはんだ３６に対してリフローを行い、リ
ードレス部品２０を実装する。このとき、リフローによ
り溶融したはんだ３６は、レベルＬ１（導体層３４ａ
側）からレベルＬ２（導体層３２ａ側）に流れ込み、リ
ードレス部品２０を実装用基板３０の凹部ＲＰ３に配置
したときにできる隙間（公差Ｄに応じた隙間）を充填す
る（はんだ３６ａ）。In the last step (see FIG. 8C), the solder 36 on the mounting board 30 is reflowed, and the leadless component 20 is mounted. At this time, the solder 36 melted by the reflow has a level L1 (the conductor layer 34a).
Side) to the level L2 (the conductor layer 32a side) to fill a gap (a gap corresponding to the tolerance D) formed when the leadless component 20 is arranged in the concave portion RP3 of the mounting board 30 (solder 36a).
【００４０】以上の工程により、本実施形態に係るリー
ドレス部品の実装構造１０が作製されたことになる。以
上説明したように、本実施形態に係るリードレス部品の
実装構造１０（実装用基板３０を含む）及びその製造方
法によれば、実装用基板３０の凹部ＲＰ３の対向する両
側の上端部（絶縁層３３ａの上面に形成された導体層３
４ａ）にはんだ３６が付着されているので、後の工程
で、又は必要なときに、このはんだ３６をリフローによ
り溶融させることでリードレス部品２０を実装用基板３
０の凹部ＲＰ３に実装することができる。Through the above steps, the mounting structure 10 of the leadless component according to the present embodiment has been manufactured. As described above, according to the leadless component mounting structure 10 (including the mounting substrate 30) and the method of manufacturing the same according to the present embodiment, the upper ends (insulation) of the concave portion RP3 of the mounting substrate 30 opposing each other. Conductor layer 3 formed on the upper surface of layer 33a
Since the solder 36 is attached to 4a), the leadless component 20 is melted by reflow in a later step or when necessary, so that the leadless component 20 is mounted on the mounting substrate 3.
0 can be mounted in the recess RP3.
【００４１】このとき、リフローにより溶融したはんだ
３６は、レベルＬ１（導体層３４ａ側）からレベルＬ２
（導体層３２ａ側）に流れ込み、公差Ｄに応じた隙間を
埋めて成形・硬化されるので（はんだ３６ａ）、リード
レス部品２０のＬ字状の電極２１と、実装用基板３０に
形成された「階段状」の導体層３２ａ，３４ａとの間の
電気的な接続が確保されると共に、実装強度を増大させ
ることができる。これは、背の高いリードレス部品２０
の安定した実装に寄与する。At this time, the solder 36 melted by the reflow changes from the level L1 (the conductor layer 34a side) to the level L2.
(The conductor layer 32a side), and is molded and hardened by filling a gap corresponding to the tolerance D (solder 36a), so that it is formed on the L-shaped electrode 21 of the leadless component 20 and the mounting substrate 30. Electrical connection between the "step-like" conductor layers 32a and 34a is ensured, and the mounting strength can be increased. This is a tall leadless part 20
Contributes to the stable implementation of.
【００４２】また、リードレス部品２０を実装する領域
として供される凹部ＲＰ３の大きさは、当該部品の実装
面積よりも僅かに公差Ｄの分だけ大きく選定されている
にすぎず、従来の技術（図２（ｂ）に示した方法）で必
要とされていた余分な作業空間（スペースＳＰ）を必要
とすることなくリフローによるはんだ付けを行うことが
できる。これによって、実装面積を増大させることなく
（基板の小型化）、リードレス部品２０の安定した実装
を確実に行うことが可能となる。Further, the size of the concave portion RP3 provided as a region for mounting the leadless component 20 is selected to be slightly larger than the mounting area of the component by the tolerance D, and the conventional technology is not used. Soldering by reflow can be performed without requiring an extra working space (space SP) required in the method shown in FIG. 2B. Thus, stable mounting of the leadless component 20 can be reliably performed without increasing the mounting area (smaller substrate).
【００４３】上述した実施形態では、リードレス部品２
０が実装用基板３０から突出した形態で実装された場合
について説明したが、実装するリードレス部品の高さに
よっては、実装用基板３０から突出することなく、つま
り、実装用基板３０に形成された凹部（図８（ａ）にお
いて参照符号ＲＰ３で示す部分）の内部に実装できる場
合がある。このような場合、その凹部の内部に実装した
リードレス部品の上に別の部品を実装することが可能で
ある。その一例を図９に示す。In the above embodiment, the leadless component 2
0 has been described in the form of protruding from the mounting substrate 30, but depending on the height of the leadless component to be mounted, the leadless component does not protrude from the mounting substrate 30, that is, is formed on the mounting substrate 30. In some cases, it can be mounted inside the recessed portion (the portion indicated by reference numeral RP3 in FIG. 8A). In such a case, it is possible to mount another component on the leadless component mounted inside the recess. One example is shown in FIG.
【００４４】図９に示す実装構造１０ａでは、リードレ
ス部品２０ａが実装用基板３０に埋め込まれた形態で実
装され、更にこのリードレス部品２０ａの上方に、別の
部品５０がそのリード５１を介して実装用基板３０に実
装されている。上側に実装する部品５０のリード５１
は、はんだ３６ａを介して導体層３４ａに電気的に接続
されており、更にこの導体層３４ａは、実装用基板３０
に埋設・実装されたリードレス部品２０ａの電極に電気
的に接続されている。In the mounting structure 10a shown in FIG. 9, a leadless component 20a is mounted in a form embedded in the mounting board 30, and another component 50 is further placed above the leadless component 20a via its lead 51. And mounted on the mounting substrate 30. Lead 51 of component 50 mounted on the upper side
Are electrically connected to the conductor layer 34a via the solder 36a, and the conductor layer 34a
Are electrically connected to the electrodes of the leadless component 20a embedded and mounted on the substrate.
【００４５】図９に示す実装構造１０ａによれば、リー
ドレス部品２０ａと別の部品５０とが積み重ねられた形
態で実装されているので、実装用基板３０の小型化及び
高密度実装を図ることができ、更に、両部品２０ａ，５
０が互いに近接して配設されているので、後述するよう
に周波数特性の改善を図ることができる。すなわち、最
近の半導体素子の高集積化の要求に伴い、これを搭載す
る配線基板（実装用基板）についても配線の微細化、高
密度化、小型化等が要求されているが、かかる配線基板
では配線パターンが高密度に形成されているため、配線
間でクロストークノイズが生じたり、また電源ライン等
の電位が変動したりするなどの問題が生じる。特に、高
速のスイッチング動作が要求される高周波用の半導体素
子を搭載する基板では、周波数の上昇に伴いクロストー
クノイズが発生し易くなり、またスイッチング素子が高
速にオン／オフすることでスイッチングノイズが発生
し、これによって電源ライン等の電位が変動し易くな
る。According to the mounting structure 10a shown in FIG. 9, since the leadless component 20a and another component 50 are mounted in a stacked form, the mounting substrate 30 can be reduced in size and mounted with high density. And both parts 20a, 5
Since 0s are arranged close to each other, the frequency characteristics can be improved as described later. In other words, with the recent demand for higher integration of semiconductor elements, finer wiring, higher density, smaller size, etc. are also required for wiring boards (mounting boards) on which the semiconductor elements are mounted. In this case, since the wiring patterns are formed at a high density, there arise problems such as crosstalk noise between the wirings and fluctuation of the potential of the power supply line and the like. In particular, on a substrate on which a high-frequency semiconductor element that requires high-speed switching operation is mounted, crosstalk noise tends to occur as the frequency increases, and the switching noise is increased by the high-speed switching on / off. This causes the potential of the power supply line and the like to fluctuate easily.
【００４６】そこで、このような不都合を解消するため
に、従来より、チップキャパシタ等の容量素子を半導体
素子の近傍に配設して信号ラインや電源ライン等を「デ
カップリング」することが行われている。このとき、そ
の容量素子と半導体素子との間が距離的に離れている
と、両者間を接続する配線のインダクタンスが大きくな
り、容量素子によるデカップリング効果を十分に発揮で
きない。従って、インダクタンスを出来るだけ小さくす
るために、容量素子は半導体素子の出来るだけ近くに配
置することが望ましい。Therefore, in order to solve such inconveniences, conventionally, a capacitive element such as a chip capacitor is arranged near a semiconductor element to "decouple" signal lines and power supply lines. ing. At this time, if the capacitance element and the semiconductor element are far apart from each other, the inductance of the wiring connecting them becomes large, and the decoupling effect by the capacitance element cannot be sufficiently exhibited. Therefore, in order to reduce the inductance as much as possible, it is desirable to dispose the capacitive element as close as possible to the semiconductor element.
【００４７】図９に示す実装構造１０ａにおいては、両
部品２０ａ，５０は互いに近接して配設されているの
で、例えば、一方の部品をＩＣ等の能動素子とし、他方
の部品をチップキャパシタとした場合、高周波特性を向
上させることが可能となる。In the mounting structure 10a shown in FIG. 9, since the two components 20a and 50 are disposed close to each other, for example, one component is an active element such as an IC and the other component is a chip capacitor. In this case, the high frequency characteristics can be improved.
【００４８】[0048]
【発明の効果】以上説明したように本発明によれば、実
装用基板にチップ部品の実装領域として供される凹部を
形成し、この凹部の大きさを、チップ部品の公差の分だ
けその実装面積よりも大きく選定すると共に、凹部の両
側の上端部に所定量のはんだを付着させておくことによ
り、必要なときにこのはんだを溶融させることで、実装
面積を増大させることなく（基板の小型化）、背の高い
チップ部品の安定した実装を実現することができる。As described above, according to the present invention, a concave portion serving as a chip component mounting area is formed on a mounting substrate, and the size of the concave portion is reduced by the tolerance of the chip component. By selecting a larger area and attaching a predetermined amount of solder to the upper ends on both sides of the recess, the solder is melted when necessary, thereby increasing the mounting area without increasing the mounting area. And tall chip components can be stably mounted.
【図１】従来技術の一例に係るリードレス部品の実装に
際しての問題点を説明するための図である。FIG. 1 is a diagram for explaining a problem in mounting a leadless component according to an example of a conventional technique.
【図２】従来技術の他の例に係るリードレス部品の実装
に際しての問題点を説明するための図である。FIG. 2 is a diagram for explaining a problem in mounting a leadless component according to another example of the related art.
【図３】本発明の一実施形態に係るリードレス部品の実
装構造を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a mounting structure of a leadless component according to an embodiment of the present invention.
【図４】図３の実装構造の製造工程を示す断面図であ
る。FIG. 4 is a sectional view showing a manufacturing process of the mounting structure of FIG. 3;
【図５】図４の製造工程に続く製造工程を示す断面図で
ある。FIG. 5 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 4;
【図６】図５の製造工程に続く製造工程を示す断面図で
ある。FIG. 6 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 5;
【図７】図６の製造工程に続く製造工程を示す断面図で
ある。FIG. 7 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 6;
【図８】図７の製造工程に続く製造工程を示す断面図で
ある。FIG. 8 is a cross-sectional view showing a manufacturing step that follows the manufacturing step of FIG. 7;
【図９】本発明の他の実施形態に係るリードレス部品の
実装構造を模式的に示す断面図である。FIG. 9 is a cross-sectional view schematically showing a mounting structure of a leadless component according to another embodiment of the present invention.
１０，１０ａ…リードレス部品の実装構造 ２０，２０ａ…リードレス部品（チップ部品） ２１…リードレス部品の電極 ３０…実装用基板 ３１…コア基板（絶縁体） ３２ａ，３２ｂ，３４ａ，３４ｂ…導体層 ３３ａ，３３ｂ…絶縁層 ３５ａ，３５ｂ…ソルダレジスト層（保護膜） ３６，３６ａ…はんだ ５０…別の部品 Ｄ…リードレス部品の公差 ＲＰ３…実装用基板の凹部 10, 10a: Leadless component mounting structure 20, 20a: Leadless component (chip component) 21: Leadless component electrode 30: Mounting substrate 31: Core substrate (insulator) 32a, 32b, 34a, 34b: Conductor Layers 33a, 33b: insulating layers 35a, 35b: solder resist layer (protective film) 36, 36a: solder 50: another component D: tolerance of leadless components RP3: concave portion of mounting board
Claims (6)
凹部の側壁となる開口部を有した絶縁層と、 該絶縁層の上面の開口周縁部から前記凹部の対向する両
側の側壁を介して凹部の底面となる前記コア基板の上面
の底面周縁部に亘りそれぞれ階段状に形成された１対の
導体層とを有し、 前記凹部の開口面積が、該凹部にチップ部品を配置して
はんだ付けできるように前記チップ部品の実装面積より
も大きく形成されていると共に、 前記１対の導体層の前記開口周縁部に形成された部分
に、それぞれはんだが被着されていることを特徴とする
チップ部品の実装用基板。1. A core substrate made of an insulating material, an insulating layer formed on one surface of the core substrate and having an opening serving as a side wall of a recess for mounting chip components, and an upper surface of the insulating layer A pair of conductor layers formed in a stepwise manner from the peripheral edge of the opening to the bottom peripheral edge of the upper surface of the core substrate serving as the bottom surface of the concave portion via the side walls on both sides of the concave portion facing each other; The opening area of the pair of conductor layers is formed larger than the mounting area of the chip component so that the chip component can be placed in the recess and soldered. A chip component mounting substrate, wherein a solder is applied to each of them.
板に設けられた凹部に、両側の側面から底面に亘りそれ
ぞれＬ字状に形成された１対の電極を有するチップ部品
がはんだにより接合されていると共に、該はんだが、前
記チップ部品と前記凹部との隙間に充填されて、前記チ
ップ部品のＬ字状の１対の電極と前記実装用基板に形成
された階段状の１対の導体層とが電気的に接続されてい
ることを特徴とするチップ部品の実装構造。2. A chip component having a pair of electrodes formed in an L-shape from a side surface to a bottom surface on both sides in a concave portion provided in the chip component mounting board according to claim 1 by soldering. While being joined, the solder is filled in a gap between the chip component and the concave portion, and a pair of L-shaped electrodes of the chip component and a pair of steps formed on the mounting board are formed. A chip component mounting structure characterized by being electrically connected to a conductive layer of a chip.
面から突出するように実装されていることを特徴とする
請求項２に記載のチップ部品の実装構造。3. The mounting structure according to claim 2, wherein the chip component is mounted so as to protrude from an upper surface of the mounting substrate.
から突出しないように実装され、更に、該チップ部品の
上方に別の電子部品が前記実装用基板に電気的に接続さ
れて実装されていることを特徴とする請求項２に記載の
チップ部品の実装構造。4. The method according to claim 1, wherein the chip component is mounted so as not to protrude from an upper surface of the mounting substrate, and another electronic component is mounted above the chip component while being electrically connected to the mounting substrate. The mounting structure of a chip component according to claim 2, wherein:
に、実装すべきチップ部品の実装面積よりも大きい値に
選定された間隔をおいて１対の導体層を形成する工程
と、 前記コア基板の一方の面に、前記１対の導体層を囲繞す
るように前記チップ部品実装用の凹部の側壁となる開口
部を有した絶縁層を形成する工程と、 該絶縁層の上面の開口周縁部から前記凹部の対向する両
側の側壁に亘り、それぞれ前記１対の導体層と電気的に
導通するＬ字状の１対の導体層を形成する工程と、 該Ｌ字状の１対の導体層の前記開口周縁部に形成された
部分に、それぞれはんだを被着させる工程とを含むこと
を特徴とするチップ部品の実装用基板の製造方法。5. A step of forming a pair of conductor layers on one surface of a core substrate made of an insulating material at an interval selected to be larger than a mounting area of a chip component to be mounted; Forming, on one surface of the core substrate, an insulating layer having an opening serving as a side wall of the chip component mounting recess so as to surround the pair of conductor layers; and an opening on the upper surface of the insulating layer. Forming a pair of L-shaped conductor layers that are electrically connected to the pair of conductor layers, respectively, from a peripheral portion to side walls on opposite sides of the concave portion; Applying a solder to portions of the conductor layer formed on the peripheral edge of the opening, respectively.
板の凹部に、両側の側面から底面に亘りそれぞれＬ字状
に形成された１対の電極を有するチップ部品を配置し、 前記実装用基板の上面の開口周縁部に形成された導体層
部分に被着されたはんだのリフローを行い、溶融したは
んだを前記チップ部品と前記凹部との隙間に充填して、
当該チップ部品を実装用基板に実装することを特徴とす
るチップ部品の実装方法。6. A chip component having a pair of electrodes formed in an L-shape from both side surfaces to a bottom surface in a concave portion of the chip component mounting board according to claim 1, wherein the mounting is performed. Reflow of the solder applied to the conductor layer portion formed on the opening peripheral portion of the upper surface of the substrate for the reflow, filling the molten solder into the gap between the chip component and the recess,
A method for mounting a chip component, comprising mounting the chip component on a mounting board.
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