JP2002198536A - Silicon substrate, soi substrate, and mos low-power and high-speed circuit for tft - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method for achieving both low power and high speed in a transistor circuit. SOLUTION: To achieve an optimum state in standby and operation of a threshold voltage in a transistor, a substrate at the lower section of a gate electrode is changed to the same potential as a source, and forward potential to the source by floating and a bias generation circuit. The example of a CMOS circuit is illustrated. The COMS circuit is composed of automatic substrate bias circuits 123 and 124 for P- and N-channel MOS transistors, respectively.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、半導体に関するもので
あり、特に詳しくはシリコン結晶基板上、シリコン・オ
ン・インシュレータ（ＳＯＩ）基板上の回路、及び表示
用薄膜トランジスタ（ＴＦＴ）回路の低電力化と高速化
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor, and more particularly, to a method for reducing power consumption of a circuit on a silicon crystal substrate, a silicon-on-insulator (SOI) substrate, and a thin film transistor (TFT) circuit for display. And speeding up.

【０００２】[0002]

【従来の技術】近年、ハンドヘルドコンピュータ、携帯
電話等電池駆動の機器が増えてきている。これに伴い、
使用される半導体についても低電圧動作、低消費電力要
求が強くなってきている。現在のＬＳＩ（大規模集積回
路）製品は、Ｐ−チャンネルＭＯＳトランジスタとＮ−
チャンネルＭＯＳトランジスタ双方を使用するＣＭＯＳ
回路が使われているが、電源電圧の低下に伴い、従来の
動作速度を維持するためトランジスタが導通開始する閾
値電圧も低下させる必要が有る。2. Description of the Related Art In recent years, battery-driven devices such as handheld computers and mobile phones have been increasing. Along with this,
Demands for low-voltage operation and low power consumption of semiconductors to be used are also increasing. Current LSI (Large Scale Integrated Circuit) products include P-channel MOS transistors and N-
CMOS using both channel MOS transistors
Although a circuit is used, as the power supply voltage decreases, it is necessary to reduce the threshold voltage at which the transistor starts conducting in order to maintain the conventional operation speed.

【０００３】日経マイクロデバイス２０００年８月号Ｐ
１１９によれば高速化と低電力化を両立するには、閾値
電圧を電源電圧の１５〜２０％に設定する必要が有る。
一方、閾値電圧は０．２Ｖ以下にはスケーリングできな
い。なぜなら、０．２Ｖ以下ではばらつきにより待機時
のリーク電流が増加するという問題が有った。従って、
電源電圧が１Ｖ以下では、高速化と低電圧が両立できな
い事となる。[0003] Nikkei Micro Devices August 2000 P
According to 119, in order to achieve both high speed and low power, it is necessary to set the threshold voltage to 15 to 20% of the power supply voltage.
On the other hand, the threshold voltage cannot be scaled below 0.2V. This is because when the voltage is 0.2 V or less, there is a problem that the leakage current during standby increases due to variations. Therefore,
If the power supply voltage is 1 V or less, it is impossible to achieve both high speed and low voltage.

【０００３】現在、マイクロプロセッサ等複数の回路を
内蔵し、低消費電力を要求される半導体装置において
は、高速化と低消費電力を両立させる技術として、不使
用回路への供給電源電圧の降下、供給クロックの停止に
よる回路動作停止、要求演算速度に応じたクロック周波
数の可変がある。しかし、いずれも複雑な制御回路が必
要であった。At present, in a semiconductor device which incorporates a plurality of circuits such as a microprocessor and requires low power consumption, as a technique for achieving both high speed and low power consumption, a power supply voltage drop to an unused circuit, The circuit operation is stopped by stopping the supply clock, and the clock frequency is varied according to the required operation speed. However, each required a complicated control circuit.

【０００４】日経マイクロデバイス２０００年１１月号
Ｐ７２に０．１３ｕｍプロセスの電源電圧と閾値電圧が
紹介されている。標準プロセスにおいては電源電圧が１
Ｖに対し、閾値電圧は０．３Ｖと上記設定に従っていな
い。同様に現在液晶や有機ＥＬ表示に使われているアモ
ルファスシリコンやポリシリコンを使った回路において
も、低電圧で駆動電流を多くする為に閾値電圧を低くす
ると、待機時のリーク電流が増加する問題が有った。以
上述べた様に、低電力、高速化要求に対し、従来の様に
閾値電圧を電源電圧に比例して低下させていく方法では
解決できなくなる問題が有った。A power supply voltage and a threshold voltage in a 0.13 μm process are introduced in Nikkei Micro Devices, November 2000, p. Power supply voltage is 1 in standard process
With respect to V, the threshold voltage is 0.3 V, which does not comply with the above setting. Similarly, even in circuits using amorphous silicon or polysilicon currently used for liquid crystal or organic EL displays, if the threshold voltage is lowered to increase the drive current at a low voltage, the leakage current during standby increases. There was. As described above, there has been a problem that the conventional method of lowering the threshold voltage in proportion to the power supply voltage cannot solve the demand for low power and high speed.

【０００５】[0005]

【発明が解決しようとする課題】本発明の目的は、上述
した従来技術の欠点を改良し、低電圧動作と高速化を両
立させる事にある。SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned disadvantages of the prior art and achieve both low-voltage operation and high-speed operation.

【０００６】[0006]

【課題を解決するための手段】前述の様に、微細化に伴
う電源電圧の低下に対応して、高速化、低電力化をはか
るには、固定的な閾値電圧の設定では不可能である。解
決方法として、閾値電圧を低電力、または、高速化に対
応して可変にすれば良い。具体的には、待機時の閾値電
圧はリーク電流が少なくなる様、絶対値を高く、動作時
は低くすれば良い。As described above, it is impossible to set a fixed threshold voltage to increase the speed and lower the power in response to the decrease in the power supply voltage accompanying the miniaturization. . As a solution, the threshold voltage may be made variable according to low power or high speed. Specifically, the absolute value of the threshold voltage in the standby state may be increased to reduce the leakage current, and may be decreased during the operation.

【０００７】閾値電圧の設定には、低く設定し、スタン
バイ時には基板バイアスにより上げる方法と、高く設定
し、動作時には基板バイアスにより下げる方法がある。
基板バイアスにより閾値電圧を上げるには、基板バイア
ス電圧をソース電位よりＮチャンネルＭＯＳトランジス
タでは、低く、ＰチャンネルＭＯＳトランジスタでは高
くする必要がある。したがって、ドレインと基板間の電
圧はドレインとソース間電圧より大きくなり、ジャンク
ションリーク電流の増大、耐圧による基板バイアス電圧
の制限より、微細化とは、相容れない方向である。した
がって、閾値電圧の設定は、通常のソースと基板が同電
位の条件では高くし、動作時は下げるのが、良い。There are two methods for setting the threshold voltage: a method of setting the threshold voltage to be low and increasing it by the substrate bias during standby, and a method of setting the threshold voltage to be high and setting it to be lower by the substrate bias during operation.
To increase the threshold voltage by the substrate bias, the substrate bias voltage needs to be lower than the source potential in the N-channel MOS transistor and higher in the P-channel MOS transistor. Therefore, the voltage between the drain and the substrate is higher than the voltage between the drain and the source, and the miniaturization is incompatible with the miniaturization due to the increase in the junction leak current and the limitation of the substrate bias voltage due to the withstand voltage. Therefore, it is better to set the threshold voltage higher when the normal source and the substrate are at the same potential and lower during operation.

【０００８】閾値電圧の設定を高くする場合の望ましい
条件は、動作時のＤＣ電流を完全になくす回路である。
現在、マイクロプロセッサ、メモリ等ＬＳＩに使用され
る回路は、図１．に示すＣＭＯＳ回路が通常使われる。
これまでのＣＭＯＳ回路では、構成するＰ−チャンネ
ル、Ｎ−チャンネルトランジスタの閾値電圧（Ｖｔｈ−
Ｐ、Ｖｔｈ−Ｎ）は、前述の様に電源電圧の１５〜２０
％に設定されるのが一般的である。この場合回路に流れ
る電流は、図２．に示す様に、各々のトランジスタに流
れる電流Ａ，Ｂの合成値Ｃとなる。入力電圧が供給電圧
の両端ＧＮＤ、Ｖｃｃでは、片方のＭＯＳトランジスタ
のみがオンする為、ＶｃｃからＧＮＤへの貫通電流は流
れ無いため、消費電流は少ない。しかし、ＶｃｃとＧＮ
Ｄ間では、双方オンするため、ＤＣ的に貫通電流が流れ
る。A desirable condition for increasing the threshold voltage setting is a circuit that completely eliminates DC current during operation.
At present, circuits used for LSIs such as microprocessors and memories are shown in FIG. The CMOS circuit shown in FIG.
In conventional CMOS circuits, the threshold voltage (Vth-
P, Vth-N) are 15 to 20 of the power supply voltage as described above.
It is generally set to%. In this case, the current flowing through the circuit is as shown in FIG. As shown in (1), a combined value C of the currents A and B flowing through each transistor is obtained. When the input voltage is at both ends GND and Vcc of the supply voltage, only one of the MOS transistors is turned on, so that a through current from Vcc to GND does not flow, so that current consumption is small. However, Vcc and GN
Between D, since both are turned on, a through current flows in a DC manner.

【０００９】この閾値電圧Ｖｔｈを、図．３に示す様に
それぞれのＶｔｈの絶対値の和が電源電圧以上にすれ
ば、双方のトランジスタは、同時にオンしないため、中
間において貫通電流が流れない。これを、式に示すと以
下の様になる。 ｜Ｖｔｈ−Ｐ｜＋｜Ｖｔｈ−Ｎ｜≧ Ｖｃｃ （１） この場合、Ｐ−チャンネル、Ｎ−チャンネルトランジス
タの各々の基板は各ソースと同電位とする。The threshold voltage Vth is shown in FIG. As shown in FIG. 3, if the sum of the absolute values of the respective Vths is equal to or higher than the power supply voltage, both transistors do not turn on at the same time, and no through current flows in the middle. This is shown as the following equation. | Vth-P | + | Vth-N | ≧ Vcc (1) In this case, each substrate of the P-channel and N-channel transistors is set to the same potential as each source.

【００１０】この条件を満たす回路は従来の貫通電流が
流れる回路に比べ、出力電流は（Ｖｃｃ−Ｖｔｈ）の２
乗に比例する為、閾値電圧が高い分少ない。このため、
高速動作には、不利であるが、待機状態のカウンタ回
路、入力検出回路や、時計に使われる３２ＫＨｚの分周
回路には、最適である。The circuit that satisfies this condition has an output current of (Vcc-Vth) of 2 compared to a conventional circuit in which a through current flows.
Since it is proportional to the power, the threshold voltage is smaller as the value is higher. For this reason,
Although it is disadvantageous for high-speed operation, it is most suitable for a counter circuit in a standby state, an input detection circuit, and a 32 KHz frequency dividing circuit used for a clock.

【００１１】上記方法では、前述の様にオン電流が小さ
く高速動作には適さない。次に、高速動作の方法につい
て、述べる。この方法は、前述の回路にアクテブ時には
バックバイアスをかけて、閾値電圧を下げる方法であ
る。閾値電圧を下げるには、ソースに対し基板電位をＰ
−チャンネルトランジスタの場合は、電源電圧Ｖｃｃよ
り低い電圧、Ｎ−チャンネルトランジスタの場合は接地
電位より高くする必要が有る。In the above method, as described above, the on-state current is small and not suitable for high-speed operation. Next, a method of high-speed operation will be described. This method is a method in which a back bias is applied to the above-mentioned circuit when it is active to lower the threshold voltage. To lower the threshold voltage, set the substrate potential to P with respect to the source.
In the case of a -channel transistor, the voltage must be lower than the power supply voltage Vcc, and in the case of an N-channel transistor, it must be higher than the ground potential.

【００１２】この場合、Ｓｉ基板上にＷＥＬＬ領域を形
成して、Ｐ，Ｎ領域を分離する従来の方法において、上
記の閾値電圧を下げる条件では、ソースと基板間のＰＮ
ジャンクションが順方向になって電流が流れてしまうた
め、特開平８−２０４１４０、米国特許５，８９２，２
６０にＰ，Ｎ基板領域が完全に分離できるＳＯＩ（シリ
コンーオンーインシュレータ）基板を使う技術が開示さ
れている。従って、ＳＯＩ基板と（１）式の条件を組み
合わせ、アクテブ時にはバックバイアスをソースに対し
基板電位を、Ｐ−チャンネルトランジスタの場合は電源
電圧Ｖｃｃより低い電圧Ｖｃｃ−Ｖｆ、Ｎ−チャンネル
トランジスタの場合は接地電位より高いＶｆとする事に
より、アクテブ時の高速動作と待機時のリーク電流を小
さくする事が両立できる。この場合の順方向電圧Ｖｆは
ＰＮ接合のビルトイン電圧（約０．７Ｖ）よりは低い電
圧とする。In this case, in the conventional method of forming a WELL region on a Si substrate and separating the P and N regions, under the condition of lowering the threshold voltage, the PN between the source and the substrate is reduced.
Since the junction flows in the forward direction and a current flows, Japanese Patent Application Laid-Open No. 8-204140, US Pat.
No. 60 discloses a technique using an SOI (silicon-on-insulator) substrate in which the P and N substrate regions can be completely separated. Therefore, the condition of the formula (1) is combined with the SOI substrate, the back bias is applied to the source with respect to the source at the time of active, the voltage Vcc-Vf lower than the power supply voltage Vcc in the case of the P-channel transistor, and the voltage Vcc-Vf in the case of the N-channel transistor. By setting Vf higher than the ground potential, it is possible to achieve both a high-speed operation in the active state and a small leak current in the standby state. In this case, the forward voltage Vf is lower than the built-in voltage (about 0.7 V) of the PN junction.

【００１３】特開平１１−１７７０９２の（１）式にソ
ース、ドレイン、ゲート端子に対し、基板電位をオープ
ンにしたフローテイングボデイ時の閾値電圧は、ドレイ
ン電圧により変化し、ドレイン電圧が低くなるに従い、
閾値電圧が上昇する事が示されている。従って、前述の
アクテイブ時に、バックバイアスをかけて閾値電圧を下
げる方法に加えて、フローテイングボデイ状態を加えれ
ば、さらに、低電力化の方法が広がる。In the formula (1) of Japanese Patent Application Laid-Open No. 11-177092, the threshold voltage at the time of floating body in which the substrate potential is open with respect to the source, drain and gate terminals changes according to the drain voltage. ,
It is shown that the threshold voltage increases. Therefore, when the floating body state is added in addition to the method of lowering the threshold voltage by applying the back bias during the above-described active state, the method of lowering the power is further widened.

【００１４】特に、携帯機器に用いられるマイコン、Ｓ
ＲＡＭでは、待機時のリーク電流による消費電力が問題
になるため、不要な回路、メモリセルの基板をフローテ
イングボデイ状態にすれば、電源電圧はドレインとソー
ス間にかかり、基板に対してはドレインとの接合部分の
様に特定部分への電界集中が無くなる為、リーク電流が
減り、一層の低消費電力化が図れる。動作時において
は、ドレイン接合容量、配線容量が減り、高速化が図れ
る。シリコン単結晶基板上に形成されたＣＭＯＳ回路で
は、基板の導電タイプと反対の導電タイプのトランジス
タはＷＥＬＬ上に形成され、ＷＥＬＬの電位は通常電源
に設定される。従って、不使用の回路、待機時回路を含
むＷＥＬＬをフローテングにすれば、大幅にリーク電流
を低減できる。さらにＳＯＩ基板を使用すれば、個々の
トランジスタが独立して設定できるため、より効果的で
ある。In particular, microcomputers used in portable devices, S
In the case of RAM, power consumption due to leakage current during standby poses a problem. If an unnecessary circuit or a memory cell substrate is brought into a floating body state, the power supply voltage is applied between the drain and the source, and the drain is applied to the substrate. Since the electric field is not concentrated on a specific portion as in the junction portion with the above, the leakage current is reduced and the power consumption can be further reduced. During operation, the drain junction capacitance and the wiring capacitance are reduced, and the speed can be increased. In a CMOS circuit formed on a silicon single crystal substrate, a transistor of a conductivity type opposite to the conductivity type of the substrate is formed on WELL, and the potential of WELL is normally set to a power supply. Therefore, if the WELL including the unused circuit and the standby circuit is made floating, the leak current can be greatly reduced. Further, the use of an SOI substrate is more effective because individual transistors can be set independently.

【００１５】米国特許ＵＳＰＴ６，１５０，８３４にお
いて、ＳＯＩ基板上に形成された回路の不安定性の原因
として、ＮチャンネルＭＯＳトランジスタを例にドレイ
ンに電圧を印加した状態で基板とソースがフローテング
から、ソースをＧＮＤ電位にすると、奇生バイポーラト
ランジスタ効果により、オフ状態にもかかわらず、電流
が流れる事を指適している。従って、基板をフローテン
グにする場合、ソースが基板と同時にフローテングにな
らない様にするか、同時にフローテングになっても、基
板だけ先にＮチャンネルトランジスタの場合は、ＧＮＤ
へ、Ｐチャンネルトランジスタの場合は電源電位に持っ
ていけば解決できる。In US Pat. No. 6,150,834, as a cause of the instability of a circuit formed on an SOI substrate, an N-channel MOS transistor is used as an example and a substrate and a source are switched from a floating state while a voltage is applied to a drain. When the source is set to the GND potential, it is suitable that a current flows despite the off state due to the strange bipolar transistor effect. Therefore, when the substrate is made to be floating, the source should not be made to flow at the same time as the substrate.
In the case of a P-channel transistor, the problem can be solved by bringing the power supply potential.

【００１６】前記特開平８−２０４１４０において図１
６，１８にバイアス電圧のタイミングが示されている。
これによるとアクティブ時は、バイアス電圧は一定値で
印加されている。しかし、この場合のバックバイアス電
圧はソース、基板間のＰＮ接合に対し順方向となるの
で、アクティブ時は電流が流れ続ける事になり、消費電
力の増大を招く。Referring to FIG.
6, 18 show the timing of the bias voltage.
According to this, when active, the bias voltage is applied at a constant value. However, in this case, the back bias voltage is in the forward direction with respect to the PN junction between the source and the substrate, so that the current continues to flow during the active period, which causes an increase in power consumption.

【００１７】ソースと基板間のＰＮ接合に対し順方向に
バイアスをかけた時の閾値電圧の低下の例がＩＥＥＥ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、ＶＯＬ．３
５，ＮＯ．８，ＡＵＧＵＳＴ２０００，Ｐ１１６９ Ｈ
ｉｇｈ−Ｐｅｒｆｏｒｍａｓｎｃｅ Ｅｍｂｅｄｄｅｄ
ＳＯＩ ＤＲＡＭ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏ
ｒ ｔｈｅ Ｌｏｗ−Ｐｏｗｅｒ ＳｕｐｐｌｙのＦｉ
ｇ．１０（ａ）に示されている。これらの例では、閾値
電圧の低下の効果はトランジスタがオンし始める時に閾
値電圧を低下させると、オン電流が大きくなり効果的で
ある事が示されている。ゲートにかかる電圧が充分に大
きい時は、バックバイアスにより閾値電圧を下げても、
あまり電流は増加しない。従って、ＰまたはＮチャンネ
ルトランジスタがオンし始めるゲート電圧の時にバック
バイアスをかける様なタイミングが最も効果的である。An example of the decrease in the threshold voltage when a forward bias is applied to the PN junction between the source and the substrate is IEEE.
Solid State Circuit, VOL. 3
5, NO. 8, AUGUST2000, P1169H
high-Performance Embedded
SOI DRAM Architecture fo
r the Low-Power Supply's Fi
g. This is shown in FIG. In these examples, it is shown that the effect of lowering the threshold voltage is effective if the threshold voltage is lowered when the transistor starts to turn on, because the on-state current increases. When the voltage applied to the gate is sufficiently large, even if the threshold voltage is lowered by the back bias,
The current does not increase much. Therefore, it is most effective to apply a back bias at a gate voltage at which the P or N channel transistor starts to turn on.

【００１８】具体的な例を図４に示す。入力信号に接続
された、信号変位時にパルスを発生させるワンショット
パルス回路より、バックバイアス信号を発生させ、図５
に示す様に入力信号の信号幅の５０％以下のバックバイ
アス信号にする。この様にすれば、トランジスタがオン
し始める時のみに、バックバイアスが印加される。ま
た、ＳＲＡＭの様に高速化の為に、入力アドレス信号が
変化した時、メモリセルのトルーとバーの出力をショー
トまたは、電源電位に上昇させる、図５に示すイコライ
ズ回路がある場合は、このイコライズ信号と同期したバ
ックバイアス信号を発生させる事により、より高速にメ
モリセルのトルーとバーを入れ換える事が可能である。FIG. 4 shows a specific example. A back bias signal is generated by a one-shot pulse circuit connected to the input signal and generating a pulse when the signal is displaced.
The back bias signal is 50% or less of the signal width of the input signal as shown in FIG. In this way, a back bias is applied only when the transistor starts to turn on. In addition, when the input address signal changes for the purpose of speeding up like an SRAM, when there is an equalizing circuit shown in FIG. 5 that shorts the output of the true and bar of the memory cell or raises the output to the power supply potential, By generating a back bias signal synchronized with the equalize signal, it is possible to exchange the true and bar of the memory cell at a higher speed.

【０００１９】以上のバックバイアスをかけて閾値電圧
を絶対値で下げる方法は、特開平８−２０４１４０で
は、シリコン・オン・インシュレータ（ＳＯＩ）基板に
限定されているが、個々のトランジスタが独立して、バ
ックバイアスが、他のトランジスタに影響あたえなけれ
ば良いので液晶表示、有機ＥＬ等の画像表示用薄膜トラ
ンジスタ（ＴＦＴ）回路にも適用できる。現在のＴＦＴ
はシリコンを堆積させた状態でトランジスタを構成する
アモルファスシリコンＴＦＴと、堆積後レーザーアニー
ルして結晶化を進行させたポリシリコンＴＦＴがある
が、いずれもシリコン単結品基板に比べて移動度が低く
駆動電流が取り出せない欠点が有った。駆動電流を多く
流す為には、閾値電圧を下げる必要が有るが、閾値電圧
を下げると今度はオフ時のリーク電流が大きくなるとい
う欠点が有った。The method of lowering the threshold voltage by an absolute value by applying the back bias described above is limited to a silicon-on-insulator (SOI) substrate in Japanese Patent Application Laid-Open No. Hei 8-204140. Since it is sufficient that the back bias does not affect other transistors, the present invention can be applied to a thin film transistor (TFT) circuit for image display such as liquid crystal display and organic EL. Current TFT
There are amorphous silicon TFTs that form transistors with silicon deposited, and polysilicon TFTs that have been laser-annealed and crystallized after deposition, but both have lower mobilities than silicon single-piece substrates. There was a drawback that the drive current could not be taken out. In order to allow a large amount of drive current to flow, it is necessary to lower the threshold voltage. However, when the threshold voltage is lowered, there is a disadvantage that the leak current at the time of turning off increases.

【０００２０】現在の回路では、基板はソース、ドレイ
ンいずれにも接続せずフローテングになっているが、技
術の向上によりポリシリコン状態から単結晶に近ずけれ
ば、動作時にバックバイアスをかけて閾値電圧の絶対値
を下げる事により、同一ゲート電圧でも大きな電流が取
り出せるので、駆動する表示素子の高速駆動や、ＴＦＴ
サイズの縮小化が可能となる。特開平１０−１９７８９
７に、アモルファスシリコンの結晶を成長させ電気的特
性を向上させたＴＦＴの技術が開示されている。図１１
に代表的回路例が示されているが、いずれの回路でもト
ランジスタの基板端子はオープンになっており、バック
バイアスは考慮されていない。しかし、個々のトランジ
スタの基板にバックバイアスをかけて、閾値電圧を制御
すれば、高速動作、低電圧動作が可能となる。In the current circuit, the substrate is in a floating state without being connected to either the source or the drain. However, if the state is approaching a single crystal from a polysilicon state due to improvement in technology, a back bias is applied during operation. By lowering the absolute value of the threshold voltage, a large current can be taken out even with the same gate voltage.
The size can be reduced. JP-A-10-19789
No. 7 discloses a TFT technique in which an amorphous silicon crystal is grown to improve electrical characteristics. FIG.
FIG. 1 shows a typical circuit example, but in any circuit, the substrate terminal of the transistor is open, and no back bias is taken into consideration. However, if a back bias is applied to the substrate of each transistor to control the threshold voltage, high-speed operation and low-voltage operation can be performed.

【０００２１】閾値電圧の絶対値を下げる場合のバック
バイアスは、ソースと基板間のＰＮ接合間の電位を順方
向にするので、電流が流れる。ＩＥＥＥ Ｊｏｕｒｎａ
ｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
ＶＯＬ．３５，Ｎｏ．８，Ａｕｇｕｓｔ ２０００のペ
ージ１１７５、Ｆｉｇ９（ｂ），Ｆｉｇ１０（ａ）にＳ
ＯＩ基板上に作成したゲート長０．３５ｕｍのｎチャン
ネルＭＯＳトランジスタ（閾値電圧０．２８Ｖ）のバッ
クバイアス電流とドレイン電流が示されている。この例
では、ゲート電圧が０．２Ｖすなわちトランジスタがオ
ンしていない状態の時、バックバイアス電圧０．４Ｖで
バックバイアス電流は２ｎＡ，この時のドレイン電流は
およそ３ｕＡ，バックバイアス電圧０．６Ｖでバックバ
イアス電流は０．３ｕＡ，この時のドレイン電流はおよ
そ１０ｕＡとなっている。これから、ドレイン電流とバ
ックバイアス電流の比は、バックバイアスが０．４Ｖの
時１０００倍以上、０．６Ｖの時３０倍以上となり、バ
ックバイアス電流が増幅されている。Ｆｉｇ．１０．
（ａ）によれば、閾値電圧を超えるに従いバックバイア
スの効果は小さくなり、０．９Ｖ以上では、殆ど無くな
る。[0002] When the absolute value of the threshold voltage is lowered, the back bias causes the potential between the PN junction between the source and the substrate to be in the forward direction, so that a current flows. IEEE Journa
l of Solid-State Circuits,
VOL. 35, No. 8, August 2000, page 1175, Fig9 (b), Fig10 (a)
The back bias current and the drain current of an n-channel MOS transistor (threshold voltage 0.28 V) having a gate length of 0.35 μm formed on an OI substrate are shown. In this example, when the gate voltage is 0.2 V, that is, when the transistor is not turned on, the back bias current is 2 nA at a back bias voltage of 0.4 V, the drain current at this time is about 3 uA, and the back bias voltage is 0.6 V. The back bias current is 0.3 uA, and the drain current at this time is about 10 uA. From this, the ratio of the drain current to the back bias current is 1000 times or more when the back bias is 0.4 V, and 30 times or more when the back bias is 0.6 V, and the back bias current is amplified. FIG. 10.
According to (a), as the threshold voltage is exceeded, the effect of the back bias becomes smaller.

【０００２２】以上の例から、図７、図８に示す回路の
様に２つのトランジスタを、第一のトランジスタのドレ
イン電流を第二のトランジスタのバックバイアス電流と
して流せば、第二のトランジスタのドレイン電流は増幅
されて流れる。前記回路によれば、入力電圧が０Ｖから
閾値電圧までの間は通常２個のトランジスタをパラレル
に接続した時よりも電流が多く流れ、閾値電圧を越えて
くるとパラレル接続した時とほぼ同じ電流となる。前記
回路は図９の様にＰ、Ｎトランジスタで構成した回路を
直列に接続すれば、ＣＭＯＳ回路が構成できる。図９．
には、インバータ回路を示したが、他にＮＡＮＤ，ＮＯ
Ｒ回路、その他回路へ応用できるのは、言うまでもな
い。From the above example, if two transistors are used as in the circuits shown in FIGS. 7 and 8 and the drain current of the first transistor flows as the back bias current of the second transistor, the drain of the second transistor The current is amplified and flows. According to the circuit, when the input voltage is between 0 V and the threshold voltage, a larger amount of current usually flows than when two transistors are connected in parallel, and when the input voltage exceeds the threshold voltage, the current is almost the same as when the parallel connection is performed. Becomes As the circuit, a CMOS circuit can be constructed by connecting circuits composed of P and N transistors in series as shown in FIG. FIG.
Shows an inverter circuit, but NAND, NO
It goes without saying that the present invention can be applied to an R circuit and other circuits.

【０００２３】さらに、この回路は、ＳＯＩ基板だけで
無く、従来の図１０に示す液晶表示や図１２に示す有機
ＥＬ表示回路にも図１１、図１３の様に適用できる。こ
の場合従来の一つのトランジスタの場合よりも多く電流
がとれるため、高速化が図れる。今後ＴＦＴの性能向上
と共に、現在の単なるスイッチ機能だけでなく、ＳＲＡ
Ｍ他ロジック回路も内蔵するシリコン・オン・パネル
（ＳＯＰ）には、より高速な回路が必要となり、ＴＦＴ
へのバックバイアスによる閾値電圧制御、図７、図８に
示す電流増幅回路が必須となる。Further, this circuit can be applied not only to the SOI substrate but also to the conventional liquid crystal display shown in FIG. 10 and the organic EL display circuit shown in FIG. 12 as shown in FIGS. In this case, more current can be taken than in the case of a conventional single transistor, so that the speed can be increased. With the improvement of TFT performance in the future, not only the current simple switch function, but also SRA
Higher-speed circuits are required for silicon-on-panel (SOP) that incorporates logic circuits other than M.
And the threshold voltage control by the back bias to the current, and the current amplifier circuits shown in FIGS. 7 and 8 are indispensable.

【００２４】[0024]

【発明の効果】以上説明した様に、本発明の閾値電圧の
設定によるＤＣパスの無いＣＭＯＳ回路、基板にソース
に対し順方向となる電圧を印加し、閾値電圧をオン時に
低くし高速動作を可能にする技術、高速動作不要時、待
機時には基板電位をフローテングにしてジャンクション
リーク電流を低減する技術、さらには、閾値電圧を自動
的に下げ高速動作可能にした回路により、低電力、高速
動作が従来のシリコン単結晶基板だけでなく、シリコン
・オン・インシュレータ基板、さらには、液晶表示、電
気ＥＬ表示等の電気表示回路でも可能となった。As described above, a CMOS circuit without a DC path by setting a threshold voltage according to the present invention, a forward voltage is applied to a source to a substrate, and a threshold voltage is reduced at the time of ON to achieve high-speed operation. Low-power, high-speed operation with technology that enables, high-speed operation is unnecessary, and technology that reduces the junction leak current by floating the substrate potential during standby, and a circuit that automatically lowers the threshold voltage to enable high-speed operation However, not only the conventional silicon single crystal substrate, but also a silicon-on-insulator substrate, and an electric display circuit such as a liquid crystal display and an electric EL display have become possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来のＣＭＯＳ回路を示す図である。FIG. 1 is a diagram showing a conventional CMOS circuit.

【図２】図１の回路の電流・電圧特性を示す図である。FIG. 2 is a diagram showing current-voltage characteristics of the circuit of FIG.

【図３】本発明の閾値電圧のＣＭＯＳ回路の電流・電圧
特性を示す図である。FIG. 3 is a diagram showing current-voltage characteristics of a threshold voltage CMOS circuit of the present invention.

【図４】本発明のバイアス発生回路の構成を示す図であ
る。FIG. 4 is a diagram illustrating a configuration of a bias generation circuit according to the present invention.

【図５】本発明のバイアス発生回路のタイミング図であ
る。FIG. 5 is a timing chart of the bias generation circuit of the present invention.

【図６】イコライズ回路を持つＳＲＡＭ回路の例であ
る。FIG. 6 is an example of an SRAM circuit having an equalizing circuit.

【図７】本発明の自動基板バイアス回路のＰチャンネル
トランジスタの回路例である。FIG. 7 is a circuit example of a P-channel transistor of the automatic substrate bias circuit of the present invention.

【図８】本発明の自動基板バイアス回路のＰチャンネル
トランジスタの回路例である。FIG. 8 is a circuit example of a P-channel transistor of the automatic substrate bias circuit of the present invention.

【図９】本発明の自動基板バイアス回路により構成され
たＣＭＯＳ回路の例である。FIG. 9 is an example of a CMOS circuit configured by the automatic substrate bias circuit of the present invention.

【図１０】従来の液晶表示回路の例である。FIG. 10 is an example of a conventional liquid crystal display circuit.

【図１１】本発明の自動基板バイアス回路を適用した液
晶表示回路の例である。FIG. 11 is an example of a liquid crystal display circuit to which the automatic substrate bias circuit of the present invention is applied.

【図１２】従来の電気ＥＬ表示回路の例である。FIG. 12 is an example of a conventional electric EL display circuit.

【図１３】本発明の自動基板バイアス回路を適用した電
気ＥＬ表示回路の例である。FIG. 13 is an example of an electric EL display circuit to which the automatic substrate bias circuit of the present invention is applied.

【符号の説明】[Explanation of symbols]

１０１．ＰチャンネルＭＯＳトランジスタ １０２．ＮチャンネルＭＯＳトランジスタ １０３．ＰチャンネルＭＯＳトランジスタの電流電圧特
性 １０４．ＮチャンネルＭＯＳトランジスタの電流電圧特
性 １０５．１０３と１０４の合成値 １０６．ＶｔｈＮ（ＮチャンネルＭＯＳトランジスタの
閾値電圧） １０７．Ｖｃｃ−ＶｔｈＰ（ＰチャンネルＭＯＳトラン
ジスタの閾値電圧） １０８．回路ブロックＡ １０９．回路ブロックＢ １１０．パルス発生回路 １１１．入力信号Ａ １１２．入力信号Ｂ １１３．ＮチャンネルＭＯＳトランジスタ用基板バイア
ス信号Ａ １１４．ＰチャンネルＭＯＳトランジスタ用基板バイア
ス信号Ａ １１５．ＮチャンネルＭＯＳトランジスタ用基板バイア
ス信号Ｂ １１６．ＰチャンネルＭＯＳトランジスタ用基板バイア
ス信号Ｂ １１７．回路ブロックＡの出力 １１８．回路ブロックＢの出力 １１９．データ線 １２０．データ線の反転信号 １２１．ワード線 １２２．イコライズ回路 １２３．ＰチャンネルＭＯＳトランジスタ用自動基板バ
イアス回路 １２４．ＮチャンネルＭＯＳトランジスタ用自動基板バ
イアス回路 １２５．液晶表示用データ線 １２６．液品表示用走査線 １２７．スイッチングトランジスタ １２８．液晶 １２９．画素電極 １３０．対向電極 １３１．キャパシタ １３２．ＥＬ用データ線 １３３．電源供給線 １３４．ＥＬ表示用走査線 １３５．電流駆動回路 １３６．ＥＬ素子 １３７．陰極101. P-channel MOS transistor 102. N-channel MOS transistor 103. 104. Current-voltage characteristics of P-channel MOS transistor Current-voltage characteristics of N-channel MOS transistor 105. Combined value of 103 and 104 106. VthN (threshold voltage of N-channel MOS transistor) 107. Vcc-VthP (threshold voltage of P-channel MOS transistor) 108. Circuit block A 109. Circuit block B 110. Pulse generation circuit 111. Input signal A 112. Input signal B 113. Substrate bias signal for N-channel MOS transistor A 114. P-channel MOS transistor substrate bias signal A 115. Substrate bias signal B for N-channel MOS transistor 116. P-channel MOS transistor substrate bias signal B 117. Output of circuit block A 118. Output of circuit block B 119. Data line 120. Inversion signal of data line 121. Word line 122. Equalizing circuit 123. Automatic substrate bias circuit for P-channel MOS transistor 124. Automatic substrate bias circuit for N-channel MOS transistor 125. Liquid crystal display data line 126. Liquid product display scanning line 127. Switching transistor 128. Liquid crystal 129. Pixel electrode 130. Counter electrode 131. Capacitor 132. EL data line 133. Power supply line 134. Scanning line for EL display 135. Current drive circuit 136. EL element 137. cathode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/04 Ｇ ５Ｊ０５６ 27/092 27/08 ３２１Ｂ 27/08 ３３１ 29/78 ６１３Ａ Ｈ０３Ｋ 19/0948 Ｈ０３Ｋ 19/094 Ｂ 19/094 Ｄ Ｆターム(参考） 2H092 JA24 KA04 KA05 MA35 NA26 PA06 5C080 AA06 AA10 BB05 DD08 DD26 FF11 JJ02 JJ03 JJ04 JJ05 5F038 AV06 BG09 DF01 DF04 DF05 EZ06 EZ20 5F048 AB01 AB03 AB04 AC04 BA16 BB14 BF17 5F110 AA06 AA08 AA09 BB01 BB04 BB07 GG60 5J056 AA03 BB02 BB10 BB17 BB49 DD13 DD40 EE04 EE12 FF08 GG09 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) H01L 21/8238 H01L 27/04 G 5J056 27/092 27/08 321B 27/08 331 29/78 613A H03K 19 / 0948 H03K 19/094 B 19/094 DF term (for reference) 2H092 JA24 KA04 KA05 MA35 NA26 PA06 5C080 AA06 AA10 BB05 DD08 DD26 FF11 JJ02 JJ03 JJ04 JJ05 5F038 AV06 BG09 DF01 DF04 DF05 EZ06 AB17 AB04 048 5F110 AA06 AA08 AA09 BB01 BB04 BB07 GG60 5J056 AA03 BB02 BB10 BB17 BB49 DD13 DD40 EE04 EE12 FF08 GG09

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】ＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳＦＥＴを直列に結合したＣＭＯＳ回路であって、
双方の閾値電圧の絶対値の和が供給電圧以上であるＣＭ
ＯＳ回路。1. A CMOS circuit in which a P-channel MOSFET and an N-channel MOSFET are connected in series,
CM in which the sum of the absolute values of both threshold voltages is not less than the supply voltage
OS circuit. 【請求項２】シリコン・オン・インシュレータ基板上に
形成したバイアス発生回路と、複数の請求項１の回路に
おいて、前記回路の複数のＰチャンネルＭＯＳＦＥＴと
ＮチャンネルＭＯＳＦＥＴのうち少なくとも一部のＰチ
ャンネルＭＯＳＦＥＴのゲート電極下部のシリコン基体
部には、前記バイアス発生回路からアクテイブ時に電源
電圧より低い電圧を供給し、スタンバイ時には、前記電
源電圧を供給すると共に、前記複数のＮチャンネルＭＯ
ＳＦＥＴのうち少なくとも一部のＮチャンネルＭＯＳＦ
ＥＴのゲート電極下部のシリコン基体部には前記バイア
ス発生回路からアクテイブ時に接地電位より高い電圧を
供給し、スタンバイ時には、接地電位とする、様に構成
した事を特長とするシリコン・オン・インシュレータ半
導体装置。2. A bias generating circuit formed on a silicon-on-insulator substrate, and a plurality of circuits of claim 1, wherein at least a part of a plurality of P-channel MOSFETs and N-channel MOSFETs of the circuit. A voltage lower than a power supply voltage is supplied from the bias generation circuit to the silicon base portion below the gate electrode during activation, and the power supply voltage is supplied to the silicon substrate during standby, and the plurality of N-channel MOs are supplied.
N-channel MOSF of at least a part of SFET
A silicon-on-insulator semiconductor characterized in that a voltage higher than the ground potential is supplied to the silicon base portion below the gate electrode of the ET from the bias generation circuit when active, and the ground potential is set during standby. apparatus. 【請求項３】シリコン基板上に形成した基板と反対の導
電タイプの複数のＷＥＬＬ構造をもつシリコン基板にお
いて、少なくとも一部のＷＥＬＬの電位をフローテイン
グと電圧印加の双方に切り換えられる事を特長とする半
導体装置。3. A silicon substrate having a plurality of WELL structures of a conductivity type opposite to a substrate formed on a silicon substrate, characterized in that at least a part of the WELL potential can be switched to both floating and voltage application. Semiconductor device. 【請求項４】シリコン・オン・インシュレータ基板上に
形成した複数の回路において、前記回路の複数のＰチャ
ンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴのうち
少なくとも一部のＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴのゲート電極下部のシリコン基体部
は、電圧印加とフローテングと双方に切り換える事を特
長とするシリコン・オン・インシュレータ半導体装置。4. In a plurality of circuits formed on a silicon-on-insulator substrate, at least a part of the plurality of P-channel MOSFETs and N-channel MOSFETs of the plurality of P-channel MOSFETs and N-channel MOSFETs below a gate electrode. A silicon-on-insulator semiconductor device characterized in that the silicon base portion is switched between voltage application and floating. 【請求項５】シリコン・オン・インシュレータ基板上に
形成した複数の回路において、前記回路の複数のＰチャ
ンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴのうち
少なくとも一部のＰチャンネルＭＯＳＦＥＴとＮチャン
ネルＭＯＳＦＥＴのゲート電極下部のシリコン基体部
は、スタンバイ時には、フローテングとする様に構成し
た事を特長とするシリコン・オン・インシュレータ半導
体装置。5. In a plurality of circuits formed on a silicon-on-insulator substrate, at least a part of the plurality of P-channel MOSFETs and N-channel MOSFETs of the plurality of P-channel MOSFETs and N-channel MOSFETs under the gate electrodes of the plurality of circuits. A silicon-on-insulator semiconductor device characterized in that the silicon base portion is configured to be floating during standby. 【請求項６】シリコン・オン・インシュレータ基板上に
形成したＳＲＡＭのメモリセル回路において、前記回路
の複数のＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯ
ＳＦＥＴのうち少なくとも一部のＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴのゲート電極下部のシ
リコン基体部は、スタンバイ時には、フローテングとす
る様に構成した事を特長とするシリコン・オン・インシ
ュレータ半導体装置。6. An SRAM memory cell circuit formed on a silicon-on-insulator substrate, wherein a plurality of P-channel MOSFETs and an N-channel MOSFET of said circuit are provided.
P-channel MOSF of at least a part of SFET
A silicon-on-insulator semiconductor device, characterized in that a silicon base portion below a gate electrode of an ET and an N-channel MOSFET is configured to be a floating during standby. 【請求項７】回路動作において、ソースがフローテング
となるトランジスタについては、ゲート電極下部のシリ
コン基体部に電圧を印加する事を特長とした請求項４の
半導体装置7. The semiconductor device according to claim 4, wherein, in the circuit operation, a voltage is applied to a silicon base portion below the gate electrode for a transistor whose source is floating. 【請求項８】フローテングとしたＭＯＳＦＥＴのゲート
電極下部に電圧印加後にスタンバイ時から、アクテイブ
状態に切り換える事を特長とした請求項５の半導体装置8. The semiconductor device according to claim 5, wherein after the voltage is applied to the lower part of the gate electrode of the floating MOSFET, the state is switched from the standby state to the active state. 【請求項９】フローテングとしたＭＯＳＦＥＴのゲート
電極下部に電圧印加後にスタンバイ時から、アクテイブ
状態に切り換える事を特長とした請求項６の半導体装置9. The semiconductor device according to claim 6, wherein after the voltage is applied to the lower portion of the gate electrode of the floating MOSFET, the state is switched from the standby state to the active state. 【請求項１０】複数のＭＯＳＦＥＴにて構成されるアク
テイブ型電気光学表示用画素マトリックス回路におい
て、前記回路の複数のＭＯＳＦＥＴのうち少なくとも一
部のＭＯＳＦＥＴのゲート電極下部のシリコン基体部が
各々のソースと接続される様に構成した事を特長とする
電気光学表示装置。10. A pixel matrix circuit for an active electro-optical display comprising a plurality of MOSFETs, wherein a silicon base portion below a gate electrode of at least a part of the plurality of MOSFETs of the circuit is connected to each source. An electro-optical display device characterized by being configured to be connected. 【請求項１１】複数のＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴとバイアス発生回路にて構成され
るアクテイブ型電気光学表示用画素マトリックス回路に
おいて、前記回路の複数のＰチャンネルＭＯＳＦＥＴと
ＮチャンネルＭＯＳＦＥＴのうち少なくとも一部のＰチ
ャンネルＭＯＳＦＥＴのゲート電極下部のシリコン基体
部には、前記バイアス発生回路からアクテイブ時に電源
電圧より低い電圧を供給し、スタンバイ時には、前記電
源電圧を供給すると共に、前記複数のＮチャンネルＭＯ
ＳＦＥＴのうち少なくとも一部のＮチャンネルＭＯＳＦ
ＥＴのゲート電極下部のシリコン基体部には前記バイア
ス発生回路からアクテイブ時に接地電位より高い電圧を
供給し、スタンバイ時には接地電位とする、様に構成し
た事を特長とする電気光学表示装置。11. An active-type electro-optical display pixel matrix circuit comprising a plurality of P-channel MOSFETs, an N-channel MOSFET, and a bias generating circuit, wherein at least one of the plurality of P-channel MOSFETs and the N-channel MOSFET of the circuit is provided. A voltage lower than a power supply voltage is supplied from the bias generation circuit to the silicon base under the gate electrode of the P-channel MOSFET in the active state.
N-channel MOSF of at least a part of SFET
An electro-optical display device characterized in that a voltage higher than the ground potential is supplied from the bias generation circuit to the silicon base portion below the gate electrode of the ET when the bias generation circuit is active, and is set to the ground potential during standby. 【請求項１２】シリコン・オン・インシュレータ基板上
に形成した複数の回路において、バイアス発生回路を含
み、前記回路の複数のＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴのうち少なくとも一部のＰチャン
ネルＭＯＳＦＥＴのゲート電極下部のシリコン基体部に
は、前記バイアス発生回路から当該ＰチャンネルＭＯＳ
ＦＥＴ入力信号に同期してオンとなる入力信号時間の５
０％以下のパルス幅の電源電圧より低い電圧を供給し、
残りのオン時間、オフ、スタンバイ時には、前記電源電
圧を供給すると共に、前記複数のＮチャンネルＭＯＳＦ
ＥＴのうち少なくとも一部のＮチャンネルＭＯＳＦＥＴ
のゲート電極下部のシリコン基体部には前記バイアス発
生回路から当該ＮチャンネルＭＯＳＦＥＴ入力信号に同
期してオンとなる入力信号幅の５０％以下のパルス幅の
接地電位より高い電圧を供給し、残りのオン時間、オ
フ、スタンバイ時には、接地電位とする、様に構成した
事を特長とするシリコン・オン・インシュレータ半導体
装置。12. A plurality of circuits formed on a silicon-on-insulator substrate, including a bias generation circuit, and a gate electrode of at least a part of the plurality of P-channel MOSFETs and N-channel MOSFETs of the circuit. In the lower silicon base portion, the P-channel MOS
5 of input signal time to turn on in synchronization with FET input signal
Supply a voltage lower than the power supply voltage with a pulse width of 0% or less,
During the remaining ON time, OFF, and standby, the power supply voltage is supplied and the plurality of N-channel MOSFs are supplied.
N-channel MOSFET of at least a part of ET
A voltage higher than the ground potential having a pulse width of 50% or less of the input signal width which is turned on in synchronization with the N-channel MOSFET input signal is supplied from the bias generation circuit to the silicon base portion below the gate electrode. A silicon-on-insulator semiconductor device characterized in that it is set to a ground potential during on-time, off, and standby. 【請求項１３】シリコン・オン・インシュレータ基板上
に形成したスタティック型ランダムアクセスメモリおい
て、トゥルーとトゥルーバー出力信号を制御するイコラ
イズ信号に同期するバイアス発生回路を含み、Ｐチャン
ネルＭＯＳＦＥＴのゲート電極下部のシリコン基体部に
は、前記バイアス発生回路から電源電圧より低い電圧を
供給し、イコライズ信号がオフ時と、スタンバイ時に
は、前記電源電圧を供給すると共に、ＮチャンネルＭＯ
ＳＦＥＴのゲート電極下部のシリコン基体部には前記バ
イアス発生回路から当該ＮチャンネルＭＯＳＦＥＴ入力
信号に同期してオン時に接地電位より高い電圧を供給
し、イコライズ信号がオフ時と、スタンバイ時には、接
地電位とする、様に構成した事を特長とするシリコン・
オン・インシュレータ半導体装置。13. A static random access memory formed on a silicon-on-insulator substrate, comprising a bias generation circuit synchronized with an equalize signal for controlling true and true bar output signals, wherein a lower part of a gate electrode of a P-channel MOSFET is provided. A voltage lower than a power supply voltage is supplied from the bias generation circuit to the silicon base portion, and the power supply voltage is supplied when the equalize signal is turned off and in a standby state.
A voltage higher than the ground potential is supplied to the silicon base portion below the gate electrode of the SFET from the bias generation circuit in synchronization with the input signal of the N-channel MOSFET when turned on. Silicon, which is characterized by having
On insulator semiconductor device. 【請求項１４】Ｐチャンネル、Ｎチャンネルいずれか同
一チャンネル極性の２つのＭＯＳＦＥＴにおいて、第一
のトランジスタのドレインを第二のトランジスタのゲー
ト電極下部のシリコン基体部に接続し、双方のソースを
接続し、双方のゲート電極を接続し、第二のトランジス
タのドレインを出力としたシリコン・オン・インシュレ
ータ半導体装置。14. In two MOSFETs having the same channel polarity of either P-channel or N-channel, a drain of a first transistor is connected to a silicon base portion below a gate electrode of a second transistor, and both sources are connected. A silicon-on-insulator semiconductor device in which both gate electrodes are connected and the drain of the second transistor is output. 【請求項１５】Ｐチャンネルで構成した請求項１３の半
導体装置のドレインとＮチャンネルで構成した請求項１
３の半導体装置のドレインを接続し出力とし、Ｐチャン
ネルで構成した請求項１３の半導体装置のゲートとＮチ
ャンネルで構成した請求項１３の半導体装置のゲートを
接続し入力とし、Ｐチャンネルで構成した請求項１３の
半導体装置のソースを電源に接続、Ｎチャンネルで構成
した請求項１３の半導体装置のソースを接地電位とした
シリコン・オン・インシュレータ半導体装置。15. The semiconductor device according to claim 13, wherein the drain and the N channel are constituted by a P channel.
The drain of the third semiconductor device is connected to be an output, and the gate of the semiconductor device of the thirteenth embodiment configured with a P channel and the gate of the semiconductor device of the thirteenth embodiment configured with an N channel are connected to be an input and configured as a P channel. 14. The silicon-on-insulator semiconductor device according to claim 13, wherein the source of the semiconductor device according to claim 13 is connected to a power supply and configured as an N channel. 【請求項１６】請求項１３の回路を、液晶表示装置の駆
動回路にもちいた電気表示装置。16. An electric display device using the circuit according to claim 13 as a drive circuit for a liquid crystal display device. 【請求項１７】請求項１３の回路を、電気ＥＬ表示装置
の駆動回路にもちいた電気表示装置。17. An electric display device using the circuit according to claim 13 as a drive circuit for an electric EL display device.