JP2002198372A - Semiconductor device and its fabrication method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To fill metal into contact holes or via holes with no voids left or no stage cut generated, which has become difficult in the conventional methods (sputtering method, CVD method) for the development of refinement/high-aspect- ratio according to the progress of refinement/densification of semiconductor device. SOLUTION: Holes of contact hole or via hole with fine and high aspect ratio are formed on a wafer. A liquid material dissolved metal-organic compound in an organic solvent having adequate wettability to a wafer surface and to the inside walls of contact holes or via holes is applied. The wafer is dried to remove the organic solvent, and burned to decompose the metal- organic compound so that only metal remains and the metal fills the holes of fine and high aspect ratio of the contact holes or via holes without generating conductivity inferiority by voids or stage cuttings.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体デバイスの
製造方法に係り、特に半導体デバイスにおける微細・高
アスペクト比の穴（ヴァイアホール、コンタクトホール
など）を金属で埋め込む方法、あるいは／および配線パ
ターンを形成する方法、およびそのような方法で製造さ
れたパターンを有する半導体デバイスに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for embedding a fine and high aspect ratio hole (via hole, contact hole, etc.) in a semiconductor device with a metal, and / or a wiring pattern. The present invention relates to a method of forming and a semiconductor device having a pattern manufactured by such a method.

【０００２】[0002]

【従来の技術】半導体デバイスは多層の配線層が形成さ
れているが、多層配線の製造工程において、以下の手順
を繰り返すことで形成される。2. Description of the Related Art A semiconductor device has a multi-layered wiring layer, which is formed by repeating the following procedure in a multi-layered wiring manufacturing process.

【０００３】1) フォトレジストプロセスにより、絶縁
膜にヴァイアホール（あるいはコンタクトホール）を形
成する。[0003] 1) Via holes (or contact holes) are formed in an insulating film by a photoresist process.

【０００４】2) ヴァイアホール（あるいはコンタクト
ホール）内に導電性物質を埋め込む、 3) 配線層を成膜する。2) A conductive material is buried in via holes (or contact holes). 3) A wiring layer is formed.

【０００５】4) フォトレジストプロセスにより、配線
パターンを形成する 5) 絶縁膜を成膜する 上記手順のうち、2)と3)は同じ工程で行われる場合もあ
るし、全く別な工程としてシリーズに行われる場合もあ
る。4) A wiring pattern is formed by a photoresist process. 5) An insulating film is formed. Of the above-mentioned procedures, 2) and 3) may be performed in the same step, or a series of completely different steps may be performed. Sometimes it is done.

【０００６】前者の代表的なプロセスとして、プラズマ
スパッタなどの手段により穴埋めと配線層形成を同一金
属で同時に行うものが知られている。また、後者の代表
的なプロセスとして、フッ化タングステンなどの材料ガ
ス雰囲気でＣＶＤにより穴埋め（プラグ形成）を行い、
その後でスパッタなどの手段により配線層を形成するも
のが知られている。As the former representative process, there is known a process in which hole filling and wiring layer formation are simultaneously performed with the same metal by means such as plasma sputtering. In addition, as a typical process of the latter, a hole is filled (plug formation) by CVD in a material gas atmosphere such as tungsten fluoride, and the like.
Thereafter, a wiring layer is formed by means such as sputtering.

【０００７】また、コンタクトホールあるいはヴァイア
ホール以外にも同様に穴や溝に金属を埋め込むために、
上記した手順で行われている。Also, in order to bury metal in holes and grooves other than contact holes or via holes,
The procedure is performed as described above.

【０００８】上記したフォトレジストプロセスとは、半
導体デバイスの製造工程で通常用いられているレジスト
パターンをマスクとして下地膜にパターンを形成する工
程のことで、薄膜を形成した基板の表面にレジストを塗
布し、塗布したレジストを乾燥させてから露光装置を用
いてフォトマスクに形成したパタンでレジストを露光
し、露光したレジストを現像した後、レジストをマスク
として薄膜を例えばプラズマを用いたエッチングにより
加工し、その後マスクとして用いたレジストを除去し、
基板表面を洗浄する一連の工程よりなる。The above-described photoresist process is a process of forming a pattern on a base film using a resist pattern usually used in a semiconductor device manufacturing process as a mask, and applying a resist on the surface of a substrate on which a thin film is formed. After the applied resist is dried, the resist is exposed to light using a pattern formed on a photomask using an exposure device, and the exposed resist is developed.Then, the resist is used as a mask to process a thin film by, for example, etching using plasma. , Then remove the resist used as a mask,
It consists of a series of steps for cleaning the substrate surface.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、半導体
デバイスは配線の微細化・高密度化の要求が強く、半導
体デバイスの設計ルールが０．１５μｍから０．１μｍ
と微細化が急激に進展している。これに伴い、配線自体
も微細化が進み、またヴァイアホール（あるいはコンタ
クトホール）穴径の微細化、アスペクト比の増大も急速
に進んでいる。このため、これらの微細で高アスペクト
比の穴に金属を完全に充填することが、困難になりつつ
ある。However, there is a strong demand for finer and higher-density wiring of semiconductor devices, and the design rules for semiconductor devices are in the range of 0.15 μm to 0.1 μm.
And miniaturization is progressing rapidly. Along with this, the wiring itself has been miniaturized, and the diameter of the via hole (or contact hole) has been miniaturized and the aspect ratio has been rapidly increasing. For this reason, it is becoming difficult to completely fill these fine and high aspect ratio holes with metal.

【００１０】即ち、上記第一の従来技術においては、ヴ
ァイアホール入り口付近での堆積速度が最も早いため、
堆積した金属で穴の入口が塞がってしまい、ヴァイアホ
ール内部にボイドが形成されたり、下層配線との不連続
部分の発生によるコンタクト不良（いわゆる段切れ）が
発生し、結果的に完成した半導体デバイスが不良となっ
てしまう問題が発生する。成膜した金属膜を高温に加熱
してリフローさせることにより、ヴァイアホール内に充
填しようとする試みもなされているが、上記したような
微細・高アスペクト比の穴内部に完全に充填することは
極めて難しい。That is, in the first prior art, since the deposition rate near the via hole entrance is the highest,
The entrance of the hole is blocked by the deposited metal, voids are formed inside the via hole, and contact failures (so-called disconnection) occur due to the discontinuity with the lower wiring, resulting in a completed semiconductor device. However, there arises a problem that the device becomes defective. Attempts have been made to fill the via holes by heating the formed metal film to a high temperature and reflowing it.However, it is impossible to completely fill the inside of the fine and high aspect ratio holes as described above. Extremely difficult.

【００１１】また、上記第２の従来技術でも同様に、穴
入口から遠いほど（穴底に近いほど）ＣＶＤガスが供給
されにくいため、極めて長い時間を必要とし、結果的に
ボイドが形成されたり、段切れが発生したりして、下層
配線とのコンタクトができなかったり、信頼度の低い半
導体デバイスが完成することになる。Similarly, in the second prior art, the farther from the hole entrance (the closer to the bottom of the hole), the more difficult it is to supply the CVD gas. Therefore, it takes an extremely long time, resulting in the formation of voids. As a result, disconnection may occur, making it impossible to make contact with the lower wiring, or a semiconductor device having low reliability may be completed.

【００１２】本発明は上記従来技術の問題点を解決し、
微細・高アスペクト比のヴァイアホール（あるいはコン
タクトホール）などに金属を完全に充填し、高歩留まり
に半導体デバイスを製造する方法を提供することを目的
とする。更には、微細・高アスペクト比のヴァイアホー
ル（あるいはコンタクトホール）などに金属が完全に充
填された、高信頼性の半導体デバイスを提供することを
目的とする。The present invention solves the above-mentioned problems of the prior art,
It is an object of the present invention to provide a method of completely filling a metal into a via hole (or a contact hole) having a fine and high aspect ratio and manufacturing a semiconductor device with a high yield. Still another object of the present invention is to provide a highly reliable semiconductor device in which a metal is completely filled in a via hole (or a contact hole) having a fine and high aspect ratio.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に、本発明では、図１に示すような工程でヴァイアホー
ル（あるいはコンタクトホール）に、金属を充填するよ
うにした。In order to achieve the above object, according to the present invention, a metal is filled in a via hole (or a contact hole) in a process as shown in FIG.

【００１４】即ち、図１にその工程を示すように、ヴァ
イアホール（あるいはコンタクトホール）を形成したウ
エハに対して、金属−有機化合物を溶媒に溶解した液体
材料を塗布する。ここで、ヴァイアホール内部表面に対
して適度の濡れ性を有する溶媒に溶解した金属−有機化
合物を使用することで、毛細管現象により液体材料を１
回供給するだけで、微細な穴内部に液体材料を充填する
ことができる。That is, as shown in FIG. 1, a liquid material obtained by dissolving a metal-organic compound in a solvent is applied to a wafer having via holes (or contact holes) formed therein. Here, by using a metal-organic compound dissolved in a solvent having an appropriate wettability with respect to the inner surface of the via hole, the liquid material is reduced by one capillary action.
The liquid material can be filled inside the fine holes only by supplying the liquid material once.

【００１５】次に、液体材料を塗布したウエハを乾燥す
ることで、液体材料の溶媒が気化され、さらに焼成する
ことで金属−有機化合物が熱分解されて、金属のみが膜
として残留する。このため、コンタクトホール内部は金
属で完全に充填され、コンタクトホールの底に露出して
いる下層配線あるいは拡散層など導電部との電気的な接
続が得られる。Next, by drying the wafer on which the liquid material is applied, the solvent of the liquid material is vaporized. Further, by firing, the metal-organic compound is thermally decomposed, and only the metal remains as a film. For this reason, the inside of the contact hole is completely filled with the metal, and an electrical connection with a conductive portion such as a lower wiring or a diffusion layer exposed at the bottom of the contact hole can be obtained.

【００１６】この後、ウエハ上にも形成されている金属
膜をフォトレジストプロセスによりパターニングして配
線パターンを形成しても良い。あるいは、必要に応じて
ＣＭＰ（化学的機械的研磨）などの手段により、コンタ
クトホールあるいはヴァイアホール内以外の金属を除去
するとともに絶縁膜表面の平坦化を行い、コンタクトホ
ールあるいはヴァイアホール内の金属に接続する配線金
属層を改めて形成して、フォトレジストプロセスにより
パターニングした後、次工程に送ることでも良い。Thereafter, the metal film formed on the wafer may be patterned by a photoresist process to form a wiring pattern. Alternatively, if necessary, the metal other than in the contact hole or via hole is removed by means of CMP (chemical mechanical polishing) or the like, and the surface of the insulating film is flattened. A wiring metal layer to be connected may be formed again, patterned by a photoresist process, and then sent to the next step.

【００１７】尚、本発明に類似の方法として、例えば特
開平７−１４７２８３号公報に開示された方法がある
が、これは非平坦な基板表面の平坦化を目的としたもの
で、対象とするコンタクトホールのアスペクト比も１〜
１．５程度を対象にしているに過ぎず、本発明が対象に
している微細・高アスペクト比の穴の内部に金属を充填
することについては考慮されていない。As a method similar to the present invention, there is, for example, a method disclosed in Japanese Patent Application Laid-Open No. Hei 7-147283, which aims at flattening a non-flat substrate surface and is an object of the present invention. Contact hole aspect ratio is 1 ~
The object of the present invention is only about 1.5, and no consideration is given to filling the inside of the fine and high aspect ratio hole with which the present invention is applied.

【００１８】[0018]

【発明の実施の形態】まず、本発明による、微細で高ア
スペクト比の穴に金属を充填する手法について、詳細に
述べる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a method for filling a fine and high aspect ratio hole with metal according to the present invention will be described in detail.

【００１９】図２（ａ）に示すように、Ｓｉウェハ基板
４０上にＣＶＤ法により絶縁膜４１を形成し、反応性イ
オンエッチング法により微細・高アスペクト比の穴４２
及び溝（図示せず）を形成したものを試料とする。この
試料表面上に、図２（ｂ）に示すように液体材料４３を
滴下する。As shown in FIG. 2A, an insulating film 41 is formed on a Si wafer substrate 40 by a CVD method, and a fine and high aspect ratio hole 42 is formed by a reactive ion etching method.
And a groove (not shown) is used as a sample. A liquid material 43 is dropped on the surface of the sample as shown in FIG.

【００２０】ここで使用した液体材料４３は、トリフロ
ロ酢酸パラジウムをアセトニトリルとＮＭＰ（Ｎ−メチ
ル−２−ピロリドン）の混合液に溶解したもので、赤褐
色の液体である。The liquid material 43 used here is a red-brown liquid obtained by dissolving palladium trifluoroacetate in a mixture of acetonitrile and NMP (N-methyl-2-pyrrolidone).

【００２１】滴下後、必要に応じて余分な液体材料を除
去し、ホットプレート上で８０℃、１０分間の乾燥を行
う。その後連続して２５０℃で３０分間、大気中で焼成
した。この乾燥・焼成により、液体材料４３膜から図２
（ｃ）に示すように、パラジウム膜４４が形成された。
その試料からＦＩＢ（集束イオンビーム）加工装置によ
り、ヴァイアホール断面を含む部分を厚さ０．１μｍ以
下の薄片として切り出し、ＴＥＭ（透過形電子顕微鏡）
で観察した。After the dropping, excess liquid material is removed if necessary, and drying is performed on a hot plate at 80 ° C. for 10 minutes. Thereafter, the resultant was continuously fired at 250 ° C. for 30 minutes in the air. By this drying and baking, the liquid material 43 film is removed from the liquid
As shown in (c), a palladium film 44 was formed.
A section including the via-hole section is cut out as a thin piece having a thickness of 0.1 μm or less from the sample by a FIB (focused ion beam) processing apparatus, and the TEM (transmission electron microscope) is used.
Was observed.

【００２２】その結果、入り口径０．１５μｍ、穴底径
０．１μｍ、深さ０．９μｍの穴４２（アスペクト比：
６）がパラジウムで完全に充填されていることを確認し
た。また、入り口径０．２μｍ、穴底径０．１５μｍ、
深さ０．９μｍの穴４２（アスペクト比４．５）がパラ
ジウムで完全に充填されていることも確認した。As a result, the hole 42 having an entrance diameter of 0.15 μm, a hole bottom diameter of 0.1 μm, and a depth of 0.9 μm (aspect ratio:
It was confirmed that 6) was completely filled with palladium. The entrance diameter is 0.2 μm, the hole bottom diameter is 0.15 μm,
It was also confirmed that the hole 42 having a depth of 0.9 μm (aspect ratio 4.5) was completely filled with palladium.

【００２３】更に、入り口幅０．２５μｍ、底幅０．０
７５μｍ、深さ０．７５μｍの溝がパラジウムで完全に
充填されていることを確認した。Further, the entrance width is 0.25 μm and the bottom width is 0.0
It was confirmed that the groove having a depth of 75 μm and a depth of 0.75 μm was completely filled with palladium.

【００２４】ここで使用した液体材料４３を穴や溝の形
成されていない平坦部に塗布し、乾燥・焼成を経て得ら
れたパラジウム膜４４の比抵抗を測定した。大気中で２
５０℃、３０分間焼成した膜の比抵抗は１００〜３００
μΩ・ｃｍであった。大気中で、３００℃を越えた温度
で焼成すると、金属パラジウムが酸化するため、比抵抗
は急激に上昇した。The liquid material 43 used here was applied to a flat portion where no holes or grooves were formed, and the specific resistance of the palladium film 44 obtained by drying and firing was measured. 2 in the atmosphere
The specific resistance of the film fired at 50 ° C. for 30 minutes is 100 to 300.
μΩ · cm. When fired in air at a temperature exceeding 300 ° C., the metal palladium was oxidized, and the specific resistance increased rapidly.

【００２５】一方、窒素雰囲気で焼成した場合には、３
００℃、３０分間で５０〜８０μΩ・ｃｍ、４００℃、
３０分間では３０〜４０μΩ・ｃｍの比抵抗が得られ
た。６００℃まで温度を上げても、比抵抗の増加はなか
った。On the other hand, when firing in a nitrogen atmosphere,
00 ° C, 50-80 μΩcm for 30 minutes, 400 ° C,
After 30 minutes, a specific resistance of 30 to 40 μΩ · cm was obtained. Even when the temperature was increased to 600 ° C., the specific resistance did not increase.

【００２６】尚、液体材料４３膜は乾燥・焼成する事で
膜厚がおよそ１／１０に減少するが、穴４２内にはボイ
ドの発生は全く認められなかった。これは、焼成時の熱
分解により液体材料の体積収縮が起きるが、熱分解が絶
縁膜あるいは金属膜に接している部分から起き、体積減
少が起きても流動性が残っている液体材料が供給される
ことで体積減少を埋め合わせするために、ボイドが発生
しないと考えられる。The film thickness of the liquid material 43 is reduced to about 1/10 by drying and firing, but no voids are found in the holes 42. This is because the thermal decomposition of the liquid material during firing causes volume contraction of the liquid material, but the thermal decomposition occurs from the part in contact with the insulating film or metal film, and the liquid material that remains fluid even if the volume decreases occurs is supplied. It is considered that voids do not occur to compensate for the decrease in volume by being performed.

【００２７】得られたパラジウム膜４４をＡＥＳ及びＥ
ＳＣＡで分析したが、トリフロロ酢酸パラジウムの構成
原子である炭素及びフッ素は検出限界以下であった。ま
た酸素については、大気中で焼成した場合にはパラジウ
ム膜４４から検出されたが、窒素雰囲気で焼成した場合
には検出限界以下であった。The obtained palladium film 44 is coated with AES and E
Analysis by SCA showed that the constituent atoms of palladium trifluoroacetate, carbon and fluorine, were below the detection limit. Oxygen was detected from the palladium film 44 when fired in the air, but was below the detection limit when fired in a nitrogen atmosphere.

【００２８】次に、本発明による微細穴または微細溝へ
金属膜の充填することを半導体デバイスの製造方法に適
用した場合について、図を用いて詳細に説明する。Next, the case where the filling of a fine hole or a fine groove with a metal film according to the present invention is applied to a method of manufacturing a semiconductor device will be described in detail with reference to the drawings.

【００２９】［実施例１］図３は本発明の１実施例であ
るＣＭＯＳ半導体デバイスの製造に適用した場合の製造
工程を、示している。[Embodiment 1] FIG. 3 shows a manufacturing process when applied to the manufacture of a CMOS semiconductor device according to an embodiment of the present invention.

【００３０】図３（ａ）はＣＭＯＳ半導体デバイスの製
造途中における断面を示している。即ち、Ｓｉ基板１に
ｎウェル領域２、ｐウェル領域３が形成され、素子間分
離のためのフィールド酸化膜４、ゲート酸化膜５、６が
形成された後、多結晶Ｓｉゲート電極７，８が形成さ
れ、多結晶Ｓｉゲート電極６をマスクとしてソース−ド
レイン拡散層９，１０、１１，１２が形成され，ＣＭＯ
Ｓトランジスタが構成される。これらのトランジスタ上
には絶縁膜（ＢＰＳＧあるいはＰＳＧ膜）１５が形成さ
れ、フォトレジストプロセスを用いた反応性イオンエッ
チング技術により、電極取り出し用のコンタクトホール
１６，１７、１８，１９が形成されている。FIG. 3A shows a cross section of the CMOS semiconductor device during its manufacture. That is, after an n-well region 2 and a p-well region 3 are formed on a Si substrate 1 and a field oxide film 4 and gate oxide films 5 and 6 for element isolation are formed, polycrystalline Si gate electrodes 7 and 8 are formed. Are formed, and source-drain diffusion layers 9, 10, 11, and 12 are formed using polycrystalline Si gate electrode 6 as a mask.
An S transistor is formed. An insulating film (BPSG or PSG film) 15 is formed on these transistors, and contact holes 16, 17, 18, and 19 for taking out electrodes are formed by a reactive ion etching technique using a photoresist process. .

【００３１】このコンタクトホール１６，１７、１８，
１９の寸法は、穴径が０・２５〜０．１５μｍ深さが
０．５〜１μｍである。The contact holes 16, 17, 18,
The size of 19 has a hole diameter of 0.25 to 0.15 μm and a depth of 0.5 to 1 μm.

【００３２】このウエハに対して、必要に応じて通常の
スパッタ技術により、コンタクトホール１６，１７，１
８，１９内に、Ｔｉ等のバリア層（図示せず）を形成す
る。The contact holes 16, 17, 1 are formed on the wafer by a usual sputtering technique as necessary.
A barrier layer (not shown) of Ti or the like is formed in 8 and 19.

【００３３】この後、図３（ｂ）に示すように、このウ
エハ上に金属−有機化合物を溶媒に溶解した液体材料２
０を塗布する。この液体材料２０は層間絶縁膜１５、あ
るいはスパッタにより形成したバリア層に対して適度な
濡れ性を有しており、毛細管現象により微細なコンタク
トホール１６，１７，１８，１９内にボイドを残留する
ことなく、完全に充填される。また、絶縁膜１５上にも
液体材料２０膜が形成される。Thereafter, as shown in FIG. 3B, a liquid material 2 in which a metal-organic compound is dissolved in a solvent is placed on the wafer.
0 is applied. This liquid material 20 has an appropriate wettability with respect to the interlayer insulating film 15 or the barrier layer formed by sputtering, and voids are left in the fine contact holes 16, 17, 18, and 19 due to the capillary phenomenon. Without being completely filled. Further, a liquid material 20 film is also formed on the insulating film 15.

【００３４】ここで液体材料２０として、トリフロロ酢
酸パラジウムをアセトニトリルとＮ−メチル−２−ピロ
リドン（以下ＮＭＰと称する）の混合液に溶解したもの
を用いた場合について説明する。しかしこれに限定され
るものではなく、絶縁膜１５であるＰＳＧあるいはＢＰ
ＳＧあるいはＳｉＯ２あるいはＳｉＮなどの材質に対し
て適度の濡れ性を有する溶媒に溶解した有機金属化合物
を適用することが可能で、最終的に形成される金属の材
質で限定される。有機溶媒に溶解されて、焼成時に熱分
解されることを考えると、パラジウム以外の金属として
は，加熱により酸化されにくい金属、即ちＡｕ、Ｐｔ、
Ａｇ等の貴金属、あるいはそれらを主とする合金の何れ
かを採用することが望ましい。ただし、焼成を真空雰囲
気、あるいは不活性ガス雰囲気、更には還元性ガス雰囲
気で行うならば、貴金属である必要はなく、材料の選択
範囲が広がる。Here, a case will be described in which palladium trifluoroacetate is dissolved in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP) as the liquid material 20. However, the present invention is not limited to this.
An organometallic compound dissolved in a solvent having an appropriate wettability with respect to a material such as SG, SiO2, or SiN can be used, and is limited by the material of the metal finally formed. Considering that it is dissolved in an organic solvent and thermally decomposed at the time of firing, metals other than palladium are metals that are hardly oxidized by heating, that is, Au, Pt,
It is desirable to use either a noble metal such as Ag or an alloy mainly containing them. However, if firing is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere, it is not necessary to use a noble metal, and the selection range of materials is widened.

【００３５】液体材料２０を塗布した後、ウエハを加熱
して乾燥させる。これは溶媒を気化させて除去するため
の工程で、必ずしも独立の処理で行う必要はなく、次の
焼成工程で連続して実施しても良い。After applying the liquid material 20, the wafer is heated and dried. This is a step for vaporizing and removing the solvent, and is not necessarily performed in an independent process, but may be performed continuously in the next firing step.

【００３６】次に、乾燥したウエハを電気炉、ホットプ
レートなどの手段により、焼成する。尚、上記したよう
に、焼成の初期段階で乾燥を行い、続けて焼成を行って
も良い。トリフロロ酢酸パラジウムは、大気中では２５
０〜３００℃、不活性ガス中であれば３００〜５００℃
の温度で、１〜３０分間加熱することで、図３（ｃ）に
示すように、パラジウム膜２１が形成される。当然、不
活性ガス雰囲気で焼成した方が比抵抗は小さく、低抵抗
配線が必要な場合に適している。このパラジウム膜２１
はコンタクトホール１６，１７，１８，１９の内部以外
に、絶縁膜１５表面にも形成されるが、フォトレジスト
プロセスによりパターニングすることで、図３（ｄ）に
示すように、第１層目の配線２２、２３、２４、２５と
して使用することができる。あるいは、化学的なエッチ
ング手段、あるいはＣＭＰ（化学的機械的研磨）によっ
て容易に除去することができるので、図３（ｅ）に示す
ようにコンタクトホール１６，１７，１８，１９内のみ
に金属を残留させ、コンタクト２６，２７，２８，２９
として使用し、この上に通常のスパッタなどの手段によ
り第１層配線層を形成し、フォトレジストプロセスによ
りパターニングしても良い。この場合、コンタクト２
６，２７，２８，２９と第１層配線の材質が異なること
になるが問題はない。Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate is 25
0-300 ° C, 300-500 ° C if in inert gas
By heating at a temperature of 1 to 30 minutes, a palladium film 21 is formed as shown in FIG. Naturally, firing in an inert gas atmosphere has a smaller specific resistance and is suitable when low-resistance wiring is required. This palladium film 21
Is formed on the surface of the insulating film 15 in addition to the inside of the contact holes 16, 17, 18, and 19, and is patterned by a photoresist process to form the first layer as shown in FIG. It can be used as the wirings 22, 23, 24, 25. Alternatively, since metal can be easily removed by a chemical etching means or CMP (chemical mechanical polishing), as shown in FIG. 3 (e), metal is deposited only in the contact holes 16, 17, 18, and 19. Leave the contacts 26, 27, 28, 29
And a first wiring layer may be formed thereon by ordinary sputtering or the like, and may be patterned by a photoresist process. In this case, contact 2
6, 27, 28 and 29 and the material of the first layer wiring are different, but there is no problem.

【００３７】この方法により、半導体デバイスの微細化
・高密度化の影響を最も受けやすいコンタクトホール
を、ボイドや段切れを発生させることなく、金属で完全
に充填することができる。According to this method, the contact hole which is most susceptible to the miniaturization and high-density of the semiconductor device can be completely filled with the metal without generating voids or disconnections.

【００３８】［実施例２］更に、本発明による半導体製
造方法の別な実施例について、詳細に説明する。[Embodiment 2] Another embodiment of the semiconductor manufacturing method according to the present invention will be described in detail.

【００３９】図４は本発明の１実施例であるＣＭＯＳ半
導体デバイスの製造方法における製造工程を示してい
る。尚、図中における半導体デバイスは、それぞれ断面
図で示している。FIG. 4 shows a manufacturing process in a method of manufacturing a CMOS semiconductor device according to one embodiment of the present invention. The semiconductor devices in the figures are shown in cross-sectional views.

【００４０】図４（ａ）において、Ｓｉ基板１にｎウェ
ル領域２、ｐウェル領域３が形成され、素子間分離のた
めのフィールド酸化膜４、ゲート酸化膜５、６が形成さ
れた後、多結晶Ｓｉゲート電極７，８が形成され、多結
晶Ｓｉゲート電極７，８をマスクとしてソース−ドレイ
ン拡散層９，１０、１１，１２が形成され，ＣＭＯＳト
ランジスタが構成される。これらのトランジスタ上には
絶縁膜（ＢＰＳＧあるいはＰＳＧ膜）１５が形成され、
反応性イオンエッチング技術により電極取り出し用のコ
ンタクトホール１６，１７、１８，１９が形成される。
その後、スパッタリング法などによりＡｌ等の金属をコ
ンタクトホール１６，１７，１８，１９内に堆積すると
共に絶縁膜１５表面には配線用金属膜が形成されて、フ
ォトレジストプロセスにより、第１層の配線パターンが
形成され、更にそれらの全面に層間絶縁膜３０が形成さ
れている。In FIG. 4A, after an n-well region 2 and a p-well region 3 are formed in a Si substrate 1, a field oxide film 4 and gate oxide films 5 and 6 for element isolation are formed. Polycrystalline Si gate electrodes 7, 8 are formed, and source-drain diffusion layers 9, 10, 11, 12 are formed using polycrystalline Si gate electrodes 7, 8 as a mask, thereby forming a CMOS transistor. An insulating film (BPSG or PSG film) 15 is formed on these transistors,
Contact holes 16, 17, 18, and 19 for taking out electrodes are formed by the reactive ion etching technique.
Thereafter, a metal such as Al is deposited in the contact holes 16, 17, 18, and 19 by a sputtering method and a wiring metal film is formed on the surface of the insulating film 15, and the wiring of the first layer is formed by a photoresist process. Patterns are formed, and an interlayer insulating film 30 is formed on the entire surface.

【００４１】次に、図４（ｂ）に示すように、層間絶縁
膜３０には多層に形成される配線層間の接続を行うため
のヴァイアホール３１，３２が反応性イオンエッチング
などにより形成される。ヴァイアトホール３１，３２は
半導体デバイスの設計ルール微細化に伴って年々微細化
が進み、最先端デバイスでは直径０．１５μｍ、深さ
２．５μｍ、アスペクト比１６を越えるようなものまで
出現しており、更に微細化・高アスペクト化が進展する
ことは明白である。このような微細・高アスペクトのヴ
ァイアホールに金属を従来のスパッタリング、ＣＶＤな
どの手法で、ボイドあるいは段切れを発生させることな
く充填することは、極めて困難となっている。Next, as shown in FIG. 4B, via holes 31 and 32 for making connections between wiring layers formed in multiple layers are formed in the interlayer insulating film 30 by reactive ion etching or the like. . The via holes 31 and 32 have been miniaturized year by year with the miniaturization of the design rules of semiconductor devices, and the most advanced devices have emerged to have a diameter of 0.15 μm, a depth of 2.5 μm, and an aspect ratio exceeding 16. It is clear that further miniaturization and higher aspect ratio will progress. It is extremely difficult to fill such fine and high-aspect via holes with a conventional technique such as sputtering or CVD without generating voids or disconnections.

【００４２】本発明では、図４（ｃ）に示すように、こ
のウエハ上に金属−有機化合物を溶媒に溶解した液体材
料３５を塗布する。この液体材料３５は層間絶縁膜３０
に対して適度な濡れ性を有しており、毛細管現象によ
り、微細なヴァイアホール３１，３２内にボイドを残留
することなく、完全に充填される。また、絶縁膜３０上
にも液体材料３５膜が形成される。In the present invention, as shown in FIG. 4C, a liquid material 35 in which a metal-organic compound is dissolved in a solvent is applied onto the wafer. This liquid material 35 is used for the interlayer insulating film 30.
It has an appropriate wettability with respect to, and is completely filled without leaving voids in the fine via holes 31 and 32 by capillary action. Also, a liquid material 35 film is formed on the insulating film 30.

【００４３】ここで液体材料として、トリフロロ酢酸パ
ラジウムをアセトニトリルとＮ−メチル−２−ピロリド
ン（以下ＮＭＰと称する）の混合液に溶解したものを用
いた場合について説明する。しかしこれに限定されるも
のではなく、絶縁膜３０であるＳｉＯ２あるいはＳｉＮ
などの材質に対して適度の濡れ性を有する溶媒に溶解し
た有機金属化合物を適用することが可能で、最終的に形
成される金属の材質で限定される。有機溶媒に溶解され
て、焼成時に熱分解されることを考えると、パラジウム
以外の金属としては，焼成時の加熱により酸化されにく
い金属、即ちＡｕ、Ｐｔ、Ａｇ等の貴金属あるいはそれ
らを主とする合金が望ましい。ただし、焼成を真空雰囲
気、あるいは不活性ガス雰囲気、更には還元性ガス雰囲
気で行うならば、貴金属である必要はなく、材料の選択
範囲が広がる。Here, a case will be described where palladium trifluoroacetate is dissolved in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP) as the liquid material. However, the present invention is not limited to this.
It is possible to apply an organometallic compound dissolved in a solvent having an appropriate wettability with respect to such a material, and the material is limited by the material of the finally formed metal. Considering that it is dissolved in an organic solvent and thermally decomposed at the time of firing, the metal other than palladium is a metal which is hardly oxidized by heating at the time of firing, that is, a precious metal such as Au, Pt, Ag or the like. Alloys are preferred. However, if firing is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere, it is not necessary to use a noble metal, and the selection range of materials is widened.

【００４４】液体材料３５を塗布した後、ウエハを加熱
して乾燥させる。これは溶媒を気化して除去するための
工程で、必ずしも独立の処理で行う必要はなく、次の焼
成工程で連続して実施しても良い。After applying the liquid material 35, the wafer is heated and dried. This is a step for vaporizing and removing the solvent, and is not necessarily performed in an independent process, but may be performed continuously in the next firing step.

【００４５】次に、乾燥したウエハを電気炉、ホットプ
レートなどの手段により、焼成する。尚、上記したよう
に、焼成の初期段階で乾燥を行い、続けて焼成を行って
も良い。トリフロロ酢酸パラジウムは、大気中では２５
０〜３００℃、不活性ガス中であれば３００〜４５０℃
の温度で、１〜３０分間加熱することで、パラジウム膜
３６が形成される。当然、不活性ガス雰囲気で焼成した
方が比抵抗が小さく、低抵抗配線が必要な場合に適して
いる。このパラジウム膜３６はヴァイアホール３１，３
２内以外に、絶縁膜３０表面にも形成されるが、化学的
なエッチングあるいはＣＭＰ（化学的機械的研磨）によ
って容易に除去することができる。図４（ｄ）はＣＭＰ
によって絶縁膜上のパラジウム膜を除去すると共に、絶
縁膜３０表面の平坦化を実施した後の断面を示してあ
る。絶縁膜３０表面のパラジウム膜が除去された後に
は、ヴァイアホール３１，３２内のみにパラジウム膜が
充填された状態で残される。Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate is 25
0 to 300 ° C, 300 to 450 ° C if in an inert gas
By heating at a temperature of 1 to 30 minutes, a palladium film 36 is formed. Naturally, firing in an inert gas atmosphere has a lower specific resistance and is suitable when low-resistance wiring is required. This palladium film 36 is used for the via holes 31 and 3.
Although formed on the surface of the insulating film 30 in addition to the inside, it can be easily removed by chemical etching or CMP (chemical mechanical polishing). FIG. 4D shows CMP.
2 shows a cross section after the palladium film on the insulating film is removed and the surface of the insulating film 30 is flattened. After the palladium film on the surface of the insulating film 30 is removed, only the via holes 31 and 32 are left in a state where the palladium film is filled.

【００４６】次に、図４（ｅ）に示すように、ウエハ上
にスパッタリングなどの手法により、配線を形成するた
めの金属薄膜３７を形成する。材料としては、Ａｌ、Ｃ
ｕ、Ｍｏ、Ｗ、Ｔｉなどの金属、あるいはそれらを主成
分とする合金などから選ばれる。Next, as shown in FIG. 4E, a metal thin film 37 for forming wiring is formed on the wafer by a method such as sputtering. As materials, Al, C
It is selected from metals such as u, Mo, W, and Ti, or alloys containing these as main components.

【００４７】成膜後、通常のフォトレジストプロセスに
より、図４（ｆ）に示すように、配線パターン３８、３
９が形成され、次の工程に送られる。After the film formation, the wiring patterns 38, 3 are formed by a normal photoresist process, as shown in FIG.
9 is formed and sent to the next step.

【００４８】更に配線層を形成する場合には、次工程に
おいても必要に応じて上記した工程が繰り返される。ヴ
ァイアホールの径やアスペクト比の観点から、従来手法
で形成可能な場合は従来手法で形成しても良い。When a wiring layer is further formed, the above-mentioned steps are repeated as necessary in the next step. From the viewpoint of the diameter and the aspect ratio of the via hole, when the hole can be formed by the conventional method, the hole may be formed by the conventional method.

【００４９】上記方法により、従来のスパッタリングや
ＣＶＤの手法では完全に充填することが困難であった微
細・高アスペクト比のヴァイアホールに金属を完全に充
填することができ、半導体デバイスを高歩留まりに製造
することができる。According to the above method, metal can be completely filled in a fine and high aspect ratio via hole, which has been difficult to completely fill by the conventional sputtering and CVD techniques, and a semiconductor device can be manufactured at a high yield. Can be manufactured.

【００５０】［実施例３］次に、本発明である半導体デ
バイスの製造方法の別な実施例について説明する。図５
（ａ）は製造工程途中のバイポーラＬＳＩの断面を示し
ている。図５（ａ）において、ｐ形Si基板１０１上にｎ
形拡散層（コレクタ埋め込み層）１０２が形成され、素
子分離のための酸化膜（通称LOCOS）１０３，１０４，
１０５が形成された後、コレクタ領域、ベース領域、エ
ミッタ領域へそれぞれ不純物拡散によりコレクタ取り出
し領域１０６、ベース領域１０７、エミッタ領域１０８
が形成される。その後、絶縁膜１０９が全面に堆積さ
れ、電極取り出し部が選択的に開口されて、各電極取り
出し部１１０，１１１，１１２に接続する金属配線層が
パターニングされる。ここで、金属配線としては、Tiな
どのバリア層を介してAl、W、Mo、Cuなどの金属あるい
はMo、Wなどのシリサイドなどが用いられる。その上に
第２層の配線層を形成するための層間絶縁膜１１３が形
成されている。Embodiment 3 Next, another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described. FIG.
(A) shows a cross section of a bipolar LSI during a manufacturing process. In FIG. 5A, n is placed on a p-type Si substrate 101.
A diffusion layer (collector buried layer) 102 is formed, and oxide films (commonly called LOCOS) 103, 104,
After the formation of 105, the collector extraction region 106, the base region 107, and the emitter region 108 are respectively diffused into the collector region, the base region, and the emitter region by impurity diffusion.
Is formed. Thereafter, an insulating film 109 is deposited on the entire surface, an electrode lead-out portion is selectively opened, and a metal wiring layer connected to each of the electrode lead-out portions 110, 111, 112 is patterned. Here, as the metal wiring, a metal such as Al, W, Mo, or Cu, or a silicide such as Mo or W is used via a barrier layer such as Ti. An interlayer insulating film 113 for forming a second wiring layer is formed thereon.

【００５１】図５（ｂ）に示すように、層間絶縁膜１１
３には多層に形成される配線層間の接続を行うためのヴ
ァイアホール１１５，１１６，１１７が反応性イオンエ
ッチングなどにより形成される。ヴァイアトホールは半
導体デバイスの設計ルール微細化に伴って年々微細化が
進み、最先端デバイスでは直径０．１５μｍ、深さ２．
５μｍ、アスペクト比１６を越えるようなものまで出現
しており、更に微細化・高アスペクト化が進展すること
は明白である。このような微細・高アスペクトのヴァイ
アホールに金属を従来のスパッタリング、ＣＶＤなどの
手法で、ボイドあるいは段切れを発生させることなく充
填することは、極めて困難となっている。As shown in FIG. 5B, the interlayer insulating film 11
In 3, via holes 115, 116, 117 for making connections between wiring layers formed in multiple layers are formed by reactive ion etching or the like. Via holes have been miniaturized year by year with the miniaturization of design rules for semiconductor devices, and the most advanced devices have a diameter of 0.15 μm and a depth of 2.
Even those with a size of 5 μm and an aspect ratio of more than 16 have appeared, and it is obvious that further miniaturization and higher aspect ratio will be further advanced. It is extremely difficult to fill such fine and high-aspect via holes with a conventional technique such as sputtering or CVD without generating voids or disconnections.

【００５２】本発明では、図５（ｃ）に示すように、こ
のウエハに金属−有機化合物を溶媒に溶解した液体材料
１１８を塗布する。この液体１１８は層間絶縁膜１１３
に対して適度な濡れ性を有しており、毛細管現象によ
り、微細なヴァイアホール内にボイドを残留することな
く、完全に充填される。また、絶縁膜１１３上にも液体
材料１１８膜が形成される。In the present invention, as shown in FIG. 5C, a liquid material 118 obtained by dissolving a metal-organic compound in a solvent is applied to the wafer. This liquid 118 contains the interlayer insulating film 113.
And has a sufficient wettability with respect to water, and is completely filled by the capillary phenomenon without leaving voids in fine via holes. Further, a liquid material 118 film is also formed on the insulating film 113.

【００５３】ここで液体材料として、トリフロロ酢酸パ
ラジウムをアセトニトリルとＮ−メチル−２−ピロリド
ン（以下ＮＭＰと称する）の混合液に溶解したものを用
いた場合について説明する。しかしこれに限定されるも
のではなく、絶縁膜１１３であるＳｉＯ２あるいはＳｉ
Ｎなどの材質に対して適度の濡れ性を有する溶媒に溶解
した有機金属化合物を適用することが可能で、最終的に
形成される金属の性質で限定される。有機溶媒に溶解さ
れて、焼成時に熱分解されることを考えると、パラジウ
ム以外の金属としては，焼成時の加熱により酸化されに
くい金属、即ちＡｕ、Ｐｔ、Ａｇ等の貴金属あるいはそ
れらを主とする合金が望ましい。ただし、焼成を真空雰
囲気、あるいは不活性ガス雰囲気、更には還元性ガス雰
囲気で行うならば、貴金属である必要はなく、材料の選
択範囲が広がる。Here, a case will be described in which palladium trifluoroacetate is dissolved as a liquid material in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP). However, the present invention is not limited to this.
An organometallic compound dissolved in a solvent having an appropriate wettability with respect to a material such as N can be used, and is limited by the properties of the metal finally formed. Considering that it is dissolved in an organic solvent and thermally decomposed at the time of firing, the metal other than palladium is a metal which is hardly oxidized by heating at the time of firing, that is, a precious metal such as Au, Pt, Ag or the like. Alloys are preferred. However, if firing is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere, it is not necessary to use a noble metal, and the selection range of materials is widened.

【００５４】次に、液体材料１１８を塗布したウエハを
加熱して乾燥させる。これは溶媒を気化するための工程
で、必ずしも独立の処理で行う必要はなく、次の焼成工
程で連続して実施しても良い。Next, the wafer coated with the liquid material 118 is dried by heating. This is a step for evaporating the solvent, and is not necessarily performed in an independent process, and may be performed continuously in the next baking step.

【００５５】次に、乾燥したウエハを電気炉、ホットプ
レートなどの手段により、焼成する。尚、上記したよう
に、焼成の初期段階で乾燥を行い、続けて焼成を行って
も良い。トリフロロ酢酸パラジウムは、大気中では２５
０〜３００℃、不活性ガス中であれば３００〜４５０℃
の温度で、１〜３０分加熱することで、パラジウム膜が
形成される。このパラジウム膜はヴァイアホール内以外
に、絶縁膜１１３表面にも形成されているが、エッチン
グあるいはＣＭＰ（化学的機械的研磨）によって容易に
除去することができる。図５（ｄ）はＣＭＰによって絶
縁膜上のパラジウム膜を除去すると共に、絶縁膜１１３
表面の平坦化を実施した後の断面を示してある。絶縁膜
１１３表面のパラジウム膜が除去された後には、ヴァイ
アホール１１５〜１１７の内部のみにパラジウム１１
９、１２０，１２１が充填された状態で残される。Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate is 25
0 to 300 ° C, 300 to 450 ° C if in an inert gas
By heating at a temperature of 1 to 30 minutes, a palladium film is formed. Although this palladium film is formed not only in the via hole but also on the surface of the insulating film 113, it can be easily removed by etching or CMP (chemical mechanical polishing). FIG. 5D shows that the palladium film on the insulating film is removed by CMP and the insulating film 113 is removed.
The cross section after the surface is flattened is shown. After the palladium film on the surface of the insulating film 113 has been removed, the palladium 11 only remains inside the via holes 115 to 117.
9, 120 and 121 are left in a filled state.

【００５６】次に、図５（ｅ）に示すように、ウエハ上
にスパッタリングの手法により配線材料となる金属薄膜
１２４を形成する。材料としては、Ａｌ、Ｃｕ、Ｍｏ、
Ｗ、Ｔｉを主成分とする合金などから選ばれる。Next, as shown in FIG. 5E, a metal thin film 124 serving as a wiring material is formed on the wafer by a sputtering method. As materials, Al, Cu, Mo,
It is selected from alloys containing W and Ti as main components.

【００５７】成膜後、通常のフォトレジストプロセスに
より、図５（ｆ）に示すように配線パターン１２６，１
２７，１２８が形成され、次の工程に流される。After the film formation, the wiring patterns 126 and 1 are formed by a normal photoresist process as shown in FIG.
27 and 128 are formed and flowed to the next step.

【００５８】更に配線層を形成する場合には、次工程に
おいても必要に応じて上記した工程が繰り返される。ヴ
ァイアホールの径やアスペクト比の観点から、従来手法
で形成可能な場合は従来手法で形成されても良い。When a wiring layer is further formed, the above-described steps are repeated as necessary in the next step. From the viewpoint of the diameter and the aspect ratio of the via hole, if it can be formed by the conventional method, it may be formed by the conventional method.

【００５９】上記方法により、従来のスパッタリングや
ＣＶＤの手法では充填することが困難であった微細・高
アスペクト比のヴァイアホールに金属を完全に充填する
ことができ、上下層の配線間を確実に接続することが可
能になり、配線間接続の信頼性を、従来の方式に比べて
向上させることができ、半導体デバイスを高歩留まりに
製造することができるようになった。According to the above method, the metal can be completely filled in the fine and high aspect ratio via hole, which is difficult to fill by the conventional sputtering or CVD technique, and the space between the upper and lower wiring layers can be reliably formed. This makes it possible to improve the reliability of connection between wirings as compared with the conventional method, and to manufacture a semiconductor device with a high yield.

【００６０】［実施例４］次に、本発明の別な実施例に
ついて図に従って説明する。Embodiment 4 Next, another embodiment of the present invention will be described with reference to the drawings.

【００６１】図６（ａ）は図３（ａ）と同様に、製造工
程途中のＣＭＯＳ半導体デバイスの断面図を示してい
る。ただし、層間絶縁膜５１は配線層の厚さ分だけ厚く
形成され、表面の凹凸をなくするためにＣＭＰにより平
坦化されている。そのほかの部分は図３（ａ）と同一で
ある。FIG. 6A is a cross-sectional view of a CMOS semiconductor device in the middle of a manufacturing process, similarly to FIG. 3A. However, the interlayer insulating film 51 is formed thicker by the thickness of the wiring layer, and is planarized by CMP to eliminate surface irregularities. Other parts are the same as those in FIG.

【００６２】この層間絶縁膜５１に図６（ｂ）に示しよ
うに、フォトレジストプロセスを用いた反応性イオンエ
ッチングなどにより、ヴァイアホール５２，５３及び配
線パターンを埋め込むための溝５４，５５が形成され
る。As shown in FIG. 6B, via holes 52 and 53 and grooves 54 and 55 for embedding wiring patterns are formed in the interlayer insulating film 51 by reactive ion etching using a photoresist process or the like. Is done.

【００６３】次に、図６（ｃ）に示すように、このウエ
ハ上に金属−有機化合物を溶媒に溶解した液体材料５６
を塗布する。この液体５６は層間絶縁膜５１に対して適
度な濡れ性を有しており、毛細管現象により、微細なヴ
ァイアホール５２，５３内および配線埋め込み用の溝５
４，５５内にボイドを残留することなく、完全に充填さ
れる。また、絶縁膜５１上にも液体材料５６膜が形成さ
れる。Next, as shown in FIG. 6C, a liquid material 56 obtained by dissolving a metal-organic compound in a solvent is placed on the wafer.
Is applied. The liquid 56 has an appropriate wettability with respect to the interlayer insulating film 51, and is formed in the fine via holes 52 and 53 and the wiring embedding groove 5 by capillary action.
4, 55 are completely filled without leaving voids. Also, a liquid material 56 film is formed on the insulating film 51.

【００６４】ここで液体材料として、トリフロロ酢酸パ
ラジウムをアセトニトリルとＮ−メチル−２−ピロリド
ン（以下ＮＭＰと称する）の混合液に溶解したものを用
いた場合について説明する。しかしこれに限定されるも
のではなく、絶縁膜５１であるＳｉＯ２あるいはＳｉＮ
などの材質に対して適度の濡れ性を有する溶媒に溶解し
た有機金属化合物を適用することが可能で、最終的に形
成される金属の性質で限定される。Here, a case will be described in which palladium trifluoroacetate is dissolved in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP) as the liquid material. However, the present invention is not limited to this.
It is possible to apply an organometallic compound dissolved in a solvent having an appropriate wettability for such a material as described above, and is limited by the properties of the finally formed metal.

【００６５】次に液体材料５６を塗布したウエハを加熱
して乾燥させる。これは溶媒を気化するための工程で、
必ずしも独立の処理で行う必要はなく、次の焼成工程で
連続して実施しても良い。Next, the wafer coated with the liquid material 56 is heated and dried. This is a process to evaporate the solvent,
It is not always necessary to carry out the treatment in an independent manner, and the treatment may be carried out continuously in the next firing step.

【００６６】次に、乾燥したウエハを電気炉、ホットプ
レートなどの手段により、焼成する。尚、上記したよう
に、焼成の初期段階で乾燥を行い、続けて焼成を行って
も良い。トリフロロ酢酸パラジウムは、大気中では２５
０〜３００℃、不活性ガス中であれば３００〜４５０℃
の温度で、１〜３０分間加熱することで、パラジウム膜
が形成できる。このパラジウム膜はヴァイアホール５
２，５３内、および溝５４，５５内以外に、絶縁膜５１
表面にも形成されているが、エッチングあるいはＣＭＰ
（化学的機械的研磨）によって容易に除去することがで
きる。図６（ｄ）はＣＭＰによって絶縁膜上のパラジウ
ム膜を除去すると共に、絶縁膜１１３表面の平坦化を実
施した後の断面を示してある。絶縁膜５１表面のパラジ
ウム膜が除去された後には、ヴァイアホール５２，５３
及び溝５４，５５内のみにパラジウム５７，５８および
５９，６０が充填された状態で残される。これにより、
ヴァイアホールの埋め込みと配線パターンの形成とを同
時に行うことができる。 ［実施例５］次に、本発明の別な実施例について、図７
を用いて説明する。Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate is 25
0 to 300 ° C, 300 to 450 ° C if in an inert gas
By heating at a temperature of 1 to 30 minutes, a palladium film can be formed. This palladium membrane is
2 and 53, and the grooves 54 and 55,
Etching or CMP is also formed on the surface
(Chemical-mechanical polishing). FIG. 6D shows a cross section after the palladium film on the insulating film is removed by CMP and the surface of the insulating film 113 is flattened. After the palladium film on the surface of the insulating film 51 is removed, the via holes 52 and 53 are removed.
And only the grooves 54 and 55 are left filled with palladium 57, 58 and 59, 60. This allows
The filling of the via hole and the formation of the wiring pattern can be performed simultaneously. Embodiment 5 Next, another embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG.

【００６７】図７（ａ）はＤＲＡＭに使われるトレンチ
型キャパシタの製造工程途中における断面を示してい
る。絶縁膜２０１に反応性イオンエッチングなどの手段
により形成された穴２０２の内表面にポリシリコンある
いは金属で下部電極２０３を形成し、更にその表面に誘
電体膜２０４が形成されている。この段階で、トレンチ
穴径は０．１〜０．２μｍ、深さは２μｍ程度である。
ここで、図７（ｂ）に示すように金属−有機化合物を溶
媒に溶解した液体材料２０５を塗布する。この液体２０
５は誘電体膜２０４に対して適度な濡れ性を有してお
り、毛細管現象により、微細なトレンチ穴２０２内にボ
イドを残留することなく、完全に充填される。また、絶
縁膜２０１上にも液体材料２０５膜が形成される。FIG. 7A shows a cross section of a trench capacitor used in a DRAM during a manufacturing process. A lower electrode 203 of polysilicon or metal is formed on the inner surface of a hole 202 formed in the insulating film 201 by means such as reactive ion etching, and a dielectric film 204 is further formed on the lower electrode 203. At this stage, the trench hole diameter is 0.1 to 0.2 μm and the depth is about 2 μm.
Here, as shown in FIG. 7B, a liquid material 205 in which a metal-organic compound is dissolved in a solvent is applied. This liquid 20
5 has an appropriate wettability with respect to the dielectric film 204, and is completely filled without leaving a void in the fine trench hole 202 by a capillary phenomenon. Further, a liquid material 205 film is also formed on the insulating film 201.

【００６８】ここで液体材料２０５として、トリフロロ
酢酸パラジウムをアセトニトリルとＮ−メチル−２−ピ
ロリドン（以下ＮＭＰと称する）の混合液に溶解したも
のを用いた場合について説明する。しかしこれに限定さ
れるものではなく、絶縁膜２０２であるＳｉＯ２あるい
はＳｉＮなどの材質，および誘電体膜２０４に対して適
度の濡れ性を有する溶媒に溶解した有機金属化合物を適
用することが可能で、最終的に形成される金属の性質で
限定される。有機溶媒に溶解されて、焼成時に熱分解さ
れることを考えると、パラジウム以外の金属としては，
焼成時の加熱により酸化されにくい金属、即ちＡｕ、Ｐ
ｔ、Ａｇ等の貴金属あるいはそれらを主とする合金が望
ましい。ただし、焼成を真空雰囲気、あるいは不活性ガ
ス雰囲気、更には還元性ガス雰囲気で行うならば、貴金
属である必要はなく、材料の選択範囲が広がる。Here, a case will be described where palladium trifluoroacetate is dissolved in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP) as the liquid material 205. However, the present invention is not limited to this, and an organic metal compound dissolved in a solvent having an appropriate wettability to the insulating film 202 such as SiO 2 or SiN and the dielectric film 204 can be applied. And the nature of the metal ultimately formed. Considering that it is dissolved in an organic solvent and thermally decomposed during firing, metals other than palladium include
Metals that are not easily oxidized by heating during firing, ie, Au, P
Precious metals such as t and Ag or alloys mainly containing them are desirable. However, if firing is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere, it is not necessary to use a noble metal, and the selection range of materials is widened.

【００６９】次に、液体材料２０５を塗布したウエハを
加熱して乾燥させる。これは溶媒を気化するための工程
で、必ずしも独立の処理で行う必要はなく、次の焼成工
程で連続して実施しても良い。Next, the wafer coated with the liquid material 205 is dried by heating. This is a step for evaporating the solvent, and is not necessarily performed in an independent process, and may be performed continuously in the next baking step.

【００７０】次に、乾燥したウエハを電気炉、ホットプ
レートなどの手段により、焼成する。尚、上記したよう
に、焼成の初期段階で乾燥を行い、続けて焼成を行って
も良い。トリフロロ酢酸パラジウムは、大気中では２５
０〜３００℃、不活性ガス中であれば３００〜４５０℃
の温度で、１〜３０分間加熱することで、パラジウム膜
が形成できる。このパラジウム膜はトレンチ穴２０２の
内部のほか、絶縁膜２０１表面にも形成されるが、絶縁
膜２０１の表面に形成されたパラジウム膜は、エッチン
グあるいはＣＭＰ（化学的機械的研磨）によって容易に
除去することができる。必要に応じて、絶縁膜２０１上
に形成されたパラジウム膜をフォトレジストプロセスに
よりパターニングして、電極として使用することもでき
る。Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate is 25
0 to 300 ° C, 300 to 450 ° C if in an inert gas
By heating at a temperature of 1 to 30 minutes, a palladium film can be formed. The palladium film is formed not only inside the trench hole 202 but also on the surface of the insulating film 201. The palladium film formed on the surface of the insulating film 201 is easily removed by etching or CMP (chemical mechanical polishing). can do. If necessary, the palladium film formed on the insulating film 201 can be patterned by a photoresist process and used as an electrode.

【００７１】上記したように、ＤＲＡＭ構成部品の一つ
である微細深穴のトレンチ穴にボイドなどを発生させる
ことなく、完全に充填することができる。又、絶縁膜２
０１上に形成された金属膜も必要に応じて電極として使
用できるため、製造工程数の低減の効果もある。As described above, the trench can be completely filled without generating a void or the like in a trench having a fine deep hole, which is one of the components of the DRAM. Also, insulating film 2
Since the metal film formed on the substrate 01 can also be used as an electrode if necessary, the number of manufacturing steps can be reduced.

【００７２】［実施例６］次に本発明の別な実施例につ
いて、図８に従って説明する。図８（ａ）は製造途中の
ＭＯＳトランジスタの一部を示す断面図である。Ｓｉ基
板２１０に拡散層２１１，２１２が形成され、その上に
形成されたＳｉＯ２膜２１３には金属ゲートを形成する
ための溝２１４が形成されている。この溝はパターンの
微細化に伴い、幅が０．０６μｍ、深さが０．５μｍ
で、溝２１４の底には０．０１μｍ程度のＳｉＯ２膜
（図示せず）が形成されている。ここで、図８（ｂ）に
示すように金属−有機化合物を溶媒に溶解した液体材料
２１５を塗布する。この液体２１５はＳｉＯ２膜２１３
に対して適度な濡れ性を有しており、毛細管現象によ
り、微細な溝２１４内にボイドを残留することなく、完
全に充填される。また、ＳｉＯ２膜２１３上にも液体材
料２１５膜が形成される。Embodiment 6 Next, another embodiment of the present invention will be described with reference to FIG. FIG. 8A is a cross-sectional view showing a part of a MOS transistor in the course of manufacture. Diffusion layers 211 and 212 are formed on a Si substrate 210, and a groove 214 for forming a metal gate is formed in the SiO2 film 213 formed thereon. This groove has a width of 0.06 μm and a depth of 0.5 μm as the pattern becomes finer.
At the bottom of the groove 214, a SiO2 film (not shown) of about 0.01 μm is formed. Here, as shown in FIG. 8B, a liquid material 215 in which a metal-organic compound is dissolved in a solvent is applied. This liquid 215 is a SiO 2 film 213
, And is completely filled without leaving voids in the fine grooves 214 due to capillary action. Further, a liquid material 215 film is also formed on the SiO 2 film 213.

【００７３】ここで液体材料２１５として、トリフロロ
酢酸パラジウムをアセトニトリルとＮ−メチル−２−ピ
ロリドン（以下ＮＭＰと称する）の混合液に溶解したも
のを用いた場合について説明する。しかしこれに限定さ
れるものではなく、ＳｉＯ２膜２１３に対して適度の濡
れ性を有する溶媒に溶解した有機金属化合物を適用する
ことが可能で、最終的に形成される金属の性質で限定さ
れる。有機溶媒に溶解されて、焼成時に熱分解されるこ
とを考えると、パラジウム以外の金属としては，焼成時
の加熱により酸化されにくい金属、即ちＡｕ、Ｐｔ、Ａ
ｇ等の貴金属あるいはそれらを主とする合金が望まし
い。ただし、焼成を真空雰囲気、あるいは不活性ガス雰
囲気、更には還元性ガス雰囲気で行うならば、貴金属で
ある必要はなく、材料の選択範囲が広がる。Here, a case will be described where palladium trifluoroacetate is dissolved in a mixture of acetonitrile and N-methyl-2-pyrrolidone (hereinafter referred to as NMP) as the liquid material 215. However, the present invention is not limited to this, and it is possible to apply an organometallic compound dissolved in a solvent having appropriate wettability to the SiO2 film 213, and is limited by the properties of the finally formed metal. . Considering that it is dissolved in an organic solvent and thermally decomposed during firing, metals other than palladium are metals that are not easily oxidized by heating during firing, that is, Au, Pt, and A.
Precious metals such as g or alloys mainly containing them are desirable. However, if firing is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere, it is not necessary to use a noble metal, and the selection range of materials is widened.

【００７４】次に、液体材料２１５を塗布したウエハを
加熱して乾燥させる。これは溶媒を気化させるための工
程で、必ずしも独立の処理で行う必要はなく、次の焼成
工程で連続して実施しても良い。次に、乾燥したウエハ
を電気炉、ホットプレートなどの手段により、焼成す
る。尚、上記したように、焼成の初期段階で乾燥を行
い、続けて焼成を行っても良い。トリフロロ酢酸パラジ
ウムは、大気中では２５０〜３００℃、不活性ガス中で
あれば３００〜４５０℃の温度で、１〜３０分間加熱す
ることで、パラジウム膜が形成できる。このパラジウム
膜は溝２１４内、およびＳｉＯ２膜２１３表面にも形成
されているが、エッチングあるいはＣＭＰ（化学的機械
的研磨）などの手段によって容易に除去することができ
る。その結果、図８（ｃ）に示すように、溝２１４内に
のみ金属パラジウム２１６が充填され、金属ゲート形成
工程を終了する。Next, the wafer coated with the liquid material 215 is heated and dried. This is a step for evaporating the solvent, and is not necessarily performed in an independent process, and may be performed continuously in the next baking step. Next, the dried wafer is fired by means such as an electric furnace or a hot plate. Note that, as described above, drying may be performed at the initial stage of firing, followed by firing. Palladium trifluoroacetate can form a palladium film by heating at a temperature of 250 to 300 ° C. in the air and 300 to 450 ° C. in an inert gas for 1 to 30 minutes. This palladium film is formed in the groove 214 and also on the surface of the SiO2 film 213, but can be easily removed by means such as etching or CMP (chemical mechanical polishing). As a result, as shown in FIG. 8C, only the trench 214 is filled with the metal palladium 216, and the metal gate forming step is completed.

【００７５】[0075]

【発明の効果】上記したように本発明によれば、表面に
微細な径の深穴または微細な幅の深溝を形成した試料に
金属材料を試料に対して濡れ性の良い溶媒に溶解した状
態で供給することにより、溶解した金属材料は、深穴ま
たは深溝の底部まで十分に供給されるので、試料を過熱
して溶媒を除去することにより、深穴または深溝の中に
金属を析出させることが出来、深穴または深溝の内部に
実用上十分な量の金属を充填することが可能になった。As described above, according to the present invention, a metal material is dissolved in a solvent having good wettability to a sample in a sample in which a deep hole having a fine diameter or a deep groove having a fine width is formed on the surface. The molten metal material is sufficiently supplied to the bottom of the deep hole or the deep groove by supplying in the step, and the metal is deposited in the deep hole or the deep groove by heating the sample to remove the solvent. It has become possible to fill the inside of the deep hole or groove with a sufficient amount of metal for practical use.

【００７６】即ち、本発明によれば、金属膜を形成する
ための液体材料を、微細深穴を形成したウエハ上に塗布
することにより、上記液体材料のウエハに対する濡れ性
に起因する毛細管現象により上記微細深穴が液体材料で
充填され、液体材料を乾燥し、熱分解することで上記微
細深穴を金属で充填することができる。即ち、従来の金
属膜形成手段であるスパッタやＣＶＤでは埋め込みの困
難な微細・高アスペクト比の穴、あるいは溝にボイドな
どを発生させることなく、完全に充填することができる
ため、高歩留まりに半導体デバイスを製造することがで
きる。That is, according to the present invention, by applying a liquid material for forming a metal film on a wafer having a fine deep hole formed therein, a capillary phenomenon caused by wettability of the liquid material to the wafer is obtained. The fine deep hole is filled with a liquid material, and the liquid material is dried and thermally decomposed, so that the fine deep hole can be filled with a metal. In other words, since the holes can be completely filled without generating voids or the like in fine or high aspect ratio holes or grooves that are difficult to fill by conventional metal film forming means such as sputtering and CVD, semiconductors can be produced at a high yield. Devices can be manufactured.

【００７７】また、本発明によれば、前述の方法で微細
深穴にボイドや段切れを発生させることなく金属を完全
に充填できるため、高信頼度の半導体デバイスが得られ
る。Further, according to the present invention, the metal can be completely filled by the above-mentioned method without causing voids or breaks in the fine deep hole, so that a highly reliable semiconductor device can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明方法の工程を示す説明図であ
る。FIG. 1 is an explanatory diagram showing the steps of the method of the present invention.

【図２】図２は、本発明方法を説明するための深穴を形
成した試料の断面図である。FIG. 2 is a cross-sectional view of a sample in which a deep hole is formed for explaining the method of the present invention.

【図３】図３は、本発明方法の工程を説明する半導体デ
バイスの断面図である。FIG. 3 is a cross-sectional view of a semiconductor device for explaining steps of the method of the present invention.

【図４】図４は、本発明方法の別な実施例である工程を
説明する半導体デバイスの断面図である。FIG. 4 is a cross-sectional view of a semiconductor device illustrating a process which is another embodiment of the method of the present invention.

【図５】図５は、本発明方法の別な実施例である製造工
程を説明する半導体デバイスの断面図である。FIG. 5 is a cross-sectional view of a semiconductor device illustrating a manufacturing process which is another embodiment of the method of the present invention.

【図６】図６は、本発明方法の別な実施例である製造工
程を説明する、半導体デバイスの断面図である。FIG. 6 is a cross-sectional view of a semiconductor device illustrating a manufacturing process which is another embodiment of the method of the present invention.

【図７】図７は、本発明方法の別な実施例である製造工
程を説明する、トレンチ形キャパシタの断面図である。FIG. 7 is a cross-sectional view of a trench capacitor for explaining a manufacturing process which is another embodiment of the method of the present invention.

【図８】図８は、本発明方法の別な実施例である製造工
程を説明する、金属ゲートトランジスタの断面図であ
る。FIG. 8 is a cross-sectional view of a metal gate transistor for explaining a manufacturing process which is another embodiment of the method of the present invention.

【符号の説明】[Explanation of symbols]

１・・・・Ｓｉ基板、 ２・・・・ｎウェル領域、 ３
・・・・ｐウェル領域、 ４・・・・フィールド酸化
膜、 ５，６・・・・ゲート酸化膜、 ７、８・・・・
ゲート電極、１５・・・・絶縁膜、 １６、１７，１
８，１９・・・・コンタクトホール、 ２０・・・・液
体材料、 ２１・・・・液体材料から形成した金属膜、
３１，３２，５２，５３・・・・ヴァイアホール、
５４，５５・・・・配線溝、 １０１・・・・Ｓｉ基
板、１０２・・・・コレクタ埋め込み層、 １０３，１
０４，１０５・・・・酸化膜、 １１５，１１６，１１
７・・・・ヴァイアホール、 １１８・・・・液体材
料、 １１９，１２０，１２１・・・・充填パラジウ
ム、１２６，１２７，１２８・・・・配線パターン、
２０１・・・・絶縁膜、 ２０４・・・・誘電体膜、
２０５・・・・液体材料、 ２１１，２１２・・・・拡
散層、 ２１６・・・・金属ゲート。1... Si substrate, 2... N-well region, 3
..... p-well region, 4 ... field oxide film, 5, 6, .... gate oxide film, 7, 8, ....
Gate electrode, 15,... Insulating film, 16, 17, 1
8, 19 contact hole, 20 liquid material, 21 metal film formed from liquid material,
31, 32, 52, 53 ... Via hole,
54, 55: wiring groove 101: Si substrate 102: collector burying layer 103: 1
04, 105... Oxide film, 115, 116, 11
7 via holes, 118 liquid materials, 119, 120, 121 filled palladium, 126, 127, 128 wiring patterns,
201: an insulating film; 204: a dielectric film;
205: liquid material 211, 212: diffusion layer, 216: metal gate

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水越 克郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 AA01 BB02 BB04 BB14 BB16 BB18 CC01 DD08 DD16 DD17 DD19 DD37 DD51 DD63 DD75 DD78 FF13 FF17 FF18 FF22 GG09 GG10 GG14 GG15 HH13 HH14 HH20 5F033 HH07 HH08 HH09 HH11 HH12 HH13 HH14 HH18 HH19 HH20 HH28 HH29 JJ01 JJ07 JJ08 JJ11 JJ13 JJ14 JJ18 JJ19 JJ20 JJ28 JJ29 KK01 KK08 KK11 KK18 KK19 KK20 KK28 KK29 MM05 MM13 NN06 NN07 PP15 PP26 QQ08 QQ09 QQ13 QQ37 QQ48 QQ73 RR04 RR06 RR14 RR15 SS11 WW00 WW01 XX00 XX02 XX03 XX04  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Katsuro Mizukoshi 5-20-1, Kamimizuhoncho, Kodaira-shi, Tokyo F-term in Hitachi Semiconductor Group 4M104 AA01 BB02 BB04 BB14 BB16 BB18 CC01 DD08 DD16 DD17 DD19 DD37 DD51 DD63 DD75 DD78 FF13 FF17 FF18 FF22 GG09 GG10 GG14 GG15 HH13 HH14 HH20 5F033 HH07 HH08 HH09 HH11 HH12 HH13 HH14 HH18 HH19 HH20 HH28 HH29 KK18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ18 JJ08 MM05 MM13 NN06 NN07 PP15 PP26 QQ08 QQ09 QQ13 QQ37 QQ48 QQ73 RR04 RR06 RR14 RR15 SS11 WW00 WW01 XX00 XX02 XX03 XX04

Claims (31)

【特許請求の範囲】[Claims] 【請求項１】半導体デバイスの製造方法であって、配線
パターンを形成した基板の表面に絶縁膜を形成し、該絶
縁膜に径が０．２μｍ以下でアスペクト比が４以上で底
面に前記配線パターンの一部を露出させる微細穴を含む
パターンを形成し、該微細穴を含むパターンが形成され
た基板上に有機金属錯体を溶液に溶かした有機金属錯体
溶液を塗布し、該有機金属錯体溶液を塗布した基板を加
熱して前記有機金属錯体溶液の溶媒を気化させることに
より該溶媒を除去して前記基板の微細穴の内部に前記配
線パターンと電気的に接続する金属を残留させることを
特徴とする半導体デバイスの製造方法。1. A method of manufacturing a semiconductor device, comprising: forming an insulating film on a surface of a substrate on which a wiring pattern is formed, wherein the insulating film has a diameter of 0.2 μm or less, an aspect ratio of 4 or more, and Forming a pattern including fine holes exposing a part of the pattern, applying an organometallic complex solution obtained by dissolving an organometallic complex in a solution on a substrate on which the pattern including the fine holes is formed, Heating the substrate to which the is applied to evaporate the solvent of the organometallic complex solution, thereby removing the solvent and leaving the metal electrically connected to the wiring pattern inside the fine holes of the substrate. Manufacturing method of a semiconductor device. 【請求項２】前記微細穴の内部に残留させた金属と接続
するパターンを前記絶縁膜上に形成することを特徴とす
る請求項１記載の半導体デバイスの製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein a pattern for connecting to the metal remaining inside said fine hole is formed on said insulating film. 【請求項３】前記微細穴の内部に残留させた金属と接続
するパターンを、スパッタリングにより形成することを
特徴とする請求項２記載の半導体デバイスの製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein a pattern for connecting to the metal remaining inside said fine hole is formed by sputtering. 【請求項４】前記絶縁膜上に形成したパターンが、前記
微細穴の内部に残留させた金属を介して前記絶縁膜で覆
われた配線パターンと電気的に接続していることを特徴
とする請求項２記載の半導体デバイスの製造方法。4. A pattern formed on the insulating film is electrically connected to a wiring pattern covered with the insulating film via a metal remaining inside the fine hole. A method for manufacturing a semiconductor device according to claim 2. 【請求項５】前記微細穴の内部に金属を残留させた後
に、前記絶縁膜の表面を加工し、該表面を加工した絶縁
膜上に前記微細穴の内部に残留させた金属に接続するパ
ターンを形成することを特徴とする請求項２記載の半導
体デバイスの製造方法。5. A pattern for processing the surface of the insulating film after the metal is left inside the fine hole, and connecting to the metal remaining inside the fine hole on the insulating film having the processed surface. 3. The method of manufacturing a semiconductor device according to claim 2, wherein 【請求項６】半導体デバイスの製造方法であって、基板
上にフォトレジストプロセスにより配線パターンを形成
し、該配線パターンを形成した基板の表面に絶縁膜を形
成し、該絶縁膜に径が０．２μｍ以下でアスペクト比が
４以上で底面に前記配線パターンの一部を露出させる微
細穴を含むパターンを形成し、該微細穴を含むパターン
が形成された基板上に有機金属錯体を溶液に溶かした有
機金属錯体溶液を塗布し、該有機金属錯体溶液を塗布し
た基板を加熱して前記有機金属錯体溶液の溶媒を気化さ
せることにより該溶媒を除去して前記基板の微細穴の内
部を含む前記基板の表面に金属膜を残留させ、前記基板
の微細穴の内部に残留した金属膜を残して前記基板の表
面に残留した金属膜を除去加工することを特徴とする半
導体デバイスの製造方法。6. A method for manufacturing a semiconductor device, comprising: forming a wiring pattern on a substrate by a photoresist process; forming an insulating film on a surface of the substrate on which the wiring pattern has been formed; Forming a pattern including fine holes exposing a part of the wiring pattern on the bottom surface with an aspect ratio of 4 or less at 2 μm or less and dissolving an organometallic complex in a solution on a substrate on which the pattern including the fine holes is formed Coating the organometallic complex solution, heating the substrate to which the organometallic complex solution has been applied, and evaporating the solvent of the organometallic complex solution to remove the solvent, including the inside of the fine holes of the substrate. A method of manufacturing a semiconductor device, comprising: leaving a metal film on a surface of a substrate; removing the metal film remaining on the surface of the substrate while leaving the metal film remaining inside the fine holes of the substrate. Method. 【請求項７】前記微細穴の内部に残留させた金属を介し
て前記絶縁膜で覆われた配線パターンと電気的に接続す
る配線パターンを前記絶縁膜上に形成することを特徴と
する請求項６記載の半導体デバイスの製造方法。7. A wiring pattern electrically connected to the wiring pattern covered with the insulating film via a metal remaining in the fine hole is formed on the insulating film. 7. The method for manufacturing a semiconductor device according to item 6. 【請求項８】前記基板の微細穴の内部に残留した金属膜
を残して前記基板の表面に残留した金属膜を除去加工す
ることが、前記基板の表面を平坦化する加工であること
を特徴とする請求項６記載の半導体デバイスの製造方
法。8. A process for removing the metal film remaining on the surface of the substrate while leaving the metal film remaining inside the fine holes of the substrate is a process for flattening the surface of the substrate. The method for manufacturing a semiconductor device according to claim 6, wherein 【請求項９】基板上にフォトレジストプロセスにより配
線パターンを形成し、該配線パターンを形成した基板の
表面に絶縁膜を形成し、該絶縁膜に径が０．２μｍ以下
で底面に前記配線パターンの一部を露出させる微細穴を
フォトレジストプロセスにより形成し、該微細穴が形成
された基板上に有機金属錯体の溶液を塗布し、該基板に
塗布した前記有機金属錯体溶液の溶媒を気化させて前記
基板の微細穴の内部に前記配線パターンと電気的に接続
する金属膜を形成することを特徴とする半導体デバイス
の製造方法。9. A wiring pattern is formed on a substrate by a photoresist process, an insulating film is formed on the surface of the substrate on which the wiring pattern has been formed, and the insulating film has a diameter of 0.2 μm or less and the wiring pattern is formed on the bottom surface. A fine hole exposing a part of the organic metal complex is formed by a photoresist process, a solution of an organometallic complex is applied on a substrate on which the fine hole is formed, and a solvent of the organometallic complex solution applied to the substrate is evaporated. Forming a metal film electrically connected to the wiring pattern inside the fine hole of the substrate. 【請求項１０】前記微細穴の内部に形成する金属膜が、
金、白金、パラジウム、銀、またはこれらのいずれかを
主とした合金の何れかであることを特徴とする請求項９
記載の半導体デバイスの製造方法。10. A metal film formed inside said fine hole,
10. The method according to claim 9, wherein the material is one of gold, platinum, palladium, silver, and an alloy mainly containing any of these.
The manufacturing method of the semiconductor device described in the above. 【請求項１１】前記基板の微細穴の内部に形成した金属
膜と電気的に接続する配線パターンをフォトレジストプ
ロセスにより前記絶縁膜上に形成する工程を更に含むこ
とを特徴とする請求項９記載の半導体デバイスの製造方
法。11. The method according to claim 9, further comprising the step of forming a wiring pattern electrically connected to the metal film formed inside the fine hole of the substrate on the insulating film by a photoresist process. Semiconductor device manufacturing method. 【請求項１２】前記基板の微細穴の内部に金属膜を形成
した後に、前記絶縁膜の表面を加工し、該表面を加工し
た絶縁膜の表面に前記基板の微細穴の内部に形成した金
属膜と電気的に接続する配線パターンをフォトレジスト
プロセスにより形成することを特徴とする請求項９記載
の半導体デバイスの製造方法。12. After forming a metal film inside the fine holes of the substrate, processing the surface of the insulating film, and forming the metal film inside the fine holes of the substrate on the surface of the processed insulating film. 10. The method for manufacturing a semiconductor device according to claim 9, wherein a wiring pattern electrically connected to the film is formed by a photoresist process. 【請求項１３】前記金属成分を含む溶液の溶媒を気化さ
せることを、前記基板を加熱して行うことを特徴とする
請求項９記載の半導体デバイスの製造方法。13. The method for manufacturing a semiconductor device according to claim 9, wherein the step of vaporizing the solvent of the solution containing the metal component is performed by heating the substrate. 【請求項１４】前記基板を加熱することを、真空雰囲気
または不活性ガス雰囲気または還元ガスの雰囲気中で行
うことを特徴とする請求項１３記載の半導体デバイスの
製造方法。14. The method according to claim 13, wherein the heating of the substrate is performed in a vacuum atmosphere, an inert gas atmosphere, or a reducing gas atmosphere. 【請求項１５】前記絶縁膜に微細穴を形成した後に、該
微細穴の内壁面に金属膜を形成し、該内壁面に金属膜を
形成した微細穴の内部に前記配線パターンと電気的に接
続する前記金属膜を形成することを特徴とする請求項９
記載の半導体デバイスの製造方法。15. After forming a fine hole in the insulating film, a metal film is formed on the inner wall surface of the fine hole, and the wiring pattern is electrically connected to the inside of the fine hole having the metal film formed on the inner wall surface. The metal film to be connected is formed.
The manufacturing method of the semiconductor device described in the above. 【請求項１６】基板上にフォトレジストプロセスにより
配線パターンを形成し、該配線パターンを形成した基板
の表面に絶縁膜を形成し、該絶縁膜に微細穴をフォトレ
ジストプロセスにより形成し、該微細穴の内部に前記配
線パターンと電気的に接続する金、白金、パラジウム、
銀、またはこれらのいずれかを主とした合金の何れかを
形成し、前記絶縁膜上に前記微細穴の内部に形成した
金、白金、パラジウム、銀、またはこれらのいずれかを
主とした合金の何れかと電気的に接続する配線パターン
を形成することを特徴とする半導体デバイスの製造方
法。16. A wiring pattern is formed on a substrate by a photoresist process, an insulating film is formed on the surface of the substrate on which the wiring pattern has been formed, and fine holes are formed in the insulating film by a photoresist process. Gold, platinum, palladium electrically connected to the wiring pattern inside the hole,
Silver, or any one of these alloys is mainly formed, and gold, platinum, palladium, silver, or an alloy mainly containing any of these is formed inside the fine hole on the insulating film. Forming a wiring pattern electrically connected to any one of the above. 【請求項１７】前記絶縁膜上に形成する配線パターン
は、前記微細穴の内部に金、白金、パラジウム、銀、ま
たはこれらのいずれかを主とした合金の何れかを形成し
た後に前記絶縁膜の表面を加工し、該表面を加工した該
絶縁膜上に形成することを特徴とする請求項１６に記載
の半導体デバイスの製造方法。17. The wiring pattern formed on the insulating film may be formed by forming gold, platinum, palladium, silver, or an alloy mainly containing any of these inside the fine hole. 17. The method for manufacturing a semiconductor device according to claim 16, wherein the surface is processed and the surface is formed on the processed insulating film. 【請求項１８】基板上に形成した絶縁膜に深溝パターン
または深穴パターンを形成し、該深溝パターンまたは深
穴パターンをフォトレジストプロセスにより形成し、該
形成した深溝パターンまたは深穴パターンの内部に金、
白金、パラジウム、銀、またはこれらのいずれかを主と
した合金の何れかを形成することを特徴とする半導体デ
バイスの製造方法。18. A deep groove pattern or a deep hole pattern is formed in an insulating film formed on a substrate, the deep groove pattern or the deep hole pattern is formed by a photoresist process, and the inside of the formed deep groove pattern or the deep hole pattern is formed. Money,
A method for manufacturing a semiconductor device, comprising forming one of platinum, palladium, silver, and an alloy mainly containing any of these. 【請求項１９】前記深溝パターンまたは深穴パターンの
内部に形成する金、白金、パラジウム、銀、またはこれ
らのいずれかを主とした合金の何れかは、前記深溝パタ
ーンを形成した絶縁膜上に金、白金、パラジウム、銀、
またはこれらのいずれかを主とした合金の何れかを含む
溶液を塗布し、前記基板を加熱して前記溶液の溶媒を気
化すると共に熱分解により金、白金、パラジウム、銀、
またはこれらのいずれかを主とした合金の何れかを形成
することを特徴とする請求項１８記載の半導体デバイス
の製造方法。19. The deep groove pattern or gold, platinum, palladium, silver, or an alloy mainly containing any of these, formed inside the deep groove pattern, is formed on the insulating film on which the deep groove pattern is formed. Gold, platinum, palladium, silver,
Alternatively, a solution containing any of these alloys is applied, and the substrate is heated to evaporate the solvent of the solution and pyrolyze gold, platinum, palladium, silver,
19. The method for manufacturing a semiconductor device according to claim 18, wherein any one of alloys mainly including any of these is formed. 【請求項２０】前記深溝パターンまたは深穴パターン
が、半導体デバイスのメモリ部のキャパシタであること
を特徴とする請求項１８記載の半導体デバイスの製造方
法。20. The method according to claim 18, wherein the deep groove pattern or the deep hole pattern is a capacitor of a memory part of the semiconductor device. 【請求項２１】前記深溝パターンまたは深穴パターン
が、半導体デバイスのトランジスタ部ののゲート電極で
あることを特徴とする請求項１８記載の半導体デバイス
の製造方法。21. The method according to claim 18, wherein the deep groove pattern or the deep hole pattern is a gate electrode of a transistor portion of the semiconductor device. 【請求項２２】第１の配線パターンの層と、該第１の配
線パターン層の上に形成された絶縁膜層と、該絶縁膜層
の上に形成された第２の配線パターン層とを有する半導
体デバイスであって、前記絶縁膜層には、内部に有機金
属錯体の熱分解により形成された金属膜が充填された穴
パターンが形成され、該穴パターンに充填された金属膜
により前記第１の配線パターン層と前記第２の配線パタ
ーン層とが電気的に接続されていることを特徴とする半
導体デバイス。22. A semiconductor device comprising: a first wiring pattern layer; an insulating film layer formed on the first wiring pattern layer; and a second wiring pattern layer formed on the insulating film layer. In the semiconductor device, the insulating film layer has a hole pattern filled therein with a metal film formed by thermal decomposition of an organometallic complex, and the metal film filled in the hole pattern forms the hole pattern. A semiconductor device, wherein the first wiring pattern layer and the second wiring pattern layer are electrically connected. 【請求項２３】絶縁膜を挟んで複数の配線パターン層を
形成した半導体デバイスであって、前記絶縁膜に穴パタ
ーンを有し、該穴パターンの内部には液体状で供給され
て形成された金属膜が充填されており、該穴パターンの
内部に充填された金属膜により前記絶縁膜の上下にある
配線パターンを電気的に接続していることを特徴とする
半導体デバイス。23. A semiconductor device in which a plurality of wiring pattern layers are formed with an insulating film interposed therebetween, wherein the insulating film has a hole pattern, and is formed by being supplied in liquid form inside the hole pattern. A semiconductor device, wherein a metal film is filled, and wiring patterns above and below the insulating film are electrically connected by the metal film filled inside the hole pattern. 【請求項２４】絶縁膜を挟んで複数の配線パターン層を
形成した半導体デバイスであって、前記絶縁膜に径が
０．２μｍ以下でアスペクト比が４よりも大きい穴パタ
ーンを有し、該穴パターンの内部には液体状で供給され
て熱分解反応により形成された金属膜が充填されてお
り、該穴パターンの内部に充填された金属膜により前記
絶縁膜の上下にある配線パターンを電気的に接続してい
ることを特徴とする半導体デバイス。24. A semiconductor device having a plurality of wiring pattern layers formed with an insulating film interposed therebetween, wherein said insulating film has a hole pattern having a diameter of 0.2 μm or less and an aspect ratio larger than 4. The inside of the pattern is filled with a metal film that is supplied in a liquid state and formed by a thermal decomposition reaction, and the metal film filled inside the hole pattern electrically connects wiring patterns above and below the insulating film. A semiconductor device, which is connected to a semiconductor device. 【請求項２５】前記穴パターンの内壁面と前記穴パター
ンの内部に充填された金属膜との間には、該充填された
金属膜とは異なる材質の金属膜が形成されていることを
特徴とする請求項２２乃至２４の何れかに記載の半導体
デバイス。25. A metal film of a material different from the filled metal film is formed between an inner wall surface of the hole pattern and a metal film filled inside the hole pattern. The semiconductor device according to any one of claims 22 to 24, wherein 【請求項２６】前記穴パターンに充填された金属膜は、
前記配線パターン層の材料とは異なる材料で形成されて
いることを特徴とする請求項２２乃至２４の何れかに記
載の半導体デバイス。26. The metal film filled in the hole pattern,
25. The semiconductor device according to claim 22, wherein the semiconductor device is formed of a material different from a material of the wiring pattern layer. 【請求項２７】絶縁膜を挟んで複数の配線パターン層を
形成した半導体デバイスであって、前記絶縁膜に穴パタ
ーンを有し、該穴パターンの内部には金、白金、パラジ
ウム、銀、またはこれらのいずれかを主とした合金の何
れかが形成されており、該穴パターンの内部に充填され
た前記金、白金、パラジウム、銀、またはこれらのいず
れかを主とした合金の何れかにより前記絶縁膜の上下に
ある配線パターンを電気的に接続していることを特徴と
する半導体デバイス。27. A semiconductor device in which a plurality of wiring pattern layers are formed with an insulating film interposed therebetween, wherein the insulating film has a hole pattern, and gold, platinum, palladium, silver, or Any one of these alloys is formed, and the gold, platinum, palladium, silver, or any one of these alloys is used to fill the hole pattern. A semiconductor device, wherein wiring patterns above and below the insulating film are electrically connected. 【請求項２８】前記穴パターンの内部に形成された金、
白金、パラジウム、銀、またはこれらのいずれかを主と
した合金の何れかは、溶液の状態で供給され、熱分解反
応により形成されたものであることを特徴とする請求項
２７に記載された半導体デバイス。28. Gold formed inside said hole pattern,
28. The method according to claim 27, wherein any one of platinum, palladium, silver, and an alloy mainly containing any of them is supplied in a solution state and is formed by a thermal decomposition reaction. Semiconductor device. 【請求項２９】絶縁膜を挟んで形成された複数の配線パ
ターン層とキャパシタとトランジスタとを備えた半導体
デバイスであって、前記キャパシタは深溝又は深穴の構
造を有し、該深溝又は深穴の内部に、金、白金、パラジ
ウム、銀、またはこれらのいずれかを主とした合金の何
れかが形成されていることを特徴とする半導体デバイ
ス。29. A semiconductor device comprising a plurality of wiring pattern layers formed with an insulating film interposed therebetween, a capacitor, and a transistor, wherein the capacitor has a deep groove or deep hole structure. Wherein gold, platinum, palladium, silver, or an alloy mainly containing any of these is formed inside the semiconductor device. 【請求項３０】絶縁膜を挟んで形成された複数の配線パ
ターン層とキャパシタとトランジスタとを備えた半導体
デバイスであって、前記トランジスタのゲート電極は深
溝又は深穴の構造を有し、該深溝又は深穴の内部に、
金、白金、パラジウム、銀、またはこれらのいずれかを
主とした合金の何れかが形成されていることを特徴とす
る半導体デバイス。30. A semiconductor device comprising a plurality of wiring pattern layers formed with an insulating film interposed therebetween, a capacitor, and a transistor, wherein the gate electrode of the transistor has a deep groove or deep hole structure. Or inside the deep hole,
A semiconductor device comprising one of gold, platinum, palladium, silver, and an alloy mainly containing any of them. 【請求項３１】前記深溝又は深穴の内部に形成された
金、白金、パラジウム、銀、またはこれらのいずれかを
主とした合金は、溶液の状態で供給され、熱分解反応に
より形成されたものであることを特徴とする請求項２９
または３０に記載された半導体デバイス。31. Gold, platinum, palladium, silver, or an alloy mainly containing any of these, formed inside the deep groove or the deep hole, is supplied in a solution state, and is formed by a thermal decomposition reaction. 30. The method of claim 29, wherein
Or a semiconductor device described in 30.