JP2002196720A - Plasma display device - Google Patents
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は駆動回路にミラー積
分回路を備えたプラズマディスプレイ装置に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device provided with a mirror integrating circuit in a driving circuit.
【０００２】[0002]
【従来の技術】プラズマディスプレイ装置は、薄型のテ
レビジョンやディスプレイモニタとして種々の研究がな
されている。その中でメモリ機能を有するＡＣ型のプラ
ズマディスプレイ装置の一つとして、面放電型のＡＣ型
プラズマディスプレイ装置がある。2. Description of the Related Art Various studies have been made on plasma display devices as thin televisions and display monitors. Among them, as one of AC plasma display devices having a memory function, there is a surface discharge AC plasma display device.
【０００３】（プラズマディスプレイ装置の構成）図１
３にＡＣ型プラズマディスプレイ装置の全体構成を説明
するためのブロック図を示す。プラズマディスプレイ装
置は、プラズマディスプレイパネル（以下「ＰＤＰ」と
称す。）５１および、ＰＤＰ５１の各電極に駆動パルス
を印加するための、駆動回路、（１４、１５、１８）、
および制御回路４０、電源回路４１より構成される。Ｐ
ＤＰ５１には、複数の走査電極群（Ｘ１〜Ｘｎ、以下総
称してＸ電極と呼ぶ）、および走査電極群と平行で対を
成す維持電極群（Ｙ１〜Ｙｎ、以下総称してＹ電極と呼
ぶ）、および走査電極および維持電極群と立体交差をな
す書込み電極群（Ｗ１〜Ｗｍ、アドレス電極とも言う。
以下、Ｗ電極と呼ぶ）が含まれ、Ｘ電極とＹ電極との対
と、Ｗ電極との交差部分に放電セルが形成される。(Configuration of Plasma Display Device) FIG.
FIG. 3 shows a block diagram for explaining the overall configuration of the AC plasma display device. The plasma display device includes a plasma display panel (hereinafter, referred to as “PDP”) 51 and a driving circuit (14, 15, 18) for applying a driving pulse to each electrode of the PDP 51,
And a control circuit 40 and a power supply circuit 41. P
The DP 51 includes a plurality of scan electrode groups (X1 to Xn, hereinafter collectively referred to as X electrodes) and a pair of sustain electrodes (Y1 to Yn, which are parallel to the scan electrode groups, hereinafter collectively referred to as Y electrodes). ), and the scan electrode and the sustain electrode group and the write electrode group forming the overpass (W1 to Wm, also referred to as address electrodes.
A discharge cell is formed at the intersection of the pair of the X electrode and the Y electrode and the W electrode.
【０００４】駆動回路１４、駆動回路１５と駆動回路１
８とは、Ｗ電極、Ｘ電極、Ｙ電極の各電極に対応して、
Ｘドライバ１４、Ｙドライバ１５、Ｗドライバ１８より
構成される。Ｘドライバ１４は、さらに複数のＸ電極に
共通の駆動パルスを生成するＸ共通ドライバ１４ａと、
各Ｘ電極に個別の駆動パルスを印加するＸ個別ドライバ
１４ｂにより構成される。Ｘ個別ドライバ１４ｂは、主
にスキャンドライバＩＣと呼ばれる専用のＩＣで構成さ
れる。同様に、Ｗドライバ１８はＷ共通ドライバ１８ａ
及びＷ個別ドライバ１８ｂにより構成され、Ｗ個別ドラ
イバ１８ｂは、データドライバＩＣと呼ばれる専用のＩ
Ｃにて主に構成される。ただし、Ｗドライバ１８は、Ｗ
個別ドライバ１８ｂのみで構成される場合もある。ま
た、制御回路４０は映像信号に応じて駆動回路１４、駆
動回路１５と駆動回路１８とを制御する。Driving circuit 14, driving circuit 15 and driving circuit 1
8, corresponding to the W electrode, the X electrode, and the Y electrode,
It comprises an X driver 14, a Y driver 15, and a W driver 18. The X driver 14 further includes an X common driver 14a that generates a drive pulse common to the plurality of X electrodes,
It is constituted by an X individual driver 14b for applying an individual drive pulse to each X electrode. The X individual driver 14b is mainly configured by a dedicated IC called a scan driver IC. Similarly, the W driver 18 is a W common driver 18a.
And a W individual driver 18b. The W individual driver 18b is a dedicated I / O called a data driver IC.
It is mainly composed of C. However, the W driver 18
In some cases, only the individual driver 18b is used. Further, the control circuit 40 controls the drive circuits 14, 15 and 18 according to the video signal.
【０００５】（ＰＤＰの構造）図１４に、従来のＡＣ型
の ＰＤＰ５１を説明するための斜視図を示す。このよ
うな構造のＰＤＰは、例えば特開平７−１４０９２２号
公報や特開平７−２８７５４８号公報に開示されてい
る。[0005] (PDP structure) FIG 14 shows a perspective view for explaining the PDP51 conventional AC type. A PDP having such a structure is disclosed in, for example, JP-A-7-140922 and JP-A-7-287548.
【０００６】ＰＤＰ５１は、表示面を成す前面ガラス基
板１０２と、前面ガラス基板１０２と放電空間１１１を
挟んで対向配置された背面ガラス基板１０３とを備え
る。[0006] The PDP 51 includes a front glass substrate 102 forming a display surface, and a rear glass substrate 103 opposed to the front glass substrate 102 with the discharge space 111 interposed therebetween.
【０００７】前面ガラス基板１０２の放電空間１１１側
の表面上に、互いに対を成す帯状の電極１０４ａ及び電
極１０５ａがそれぞれｎ本ずつ延長形成されている。な
お、図１３では図示化の範囲の都合上、電極１０４ａ、
電極１０５ａを１本ずつ図示している。互いに対を成す
電極１０１ａ，１０５ａは放電ギャップＤＧを介して配
置されている。電極１０４ａ、電極１０５ａは放電を誘
起する働きを担う。また、可視光をより多く取り出すた
めに電極１０４ａ、電極１０５ａに透明電極が用いられ
ており、以下、電極１０４ａ、電極１０５ａを透明電極
１０４ａ、電極１０５ａとも呼ぶ。なお、電極１０４
ａ、電極１０５ａを後述の金属（補助）電極（母電極又
はバス電極）１０４ｂ，１０５ｂと同一材料で形成する
場合もある。透明電極１０４ａ、電極１０５ａ上に金属
（補助）電極（母電極又はバス電極）１０４ｂ，１０５
ｂが透明電極１０４ａ、電極１０５ａに沿って延長形成
されている。金属電極１０４ｂ，金属電極１０５ｂは透
明電極１０４ａ、電極１０５ａよりもインピーダンスが
低く、駆動装置からの電流を供給する役割を担う。On the surface of the front glass substrate 102 on the side of the discharge space 111, n pairs of strip-shaped electrodes 104a and 105a are formed so as to extend from each other. In FIG. 13, for convenience of illustration, the electrodes 104a,
The electrodes 105a are shown one by one. The paired electrodes 101a and 105a are arranged via a discharge gap DG. The electrode 104a and the electrode 105a have a function of inducing a discharge. Further, a transparent electrode is used for the electrode 104a and the electrode 105a in order to extract more visible light, and the electrode 104a and the electrode 105a are hereinafter also referred to as a transparent electrode 104a and an electrode 105a. The electrode 104
a, the electrode 105a may be formed of the same material as the metal (auxiliary) electrodes (base electrodes or bus electrodes) 104b, 105b described later. Metal (auxiliary) electrodes (base electrodes or bus electrodes) 104b, 105 on the transparent electrode 104a and the electrode 105a.
b is formed to extend along the transparent electrode 104a and the electrode 105a. The metal electrode 104b and the metal electrode 105b have lower impedance than the transparent electrode 104a and the electrode 105a, and play a role of supplying a current from the driving device.
【０００８】以下の説明では、透明電極１０４ａ及び金
属電極１０４ｂから成る電極を行電極１０４（又はＸ電
極）と呼び、透明電極１０５ａ及び金属電極１０５ｂか
ら成る電極を行電極１０５（又はＹ電極）と呼ぶ。ま
た、互いに対を成す行電極１０４，１０５（又は行電極
Ｘ，Ｙ）を行電極対１０４，１０５（又は行電極対Ｘ，
Ｙ）とも呼ぶ。なお、行電極１０４及び／又は行電極１
０５が電極１０４ａ、電極１０５ａに相当する電極のみ
から成る場合もある。In the following description, an electrode composed of the transparent electrode 104a and the metal electrode 104b is called a row electrode 104 (or X electrode), and an electrode composed of the transparent electrode 105a and the metal electrode 105b is called a row electrode 105 (or Y electrode). Call. The row electrodes 104 and 105 (or row electrodes X and Y) forming a pair are connected to the row electrode pairs 104 and 105 (or row electrode pairs X and Y).
Y). The row electrode 104 and / or the row electrode 1
05 may be composed of only the electrodes corresponding to the electrodes 104a and 105a.
【０００９】行電極１０４と行電極１０５とを被覆して
誘電体層１０６が形成されており、誘電体層１０６の表
面上に誘電体であるＭｇＯ（酸化マグネシウム）から成
る保護膜１０７が蒸着法などの方法により形成されてい
る。誘電体層１０６と保護膜１０７とを総称して誘電体
層１０６Ａとも呼ぶ。なお、保護膜１０７を有さない場
合もある。A dielectric layer 106 is formed to cover the row electrode 104 and the row electrode 105, and a protective film 107 made of MgO (magnesium oxide) as a dielectric is formed on the surface of the dielectric layer 106 by a vapor deposition method. It is formed by such a method. The dielectric layer 106 and the protective film 107 are collectively referred to as a dielectric layer 106A. Note that the protective film 107 may not be provided.
【００１０】他方、背面ガラス基板１０３の放電空間１
１１側の表面上に、帯状のｍ本の列電極１０８が行電極
１０４，１０５と直交するように（立体交差するよう
に）延長形成されている。以下、列電極１０８を（列）
Ｗ電極とも呼ぶ。なお、図２３では図示化の範囲の都合
上、３本の電極１０８を図示している。On the other hand, the discharge space 1 of the rear glass substrate 103
On the surface on the 11th side, m strip-shaped column electrodes 108 are formed so as to extend perpendicularly to the row electrodes 104 and 105 (to cross three-dimensionally). Hereinafter, the column electrode 108 is referred to as (column)
Also called a W electrode. In FIG. 23, three electrodes 108 are shown for convenience of illustration.
【００１１】隣接する列電極１０８間に隔壁ないしは
（バリア）リブ１１０が列電極１０８と平行に延長形成
されている。隔壁１１０は行電極１０４と行電極１０５
との延在方向に並ぶ複数の放電セル（後述する）を互い
に分離する役割を果たすと共に、 ＰＤＰ５１が大気圧
により潰されないように支える支柱の役割も果たす。A partition or (barrier) rib 110 is formed between adjacent column electrodes 108 so as to extend in parallel with the column electrodes 108. The partition 110 is composed of the row electrode 104 and the row electrode 105
In addition to the role of separating a plurality of discharge cells (described later) arranged in the direction in which the PDP 51 extends, the PDP 51 also serves as a support for supporting the PDP 51 so as not to be crushed by atmospheric pressure.
【００１２】隣接する隔壁１１０と背面ガラス基板１０
３とが成す略Ｕ字型溝の内面に、列電極１０８を覆って
蛍光体層１０９が形成されている。詳細には、上記略Ｕ
字型溝毎に赤，緑，青の各発光色用の各蛍光体層１０９
Ｒ，１０９Ｇ，１０９Ｂが形成されており、例えば蛍光
体層１０９Ｒ，蛍光体層１０９Ｇ，蛍光体層１０９Ｂの
順番で ＰＤＰ５１全体に配置されている。Adjacent partition 110 and rear glass substrate 10
The phosphor layer 109 is formed on the inner surface of the substantially U-shaped groove defined by No. 3 so as to cover the column electrode 108. In detail, the above U
Each phosphor layer 109 for each emission color of red, green, and blue for each of the U-shaped grooves
R, 109G, and 109B are formed, and are arranged on the entire PDP 51 in the order of, for example, the phosphor layer 109R, the phosphor layer 109G, and the phosphor layer 109B.
【００１３】上述の構成を有する前面ガラス基板１０２
及び背面ガラス基板１０３は互いに封着され、前面ガラ
ス基板１０２と背面ガラス基板１０３との間の放電空間
１１１にＮｅ−Ｘｅ混合ガスやＨｅ−Ｘｅ混合ガス等の
放電用ガスが大気圧以下の圧力で封入されている。The front glass substrate 102 having the above configuration
And the rear glass substrate 103 are sealed to each other, and a discharge gas such as a Ne-Xe mixed gas or a He-Xe mixed gas is supplied to the discharge space 111 between the front glass substrate 102 and the rear glass substrate 103 at a pressure lower than the atmospheric pressure. Enclosed.
【００１４】ＰＤＰ５１において、行電極対１０４，１
０５と列電極１０８との（立体）交差点に、放電セルな
いしは発光セルが形成される。即ち、図１４には３個の
放電セルが図示される。In the PDP 51, a row electrode pair 104, 1
A discharge cell or a light emitting cell is formed at a (three-dimensional) intersection of the column electrode 05 and the column electrode 108. That is, FIG. 14 illustrates three discharge cells.
【００１５】（ＰＤＰの動作原理）次に、ＰＤＰ５１の
表示動作の原理を説明する。まず、行電極対１０４，１
０５間に電圧又は電圧パルスを印加して放電空間１１１
内に放電を起こす。そして、この放電により生じる紫外
線が蛍光体層１０９を励起することによって、放電セル
が発光ないしは点灯する。この放電の際に放電空間１１
１中に生成された電子やイオン等の荷電粒子は当該荷電
粒子の極性とは逆極性の電圧が印加されている行電極の
方向へ移動し、その行電極上の誘電体層１０６Ａの表面
上に（以下「行電極上に」のように表現する）蓄積す
る。このようにして誘電体層１０６Ａの表面上に蓄積し
た電子やイオンなどの電荷を「壁電荷」と呼ぶ。(Principle of PDP Operation) Next, the principle of the display operation of the PDP 51 will be described. First, the row electrode pair 104, 1
05 to apply a voltage or a voltage pulse to the discharge space 111.
Discharges inside. Then, the ultraviolet rays generated by the discharge excite the phosphor layer 109, so that the discharge cells emit or emit light. The discharge space 11
The charged particles, such as electrons and ions, generated in 1 move in the direction of the row electrode to which a voltage having a polarity opposite to the polarity of the charged particles is applied, and move on the surface of the dielectric layer 106A on the row electrode. (Hereinafter referred to as “on the row electrode”). The charges such as electrons and ions accumulated on the surface of the dielectric layer 106A in this manner are called "wall charges".
【００１６】上記放電で蓄積された各行電極１０４，１
０５上の各壁電荷は行電極対１０４，１０５間の電界を
弱める方向に電界を形成するので、壁電荷の形成・蓄積
に伴って放電は急速に消滅する。放電が消滅した後に先
程とは極性を反転させた電圧を各行電極１０４，１０５
に印加すると、この印加電圧による電界と上述の壁電荷
による電界とが重畳された電界が、換言すれば上記印加
電圧と壁電荷による電圧（壁電圧）とが重畳された電圧
が実質的に放電空間１１１に印加される。この重畳され
た電界によって再び放電を起こすことができる。Each row electrode 104, 1 accumulated by the discharge
Since each wall charge on 05 forms an electric field in a direction to weaken the electric field between the pair of row electrodes 104 and 105, the discharge quickly disappears with the formation and accumulation of the wall charge. After the discharge has been extinguished, the voltage whose polarity has been inverted from the previous one is applied to each row electrode 104, 105.
Is applied, the electric field in which the electric field by the applied voltage and the electric field by the above-described wall charge are superimposed, in other words, the voltage in which the applied voltage and the voltage by the wall charge (wall voltage) are superposed is substantially discharged. Applied to space 111. Discharge can be caused again by the superimposed electric field.
【００１７】即ち、放電が一度起これば、壁電荷が形成
する電界の作用によって、最初の放電を開始する際の印
加電圧よりも低い電圧（維持電圧）で以て放電（維持放
電）を起こすことができる。このため、放電が一度起き
た後は、振幅が維持電圧のパルス（維持パルス）を行電
極１０４，１０５に交互に印加することによって、換言
すれば維持パルスを電極対１０４，１０５間に極性を反
転させて印加することによって、放電を定常的に維持・
継続させることができる（維持動作）。That is, once the discharge occurs, the discharge (sustain discharge) occurs at a voltage (sustain voltage) lower than the applied voltage at the start of the first discharge due to the action of the electric field formed by the wall charges. be able to. For this reason, once a discharge has occurred, a pulse (sustain pulse) having an amplitude of a sustain voltage is alternately applied to the row electrodes 104 and 105, in other words, the sustain pulse is applied between the pair of electrodes 104 and 105. By inverting and applying, the discharge is constantly maintained.
It can be continued (maintenance operation).
【００１８】即ち、壁電荷が消滅するまでの間であれ
ば、維持パルスを印加し続けることによって放電が持続
する。なお、壁電荷を消滅させることを「消去動作（又
は単に消去）」と呼び、これに対して連続的な放電（維
持放電）を形成するために当該放電の開始時に誘電体層
１０６Ａ上に壁電荷を形成することを「書き込み動作
（又は単に書き込み）」と呼ぶ。That is, until the wall charges disappear, the discharge is continued by continuously applying the sustain pulse. The elimination of the wall charges is referred to as “erasing operation (or simply erasing)”. In response to this, a continuous discharge (sustain discharge) is formed on the dielectric layer 106A at the start of the discharge to form a continuous discharge (sustain discharge). Forming charges is referred to as “writing operation (or simply writing)”.
【００１９】実際の画像表示は人間の視覚特性に鑑みて
１フィールド＝１６．６ｍｓ以内で繰り返される。この
とき、一般的に、１フィールドを複数のサブフィールド
に分割し、各サブフィールドの輝度を違えることによっ
て階調表示が行われる。１サブフィールドはリセット期
間，アドレス期間及び維持期間を含む。Actual image display is repeated within 1 field = 16.6 ms in view of human visual characteristics. At this time, in general, gradation display is performed by dividing one field into a plurality of subfields and varying the luminance of each subfield. One subfield includes a reset period, an address period, and a sustain period.
【００２０】リセット期間では、放電確率を高めるため
に表示履歴にかかわらず全放電セルを放電させる（プラ
イミング放電）。また、そのような放電と同時に壁電荷
を消去することによって、表示履歴を消す。In the reset period, all the discharge cells are discharged regardless of the display history (priming discharge) in order to increase the discharge probability. Further, the display history is erased by erasing the wall charges simultaneously with such discharge.
【００２１】アドレス期間では、行電極１０４（又は１
０５）と列電極１０８との組み合わせによりマトリック
ス的に放電セルを選択し、所定の放電セルに放電（書き
込み放電又はアドレス放電）を形成する。維持期間で
は、アドレス期間で書き込み放電が形成された放電セル
において所定の回数、放電を繰り返し発生させる。この
繰り返し回数によって輝度が決まる。In the address period, the row electrode 104 (or 1)
05) The combination of the column electrode 108 to select a matrix to discharge cells to form a discharge (write discharge or address discharge) to a predetermined discharge cell. In the sustain period, a discharge is repeatedly generated a predetermined number of times in the discharge cell in which the write discharge has been formed in the address period. The luminance is determined by the number of repetitions.
【００２２】このとき、マトリクス状に配置された複数
の放電セルの内で所定（１又は複数）の放電セルにおい
て、まず書き込み放電を形成する。その後、維持放電を
形成することによって、文字・図形・画像等を表示でき
る。また、書き込み，維持及び消去の各動作を高速に行
うことによって、動画表示ができる。このとき、書き込
み，維持及び消去の各動作時間を短縮することにより、
階調数を増やすことができる。さらに、同じ階調数の場
合、上記各動作時間を増やすことにより、安定な駆動電
圧マージンを得ることができる。At this time, first, a write discharge is formed in a predetermined (one or a plurality) of the plurality of discharge cells arranged in a matrix. Thereafter, by forming a sustain discharge, characters, figures, images, and the like can be displayed. In addition, moving images can be displayed by performing each operation of writing, maintaining, and erasing at high speed. At this time, by shortening each operation time of writing, maintaining and erasing,
The number of gradations can be increased. Further, in the case of the same number of gradations, a stable driving voltage margin can be obtained by increasing the operation times.
【００２３】（ＰＤＰの駆動方法）図１５は、特願２０
００−５１６１３号明細書に記載のプラズマディスプレ
イ装置５０におけるＰＤＰ５１の駆動方法を説明するタ
イミングチャートである。図１４は１つのサブフィール
ドにおける駆動方法を示しており、維持パルスＰｓの印
加数の異なる複数のサブフィールドで以て１フィールド
が構成される。図１４に示すように、１サブフィールド
はリセット期間，アドレス期間，維持期間及び消去期間
の４つの期間に分けられる。(Driving Method of PDP) FIG.
10 is a timing chart for explaining a method of driving the PDP 51 in the plasma display device 50 described in the specification of Japanese Patent Application No. 00-51613. FIG. 14 shows a driving method in one subfield, and one field is composed of a plurality of subfields to which the number of application of the sustain pulse Ps is different. As shown in FIG. 14, one subfield is divided into four periods: a reset period, an address period, a sustain period, and an erase period.
【００２４】（リセット期間）リセット期間ではパルス
（第１電圧パルス）Ｐｘａ及びパルスＰｙａから成る全
面点灯パルスと、全面消去パルス（第３電圧パルス）Ｐ
ｘｂと、電位調整パルス（第２電圧パルス）Ｐｘｃとを
印加する。パルスＰｘａ，Ｐｘｂ，Ｐｘｃとして、緩や
かに電圧が変化するパルスである。緩やかに電圧が変化
するパルスを、なまりパルスとも呼ばれる。なまりパル
スを印加すると、非常に弱い放電が持続的に発生する。
このような放電を行うと、パルス印加後の壁電圧を、な
まりパルスの到達電圧に依存した一定値に安定的に設定
することが可能となり、その後のアドレス期間における
動作が安定する。なまりパルスを印加した場合に発生す
る弱くて持続した放電を、ここでは「弱放電」と呼ぶ。
また、維持パルスなどの急激に変化するときに発生する
強い放電を、「強放電」と呼ぶ。(Reset Period) In the reset period, an entire lighting pulse composed of a pulse (first voltage pulse) Pxa and a pulse Pya, and an entire erase pulse (third voltage pulse) P
xb and a potential adjustment pulse (second voltage pulse) Pxc. The pulses Pxa, Pxb, and Pxc have slowly changing voltages. A pulse whose voltage changes gradually is also called a round pulse. When a round pulse is applied, a very weak discharge is continuously generated.
By performing such a discharge, it becomes possible to stably set the wall voltage after the pulse application to a constant value depending on the ultimate voltage of the round pulse, and the operation during the subsequent address period is stabilized. The weak and sustained discharge that occurs when a round pulse is applied is referred to herein as “weak discharge”.
Further, a strong discharge generated when the sustain pulse or the like rapidly changes is referred to as “strong discharge”.
【００２５】（アドレス期間）アドレス期間では、全て
の電極Ｙに、電圧Ｖｙｓｃの副走査パルスＰｙｓｃを印
加すると共に電極Ｘに以下の電圧を印加する。即ち、全
ての電極Ｘにバイアス電圧（−Ｖｘｄｄ）を印加してお
き、電極Ｘの走査に合わせて当該走査された（選択され
た）電極Ｘに、電圧（アドレス電圧）Ｖｘｇの走査パル
スないしはスキャンパルスＰａを印加する。このとき、
電極Ｘの走査に合わせて、所定の電極Ｗに電圧Ｖｗのデ
ータパルスを表示情報ないしは画像データに従って印加
する。これにより、表示情報に基づく所定の放電セルに
おいて、電極Ｘ，Ｗ間でアドレス放電が形成される。こ
の放電が直ちに電極Ｘ，Ｙ間に広がり両電極Ｘ，Ｙ間に
壁電荷が形成・蓄積される。(Address Period) In the address period, the sub-scanning pulse Pysc of the voltage Vysc is applied to all the electrodes Y, and the following voltages are applied to the electrodes X. That is, a bias voltage (−Vxdd) is applied to all the electrodes X, and a scan pulse or scan of a voltage (address voltage) Vxg is applied to the scanned (selected) electrode X in accordance with the scan of the electrode X. A pulse Pa is applied. At this time,
A data pulse of a voltage Vw is applied to a predetermined electrode W in accordance with display information or image data in accordance with scanning of the electrode X. Thus, an address discharge is formed between the electrodes X and W in a predetermined discharge cell based on the display information. This discharge immediately spreads between the electrodes X and Y, and wall charges are formed and accumulated between the electrodes X and Y.
【００２６】（維持期間）アドレス期間に続く維持期間
では、電極Ｘと電極Ｙとに交互に（交流的に）電圧Ｖｓ
の維持パルスＰｓを印加する。これにより、先のアドレ
ス期間においてアドレス放電が形成された放電セルでの
み維持放電を発生させる。維持放電はそのサブフィール
ドに対して規定された所定の回数だけ繰り返す。(Sustain period) In the sustain period following the address period, the voltage Vs is alternately (alternatively) applied to the electrodes X and Y.
Is applied. Thus, a sustain discharge is generated only in the discharge cells in which the address discharge has been formed in the previous address period. The sustain discharge is repeated a predetermined number of times specified for the subfield.
【００２７】（消去期間）維持期間の終了した後の消去
期間では、先の維持期間で維持放電を行った放電セル
（点灯セル）内の壁電荷を減少又は消去する。これによ
り、点灯セルの壁電荷の状態を、維持期間で維持放電を
行わなかった放電セル（非点灯セル）と同様にする。ま
ず、維持電圧Ｖｓを有し維持パルスＰｓよりもパルス幅
がやや狭いパルスＰｙｄを全ての電極Ｙに印加し、パル
スＰｙｄの立ち下がりにて自己消去放電を発生させるこ
とによって壁電荷を減少させる。更に全ての電極Ｘにな
まりパルスＰｘｄを印加することによってさらにに壁電
荷を減少させる。(Erase Period) In the erase period after the end of the sustain period, the wall charges in the discharge cells (lighted cells) that have undergone the sustain discharge in the previous sustain period are reduced or erased. Thereby, the state of the wall charge of the lit cell is made the same as that of the discharge cell (non-lit cell) in which the sustain discharge was not performed in the sustain period. First, a pulse Pyd having a sustain voltage Vs and a pulse width slightly smaller than the sustain pulse Ps is applied to all the electrodes Y, and a self-erasing discharge is generated at the fall of the pulse Pyd to reduce wall charges. Further, by applying the round pulse Pxd to all the electrodes X, the wall charges are further reduced.
【００２８】以上の一連の動作ないしは工程により、１
サブフィールドの駆動が終了する。By the above series of operations or steps, 1
The driving of the subfield ends.
【００２９】[0029]
【発明が解決しようとする課題】以上のように、プラズ
マディスプレイを駆動するにおいて、リセット期間に、
緩やかに電圧が変化するパルス（なまりパルス）が用い
られる。As described above, in driving the plasma display, during the reset period,
A pulse whose voltage gradually changes (round pulse) is used.
【００３０】なまりパルスを生成する方法で最も一般的
であるのは、ＰＤＰの電極間に存在する静電容量成分Ｃ
ｐと、駆動回路上に設けられた抵抗Ｒとによって、Expo
nential波形を生成する方法である。The most common is the in the method of producing a round pulse, the capacitance component C existing between PDP electrodes
p and the resistance R provided on the driving circuit, Expo
This is a method for generating a nential waveform.
【００３１】しかし、Exponential波形は、波形がＰＤ
Ｐの静電容量に依存するため、ＰＤＰに製造上のばらつ
きがあった場合、なまりパルスの波形も変化するため、
駆動条件が変化し、ＰＤＰの特性ばらつきを拡大してし
まうことがあった。However, the exponential waveform has a waveform PD
Since there is a variation in the manufacturing of the PDP due to the capacitance of P, the waveform of the round pulse also changes.
In some cases, the driving conditions changed and the variation in the characteristics of the PDP was enlarged.
【００３２】また、なまりパルスによって弱放電を誘起
し、その特性を有効に働かせるためには、放電が開始す
る時点での電圧変化率ｄｖ／ｄｔを、一定値以下の緩や
かなものとする必要があると言われている。放電が開始
する時点での電圧変化率が大きいと、放電が急激に成長
して強放電となってしまい、本来なまりパルスが有して
いた壁電荷を適正値に調整するという機能が失われるこ
とがある。Further, in order to induce a weak discharge by the rounding pulse and to make its characteristics work effectively, it is necessary to make the voltage change rate dv / dt at the time of the start of the discharge a moderate value equal to or less than a certain value. It is said that there is. If the rate of change in voltage at the start of discharge is large, the discharge will grow rapidly and become a strong discharge, and the function of adjusting the wall charge originally possessed by the round pulse to an appropriate value will be lost. There is.
【００３３】しかしながら、Exponential波形は、なま
りパルス印加直後で電圧変化率が大きく、その後、急激
に電圧変化率が小さくなる波形であるので、放電開始時
点での電圧変化率を小さく設定すると、電圧が最大値に
到達するまでの時間が長くなるという問題があった。ま
た、波形はＣＲ波形の時定数 τ＝Ｃｐ×Ｒ と、最終
到達電圧のみで定まるので、放電が開始する電圧での電
圧変化率を定めると、なまりパルス全体の波形が一意に
定まってしまい、波形の自由度が小さい。However, the Exponential waveform is a waveform in which the voltage change rate is large immediately after the application of the round pulse, and thereafter, the voltage change rate rapidly decreases. There was a problem that the time required to reach the maximum value was long. In addition, since the waveform is determined only by the time constant τ = Cp × R of the CR waveform and the ultimate voltage, if the voltage change rate at the voltage at which discharge starts is determined, the waveform of the entire round pulse is uniquely determined. The degree of freedom of the waveform is small.
【００３４】これに対して、特開平１１−１３３９１４
号公報に記載のＰＤＰの駆動回路においては、ミラー積
分回路を用いて、なまりパルスを生成する方法が記載さ
れている。この場合、なまりパルスの波形は、ＰＤＰの
静電容量に依存しないため、動作が安定するとされてい
る。On the other hand, Japanese Unexamined Patent Application Publication No. 11-133914
In the PDP driving circuit described in Japanese Patent Application Laid-Open No. H11-157, a method of generating a round pulse using a Miller integrating circuit is described. In this case, since the round pulse waveform does not depend on the capacitance of the PDP, the operation is considered to be stable.
【００３５】また、なまりパルスは、電圧の時間変化率
ｄｖ／ｄｔが一定の傾斜波形（ランプ波形ともいう）と
なるため、放電開始時点での電圧変化率を、必要な値ま
で小さく定めても、その後最終到達電圧まで速やかに立
ち上る。Since the round pulse has a ramp waveform (also referred to as a ramp waveform) in which the time rate of change dv / dt of the voltage is constant, even if the rate of voltage change at the start of discharge is set to a required value, it is determined to be small. , And then quickly rises to the ultimate voltage.
【００３６】ところが実際には、ｄｖ／ｄｔが一定の傾
斜波形を印加すると、放電開始時点で弱放電が誘起され
ても、その後次第に放電が成長し、やがて強放電に至る
という問題が生じることがあった。However, in practice, when a gradient waveform with a constant dv / dt is applied, even if a weak discharge is induced at the start of the discharge, the discharge grows gradually thereafter, eventually leading to a problem of a strong discharge. there were.
【００３７】[0037]
【課題を解決するための手段】この発明に係るプラズマ
ディスプレイ装置においては、第１電極または第２電極
に出力端子が電気的に接続された反転増幅素子と、該反
転増幅素子の入力端子に接続された抵抗器と、上記入力
端子と出力端子との間に接続され、バイアス電圧によっ
て静電容量が変化するコンデンサとを有し、上記出力端
子になまりパルスを発生するミラー積分回路を備えたも
のである。In a plasma display device according to the present invention, an inverting amplifier element having an output terminal electrically connected to a first electrode or a second electrode, and an inverting amplifier element connected to an input terminal of the inverting amplifier element. And a capacitor connected between the input terminal and the output terminal, the capacitance of which changes according to a bias voltage, and a Miller integrating circuit that generates a round pulse at the output terminal. It is.
【００３８】また、上記第１電極が列電極、上記第２電
極が電極対を有する行電極であって、上記ミラー積分回
路は、上記反転増幅素子のドレインまたはソースを上記
出力端子として、上記電極対の一方の電極になまりパル
スを印加するものである。Further, the first electrode is a row electrode having a column electrode, and the second electrode is a row electrode having an electrode pair. A round pulse is applied to one electrode of the pair.
【００３９】さらに、上記コンデンサは、バイアス電圧
が高くなるにつれて静電容量が小さくなるものである。Further, the capacitance of the capacitor decreases as the bias voltage increases.
【００４０】また、第１電極または第２電極に出力端子
が電気的に接続された反転増幅素子と、該反転増幅素子
の入力端子に接続された抵抗器と、上記入力端子と出力
端子との間に接続され、バイアス電圧によって静電容量
が変化する二端子回路網とを有し、上記出力端子になま
りパルスを発生するものである。Also, an inverting amplifier element whose output terminal is electrically connected to the first electrode or the second electrode, a resistor connected to the input terminal of the inverting amplifier element, and a resistor connected to the input terminal and the output terminal. A two-terminal network connected between the output terminals to change the capacitance according to the bias voltage.
【００４１】さらにまた、第１電極が列電極、上記第２
電極が電極対を有する行電極であって、上記ミラー積分
回路は、上記反転増幅素子のドレインまたはソースを上
記出力端子として、上記電極対の一方の電極になまりパ
ルスを印加するものである。Further, the first electrode is a column electrode, and the second electrode is
The electrode is a row electrode having an electrode pair, and the Miller integrating circuit uses the drain or source of the inverting amplification element as the output terminal to apply a round pulse to one electrode of the electrode pair.
【００４２】また、上記二端子回路網が、第１のコンデ
ンサとツェナーダイオードの直列体と、該直列体に並列
に接続された第２のコンデンサを含むものである。Further, the two-terminal network includes a series body of a first capacitor and a Zener diode, and a second capacitor connected in parallel to the series body.
【００４３】[0043]
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１におけるなまりパルス発生を発生する回路
を示す。列電極が配列された第１基板と、放電空間を挟
んで上記第１基板と対向配置し、上記列電極と直交対向
して配列された行電極を有する第２基板とを備えたこと
を特徴とするプラズマディスプレイ装置において、１は
上記行電極を構成する電極対のどちらか一方への電極に
なまりパルスを印加するミラー積分回路、２はミラー積
分回路１の構成素子であり、ドレインまたはソースを出
力端子とする反転増幅素子としてのＦＥＴ、３はミラー
積分回路１の構成素子であり、上記反転増幅素子の入力
端子であるゲートに接続された抵抗器、４はミラー積分
回路１の構成素子であり、上記ゲートと上記ドレインと
に接続されてバイアス電圧によって静電容量が変化する
コンデンサである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 shows a circuit for generating a round pulse according to the first embodiment of the present invention. Wherein a first substrate column electrodes are arranged, across the discharge space disposed facing the first substrate, further comprising a second substrate having a row electrodes arranged orthogonally facing the said column electrodes In the plasma display device, 1 is a Miller integration circuit that applies a round pulse to one of the electrode pairs constituting the row electrode and applies a pulse, and 2 is a component of the Miller integration circuit 1 and has a drain or a source. An FET 3 serving as an inverting amplifier as an output terminal is a component of the Miller integrating circuit 1, a resistor connected to a gate serving as an input terminal of the inverting amplifier, and 4 is a component of the Miller integrating circuit 1. The capacitor is connected to the gate and the drain and has a capacitance that changes according to a bias voltage.
【００４４】また、ミラー積分回路１は、Ｘ共通ドライ
バ１４ａまたはＹドライバ１５の一部であり、Ｖ０は１
４ａにミラー積分回路１を組み込んだ場合はＸ１〜Ｘｎ
に、１５に組み込んだ場合は回路Ｙ１〜Ｙｎになまりパ
ルスが印加される。さらに、ＶｉｎはＸ共通ドライバ１
４ａまたはＹドライバ１５の内部信号である。The Miller integrating circuit 1 is a part of the X common driver 14a or the Y driver 15, and V0 is 1
X1 to Xn when the Miller integrating circuit 1 is incorporated in 4a
However, when incorporated in the circuit 15, rounding pulses are applied to the circuits Y1 to Yn. Further, Vin is an X common driver 1
4a or an internal signal of the Y driver 15.
【００４５】図の場合、ＦＥＴ２において、ドレイン
（Ｄ）が出力端子、ゲート（Ｇ）が入力端子、ソース
（ｓ）が基準電位点となる。ドレイン（Ｄ）とゲート
（Ｇ）の間に、ミラー容量として用いる素子としてコン
デンサ４が接続され、ゲート（Ｇ）には、抵抗値Ｒｇの
抵抗器３が接続されている。本構成の概要は、特開平１
１−１３３９１４号公報に開示されたものと同様であ
る。In the case of the figure, in FET2, the drain (D) is the output terminal, the gate (G) is the input terminal, and the source (s) is the reference potential point. A capacitor 4 is connected between the drain (D) and the gate (G) as an element used as a mirror capacitance, and a resistor 3 having a resistance value Rg is connected to the gate (G). The outline of this configuration is described in
It is the same as that disclosed in JP-A-133914.
【００４６】ただし、本発明の実施の形態１において
は、ミラー容量として用いているコンデンサ４として電
圧により静電容量が変化する特性を有するコンデンサを
用いている点が、従来とは異なる点である。However, the first embodiment of the present invention is different from the prior art in that a capacitor having a characteristic that the capacitance changes according to the voltage is used as the capacitor 4 used as the mirror capacitance. .
【００４７】図２に、コンデンサ４の端子間電圧（バイ
アス電圧）Ｖｃと、静電容量Ｃｒの関係を示す特性図の
一例を示す。静電容量ＣｒはＶｃの関数 Ｃｒ＝ｆ（Ｖ
ｃ）としてあらわされる。例えば、 Ｃｒ＝Ｃｏ−ｋ×Ｖｃ ………………………………（１） という特性を有する。ここで、Ｃｏは、Ｖｃ＝０のとき
の静電容量、ｋは比例定数である。コンデンサ４は、バ
イアス電圧が高くなるほど静電容量が低下する特性を有
する。FIG. 2 is an example of a characteristic diagram showing a relationship between the voltage (bias voltage) Vc between terminals of the capacitor 4 and the capacitance Cr. The capacitance Cr is a function of Vc: Cr = f (V
c). For example, it has the following characteristics: Cr = Co−k × Vc (1) Here, Co is the capacitance when Vc = 0, and k is a proportional constant. The capacitor 4 has a characteristic that the capacitance decreases as the bias voltage increases.
【００４８】ミラー積分回路１の出力電圧Ｖｏの変化率
ｄＶｏ／ｄｔは、ＶｔｈをＦＥＴ４がオンし始める最小
限の電圧であるスレッショルド電圧、ＶｉをＦＥＴ４の
ゲートコントロール信号の電圧、Ｒｇをゲート（Ｇ）に
接続した抵抗器３の抵抗値とし、 ｉｇ＝（Ｖｉ−Ｖth）／Ｒg ……………………………（２） とすると、 ｄＶｏ ／ｄｔ＝−ｉｇ／Ｃr …………………………（３） となる。The rate of change dVo / dt of the output voltage Vo of the Miller integrating circuit 1 is Vth, a threshold voltage which is the minimum voltage at which the FET 4 starts to turn on, Vi is the voltage of the gate control signal of the FET 4, and Rg is the gate (G ), The resistance value of the resistor 3 connected as follows: ig = (Vi−Vth) / Rg (2) where dVo / dt = −ig / Cr. ............ (3)
【００４９】一方、ミラー容量の両端の電圧Ｖｃは、 Ｖc ＝ Ｖout−Ｖｔｈ ≒ Ｖout……………………（４） であるので、出力電圧Ｖｏが低下するほど、静電容量Ｃ
rへのバイアス電圧Ｖcが低下し、静電容量Ｃrは増加
し、電圧変化率の絶対値｜ｄＶout／ｄt｜は減少する。
その結果、図３に示すように、次第に緩やかになるなま
り波形が得られる。On the other hand, the voltage Vc at both ends of the mirror capacitance is as follows: Vc = Vout−Vth ≒ Vout (4) Therefore, as the output voltage Vo decreases, the capacitance Cc increases.
The bias voltage Vc to r decreases, the capacitance Cr increases, and the absolute value | dVout / dt | of the voltage change rate decreases.
As a result, as shown in FIG. 3, a gradually rounded waveform is obtained.
【００５０】次に、図４にコンデンサ４がａ〜ｄに示す
ような特性を有する場合について、特性を比較する。こ
れらは、（１）式におけるｋの値を変えたことに相当
し、各コンデンサは以下のようになる。 ａ： Ｃra＝Ｃ0−ｋａ×Ｖc ｂ： Ｃrb＝Ｃ0−ｋｂ×Ｖc ｃ： Ｃrc＝Ｃ0−ｋｃ×Ｖc ｄ： Ｃrd＝Ｃ0−ｋｄ×Ｖc ｅ： Ｃre＝Ｃ0−ｋｅ×Ｖc ｋａ<ｋｂ<ｋｃ<ｋｄ<ｋｅNext, the characteristics are compared in the case where the capacitor 4 has the characteristics shown in FIGS. These correspond to changing the value of k in the equation (1), and the respective capacitors are as follows. a: Cra = C 0 -ka × Vc b: Crb = C 0 -kb × Vc c: Crc = C 0 -kc × Vc d: Crd = C 0 -kd × Vc e: Cre = C 0 -ke × Vc ka <kb <kc <kd <ke
【００５１】上記構成より、出力電圧Ｖｏは、図５に示
したように式（１）におけるｋの値がコンデンサ４の特
性に応じて、各々変化する。すなわち、ａで示すｋの値
の小さい特性を有するコンデンサ４を用いた場合は、図
４ａに示すように、電圧変化率が比較的一定に近い、直
線に近い特性が得られる。一方、図４ｅに示すｋの大き
い特性を有するコンデンサ４を用いた場合は、電圧変化
率の大きいパルスの印加初期に傾きが大きく、その後急
激に緩やかになる波形が得られる。さらに、Ｖｒ＝０の
ときの静電容量値Ｃｏを、適宜選択することにより、高
い自由度で種々のカーブを描く波形を得ることができ
る。また、例えば、ｋ＝ｋ１のコンデンサをｎ個直列に
接続すれば、ｋ＝ｋ１／ｎとなるように、ｋの値は、複
数のコンデンサ４を直列に接続することによっても変え
ることができる。With the above configuration, the value of k in the equation (1) changes according to the characteristics of the capacitor 4 in the output voltage Vo as shown in FIG. That is, when the capacitor 4 having a characteristic of a small value of k indicated by a is used, as shown in FIG. 4A, a characteristic whose voltage change rate is relatively constant and which is close to a straight line is obtained. On the other hand, when the capacitor 4 having the characteristic of large k shown in FIG. 4E is used, a waveform having a large slope at the initial stage of application of a pulse having a large voltage change rate, and then rapidly becoming gentle is obtained. Furthermore, by appropriately selecting the capacitance value Co when Vr = 0, it is possible to obtain waveforms that draw various curves with a high degree of freedom. Further, for example, if n capacitors of k = k1 are connected in series, the value of k can be changed by connecting a plurality of capacitors 4 in series so that k = k1 / n.
【００５２】従来、なまり波形を有効に動作させるため
には、放電開始時点での電圧変化率が重要であり、放電
開始時点で弱放電が誘起できれば、その後は電圧変化率
が一定ならば弱放電が持続すると考えられてきた。しか
し、本発明が解決しようとする課題のように、電圧変化
率が一定の傾斜パルスを印加すると、次第に放電が成長
し、やがて強放電に至ってしまうことがあることが判明
した。つまり、弱放電を誘起・継続するに理想的な波形
は、放電開始後、電圧変化率がある割合で次第に緩やか
になる波形であることが分かった。Conventionally, the rate of voltage change at the start of discharge is important for effective operation of the round waveform. If a weak discharge can be induced at the start of discharge, then if the rate of voltage change is constant, the rate of weak discharge can be reduced. Has been thought to last. However, it has been found that when a gradient pulse having a constant voltage change rate is applied as in the problem to be solved by the present invention, the discharge gradually grows and eventually leads to a strong discharge. In other words, it was found that the ideal waveform for inducing and continuing weak discharge is a waveform that gradually becomes gentle at a certain rate after the discharge starts.
【００５３】電圧変化率が次第に緩やかになる波形であ
っても、Exponential波形は、すでに説明したとおり、
電圧変化率の減少の割合が極端に大きく、その割合を調
整するような波形の自由度が小さいので、最終到達電圧
に至るまでに必要以上に時間がかかってしまう。Even if the voltage change rate becomes gradually gradual, the Exponential waveform, as already described,
Since the rate of decrease in the voltage change rate is extremely large and the degree of freedom of the waveform for adjusting the rate is small, it takes more time than necessary to reach the ultimate voltage.
【００５４】本発明によれば、電圧変化率が次第に緩や
かになり、その割合がExponential波形ほど極端ではな
い波形が実現でき、また、その割合をある程度調整する
ことが可能であるため、弱放電を有効に誘起・継続する
波形を生成することが可能となる。さらに、ＰＤＰにお
ける端子間の静電容量成分の影響を受けず、ＰＤＰ５１
のリセット動作が、より安定する。According to the present invention, the rate of change in voltage gradually becomes gentle, a waveform whose ratio is not as extreme as that of the Exponential waveform can be realized, and the ratio can be adjusted to some extent. It is possible to generate a waveform that is effectively induced and continued. Further, the PDP 51 is not affected by the capacitance component between terminals in the PDP.
Reset operation becomes more stable.
【００５５】なお、以上の説明において、コンデンサ４
は、図２に示すようにバイアス電圧に対して直線的に静
電容量が減少するコンデンサを用いた場合について説明
したが、これに限らず、種々のバイアス電圧依存性を有
するコンデンサも使用可能である。In the above description, the capacitor 4
Described the case where a capacitor whose capacitance decreases linearly with respect to the bias voltage as shown in FIG. 2 was used. However, the present invention is not limited to this, and capacitors having various bias voltage dependencies can also be used. is there.
【００５６】例えば、図６に示すように、バイアス電圧
とともに静電容量の増加するコンデンサを用いると、図
７に示すように、次第に電圧変化率が大きくなるよう
な、なまりパルスを得ることができる。このような波形
は、ＰＤＰ５１の電極間ギャップが非常に大きいか、ガ
スの圧力が高い、あるいは、なまりパルスを印加する時
点における、空間電荷や準安定粒子などのプライミング
粒子が非常に少ない場合など、放電開始時点の電圧変化
率が特に小さくないと強放電になり易い条件下で、なま
りパルスの印加時間を短くする場合に有効である。For example, as shown in FIG. 6, when a capacitor whose capacitance increases with the bias voltage is used, as shown in FIG. 7, a round pulse whose voltage change rate gradually increases can be obtained. . Such a waveform has a very large gap between the electrodes of the PDP 51, a high gas pressure, or a very small amount of priming particles such as space charges and metastable particles at the time of applying a round pulse. This is effective for shortening the application time of the round pulse under the condition that a strong discharge is likely to occur unless the voltage change rate at the start of discharge is particularly small.
【００５７】また、図８に示すミラー積分回路１では、
ドレイン（Ｄ）が基準電位点、ゲート（Ｇ）が入力端
子、ソース（ｓ）が出力端子となる。上記構成により、
図９で示す出力電圧Ｖｏの波形は、電圧変化率が徐々に
小さくなるような立上がり波形となる。In the Miller integrating circuit 1 shown in FIG.
The drain (D) is a reference potential point, the gate (G) is an input terminal, and the source (s) is an output terminal. With the above configuration,
The waveform of the output voltage Vo shown in FIG. 9 is a rising waveform such that the voltage change rate gradually decreases.
【００５８】実際には、ＰＤＰ５１の特性に応じて、放
電強度波形を見ながら、適宜最適な値を選択する。図５
に示した出力電圧波形を、放電開始時点にて弱放電を誘
起し、その弱放電が強放電に至らない程度の傾きを有す
る波形であり、かつパルスができる限り速やかに最終到
達電圧にいたるような波形１となるように、コンデンサ
４の特性を選択する。In practice, an optimum value is appropriately selected according to the characteristics of the PDP 51 while observing the discharge intensity waveform. FIG.
The output voltage waveform shown in Fig. 4 is a waveform having a gradient such that a weak discharge is induced at the start of discharge, the weak discharge does not lead to a strong discharge, and the pulse reaches the final voltage as quickly as possible. The characteristics of the capacitor 4 are selected so as to obtain a waveform 1 as shown in FIG.
【００５９】実施の形態２．実施の形態１においては、
ミラー積分回路１を構成するミラー素子として、バイア
ス電圧によって静電容量の変化するようなコンデンサ４
を用いた。実施の形態２では、ミラー容量として、単一
のコンデンサを用いるのではなく、複数の回路素子を組
み合わせて、実効的に端子間の静電容量がバイアス電圧
によって変化するような二端子回路網を示す。Embodiment 2 In the first embodiment,
As a mirror element constituting the Miller integrating circuit 1, a capacitor 4 whose capacitance changes according to a bias voltage
Was used. In the second embodiment, instead of using a single capacitor as the Miller capacitance, a plurality of circuit elements are combined to form a two-terminal network in which the capacitance between terminals is effectively changed by a bias voltage. Show.
【００６０】図１０に、実施の形態２におけるミラー積
分回路１を示す。図において、５はバイアス電圧によっ
て静電容量が変化する二端子回路網である。また、図１
１は二端子回路網５の具体的な構成の一例を示す。図に
おいて、二端子回路網は、バイアス電圧によって静電容
量が変化しない静電容量Ｃ１のコンデンサ６と、定電圧
素子としてのツェナーダイオード８を直列に接続したも
のに、さらにバイアス電圧によって静電容量が変化しな
い静電容量Ｃ２のコンデンサ７を並列に接続したもので
ある。FIG. 10 shows Miller integrating circuit 1 according to the second embodiment. In the figure, reference numeral 5 denotes a two-terminal network whose capacitance changes according to a bias voltage. FIG.
1 shows an example of a specific configuration of the two-terminal network 5. In the figure, a two-terminal network is composed of a capacitor 6 having a capacitance C1 whose capacitance does not change due to a bias voltage and a Zener diode 8 as a constant voltage element connected in series. Are connected in parallel with a capacitor 7 having a capacitance C2 that does not change.
【００６１】図１２は本実施の形態におけるミラー積分
回路１の動作を説明している。図において、初期状態と
して、コンデンサ６およびコンデンサ７にともに端子Ａ
側を正とする電圧Ｖｅが印加されている。また、ツェナ
ーダイオード８のツェナー電圧をＶｚ（Ｖｚ＜Ｖｅ）、
ＦＥＴ４のスレッショルド電圧Ｖｔｈは、Ｖｅに比べて
十分に小さいものとし、Ｖｒ＝Ｖｏと考える。FIG. 12 illustrates the operation of the Miller integrating circuit 1 in the present embodiment. In the drawing, as an initial state, both terminals of the capacitors 6 and 7 are connected to the terminal A.
A voltage Ve having a positive side is applied. Also, the Zener voltage of the Zener diode 8 is Vz (Vz <Ve),
It is assumed that the threshold voltage Vth of the FET 4 is sufficiently smaller than Ve, and that Vr = Vo.
【００６２】この状態で、入力端子に電圧Ｖｉｎが印加
されると、端子Ｂから電流ｉｇ＝（Ｖｉｎ−Ｖｔｈ）／
Ｒｇが流れ込み、コンデンサ７に電荷が蓄積され始め
る。しか、Ｃ１にはツェナーダイオードが直列に接続さ
れているため、ツェナーダイオードの両端の電圧が増加
するのみであり、コンデンサ６に電荷は蓄積されない。
この時、二端子回路網５の等価的な静電容量は、Ｃ２で
ある。従って、出力の電圧変化率は、ｄＶｏ／ｄｔ＝−
ｉｇ／Ｃ２ となる。In this state, when the voltage Vin is applied to the input terminal, the current ig = (Vin−Vth) /
Rg flows in and electric charge starts to be accumulated in the capacitor 7. However, since a Zener diode is connected in series to C1, only the voltage across the Zener diode increases, and no charge is stored in the capacitor 6.
At this time, the equivalent capacitance of the two-terminal network 5 is C2. Therefore, the output voltage change rate is dVo / dt = −
ig / C2.
【００６３】出力電圧Ｖｏが、Ｖｅ−Ｖｚになると、ツ
ェナーダイオード５の両端の電圧はツェナー電圧に達
し、コンデンサ６にも電流が流れはじめる。この時、二
端子回路網５の等価的な静電容量は、Ｃ１＋Ｃ２とな
る。従って、出力の電圧変化率は、ｄＶｏ／ｄｔ＝−ｉ
ｇ／（Ｃ１＋Ｃ２）となる。When the output voltage Vo becomes Ve−Vz, the voltage across the Zener diode 5 reaches the Zener voltage, and a current starts flowing through the capacitor 6. At this time, the equivalent capacitance of the two-terminal network 5 is C1 + C2. Therefore, the output voltage change rate is dVo / dt = −i
g / (C1 + C2).
【００６４】以上の動作により、なまりパルスの印加初
期には電圧変化率が小さく、なまりパルスの後半におい
て、電圧変化率が大きい波形が実現できる。With the above operation, it is possible to realize a waveform having a small voltage change rate in the initial stage of the round pulse application and a large voltage change rate in the latter half of the round pulse.
【００６５】このように、比較的弱い放電を形成可能な
なまりパルスは、プライミング放電等の表示発光を構成
しない放電は弱い方がコントラスト上望ましい。従っ
て、電圧変化率ｄｖ／ｄｔが小さい領域において放電を
開始させることによって、十分に弱く持続的な微少な放
電を形成することができる。また、電圧変化率ｄｖ／ｄ
ｔが大きい領域において、放電開始後に速やかに所定の
電位まで立ち上げることができる。本実施の形態におい
ては、図１０および図１１に示すミラー積分回路１を用
い、ＰＤＰ５１の端子間静電容量によらず、安定して電
圧変化率が２段階に変わる波形を実現できる。As described above, it is desirable in terms of contrast that a round pulse capable of forming a relatively weak discharge is weak in a discharge that does not constitute display light emission such as a priming discharge. Therefore, by starting discharge in a region where the voltage change rate dv / dt is small, a sufficiently weak and continuous minute discharge can be formed. Also, the voltage change rate dv / d
In a region where t is large, the potential can be quickly raised to a predetermined potential after the start of discharge. In the present embodiment, the mirror integration circuit 1 shown in FIGS. 10 and 11 can be used to realize a waveform in which the voltage change rate stably changes in two steps regardless of the capacitance between the terminals of the PDP 51.
【００６６】以上の説明において、コンデンサ６、コン
デンサ７は、ともにバイアス電圧によって静電容量の変
化しない素子を用いたが、コンデンサ６、コンデンサ７
の少なくとも一方に、バイアス電圧によって静電容量が
変化する特性を有するものを用いても良い。その場合、
出力波形は、電圧がＶｅ−Ｖｚとなる部分に変曲点を有
する、２つの曲線、あるいは曲線と直線をつなぎあわせ
た波形となる。In the above description, the capacitor 6 and the capacitor 7 each use an element whose capacitance does not change due to the bias voltage.
May be used as at least one of them having a characteristic that the capacitance changes according to the bias voltage. In that case,
The output waveform is a waveform obtained by connecting two curves, or a curve and a straight line, having an inflection point at a portion where the voltage becomes Ve-Vz.
【００６７】二端子回路網５は、図１１に示したものに
限らず、バイアス電圧Ｖｒによって実効的な静電容量が
変化する特性を有する他の回路網も使用でき、その回路
網の特性に応じて、出力電圧波形が変化する。The two-terminal network 5 is not limited to the one shown in FIG. 11, but may be another network having a characteristic in which the effective capacitance changes according to the bias voltage Vr. The output voltage waveform changes accordingly.
【００６８】以上のように、複数の素子を組み合わせ
て、実効的に端子間の静電容量がバイアス電圧によって
変化するような二端子回路網を作成し、ミラー容量とし
て用いることにより、種々の波形が、さらに高い自由度
で得られることにより、ＰＤＰのリセット動作をより安
定したものとしたり、なまりパルスを印加する時間をさ
らに短くすることが可能である。As described above, by combining a plurality of elements to form a two-terminal network in which the capacitance between the terminals is effectively changed by the bias voltage and using it as a mirror capacitance, various waveforms are obtained. However, since the PDP can be obtained with a higher degree of freedom, the reset operation of the PDP can be made more stable, and the time for applying the round pulse can be further shortened.
【００６９】[0069]
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示す効果を奏する。Since the present invention is configured as described above, it has the following effects.
【００７０】反転増幅素子の入力端子と出力端子との間
に接続され、バイアス電圧によって静電容量が変化する
コンデンサと備えたことによって、ＰＤＰの電極間容量
に依存せずになまり波形を印加でき、ＰＤＰの動作が安
定する。By providing a capacitor connected between the input terminal and the output terminal of the inverting amplifying element and having a capacitance that changes according to a bias voltage, a round waveform can be applied without depending on the capacitance between the electrodes of the PDP. , The operation of the PDP is stabilized.
【００７１】また、コンデンサが、バイアス電圧が高く
なるにつれて静電容量が小さくなるのて、なまりパルス
による弱放電が強放電に至ることなく、ＰＤＰの動作が
安定する。Further, since the capacitance of the capacitor decreases as the bias voltage increases, the operation of the PDP is stabilized without the weak discharge due to the round pulse leading to the strong discharge.
【００７２】さらに、反転増幅素子の入力端子と出力端
子との間に接続され、バイアス電圧によって静電容量が
変化する二端子回路網とを有し、上記出力端子になまり
パルスを発生することによって、ＰＤＰの特性に応じ
て、最適な波形を有するなまりパルスを安定的に得るこ
とができる。Further, a two-terminal network, which is connected between the input terminal and the output terminal of the inverting amplifying element and whose capacitance changes according to the bias voltage, has a dull pulse generated at the output terminal. According to the characteristics of the PDP, a round pulse having an optimum waveform can be stably obtained.
【００７３】また、二端子回路網が、直列に接続した第
１のコンデンサとツェナーダイオードとに並列に接続し
た第２のコンデンサで構成されたことにより、前半に電
圧変化率が大きく、後半は電圧変化率の小さい波形が、
ＰＤＰの電極間容量に依存せずに得られる。Further, since the two-terminal network is constituted by the first capacitor connected in series and the second capacitor connected in parallel with the Zener diode, the voltage change rate is large in the first half and the voltage in the second half. The waveform with a small change rate is
It can be obtained without depending on the inter-electrode capacitance of the PDP.
【図１】 実施の形態１に係るミラー積分回路の回路図
である。FIG. 1 is a circuit diagram of a Miller integrating circuit according to a first embodiment;
【図２】 実施の形態１に係るコンデンサのバイアス電
圧と静電容量の関係を示す図である。FIG. 2 is a diagram illustrating a relationship between a bias voltage and a capacitance of the capacitor according to the first embodiment.
【図３】 実施の形態１に係るなまりパルスの出力波形
を示す図である。FIG. 3 is a diagram showing an output waveform of a round pulse according to the first embodiment;
【図４】 実施の形態１に係るコンデンサのバイアス電
圧と静電容量の関係を示す図である。FIG. 4 is a diagram showing the relationship between the bias voltage and the capacitance of the capacitor according to the first embodiment.
【図５】 実施の形態１に係るなまりパルスの出力波形
を示す図である。FIG. 5 is a diagram showing an output waveform of a round pulse according to the first embodiment.
【図６】 実施の形態１に係るコンデンサのバイアス電
圧と静電容量の関係を示す図である。FIG. 6 is a diagram showing the relationship between the bias voltage and the capacitance of the capacitor according to the first embodiment.
【図７】 実施の形態１に係るなまりパルスの出力波形
を示す図である。FIG. 7 is a diagram showing an output waveform of a round pulse according to the first embodiment.
【図８】 実施の形態１に係るミラー積分回路の回路図
である。FIG. 8 is a circuit diagram of the Miller integration circuit according to the first embodiment;
【図９】 実施の形態１に係るなまりパルスの出力波形
を示す図である。FIG. 9 is a diagram showing an output waveform of a round pulse according to the first embodiment.
【図１０】 実施の形態２に係るミラー積分回路の回路
図である。FIG. 10 is a circuit diagram of a Miller integrating circuit according to a second embodiment;
【図１１】 実施の形態２に係る二端子回路網の内部回
路図である。FIG. 11 is an internal circuit diagram of a two-terminal network according to the second embodiment.
【図１２】 実施の形態２に係るなまりパルス発生回路
の出力波形と内部動作を説明する波形図である。FIG. 12 is a waveform diagram illustrating an output waveform and an internal operation of the round pulse generation circuit according to the second embodiment.
【図１３】 従来のプラズマディスプレイ装置の全体構
成を示す図である。FIG. 13 is a diagram showing an overall configuration of a conventional plasma display device.
【図１４】 従来のプラズマディスプレイパネルの構造
を説明するための斜視図である。FIG. 14 is a perspective view illustrating the structure of a conventional plasma display panel.
【図１５】 従来のプラズマディスプレイ装置の駆動方
法を示すタイミングチャートである。FIG. 15 is a timing chart showing a driving method of a conventional plasma display device.
１ ミラー積分回路、 ２ ＥＦＴ、 ３ 抵抗器、
４ コンデンサ、 ５二端子回路網、 ６ コンデン
サ、 ７ コンデンサ、 ５１ ＰＤＰ。1 Miller integrating circuit, 2 EFT, 3 resistor,
4 capacitors, 5 two-terminal network, 6 capacitors, 7 capacitors, 51 PDP.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/28 Ｅ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/28 E
Claims (6)
と第２基板とを有し、上記第１基板上に第１電極が配列
され、上記第１電極と直交対向して第２電極が上記第２
基板上に配列されたプラズマディスプレイ装置であっ
て、 上記第１電極または第２電極に出力端子が電気的に接続
された反転増幅素子と、 該反転増幅素子の入力端子に接続された抵抗器と、 上記入力端子と出力端子との間に接続され、バイアス電
圧によって静電容量が変化するコンデンサとを有し、上
記出力端子になまりパルスを発生するミラー積分回路を
備えたことを特徴とするプラズマディスプレイ装置。A first electrode disposed on the first substrate and a second electrode disposed opposite to the first electrode; a first electrode disposed on the first substrate; a second electrode disposed orthogonally to the first electrode; Is the second
A plasma display device arranged on a substrate, comprising: an inverting amplifier element having an output terminal electrically connected to the first electrode or the second electrode; and a resistor connected to an input terminal of the inverting amplifier element. A plasma connected between the input terminal and the output terminal, the capacitor having a capacitance that changes according to a bias voltage, and a mirror integration circuit that generates a round pulse at the output terminal. Display device.
電極対を有する行電極であって、 上記ミラー積分回路は、上記反転増幅素子のドレインま
たはソースを上記出力端子として、上記電極対の一方の
電極になまりパルスを印加することを特徴とする請求項
１に記載のプラズマディスプレイ装置。2. The method according to claim 1, wherein the first electrode is a row electrode having a column electrode, and the second electrode is a row electrode having an electrode pair, wherein the Miller integrating circuit uses the drain or the source of the inverting amplification element as the output terminal. The plasma display apparatus according to claim 1, wherein a round pulse is applied to one of the pair of electrodes.
なるにつれて静電容量が小さくなることを特徴とする請
求項１に記載のプラズマディスプレイ装置。3. The plasma display device according to claim 1, wherein the capacitance of the capacitor decreases as the bias voltage increases.
と第２基板とを有し、上記第１基板上に第１電極が配列
され、上記第１電極と直交対向して第２電極が上記第２
基板上に配列されたプラズマディスプレイ装置であっ
て、 上記第１電極または第２電極に出力端子が電気的に接続
された反転増幅素子と、 該反転増幅素子の入力端子に接続された抵抗器と、 上記入力端子と出力端子との間に接続され、バイアス電
圧によって静電容量が変化する二端子回路網とを有し、
上記出力端子になまりパルスを発生するミラー積分回路
を備えたことを特徴とするプラズマディスプレイ装置。4. A semiconductor device comprising: a first substrate and a second substrate opposed to each other with a discharge space interposed therebetween, a first electrode arranged on the first substrate, and a second electrode orthogonally opposed to the first electrode. Is the second
A plasma display device arranged on a substrate, comprising: an inverting amplifier element having an output terminal electrically connected to the first electrode or the second electrode; and a resistor connected to an input terminal of the inverting amplifier element. A two-terminal network connected between the input terminal and the output terminal, the capacitance of which changes according to a bias voltage;
A plasma display apparatus comprising the Miller integrating circuit for generating a pulse rounding to the output terminal.
電極対を有する行電極であって、 上記ミラー積分回路は、上記反転増幅素子のドレインま
たはソースを上記出力端子として、上記電極対の一方の
電極になまりパルスを印加することを特徴とする請求項
４に記載のプラズマディスプレイ装置。5. The mirror integration circuit according to claim 1, wherein the first electrode is a row electrode having a column electrode, and the second electrode is a row electrode having an electrode pair. The plasma display apparatus according to claim 4, wherein a round pulse is applied to one of the pair of electrodes.
とツェナーダイオードの直列体と、該直列体に並列に接
続された第２のコンデンサを含むことを特徴とする請求
項４に記載のプラズマディスプレイ装置。6. The method according to claim 4, wherein said two-terminal network includes a series body of a first capacitor and a Zener diode, and a second capacitor connected in parallel to said series body. Plasma display device.
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|---|---|---|---|
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