JP2002196697A - Display panel and substrate connection method - Google Patents
Display panel and substrate connection methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、表示パネルに関す
る。また、本発明は、１対の基板を結合する方法に関す
る。[0001] The present invention relates to a display panel. The invention also relates to a method for combining a pair of substrates.
【０００２】[0002]
【従来の技術】従来の液晶表示パネルは、図２０に示す
ように、１対の基板間に封入された液晶に所定の電圧を
印加することにより画像を表示する。上記１対の基板は
画像表示領域の周りに充填されたシール材により接着
（結合）され、これにより、液晶が１対の基板間に封入
されている。2. Description of the Related Art As shown in FIG. 20, a conventional liquid crystal display panel displays an image by applying a predetermined voltage to liquid crystal sealed between a pair of substrates. The pair of substrates is bonded (coupled) with a sealing material filled around the image display area, whereby liquid crystal is sealed between the pair of substrates.
【０００３】また、上記シール材は所定サイズのギャッ
プ材を含んでおり、このギャップ材により１対の基板間
の距離が一定に保たれている。このような液晶表示パネ
ルは、未硬化のシール材を塗布した一方の基板に他方の
基板を貼り合わせて押しつけながらシール材を硬化させ
ることにより基板間距離がほぼギャップ材の径にして接
合している。Further, the sealing material includes a gap material of a predetermined size, and the gap material keeps a distance between a pair of substrates constant. In such a liquid crystal display panel, the distance between the substrates is almost equal to the diameter of the gap material by bonding the one substrate coated with the uncured seal material to the other substrate and curing the seal material while pressing the same. I have.
【０００４】[0004]
【発明が解決しようとする課題】しかし、画像表示用の
電圧を液晶に印加するためのＴＦＴ（Thin Film Transi
stor）及びＴＦＴ信号を供給する配線からなる駆動回路
が基板のシール材塗布領域の外側に設置されている場
合、一方の基板が駆動回路及び配線が設けられる領域の
分だけ他方の基板より大きくなり液晶表示パネル自体が
多くなってしまうといった問題があった。また、駆動回
路が外に剥き出しになるため破壊されやすい構造となっ
ていた。However, a TFT (Thin Film Transistor) for applying a voltage for image display to the liquid crystal.
In the case where a drive circuit including a stor) and a wiring for supplying a TFT signal is provided outside the sealing material application area of the substrate, one substrate becomes larger than the other substrate by an area where the drive circuit and the wiring are provided. There is a problem that the liquid crystal display panel itself increases. Further, the drive circuit is exposed to the outside, so that the structure is easily broken.
【０００５】これらを解消するために図２１に示すよう
に液晶表示パネルを小型にするために駆動回路をシール
材内部に設けるとシール材中のギャップ材が駆動回路を
破壊してしまう場合がある。If a drive circuit is provided inside the seal material to reduce the size of the liquid crystal display panel as shown in FIG. 21 to solve these problems, the gap material in the seal material may destroy the drive circuit. .
【０００６】上記駆動回路を構成する素子の中には、複
数の層（膜）から形成された多層素子（ＴＦＴや容量
等）群が存在し、多層素子と多層素子に信号を入力また
は出力するための配線が複雑に混在していた。このよう
な多層素子は一般に配線と比べても高く突出しているの
で駆動回路が設けられた基板と対向基板との間では多層
素子と対向基板との距離が最も短いため多層素子上にギ
ャップ材が乗り上げると圧着する際に多層素子が破壊さ
れてしまう場合がある。Among the elements constituting the driving circuit, there is a group of multilayer elements (TFTs, capacitors, etc.) formed from a plurality of layers (films), and signals are input or output to the multilayer elements and the multilayer elements. Wiring was complicatedly mixed. In general, such a multilayer element protrudes higher than the wiring, so that the distance between the multilayer element and the opposing substrate is the shortest between the substrate on which the drive circuit is provided and the opposing substrate, so that a gap material is formed on the multilayer element. When it gets on, the multilayer element may be broken at the time of pressure bonding.
【０００７】また、多層素子の頭頂点が配線と同じ程度
の高さに位置したとしても配線は剛性のある金属で形成
されているのでギャップ材の押しつけに対して断線しに
くいが、多層素子は金属の他にシリコン窒化物等の絶縁
膜やアモルファスシリコンやポリシリコン等の半導体膜
により構成しているため、押しつぶされることにより破
壊されやすい。このように、多層素子が破壊されてしま
うと、液晶表示パネルは正常に動作することができな
い。結果として、従来の液晶表示パネルは、高い歩留ま
りを実現することができない。Further, even if the top of the multilayer element is located at the same height as the wiring, the wiring is made of a rigid metal, so that it is difficult for the gap element to be pressed by the pressing of the gap material. Since it is made of an insulating film such as silicon nitride or a semiconductor film such as amorphous silicon or polysilicon in addition to metal, it is easily broken by being crushed. Thus, when the multilayer element is destroyed, the liquid crystal display panel cannot operate normally. As a result, the conventional liquid crystal display panel cannot achieve a high yield.
【０００８】従って、本発明の第１の観点は、小型化可
能な表示パネルを提供することを目的とする。また、本
発明の第２の観点は、素子破壊が発生しない構成を有す
る表示パネルを提供することを目的とする。さらに、本
発明の第３の観点は、高い歩留まりを実現する小型化可
能な基板の結合方法を提供することを目的とする。Accordingly, a first aspect of the present invention is to provide a display panel that can be miniaturized. Another object of the present invention is to provide a display panel having a configuration in which element destruction does not occur. Still another object of the third aspect of the present invention is to provide a method for bonding substrates that can be miniaturized and realize high yield.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点にかかる表示パネルは、１対の
基板間に複数の画素を有する光学的手段と、該光学的手
段に所定の電圧を印加するために該１対の基板の一方の
基板上に形成された信号線と、を備える表示手段と、前
記一方の基板上に形成された複数の層から形成される多
層素子を有し、前記信号線に所定の電圧を供給する駆動
手段と、前記多層素子に所定の電圧を印加するための配
線が設けられる領域の少なくとも一部に重なるように充
填され、前記１対の基板を貼り合わせる結合材と、から
構成されることを特徴とする。この発明によれば、結合
材を配線領域の少なくとも一部と重ねるのでその分基板
面積を縮小できるといった効果をもたらす。In order to achieve the above object, a display panel according to a first aspect of the present invention comprises: an optical unit having a plurality of pixels between a pair of substrates; A signal line formed on one of the pair of substrates to apply a predetermined voltage to the pair of substrates; and a multilayer formed from a plurality of layers formed on the one substrate. A driving unit for supplying a predetermined voltage to the signal line and a wiring for applying a predetermined voltage to the multilayer element; And a bonding material for bonding the substrates. According to the present invention, since the binder is overlapped with at least a part of the wiring region, an effect is obtained that the substrate area can be reduced accordingly.
【００１０】前記結合材は、前記表示手段及び前記駆動
手段の全体を囲むように、該表示手段及び該駆動手段の
周囲に充填されていてもよい。[0010] The bonding material may be filled around the display means and the drive means so as to surround the entirety of the display means and the drive means.
【００１１】前記配線には、クロック信号又は定電圧が
印加されてもよい。A clock signal or a constant voltage may be applied to the wiring.
【００１２】前記多層素子は、アクティブ素子であって
もよい。[0012] The multilayer device may be an active device.
【００１３】前記結合材は、前記１対の基板間を所定距
離に保持する距離保持材を含んでもよい。[0013] The bonding material may include a distance holding material for holding the pair of substrates at a predetermined distance.
【００１４】本発明の第１の観点にかかる他の表示パネ
ルは、一対の基板と、前記一対の基板間に封入された液
晶と、前記一対の基板の一方に設けられた画素電極と、
前記画素電極に接続された画素用トランジスタと、前記
画素用トランジスタに出力信号を供給する駆動用トラン
ジスタと、前記駆動用トランジスタに電圧を印加するた
めに、前記一対の基板の一方に設けられた配線と、前記
一対の基板を貼り合わせ、前記配線の少なくとも一部の
上方に設けられたシール材と、から構成されることを特
徴とする。Another display panel according to a first aspect of the present invention includes a pair of substrates, a liquid crystal sealed between the pair of substrates, and a pixel electrode provided on one of the pair of substrates.
A pixel transistor connected to the pixel electrode, a driving transistor for supplying an output signal to the pixel transistor, and a wiring provided on one of the pair of substrates for applying a voltage to the driving transistor And a sealing material attached to the pair of substrates and provided above at least a part of the wiring.
【００１５】前記配線には、クロック信号又は定電圧が
印加されてもよい。[0015] A clock signal or a constant voltage may be applied to the wiring.
【００１６】前記シール材には、ギャップ材が混在して
いてもよい。[0016] The sealing material may include a gap material.
【００１７】前記駆動用トランジスタは、前記画素用ト
ランジスタと同一工程で形成されてもよい。[0017] The driving transistor may be formed in the same step as the pixel transistor.
【００１８】前記駆動用トランジスタは、シフトレジス
タを構成していてもよい。The driving transistor may form a shift register.
【００１９】本発明の第２の観点にかかる表示パネル
は、一対の基板と、前記一対の基板間に封入された液晶
と、前記一対の基板の少なくとも一方に設けられた電極
と、前記液晶を囲み、前記一対の基板を貼り合わせたシ
ール材と、前記シール材に囲まれ前記電極に信号を供給
するシフトレジスタを構成するトランジスタと、から構
成されることを特徴とする表示パネル。A display panel according to a second aspect of the present invention is a display panel comprising: a pair of substrates; a liquid crystal sealed between the pair of substrates; an electrode provided on at least one of the pair of substrates; A display panel, comprising: a sealing material that surrounds the pair of substrates, and a transistor that is surrounded by the sealing material and forms a shift register that supplies a signal to the electrode.
【００２０】本発明によればシフトレジスタを構成する
トランジスタは、液晶とともにシール材により囲まれ保
護されているので破壊を防止することができる。According to the present invention, the transistors constituting the shift register are protected by being surrounded by the sealing material together with the liquid crystal, so that destruction can be prevented.
【００２１】前記トランジスタは前記一対の基板間距離
よりも低い高さであってもよい。[0021] The transistor may have a height lower than a distance between the pair of substrates.
【００２２】前記トランジスタに信号を供給する配線
は、前記シール材の下方に配置されてもよい。[0022] A wiring for supplying a signal to the transistor may be arranged below the sealing material.
【００２３】前記配線から供給される信号は、前記シフ
トレジスタの奇数段又は偶数段を構成するトランジスタ
へのクロック信号を含んでもよい。[0023] The signal supplied from the wiring may include a clock signal to a transistor constituting an odd-numbered stage or an even-numbered stage of the shift register.
【００２４】本発明の第３の観点にかかる基板結合方法
は、液晶に所定の電圧を印加して画像を表示させるため
の信号線が形成された表示領域と、該信号線に所定の電
圧を供給する駆動回路が形成された回路領域と、を有す
る第１基板上の所定領域に結合材を充填する充填工程
と、前記結合材が充填された前記第１基板上に第２基板
を載置し、圧力を加えることにより該第１基板と該第２
基板とを結合する結合工程と、を備え、前記駆動回路
は、複数の層から形成される多層素子と、該多層素子に
接続され外部からの信号を供給するための配線と、から
形成され、前記結合材は、前記第１基板と前記第２基板
との間を所定距離に保持する距離保持材を含み、前記結
合工程は、前記結合材が、少なくとも前記配線の形成領
域の少なくとも一部に重なり且つ前記多層素子に重なら
ないように前記第１基板と前記第２基板とを結合する工
程を備える、ことを特徴とする。According to a third aspect of the present invention, there is provided a substrate bonding method comprising the steps of: applying a predetermined voltage to a liquid crystal to form a display region in which a signal line for displaying an image is formed; A filling step of filling a predetermined area on the first substrate with a circuit area in which a drive circuit to be supplied is formed with a binder, and placing the second substrate on the first substrate filled with the binder And applying pressure to the first substrate and the second substrate.
And a coupling step of coupling to a substrate, wherein the drive circuit is formed from a multilayer element formed from a plurality of layers, and a wiring connected to the multilayer element and configured to supply an external signal, The bonding material includes a distance holding material that holds a predetermined distance between the first substrate and the second substrate, and the bonding process includes the bonding material in at least a part of a formation region of the wiring. Coupling the first substrate and the second substrate so as to overlap and not overlap the multilayer element.
【００２５】本発明によれば、結合工程において、距離
保持材が多層素子に接触することがないので破壊を防止
し高い歩留まりを実現することができるとともに結合材
が配線の形成領域の少なくとも一部に重なるので重なり
分だけ基板面積を縮小できる。According to the present invention, in the bonding step, the distance maintaining member does not come into contact with the multilayer element, so that destruction can be prevented and a high yield can be realized. Therefore, the substrate area can be reduced by the overlap.
【００２６】[0026]
【発明の実施の形態】次に、本発明の第１の実施の形態
にかかる液晶表示パネルについて図面を参照して説明す
る。Next, a liquid crystal display panel according to a first embodiment of the present invention will be described with reference to the drawings.
【００２７】第１の実施の形態にかかる液晶表示パネル
は、例えばアクティブマトリックス駆動型の表示パネル
であり、１対の基板間に形成された様々な回路等により
構成されている。The liquid crystal display panel according to the first embodiment is, for example, an active matrix drive type display panel, and is composed of various circuits and the like formed between a pair of substrates.
【００２８】具体的には、図１（ａ）及び（ｂ）に示す
ように、画像表示部１、ゲートドライバ２、ドレインド
ライバ３、及び、シール部４が、ＴＦＴ基板５とカラー
フィルタが設けられた対向基板６との間に形成されてい
る。なお、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図
である。More specifically, as shown in FIGS. 1A and 1B, the image display section 1, the gate driver 2, the drain driver 3, and the seal section 4 are provided with a TFT substrate 5 and a color filter. And the opposing substrate 6 formed. FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG.
【００２９】画像表示部１は、対向基板６上に形成され
た透明な共通電極１１と、ＴＦＴ基板５上にマトリック
ス状に形成された複数の画素電極１２と、各画素電極１
２に個別に電圧を印加するためのＴＦＴ１３と、ＴＦＴ
基板５と対向基板６との間に封入された液晶（光学的手
段）５４と、から形成されている。The image display section 1 includes a transparent common electrode 11 formed on a counter substrate 6, a plurality of pixel electrodes 12 formed in a matrix on a TFT substrate 5, and a plurality of pixel electrodes 1.
A TFT 13 for individually applying a voltage to the TFT 2;
And a liquid crystal (optical means) 54 sealed between the substrate 5 and the counter substrate 6.
【００３０】また、ＴＦＴ基板５上には、ＴＦＴ１３の
ゲートに所定の電圧を供給するためのゲートライン（信
号線）１４が行方向に形成され、ＴＦＴ１３のソースに
所定の電圧を供給するためのドレインライン（信号線）
１５が列方向に形成されている。On the TFT substrate 5, a gate line (signal line) 14 for supplying a predetermined voltage to the gate of the TFT 13 is formed in the row direction, and a gate line (signal line) 14 for supplying a predetermined voltage to the source of the TFT 13 is formed. Drain line (signal line)
15 are formed in the column direction.
【００３１】ゲートドライバ２は、ＴＦＴ基板５上に形
成され、画像表示部１のゲートライン１４に接続されて
いる。ゲートドライバ２は、例えばシフトレジスタであ
り、トランジスタ（ＴＦＴ）や容量等のように導電膜及
び絶縁膜が積層された多層構造を有する素子（多層素
子）、抵抗のように１つの層から形成された単層素子、
及び、信号や電源の供給路となる配線等から形成され、
ＴＦＴ１３を行毎に順次走査する。具体的には、ゲート
ドライバ２は、図示せぬ制御回路から供給される制御信
号等に従って、ゲートライン１４に所定の電圧を供給
し、マトリックス状に配置されたＴＦＴ１３を行毎に順
次オンする。The gate driver 2 is formed on the TFT substrate 5 and is connected to the gate line 14 of the image display unit 1. The gate driver 2 is, for example, a shift register, and is formed of an element (multilayer element) having a multilayer structure in which a conductive film and an insulating film are stacked, such as a transistor (TFT) and a capacitor, and a single layer such as a resistor. Single-layer element,
And are formed from wiring and the like serving as supply paths for signals and power,
The TFT 13 is sequentially scanned for each row. Specifically, the gate driver 2 supplies a predetermined voltage to the gate line 14 according to a control signal or the like supplied from a control circuit (not shown), and sequentially turns on the TFTs 13 arranged in a matrix for each row.
【００３２】ドレインドライバ３は、単結晶シリコンか
らなる集積回路チップでありＴＦＴ基板５上に形成さ
れ、画像表示部１のドレインライン１５に接続されてい
る。ドレインドライバ３は、図示せぬ制御回路から供給
される制御信号等に従って、ドレインライン１５に所定
の電圧を供給する。これにより、行毎に順次導通状態と
なる上記画素電極１２のそれぞれに所定の電圧が印加さ
れ、所定の画像が表示される。The drain driver 3 is an integrated circuit chip made of single crystal silicon, is formed on the TFT substrate 5, and is connected to the drain line 15 of the image display unit 1. The drain driver 3 supplies a predetermined voltage to the drain line 15 according to a control signal or the like supplied from a control circuit (not shown). As a result, a predetermined voltage is applied to each of the pixel electrodes 12 that are sequentially turned on for each row, and a predetermined image is displayed.
【００３３】シール部４は、図１（ａ）に示すように、
画像表示部１及びゲートドライバ２を囲むように形成さ
れている。シール部４は、ＴＦＴ基板５と対向基板６と
を結合（接着）させるシール材４１から形成され、液晶
５４を基板間に封止する。また、シール材４１は、所定
サイズのギャップ材４２を複数含んでおり、ＴＦＴ基板
５と対向基板６との間隔を一定に保つ。なお、ギャップ
材４２のサイズは、ＴＦＴ基板５と対向基板６との間隔
に応じて設定される。[0033] As shown in FIG.
It is formed so as to surround the image display unit 1 and the gate driver 2. The sealing portion 4 is formed of a sealing material 41 for bonding (adhering) the TFT substrate 5 and the opposing substrate 6, and seals the liquid crystal 54 between the substrates. In addition, the sealing material 41 includes a plurality of gap materials 42 of a predetermined size, and keeps the distance between the TFT substrate 5 and the counter substrate 6 constant. The size of the gap material 42 is set according to the distance between the TFT substrate 5 and the counter substrate 6.
【００３４】上記構成の液晶表示パネルを製造する際、
ＴＦＴ基板５と対向基板６との圧着工程で、シール材４
１に含まれるギャップ材４２がゲートドライバ２の多層
素子に乗り上げないようにしなければならない。In manufacturing the liquid crystal display panel having the above structure,
In the pressure bonding process between the TFT substrate 5 and the counter substrate 6, the sealing material 4
It is necessary to prevent the gap material 42 included in 1 from running on the multilayer element of the gate driver 2.
【００３５】ギャップ材４２が多層素子上に乗っている
と、ＴＦＴ基板５と対向基板６とを結合する際の圧力に
より、多層素子が破壊されてしまう場合がある。多層素
子の中でも、ＴＦＴ等のアクティブ素子は、結合時の圧
力により層の間隔が変化し、その特性が大きく変化して
しまう。従って、多層素子、特にアクティブ素子上にギ
ャップ材４２が乗り上げないようにしなければならな
い。If the gap material 42 is on the multilayer element, the multilayer element may be broken by the pressure at which the TFT substrate 5 and the counter substrate 6 are joined. Among the multilayer devices, the active device such as a TFT changes the interval between layers due to the pressure at the time of coupling, and the characteristics thereof greatly change. Therefore, it is necessary to prevent the gap material 42 from running on the multilayer element, particularly the active element.
【００３６】例えば、シール材４１が充填されたＴＦＴ
基板５上に対向基板６を載置して圧着する場合、図２
（ａ）及び（ｂ）に示すように、圧着工程によりシール
材４１（シール部４）の領域が広がる。このため、ＴＦ
Ｔ基板５上にシール材４１を充填する際には、図３に示
すように、シール材４１の充填領域とゲートドライバ２
との間にマージン（例えば０．１９（ｍｍ）程度）を設
ける。これにより、上記圧着工程でギャップ材４２がゲ
ートドライバ２の多層素子に乗り上げて破壊してしまう
ことを防止できる。For example, a TFT filled with a sealing material 41
When the opposing substrate 6 is placed on the substrate 5 and pressure-bonded, FIG.
As shown in (a) and (b), the area of the sealing material 41 (the sealing portion 4) is expanded by the pressure bonding process. Therefore, TF
When filling the T substrate 5 with the sealing material 41, as shown in FIG.
(For example, about 0.19 (mm)). Thereby, it is possible to prevent the gap member 42 from running on the multilayer element of the gate driver 2 and being broken in the above-mentioned pressing step.
【００３７】なお、ＴＦＴ基板５上にシール材４１を充
填する際、上記と同様に、シール材４１の充填領域と画
像表示部１及びドレインドライバ３との間にマージンを
設けてもよい。このようにすると、上記圧着工程でギャ
ップ材４２が画像表示部１及びドレインドライバ３の回
路上に乗り上げてしまうことを防止できる。When filling the TFT substrate 5 with the sealing material 41, a margin may be provided between the filling region of the sealing material 41 and the image display section 1 and the drain driver 3 as described above. In this way, it is possible to prevent the gap material 42 from running on the circuit of the image display unit 1 and the drain driver 3 in the above-mentioned pressing step.
【００３８】以上のように、シール部４が画像表示部
１、ゲートドライバ２、及び、ドレインドライバ３に重
ならないように形成されているため、ギャップ材４２が
画像表示部１、ゲートドライバ２、及び、ドレインドラ
イバ３の回路上に乗り上げてしまうことがない。即ち、
画像表示部１、ゲートドライバ２、及び、ドレインドラ
イバ３の回路を、上記圧着工程で破損してしまうことを
防止できる。これにより、液晶表示パネルの高い歩留ま
りを実現することができる。As described above, since the seal portion 4 is formed so as not to overlap the image display portion 1, the gate driver 2, and the drain driver 3, the gap member 42 is formed by the image display portion 1, the gate driver 2, In addition, there is no possibility of running on the circuit of the drain driver 3. That is,
It is possible to prevent the circuits of the image display unit 1, the gate driver 2, and the drain driver 3 from being damaged in the above-mentioned pressing step. Thereby, a high yield of the liquid crystal display panel can be realized.
【００３９】次に、本発明の第２の実施の形態にかかる
液晶表示パネルについて図面を参照して説明する。図４
は、この実施の形態にかかる液晶表示パネルを備えたデ
ジタルスチルカメラの外観を示す斜視図である。図示す
るように、このデジタルスチルカメラは、カメラ本体部
１０１とレンズユニット部１０２とから構成されてい
る。Next, a liquid crystal display panel according to a second embodiment of the present invention will be described with reference to the drawings. FIG.
1 is a perspective view showing an external appearance of a digital still camera including a liquid crystal display panel according to the embodiment. As shown in the figure, the digital still camera includes a camera body 101 and a lens unit 102.
【００４０】カメラ本体部１０１は、その正面に表示部
１１０と、モード設定キー１１２ａとを備える。モード
設定キー１１２ａは、画像を撮影し、後述する画像メモ
リに記録する撮影モードと、記録された画像を再生する
再生モードとの切り換えを行うためのキーである。表示
部１１０は、液晶表示装置によって構成され、撮影モー
ド時には撮影前にレンズで捉えている画像を表示する
（モニタリングモード）ためのビューファインダとして
機能し、再生モード時には記録された画像を表示するた
めのディスプレイとして機能する。表示部１１０の構成
については、詳しく後述する。The camera main unit 101 has a display unit 110 and a mode setting key 112a on the front thereof. The mode setting key 112a is a key for switching between a shooting mode in which an image is shot and recorded in an image memory described later and a playback mode in which the recorded image is played. The display unit 110 is constituted by a liquid crystal display device, and functions as a viewfinder for displaying an image captured by a lens before shooting in the shooting mode (monitoring mode), and for displaying a recorded image in the playback mode. Functions as a display for The configuration of the display unit 110 will be described later in detail.
【００４１】カメラ本体部１０１は、また、その上面に
電源キー１１１と、シャッターキー１１２ｂと、「＋」
キー１１２ｃと、「−」キー１１２ｄと、シリアル入出
力端子１１３とを備える。電源キー１１１は、スライド
操作することによって、デジタルスチルカメラの電源を
オン／オフするためのキーである。The camera body 101 has a power key 111, a shutter key 112b, a "+"
A key 112c, a “−” key 112d, and a serial input / output terminal 113 are provided. The power key 111 is a key for turning on / off the power of the digital still camera by performing a slide operation.
【００４２】シャッターキー１１２ｂは、撮影モード時
に画像の記録を指示すると共に、再生モード時に選択内
容の決定を指示するためのキーである。「＋」キー１１
２ｃ及び「−」キー１１２ｄは、再生モード時に画像メ
モリに記録されている画像データから表示部１１０に表
示するための画像データを選択したり、記録／再生時の
条件設定のために用いられる。シリアル入出力端子１１
３は、外部の装置（パーソナルコンピュータ、プリンタ
など）との通信を行うためのケーブルを挿入するための
端子である。The shutter key 112b is a key for instructing recording of an image in the photographing mode and for deciding the selected contents in the reproducing mode. "+" Key 11
The 2c and "-" keys 112d are used to select image data to be displayed on the display unit 110 from image data recorded in the image memory in the reproduction mode, and to set conditions for recording / reproduction. Serial I / O terminal 11
Reference numeral 3 denotes a terminal for inserting a cable for communicating with an external device (a personal computer, a printer, or the like).
【００４３】レンズユニット部１０２は、撮影すべき画
像を結像するレンズを図の背面側に備える。レンズユニ
ット部１０２は、カメラ本体部１０１に結合した軸にを
中心に上下方向に３６０°回動可能に取り付けられてい
る。The lens unit 102 has a lens for forming an image to be photographed on the rear side in the figure. The lens unit 102 is attached to be rotatable 360 ° up and down around an axis connected to the camera body 101.
【００４４】図５は、図４のデジタルスチルカメラの回
路構成を示すブロック図である。図示するように、この
デジタルスチルカメラの回路は、表示部１１０と、キー
入力部１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、マ
トリクス状に複数の撮像画素が配列され、受光した光の
強度によって電荷を蓄積するＣＣＤ（Charge Coupled D
evice）１２１と、サンプルホールド回路１２２と、Ａ
／Ｄ変換器１２３と、垂直ドライバ１２４と、タイミン
グジェネレータ１２５と、カラープロセス回路１２６
と、ＤＭＡコントローラ１２７と、ＤＲＡＭ１２８と、
記録用メモリ１３０と、キー入力部１１２ａ、１１２
ｂ、１１２ｃ、１１２ｄからのコマンドに従ってに格納
されたプログラムを実行し、デジタルスチルカメラの各
回路部を制御するＣＰＵ（Central Processing Unit）
１３１と、画像圧縮伸長回路１３２と、ＶＲＡＭコント
ローラ１３３と、ＶＲＡＭ１３４と、デジタルビデオエ
ンコーダ１３５と、シリアル入出力端子１１３とを備え
る。FIG. 5 is a block diagram showing a circuit configuration of the digital still camera of FIG. As shown in the figure, the circuit of this digital still camera has a display unit 110, key input units 112a, 112b, 112c, 112d, and a plurality of imaging pixels arranged in a matrix, and accumulates electric charges according to the intensity of received light. CCD (Charge Coupled D)
evice) 121, sample and hold circuit 122, and A
/ D converter 123, vertical driver 124, timing generator 125, color process circuit 126
, A DMA controller 127, a DRAM 128,
Recording memory 130, key input units 112a, 112
b, CPU (Central Processing Unit) that executes a stored program according to commands from 112c and 112d and controls each circuit unit of the digital still camera.
131, an image compression / decompression circuit 132, a VRAM controller 133, a VRAM 134, a digital video encoder 135, and a serial input / output terminal 113.
【００４５】撮影モードにおける上記回路の動作状態を
説明する。撮影モードには２つの動作モードがあり、撮
影した画像を表示部１１０にて表示するモニタリングモ
ードと、撮影した画像を画像データとして記録する画像
記録モードと、に分けられる。The operation of the above circuit in the photographing mode will be described. There are two operation modes in the photographing mode, which are divided into a monitoring mode for displaying a photographed image on the display unit 110 and an image recording mode for recording the photographed image as image data.
【００４６】モニタリングモードでは、ＣＰＵ１３１が
予め設定された撮像周期毎にタイミングジェネレータ１
２５及びカラープロセス回路１２６を制御によりＣＣＤ
１２１を駆動し、ＣＣＤ１２１は垂直ドライバ１２４か
ら出力された駆動信号Ｓｐに基づいて撮影した画像の光
量に応じて変換された電気信号Ｓｅをサンプルホールド
回路１２２に順次出力する。In the monitoring mode, the CPU 131 operates the timing generator 1 every predetermined imaging cycle.
25 and the color process circuit 126 by controlling the CCD
The CCD 121 sequentially drives the sample and hold circuit 122 with the electric signal Se converted according to the light amount of the image captured based on the drive signal Sp output from the vertical driver 124.
【００４７】サンプルホールド回路１２２は、この電気
信号Ｓｅのうちの実効部分Ｓｅ’をＡ／Ｄ変換器１２３
に出力する。Ａ／Ｄ変換器１２３は、実効部分Ｓｅ’を
デジタルデータＳｄに変換してカラープロセス回路１２
６に出力し、カラープロセス回路１２６は、デジタルデ
ータＳｄから輝度／色差デジタルデータであるＹＵＶデ
ータをＤＭＡコントローラ１２７に出力する。ＤＭＡコ
ントローラ１２７は、ＹＵＶデータをＤＲＡＭ１２８に
記録・更新する。The sample-and-hold circuit 122 converts the effective portion Se 'of the electric signal Se into an A / D converter 123.
Output to The A / D converter 123 converts the effective portion Se ′ into digital data Sd and converts the effective portion Se ′ into digital data Sd.
6, the color process circuit 126 outputs YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller 127. The DMA controller 127 records and updates the YUV data in the DRAM 128.
【００４８】ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム分のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。また、デジタルビデ
オエンコーダ１３５は、一定周期毎にＶＲＡＭコントロ
ーラ１３３を介してＶＲＡＭ１３４より１フレーム分の
ＹＵＶデータを線順次で読み出してアナログビデオ信号
Ｓａを生成し、表示部１１０に出力する。The CPU 131 controls the DMA controller 12
1 frame of YUV data transferred from 7
The data is read from M128 and written to VRAM 134 via VRAM controller 133. Further, the digital video encoder 135 reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 in a line-sequential manner at regular intervals, generates an analog video signal Sa, and outputs the analog video signal Sa to the display unit 110.
【００４９】シリアル入出力端子１１３は、ＣＰＵ１３
１が外部機器とデータのシリアル転送を行うための入出
力端子である。キー入力部１１２ａ、１１２ｂ、１１２
ｃ、１１２ｄは、それぞれカメラ本体部１０１に配され
たモード設定キー１１２ａ、シャッターキー１１２ｂ、
「＋」キー１１２ｃ及び「−」キー１１２ｄから構成さ
れ、これらの各キーからの入力に従ったコマンドをＣＰ
Ｕ１３１に投入する。The serial input / output terminal 113 is connected to the CPU 13
Reference numeral 1 denotes an input / output terminal for performing serial transfer of data with an external device. Key input units 112a, 112b, 112
c and 112d are a mode setting key 112a, a shutter key 112b,
It is composed of a "+" key 112c and a "-" key 112d.
Put in U131.
【００５０】以下に、画像記録モードを説明する。まず
ＣＣＤ１２１がサンプルホールド回路１２２に電気信号
Ｓｅを出力し続けている状態で操作者がデジタルスチル
カメラのシャッターキー１１２ｂを押すことにより、Ｃ
ＰＵ１３１がタイミングジェネレータ１２５及びカラー
プロセス回路１２６を制御して転送動作が停止される。Hereinafter, the image recording mode will be described. First, the operator presses the shutter key 112b of the digital still camera while the CCD 121 continues to output the electric signal Se to the sample hold circuit 122.
The PU 131 controls the timing generator 125 and the color process circuit 126 to stop the transfer operation.
【００５１】そして、最後に転送された１フレーム分の
電気信号Ｓｅはモニタリングモードと同様に、サンプル
ホールド回路１２２、 Ａ／Ｄ変換器１２３、及びカラ
ープロセス回路１２６を介してＹＵＶデータに変換され
る。ＣＰＵ１３１は、このＹＵＶデータをＤＭＡコント
ローラ１２７を介して所定のフォーマットで読み出し、
画像圧縮伸長回路１３２に入力し圧縮させる。圧縮され
たデータは、記録用メモリ１３０で保存される。この保
存が終了後、ＣＰＵ１３１は、タイミングジェネレータ
１２５及びカラープロセス回路１２６を再び起動し、モ
ニタリングモードに自動的に戻る。The last transferred electric signal Se for one frame is converted into YUV data via the sample and hold circuit 122, the A / D converter 123, and the color process circuit 126, as in the monitoring mode. . The CPU 131 reads out the YUV data in a predetermined format via the DMA controller 127,
The image is input to the image compression / expansion circuit 132 and compressed. The compressed data is stored in the recording memory 130. After the saving is completed, the CPU 131 starts the timing generator 125 and the color process circuit 126 again, and automatically returns to the monitoring mode.
【００５２】再生モードでは、キー入力部１１２ａ、１
１２ｂ、１１２ｃ、１１２ｄでの操作に応じて、記録用
メモリ１３０で保存された圧縮データを画像圧縮伸長回
路１３２で伸長し、この圧縮を解凍された１フレーム分
のＹＵＶデータを画像圧縮伸長回路１３２から読み出
し、ＶＲＡＭコントローラ１３３を介してＶＲＡＭ１３
４に書き込む。In the reproduction mode, the key input sections 112a, 1
In accordance with the operations at 12b, 112c and 112d, the compressed data stored in the recording memory 130 is decompressed by the image compression / decompression circuit 132, and the decompressed YUV data for one frame is decompressed by the image compression / decompression circuit 132. From the VRAM 13 via the VRAM controller 133.
Write to 4.
【００５３】ＶＲＡＭ１３４に書き込まれた１フレーム
分のＹＵＶデータは、ビデオエンコーダ１３５で線順次
で読み出して変換され、アナログビデオ信号Ｓａとして
表示部１１０に出力される。また画像記録モードで撮影
が終了直後に再生モードに切り替わり、表示部１１０が
撮影した１フレーム分の画像を表示するように設定して
もよい。The YUV data for one frame written in the VRAM 134 is read out line by line by the video encoder 135, converted, and output to the display unit 110 as an analog video signal Sa. In the image recording mode, the mode may be switched to the reproduction mode immediately after the photographing is completed, and the display unit 110 may display the photographed image for one frame.
【００５４】図６は、図４、図５の表示部１１０の構成
を示すブロック図である。表示部１１０は、液晶表示装
置によって構成されるもので、クロマ回路２１１と、位
相比較器２１２と、レベルシフタ２１３と、液晶コント
ローラ２０１と、ゲートドライバ２０３及びドレインド
ライバ２０４を有する液晶パネル２０２と、を備える。FIG. 6 is a block diagram showing the configuration of the display unit 110 shown in FIGS. The display unit 110 includes a liquid crystal display device, and includes a chroma circuit 211, a phase comparator 212, a level shifter 213, a liquid crystal controller 201, and a liquid crystal panel 202 having a gate driver 203 and a drain driver 204. Prepare.
【００５５】モニタリングモード及び画像記録モードの
いずれにおいても、クロマ回路２１１はデジタルビデオ
エンコーダ１３５のアナログビデオ信号Ｓａからアナロ
グＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１を生成する。この
とき、アナログＲＧＢ信号Ｓ Ｒ１，ＳＧ１，ＳＢ１は、
液晶パネル２０２の視覚特性に合わせてガンマ補正が行
われている。In the monitoring mode and the image recording mode,
In any case, the chroma circuit 211 is a digital video
From the analog video signal Sa of the encoder 135,
RGB signal SR1, SG1, SB1Generate this
When the analog RGB signal S R1, SG1, SB1Is
Gamma correction is performed according to the visual characteristics of the liquid crystal panel 202.
Has been done.
【００５６】レベルシフタ２１３は、液晶を交流駆動す
るため、及び明るさを調整するためクロマ回路２１１で
生成されたアナログＲＧＢ信号ＳＲ１，ＳＧ１，ＳＢ１
の極性を１ラインまたは１フレーム毎に反転し、且つ振
幅の制御を行い、レベルシフト処理されたアナログＲＧ
Ｂ信号ＳＲ２，ＳＧ２，ＳＢ２を出力する。The level shifter 213 includes analog RGB signals S R1 , S G1 , and S B1 generated by the chroma circuit 211 for AC driving the liquid crystal and for adjusting brightness.
Is inverted for each line or frame, and the amplitude is controlled.
It outputs B signals S R2 , S G2 , S B2 .
【００５７】液晶コントローラ２０１は、発振回路を内
蔵し、クロマ回路２１１がアナログビデオ信号Ｓａから
同期分離処理により生成した垂直同期信号ＶＤが入力さ
れることにより垂直方向の同期をとり、水平同期信号Ｈ
Ｄと位相比較信号ＣＫＨによる位相比較器出力によりＰ
ＬＬ（Phase Locked Loop）を構成して水平方向の同期
をとる。そして、液晶コントローラ２０１は、極性反転
制御用信号ＣＫＦをレベルシフタ２１３に出力し、ドレ
インドライバ２０４に制御信号群ＤＣＮＴを出力し、ゲ
ートドライバ２０３に制御信号群ＧＣＮＴを出力する。The liquid crystal controller 201 has a built-in oscillation circuit. The chroma circuit 211 receives a vertical synchronization signal VD generated by the synchronization separation process from the analog video signal Sa to synchronize in the vertical direction.
D and P by the phase comparator output by the phase comparison signal CKH
An LL (Phase Locked Loop) is configured to synchronize in the horizontal direction. Then, the liquid crystal controller 201 outputs the polarity inversion control signal CKF to the level shifter 213, outputs the control signal group DCNT to the drain driver 204, and outputs the control signal group GCNT to the gate driver 203.
【００５８】液晶パネル２０２は、ｍ×ｎ個の画素によ
って構成されるアクティブマトリクス駆動のものであ
り、図７に示すように、一対の基板２２１、２４１間に
液晶（光学的手段）２２８を封入することによって構成
されている。The liquid crystal panel 202 is of an active matrix drive composed of m × n pixels. As shown in FIG. 7, a liquid crystal (optical means) 228 is sealed between a pair of substrates 221 and 241. It is constituted by doing.
【００５９】液晶パネル２０２の対向基板２２１には、
クロマ回路２１１で生成され、ＡＣレベル増幅及びＤＣ
レベル増幅されたコモン電圧ＶＣＯＭ（ＶＣＯＭはその
値を経時的に変位しても可）が印加されている共通電極
２２６が形成され、液晶パネル２０２の基板２４１に
は、画素に対応する画素電極２２９とアモルファスシリ
コンまたはポリシリコンからなる半導体層２４４を有す
る薄膜トランジスタ（ＴＦＴ）２０２ａとがマトリクス
状に配置されており、画素電極の間にはｎ本のゲートラ
インＧＬ１〜ＧＬｎとｍ本のドレインラインＤＬ１〜Ｄ
Ｌｍとがそれぞれ平行に形成されている。そして、ゲー
トラインＧＬ１〜ＧＬｎと平行してキャパシタラインＣ
Ｌ１〜ＣＬｎが設けられている。The counter substrate 221 of the liquid crystal panel 202 includes
AC level amplification and DC generated by the chroma circuit 211
A common electrode 226 to which a level-amplified common voltage V COM (V COM may be changed in its value over time) is formed, and a substrate 241 of the liquid crystal panel 202 has a pixel corresponding to the pixel. An electrode 229 and a thin film transistor (TFT) 202a having a semiconductor layer 244 made of amorphous silicon or polysilicon are arranged in a matrix, and n gate lines GL1 to GLn and m drain lines are provided between pixel electrodes. DL1 to D
Lm are formed in parallel with each other. The capacitor lines C are arranged in parallel with the gate lines GL1 to GLn.
L1 to CLn are provided.
【００６０】対向基板２２１には、基板２４１との対向
面側に赤、緑、青色の光をそれぞれ透過するカラーフィ
ルタ２２３が各々画素電極２２９に対応してマトリクス
状に配置され、カラーフィルタ２２３間には、遮光膜２
２４が配置されている。カラーフィルタ２２３上及び遮
光膜２２４上全面には、窒化シリコンからなる絶縁膜２
２５が覆われ、さらに絶縁膜２２６上には、ＩＴＯから
なる１枚の共通電極２２６が設けられ、共通電極２２６
上には、ラビング処理され液晶２２８を所定方向に初期
配向させるポリイミドからなる配向膜２２７が設けられ
ている。On the opposite substrate 221, color filters 223 that transmit red, green, and blue light, respectively, are arranged in a matrix corresponding to the pixel electrodes 229 on the surface facing the substrate 241. Has a light shielding film 2
24 are arranged. An insulating film 2 made of silicon nitride is formed on the entire surface of the color filter 223 and the light shielding film 224.
25, and a single common electrode 226 made of ITO is provided on the insulating film 226.
An alignment film 227 made of polyimide, which is rubbed and initially aligns the liquid crystal 228 in a predetermined direction, is provided thereon.
【００６１】透明基板２４１は、ドレインドライバ２０
４が設けられている一辺が対向基板２２１の対応する辺
より突出したガラス等の基板であり、画像表示部２１７
に、マトリクス状に配置された複数の画素電極２２９
と、ソース電極２４８が画素電極２２９に接続された薄
膜トランジスタ２０２ａと、が設けられ、素子領域２１
５（多層素子領域）及び配線領域２１６（非多層素子領
域）には、ゲートドライバ２０３が設けられ、シール材
４１が画像表示部２１７及び素子領域２１５を囲むとと
もに、配線領域２１６上に設けられている。ドレインド
ライバ２０４は、単結晶シリコンからなる集積回路チッ
プであり液晶２２８より厚いためシール材４１の外側の
基板２４１上に設けられている。そして対向基板２２１
と基板２４１の両外面にはそれぞれ偏光板２２２、２３
３が設けられている。The transparent substrate 241 is provided with the drain driver 20
4 is a substrate made of glass or the like protruding from a corresponding side of the counter substrate 221, and the image display unit 217.
And a plurality of pixel electrodes 229 arranged in a matrix.
And a thin film transistor 202 a having a source electrode 248 connected to the pixel electrode 229.
5 (multilayer element region) and the wiring region 216 (non-multilayer element region), the gate driver 203 is provided, and the sealing material 41 surrounds the image display portion 217 and the element region 215 and is provided on the wiring region 216. I have. The drain driver 204 is an integrated circuit chip made of single crystal silicon, and is provided on the substrate 241 outside the sealing material 41 because it is thicker than the liquid crystal 228. And the counter substrate 221
And polarizers 222 and 23 on both outer surfaces of the
3 are provided.
【００６２】液晶パネル２０２のＴＦＴ２０２ａのゲー
トはゲートラインＧＬ１〜ＧＬｎのいずれかに、ドレイ
ンはドレインラインＤＬ１〜ＤＬｍのいずれかに、ソー
スは画素電極２２９にそれぞれ接続され、画素容量２０
２ｂは、画素電極、共通電極間の液晶２２８で構成され
る。ドレインラインＤＬからの表示信号は、選択されて
いるゲートラインＧＬに対応するＴＦＴ２０２ａを介し
て画素容量２０２ｂに書き込まれる。画素容量２０２ｂ
に書き込まれた表示信号に従って液晶の配向状態が制御
され、液晶を透過する光の量が変化することによって画
像が表示される。The gate of the TFT 202a of the liquid crystal panel 202 is connected to one of the gate lines GL1 to GLn, the drain is connected to one of the drain lines DL1 to DLm, the source is connected to the pixel electrode 229, and
2b is composed of a liquid crystal 228 between the pixel electrode and the common electrode. The display signal from the drain line DL is written to the pixel capacitor 202b via the TFT 202a corresponding to the selected gate line GL. Pixel capacitance 202b
The orientation of the liquid crystal is controlled in accordance with the display signal written in the LCD, and an image is displayed by changing the amount of light transmitted through the liquid crystal.
【００６３】キャパシタ２０２ｃは、キャパシタライン
ＣＬ１〜ＣＬｎ、それに重なるゲート絶縁膜２４３及び
画素電極２２９から構成され、キャパシタラインＣＬ１
〜ＣＬｎには、キャパシタ電圧ＶＣＳが常時印加されて
いる。そして全ての共通電極にはライン毎に可変のコモ
ン電圧ＶＣＯＭが常時印加されている。The capacitor 202c includes capacitor lines CL1 to CLn, a gate insulating film 243 and a pixel electrode 229 overlapping the capacitor lines CL1 to CLn.
The -C1n, the capacitor voltage V CS is always applied. A variable common voltage VCOM is constantly applied to all the common electrodes for each line.
【００６４】ゲートドライバ２０３は、ｎ個の段ＲＳ
（１）〜ＲＳ（ｎ）から構成され、各段ＲＳは図８に示
すように６個の薄膜トランジスタで構成され、液晶コン
トローラ２０１から供給される制御信号群ＧＣＮＴ中の
クロック信号ＣＫ１、ＣＫ２及びｓｔａｒｔ信号ＩＮに
従って、ゲートラインＧＬ１〜ＧＬｎのいずれかを順次
選択して、アクティブ（オン状態）にする。ここでコン
トローラからの制御信号ＧＣＮＴとして、奇数番目の段
ＲＳ（１），ＲＳ（３），・・・には、クロック信号Ｃ
Ｋ１が供給されている。偶数番目の段ＲＳ（２），ＲＳ
（４），・・・には、クロック信号ＣＫ２が供給されて
いる。各段共に、コントローラから定電圧Ｖｓｓが供給
されている。信号ＣＫ１、ＣＫ２のハイレベルは＋１５
（Ｖ）、ローレベルは−１５（Ｖ）である。また、定電
圧Ｖｓｓのレベルは−１５（Ｖ）である。The gate driver 203 has n stages RS
Each of the stages RS is composed of six thin film transistors as shown in FIG. 8, and the clock signals CK1, CK2 and start in the control signal group GCNT supplied from the liquid crystal controller 201. According to the signal IN, any one of the gate lines GL1 to GLn is sequentially selected and activated (ON state). Here, as the control signal GCNT from the controller, the odd-numbered stages RS (1), RS (3),.
K1 is supplied. Even-numbered stages RS (2), RS
(4),... Are supplied with a clock signal CK2. Each stage is supplied with a constant voltage Vss from the controller. The high level of the signals CK1 and CK2 is +15
(V), the low level is -15 (V). The level of the constant voltage Vss is -15 (V).
【００６５】まず図９に示すように、１番目の段ＲＳ
（１）には、コントローラからスタート信号ＩＮが供給
される。スタート信号ＩＮのハイレベルは＋１５
（Ｖ）、ローレベルは−１５（Ｖ）である。２番目以降
の段ＲＳ（２）〜ＲＳ（ｎ）には、それぞれの前段ＲＳ
（１）〜ＲＳ（ｎ−１）からの出力信号ＯＵＴ１〜ＯＵ
Ｔｎ−１が供給される。さらに、各段ＲＳ（ｋ）（ｋ：
１〜ｎの整数）には、後ろの段ＲＳ（ｋ＋１）〜の出力
信号ＯＵＴｋ＋１（但し、最終段ＲＳ（ｎ）の場合は１
番目の段ＲＳ（１）の出力信号ＯＵＴ１がリセットパル
スとして供給される。なお、各段ＲＳ（１）〜ＲＳ
（ｎ）の出力信号ＯＵＴ１〜ＯＵＴｎは、ゲートライン
ＧＬ１〜ＧＬｎにそれぞれ出力される。First, as shown in FIG. 9, the first stage RS
In (1), a start signal IN is supplied from the controller. The high level of the start signal IN is +15
(V), the low level is -15 (V). The second and subsequent stages RS (2) to RS (n) have the respective preceding stages RS
(1) to output signals OUT1 to OU from RS (n-1)
Tn-1 is supplied. Further, each stage RS (k) (k:
The output signal OUTk + 1 of the subsequent stage RS (k + 1) to (the integer of 1 to n) is 1 (in the case of the last stage RS (n),
The output signal OUT1 of the first stage RS (1) is supplied as a reset pulse. In addition, each stage RS (1) to RS
The output signals OUT1 to OUTn of (n) are output to the gate lines GL1 to GLn, respectively.
【００６６】各段ＲＳ（１）〜ＲＳ（ｎ）は、上記した
ように、基本構成として６つのＴＦＴ２１、２２、２
３、２５、２６、２７を有している。ＴＦＴ２１、２
２、２３、２５、２６、２７は、いずれも基板２２１、
２４１間距離よりも高さが低いｎチャネルＭＯＳ型の電
界効果トランジスタで構成され、基板２４１上にゲート
絶縁膜２４３に窒化シリコンを用い、半導体層２４４に
アモルファスシリコンを用いている。As described above, each stage RS (1) to RS (n) has six TFTs 21, 22, 2,
3, 25, 26, 27. TFT21, 2
2, 23, 25, 26, and 27 are all substrates 221,
It is formed of an n-channel MOS field effect transistor having a height smaller than the distance between the gate electrodes 241, and silicon nitride is used for the gate insulating film 243 on the substrate 241 and amorphous silicon is used for the semiconductor layer 244.
【００６７】各段ＲＳ（ｋ）のＴＦＴ２１のゲート電極
及びドレイン電極は互いに前段ＲＳ（ｋ−１）のＴＦＴ
２５のソース電極に接続され、ＴＦＴ２１のソース電極
は、ＴＦＴ２２のゲート電極、ＴＦＴ２５のゲート電極
及びＴＦＴ２７のドレイン電極に接続されている。ＴＦ
Ｔ２２のドレイン電極は、ＴＦＴ２３のソース電極及び
ＴＦＴ２６のゲート電極に接続され、ＴＦＴ２２のソー
ス電極、ＴＦＴ２７のソース電極及びＴＦＴ２６のソー
ス電極には定電圧Ｖｓｓが供給されている。The gate electrode and the drain electrode of the TFT 21 of each stage RS (k) are connected to the TFT of the preceding stage RS (k−1).
The source electrode of the TFT 21 is connected to the gate electrode of the TFT 22, the gate electrode of the TFT 25, and the drain electrode of the TFT 27. TF
The drain electrode of T22 is connected to the source electrode of TFT23 and the gate electrode of TFT26, and the constant voltage Vss is supplied to the source electrode of TFT22, the source electrode of TFT27 and the source electrode of TFT26.
【００６８】そして、ＴＦＴ２３のゲート電極及びドレ
イン電極には定電圧Ｖｓｓより高電位の基準電圧Ｖｄｄ
が供給され、奇数段のＴＦＴ２５のドレイン電極にはク
ロック信号ＣＫ１が供給され、偶数段のＴＦＴ２５のド
レイン電極にはクロック信号ＣＫ２が供給され、各段の
ＴＦＴ２５のソース電極はＴＦＴ２６のドレイン電極に
接続されている。ＴＦＴ２７のゲート電極には、次段の
出力信号ＯＵＴｋ＋１が配線２５５を介し入力される。
ここで、１段目以外の奇数番目の段ＲＳ（ｋ）を例とし
て、各段ＲＳ（１）〜ＲＳ（ｎ）の機能を説明する。The gate and drain electrodes of the TFT 23 have a reference voltage Vdd higher than the constant voltage Vss.
The clock signal CK1 is supplied to the drain electrode of the odd-numbered TFT 25, the clock signal CK2 is supplied to the drain electrode of the even-numbered TFT 25, and the source electrode of the TFT 25 of each stage is connected to the drain electrode of the TFT 26. Have been. The output signal OUTk + 1 of the next stage is input to the gate electrode of the TFT 27 via the wiring 255.
Here, the function of each of the stages RS (1) to RS (n) will be described by taking an odd-numbered stage RS (k) other than the first stage as an example.
【００６９】ＴＦＴ２１のゲート電極とドレイン電極と
には、前の段ＲＳ（ｋ−１）からの出力信号ＯＵＴｋ−
１が供給される。ＴＦＴ２１は、ハイレベルの出力信号
ＯＵＴｋ−１が供給されたときにオンし、この出力信号
ＯＵＴｋ−１によりドレイン電極とソース電極との間に
電流が流れることによって、ＴＦＴ２１のソース電極と
ＴＦＴ２２、２５のゲート電極との間の配線２６１の電
圧Ｖａを上昇させる。The output signal OUTk- from the previous stage RS (k-1) is connected to the gate electrode and the drain electrode of the TFT 21.
1 is supplied. The TFT 21 is turned on when the high-level output signal OUTk-1 is supplied, and a current flows between the drain electrode and the source electrode by the output signal OUTk-1. The voltage Va of the wiring 261 between the gate electrode and the gate electrode is increased.
【００７０】ＴＦＴ２３のゲート電極とドレイン電極と
には、基準電圧Ｖｄｄが供給されているので、ＴＦＴ２
３は、基準電圧Ｖｄｄを分圧する負荷としての機能を有
する。The reference voltage Vdd is supplied to the gate electrode and the drain electrode of the TFT 23.
Reference numeral 3 has a function as a load for dividing the reference voltage Vdd.
【００７１】ＴＦＴ２２は、配線２６１の電圧Ｖａがロ
ー電位のときにオフ状態となり、ＴＦＴ２３を介して供
給された基準電圧Ｖｄｄにより配線２６２の電圧Ｖｂは
上昇する。また、ＴＦＴ２２は、配線２６１に電荷がチ
ャージされているときにオン状態となり、ドレイン電極
とソース電極との間に貫通電流を流させる。ここで、Ｔ
ＦＴ２２、２３は、いわゆるＥＥ型の構成となっている
ため、ＴＦＴ２３が完全なオフ抵抗とならないことで配
線２６２に蓄積された電荷が完全にディスチャージされ
ないことがあるが、ＴＦＴ２６の閾値電圧よりも十分に
低い電圧となる。The TFT 22 is turned off when the voltage Va of the wiring 261 is at a low potential, and the voltage Vb of the wiring 262 is increased by the reference voltage Vdd supplied via the TFT 23. The TFT 22 is turned on when the wiring 261 is charged with electric charge, and allows a through current to flow between the drain electrode and the source electrode. Where T
Since the FTs 22 and 23 have a so-called EE-type configuration, the charge accumulated in the wiring 262 may not be completely discharged because the TFT 23 does not have a complete off-resistance. Voltage.
【００７２】ＴＦＴ２５のドレイン電極には、信号ＣＫ
１が供給される。ＴＦＴ２５は、配線２６１の電圧Ｖａ
がハイのとき（すなわち、ＴＦＴ２６がオフ状態のと
き）にオン状態となり、入力された信号ＣＫ１によりゲ
ート電極とソース電極と並びにそれらの間のゲート絶縁
膜からなる寄生容量へのチャージアップや、ゲート電極
とドレイン電極と並びにそれらの間のゲート絶縁膜によ
る寄生容量がオン電流によりチャージアップされること
により配線２６１の電圧Ｖａが上昇しゲート飽和電圧に
まで達するとソース−ドレイン電流がほぼ飽和するの
で、出力信号ＯＵＴｋは、迅速にクロック信号ＣＫ１と
ほぼ同電位となる。ＴＦＴ２５は、また、配線２６１の
電圧Ｖａがローのとき（すなわち、ＴＦＴ２６がオン状
態のとき）にオフ状態となり、ドレイン電極に供給され
た信号ＣＫ１の出力を遮断する。The signal CK is applied to the drain electrode of the TFT 25.
1 is supplied. The TFT 25 has a voltage Va of the wiring 261.
Is high (ie, when the TFT 26 is off), the input signal CK1 causes the gate electrode and the source electrode to charge up to the parasitic capacitance formed by the gate insulating film therebetween, Since the parasitic capacitance due to the electrode and the drain electrode and the gate insulating film between them is charged up by the ON current, the voltage Va of the wiring 261 rises and when the voltage reaches the gate saturation voltage, the source-drain current is almost saturated. , Output signal OUTk quickly becomes almost the same potential as clock signal CK1. The TFT 25 is turned off when the voltage Va of the wiring 261 is low (that is, when the TFT 26 is on), and cuts off the output of the signal CK1 supplied to the drain electrode.
【００７３】ＴＦＴ２６のドレイン電極には、定電圧Ｖ
ｓｓが供給される。ＴＦＴ２６は、配線２６２の電圧Ｖ
ｂがローのとき（すなわち、ＴＦＴ２５がオン状態のと
き）にオフ状態となり、ＴＦＴ２５のソース電極から出
力された信号のレベルを当該段の出力信号ＯＵＴｋとし
て出力させる。ＴＦＴ２６は、また、配線２６２の電圧
Ｖｂがハイのとき（すなわち、ＴＦＴ２５がオフ状態の
とき）にオン状態となり、ドレイン電極に供給された定
電圧Ｖｓｓのレベルをソース電極から当該段の出力信号
ＯＵＴｋとして出力させる。A constant voltage V is applied to the drain electrode of the TFT 26.
ss is supplied. The TFT 26 has a voltage V
When b is low (that is, when the TFT 25 is on), the transistor is turned off, and the level of the signal output from the source electrode of the TFT 25 is output as the output signal OUTk of the stage. The TFT 26 is turned on when the voltage Vb of the wiring 262 is high (that is, when the TFT 25 is off), and changes the level of the constant voltage Vss supplied to the drain electrode from the source electrode to the output signal OUTk of the stage in question. Output.
【００７４】ＴＦＴ２７のゲート電極には、後ろの段Ｒ
Ｓ（ｋ＋１）の出力信号ＯＵＴｋ＋１が供給される。Ｔ
ＦＴ２７は、ゲート電極に供給される出力信号ＯＵＴｋ
＋１がハイレベルになったときにオンし、配線２６１に
蓄積された電荷をディスチャージさせる。The gate electrode of the TFT 27 is connected to the rear stage R
An output signal OUTk + 1 of S (k + 1) is supplied. T
The FT 27 outputs the output signal OUTk supplied to the gate electrode.
It is turned on when +1 goes to a high level, and the electric charge accumulated in the wiring 261 is discharged.
【００７５】なお、偶数番目の段ＲＳ（ｋ）において
は、ＴＦＴ２５のドレイン電極にクロック信号ＣＫ２
が、クロック信号ＣＫ１の代わりにコントローラから供
給される。また、１番目の段ＲＳ（１）においては、Ｔ
ＦＴ２１のゲート電極及びドレイン電極にスタート信号
ＩＮが、前の段の出力信号の代わりにコントローラから
供給される。最後の段ＲＳ（ｎ）においては、ＴＦＴ２
７のゲート電極に１番目の段ＲＳ（１）の出力信号ＯＵ
Ｔ１が、供給される。In the even-numbered stage RS (k), the clock signal CK2 is supplied to the drain electrode of the TFT 25.
Is supplied from the controller instead of the clock signal CK1. In the first stage RS (1), T
The start signal IN is supplied from the controller to the gate electrode and the drain electrode of the FT 21 instead of the output signal of the previous stage. In the last stage RS (n), TFT2
7 to the output signal OU of the first stage RS (1)
T1 is provided.
【００７６】シフトレジスタを構成するＴＦＴ２１、２
２、２３、２５、２６、２７並びに画素ＴＦＴ２０２ａ
は、図１０に示すように、透明基板２４１上に形成され
たアルミ合金又はクロム合金よりなるゲート電極２４２
と、ゲート電極２４２上に形成された窒化シリコンより
なるゲート絶縁膜２４３と、ゲート絶縁膜２４３上にゲ
ート電極２４２と対向して形成されたアモルファスシリ
コン又はポリシリコンからなる半導体層２４４と、半導
体層２４４上に形成された窒化シリコンからなるブロッ
キング層２４５と、ブロッキング層２４５の一端上から
半導体層２４４上に跨って設けられたｎ型不純物がドー
プされたアモルファスシリコンまたはポリシリコンから
なるｎ型半導体層２４６ａと、ブロッキング層２４５の
他端上から半導体層２４４上に跨って設けられたｎ型不
純物がドープされたアモルファスシリコンまたはポリシ
リコンからなるｎ型半導体層２４６ｂと、ｎ型半導体層
２４６ａ、２４６ｂ上からゲート絶縁膜２４３上にわた
って形成されたアルミ合金又はクロム合金よりなるドレ
イン電極２４７、ソース電極２４８と、から構成され、
全てのＴＦＴは同一材料を同一工程で一括してパターニ
ングされて形成される。そしてゲート絶縁膜２４３上及
びソース、ドレイン電極２４７、２４８上を覆うように
窒化シリコンからなる層間絶縁膜２４９が形成され、層
間絶縁膜２４９上及び画素電極２２９上に配向膜２５０
が形成されている。The TFTs 21 and 2 constituting the shift register
2, 23, 25, 26, 27 and the pixel TFT 202a
Is a gate electrode 242 made of an aluminum alloy or a chromium alloy formed on a transparent substrate 241 as shown in FIG.
A gate insulating film 243 made of silicon nitride formed on the gate electrode 242; a semiconductor layer 244 made of amorphous silicon or polysilicon formed on the gate insulating film 243 so as to face the gate electrode 242; A blocking layer 245 made of silicon nitride formed on the semiconductor layer 244, and an n-type semiconductor layer made of amorphous silicon or polysilicon doped with an n-type impurity provided over the semiconductor layer 244 from one end of the blocking layer 245. 246a, an n-type semiconductor layer 246b made of amorphous silicon or polysilicon doped with an n-type impurity and provided over the semiconductor layer 244 from the other end of the blocking layer 245, and the n-type semiconductor layers 246a and 246b. Formed over the gate insulating film 243 from the A drain electrode 247 made of unalloyed or chromium alloy, is composed of a source electrode 248,
All the TFTs are formed by patterning the same material at the same time in the same process. Then, an interlayer insulating film 249 made of silicon nitride is formed so as to cover the gate insulating film 243 and the source and drain electrodes 247 and 248, and the alignment film 250 is formed on the interlayer insulating film 249 and the pixel electrode 229.
Is formed.
【００７７】画素ＴＦＴ２０２ａは、ｎ型半導体層２４
６ａ、２４６ｂとソース、ドレイン電極２４７、２４８
との間に画素電極２２９の一端が介在している点のみＴ
ＦＴ２１〜２３、２５〜２７と異なる。The pixel TFT 202a is composed of the n-type semiconductor layer 24
6a, 246b and source / drain electrodes 247, 248
Only at the point where one end of the pixel electrode 229 is interposed between
FTs 21 to 23 and 25 to 27 are different.
【００７８】ゲートドライバ２０３は、図１１に示すよ
うに、素子領域２１５（多層素子領域）及び配線領域２
１６（非多層素子領域）に跨って形成されており、素子
領域２１５には、ＴＦＴ２１、２２、２３、２５、２
６、２７から構成される段ＲＳ（１）〜ＲＳ（ｎ）が設
けられ、それぞれゲートラインＧＬ１〜ＧＬｎに選択信
号を供給する。段ＲＳ（ｎ）の隣には段ＲＳ（ｎ）のＴ
ＦＴ２７のスイッチ用としてＲＳ（ｎ＋１）が設けら
れ、ＴＦＴ２７がオン状態になると段ＲＳ（ｎ）のＴＦ
Ｔ２１のソースとＴＦＴ２５のゲートとの間の電圧をデ
ィスチャージする。As shown in FIG. 11, the gate driver 203 includes an element region 215 (multi-layer element region) and a wiring region 2.
16 (non-multilayer element region), and TFTs 21, 22, 23, 25, 2
There are provided stages RS (1) to RS (n) composed of 6 and 27, and supply selection signals to the gate lines GL1 to GLn, respectively. Next to the stage RS (n) is the T of the stage RS (n).
RS (n + 1) is provided for switching the FT 27, and when the TFT 27 is turned on, the TF of the stage RS (n) is turned on.
The voltage between the source of T21 and the gate of the TFT 25 is discharged.
【００７９】一方、配線領域２１６には、ＴＦＴ２２、
２３、２５、２６、２７に適宜、定電圧Ｖｓｓを供給す
る第１配線２５１、クロック信号ＣＫ１を供給する第２
配線２５２、クロック信号ＣＫ２を供給する第３配線２
５３、基準電圧Ｖｄｄを供給する第４配線２５４が設け
られている。第１配線２５１、第２配線２５２、第３配
線２５３、及び第４配線２５４はいずれもＴＦＴ２１、
２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの
ソース、ドレイン電極２４７、２４８と同一の金属膜を
パターニングすることにより得られており、その上方に
は層間絶縁膜２４９及び配向膜２５０を介してギャップ
材４２が内部に分散されたシール材４１が設けられてい
る。ここで第１配線２５１、第２配線２５２、第３配線
２５３、及び第４配線２５４の頭頂部は、ＴＦＴ２１、
２２、２３、２５、２６、２７並びにＴＦＴ２０２ａの
頭頂部よりも低く且つ薄い半導体層２４４等がないため
に、基板２２１と基板２４１の貼付時に第１配線２５
１、第２配線２５２、第３配線２５３、及び第４配線２
５４に力が加わってもギャップ材４２に押しつぶされて
断線することはなく、ＴＦＴ２１、２２、２３、２５、
２６、２７が素子破壊されることもない。On the other hand, in the wiring region 216, the TFT 22
First wiring 251 for supplying constant voltage Vss to 23, 25, 26, 27 as appropriate, and second wiring 251 for supplying clock signal CK1.
Wiring 252, third wiring 2 for supplying clock signal CK2
53, a fourth wiring 254 for supplying the reference voltage Vdd is provided. Each of the first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254 includes the TFT 21,
22, 23, 25, 26, 27, and the same metal film as the source and drain electrodes 247, 248 of the TFT 202 a are obtained by patterning, and a gap is formed thereover via an interlayer insulating film 249 and an alignment film 250. A sealing material 41 in which a material 42 is dispersed is provided. Here, the tops of the first wiring 251, the second wiring 252, the third wiring 253, and the fourth wiring 254 are the TFT 21,
22, 23, 25, 26, 27 and the first wiring 25 when the substrates 221 and 241 are attached to each other because there is no semiconductor layer 244 or the like which is lower and thinner than the top of the TFT 202 a.
1, second wiring 252, third wiring 253, and fourth wiring 2
Even if a force is applied to 54, it is not crushed by the gap material 42 and does not break, and the TFTs 21, 22, 23, 25,
The elements 26 and 27 are not destroyed.
【００８０】このように第１配線２５１、第２配線２５
２、第３配線２５３、及び第４配線２５４の上方にシー
ル材４１を設けたので基板２４１のシール材４１の外側
の額縁を狭くすることができ、液晶パネル２０２を小型
にすることができる。また、ＴＦＴ２１、２２、２３、
２５、２６、２７は液晶２２８とともにシール材４１と
基板２２１、２４１により囲まれて保護されているので
直接接触することによる素子破壊を防止できる。なお、
図１２に示すように、素子領域２１５を配線領域２１６
の外側、すなわちシール材４１の外側に設けることも可
能であるが、ゲートラインＧＬ１〜ＧＬｎと第１配線２
５１、第２配線２５２、第３配線２５３、及び第４配線
２５４との交差領域で寄生容量が発生してしまうこと
や、直接接触することによる素子破壊の恐れがある。As described above, the first wiring 251 and the second wiring 25
Since the sealing material 41 is provided above the second, third and fourth wirings 253 and 254, the frame outside the sealing material 41 of the substrate 241 can be narrowed, and the liquid crystal panel 202 can be downsized. Also, TFTs 21, 22, 23,
The elements 25, 26, and 27 are surrounded and protected by the sealing material 41 and the substrates 221 and 241 together with the liquid crystal 228, so that element breakage due to direct contact can be prevented. In addition,
As shown in FIG. 12, the element region 215 is
, That is, outside the sealing material 41, the gate lines GL1 to GLn and the first wiring 2
There is a possibility that a parasitic capacitance will be generated in an intersecting region with the first wiring 51, the second wiring 252, the third wiring 253, and the fourth wiring 254, and that an element may be broken due to direct contact.
【００８１】ドレインドライバ２０４は、シフトレジス
タと、レベルシフタと、サンプルホールドバッファと、
マルチプレクサとから構成される。ドレインドライバ２
０４のシフトレジスタは、液晶パネル２０２の水平方向
の画素数に対応するｍ段構成のもので、制御信号群ＤＣ
ＮＴのうちのクロック信号、反転クロック信号及びスタ
ート信号が入力されてアナログＲＧＢ信号のサンプリン
グを行うためのサンプリング信号を生成する。The drain driver 204 includes a shift register, a level shifter, a sample and hold buffer,
And a multiplexer. Drain driver 2
The shift register 04 has an m-stage configuration corresponding to the number of pixels in the horizontal direction of the liquid crystal panel 202, and includes a control signal group DC
The clock signal, the inverted clock signal, and the start signal of the NT are input to generate a sampling signal for sampling an analog RGB signal.
【００８２】レベルシフタは、サンプリング信号をサン
プルホールドバッファの動作レベルに変換するための回
路である。マルチプレクサは、制御信号群ＤＣＮＴのう
ちの配列信号に基づいてレベルシフタ２１３からのアナ
ログビデオ信号ＳＲ２，ＳＧ ２，ＳＢ２を各ラインの画
素のＲＧＢ配列に応じた順番に整列させて出力する。サ
ンプルホールドバッファは、レベルシフタからのサンプ
リング信号に基づいてアナログビデオ信号ＳＲ２，Ｓ
Ｇ２，ＳＢ２をバッファで増幅してドレインラインＤＬ
１〜ＤＬｍに出力する。The level shifter is a circuit for converting a sampling signal into an operation level of a sample hold buffer. Multiplexer analog video signal S R2, S G 2, S B2 are aligned in the order corresponding to the RGB arrangement of the pixels of each line output from the level shifter 213 on the basis of the sequence signal of the control signal group DCNT. The sample-and-hold buffer controls the analog video signals S R2 , S R based on the sampling signal from the level shifter.
G2 and SB2 are amplified by a buffer and drain lines DL
1 to DLm.
【００８３】以下、この実施の形態にかかるデジタルス
チルカメラの動作について、説明する。モード設定キー
１１２ａの操作により、デジタルスチルカメラのモード
が撮影モード（モニタリングモード及び画像記録モー
ド）に設定されている場合には、レンズによって結像さ
れた画像に応じてＣＣＤ１２１の各画素が蓄積した電荷
に対応する電気信号Ｓｅが垂直ドライバ１２４から供給
される駆動信号に従ってサンプルホールド回路１２２に
順次入力され、実効部分のアナログ電気信号Ｓｅ’とし
てＡ／Ｄ変換器１２３に入力される。アナログ電気信号
Ｓｅ’は、Ａ／Ｄ変換器１２３によりデジタルの画像デ
ータＳｄに変換されてカラープロセス回路１２６に供給
される。The operation of the digital still camera according to this embodiment will be described below. When the mode of the digital still camera is set to a shooting mode (monitoring mode and image recording mode) by operating the mode setting key 112a, each pixel of the CCD 121 is accumulated according to the image formed by the lens. The electric signal Se corresponding to the electric charge is sequentially input to the sample-and-hold circuit 122 in accordance with the drive signal supplied from the vertical driver 124, and is input to the A / D converter 123 as an effective analog electric signal Se '. The analog electric signal Se ′ is converted into digital image data Sd by the A / D converter 123 and supplied to the color process circuit 126.
【００８４】カラープロセス回路１２６はデジタルデー
タＳｄから輝度／色差デジタルデータであるＹＵＶデー
タをＤＭＡコントローラ１２７に出力し、ＤＭＡコント
ローラ１２７は、 ＹＵＶデータをＤＲＡＭ１２８に記
録・更新する。The color process circuit 126 outputs YUV data, which is luminance / color difference digital data, from the digital data Sd to the DMA controller 127. The DMA controller 127 records and updates the YUV data in the DRAM 128.
【００８５】ＣＰＵ１３１は、ＤＭＡコントローラ１２
７から転送された１フレーム毎のＹＵＶデータをＤＲＡ
Ｍ１２８から読み出し、ＶＲＡＭコントローラ１３３を
介してＶＲＡＭ１３４に書き込む。The CPU 131 controls the operation of the DMA controller 12.
DRA the YUV data for each frame transferred from
The data is read from M128 and written to VRAM 134 via VRAM controller 133.
【００８６】そして、デジタルビデオエンコーダ１３５
は、一定周期毎にＶＲＡＭコントローラ１３３を介して
ＶＲＡＭ１３４より１フレーム分のＹＵＶデータを線順
次で読み出してアナログビデオ信号Ｓａを生成し、表示
部１１０に出力し、表示部１１０で表示される。ここ
で、シャッターキー１１２ｂが操作されると、ＣＰＵ１
３１からの指示に従ってＣＰＵ１３１がタイミングジェ
ネレータ１２５及びカラープロセス回路１２６を制御し
て転送動作が停止される。Then, the digital video encoder 135
The line-sequentially reads out one frame of YUV data from the VRAM 134 via the VRAM controller 133 at regular intervals, generates an analog video signal Sa, outputs the analog video signal Sa to the display unit 110, and is displayed on the display unit 110. Here, when the shutter key 112b is operated, the CPU 1
The CPU 131 controls the timing generator 125 and the color process circuit 126 in accordance with the instruction from 31 to stop the transfer operation.
【００８７】そして、最後に転送された１フレーム分の
電気信号Ｓｅが、サンプルホールド回路１２２、Ａ／Ｄ
変換器１２３、及びカラープロセス回路１２６を介して
ＹＵＶデータに変換される。ＹＵＶデータは、ＤＭＡコ
ントローラ１２７を介して所定のフォーマットで読み出
し、画像圧縮伸長回路１３２に入力し圧縮され、記録用
メモリ１３０で保存される。Then, the electric signal Se for the last frame transferred for one frame is supplied to the sample / hold circuit 122 and the A / D
The data is converted into YUV data via the converter 123 and the color process circuit 126. The YUV data is read in a predetermined format via the DMA controller 127, input to the image compression / decompression circuit 132, compressed, and stored in the recording memory 130.
【００８８】一方、モード設定キー１１２ａの操作によ
り、デジタルスチルカメラのモードが再生モードに設定
されている場合には、ＣＰＵ１３１は、「＋」キー１１
２ｃまたは「−」キー１１２ｄの操作によって指示され
た圧縮画像データを記録用メモリ１３０から読み出し、
画像圧縮伸長回路１３２で伸長され、ＶＲＡＭコントロ
ーラ１３３の制御によりＶＲＡＭ１３４に書き込まれ
る。この書き込まれたＹＵＶデータは、デジタルビデオ
エンコーダ１３５によりアナログ化され、アナログビデ
オ信号Ｓａとして表示部１１０に出力される。On the other hand, when the mode of the digital still camera is set to the reproduction mode by operating the mode setting key 112a, the CPU 131 sets the “+” key 11
2c or reads out the compressed image data designated by the operation of the "-" key 112d from the recording memory 130,
The image data is decompressed by the image compression / decompression circuit 132 and written into the VRAM 134 under the control of the VRAM controller 133. The written YUV data is converted into an analog signal by the digital video encoder 135 and output to the display unit 110 as an analog video signal Sa.
【００８９】アナログビデオ信号Ｓａはクロマ回路２１
１に入力され、ガンマ補正されたアナログビデオ信号Ｓ
Ｒ１，ＳＧ１，ＳＢ１、垂直同期信号ＶＤ及び水平同期
信号ＨＤに分離される。位相比較器２１２は、クロマ回
路２１１からの水平同期信号ＨＤ及び液晶コントローラ
２０１からの位相比較信号ＣＫＨにより水平方向のタイ
ミングを測り液晶コントローラ２０１に出力する。The analog video signal Sa is supplied to the chroma circuit 21.
1 and the gamma-corrected analog video signal S
R1 , SG1 , SB1 , a vertical synchronizing signal VD and a horizontal synchronizing signal HD. The phase comparator 212 measures the timing in the horizontal direction based on the horizontal synchronization signal HD from the chroma circuit 211 and the phase comparison signal CKH from the liquid crystal controller 201, and outputs the timing to the liquid crystal controller 201.
【００９０】液晶コントローラ２０１は、これらの信号
に応じて、ドレインドライバ２０４に制御信号群ＤＣＮ
Ｔを出力するとともに、ゲートドライバ２０３に制御信
号群ＧＣＮＴを出力する。液晶コントローラ２０１から
の極性反転制御用信号ＣＫＦに基づき、クロマ回路２１
１から出力されたアナログビデオ信号ＳＲ１，ＳＧ１，
ＳＢ１は、レベルシフタ２１３で１ラインまたは１フレ
ーム毎に極性反転される。この適宜反転されたアナログ
ビデオ信号ＳＲ２，ＳＧ２，ＳＢ２は、制御信号群ＤＣ
ＮＴに応じてドレインドライバ２０４に入力される。The liquid crystal controller 201 sends a control signal group DCN to the drain driver 204 in accordance with these signals.
T, and a control signal group GCNT to the gate driver 203. Chroma circuit 21 based on polarity inversion control signal CKF from liquid crystal controller 201
1, the analog video signals S R1 , S G1 ,
S B1 is polarity inverted every line or frame level shifter 213. The appropriately inverted analog video signals S R2 , S G2 , and S B2 are used as control signal groups DC.
It is input to the drain driver 204 according to NT.
【００９１】液晶コントローラ２０１が生成した制御信
号群ＧＣＮＴ中のｓｔａｒｔ信号ＩＮがゲートドライバ
２０３に供給されることによって、ゲートドライバ２０
３が動作を開始する。The start signal IN in the control signal group GCNT generated by the liquid crystal controller 201 is supplied to the gate driver 203 so that the gate driver 20
3 starts operation.
【００９２】液晶コントローラ２０１からは、クロック
信号が順次供給され、このとき、ゲートラインＧＬ１本
毎に出力されるスタート信号により各段にサンプリング
信号が転送される。転送されたサンプリング信号は、レ
ベルシフタにより動作レベルに変換し、順次出力され
る。A clock signal is sequentially supplied from the liquid crystal controller 201. At this time, a sampling signal is transferred to each stage by a start signal output for each gate line GL. The transferred sampling signal is converted into an operation level by a level shifter, and is sequentially output.
【００９３】アナログビデオ信号ＳＲ２，ＳＧ２，Ｓ
Ｂ２は、マルチプレクサにパラで入力され、制御信号群
ＤＣＮＴのうちの配列信号に基づいて各ラインの画素の
ＲＧＢ配列に応じた順番に整列させて出力される。マル
チプレクサから出力されたアナログビデオ信号ＳＲ２，
ＳＧ２，ＳＢ２は、レベルシフタからのサンプリング信
号に応じてサンプルホールドバッファ内で順次サンプリ
ングされ、内部のバッファーを介してドレインラインＤ
Ｌ１〜ＤＬｍにパラ出力される。The analog video signals S R2 , S G2 , S
B2 is input to the multiplexer in para, and is arranged and output in an order according to the RGB arrangement of the pixels of each line based on the arrangement signal of the control signal group DCNT. The analog video signal S R2 output from the multiplexer,
SG2 and SB2 are sequentially sampled in the sample-and-hold buffer according to the sampling signal from the level shifter, and are drained through the internal buffer.
It is para-output to L1 to DLm.
【００９４】ドレインラインＤＬ１〜ＤＬｍにそれぞれ
供給された表示信号は、ゲートドライバ２０３による選
択に従ってオンされているＴＦＴ２０２ａを介して画素
容量２０２ｂに、１水平期間の間で書き込まれる。表示
部１１０は、以上のような動作を繰り返すことによっ
て、液晶パネル２０２の各画素の画素容量２０２ｂに表
示信号を書き込んでいく。この表示信号に応じて液晶の
配向状態が変化し、「暗」または「明」で各画素が表さ
れている画像が液晶パネル２０２に表示される。The display signals supplied to the drain lines DL1 to DLm are written to the pixel capacitor 202b via the TFT 202a which is turned on in accordance with the selection by the gate driver 203 during one horizontal period. The display unit 110 writes a display signal in the pixel capacitance 202b of each pixel of the liquid crystal panel 202 by repeating the above operation. The alignment state of the liquid crystal changes according to the display signal, and an image in which each pixel is represented by “dark” or “bright” is displayed on the liquid crystal panel 202.
【００９５】上記の実施の形態では、ゲートドライバ２
０３は、各段が基本構成としての６つのＴＦＴ２１〜２
３、２５〜２７から構成されるものとしていた。しかし
ながら、ゲートドライバ２０３は、この構成に限られる
ものではない。ゲートドライバ２０３の他の構成例につ
いて、図１３〜図１９を参照して説明する。In the above embodiment, the gate driver 2
03 denotes six TFTs 21 to 2 in each stage as a basic configuration.
3, 25 to 27. However, the gate driver 203 is not limited to this configuration. Another configuration example of the gate driver 203 will be described with reference to FIGS.
【００９６】図１３に示す構成では、ゲートドライバ２
０３の各段（ｋ：１〜ｎの整数）は、基本構成としての
ＴＦＴ２１〜２３、２５〜２７に加えて、付加構成とし
てのＴＦＴ２４を有している。In the configuration shown in FIG.
Each stage 03 (k: an integer from 1 to n) has a TFT 24 as an additional configuration in addition to the TFTs 21 to 23 and 25 to 27 as a basic configuration.
【００９７】ＴＦＴ２４は、ドレイン電極がＴＦＴ２５
のソース電極に接続され、ソース電極には定電圧Ｖｓｓ
が供給されている。奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２４のゲート電極には、信
号ＣＫ１のレベルを反転した信号¬ＣＫ１（¬は、論理
否定を表す。以下、同じ）が第５配線２５６を介して供
給され、偶数番目の段ＲＳ（２）、ＲＳ（４）、……に
おけるＴＦＴ２４のゲート電極には、信号ＣＫ２のレベ
ルを反転した信号¬ＣＫ２が第６配線２５７を介して供
給される。The TFT 24 has a drain electrode of the TFT 25
The source electrode is connected to a constant voltage Vss.
Is supplied. Odd-numbered stages RS (1), RS
In (3),..., A signal １CK1 (¬ indicates a logical negation; the same applies hereinafter) obtained by inverting the level of the signal CK1 is supplied to the gate electrode of the TFT 24 via the fifth wiring 256, and the even-numbered signal is output. The signal ¬CK2 obtained by inverting the level of the signal CK2 is supplied to the gate electrode of the TFT 24 in the stages RS (2), RS (4),.
【００９８】第５配線２５６及び第６配線２５７は、配
線２５１〜２５４と同様にＴＦＴ２１〜２３、２５〜２
７並びにＴＦＴ２０２ａのソース、ドレイン電極２４
７、２４８と同一の金属膜をパターニングすることによ
り得られている。奇数番目の段ＲＳ（１）、ＲＳ
（３）、……におけるＴＦＴ２５のドレイン電極には、
信号ＣＫ１が供給され、偶数番目の段ＲＳ（２）、ＲＳ
（４）、……におけるＴＦＴ２４のドレイン電極には、
信号ＣＫ２が供給される。The fifth wiring 256 and the sixth wiring 257 are similar to the wirings 251 to 254, and have the TFTs 21 to 23, 25 to 2
7 and the source and drain electrodes 24 of the TFT 202a
7, and 248 are obtained by patterning the same metal film. Odd-numbered stages RS (1), RS
(3) The drain electrode of the TFT 25 in...
The signal CK1 is supplied, and the even-numbered stages RS (2), RS (2)
(4) The drain electrode of the TFT 24 in.
The signal CK2 is supplied.
【００９９】ＴＦＴ２４は、図１４に示すように、信号
ＣＫ１がハイレベルからローレベルに変化したとき、す
なわち信号¬ＣＫ１がローレベルからハイレベルに変化
するとオンし、ＴＦＴ２５のソース電極と接続されてい
るゲートラインＧＬにチャージされた電荷を強制的に排
出させる。つまり、ＴＦＴ２４は、ＴＦＴ２５からゲー
トラインＧＬに出力されたハイレベルの出力信号ＯＵＴ
ｋを迅速に定電圧Ｖｓｓに下げる機能を有している。こ
のため、出力信号ＯＵＴｋのハイレベルからローレベル
への立ち下がりを鋭敏にすることができる。As shown in FIG. 14, when the signal CK1 changes from the high level to the low level, that is, when the signal ¬CK1 changes from the low level to the high level, the TFT 24 is turned on. The charge charged in the gate line GL is forcibly discharged. That is, the TFT 24 outputs the high-level output signal OUT output from the TFT 25 to the gate line GL.
It has a function to quickly reduce k to a constant voltage Vss. Therefore, the fall of the output signal OUTk from the high level to the low level can be made sharp.
【０１００】また図１５に示すように、付加構成として
のＴＦＴ３１を設けてもよい。ＴＦＴ３１は、ゲート電
極に基準電圧Ｖｄｄが印加され、ドレイン電極が配線２
６１に接続され、ソース電極に定電圧Ｖｓｓが供給され
ている。これにより、ＴＦＴ３１は、配線２６２のディ
スチャージとともにオンし、配線２６１に蓄積される電
荷の量を調整して、配線２６１の電位を安定させるもの
である。As shown in FIG. 15, a TFT 31 as an additional configuration may be provided. In the TFT 31, the reference voltage Vdd is applied to the gate electrode, and the drain electrode is connected to the wiring 2.
61, a constant voltage Vss is supplied to the source electrode. Accordingly, the TFT 31 is turned on together with the discharge of the wiring 262, and adjusts the amount of electric charge accumulated in the wiring 261 to stabilize the potential of the wiring 261.
【０１０１】図１６に示す構成では、図１５のＴＦＴ３
１の替わりに抵抗素子３２を設けている。抵抗素子３２
は、十分な大きさの抵抗値を有しており、ＴＦＴ３１と
同様に、配線２６１に蓄積される電荷の量を調整して、
配線２６１の電位を安定させる機能を有している。In the configuration shown in FIG. 16, the TFT 3 shown in FIG.
A resistance element 32 is provided instead of 1. Resistance element 32
Has a sufficiently large resistance value, and adjusts the amount of charge accumulated in the wiring 261 in the same manner as the TFT 31,
A function of stabilizing the potential of the wiring 261 is provided.
【０１０２】図１７、図１８に示す構成では、各段ＲＳ
（ｋ）（ｋ：１〜ｎの整数）においてそれぞれ図１５、
図１６に示す構成にＴＦＴ２４が付加されている。この
ため、図１１に示すゲートドライバ２０３の全体構成に
おいて、各段ＲＳ（１）〜ＲＳ（ｎ）に信号ＣＫ１また
は信号ＣＫ２のレベルを反転した信号¬ＣＫ１または¬
ＣＫ２が適宜供給される。In the configuration shown in FIGS. 17 and 18, each stage RS
(K) (k: an integer from 1 to n) in FIG.
A TFT 24 is added to the configuration shown in FIG. Therefore, in the overall configuration of the gate driver 203 shown in FIG. 11, the signal {CK1 or ¬} obtained by inverting the level of the signal CK1 or CK2 is applied to each stage RS (1) to RS (n).
CK2 is supplied as appropriate.
【０１０３】ここで、ＴＦＴ２４がなくても動作可能な
理由について説明する。ＴＦＴ２５のソース電極から出
力される信号ＣＫ１（またはＣＫ２）のレベルがローレ
ベルに変化すると、ハイレベル時にドレイン電極に接続
された配線に蓄積された電荷が強制的にディスチャージ
されることはないものの、出力信号ＯＵＴｋのレベル
は、信号ＣＫ１のローレベルまで変化することができ
る。また上述した各実施の形態では、図１９に示すよう
に、ＴＦＴ２３の替わりに抵抗素子３３を設けてもよ
い。Here, the reason why the operation is possible without the TFT 24 will be described. When the level of the signal CK1 (or CK2) output from the source electrode of the TFT 25 changes to the low level, the charge accumulated in the wiring connected to the drain electrode at the high level is not forcibly discharged. The level of the output signal OUTk can change to the low level of the signal CK1. In each of the above-described embodiments, a resistor 33 may be provided instead of the TFT 23 as shown in FIG.
【０１０４】また、上記各実施の形態では、ｎ＋１番目
の段ＲＳ（ｎ＋１）の出力信号ＯＵＴｎ＋１をｎ番目の
段ＲＳ（ｎ）のＴＦＴ２７のゲート電極に供給し、これ
によってｎ番目の段ＲＳ（ｎ）の配線２６１の電圧Ｖａ
をハイ電位からロー電位にシフトさせていた。しかしな
がら、液晶コントローラ２０１からの制御信号ＧＣＮＴ
にｎ番目の段ＲＳ（ｎ）の配線２６１のディスチャージ
用の信号φを付加し、ハイレベルの出力信号ＯＵＴｎが
出力された後、信号φによりｎ番目の段ＲＳ（ｎ）のＴ
ＦＴ２７のゲートをオンしｎ番目の段ＲＳ（ｎ）の配線
２６１の電極Ｖａをディスチャージしてもよい。これに
より、ｎ＋１番目の段ＲＳ（ｎ＋１）を設けなくても正
常に動作することが可能となる。In each of the above embodiments, the output signal OUTn + 1 of the (n + 1) -th stage RS (n + 1) is supplied to the gate electrode of the TFT 27 of the (n) -th stage RS (n). n) Voltage Va of the wiring 261
Was shifted from a high potential to a low potential. However, the control signal GCNT from the liquid crystal controller 201
To the wiring 261 of the n-th stage RS (n), and a high-level output signal OUTn is output.
The gate of the FT 27 may be turned on to discharge the electrode Va of the wiring 261 of the n-th stage RS (n). This allows normal operation without providing the (n + 1) th stage RS (n + 1).
【０１０５】また、上記各実施の形態では、図９のタイ
ミングチャートで示したように、１垂直期間が開始する
とコントローラからハイレベルのスタート信号ＩＮをゲ
ートドライバ２０３の１番目の段ＲＳ（１）に供給する
ものとしていた。しかしながら、この場合におけるスタ
ート信号ＩＮは、ｎ番目の段ＲＳ（ｎ）から出力される
出力信号ＯＵＴｎと同じである。In each of the above embodiments, as shown in the timing chart of FIG. 9, when one vertical period starts, a high-level start signal IN is sent from the controller to the first stage RS (1) of the gate driver 203. Was to be supplied. However, the start signal IN in this case is the same as the output signal OUTn output from the n-th stage RS (n).
【０１０６】従って、ゲートドライバ２０３を連続駆動
させる場合には、１番最初にイニシャルパルスとしてハ
イレベルのスタート信号ＩＮを供給する以外は、ｎ番目
の段ＲＳ（ｎ）からの出力信号ＯＵＴｎを１番目の段Ｒ
Ｓ（１）のＴＦＴ２１に供給するものとしてもよい。こ
の場合、一番最初のスタート信号ＩＮにより、出力信号
ＯＵＴｎがハイレベルになるが、このタイミングではド
レインラインＤＬにプリチャージ電圧が供給されていな
いので特に問題ない。Therefore, when the gate driver 203 is driven continuously, the output signal OUTn from the n-th stage RS (n) is changed to 1 except that the high-level start signal IN is supplied as the initial pulse first. The second row R
It may be supplied to the TFT 21 of S (1). In this case, although the output signal OUTn becomes high level by the first start signal IN, there is no problem at this timing since the precharge voltage is not supplied to the drain line DL.
【０１０７】上記各実施の形態では、ゲートドライバ２
０３にクロック信号や定電圧等が供給される配線２５１
〜２５７が設けられた配線領域２１６にシール材４１を
設けたのでゲートドライバ２０３のＴＦＴ２１〜２３、
２５〜２７をギャップ材４２により損壊する恐れがな
く、基板面積を小さくすることができる。上記各実施の
形態では、配線２５１〜２５７上全てにシール材４１を
設けたが、配線２５１〜２５７のうちの一本でもシール
材４１と重なっていれば重なった分だけ、小型化するこ
とができる。In each of the above embodiments, the gate driver 2
03, to which a clock signal, a constant voltage, etc. are supplied
Since the sealing material 41 is provided in the wiring region 216 where the wirings 257 are provided, the TFTs 21 to 23 of the gate driver 203,
There is no danger that the gaps 42 to 25 may cause damage to the substrate, and the substrate area can be reduced. In the above embodiments, the sealing material 41 is provided on all of the wirings 251 to 257. However, if even one of the wirings 251 to 257 overlaps with the sealing material 41, the size can be reduced by the amount of the overlapping. it can.
【０１０８】上記各実施の形態では、ＴＦＴ２１〜２
３、２５〜２７が画素ＴＦＴ２０２ａと実質的に同じ材
料、同じ構造で形成されているため、頭頂部が十分低い
のでシール材４１内部に配置することができる。In the above embodiments, the TFTs 21 to 2
Since 3, 25 to 27 are formed of substantially the same material and the same structure as the pixel TFT 202a, the top of the head is sufficiently low, so that it can be disposed inside the sealing material 41.
【０１０９】上記単層素子及び配線は、通常、ＴＦＴ基
板５上に形成された導電膜や絶縁膜等を所定の形状にパ
ターニングすることにより形成される。このため、単層
素子や配線上にギャップ材４２が乗り上げた状態でＴＦ
Ｔ基板５と対向基板６とを圧着しても、単層素子や配線
が破損してしまうことはない。The single-layer element and the wiring are usually formed by patterning a conductive film, an insulating film and the like formed on the TFT substrate 5 into a predetermined shape. Therefore, when the gap material 42 rides on the single-layer element or the wiring, the TF
Even if the T substrate 5 and the counter substrate 6 are pressure-bonded, the single-layer element and the wiring are not damaged.
【０１１０】上記構成の液晶表示パネルを製造する際に
は、第１の実施の形態と同様に、ＴＦＴ基板５と対向基
板６との圧着工程で、ギャップ材４２がゲートドライバ
２０３の多層素子（多層素子の中でも特にアクティブ素
子）上に乗り上げないようにする。このため、シール材
４１の充填領域と多層素子領域２１５との間にマージン
（例えば０．１９（ｍｍ）程度）を設ける。これによ
り、上記圧着工程でギャップ材４２がゲートドライバ２
０３の多層素子上に乗り上げて破壊してしまうことを防
止できる。When the liquid crystal display panel having the above-described structure is manufactured, the gap member 42 is formed by the multi-layer element (the gate driver 203) in the pressure bonding step between the TFT substrate 5 and the opposing substrate 6 as in the first embodiment. So that it does not run on the active element among the multilayer elements. Therefore, a margin (for example, about 0.19 (mm)) is provided between the filling region of the sealing material 41 and the multilayer element region 215. As a result, the gap material 42 is removed from the gate driver 2 in the above-mentioned pressing step.
03 can be prevented from getting on and destroyed.
【０１１１】また、上記と同様に、ドレインドライバ２
０４を多層素子が形成される多層素子領域と、単層素子
及び配線が形成される非多層素子領域とに分け、シール
部４をドレインドライバ２０４の非多層素子領域に重な
るように形成してもよい。即ち、画像表示部１、ゲート
ドライバ２の多層素子領域２１５、及び、ドレインドラ
イバの多層素子領域の周りを囲むようにシール部４を形
成してもよい。このようにしても、上記圧着工程でギャ
ップ材４２がドレインドライバ３の回路を破壊してしま
うことを防止できる。Also, as described above, the drain driver 2
04 is divided into a multi-layer element region where a multi-layer element is formed and a non-multi-layer element region where a single-layer element and a wiring are formed, and the seal portion 4 is formed so as to overlap the non-multi-layer element region of the drain driver 204. Good. That is, the seal portion 4 may be formed so as to surround the image display portion 1, the multilayer element region 215 of the gate driver 2, and the multilayer element region of the drain driver. Even in this case, it is possible to prevent the gap material 42 from breaking the circuit of the drain driver 3 in the above-mentioned pressing step.
【０１１２】以上のように、シール部４が画像表示部
１、ゲートドライバ２０３の多層素子領域２１５に重な
らないようにそれらの周囲に形成されているため、画像
表示部１及びゲートドライバ２の回路が、上記圧着工程
でギャップ材４２により破損してしまうことを防止でき
る。これにより、液晶表示パネルの高い歩留まりを実現
することができる。As described above, since the seal portion 4 is formed around the image display portion 1 and the multilayer element region 215 of the gate driver 203 so as not to overlap with each other, the circuit of the image display portion 1 and the gate driver 2 is formed. However, it is possible to prevent the gap member 42 from being damaged in the above-mentioned pressing step. Thereby, a high yield of the liquid crystal display panel can be realized.
【０１１３】また、液晶表示パネルは、ＴＦＴの組み合
わせにより構成される駆動装置を有していれば単純マト
リックス駆動型の表示パネルでもよい。この場合も、上
記と同様に、少なくとも多層素子の形成領域を除いた領
域にギャップ材４２を含むシール材４１を充填すること
により、素子破壊を防止することができる。The liquid crystal display panel may be a simple matrix drive type display panel as long as it has a driving device composed of a combination of TFTs. Also in this case, similarly to the above, the element destruction can be prevented by filling the sealing material 41 including the gap material 42 into at least a region excluding the formation region of the multilayer device.
【０１１４】また、上記シール材４１は、例えば所定の
熱や光を加えることにより固化してＴＦＴ基板５と対向
基板６とを結合するものであってもよい。The sealing material 41 may be solidified by, for example, applying predetermined heat or light to bond the TFT substrate 5 and the counter substrate 6.
【０１１５】また、本発明は、光学的手段として液晶に
限らず、１対の基板間に様々な回路が形成されている表
示パネル（例えばプラズマディスプレイパネル、ＦＥＤ
（Field Emission Display）等）に適用可能である。The present invention is not limited to a liquid crystal as an optical means, and a display panel in which various circuits are formed between a pair of substrates (for example, a plasma display panel, an FED).
(Field Emission Display).
【０１１６】[0116]
【発明の効果】以上の説明から明らかなように、本発明
によって、表示パネルの高い歩留まりを実現することが
できる。As is apparent from the above description, the present invention can realize a high yield of the display panel.
【図１】第１の実施の形態にかかる液晶表示パネルの構
成図である。FIG. 1 is a configuration diagram of a liquid crystal display panel according to a first embodiment.
【図２】２枚の基板を接着する際の接着材の広がりを示
す図である。FIG. 2 is a diagram showing a spread of an adhesive when two substrates are bonded.
【図３】図１に示す液晶表示パネルを製造する際の、シ
ール材の充填領域を示す平面図である。FIG. 3 is a plan view showing a filling region of a sealing material when the liquid crystal display panel shown in FIG. 1 is manufactured.
【図４】液晶表示素子を備えたデジタルスチルカメラを
示す斜視図である。FIG. 4 is a perspective view showing a digital still camera provided with a liquid crystal display element.
【図５】図４のデジタルスチルカメラの構成を示すブロ
ック図である。FIG. 5 is a block diagram illustrating a configuration of the digital still camera in FIG. 4;
【図６】図５の表示部を示す回路図である。FIG. 6 is a circuit diagram showing a display unit of FIG. 5;
【図７】第２の実施の形態にかかる液晶表示パネルの構
成を示す断面図である。FIG. 7 is a cross-sectional view illustrating a configuration of a liquid crystal display panel according to a second embodiment.
【図８】ゲートドライバのシフトレジスタの１段を示す
回路図である。FIG. 8 is a circuit diagram showing one stage of a shift register of the gate driver.
【図９】図８に示すシフトレジスタの波形チャートを示
す図である。9 is a diagram showing a waveform chart of the shift register shown in FIG.
【図１０】シフトレジスタのＴＦＴ及び画素ＴＦＴを示
す断面図である。FIG. 10 is a cross-sectional view showing a TFT and a pixel TFT of a shift register.
【図１１】図８に示す液晶表示パネルを製造する際の、
シール材の充填領域を示す平面図である。FIG. 11 is a cross-sectional view of the liquid crystal display panel shown in FIG.
It is a top view which shows the filling area | region of a sealing material.
【図１２】図８に示す液晶表示パネルを製造する際の、
シール材の他の充填領域を示す平面図である。FIG. 12 is a cross-sectional view of the liquid crystal display panel shown in FIG.
It is a top view which shows the other filling area | region of a sealing material.
【図１３】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 13 is a cross-sectional view illustrating another configuration example of the shift register.
【図１４】図１３に示すシフトレジスタの波形チャート
を示す図である。14 is a diagram showing a waveform chart of the shift register shown in FIG.
【図１５】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 15 is a cross-sectional view illustrating another configuration example of the shift register.
【図１６】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 16 is a cross-sectional view illustrating another configuration example of the shift register.
【図１７】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 17 is a cross-sectional view illustrating another configuration example of the shift register.
【図１８】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 18 is a cross-sectional view illustrating another configuration example of the shift register.
【図１９】シフトレジスタの他の構成例を示す断面図で
ある。FIG. 19 is a cross-sectional view illustrating another configuration example of the shift register.
【図２０】従来の液晶表示パネルの構成を示す断面図で
ある。FIG. 20 is a cross-sectional view illustrating a configuration of a conventional liquid crystal display panel.
【図２１】従来の液晶表示パネルの他の構成例を示す断
面図である。FIG. 21 is a cross-sectional view showing another configuration example of a conventional liquid crystal display panel.
１・・・画像表示部、２・・・ゲートドライバ、３・・・ドレイ
ンドライバ、４・・・シール部、５・・・ＴＦＴ基板、６・・・
対向基板、１１・・・共通電極、１２・・・画素電極、１３・・
・ＴＦＴ（Thin Film Transistor ）、１４・・・ゲートラ
イン、１５・・・ドレインライン、４１・・・シール材、４２
・・・ギャップ材、２１５・・・多層素子領域、２１６・・・非
多層素子領域DESCRIPTION OF SYMBOLS 1 ... Image display part, 2 ... Gate driver, 3 ... Drain driver, 4 ... Seal part, 5 ... TFT substrate, 6 ...
Counter substrate, 11 ... common electrode, 12 ... pixel electrode, 13 ...
-TFT (Thin Film Transistor), 14 ... gate line, 15 ... drain line, 41 ... sealing material, 42
... gap material, 215 ... multilayer element region, 216 ... non-multilayer element region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/00 ３４８ Ｇ０９Ｆ 9/00 ３４８Ｃ Ｆターム(参考） 2H089 LA15 NA48 QA02 QA12 TA09 TA12 2H092 GA59 JA24 JB51 JB56 KB24 NA29 PA04 PA06 PA08 5C094 AA15 AA42 AA43 AA47 AA48 BA03 BA43 CA19 DA09 DA12 DA13 DB01 DB04 EA04 EA07 EB02 EC02 FA01 FB12 FB14 FB15 GA10 GB10 5G435 AA17 AA18 BB12 CC09 EE37 KK05 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09F 9/00 348 G09F 9/00 348C F term (Reference) 2H089 LA15 NA48 QA02 QA12 TA09 TA12 2H092 GA59 JA24 JB51 JB56 KB24 NA29 PA04 PA06 PA08 5C094 AA15 AA42 AA43 AA47 AA48 BA03 BA43 CA19 DA09 DA12 DA13 DB01 DB04 EA04 EA07 EB02 EC02 FA01 FB12 FB14 FB15 GA10 GB10 5G435 AA17 AA18 BB12 CC09 EE37 KK05
Claims (15)
手段と、該光学的手段に所定の電圧を印加するために該
１対の基板の一方の基板上に形成された信号線と、を備
える表示手段と、 前記一方の基板上に形成された複数の層から形成される
多層素子を有し、前記信号線に所定の電圧を供給する駆
動手段と、 前記多層素子に所定の電圧を印加するための配線が設け
られる領域の少なくとも一部に重なるように充填され、
前記１対の基板を貼り合わせる結合材と、 から構成されることを特徴とする表示パネル。An optical means having a plurality of pixels between a pair of substrates, and a signal line formed on one of the pair of substrates to apply a predetermined voltage to the optical means. A display unit comprising: a multi-layer element formed from a plurality of layers formed on the one substrate; a driving unit configured to supply a predetermined voltage to the signal line; Filled so as to overlap at least a part of a region where a wiring for applying a voltage is provided,
And a bonding material for bonding the pair of substrates to each other.
手段の全体を囲むように、該表示手段及び該駆動手段の
周囲に充填されている、ことを特徴とする請求項１に記
載の表示パネル。2. The apparatus according to claim 1, wherein said binder is filled around said display means and said drive means so as to surround said display means and said drive means as a whole. Display panel.
印加されることを特徴とする請求項１又は請求項２に記
載の表示パネル。3. The display panel according to claim 1, wherein a clock signal or a constant voltage is applied to the wiring.
ことを特徴とする請求項１乃至請求項３の何れか１項に
記載の表示パネル。4. The multi-layer element is an active element.
The display panel according to any one of claims 1 to 3, wherein:
離に保持する距離保持材を含むことを特徴とする請求項
１乃至請求項４の何れか１項に記載の表示パネル。5. The display panel according to claim 1, wherein the bonding material includes a distance holding material for holding the pair of substrates at a predetermined distance.
ランジスタと、 前記駆動用トランジスタに電圧を印加するために、前記
一対の基板の一方に設けられた配線と、 前記一対の基板を貼り合わせ、前記配線の少なくとも一
部の上方に設けられたシール材と、 から構成されることを特徴とする表示パネル。6. A pair of substrates; a liquid crystal sealed between the pair of substrates; a pixel electrode provided on one of the pair of substrates; a pixel transistor connected to the pixel electrode; A driving transistor for supplying an output signal to the driving transistor; a wiring provided on one of the pair of substrates to apply a voltage to the driving transistor; and bonding the pair of substrates to each other. A display panel, comprising: a sealing material provided above a part of the display panel.
印加されることを特徴とする請求項６に記載の表示パネ
ル。7. The display panel according to claim 6, wherein a clock signal or a constant voltage is applied to the wiring.
いることを特徴とする請求項６又は請求項７に記載の表
示パネル。8. The display panel according to claim 6, wherein a gap material is mixed in the seal material.
ランジスタと同一工程で形成されることを特徴とする請
求項６乃至請求項８の何れか１項に記載の表示パネル。9. The display panel according to claim 6, wherein the driving transistor is formed in the same step as the pixel transistor.
スタを構成していることを特徴とする請求項６乃至請求
項８の何れか１項に記載の表示パネル。10. The display panel according to claim 6, wherein said driving transistor forms a shift register.
材と、 前記シール材に囲まれ前記電極に信号を供給するシフト
レジスタを構成するトランジスタと、 から構成されることを特徴とする表示パネル。11. A pair of substrates, a liquid crystal sealed between the pair of substrates, an electrode provided on at least one of the pair of substrates, and a seal surrounding the liquid crystal and bonding the pair of substrates together. A display panel, comprising: a material forming a shift register that supplies a signal to the electrode surrounded by the sealing material.
離よりも低い高さであることを特徴とする請求項１１に
記載の表示パネル。12. The display panel according to claim 11, wherein said transistor has a height lower than a distance between said pair of substrates.
は、前記シール材の下方に配置されることを特徴とする
請求項１１又は請求項１２に記載の表示パネル。13. The display panel according to claim 11, wherein a wiring for supplying a signal to the transistor is disposed below the sealing material.
フトレジスタの奇数段又は偶数段を構成するトランジス
タへのクロック信号を含むことを特徴とする請求項１１
乃至請求項１３の何れか１項に記載の表示パネル。14. A signal supplied from said wiring includes a clock signal to a transistor constituting an odd or even stage of said shift register.
The display panel according to claim 13.
させるための信号線が形成された表示領域と、該信号線
に所定の電圧を供給する駆動回路が形成された回路領域
と、を有する第１基板上の所定領域に結合材を充填する
充填工程と、 前記結合材が充填された前記第１基板上に第２基板を載
置し、圧力を加えることにより該第１基板と該第２基板
とを結合する結合工程と、 を備え、 前記駆動回路は、複数の層から形成される多層素子と、
該多層素子に接続され外部からの信号を供給するための
配線と、から形成され、 前記結合材は、前記第１基板と前記第２基板との間を所
定距離に保持する距離保持材を含み、 前記結合工程は、前記結合材が、少なくとも前記配線の
形成領域の少なくとも一部に重なり且つ前記多層素子に
重ならないように前記第１基板と前記第２基板とを結合
する工程を備える、 ことを特徴とする基板結合方法。15. A display area in which a signal line for applying a predetermined voltage to a liquid crystal to display an image is formed, a circuit area in which a drive circuit for supplying a predetermined voltage to the signal line is formed, A filling step of filling a predetermined region on the first substrate with a binder, comprising: placing a second substrate on the first substrate filled with the binder, and applying pressure to the first substrate, A coupling step of coupling to the second substrate, wherein the driving circuit comprises a multilayer element formed of a plurality of layers,
And a wiring for supplying a signal from the outside connected to the multilayer element, wherein the coupling material includes a distance holding material for holding a predetermined distance between the first substrate and the second substrate. The bonding step includes a step of bonding the first substrate and the second substrate such that the bonding material overlaps at least a part of the wiring formation region and does not overlap the multilayer element. A substrate bonding method characterized by the above-mentioned.
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