JP2002190592A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にダマシンゲートトランジスタのゲ
ート電極の加工工程に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a process for processing a gate electrode of a damascene gate transistor.
【０００２】[0002]
【従来の技術】ゲート電極にメタル材料を用いたトラン
ジスタは、ゲート電極にポリシリコンを用いたトランジ
スタのようにゲートの空乏化やゲート抵抗による電圧降
下等に基づくトランジスタ特性の劣化がないため、次世
代のトランジスタ技術として有望視されている。2. Description of the Related Art A transistor using a metal material for a gate electrode does not deteriorate transistor characteristics due to gate depletion or a voltage drop due to gate resistance, unlike a transistor using a polysilicon for a gate electrode. Promising as a next-generation transistor technology.
【０００３】しかし、Ｗ，Ａｌ，Ｃｕのようなメタル材
料は高温の熱工程に耐えられない。このため、通常のト
ランジスタを形成するプロセスのように、ゲート電極を
加工した後、ソース／ドレイン層の活性化のための熱処
理を行うことができない。However, metal materials such as W, Al, and Cu cannot withstand a high-temperature heat process. Therefore, heat treatment for activating the source / drain layers cannot be performed after the gate electrode is processed as in the process of forming a normal transistor.
【０００４】この問題を解決するために、Internationa
l Electron Devices Meeting Technical Digest の1998
版PP.777-780,pp.785-788等に開示されたダマシンメタ
ルゲート若しくはリプレースメントゲートトランジスタ
が注目されている。このダマシンメタルゲートのプロセ
スについて以下に説明する。To solve this problem, Internationala
l Electron Devices Meeting Technical Digest 1998
Attention has been paid to the damascene metal gate or replacement gate transistor disclosed in the editions PP.777-780, pp.785-788 and the like. The damascene metal gate process will be described below.
【０００５】まず、図３０に示すように、半導体基板１
０１内に素子領域を分離する素子分離領域１０２が選択
的に形成され、半導体基板１０１の素子領域上にダミー
ゲート電極１０５がダミー酸化膜１０６を介して選択的
に形成される。このダミーゲート電極１０５をマスクと
して半導体基板１０１内に不純物がイオン注入され、エ
クステンション層１０７が形成される。次に、ダミーゲ
ート電極１０５の側面に側壁絶縁膜１０８が形成され、
この側壁絶縁膜１０８及びダミーゲート電極１０５をマ
スクとしてイオン注入及び熱処理が行われソース／ドレ
イン層１０９が形成される。その後、全面に層間絶縁膜
１１０が堆積され、この層間絶縁膜１１０の表面がＣＭ
Ｐ（Chemical Mechanical Polish）等で平坦化される。
これにより、ダミーゲート電極１０５の表面が露出され
る。[0005] First, as shown in FIG.
01, an element isolation region 102 for isolating an element region is selectively formed, and a dummy gate electrode 105 is selectively formed on the element region of the semiconductor substrate 101 via a dummy oxide film 106. Using the dummy gate electrode 105 as a mask, impurities are ion-implanted into the semiconductor substrate 101 to form the extension layer 107. Next, a sidewall insulating film 108 is formed on the side surface of the dummy gate electrode 105,
Ion implantation and heat treatment are performed using the sidewall insulating film 108 and the dummy gate electrode 105 as a mask to form a source / drain layer 109. Thereafter, an interlayer insulating film 110 is deposited on the entire surface, and the surface of the interlayer insulating film 110 is CM
It is flattened by P (Chemical Mechanical Polish) or the like.
Thereby, the surface of the dummy gate electrode 105 is exposed.
【０００６】次に、図３１に示すように、ダミーゲート
電極１０５が除去され、ゲート埋め込み用溝１１１が形
成される。次に、最初に形成したダミー酸化膜１０６が
除去され、半導体基板１０１の表面が露出される。その
後、チャネルにイオン注入が行われる。Next, as shown in FIG. 31, the dummy gate electrode 105 is removed, and a trench 111 for burying a gate is formed. Next, the dummy oxide film 106 formed first is removed, and the surface of the semiconductor substrate 101 is exposed. Thereafter, ion implantation is performed on the channel.
【０００７】次に、図３２に示すように、ゲート埋め込
み用溝１１１の底面にゲート絶縁膜１１３が形成され
る。次に、全面にメタル電極材が堆積され、このメタル
電極材でゲート埋め込み用溝１１１が埋め込まれる。次
に、ＣＭＰ等により、層間絶縁膜１１０の表面が露出す
るまでメタル電極材が平坦化され、ゲート電極１１７が
形成される。次に、全面に層間絶縁膜１２０が堆積され
た後、ロジックにおいてはコンタクト１１８の形成等が
行われ、トランジスタが形成される。Next, as shown in FIG. 32, a gate insulating film 113 is formed on the bottom of the trench 111 for embedding the gate. Next, a metal electrode material is deposited on the entire surface, and the gate embedding groove 111 is buried with the metal electrode material. Next, the metal electrode material is flattened by CMP or the like until the surface of the interlayer insulating film 110 is exposed, and the gate electrode 117 is formed. Next, after an interlayer insulating film 120 is deposited on the entire surface, a contact 118 is formed in the logic, and a transistor is formed.
【０００８】[0008]
【発明が解決しようとする課題】このようなダマシンプ
ロセスでは、図３３に示すように、パターンの密な領域
Ａと疎な領域Ｂとが存在する場合、メタル電極材１１６
の埋め込み加工工程で次の問題が生じる。すなわち、メ
タル電極材１１６がＣＭＰにより平坦化される際、パタ
ーンの密な領域Ａではポリッシングレートが速く、パタ
ーンの疎な領域Ｂではポリッシングレートが遅くなる。
つまり、パターンの密な領域Ａでは、ゲート電極１１７
や層間絶縁膜１１０が加工されてしまう。このようなシ
ニング（thinning）現象によって、図３４に示すよう
に、パターンの密な領域Ａの中央に窪み１４０が生じて
しまい、膜厚のばらつきが発生する。In such a damascene process, as shown in FIG. 33, when a dense pattern area A and a sparse pattern area B exist, as shown in FIG.
The following problem occurs in the embedding process. That is, when the metal electrode material 116 is flattened by CMP, the polishing rate is high in the dense area A of the pattern, and the polishing rate is low in the thin area B of the pattern.
That is, in the region A where the pattern is dense, the gate electrode 117
And the interlayer insulating film 110 is processed. Due to such a thinning phenomenon, as shown in FIG. 34, a depression 140 is formed at the center of the dense area A of the pattern, and a variation in film thickness occurs.
【０００９】また、ダマシンメタルゲートを用いたＳＲ
ＡＭ（Static random Access Memory）混載のプロセス
では、ゲート加工、局所配線（ローカルインターコネク
ト）加工、コンタクト加工が必要であり、メタルの埋め
込み工程が３回行われていた。したがって、加工の困難
な埋め込み工程を複数回行うことによって、加工の難度
があがるのみでなく、多工程により製造コストの増加の
問題が生じていた。Further, an SR using a damascene metal gate is used.
In a process incorporating an AM (Static random Access Memory), gate processing, local wiring (local interconnect) processing, and contact processing are required, and a metal embedding step is performed three times. Therefore, performing the embedding step, which is difficult to process, a plurality of times not only increases the difficulty of processing, but also causes a problem of an increase in manufacturing cost due to multiple steps.
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、膜厚ばらつき
の発生を抑制し、埋め込み加工工程を減少することが可
能な半導体装置及びその製造方法を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to suppress the occurrence of film thickness variations and to reduce the number of embedding steps, and to manufacture the same. It is to provide a method.
【００１１】[0011]
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。The present invention uses the following means to achieve the above object.
【００１２】本発明の第１の半導体装置は、半導体基板
の素子領域を分離する素子分離領域と、前記半導体基板
上に形成された絶縁膜と、前記絶縁膜内の前記素子領域
上にゲート絶縁膜を介して選択的に形成されたゲート電
極と、前記ゲート電極下の前記素子領域を挟むように前
記素子領域内に形成されたソース／ドレイン拡散層と、
前記絶縁膜内の前記ソース／ドレイン拡散層上に形成さ
れたコンタクトと、前記絶縁膜内の前記素子分離領域上
に形成されたダミーコンタクトとを具備している。According to a first aspect of the present invention, there is provided a semiconductor device comprising: an element isolation region for isolating an element region of a semiconductor substrate; an insulating film formed on the semiconductor substrate; A gate electrode selectively formed via a film, a source / drain diffusion layer formed in the element region so as to sandwich the element region below the gate electrode,
A contact formed on the source / drain diffusion layer in the insulating film; and a dummy contact formed on the element isolation region in the insulating film.
【００１３】本発明の第２の半導体装置は、半導体基板
の素子領域を分離する素子分離領域と、前記半導体基板
上に形成された絶縁膜と、前記絶縁膜内の前記素子領域
上にゲート絶縁膜を介して選択的に形成されたゲート電
極と、前記ゲート電極下の前記素子領域を挟むように前
記素子領域内に形成されたソース／ドレイン拡散層と、
前記絶縁膜内の前記素子分離領域上に形成されたダミー
コンタクトと、前記絶縁膜内に形成され、前記ゲート電
極を備えた素子を接続する局所配線とを具備している。
なお、前記絶縁膜内の前記ソース／ドレイン拡散層上に
形成されたコンタクトをさらに具備してもよい。According to a second aspect of the present invention, there is provided a semiconductor device, comprising: an element isolation region for isolating an element region of a semiconductor substrate; an insulating film formed on the semiconductor substrate; A gate electrode selectively formed via a film, a source / drain diffusion layer formed in the element region so as to sandwich the element region below the gate electrode,
The semiconductor device includes a dummy contact formed on the element isolation region in the insulating film, and a local wiring formed in the insulating film and connecting an element having the gate electrode.
The semiconductor device may further include a contact formed on the source / drain diffusion layer in the insulating film.
【００１４】本発明の半導体装置の製造方法は、半導体
基板内に素子領域を分離する素子分離領域を選択的に形
成する工程と、前記素子領域上にダミー電極を選択的に
形成する工程と、前記素子領域内にソース／ドレイン層
を前記ダミー電極と自己整合的に形成する工程と、全面
に絶縁膜を堆積し、前記ダミー電極の表面が露出するま
で前記絶縁膜を平坦化する工程と、前記ダミー電極を除
去し、前記絶縁膜内に第１の溝を形成した後、この第１
の溝の底面にゲート絶縁膜を形成する工程と、前記絶縁
膜内の前記ソース／ドレイン層上に第２の溝を形成する
とともに、前記絶縁膜内の前記素子分離領域上に第３の
溝を形成する工程と、全面に電極材を堆積し、前記第
１、第２、第３の溝を埋め込む工程と、前記電極材を前
記絶縁膜の表面が露出するまで平坦化することにより、
前記第１の溝内にゲート電極、前記第２の溝内にコンタ
クト、前記第３の溝内にダミーコンタクトをそれぞれ形
成する工程とを含んでいる。According to a method of manufacturing a semiconductor device of the present invention, a step of selectively forming an element isolation region for separating an element region in a semiconductor substrate; a step of selectively forming a dummy electrode on the element region; Forming a source / drain layer in the element region in a self-aligned manner with the dummy electrode, depositing an insulating film over the entire surface, and planarizing the insulating film until the surface of the dummy electrode is exposed; After removing the dummy electrode and forming a first groove in the insulating film, the first groove is formed.
Forming a gate insulating film on the bottom surface of the groove, forming a second groove on the source / drain layer in the insulating film, and forming a third groove on the element isolation region in the insulating film. Forming an electrode material on the entire surface, filling the first, second, and third grooves, and flattening the electrode material until the surface of the insulating film is exposed.
Forming a gate electrode in the first groove, a contact in the second groove, and a dummy contact in the third groove.
【００１５】上記本発明の半導体装置の製造方法におい
て、前記第２、第３の溝を形成する工程で前記絶縁膜内
にさらに第４の溝が形成され、前記第４の溝内に前記電
極材が埋め込まれた後に平坦化されることにより、前記
ゲート電極を備えた素子を接続する局所配線が形成され
てもよい。In the method of manufacturing a semiconductor device according to the present invention, a fourth groove is further formed in the insulating film in the step of forming the second and third grooves, and the electrode is formed in the fourth groove. By localizing after the material is embedded, a local wiring connecting the elements having the gate electrode may be formed.
【００１６】以上のように、本発明の半導体装置及びそ
の製造方法によれば、ゲート電極用の電極材の埋め込み
と同時にコンタクト及びダミーコンタクトが形成される
ため、工程数を増加させることなく膜厚ばらつきの発生
が抑制できる。また、ゲート電極用の電極材の埋め込み
と同時にコンタクト、ダミーコンタクト及び局所配線が
形成されるため、埋め込み加工工程を減少することがで
きる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, since the contact and the dummy contact are formed simultaneously with the embedding of the electrode material for the gate electrode, the film thickness can be increased without increasing the number of steps. The occurrence of variation can be suppressed. Further, since a contact, a dummy contact, and a local wiring are formed simultaneously with the embedding of the electrode material for the gate electrode, the embedding process can be reduced.
【００１７】[0017]
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。Embodiments of the present invention will be described below with reference to the drawings. For this explanation,
Common parts are denoted by common reference symbols.
【００１８】［第１の実施形態］第１の実施形態は、埋
め込み構造のメタルゲート電極を有する半導体装置であ
って、このゲート電極の形成と同時にコンタクト及びダ
ミーコンタクトを形成することを特徴とする。First Embodiment A first embodiment is a semiconductor device having a metal gate electrode having a buried structure, wherein a contact and a dummy contact are formed simultaneously with the formation of the gate electrode. .
【００１９】図１は、本発明の第１の実施形態に係る半
導体装置の断面図を示す。図１に示すように、第１の実
施形態に係る半導体装置は、半導体基板１の素子領域を
分離する素子分離領域２が形成され、半導体基板１上に
は層間絶縁膜１０が形成されている。この層間絶縁膜１
０内には、素子領域上にゲート絶縁膜１３を介してゲー
ト電極１７が形成され、ソース／ドレイン拡散層９上に
コンタクト１８が形成され、素子分離領域２上にダミー
コンタクト１９が形成されている。FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention. As shown in FIG. 1, in the semiconductor device according to the first embodiment, an element isolation region 2 for isolating an element region of a semiconductor substrate 1 is formed, and an interlayer insulating film 10 is formed on the semiconductor substrate 1. . This interlayer insulating film 1
0, a gate electrode 17 is formed on the element region via a gate insulating film 13, a contact 18 is formed on the source / drain diffusion layer 9, and a dummy contact 19 is formed on the element isolation region 2. I have.
【００２０】図２乃至図１５は、本発明の第１の実施形
態に係る半導体装置の製造工程の断面図を示す。以下
に、第１の実施形態に係る半導体装置の製造方法につい
て説明する。FIGS. 2 to 15 are sectional views showing the steps of manufacturing the semiconductor device according to the first embodiment of the present invention. Hereinafter, a method for manufacturing the semiconductor device according to the first embodiment will be described.
【００２１】まず、図２に示すように、半導体基板１内
に素子領域を分離する素子分離領域２が選択的に形成さ
れ、半導体基板１の素子領域上に例えば５ｎｍ乃至３０
ｎｍ程度の膜厚の酸化膜３が形成される。この酸化膜３
は熱酸化膜であることが望ましい。First, as shown in FIG. 2, an element isolation region 2 for isolating an element region is selectively formed in a semiconductor substrate 1 and, for example, 5 nm to 30 nm is formed on the element region of the semiconductor substrate 1.
An oxide film 3 having a thickness of about nm is formed. This oxide film 3
Is preferably a thermal oxide film.
【００２２】次に、図３に示すように、ダミーゲート電
極を形成する材料となるダミー電極材４が例えば２００
ｎｍ程度堆積される。このダミー電極材４は、後述する
ゲート埋め込み用溝１１が形成されるときに周りの材料
とエッチング選択比が取れる材料であればよく、例えば
ポリシリコン層からなる。Next, as shown in FIG. 3, a dummy electrode material 4 serving as a material for forming a dummy gate electrode is, for example, 200
Deposited on the order of nm. The dummy electrode material 4 only needs to be a material capable of obtaining an etching selectivity with respect to a surrounding material when a later-described gate embedding groove 11 is formed, and is made of, for example, a polysilicon layer.
【００２３】次に、図４に示すように、リソグラフィ及
びＲＩＥ（Reactive Ion Etching）により、半導体基板
１の素子領域上にダミーゲート電極５が形成される。Next, as shown in FIG. 4, a dummy gate electrode 5 is formed on the element region of the semiconductor substrate 1 by lithography and RIE (Reactive Ion Etching).
【００２４】次に、図５に示すように、半導体基板１の
表面が露出するまで酸化膜３がエッチング除去され、ダ
ミー酸化膜６が形成される。なお、ダミー酸化膜６は、
ダミーゲート電極５の加工工程と同時に酸化膜３をエッ
チング除去することにより形成してもよい。Next, as shown in FIG. 5, the oxide film 3 is removed by etching until the surface of the semiconductor substrate 1 is exposed, and a dummy oxide film 6 is formed. The dummy oxide film 6 is
It may be formed by etching and removing the oxide film 3 simultaneously with the processing step of the dummy gate electrode 5.
【００２５】次に、図６に示すように、ダミーゲート電
極５をマスクとして半導体基板１内に不純物がイオン注
入され、エクステンション層７が自己整合的に形成され
る。この際、イオン注入のスクリーニング用の酸化膜と
して２ｎｍ程度の膜厚の酸化膜を半導体基板１上に形成
しておいてもよい。Next, as shown in FIG. 6, impurities are ion-implanted into the semiconductor substrate 1 using the dummy gate electrode 5 as a mask, and the extension layer 7 is formed in a self-aligned manner. At this time, an oxide film having a thickness of about 2 nm may be formed on the semiconductor substrate 1 as an oxide film for screening for ion implantation.
【００２６】次に、図７に示すように、例えばＬＰＣＶ
Ｄ（Low Pressure Chemical VaporDeposition）法によ
って全面に例えばシリコン窒化膜のような絶縁膜が形成
された後、この絶縁膜がＲＩＥでエッチバックされるこ
とにより、ダミーゲート電極５の側面に側壁絶縁膜８が
形成される。Next, as shown in FIG.
After an insulating film such as a silicon nitride film is formed on the entire surface by a D (Low Pressure Chemical Vapor Deposition) method, the insulating film is etched back by RIE, so that the side wall insulating film 8 is formed on the side surface of the dummy gate electrode 5. Is formed.
【００２７】次に、図８に示すように、ダミーゲート電
極５及び側壁絶縁膜８をマスクとして半導体基板１内に
不純物がイオン注入された後、この不純物を高温処理で
活性化させる。これにより、エクステンション層７に隣
接するソース／ドレイン層９が自己整合的に形成され
る。Next, as shown in FIG. 8, after the impurity is ion-implanted into the semiconductor substrate 1 using the dummy gate electrode 5 and the side wall insulating film 8 as a mask, the impurity is activated by a high-temperature treatment. Thereby, the source / drain layers 9 adjacent to the extension layers 7 are formed in a self-aligned manner.
【００２８】次に、図９に示すように、全面に層間絶縁
膜１０が堆積され、この層間絶縁膜１０の表面がＣＭＰ
（Chemical Mechanical Polish）等の技術で平坦化され
る。これにより、ダミーゲート電極５の表面が露出され
る。Next, as shown in FIG. 9, an interlayer insulating film 10 is deposited on the entire surface, and the surface of the interlayer insulating film 10 is formed by CMP.
(Chemical Mechanical Polish) or the like. Thereby, the surface of the dummy gate electrode 5 is exposed.
【００２９】次に、図１０に示すように、ダミーゲート
電極５が選択的に除去され、ゲート埋め込み用溝１１が
形成される。ここで、ダミーゲート電極５がポリシリコ
ンで形成されている場合は、ＣＦ４等のエッチングガス
を用いたＣＤＥ（Chemical Dry Etching）やフッ酸とＨ
ＮＯ３の混合酸を用いたウェットエッチングを利用する
ことにより、ダミーゲート電極５の選択的な除去が可能
である。また、混合酸を用いた場合は、フッ酸の比を制
御することにより酸化膜とポリシリコンの選択比を調整
することができる。Next, as shown in FIG. 10, the dummy gate electrode 5 is selectively removed to form a trench 11 for embedding a gate. Here, when the dummy gate electrode 5 is formed of polysilicon, CDE (Chemical Dry Etching) using an etching gas such as CF 4 or hydrofluoric acid and H
By using wet etching using a mixed acid of NO 3 , the dummy gate electrode 5 can be selectively removed. When a mixed acid is used, the selectivity between the oxide film and the polysilicon can be adjusted by controlling the ratio of hydrofluoric acid.
【００３０】次に、図１１に示すように、最初に形成し
たダミー酸化膜６が除去され、半導体基板１の表面が露
出される。Next, as shown in FIG. 11, the dummy oxide film 6 formed first is removed, and the surface of the semiconductor substrate 1 is exposed.
【００３１】次に、図１２に示すように、ゲート埋め込
み用溝１１から半導体基板１内に不純物がイオン注入さ
れ、チャネル形成用のチャネル不純物層１２が形成され
る。この際、イオン注入の加速エネルギーを調整するこ
とによって、ゲート埋め込み用溝１１下の所定領域にの
み不純物を注入することが可能である。例えば、ダマシ
ンメタルゲートの埋め込みチャネルが形成される場合、
パンチスルーストッパー用の不純物を深く、埋め込み層
形成用の不純物を浅くイオン注入する。また、この工程
において、イオン注入のスクリーニング用の酸化膜とし
て２ｎｍ程度の膜厚の酸化膜を半導体基板１上に形成し
ておいてもよい。Next, as shown in FIG. 12, an impurity is ion-implanted into the semiconductor substrate 1 from the trench 11 for burying the gate to form a channel impurity layer 12 for forming a channel. At this time, by adjusting the acceleration energy of the ion implantation, the impurity can be implanted only into a predetermined region below the gate burying groove 11. For example, when a buried channel of a damascene metal gate is formed,
The impurity for the punch-through stopper is ion-implanted deeply and the impurity for the buried layer is ion-implanted shallowly. In this step, an oxide film having a thickness of about 2 nm may be formed on the semiconductor substrate 1 as an oxide film for screening for ion implantation.
【００３２】次に、図１３に示すように、ゲート埋め込
み用溝１１の底面にゲート絶縁膜１３が形成される。Next, as shown in FIG. 13, a gate insulating film 13 is formed on the bottom surface of the trench 11 for embedding the gate.
【００３３】次に、図１４に示すように、リソグラフィ
及びＲＩＥにより、ソース／ドレイン層９及び素子分離
領域２上に、コンタクト用溝１４及びダミーコンタクト
用溝１５がそれぞれ同時に形成される。Next, as shown in FIG. 14, a contact groove 14 and a dummy contact groove 15 are simultaneously formed on the source / drain layer 9 and the element isolation region 2 by lithography and RIE.
【００３４】次に、図１５に示すように、全面に例えば
ＴｉＮとＷとが積層された電極材１６が堆積され、この
電極材１６でゲート埋め込み用溝１１、コンタクト用溝
１４及びダミーコンタクト用溝１５が埋め込まれる。Next, as shown in FIG. 15, an electrode material 16 in which, for example, TiN and W are laminated is deposited on the entire surface, and the electrode material 16 is used to form the gate embedding groove 11, the contact groove 14, and the dummy contact. The groove 15 is buried.
【００３５】次に、図１６に示すように、ＣＭＰ等によ
り、層間絶縁膜１０の表面が露出するまで電極材１６が
平坦化される。その結果、ゲート埋め込み用溝１１、コ
ンタクト用溝１４及びダミーコンタクト用溝１５内に、
ゲート電極１７、コンタクト１８及びダミーコンタクト
１９がそれぞれ同時に形成される。Next, as shown in FIG. 16, the electrode material 16 is planarized by CMP or the like until the surface of the interlayer insulating film 10 is exposed. As a result, in the trench 11 for embedding the gate, the trench 14 for the contact, and the trench 15 for the dummy contact,
The gate electrode 17, the contact 18, and the dummy contact 19 are respectively formed at the same time.
【００３６】最後に、図１に示すように、層間絶縁膜２
０が堆積された後、公知の技術を用いて、コンタクト１
８に接続する配線２１が形成され、トランジスタが形成
される。Finally, as shown in FIG.
After 0 is deposited, contact 1 is formed using known techniques.
The wiring 21 connected to 8 is formed, and a transistor is formed.
【００３７】上記第１の実施形態によれば、図１５に示
すように、電極材１６の埋め込み工程時、ゲート埋め込
み用溝１１と同一層内にダミーコンタクト用溝１５が設
けられている。このため、パターンが半導体基板１上に
均一に配置され、パターンの疎密差がなくなる。したが
って、図３４に示すような疎密差のあるパターンに起因
して部分的に過度にＣＭＰがされてしまうシニング現象
が抑制でき、ＣＭＰ後の平坦性が向上する。すなわち、
膜厚のばらつきの問題を回避することができる。According to the first embodiment, as shown in FIG. 15, during the step of embedding the electrode material 16, the dummy contact groove 15 is provided in the same layer as the gate embedding groove 11. For this reason, the patterns are uniformly arranged on the semiconductor substrate 1, and there is no difference in the density of the patterns. Therefore, the thinning phenomenon in which the CMP is partially performed excessively due to the pattern having the density difference as shown in FIG. 34 can be suppressed, and the flatness after the CMP is improved. That is,
The problem of variations in film thickness can be avoided.
【００３８】また、ダミーコンタクト用溝１５の形成は
コンタクト用溝１４の形成と同時に行われ、ダミーコン
タクト１９の形成はコンタクト１８及びゲート電極１７
の形成と同時に行われる。したがって、ダミーコンタク
トパターンを設けるにあたり、工程数が増加しないた
め、製造コストの増加も生じない。The formation of the dummy contact groove 15 is performed simultaneously with the formation of the contact groove 14, and the formation of the dummy contact 19 is performed simultaneously with the formation of the contact 18 and the gate electrode 17.
Is performed simultaneously with the formation of Therefore, in providing the dummy contact pattern, the number of processes does not increase, so that the manufacturing cost does not increase.
【００３９】［第２の実施形態］第２の実施形態は、図
１に示す半導体装置を、上記第１の実施形態に係る製造
方法とは別の方法を用いて形成する。この第２の実施形
態の特徴は、ダミーゲート電極５を残存させた状態でコ
ンタクト用溝１４及びダミーコンタクト用溝１５を形成
することである。[Second Embodiment] In a second embodiment, the semiconductor device shown in FIG. 1 is formed by using a method different from the manufacturing method according to the first embodiment. The feature of the second embodiment is that the contact groove 14 and the dummy contact groove 15 are formed with the dummy gate electrode 5 left.
【００４０】図１７乃至図２１は、本発明の第２の実施
形態に係る半導体装置の製造工程の断面図を示す。以下
に、第２の実施形態に係る半導体装置の製造方法につい
て説明する。この第２の実施形態に係る半導体装置の製
造方法では、上記第１の実施形態に係る半導体装置の製
造方法と同様の工程は説明を省略し、異なる工程のみ説
明する。FIGS. 17 to 21 are sectional views showing the steps of manufacturing a semiconductor device according to the second embodiment of the present invention. Hereinafter, a method for manufacturing the semiconductor device according to the second embodiment will be described. In the method for manufacturing a semiconductor device according to the second embodiment, the same steps as those in the method for manufacturing a semiconductor device according to the first embodiment are not described, and only different steps will be described.
【００４１】まず、図２乃至図９に示すように、第１の
実施形態と同様に、ダミーゲート電極５が層間絶縁膜１
０により埋め込まれる。First, as shown in FIGS. 2 to 9, the dummy gate electrode 5 is connected to the interlayer insulating film 1 as in the first embodiment.
Padded with 0.
【００４２】次に、図１７に示すように、ダミーゲート
電極５は除去せず残存させた状態で、リソグラフィ及び
ＲＩＥにより、ソース／ドレイン層９及び素子分離領域
２上にコンタクト用溝１４及びダミーコンタクト用溝１
５がそれぞれ同時に形成される。Next, as shown in FIG. 17, with the dummy gate electrode 5 remaining without being removed, a contact groove 14 and a dummy are formed on the source / drain layer 9 and the element isolation region 2 by lithography and RIE. Groove for contact 1
5 are simultaneously formed.
【００４３】次に、図１８に示すように、ダミーゲート
電極５が選択的に除去され、ゲート埋め込み用溝１１が
形成される。Next, as shown in FIG. 18, the dummy gate electrode 5 is selectively removed to form a trench 11 for burying a gate.
【００４４】次に、図１９に示すように、最初に形成し
たダミー酸化膜６が除去され、半導体基板１の表面が露
出される。Next, as shown in FIG. 19, the dummy oxide film 6 formed first is removed, and the surface of the semiconductor substrate 1 is exposed.
【００４５】次に、図２０に示すように、ゲート埋め込
み用溝１１から半導体基板１内に不純物がイオン注入さ
れ、チャネル形成用のチャネル不純物層１２が形成され
る。Next, as shown in FIG. 20, an impurity is ion-implanted into the semiconductor substrate 1 from the trench 11 for burying the gate to form a channel impurity layer 12 for forming a channel.
【００４６】次に、図２１に示すように、ゲート埋め込
み用溝１１の底面にゲート絶縁膜１３が形成される。Next, as shown in FIG. 21, a gate insulating film 13 is formed on the bottom surface of the trench 11 for embedding the gate.
【００４７】その後は、第１の実施形態と同様に、図１
５、図１６に示すように、全面に例えばＴｉＮとＷとが
積層された電極材１６が堆積された後、電極材１６が平
坦化される。その結果、ゲート埋め込み用溝１１、コン
タクト用溝１４及びダミーコンタクト用溝１５に、ゲー
ト電極１７、コンタクト１８及びダミーコンタクト１９
がそれぞれ同時に形成される。Thereafter, as in the first embodiment, FIG.
5. As shown in FIG. 16, after an electrode material 16 in which, for example, TiN and W are laminated is deposited on the entire surface, the electrode material 16 is flattened. As a result, the gate electrode 17, the contact 18, and the dummy contact 19 are formed in the gate embedding groove 11, the contact groove 14, and the dummy contact groove 15.
Are simultaneously formed.
【００４８】上記第２の実施形態によれば、第１の実施
形態と同様に、工程数を増加させることなく膜厚ばらつ
きの発生を抑制することができる。According to the second embodiment, as in the first embodiment, it is possible to suppress the occurrence of film thickness variations without increasing the number of steps.
【００４９】ただし、第２の実施形態による方法では、
図２０、図２１に示すように、ゲート埋め込み用溝１１
に対し、選択的にイオン注入やゲート絶縁膜１３の形成
を行うためのリソグラフィ工程が必要になる。However, in the method according to the second embodiment,
20 and 21, as shown in FIG.
On the other hand, a lithography step for selectively performing ion implantation and forming the gate insulating film 13 is required.
【００５０】［第３の実施形態］第３の実施形態は、埋
め込み構造のメタルゲート電極を有するＳＲＡＭ（Stat
ic random Access Memory）混載の半導体装置であっ
て、このゲート電極の形成と同時にコンタクト、ダミー
コンタクト及び局所配線（ローカルインターコネクト）
を形成することを特徴とする。[Third Embodiment] A third embodiment is directed to an SRAM (Stat) having a metal gate electrode having a buried structure.
ic random access memory), a contact, a dummy contact, and a local interconnect (local interconnect) at the same time as the formation of the gate electrode.
Is formed.
【００５１】図２２は、４個のＮＭＯＳトランジスタＱ
ｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４と２個のＰＭＯＳトラン
ジスタＱｐ１、Ｑｐ２とで構成されたＳＲＡＭの回路図
を示す。図２３は、本発明の第３の実施形態に係るＳＲ
ＡＭ混載の半導体装置の概略的な平面図を示す。図２４
は、図２３の２４−２４線に沿った半導体装置の概略的
な断面図を示す。なお、図２３では、コンタクトＣａ、
Ｃｂ、Ｃｃを接続する配線は省略してある。FIG. 22 shows four NMOS transistors Q
FIG. 1 shows a circuit diagram of an SRAM including n1, Qn2, Qn3, and Qn4 and two PMOS transistors Qp1 and Qp2. FIG. 23 is a diagram illustrating an SR according to the third embodiment of the present invention.
FIG. 1 shows a schematic plan view of a semiconductor device in which AM is mounted. FIG.
Shows a schematic sectional view of the semiconductor device along the line 24-24 in FIG. In FIG. 23, the contacts Ca,
The wiring connecting Cb and Cc is omitted.
【００５２】図２２乃至図２４に示すように、第３の実
施形態に係る半導体装置は、半導体基板１の素子領域を
分離する素子分離領域２が形成され、半導体基板１上に
は層間絶縁膜１０が形成されている。この層間絶縁膜１
０内には、素子領域上にゲート絶縁膜１３を介してゲー
ト電極１７ａ、１７ｂが形成され、ソース／ドレイン拡
散層９上にコンタクト１８が形成され、素子分離領域２
上にダミーコンタクト１９が形成されている。そして、
層間絶縁膜１０内の隣接するゲート電極１７ａ、１７ｂ
間にローカルインターコネクト３２が配置される。この
ローカルインターコネクト３２によって隣接するトラン
ジスタ３３ａ、３３ｂのドレイン間が接続される。As shown in FIGS. 22 to 24, in the semiconductor device according to the third embodiment, an element isolation region 2 for isolating an element region of a semiconductor substrate 1 is formed, and an interlayer insulating film is formed on the semiconductor substrate 1. 10 are formed. This interlayer insulating film 1
0, gate electrodes 17a and 17b are formed on the element region via a gate insulating film 13, a contact 18 is formed on the source / drain diffusion layer 9, and the element isolation region 2 is formed.
A dummy contact 19 is formed thereon. And
Adjacent gate electrodes 17a, 17b in interlayer insulating film 10
The local interconnect 32 is disposed between them. The local interconnect 32 connects the drains of the adjacent transistors 33a and 33b.
【００５３】図２５乃至図２９は、本発明の第３の実施
形態に係る半導体装置の製造工程の断面図を示す。以下
に、第３の実施形態に係る半導体装置の製造方法につい
て説明する。なお、第３の実施形態において、上記第１
の実施形態と同様の製造工程については説明を省略し、
異なる工程のみ説明する。FIGS. 25 to 29 are sectional views showing the steps of manufacturing a semiconductor device according to the third embodiment of the present invention. Hereinafter, a method for manufacturing the semiconductor device according to the third embodiment will be described. Note that in the third embodiment, the first
The description of the same manufacturing process as that of the embodiment is omitted,
Only different steps will be described.
【００５４】まず、第１の実施形態の図２乃至図９に示
す工程を経て、図２５に示すように、層間絶縁膜１０に
埋め込まれた第１、第２のダミーゲート電極５ａ、５ｂ
が隣接して形成される。First, through the steps shown in FIGS. 2 to 9 of the first embodiment, as shown in FIG. 25, first and second dummy gate electrodes 5a and 5b embedded in an interlayer insulating film 10 are formed.
Are formed adjacent to each other.
【００５５】次に、図２６に示すように、第１、第２の
ダミーゲート電極５ａ、５ｂが選択的に除去され、ゲー
ト埋め込み用溝１１が形成される。次に、最初に形成し
たダミー酸化膜６が除去された後、ゲート埋め込み用溝
１１の底面にゲート絶縁膜１３が形成される。Next, as shown in FIG. 26, the first and second dummy gate electrodes 5a and 5b are selectively removed to form a trench 11 for burying a gate. Next, after the dummy oxide film 6 formed first is removed, a gate insulating film 13 is formed on the bottom surface of the trench 11 for embedding the gate.
【００５６】次に、図２７に示すように、リソグラフィ
及びＲＩＥにより、ソース／ドレイン層９上、素子分離
領域２上及び第１、第２のダミーゲート電極が除去され
たゲート埋め込み用溝１１間に、コンタクト用溝１４、
ダミーコンタクト用溝１５及びローカルインターコネク
ト用溝３１がそれぞれ同時に形成される。Next, as shown in FIG. 27, by lithography and RIE, on the source / drain layer 9, on the element isolation region 2, and between the gate embedding grooves 11 from which the first and second dummy gate electrodes have been removed. , Contact groove 14,
The dummy contact groove 15 and the local interconnect groove 31 are simultaneously formed.
【００５７】次に、図２８に示すように、全面に例えば
ＴｉＮとＷとが積層された電極材１６が堆積され、この
電極材１６でゲート埋め込み用溝１１、コンタクト用溝
１４、ダミーコンタクト用溝１５及びローカルインター
コネクト用溝３１が埋め込まれる。Next, as shown in FIG. 28, an electrode material 16 in which, for example, TiN and W are laminated is deposited on the entire surface, and the electrode material 16 is used to bury the gate embedding groove 11, the contact groove 14, and the dummy contact. The groove 15 and the local interconnect groove 31 are buried.
【００５８】次に、図２９に示すように、ＣＭＰ等によ
り、層間絶縁膜１０の表面が露出するまで電極材１６が
平坦化される。その結果、ゲート埋め込み用溝１１、コ
ンタクト用溝１４、ダミーコンタクト用溝１５及びロー
カルインターコネクト用溝３１に、第１、第２のゲート
電極１７ａ、１７ｂ、コンタクト１８、ダミーコンタク
ト１９及びローカルインターコネクト３２がそれぞれ同
時に形成される。Next, as shown in FIG. 29, the electrode material 16 is planarized by CMP or the like until the surface of the interlayer insulating film 10 is exposed. As a result, the first and second gate electrodes 17a and 17b, the contact 18, the dummy contact 19, and the local interconnect 32 are provided in the trench 11 for embedding the gate, the trench 14 for the contact, the trench 15 for the dummy contact, and the trench 31 for the local interconnect. Each is formed simultaneously.
【００５９】最後に、図２４に示すように、層間絶縁膜
２０が堆積された後、公知の技術を用いて、コンタクト
１８に接続する配線２１が形成され、トランジスタ３３
ａ、３３ｂが形成される。このように、ローカルインタ
ーコネクト３２を設けることによって、隣接するトラン
ジスタ３３ａ、３３ｂが接続される。Finally, as shown in FIG. 24, after the interlayer insulating film 20 is deposited, the wiring 21 connected to the contact 18 is formed by using a known technique, and the transistor 33 is formed.
a, 33b are formed. Thus, by providing the local interconnect 32, the adjacent transistors 33a and 33b are connected.
【００６０】上記第３の実施形態によれば、第１の実施
形態と同様に、工程数を増加させることなく膜厚ばらつ
きの発生を抑制することができる。According to the third embodiment, as in the first embodiment, it is possible to suppress the occurrence of film thickness variations without increasing the number of steps.
【００６１】また、第３の実施形態のようにＳＲＡＭ混
載のプロセスにおいて、ゲート電極１７ａ、１７ｂ用の
電極材１６の埋め込みと同時にローカルインターコネク
ト３２が形成されるため、工程を短縮することができ
る。このように、加工の困難な埋め込み工程を減少させ
ることによって、加工の難度上昇を抑制するとともに多
工程による製造コストの増加を防止できる。In the process of mounting the SRAM as in the third embodiment, since the local interconnect 32 is formed simultaneously with the embedding of the electrode material 16 for the gate electrodes 17a and 17b, the number of steps can be reduced. As described above, by reducing the embedding process which is difficult to process, it is possible to suppress an increase in the difficulty of the process and to prevent an increase in manufacturing cost due to multiple processes.
【００６２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。In addition, the present invention can be variously modified and implemented without departing from the gist thereof.
【００６３】[0063]
【発明の効果】以上説明したように本発明によれば、膜
厚ばらつきの発生を抑制し、埋め込み加工工程を減少す
ることが可能な半導体装置及びその製造方法を提供でき
る。As described above, according to the present invention, it is possible to provide a semiconductor device and a method of manufacturing the same capable of suppressing the occurrence of film thickness variations and reducing the number of embedding processes.
【図１】本発明の第１の実施形態に係わる半導体装置を
示す断面図。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。FIG. 2 is a sectional view showing a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図３】図２に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 3 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 2;
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 4 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 3;
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 5 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 4;
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 6 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 5;
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 6;
【図８】図７に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 8 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 7;
【図９】図８に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。FIG. 9 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 8;
【図１０】図９に続く、本発明の第１の実施形態に係わ
る半導体装置の製造工程を示す断面図。FIG. 10 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 9;
【図１１】図１０に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 11 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 10;
【図１２】図１１に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 12 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 11;
【図１３】図１２に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 13 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 12;
【図１４】図１３に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 14 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 13;
【図１５】図１４に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 15 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 14;
【図１６】図１５に続く、本発明の第１の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 16 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention, following FIG. 15;
【図１７】図９に続く、本発明の第２の実施形態に係わ
る半導体装置の製造工程を示す断面図。FIG. 17 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention, following FIG. 9;
【図１８】図１７に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 18 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention, following FIG. 17;
【図１９】図１８に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 19 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention, following FIG. 18;
【図２０】図１９に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 20 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment of the present invention, following FIG. 19;
【図２１】図２０に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 21 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention, following FIG. 20;
【図２２】本発明の第３の実施形態に係わる４個のＮＭ
ＯＳトランジスタと２個のＰＭＯＳトランジスタとで構
成されたＳＲＡＭを示す回路図。FIG. 22 shows four NMs according to the third embodiment of the present invention.
FIG. 2 is a circuit diagram showing an SRAM including an OS transistor and two PMOS transistors.
【図２３】本発明の第３の実施形態に係わるＳＲＡＭ混
載の半導体装置を示す概略的な平面図。FIG. 23 is a schematic plan view showing an SRAM-embedded semiconductor device according to a third embodiment of the present invention.
【図２４】本発明の第３の実施形態に係わるＳＲＡＭ混
載の半導体装置を示す概略的な断面図。FIG. 24 is a schematic cross-sectional view showing a semiconductor device including an SRAM according to a third embodiment of the present invention.
【図２５】図８に続く、本発明の第３の実施形態に係わ
る半導体装置の製造工程を示す断面図。FIG. 25 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 8;
【図２６】図２５に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 26 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 25;
【図２７】図２６に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 27 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 26;
【図２８】図２７に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 28 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 27;
【図２９】図２８に続く、本発明の第３の実施形態に係
わる半導体装置の製造工程を示す断面図。FIG. 29 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the third embodiment of the present invention, following FIG. 28;
【図３０】従来技術による半導体装置の製造工程を示す
断面図。FIG. 30 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
【図３１】図３０に続く、従来技術による半導体装置の
製造工程を示す断面図。FIG. 31 is a sectional view showing a manufacturing step of a conventional semiconductor device, following FIG. 30;
【図３２】図３１に続く、従来技術による半導体装置の
製造工程を示す断面図。FIG. 32 is a cross-sectional view showing a manufacturing step of the conventional semiconductor device, following FIG. 31;
【図３３】従来技術による半導体装置の製造工程を示す
断面図。FIG. 33 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
【図３４】図３３に続く、従来技術による半導体装置の
製造工程を示す断面図。FIG. 34 is a sectional view showing a manufacturing step of the semiconductor device according to the conventional technique, following FIG. 33;
１…半導体基板、 ２…素子分離領域、 ３…酸化膜層、 ４…ダミー電極材料、 ５、５ａ、５ｂ…ダミーゲート電極、 ６…ダミー酸化膜、 ７…エクステンション層、 ８…側壁絶縁膜、 ９…ソース／ドレイン層、 １０…第１の層間絶縁膜、 １１…ゲート埋め込み用溝、 １２…チャネル不純物層、 １３…ゲート絶縁膜、 １４…コンタクト用溝、 １５…ダミーコンタクト用溝、 １６…金属膜、 １７、１７ａ、１７ｂ…ゲート電極、 １８…コンタクト、 １９…ダミーコンタクト、 ２０…第２の層間絶縁膜、 ２１…配線、 ３１…ローカルインターコネクト用溝、 ３２…ローカルインターコネクト、 ３３ａ、３３ｂ…トランジスタ。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Element isolation region, 3 ... Oxide film layer, 4 ... Dummy electrode material, 5, 5a, 5b ... Dummy gate electrode, 6 ... Dummy oxide film, 7 ... Extension layer, 8 ... Side wall insulating film, 9: source / drain layer, 10: first interlayer insulating film, 11: trench for burying gate, 12: channel impurity layer, 13: gate insulating film, 14: trench for contact, 15: trench for dummy contact, 16 ... Metal film, 17, 17a, 17b gate electrode, 18 contact, 19 dummy contact, 20 second interlayer insulating film, 21 wiring, 31 trench for local interconnect, 32 local interconnect, 33a, 33b Transistor.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 29/78 ３０１Ｇ 29/43 Ｆターム(参考） 4M104 BB30 CC01 CC05 DD03 DD16 FF18 FF22 FF40 GG09 GG10 GG14 GG16 HH12 5F040 DA00 DC01 EA08 EC01 EC04 EC12 EF02 FA02 FA07 FB02 FB05 FC00 FC10 5F048 AA09 AB01 AC03 BA01 BB01 BB04 BB09 BB12 BC06 BD04 BF07 BF16 BG01 BG13 DA27 5F083 BS03 BS15 BS27 BS48 GA27 JA39 JA40 MA15 NA01 NA08 PR29 PR40 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/11 H01L 29/78 301G 29/43 F term (Reference) 4M104 BB30 CC01 CC05 DD03 DD16 FF18 FF22 FF40 GG09 GG10 GG14 GG16 HH12 5F040 DA00 DC01 EA08 EC01 EC04 EC12 EF02 FA02 FA07 FB02 FB05 FC00 FC10 5F048 AA09 AB01 AC03 BA01 BB01 BB04 BB09 BB12 BC06 BD04 BF07 BF16 BG01 BG13 DA27 5F083 BS03 BS01 BS27 BS27 BS39 BS27 BS01 BS27
Claims (5)
離領域と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜内の前記素子領域上にゲート絶縁膜を介して
選択的に形成されたゲート電極と、 前記ゲート電極下の前記素子領域を挟むように前記素子
領域内に形成されたソース／ドレイン拡散層と、 前記絶縁膜内の前記ソース／ドレイン拡散層上に形成さ
れたコンタクトと、 前記絶縁膜内の前記素子分離領域上に形成されたダミー
コンタクトとを具備することを特徴とする半導体装置。An element isolation region for isolating an element region of a semiconductor substrate; an insulating film formed on the semiconductor substrate; and selectively formed on the element region in the insulating film via a gate insulating film. A gate electrode, a source / drain diffusion layer formed in the element region so as to sandwich the element region below the gate electrode, and a contact formed on the source / drain diffusion layer in the insulating film And a dummy contact formed on the element isolation region in the insulating film.
離領域と、 前記半導体基板上に形成された絶縁膜と、 前記絶縁膜内の前記素子領域上にゲート絶縁膜を介して
選択的に形成されたゲート電極と、 前記ゲート電極下の前記素子領域を挟むように前記素子
領域内に形成されたソース／ドレイン拡散層と、 前記絶縁膜内の前記素子分離領域上に形成されたダミー
コンタクトと、 前記絶縁膜内に形成され、前記ゲート電極を備えた素子
を接続する局所配線とを具備することを特徴とする半導
体装置。2. An element isolation region for isolating an element region of a semiconductor substrate; an insulating film formed on the semiconductor substrate; and selectively formed on the element region in the insulating film via a gate insulating film. A gate electrode, a source / drain diffusion layer formed in the device region so as to sandwich the device region below the gate electrode, and a dummy contact formed on the device isolation region in the insulating film. And a local wiring formed in the insulating film and connecting an element provided with the gate electrode.
散層上に形成されたコンタクトをさらに具備することを
特徴とする請求項２記載の半導体装置。3. The semiconductor device according to claim 2, further comprising a contact formed on said source / drain diffusion layer in said insulating film.
分離領域を選択的に形成する工程と、 前記素子領域上にダミー電極を選択的に形成する工程
と、 前記素子領域内にソース／ドレイン層を前記ダミー電極
と自己整合的に形成する工程と、 全面に絶縁膜を堆積し、前記ダミー電極の表面が露出す
るまで前記絶縁膜を平坦化する工程と、 前記ダミー電極を除去し、前記絶縁膜内に第１の溝を形
成した後、この第１の溝の底面にゲート絶縁膜を形成す
る工程と、 前記絶縁膜内の前記ソース／ドレイン層上に第２の溝を
形成するとともに、前記絶縁膜内の前記素子分離領域上
に第３の溝を形成する工程と、 全面に電極材を堆積し、前記第１、第２、第３の溝を埋
め込む工程と、 前記電極材を前記絶縁膜の表面が露出するまで平坦化す
ることにより、前記第１の溝内にゲート電極、前記第２
の溝内にコンタクト、前記第３の溝内にダミーコンタク
トをそれぞれ形成する工程とを含むことを特徴とする半
導体装置の製造方法。4. A step of selectively forming an element isolation region for separating an element region in a semiconductor substrate; a step of selectively forming a dummy electrode on the element region; and a source / drain in the element region. Forming a layer in a self-aligned manner with the dummy electrode; depositing an insulating film on the entire surface; planarizing the insulating film until the surface of the dummy electrode is exposed; removing the dummy electrode; Forming a first groove in the insulating film, forming a gate insulating film on the bottom surface of the first groove, forming a second groove on the source / drain layer in the insulating film; Forming a third groove on the element isolation region in the insulating film, depositing an electrode material on the entire surface and filling the first, second, and third grooves; Flattening until the surface of the insulating film is exposed. Ri, the first gate electrode in the groove, the second
Forming a contact in the groove, and forming a dummy contact in the third groove, respectively.
記絶縁膜内にさらに第４の溝が形成され、前記第４の溝
内に前記電極材が埋め込まれた後に平坦化されることに
より、前記ゲート電極を備えた素子を接続する局所配線
が形成されることを特徴とする請求項４記載の半導体装
置の製造方法。5. A step of forming the second and third grooves, further forming a fourth groove in the insulating film, and planarizing after the electrode material is embedded in the fourth groove. 5. The method according to claim 4, wherein a local wiring for connecting the element having the gate electrode is formed.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197748A (en) * | 2004-01-09 | 2005-07-21 | Internatl Business Mach Corp <Ibm> | Fet gate structure equipped with metal gate electrode and silicide contacts |
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2000
- 2000-12-22 JP JP2000390971A patent/JP2002190592A/en active Pending
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