JP2002189694A - Dma control device and method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a DMA control device adding no excess white data to the periphery of plotting data when executing DMA, and requiring no excess memory more than a memory required for storing the plotting data. SOLUTION: When the DMA is continuously generated in a band unit, a starting address and a finishing address of a transferring band are formed, these addresses are sent to a memory controller of a printing control device, and for example, when transferring the DMA in a burst transfer unit of 8 words, the burst transfer unit of the DMA can be changed on a DMA cycle for covering the forefront and the end of the band.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、プリントエンジン
にビデオデータを転送するため、描画データが格納され
ているメモリからのデータ取り込みをＤＭＡ（ダイレク
トメモリアクセス）によって行うＤＭＡ制御装置および
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DMA control device and method for transferring data from a memory in which drawing data is stored by DMA (Direct Memory Access) in order to transfer video data to a print engine.

【０００２】[0002]

【従来の技術】従来、描画データ取り込みのＤＭＡ（以
下、シッピングのＤＭＡという）を行う際、ＤＭＡのス
タートアドレスを、印字制御装置に使用されるメモリお
よびそれを制御するメモリコントローラの転送単位で設
定していたので、印字領域の画像幅もしくは画像高さの
いずれか一方を転送単位の倍数分で設定しない限り、Ｄ
ＭＡアクセスがメモリコントローラの転送単位で固定さ
れる場合、１バンド当たりの描画データのワード数が転
送単位と合致しないように構成されている。2. Description of the Related Art Conventionally, when performing DMA for drawing data acquisition (hereinafter referred to as "shipping DMA"), a DMA start address is set in a transfer unit of a memory used for a print control device and a memory controller for controlling the memory. Therefore, unless one of the image width and the image height of the print area is set to a multiple of the transfer unit, D
When MA access is fixed in the transfer unit of the memory controller, the configuration is such that the number of words of drawing data per band does not match the transfer unit.

【０００３】例えば、８ワードバースト転送をサポート
するメモリコントローラである場合、８ワード境界であ
り、８ワードの倍数８ｎを設定値とする。For example, in the case of a memory controller that supports 8-word burst transfer, it is an 8-word boundary, and a set value is a multiple 8n of 8 words.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来例では、画像幅をワード単位で任意に設定可能とし、
画像高さだけを転送単位の倍数分で設定した場合、描画
データの最終バンドが転送単位の倍数に満たなくなり、
その際、不足したライン数分だけメモリに白データ
（「０」データ）を付加しなければならなかった。この
とき、本来の描画データ格納のために必要なメモリサイ
ズ以上に余分なメモリを必要とする問題があった。However, in the above conventional example, the image width can be set arbitrarily in word units.
If only the image height is set to a multiple of the transfer unit, the final band of the drawing data will not be a multiple of the transfer unit,
At that time, white data ("0" data) had to be added to the memory for the number of missing lines. At this time, there is a problem that an extra memory is required more than a memory size necessary for storing the original drawing data.

【０００５】また、最終バンドのみ転送単位の倍数にし
ない構成とすると、スイッチバック式のエンジン使用時
に両面印刷モードの裏面印刷の際、その最終バンドの余
分なデータのために、表面印刷の時と同一のパラメータ
を用いることができず、その都度、パラメータを補正し
なければならないという問題があった。図１０は従来の
画像幅を任意に設定可能にした場合の両面印刷を示す図
である。Further, if the configuration is such that only the last band is not set to a multiple of the transfer unit, when using the switchback type engine, when printing on the back side in the double-sided printing mode, extra data of the last band is used, so that when printing on the front side, There was a problem that the same parameter could not be used, and the parameter had to be corrected each time. FIG. 10 is a diagram showing double-sided printing in the case where the conventional image width can be set arbitrarily.

【０００６】一方、画像高さをワード単位で任意に設定
可能とし、画像幅のみを転送単位の倍数分で設定した場
合、描画データの右側を転送単位の倍数に合わせるた
め、不足したワード数分のメモリにライン毎に白データ
（「０」データ）を付加しなければならず、マルチビー
ムエンジン制御の場合に代表されるように、ライン毎に
ＤＭＡを制御する際、やはり余分なメモリを必要とする
とする問題があった。図１１は従来の画像高さを任意に
設定可能にした場合の印刷例を示す図である。On the other hand, if the image height can be set arbitrarily in word units and only the image width is set in multiples of the transfer unit, the right side of the drawing data is adjusted to the multiple of the transfer unit. White data ("0" data) must be added to each memory line for each line, and as in the case of multi-beam engine control, extra memory is also required when controlling DMA for each line. There was a problem to be said. FIG. 11 is a diagram illustrating a conventional printing example in which the image height can be arbitrarily set.

【０００７】そこで、本発明は、印字制御装置内のメモ
リコントローラとは無関係に、バンドの先頭／最後、も
しくは各ラインの先頭／最後を認識し、その際、シッピ
ングＤＭＡの転送単位を可変することで、ＤＭＡを行う
際、描画データの周囲に余分な白データを付加しないで
済み、描画データ格納のために必要なメモリ以上に余分
なメモリを必要としないＤＭＡ制御装置および方法を提
供することを目的とする。Therefore, the present invention recognizes the start / end of a band or the start / end of each line independently of a memory controller in a print control device, and at that time, varies the transfer unit of shipping DMA. Therefore, it is possible to provide a DMA control apparatus and method which do not need to add extra white data around drawing data when performing DMA, and do not require an extra memory more than a memory required for storing drawing data. Aim.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１の記載の印字制御装置のメモリコ
ントローラに対してＤＭＡリクエストを行い、メモリに
格納されたデータをＤＭＡによって転送するＤＭＡ制御
装置において、前記ＤＭＡ転送を１回行う度に転送すべ
き前記メモリの開始アドレスおよび終了アドレスを生成
する開始・終了アドレス生成手段と、前記メモリに格納
された前記データの最終アドレスを生成する最終アドレ
ス生成手段と、該生成された最終アドレスと次回のＤＭ
Ａ転送の開始アドレスとを比較する比較手段と、該比較
の結果、次回のＤＭＡ転送の終了アドレスを変更する終
了アドレス変更手段とを備えたことを特徴とする。In order to achieve the above object, a DMA request is made to a memory controller of a print control device according to the present invention, and data stored in a memory is transferred by DMA. A start / end address generating means for generating a start address and an end address of the memory to be transferred each time the DMA transfer is performed, and a final address of the data stored in the memory. Last address generating means for performing the
A comparison means for comparing the start address of the A transfer with an end address changing means for changing the end address of the next DMA transfer as a result of the comparison.

【０００９】また、前記印字制御装置が搭載されたプリ
ントエンジンの種類に応じて、バンド単位にＤＭＡ転送
を行うモードにするか、ライン毎にＤＭＡ転送を行うモ
ードにするかを切り換えるモード切換手段を備え、前記
最終アドレス生成手段は、前記モードに応じて、前記最
終アドレスの生成過程を変更することを特徴とする。A mode switching means for switching between a mode in which DMA transfer is performed in band units and a mode in which DMA transfer is performed line by line in accordance with the type of print engine in which the print control device is mounted. Wherein the last address generating means changes a process of generating the last address according to the mode.

【００１０】さらに、両面印刷可能な印字制御装置で裏
面印刷を行う際、前記開始アドレスおよび前記終了アド
レスのビット反転を行うビット反転手段を備え、前記印
字制御装置は、前記ビット反転により表面印刷と同一の
パラメータで裏面印刷を行うことを特徴とする。[0010] Further, when the back side printing is performed by the printing control device capable of performing double-sided printing, there is provided bit inversion means for performing bit inversion of the start address and the end address. It is characterized in that back printing is performed with the same parameters.

【００１１】また、請求項４に記載のＤＭＡ制御方法
は、印字制御装置のメモリコントローラに対してＤＭＡ
リクエストを行い、メモリに格納されたデータをＤＭＡ
によって転送するＤＭＡ制御方法において、前記ＤＭＡ
転送を１回行う度に転送すべき前記メモリの開始アドレ
スおよび終了アドレスを生成する工程と、前記メモリに
格納された前記データの最終アドレスを生成する工程
と、該生成された最終アドレスと次回のＤＭＡ転送の開
始アドレスとを比較する工程と、該比較の結果、次回の
ＤＭＡ転送の終了アドレスを変更する工程とを有するこ
とを特徴とする。According to a fourth aspect of the present invention, there is provided the DMA control method, wherein
Make a request and transfer the data stored in the memory to the DMA
A DMA control method for transferring data by
Generating a start address and an end address of the memory to be transferred each time transfer is performed; generating a final address of the data stored in the memory; The method includes a step of comparing the start address of the DMA transfer and a step of changing the end address of the next DMA transfer as a result of the comparison.

【００１２】[0012]

【発明の実施の形態】本発明のＤＭＡ制御装置および方
法の実施の形態を図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a DMA control device and method according to the present invention will be described with reference to the drawings.

【００１３】［第１の実施形態］図１は第１の実施形態
におけるＤＭＡ制御装置の構成を示す回路図である。図
において、１０１は描画データが格納されているメモリ
の先頭バンドのＤＭＡ開始アドレスと、次回アクセスす
るＤＭＡ開始アドレスとを切り換えるセレクタ（ＳＥＬ
１）である。シッピングのＤＭＡはこのＤＭＡ開始アド
レスから起動する。[First Embodiment] FIG. 1 is a circuit diagram showing a configuration of a DMA controller according to a first embodiment. In the figure, reference numeral 101 denotes a selector (SEL) for switching between a DMA start address of a head band of a memory in which drawing data is stored and a DMA start address to be accessed next time.
1). The shipping DMA starts from this DMA start address.

【００１４】１０２はセレクタ（ＳＥＬ１）１０１で選
択されたＤＭＡ開始アドレスと、次回アクセスするＬｉ
ｎｅＯＦＳＥＴを加算したＤＭＡ開始アドレスとを切り
換えるセレクタ（ＳＥＬ２）である。Reference numeral 102 denotes the DMA start address selected by the selector (SEL1) 101 and the Li to be accessed next time.
A selector (SEL2) for switching between the DMA start address to which neOFSET is added.

【００１５】１０３はセレクタ（ＳＥＬ２）１０２で選
択されたＤＭＡ開始アドレスと、メモリの次バンドのＤ
ＭＡ開始アドレスとを切り換えるセレクタ（ＳＥＬ３）
である。シッピングのＤＭＡは次バンド処理に移行した
場合、このＤＭＡ開始アドレスから起動する。Reference numeral 103 denotes a DMA start address selected by the selector (SEL2) 102 and D of the next band of the memory.
Selector for switching between MA start address (SEL3)
It is. When shifting to the next band process, the shipping DMA starts from this DMA start address.

【００１６】１０４はモード切り換え信号によりこのラ
インの終了アドレスか、もしくはこのバンドの終了アド
レスのいずれかを切り換えてコンパレータ（ＣＭＰ）１
１５に出力するセレクタ（ＳＥＬ４）である。Reference numeral 104 denotes a comparator (CMP) 1 for switching either the end address of this line or the end address of this band by a mode switching signal.
15 is a selector (SEL4) that outputs the signal to the selector 15.

【００１７】１０５は次回のアクセスがラインもしくは
バンド当たりの最終アクセスか否かを判別し、バースト
転送単位を決定するセレクタ（ＳＥＬ５）である。A selector (SEL5) 105 determines whether or not the next access is the last access per line or band, and determines a burst transfer unit.

【００１８】１０６はセレクタ（ＳＥＬ１〜３）１０１
〜１０３によって選択された次回のＤＭＡ開始アドレス
をセットしてメモリコントローラに転送するフリップフ
ロップ（ＦＦ１）である。Reference numeral 106 denotes a selector (SEL1 to SEL3) 101
This is a flip-flop (FF1) that sets the next DMA start address selected by 103 and transfers it to the memory controller.

【００１９】１０７はこのラインのＤＭＡが終了した時
点で次回のＤＭＡ開始アドレスを生成するため、ライン
のオフセット値を加算したものをセットするフリップフ
ロップ（ＦＦ２）である。Reference numeral 107 denotes a flip-flop (FF2) for setting a value obtained by adding a line offset value to generate a next DMA start address when the DMA of this line is completed.

【００２０】１０８は現在処理しているＤＭＡアクセス
サイクル中にバースト単位だけアドレスを加算したもの
をセットし、次回のＤＭＡ開始アドレスを生成するフリ
ップフロップ（ＦＦ３）である。Reference numeral 108 denotes a flip-flop (FF3) for setting a value obtained by adding an address only in burst units during the currently accessed DMA access cycle and generating a next DMA start address.

【００２１】１０９はこのラインの終了アドレスを次回
のＤＭＡが発生する前にセットするためのフリップフロ
ップ（ＦＦ４）である。１１０はこのバンドの終了アド
レスを次回のＤＭＡが発生する前にセットするためのフ
リップフロップ（ＦＦ５）である。Reference numeral 109 denotes a flip-flop (FF4) for setting the end address of this line before the next DMA occurs. Reference numeral 110 denotes a flip-flop (FF5) for setting the end address of this band before the next DMA occurs.

【００２２】１１１は次回のＤＭＡ開始アドレスにライ
ンのオフセット値を加算し、１ライン分スキップしたア
ドレスにジャンプし、これを次回のＤＭＡ開始アドレス
として更新するための加算器（ＡＤＤ１）である。これ
はマルチビームエンジン制御等に使用する際、描画デー
タをライン毎に複数チャネルで取り出す場合に有効であ
る。An adder (ADD1) 111 adds a line offset value to the next DMA start address, jumps to an address skipped by one line, and updates this as the next DMA start address. This is effective when drawing data is extracted by a plurality of channels for each line when used for multi-beam engine control or the like.

【００２３】１１２はＤＭＡアクセスサイクル中に１ワ
ード取り込む毎に１カウントだけアップしてサイクル終
了時に次回のＤＭＡ開始アドレスとして更新するための
加算器（ＡＤＤ２）である。１１３はバンドおよびライ
ンの先頭で、セットされたＤＭＡ開始アドレスに、［ラ
インのオフセット値−１］を加算することでこのライン
の終了アドレスを生成する加算器（ＡＤＤ３）である。Reference numeral 112 denotes an adder (ADD2) for increasing the count by one each time one word is fetched during a DMA access cycle and updating the count as the next DMA start address at the end of the cycle. Reference numeral 113 denotes an adder (ADD3) which is the head of a band and a line and adds [line offset value -1] to the set DMA start address to generate an end address of this line.

【００２４】１１４はバンドの先頭で、セットされたＤ
ＭＡ開始アドレスに、［バンドのオフセット値−１］を
加算することでこのバンドの終了アドレスを生成する加
算器（ＡＤＤ４）である。１１５はセレクタ（ＳＥＬ
４）１０４で選択された終了アドレスと、セットされた
次回のＤＭＡ開始アドレスとを比較して等しい場合、次
回が最終アドレスであることを示すコンパレータ（ＣＭ
Ｐ）である。ＣＭＰ１１５に入力するアドレスデータ
は、ＤＭＡ終了アドレスが３ビット構成である場合、そ
の下位３ビットを除いた残りのビットであり、セレクタ
（ＳＥＬ４）１０４からの終了アドレスのうち、下位３
ビットはセレクタ（ＳＥＬ５）１０５に、残りのビット
がＣＭＰ１１５に入力される。同様に、フリップフロッ
プ（ＦＦ１）１０６からのＤＭＡ開始アドレスも下位３
ビットを除いたビットがＣＭＰ１１５に入力される。Reference numeral 114 denotes the head of the band,
The adder (ADD4) generates an end address of this band by adding [offset value of band-1] to the MA start address. 115 is a selector (SEL
4) Comparing the end address selected in 104 with the set next DMA start address, if they are equal, a comparator (CM) indicating that the next time is the last address
P). When the DMA end address has a 3-bit configuration, the address data to be input to the CMP 115 is the remaining bits excluding the lower 3 bits, and the lower 3 bits of the end address from the selector (SEL4) 104.
The bits are input to the selector (SEL5) 105, and the remaining bits are input to the CMP 115. Similarly, the DMA start address from the flip-flop (FF1) 106 is
The bits excluding the bits are input to the CMP 115.

【００２５】１１６はフリップフロップ（ＦＦ１）１０
６のイネーブル信号を生成するＯＲ回路（ＯＲ１）であ
り、バンドおよびラインの先頭毎、ＤＭＡアクセス終了
時に有効となる。１１７はフリップフロップ（ＦＦ４）
１０９のイネーブル信号を生成するＯＲ回路（ＯＲ２）
であり、バンドおよびラインの先頭で、フリップフロッ
プ（ＦＦ１）１０６で設定された次のクロックで有効と
なる。１１８はフリップフロップ（ＦＦ５）１１０のイ
ネーブル信号を生成するＯＲ回路（ＯＲ３）であり、バ
ンドの先頭でフリップフロップ（ＦＦ１）１０６が設定
された次のクロックで有効となる。Reference numeral 116 denotes a flip-flop (FF1) 10
6 is an OR circuit (OR1) for generating an enable signal, which becomes effective at the head of each band and line and at the end of DMA access. 117 is a flip-flop (FF4)
OR circuit (OR2) for generating enable signal 109
At the head of the band and the line, it becomes valid at the next clock set by the flip-flop (FF1) 106. Reference numeral 118 denotes an OR circuit (OR3) for generating an enable signal for the flip-flop (FF5) 110, which becomes effective at the next clock after the flip-flop (FF1) 106 is set at the head of the band.

【００２６】上記構成を有するＤＭＡ制御装置の動作を
示す。図２、図３、図４および図５はＤＭＡ制御装置の
動作処理手順を示すフローチャートである。このＤＭＡ
制御装置を動作させるためには、まず、プリントエンジ
ンの種類に応じて使用されるモードによって、ＤＭＡが
バンド単位で連続して発生するか、もしくはライン単位
で連続して発生するかを切り換える（ステップＳ１）。
これにより、セレクタ（ＳＥＬ４）１０４はフリップフ
ロップ（ＦＦ４）１０９もしくはフリップフロップ（Ｆ
Ｆ５）１１０のいずれかの出力を終了アドレスとして認
識することになる。The operation of the DMA control device having the above configuration will be described. FIGS. 2, 3, 4 and 5 are flowcharts showing the operation processing procedure of the DMA control device. This DMA
In order to operate the control device, first, depending on the mode used according to the type of the print engine, it is switched whether DMA is continuously generated in band units or continuously in line units (step). S1).
As a result, the selector (SEL4) 104 operates the flip-flop (FF4) 109 or the flip-flop (F
F5) Any output of 110 is recognized as the end address.

【００２７】始めに、Ｎｏｒｍａｌモード、すなわちバ
ンド単位で連続してＤＭＡが発生する場合を示す。ｍｕ
ｌｔｉモード、すなわちライン単位でＤＭＡが連続して
発生する場合については、後述する。First, a normal mode, that is, a case where DMAs are continuously generated in band units will be described. mu
The case of the lti mode, that is, the case where DMAs are continuously generated in line units will be described later.

【００２８】Ｎｏｒｍａｌモードに切り換えた後、つま
りセレクタ１０４のＳＬ端子をＨレベルにした後（ステ
ップＳ２）、このバンドのワード数ＢａｎｄＯＦＳＥＴ
と先頭バンドのスタートアドレスＦｉｒｓｔＢａｎｄＡ
をそれぞれワード単位で設定する（ステップＳ３、Ｓ
４）。そして、スタートアドレスについては、セレクタ
（ＳＥＬ１）１０１でＢ側ＦｉｒｓｔＢａｎｄＡが選択
され、セレクタ（ＳＥＬ２、ＳＥＬ３）１０２、１０３
をパスしてフリップフロップ（ＦＦ）１０６にＤＭＡ開
始アドレスＤＭＡ−ｓｔａｒｔＡがセットされる。After switching to the Normal mode, that is, setting the SL terminal of the selector 104 to the H level (step S2), the number of words BandOFSET of this band is set.
And start address of first band FirstBandA
Are set in word units (steps S3 and S3).
4). As for the start address, the B-side FirstBandA is selected by the selector (SEL1) 101, and the selectors (SEL2, SEL3) 102, 103
, The DMA start address DMA-startA is set in the flip-flop (FF) 106.

【００２９】一方、ＦＦ１０６でセットされたＤＭＡ開
始アドレスと［ＢａｎｄＯＦＳＥＴ−１］とが加算器
（ＡＤＤ４）１１４で加算され、ＯＲ回路（ＯＲ３）１
１８がフリップフロップ（ＦＦ１）１０６をセットした
次のクロックで「Ｈ」になるので、フリップフロップ
（ＦＦ５）１１０に加算アドレス（バンド終了アドレ
ス）がセットされる（ステップＳ６）。On the other hand, the DMA start address set by the FF 106 and [BandOFSET-1] are added by the adder (ADD4) 114, and the OR circuit (OR3) 1
18 becomes "H" at the next clock after the flip-flop (FF1) 106 is set, so that the addition address (band end address) is set to the flip-flop (FF5) 110 (step S6).

【００３０】セレクタ（ＳＥＬ４）１０４はＢ側（バン
ド単位）を選択するので、コンパレータ（ＣＭＰ）１１
５のＢ入力にはバンド終了アドレスとして、先の加算ア
ドレスのうち下位３ビットを除いたものがセットされ
る。Since the selector (SEL4) 104 selects the B side (band unit), the comparator (CMP) 11
In the B input of No. 5, as the band end address, the address obtained by removing the lower 3 bits from the above addition address is set.

【００３１】次に、先行してセットされたフリップフロ
ップ（ＦＦ１）の下位３ビットを除いたものと上記バン
ド終了アドレスとを比較し、ＣＯＭＰ＿ｅｎｄの値を決
める（ステップＳ７）。この２つのアドレスが等しい場
合、このバンドの最終アクセスと認識する。一方、２つ
のアドレスが等しくない場合、次のＤＭＡアクセスも存
在すると判断され、ＤＭＡが継続する。Next, the value of the previously set flip-flop (FF1) excluding the lower three bits is compared with the band end address to determine the value of COMP_end (step S7). If the two addresses are equal, it is recognized as the last access of this band. On the other hand, if the two addresses are not equal, it is determined that the next DMA access also exists, and the DMA continues.

【００３２】ここまでの設定が完了した時点で、さらに
シッピングＤＭＡがイネーブルになると、本ＤＭＡ制御
装置は、メモリコントローラに対してＤＭＡリクエスト
（ＤＲＥＱ）を出力すると共に、先のＤＭＡ開始アドレ
スＤＭＡ−ｓｔａｒｔＡ、および比較結果ＣＯＭＰ＿ｅ
ｎｄによって選択されたセレクタ（ＳＥＬ５）１０５の
出力、つまりＤＭＡ終了アドレスＤＭＡ−ｅｎｄＡを一
緒に出力する。At the time when the setting up to this point is completed, if the shipping DMA is further enabled, the present DMA controller outputs a DMA request (DREQ) to the memory controller and at the same time the previous DMA start address DMA-startA. , And the comparison result COMP_e
The output of the selector (SEL5) 105 selected by nd, that is, the DMA end address DMA-endA is output together.

【００３３】ここで、比較結果ＣＯＭＰ−ｅｎｄが
「Ｌ」、すなわちＮｏｔイコールだとすると、ＤＭＡ終
了アドレスＤＭＡ−ｅｎｄＡは、通常のバースト転送単
位である「７」を出力し（ステップＳ８）、メモリコン
トローラ側はスタートアドレスから下位３ビットが
「７」までのバーストアクセスでＤＭＡメモリサイクル
を発生する（ステップＳ９）。If the comparison result COMP-end is "L", that is, Not equal, the DMA end address DMA-endA outputs "7" which is a normal burst transfer unit (step S8), and the memory controller side Generates a DMA memory cycle in burst access from the start address to the lower three bits of "7" (step S9).

【００３４】つぎに、ＤＭＡメモリサイクルの終了時点
で、加算器（ＡＤＤ２）１１２とフリップフロップ（Ｆ
Ｆ３）１０８を通して更新されたＤＭＡアドレスがフリ
ップフロップ（ＦＦ３）１０８に次回のＤＭＡ開始アド
レスＮｅｘｔＤＭＡＡとしてセットされ、セレクタ（Ｓ
ＥＬ１〜３）１０１〜１０３をパスして次のクロック
で、フリップフロップ１０６にセットされる（ステップ
Ｓ１０）。このときのＤＭＡ開始アドレスＤＭＡ＿ｓｔ
ａｒｔＡは、前回のＤＭＡ開始アドレスにバースト転送
を行ったワード数だけ加算した値となる。Next, at the end of the DMA memory cycle, the adder (ADD2) 112 and the flip-flop (F
F3) 108, the updated DMA address is set in the flip-flop (FF3) 108 as the next DMA start address NextDMAA, and the selector (S3)
EL1 to 3) The signals pass through 101 to 103 and are set in the flip-flop 106 at the next clock (step S10). DMA start address DMA_st at this time
artA is a value obtained by adding the number of words subjected to burst transfer to the previous DMA start address.

【００３５】同様に、コンパレータ（ＣＭＰ）１１５
で、このＤＭＡ開始アドレスＤＭＡ＿ｓｔａｒｔＡとバ
ンド終了アドレスＤＭＡ−ｅｎｄＡとを比較し、やはり
ＣＯＭＰ＿ｅｎｄが「Ｌ」である場合、今度はメモリコ
ントローラにＤＭＡリクエストを出力すると、ＤＭＡメ
モリサイクルとしてスタートアドレスから下位３ビット
が「７」までの８回バースト、つまり通常のバースト転
送単位で動作する。これは、先の終了アドレスが「７」
であるので、次のスタートアドレスの下位３ビットは
「０」となることによる。Similarly, a comparator (CMP) 115
Then, the DMA start address DMA_startA is compared with the band end address DMA-endA. If COMP_end is still “L”, a DMA request is output to the memory controller. Operate in eight bursts up to "7", that is, in a normal burst transfer unit. This means that the previous end address is "7"
Therefore, the lower 3 bits of the next start address become "0".

【００３６】以上示した動作をＤＭＡリクエスト１回毎
に行う。そして、比較結果ＣＯＭＰ＿ｅｎｄが「Ｈ」、
つまりこのバンドの最終アクセスであると判断するまで
繰り返す。The above operation is performed for each DMA request. Then, the comparison result COMP_end is “H”,
That is, the process is repeated until it is determined that the access is the last access to the band.

【００３７】そして、比較結果ＣＯＭＰ−ｅｎｄが
「Ｈ」になると、セレクタ（ＳＥＬ５）１０５はＢ側を
選択し、フリップフロップ（ＦＦ５）１１０にセットさ
れたバンド最終アドレスの下位３ビットをバンド終了ア
ドレスＤＭＡ＿ｅｎｄＡとする（ステップＳ１１）。こ
のとき、メモリコントローラにこのバンドの最後のＤＭ
Ａリクエストを出力すると（ステップＳ１２）、ＤＭＡ
メモリサイクルとしてスタートアドレスからバンド最終
アドレスまでのバーストアクセスで動作し、このバンド
のＤＭＡ出力が終了する（ステップＳ１３）。When the comparison result COMP-end becomes "H", the selector (SEL5) 105 selects the B side, and sets the lower 3 bits of the band last address set in the flip-flop (FF5) 110 to the band end address. DMA_endA is set (step S11). At this time, the last DM of this band is stored in the memory controller.
When the A request is output (step S12), the DMA
As a memory cycle, operation is performed by burst access from the start address to the band last address, and the DMA output of this band ends (step S13).

【００３８】以上示した動作が１バンド当たりのＤＭＡ
制御となり、同様の工程で次のバンドの制御も行われ
る。すなわち、次バンドがあるか否かを判別し（ステッ
プＳ１４）、次バンドがない場合、処理を終了し、次バ
ンドがある場合、次バンドの開始アドレスＮｅｘｔＢａ
ｎｄＡを設定し（ステップＳ１５）、ステップＳ５の処
理を繰り返す。図６はＤＭＡ制御装置の各部の信号の変
化を示すタイミングチャートである。The operation described above is the operation of DMA per band.
Control is performed, and control of the next band is also performed in the same process. That is, it is determined whether or not there is a next band (step S14). If there is no next band, the process ends. If there is a next band, the start address NextBa of the next band.
ndA is set (step S15), and the process of step S5 is repeated. FIG. 6 is a timing chart showing changes in signals at various parts of the DMA control device.

【００３９】以上示したように、本実施形態によれば、
ＤＭＡがバンド単位で連続して発生する場合、ＤＭＡ開
始アドレス、画像幅、画像高さの全てのパラメータが１
ワード単位で管理され、基本的にＤＭＡバースト転送単
位が８ワード単位であっても、バンドの先頭および最後
にかかるＤＭＡサイクルについてはＤＭＡのバースト転
送単位を変更可能であるので、シッピングすべき描画デ
ータに付加する余分なデータを全く必要としないように
することができる。As described above, according to the present embodiment,
When DMA occurs continuously in band units, all parameters of the DMA start address, image width, and image height are set to 1
Even though the DMA burst transfer unit is managed in word units and the DMA burst transfer unit at the beginning and end of the band can be changed in units of eight words, the drawing data to be shipped can be changed. No extra data to be added to the data is required.

【００４０】つぎに、ステップＳ１で、ｍｕｌｔｉモー
ド、すなわちライン単位でＤＭＡが連続して発生する場
合を示す。本実施形態では、２ビームエンジン制御の場
合を示す。すなわち、図１に示す回路がもう１系統あ
り、２系統の回路が独立に動作して２系統のＤＭＡがラ
イン単位に発生する場合を示す。Next, step S1 shows a multi mode, that is, a case where DMAs are continuously generated in line units. In the present embodiment, a case of two-beam engine control is shown. That is, a case is shown in which another circuit shown in FIG. 1 is provided, two circuits operate independently, and two DMAs are generated for each line.

【００４１】ｍｕｌｔｉモードに切り換えた後、つまり
セレクタ１０４のＳＬ端子をＬレベルにした後（ステッ
プＳ１６）、このラインのワード数ＬｉｎｅＯＦＳＥＴ
と先頭バンドのスタートアドレスＦｉｒｓｔＢａｎｄＡ
（Ａ１、Ａ２）をそれぞれワード単位で設定する（ステ
ップＳ１７、Ｓ１８）。そして、スタートアドレスにつ
いては、セレクタ（ＳＥＬ１）１０１でＢ側Ｆｉｒｓｔ
ＢａｎｄＡが選択され、セレクタ（ＳＥＬ２、ＳＥＬ
３）１０２、１０３をパスしてフリップフロップ（Ｆ
Ｆ）１０６にＤＭＡ開始アドレスがＤＭＡ−ｓｔａｒｔ
Ａとしてセットされる。After switching to the multi mode, that is, after setting the SL terminal of the selector 104 to L level (step S16), the word number LineOFSET of this line is set.
And start address of first band FirstBandA
(A1, A2) are set for each word (steps S17, S18). For the start address, the selector (SEL1) 101 sets the B-side First.
BandA is selected, and selectors (SEL2, SEL
3) The flip-flop (F
F) DMA start address is 106-DMA-start
Set as A.

【００４２】一方、ＦＦ１０６でセットされたＤＭＡ開
始アドレスと［ＬｉｎｅＯＦＳＥＴ−１］とが加算器
（ＡＤＤ３）１１３で加算され、ＯＲ回路（ＯＲ２）１
１７がフリップフロップ（ＦＦ１）１０６をセットした
次のクロックで「Ｈ」になるので、フリップフロップ
（ＦＦ４）１０９に加算アドレス（ライン終了アドレ
ス）がセットされる（ステップＳ２１）。On the other hand, the DMA start address set by the FF 106 and [LineOFSET-1] are added by the adder (ADD3) 113, and the OR circuit (OR2) 1
Since 17 becomes "H" at the next clock after the flip-flop (FF1) 106 is set, an addition address (line end address) is set in the flip-flop (FF4) 109 (step S21).

【００４３】セレクタ（ＳＥＬ４）１０４はＡ側（ライ
ン単位）を選択するので、コンパレータ（ＣＭＰ）１１
５のＢ入力にはライン終了アドレスとして、先の加算ア
ドレスのうち下位３ビットを除いたものがセットされ
る。Since the selector (SEL4) 104 selects the A side (line unit), the comparator (CMP) 11
In the B input of No. 5, as the line end address, the address obtained by removing the lower 3 bits from the previous addition address is set.

【００４４】次に、先行してセットされたフリップフロ
ップ（ＦＦ１）の下位３ビットを除いたものと上記ライ
ン終了アドレスとを比較し、ＣＯＭＰ＿ｅｎｄの値を決
める（ステップＳ２２）。この２つのアドレスが等しい
場合、このラインの最終アクセスと認識する。一方、２
つのアドレスが等しくない場合、次のＤＭＡアクセスも
存在すると判断され、ＤＭＡが継続する。Next, the value of the previously set flip-flop (FF1), excluding the lower three bits, is compared with the line end address to determine the value of COMP_end (step S22). If the two addresses are equal, it is recognized as the last access of this line. Meanwhile, 2
If the two addresses are not equal, it is determined that there is also a next DMA access and the DMA continues.

【００４５】ここまでの設定が完了した時点で、さらに
シッピングＤＭＡがイネーブルになると、本ＤＭＡ制御
装置は、メモリコントローラに対してＤＭＡリクエスト
を出力すると共に、先のＤＭＡ開始アドレスＤＭＡ−ｓ
ｔａｒｔＡ、および比較結果ＣＯＭＰ＿ｅｎｄによって
選択されたセレクタ（ＳＥＬ５）１０５の出力、つまり
ＤＭＡ終了アドレスＤＭＡ−ｅｎｄＡを一緒に出力す
る。When the setting up to this point is completed and the shipping DMA is further enabled, the present DMA control device outputs a DMA request to the memory controller and simultaneously sets the previous DMA start address DMA-s.
The output of the selector (SEL5) 105 selected by the startA and the comparison result COMP_end, that is, the DMA end address DMA-endA is output together.

【００４６】ここで、比較結果ＣＯＭＰ−ｅｎｄが
「Ｌ」、すなわちＮｏｔイコールだとすると、ＤＭＡ終
了アドレスＤＭＡ−ｅｎｄＡは、通常のバースト転送単
位である「７」を出力し（ステップＳ２３）、メモリコ
ントローラ側はスタートアドレスから下位３ビットが
「７」までのバーストアクセスでＤＭＡメモリサイクル
を発生する（ステップＳ２４）。Here, if the comparison result COMP-end is "L", that is, Not equal, the DMA end address DMA-endA outputs "7" which is a normal burst transfer unit (step S23), and the memory controller side Generates a DMA memory cycle by burst access from the start address to the lower three bits of "7" (step S24).

【００４７】つぎに、ＤＭＡメモリサイクルの終了時点
で、加算器（ＡＤＤ２）１１２とフリップフロップ（Ｆ
Ｆ３）１０８を通して更新されたＤＭＡアドレスがフリ
ップフロップ（ＦＦ３）１０８に次回のＤＭＡ開始アド
レスＮｅｘｔＤＭＡＡとしてセットされ、セレクタ（Ｓ
ＥＬ１〜３）１０１〜１０３をパスして次のクロック
で、フリップフロップ１０６にセットされる（ステップ
Ｓ２５）。このときのＤＭＡ開始アドレスＤＭＡ＿ｓｔ
ａｒｔＡは、前回のＤＭＡ開始アドレスにバースト転送
を行ったワード数だけ加算した値となる。Next, at the end of the DMA memory cycle, the adder (ADD2) 112 and the flip-flop (F
F3) 108, the updated DMA address is set in the flip-flop (FF3) 108 as the next DMA start address NextDMAA, and the selector (S
EL1 to 3) The signals pass through 101 to 103 and are set in the flip-flop 106 at the next clock (step S25). DMA start address DMA_st at this time
artA is a value obtained by adding the number of words subjected to burst transfer to the previous DMA start address.

【００４８】同様に、コンパレータ（ＣＭＰ）１１５
で、このＤＭＡ開始アドレスＤＭＡ＿ｓｔａｒｔＡとラ
イン終了アドレスＤＭＡ−ｅｎｄＡとを比較し、やはり
ＣＯＭＰ＿ｅｎｄが「Ｌ」である場合、今度はメモリコ
ントローラにＤＭＡリクエストを出力すると、ＤＭＡメ
モリサイクルとしてスタートアドレスから下位３ビット
が「７」までの８回バースト、つまり通常のバースト転
送単位で動作する。これは、先の終了アドレスが「７」
であるので、次のスタートアドレスの下位３ビットは
「０」となることによる。Similarly, a comparator (CMP) 115
Then, the DMA start address DMA_startA is compared with the line end address DMA-endA. If COMP_end is still “L”, a DMA request is output to the memory controller. Operate in eight bursts up to "7", that is, in a normal burst transfer unit. This means that the previous end address is "7"
Therefore, the lower 3 bits of the next start address become "0".

【００４９】以上示した動作をＤＭＡリクエスト１回毎
に行う。そして、比較結果ＣＯＭＰ＿ｅｎｄが「Ｈ」、
つまりこのラインの最終アクセスであると判断するまで
繰り返す。The above operation is performed for each DMA request. Then, the comparison result COMP_end is “H”,
That is, the process is repeated until it is determined that the access is the last access to this line.

【００５０】そして、比較結果ＣＯＭＰ−ｅｎｄが
「Ｈ」になると、セレクタ（ＳＥＬ５）１０５はＢ側を
選択し、フリップフロップ（ＦＦ４）１０９にセットさ
れたライン最終アドレスの下位３ビットをライン終了ア
ドレスＤＭＡ＿ｅｎｄＡとする（ステップＳ２６）。こ
のとき、メモリコントローラにこのラインの最後のＤＭ
Ａリクエストを出力すると（ステップＳ２７）、ＤＭＡ
メモリサイクルとしてスタートアドレスからライン最終
アドレスまでのバーストアクセスで動作し、このライン
のＤＭＡ出力が終了する（ステップＳ２８）。When the comparison result COMP-end becomes "H", the selector (SEL5) 105 selects the B side, and the lower 3 bits of the line end address set in the flip-flop (FF4) 109 are used as the line end address. DMA_endA is set (step S26). At this time, the last DM of this line is stored in the memory controller.
When the A request is output (step S27), the DMA
As a memory cycle, the operation is performed by burst access from the start address to the last address of the line, and the DMA output of this line ends (step S28).

【００５１】以上示した動作が１ライン当たりのＤＭＡ
制御となり、同様の工程で次のラインの制御も行われ
る。ここで、次回のＤＭＡ開始アドレスは次ラインの先
頭を示しているが、他チャネルがそこから起動している
ので、実際には、１ライン分ジャンプする（ステップＳ
２９）。そして、前ラインの最終ＤＭＡリクエストを発
生した後に、フリップフロップ（ＦＦ２）１０７にセッ
トされたアドレスが次回のＤＭＡ開始アドレスとなる
（ステップＳ３０）。The operation described above is performed for DMA per line.
Control is performed, and control of the next line is performed in the same process. Here, the next DMA start address indicates the head of the next line, but since another channel has been activated from there, actually jumps by one line (step S).
29). After the last DMA request of the previous line is generated, the address set in the flip-flop (FF2) 107 becomes the next DMA start address (step S30).

【００５２】この後、１バンド当たりの規定ライン数に
達したか否かを判別し（ステップＳ３１）、達していな
い場合、ステップＳ１９の処理に戻り、達している場
合、このバンドのＤＭＡ出力を終了する（ステップＳ３
２）。そして、次バンドがあるか否かを判別し（ステッ
プＳ３３）、次バンドがない場合、処理を終了し、次バ
ンドがある場合、次バンドの開始アドレスＮｅｘｔＢａ
ｎｄＡを設定し（ステップＳ３４）、ステップＳ１９の
処理を繰り返す。Thereafter, it is determined whether or not the specified number of lines per band has been reached (step S31). If not, the process returns to step S19. If so, the DMA output of this band is output. End (step S3
2). Then, it is determined whether or not there is a next band (step S33). If there is no next band, the process ends. If there is a next band, the start address NextBa of the next band.
ndA is set (step S34), and the process of step S19 is repeated.

【００５３】以上示したように、本実施形態によれば、
ＤＭＡがライン単位で連続して発生する場合、ＤＭＡ開
始アドレス、画像幅、画像高さの全てのパラメータが１
ワード単位で管理され、基本的にＤＭＡバースト転送単
位が８ワード単位であっても、各ラインの先頭および最
後にかかるＤＭＡサイクルについてはＤＭＡのバースト
転送単位を変更可能であるので、シッピングすべき描画
データに付加する余分なデータを全く必要としないよう
にすることができる。As described above, according to the present embodiment,
When DMA occurs continuously in line units, all parameters of the DMA start address, image width, and image height are set to 1
Even if the DMA burst transfer unit is basically a word unit and the DMA burst transfer unit at the beginning and end of each line can be changed, the burst transfer unit of the DMA can be changed. No extra data to be added to the data is required.

【００５４】［第２の実施形態］第２の実施形態のＤＭ
Ａ制御装置は、前記第１の実施形態に簡易な回路を追加
するだけで構成され、両面印刷モードの裏面印刷時にも
画像の幅、高さ、余白マージンなどのパラメータを変え
ることなく、表面印刷時と同じパラメータで印字出力可
能である。[Second Embodiment] The DM of the second embodiment
The A control device is configured by simply adding a simple circuit to the first embodiment. Even when printing on the back side in the duplex printing mode, the front side printing is performed without changing parameters such as the width, height, and margin of the image. Printout is possible with the same parameters as at the time.

【００５５】図７は第２の実施形態における追加回路の
構成を示す図である。図において、２０１は図１のＤＭ
Ａ制御装置から入力されるＤＭＡ開始アドレスＤＭＡ＿
ｓｔａｒｔＡを表面印刷の時そのまま出力し、裏面印刷
の時、つまりＲｅｖｅｒｓｅ信号が「Ｈ」になると、ビ
ット反転して出力する排他論理和回路ＥＯＲ１である。
２０２は同様にＤＭＡ終了アドレスＤＭＡ＿ｅｎｄＡを
表面印刷の時はそのまま出力し、裏面印刷の時はビット
反転して出力する排他論理和回路ＥＯＲ２である。FIG. 7 is a diagram showing a configuration of an additional circuit according to the second embodiment. In the figure, 201 is the DM of FIG.
DMA start address DMA_ input from the A control device
An exclusive-OR circuit EOR1 that outputs startA as it is during front side printing, and inverts and outputs the bit when backside printing, that is, when the Reverse signal becomes “H”.
Similarly, an exclusive OR circuit EOR2 202 outputs the DMA end address DMA_endA as it is during front side printing, and inverts and outputs the bit during back side printing.

【００５６】２０３、２０４はＳＤＲＡＭ（シンクロナ
スＤＲＡＭ）に代表されるメモリのように、バーストア
クセス中のアドレスのデクリメントを許可しないものの
ために、下位３ビットの開始、終了アドレスを入れ換え
るセレクタ（ＳＥＬ１、ＳＥＬ２）である。このセレク
タにより、１回のＤＭＡリクエストに相当するバースト
アクセス内では、アドレスはインクリメントするが、バ
ーストアクセス間のアドレスはデクリメントする構成が
可能となる。Reference numerals 203 and 204 denote selectors (SEL1 and SEL2) for exchanging the start and end addresses of the lower 3 bits for a memory such as an SDRAM (synchronous DRAM) which does not permit decrement of an address during burst access. SEL2). This selector enables a configuration in which the address is incremented within a burst access corresponding to one DMA request, but the address between burst accesses is decremented.

【００５７】図８は両面モード印刷時にＤＭＡ転送を行
う際のメモリアクセスを示す図である。例えば、表面印
刷の場合、メモリのアドレス１４（ｈ）から３ワード
アクセス（ライン先頭のＤＭＡ）を行い、アドレス２
０（ｈ）、４０（ｈ）、６０（ｈ）から８ワードアクセ
ス（通常の転送単位でＤＭＡ）を行い、アドレス８０
（ｈ）から５ワードアクセス（ライン終了のＤＭＡ）を
行って、１ラインを終了し、次ライン用にＯＦＳＥＴ
アドレスを加算して、同様の順番で動作を行う。一方、
裏面印刷の場合、表面印刷とは逆の順番で、すなわち上
記→→の順番で動作し、１ラインを終了し、次
ライン用にＯＦＳＥＴアドレスを減算して、同様の順番
で動作を行う。このような動作を行うことにより、スイ
ッチバック式のプリントエンジン使用時には、図９に示
すように、描画データが生成される。図９は両面印刷時
の描画データの生成を示す図である。同図（Ａ）は表面
印刷を示し、同図（Ｂ）は裏面印刷を示す。FIG. 8 is a diagram showing a memory access when performing a DMA transfer at the time of double-sided mode printing. For example, in the case of front side printing, 3-word access (DMA at the head of the line) is performed from address 14 (h) of the memory, and address 2
8-word access (DMA in a normal transfer unit) is performed from 0 (h), 40 (h), and 60 (h), and an address 80
From (h), 5-word access (DMA at end of line) is performed, one line is completed, and OFSET is set for the next line.
Operations are performed in the same order by adding addresses. on the other hand,
In the case of the back side printing, the operation is performed in the reverse order of the front side printing, that is, in the order of the above-mentioned →→, one line is completed, the OFSET address is subtracted for the next line, and the operation is performed in the same order. By performing such an operation, when the switchback type print engine is used, drawing data is generated as shown in FIG. FIG. 9 is a diagram illustrating generation of drawing data at the time of double-sided printing. FIG. 1A shows front side printing, and FIG. 1B shows back side printing.

【００５８】上記構成を有するＤＭＡ制御装置の動作を
示す。表面印刷時の動作は、図１の回路動作と同様であ
るので、ここでは裏面印刷時の動作だけを示す。まず、
モード設定を行い、ＢａｎｄＯＦＳＥＴをセットするま
では同じである。この後、先頭バンドのスタートアドレ
スＦｉｒｓｔ Ｂａｎｄ Ａをセットする際、描画デー
タの最終アドレスのビット反転値をセットする。The operation of the DMA control device having the above configuration will be described. Since the operation at the time of front side printing is the same as the circuit operation of FIG. 1, only the operation at the time of back side printing is shown here. First,
This is the same until the mode is set and BandOFSET is set. Thereafter, when setting the start address First Band A of the first band, the bit inversion value of the last address of the drawing data is set.

【００５９】これにより、フリップフロップ（ＦＦ１）
１０６にＤＭＡ−ｓｔａｒｔＡとして、上記データがセ
ットされると共に、フリップフロップ（ＦＦ５）１１０
に加算アドレスがセットされる。この加算アドレスがメ
モリの実際のアドレスとして、描画データの先頭アドレ
スのビット反転値となる。Thus, the flip-flop (FF1)
The above data is set in DMA 106 as DMA-startA, and a flip-flop (FF5) 110
Is set to the addition address. This added address is the actual address of the memory and is the bit-reversed value of the leading address of the drawing data.

【００６０】前記第１の実施形態と同様、ＣＯＭＰ＿ｅ
ｎｄの値を見ながら、もしＣＯＭＰ＿ｅｎｄが「Ｌ」、
つまりＮｏｔイコールである場合、ＤＭＡ＿ｅｎｄＡは
「７」を出力するが、これを排他論理和（ＥＯＲ２）２
０２によりビット反転するので、「０」になる。そし
て、ＤＭＡ＿ｓｔａｒｔＡも排他論理和（ＥＯＲ１）２
０１によってビット反転されるので、描画データの最終
アドレスがそのまま出力される。そして、開始および終
了アドレスをセレクタ（ＳＥＬ１、２）２０３、２０４
によって入れ換えてからメモリコントローラに出力する
ので、メモリコントローラ側では、描画データの最終ア
ドレスの下位３ビットを「０」にしたアドレスから下位
３ビットの本当の値までのバーストアクセスでＤＭＡメ
モリサイクルを発生する。As in the first embodiment, COMP_e
While watching the value of nd, if COMP_end is “L”,
That is, in the case of Not equal, DMA_endA outputs “7”, but this is calculated by exclusive OR (EOR2) 2
Since the bit is inverted by 02, it becomes “0”. DMA_startA is also exclusive OR (EOR1) 2
Since the bit is inverted by 01, the final address of the drawing data is output as it is. Then, the start and end addresses are selected by selectors (SEL1, 2) 203, 204.
Is output to the memory controller after the replacement, so that the memory controller generates a DMA memory cycle by burst access from the address where the lower 3 bits of the final address of the drawing data is set to "0" to the true value of the lower 3 bits. I do.

【００６１】つぎに、ＤＭＡメモリサイクルの終了時点
でフリップフロップ（ＦＦ１）１０６にセットされるＤ
ＭＡ＿ｓｔａｒｔＡは、バースト転送を行ったワード数
だけ加算されるが、元々セットされた値がビット反転し
ているので、実際には前述した通り、バーストアクセス
間のアドレスはデクリメントしている。Next, D is set in the flip-flop (FF1) 106 at the end of the DMA memory cycle.
MA_startA is added by the number of words subjected to the burst transfer, but since the originally set value is bit-inverted, the address between burst accesses is actually decremented as described above.

【００６２】このような動作をＣＯＭＰ＿ｅｎｄが
「Ｈ」、つまりこのバンドの最終アクセスであると判断
するまで繰り返すが、これはデクリメントしていたアド
レスが描画データの先頭アドレスまで遡ることと同一で
ある。Such an operation is repeated until it is determined that COMP_end is "H", that is, it is determined that the band is the last access to this band. This is the same as the case where the decremented address goes back to the top address of the drawing data.

【００６３】ＣＯＭＰ＿ｅｎｄが「Ｈ」になると、フリ
ップフロップ（ＦＦ５）１１０にセットされたデータか
らバンドの最終アドレス、つまり描画データの先頭アド
レスの下位３ビットがＤＭＡ＿ｅｎｄＡとなり、一方、
ＤＭＡ＿ｓｔａｒｔＡは描画データの先頭アドレスの下
位３ビットが「７」となる。これは、先の終了アドレス
が「０」であるので、次のスタートアドレスの下位３ビ
ットはデクリメントして「７」に戻るからである。When COMP_end becomes “H”, the last address of the band from the data set in the flip-flop (FF5) 110, that is, the lower 3 bits of the leading address of the drawing data becomes DMA_endA.
In DMA_startA, the lower three bits of the head address of the drawing data are “7”. This is because, since the previous end address is “0”, the lower 3 bits of the next start address are decremented and returned to “7”.

【００６４】この開始、終了アドレスの下位３ビットを
セレクタ（ＳＥＬ１、２）２０３、２０４で入れ換え、
最後のＤＭＡリクエストに対するメモリサイクルは、描
画データの先頭アドレスからその下位３ビットが「７」
までのバーストアクセス動作となって、このバンドのＤ
ＭＡ出力が終了する。次バンド移行の制御も、同様の工
程で行われるので、その説明は省略する。The lower three bits of the start and end addresses are replaced by selectors (SEL1, 2) 203 and 204,
In the memory cycle for the last DMA request, the lower three bits from the start address of the drawing data are “7”.
Up to burst access operation up to D
The MA output ends. The control of the transition to the next band is performed in the same process, and the description thereof is omitted.

【００６５】このように、第２の実施形態によれば、Ｄ
ＭＡアドレス制御部分の主要構成を変えることなく、ス
イッチバック式のエンジンを用いても表面・裏面の各印
刷でパラメータを補正しないで出力可能となり、第１の
実施形態の効果も併せて得ることができる。As described above, according to the second embodiment, D
Without changing the main configuration of the MA address control section, even if a switchback type engine is used, it is possible to output without correcting parameters in each printing of the front and back sides, and the effect of the first embodiment can be obtained together. it can.

【００６６】尚、以上が本発明の実施の形態の説明であ
るが、本発明は上記実施の形態の構成に限られるもので
はなく、特許請求の範囲で示した機能、または実施の形
態の構成が持つ機能が達成できる構成であれば、どのよ
うなものであっても適用可能である。The above is an explanation of the embodiment of the present invention. However, the present invention is not limited to the structure of the above embodiment, and the functions shown in the claims or the structure of the embodiment are described. Any configuration can be applied as long as the configuration can achieve the function of.

【００６７】例えば、ＤＭＡ制御装置として、図１のセ
レクタ（ＳＥＬ４）１０４を削除し、バンド単位のＤＭ
Ａ制御だけを行う場合、加算器（ＡＤＤ４）１１４、フ
リップフロップ（ＦＦ５）１１０、ＯＲ回路（ＯＲ３）
１１８の系統を使用し、フリップフロップ（ＦＦ５）１
１０の出力を直接、コンパレータ（ＣＭＰ）１１５のＢ
入力およびセレクタ（ＳＥＬ５）１０５に接続するよう
にしてもよい。For example, as a DMA control device, the selector (SEL4) 104 in FIG.
When only the A control is performed, the adder (ADD4) 114, the flip-flop (FF5) 110, and the OR circuit (OR3)
Flip-flop (FF5) 1
10 directly to the comparator (CMP) 115 B
The input and selector (SEL5) 105 may be connected.

【００６８】また、ライン単位のＤＭＡ制御だけを行う
場合、加算器（ＡＤＤ３）１１３、フリップフロップ
（ＦＦ４）１０９、ＯＲ回路（ＯＲ２）１１７の系統を
使用し、フリップフロップ（ＦＦ４）１０９の出力を直
接、コンパレータ（ＣＭＰ）１１５のＢ入力およびセレ
クタ（ＳＥＬ５）１０５に接続するようにしてもよい。When only DMA control is performed on a line-by-line basis, the output of the flip-flop (FF4) 109 is output using the adder (ADD3) 113, flip-flop (FF4) 109 and OR circuit (OR2) 117. It may be directly connected to the B input of the comparator (CMP) 115 and the selector (SEL5) 105.

【００６９】これにより、接続されるプリントエンジン
によってモード切換を行わないので、複数モードに跨る
ソフトウェア構成にならず単純化でき、システム固有の
プログラムを構成するだけでよくなる。As a result, since the mode is not switched by the connected print engine, the software configuration does not extend over a plurality of modes, so that the configuration can be simplified, and only a system-specific program needs to be configured.

【００７０】[0070]

【発明の効果】本発明によれば、印字制御装置内のメモ
リコントローラとは無関係に、バンドの先頭／最後、も
しくは各ラインの先頭／最後を認識し、その際、シッピ
ングＤＭＡの転送単位を可変とすることで、ＤＭＡを行
う際、描画データの周囲に余分な白データを付加しない
で済み、描画データ格納のために必要なメモリ以上に余
分なメモリを必要としなくなる。また、裏面印刷の際、
パラメータを補正することなく、両面印字可能となる。According to the present invention, the start / end of a band or the start / end of each line is recognized independently of the memory controller in the print control apparatus, and the transfer unit of the shipping DMA is variable at that time. By doing so, when performing DMA, it is not necessary to add extra white data around the drawing data, and no extra memory is required beyond the memory required for storing the drawing data. Also, when printing on the back side,
Double-sided printing can be performed without correcting parameters.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施形態におけるＤＭＡ制御装置の構成
を示す回路図である。FIG. 1 is a circuit diagram illustrating a configuration of a DMA control device according to a first embodiment.

【図２】ＤＭＡ制御装置の動作処理手順を示すフローチ
ャートである。FIG. 2 is a flowchart illustrating an operation processing procedure of the DMA control device.

【図３】図２につづくＤＭＡ制御装置の動作処理手順を
示すフローチャートである。FIG. 3 is a flowchart showing an operation processing procedure of the DMA control device continued from FIG. 2;

【図４】図２および図３につづくＤＭＡ制御装置の動作
処理手順を示すフローチャートである。FIG. 4 is a flowchart showing an operation processing procedure of the DMA control device continued from FIGS. 2 and 3;

【図５】図２、図３および図４につづくＤＭＡ制御装置
の動作処理手順を示すフローチャートである。FIG. 5 is a flowchart showing an operation processing procedure of the DMA control device following FIGS. 2, 3 and 4;

【図６】ＤＭＡ制御装置の各部の信号の変化を示すタイ
ミングチャートである。FIG. 6 is a timing chart showing a change in a signal of each unit of the DMA control device.

【図７】第２の実施形態における追加回路の構成を示す
図である。FIG. 7 is a diagram illustrating a configuration of an additional circuit according to the second embodiment.

【図８】両面モード印刷時にＤＭＡ転送を行う際のメモ
リアクセスを示す図である。FIG. 8 is a diagram illustrating memory access when performing DMA transfer during duplex mode printing.

【図９】両面印刷時の描画データの生成を示す図であ
る。FIG. 9 is a diagram illustrating generation of drawing data during double-sided printing.

【図１０】従来の画像幅を任意に設定可能にした場合の
両面印刷を示す図である。FIG. 10 is a diagram illustrating two-sided printing in a case where a conventional image width can be arbitrarily set.

【図１１】従来の画像高さを任意に設定可能にした場合
の印刷例を示す図である。FIG. 11 is a diagram illustrating a conventional print example when the image height can be arbitrarily set.

【符号の説明】[Explanation of symbols]

１０４、１０５ セレクタ（ＳＥＬ） １０６、１０７、１０８ フリップフロップ（ＦＦ） １１５ コンパレータ（ＣＭＰ） 104, 105 Selector (SEL) 106, 107, 108 Flip-flop (FF) 115 Comparator (CMP)

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 印字制御装置のメモリコントローラに対
してＤＭＡリクエストを行い、メモリに格納されたデー
タをＤＭＡによって転送するＤＭＡ制御装置において、 前記ＤＭＡ転送を１回行う度に転送すべき前記メモリの
開始アドレスおよび終了アドレスを生成する開始・終了
アドレス生成手段と、 前記メモリに格納された前記データの最終アドレスを生
成する最終アドレス生成手段と、 該生成された最終アドレスと次回のＤＭＡ転送の開始ア
ドレスとを比較する比較手段と、 該比較の結果、次回のＤＭＡ転送の終了アドレスを変更
する終了アドレス変更手段とを備えたことを特徴とする
ＤＭＡ制御装置。1. A DMA controller which makes a DMA request to a memory controller of a print controller and transfers data stored in the memory by DMA, wherein the DMA controller transfers the data each time the DMA transfer is performed once. Start / end address generation means for generating a start address and an end address; final address generation means for generating a final address of the data stored in the memory; and the generated final address and a start address of the next DMA transfer. And a ending address changing means for changing the ending address of the next DMA transfer as a result of the comparison. 【請求項２】 前記印字制御装置が搭載されたプリント
エンジンの種類に応じて、バンド単位にＤＭＡ転送を行
うモードにするか、ライン毎にＤＭＡ転送を行うモード
にするかを切り換えるモード切換手段を備え、 前記最終アドレス生成手段は、前記モードに応じて、前
記最終アドレスの生成過程を変更することを特徴とする
請求項１記載のＤＭＡ制御装置。2. A mode switching means for switching between a mode in which DMA transfer is performed in band units and a mode in which DMA transfer is performed line by line according to the type of print engine in which the print control device is mounted. 2. The DMA control device according to claim 1, wherein the last address generation unit changes a generation process of the last address according to the mode. 【請求項３】 両面印刷可能な印字制御装置で裏面印刷
を行う際、前記開始アドレスおよび前記終了アドレスの
ビット反転を行うビット反転手段を備え、前記印字制御
装置は、前記ビット反転により表面印刷と同一のパラメ
ータで裏面印刷を行うことを特徴とする請求項２記載の
ＤＭＡ制御装置。3. When back printing is performed by a printing control device capable of performing double-side printing, there is provided bit inversion means for performing bit inversion of the start address and the end address. 3. The DMA control device according to claim 2, wherein the back side printing is performed with the same parameters. 【請求項４】 印字制御装置のメモリコントローラに対
してＤＭＡリクエストを行い、メモリに格納されたデー
タをＤＭＡによって転送するＤＭＡ制御方法において、 前記ＤＭＡ転送を１回行う度に転送すべき前記メモリの
開始アドレスおよび終了アドレスを生成する工程と、 前記メモリに格納された前記データの最終アドレスを生
成する工程と、 該生成された最終アドレスと次回のＤＭＡ転送の開始ア
ドレスとを比較する工程と、 該比較の結果、次回のＤＭＡ転送の終了アドレスを変更
する工程とを有することを特徴とするＤＭＡ制御方法。4. A DMA control method for making a DMA request to a memory controller of a print control device and transferring data stored in the memory by DMA, wherein the DMA transfer method comprises the steps of: Generating a start address and an end address; generating a final address of the data stored in the memory; comparing the generated final address with a start address of a next DMA transfer; Changing the end address of the next DMA transfer as a result of the comparison.