JP2002184932A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に水晶発振器などのセラミックパッケージにお
けるチップ部品の実装に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly to a technology effective when applied to mounting of chip components in a ceramic package such as a crystal oscillator.
【０００２】[0002]
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。2. Description of the Related Art The technology described below studies the present invention,
Upon completion, they were examined by the inventor, and the outline is as follows.
【０００３】近年、携帯用電子機器の発展により、これ
に搭載される各半導体パッケージにおいて小形化が進め
られているが、水晶発振器などのセラミックパッケージ
においてもその小形化が要求されている。In recent years, with the development of portable electronic devices, miniaturization of each semiconductor package mounted thereon has been promoted. However, miniaturization of ceramic packages such as crystal oscillators is also required.
【０００４】そこで、小形化を図った水晶発振器には、
箱型（凹型）の１つのセラミック基板に、チップ部品で
あるチップコンデンサと、ドライバＩＣ（Integrated C
ircuit）用の半導体チップと、水晶発振器とが搭載され
ているものがあり、このようなセラミックパッケージで
は、チップコンデンサと半導体チップがセラミック基板
の凹部内に搭載され、水晶発振器がその反対側の凹部の
外側の背面に搭載されている。[0004] In order to reduce the size of the crystal oscillator,
A chip capacitor (chip component) and a driver IC (Integrated C) are mounted on one box-shaped (concave) ceramic substrate.
Some semiconductor chips for ircuit) and a crystal oscillator are mounted. In such a ceramic package, a chip capacitor and a semiconductor chip are mounted in a concave portion of a ceramic substrate, and the crystal oscillator is mounted in a concave portion on the opposite side. It is mounted on the outside back.
【０００５】さらに、箱型のセラミック基板の周縁部の
４コーナの脚部に、このセラミックパッケージの外部端
子が形成されている。Further, external terminals of the ceramic package are formed on four corners of the periphery of the box-shaped ceramic substrate.
【０００６】なお、このセラミックパッケージにおい
て、チップコンデンサは、導電性樹脂またはＳｎ−Ｐｂ
（鉛錫）系はんだによって接続されることが好ましい
が、導電性樹脂に比べて鉛錫はんだは、接続部の抵抗が
小さく、かつ熱による劣化が見られない。In this ceramic package, the chip capacitor is made of conductive resin or Sn-Pb.
The connection is preferably performed by a (lead-tin) -based solder. However, compared to the conductive resin, the lead-tin solder has a low resistance at the connection portion and does not show deterioration due to heat.
【０００７】したがって、チップコンデンサの搭載に
は、一般的に、Ｓｎ−Ｐｂ系はんだ（鉛錫はんだ）が用
いられている。Therefore, Sn-Pb-based solder (lead-tin solder) is generally used for mounting a chip capacitor.
【０００８】一方、ドライバＩＣである半導体チップ
は、超音波や加圧などによるＡｕ−Ａｕ接続によってセ
ラミック基板に搭載されている。[0008] On the other hand, a semiconductor chip as a driver IC is mounted on a ceramic substrate by Au-Au connection by ultrasonic waves or pressure.
【０００９】このようなセラミックパッケージ（水晶発
振器）では、小形化が図られているため、箱型のセラミ
ック基板の周縁部の脚部と凹部内のチップコンデンサと
が非常に接近して配置されている。In such a ceramic package (crystal oscillator), since the size is reduced, the legs on the peripheral edge of the box-shaped ceramic substrate and the chip capacitors in the concave portion are arranged very close to each other. I have.
【００１０】その際、チップコンデンサには、その端部
の外周面に端子である部品端子が形成されており、した
がって、チップコンデンサを露出させておくと、この露
出した部品端子とセラミック基板の外部端子とがそれぞ
れのはんだ接続部のはんだによってショートする可能性
があるため、凹部内でチップコンデンサを露出させるこ
となく完全に覆って樹脂封止する必要がある。[0010] At this time, the chip capacitor is formed with a component terminal which is a terminal on the outer peripheral surface of the end portion. Therefore, if the chip capacitor is exposed, the exposed component terminal and the outside of the ceramic substrate are formed. Since the terminals and the solder may be short-circuited by the solder of the respective solder connection portions, it is necessary to completely cover and encapsulate the resin without exposing the chip capacitor in the concave portion.
【００１１】また、Ｓｎ−Ｐｂ系はんだでは、含有する
Ｓｎ（錫）の重量％が７％付近を越えると、はんだ内に
１８３℃で溶融する共晶はんだ（Ｐｂ：Ｓｎ＝６３：３
７）が存在すると考えられている（図７参照）。In the case of Sn—Pb solder, when the weight percent of Sn (tin) exceeds about 7%, eutectic solder (Pb: Sn = 63: 3) melts at 183 ° C. in the solder.
7) is considered to exist (see FIG. 7).
【００１２】ここで、Ｓｎ−Ｐｂ系合金については、例
えば、日経ＢＰ社、１９９３年５月３１日発行、「実践
講座ＶＬＳＩパッケージング技術（上）」香山晋、成瀬
邦彦（監修）、２６１〜２６３頁にその記載がある。Here, Sn-Pb alloys are described in, for example, Nikkei BP, published May 31, 1993, "Practical Course VLSI Packaging Technology (1)", Susumu Kayama and Kunihiko Naruse (supervised), 261-261. The description is given on page 263.
【００１３】[0013]
【発明が解決しようとする課題】ところが、前記した技
術において本発明者は以下の問題点を見出した。However, the present inventors have found the following problems in the above-mentioned technology.
【００１４】すなわち、チップコンデンサとＳｎ−Ｐｂ
系はんだとの接続において、セラミックパッケージ（水
晶発振器）をリフロー実装する際、そのリフロー温度
は、一般的に２４０℃であり、Ｓｎ−Ｐｂ系はんだ内の
融点が１８３℃の共晶領域が溶融する。That is, the chip capacitor and Sn-Pb
When a ceramic package (crystal oscillator) is reflow mounted in connection with a system solder, the reflow temperature is generally 240 ° C., and a eutectic region having a melting point of 183 ° C. in the Sn—Pb system solder melts. .
【００１５】その際、チップコンデンサが封止用樹脂に
よって完全に覆われていると、溶融によって体積膨張し
たＳｎ−Ｐｂ系はんだの逃げ場がなくなり、前記体積膨
張によるストレスがチップコンデンサと封止部との接合
力を上回り、チップコンデンサと封止部との界面を剥離
させる。At this time, if the chip capacitor is completely covered with the sealing resin, there is no escape area for the Sn—Pb-based solder that has expanded in volume due to melting, and the stress due to the volume expansion causes the chip capacitor and the sealing portion to be in contact with each other. And the interface between the chip capacitor and the sealing portion is peeled off.
【００１６】さらに、この剥離箇所に溶融したＳｎ−Ｐ
ｂ系はんだが流れ込み、その結果、チップコンデンサの
両端の部品端子間がショートに至るという問題が起こ
る。Further, the molten Sn-P
The b-type solder flows in, and as a result, a problem occurs in that the component terminals at both ends of the chip capacitor are short-circuited.
【００１７】本発明の目的は、Ｓｎ−Ｐｂ系はんだを用
いたチップ部品の実装における部品端子間のショートを
防止する半導体装置およびその製造方法を提供すること
にある。An object of the present invention is to provide a semiconductor device for preventing a short circuit between component terminals when mounting a chip component using Sn-Pb based solder, and a method of manufacturing the same.
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１９】[0019]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００２０】すなわち、本発明の半導体装置は、端部の
外周面に部品端子が形成された表面実装形のチップ部品
と、前記チップ部品を支持し、前記部品端子と接続する
基板側端子が設けられた実装基板と、前記チップ部品の
前記部品端子と前記実装基板の前記基板側端子とをはん
だ接続し、共晶はんだ領域が形成されないＳｎ−Ｐｂ系
合金から成るはんだ接続部と、前記チップ部品と前記は
んだ接続部とを覆い、封止用樹脂から成る封止部とを有
するものである。That is, the semiconductor device of the present invention is provided with a surface mount type chip component having a component terminal formed on an outer peripheral surface of an end portion, and a board side terminal supporting the chip component and connecting to the component terminal. A solder connection portion made of an Sn-Pb-based alloy in which a component terminal of the chip component and the board-side terminal of the mounting substrate are solder-connected and a eutectic solder region is not formed, and the chip component And a sealing portion which covers the solder connection portion and is made of a sealing resin.
【００２１】本発明によれば、２４０℃のリフロー温度
で半導体装置を実装する際にも、チップ部品のはんだ接
続部に共晶はんだ領域が形成されないため、前記はんだ
接続部での溶融は発生せず、したがって、はんだ接続部
の体積膨張にも至らず、チップ部品と封止部との界面剥
離も起こらない。According to the present invention, even when a semiconductor device is mounted at a reflow temperature of 240 ° C., since no eutectic solder region is formed in the solder connection portion of the chip component, melting at the solder connection portion does not occur. Therefore, the volume expansion of the solder connection portion does not occur, and the interface separation between the chip component and the sealing portion does not occur.
【００２２】その結果、チップ部品における部品端子間
ショートの発生を防止できる。As a result, it is possible to prevent occurrence of a short circuit between component terminals in the chip component.
【００２３】さらに、本発明の半導体装置は、端部の外
周面に部品端子が形成された表面実装形のチップ部品
と、前記チップ部品を支持し、前記部品端子と接続する
基板側端子が設けられた実装基板と、前記チップ部品の
前記部品端子と前記実装基板の前記基板側端子とをはん
だ接続し、共晶はんだ領域が形成されないＳｎ−Ｐｂ系
合金から成り、含有するＳｎの重量％が５％以下のはん
だ接続部と、前記チップ部品と前記はんだ接続部とを覆
い、封止用樹脂から成る封止部とを有するものである。Further, the semiconductor device of the present invention is provided with a surface-mounted chip component having component terminals formed on an outer peripheral surface of an end portion, and a board-side terminal supporting the chip component and connecting to the component terminal. The mounting board, the component terminal of the chip component and the board side terminal of the mounting board are connected by soldering, and the eutectic solder region is formed of an Sn—Pb-based alloy, and the weight percent of Sn contained is 5% or less of a solder connection portion, and a sealing portion which covers the chip component and the solder connection portion and is made of a sealing resin.
【００２４】また、本発明の半導体装置の製造方法は、
端部の外周面に部品端子が形成された表面実装形のチッ
プ部品を準備する工程と、前記部品端子と接続可能な基
板側端子が設けられた実装基板を準備する工程と、前記
チップ部品の前記部品端子と前記実装基板の前記基板側
端子とをはんだ接続して、共晶はんだ領域が形成されな
いＳｎ−Ｐｂ系合金から成るはんだ接続部を形成する工
程と、封止用樹脂によって前記チップ部品と前記はんだ
接続部とを覆って封止する工程とを有するものである。Further, a method of manufacturing a semiconductor device according to the present invention
A step of preparing a surface-mounted chip component having component terminals formed on an outer peripheral surface of an end; a step of preparing a mounting board provided with board-side terminals connectable to the component terminals; A step of solder-connecting the component terminal and the board-side terminal of the mounting board to form a solder connection made of an Sn-Pb-based alloy in which no eutectic solder region is formed; and And a step of covering and sealing the solder connection portion.
【００２５】[0025]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００２６】図１は本発明の実施の形態の半導体装置の
一例であるセラミックパッケージの構造を示す図であ
り、（ａ）は平面図、（ｂ）は長手方向の側面図、
（ｃ）は底面図、（ｄ）は幅方向の側面図、図２は図１
に示すセラミックパッケージの構造を示す図であり、
（ａ）は断面図、（ｂ）は（ａ）のＡ部を示す拡大部分
断面図、図３は図１に示すセラミックパッケージの製造
方法における組み立て手順の一例を示す製造プロセスフ
ロー図、図４は図１に示すセラミックパッケージの組み
立てにおける部品搭載方法の一例を示す図であり、
（ａ）はチップ部品搭載時の拡大部分側面図、（ｂ）は
チップ部品搭載後の断面図、（ｃ）は半導体チップ搭載
後の断面図、図５は図１に示すセラミックパッケージの
組み立てにおけるパッケージ構造の一例を示す図であ
り、（ａ）はアンダーフィル注入後の断面図、（ｂ）は
水晶振動子搭載後の断面図、図６は図１に示すセラミッ
クパッケージの組み立てで用いられるＳｎ−Ｐｂ系合金
の状態図の一例、図７は本発明の実施の形態のセラミッ
クパッケージの組み立てに用いられるＳｎ−Ｐｂ系はん
だのＳｎ含有量が７％時の示差熱分析の結果の一例を示
す実験結果図、図８はＳｎ含有量が５％時の示差熱分析
の結果の一例を示す実験結果図、図９は本発明の実施の
形態のセラミックパッケージの組み立てに用いられるＳ
ｎ−Ｐｂ系はんだのＳｎ含有量に対する初期温度と２５
０℃での不良発生検査の結果の一例を示す不良検査図で
ある。FIGS. 1A and 1B are views showing the structure of a ceramic package as an example of a semiconductor device according to an embodiment of the present invention. FIG. 1A is a plan view, FIG.
(C) is a bottom view, (d) is a side view in the width direction, and FIG. 2 is FIG.
It is a diagram showing the structure of the ceramic package shown in FIG.
4A is a cross-sectional view, FIG. 4B is an enlarged partial cross-sectional view showing part A of FIG. 5A, FIG. 4 is a manufacturing process flow chart showing an example of an assembling procedure in the method for manufacturing the ceramic package shown in FIG. FIG. 3 is a view showing an example of a component mounting method in assembling the ceramic package shown in FIG. 1;
(A) is an enlarged partial side view at the time of mounting a chip component, (b) is a cross-sectional view after mounting a chip component, (c) is a cross-sectional view after mounting a semiconductor chip, and FIG. 5 is a view in assembling the ceramic package shown in FIG. FIGS. 6A and 6B are diagrams illustrating an example of a package structure, in which FIG. 6A is a cross-sectional view after underfill injection, FIG. 6B is a cross-sectional view after mounting a quartz oscillator, and FIG. 6 is Sn used in assembling the ceramic package shown in FIG. FIG. 7 shows an example of a phase diagram of a Pb-based alloy, and FIG. 7 shows an example of the result of differential thermal analysis when the Sn content of the Sn-Pb-based solder used for assembling the ceramic package according to the embodiment of the present invention is 7%. FIG. 8 is an experimental result diagram showing an example of the results of differential thermal analysis when the Sn content is 5%, and FIG. 9 is an S diagram used for assembling the ceramic package according to the embodiment of the present invention.
Initial temperature and 25 for Sn content of n-Pb based solder
FIG. 9 is a defect inspection diagram showing an example of a result of a defect occurrence inspection at 0 ° C.
【００２７】図１に示す本実施の形態の半導体装置は、
図２に示すチップ部品であるチップコンデンサ１と、振
動子である水晶振動子１０と、これを駆動させる回路が
形成された半導体チップであるドライバＩＣ６とを搭載
したものであり、主に、携帯用通信機器（例えば、携帯
用電話器や携帯用ノート型パーソナルコンピュータ）な
どに組み込まれる発信装置であり、半導体パッケージの
形態としてセラミックパッケージ５である。The semiconductor device of the present embodiment shown in FIG.
It is mounted with a chip capacitor 1 as a chip component, a crystal oscillator 10 as an oscillator, and a driver IC 6 as a semiconductor chip on which a circuit for driving the chip capacitor is formed, as shown in FIG. A transmitting device incorporated in a communication device for use (for example, a portable telephone or a portable notebook personal computer) or the like, and a ceramic package 5 in the form of a semiconductor package.
【００２８】図１、図２を用いて本実施の形態のセラミ
ックパッケージ５の概略構成について説明すると、振動
子である水晶振動子１０と、水晶振動子１０を駆動させ
る回路が形成されたドライバＩＣ６と、両側の端部の外
周面に部品端子１ａが形成された表面実装形のチップコ
ンデンサ１と、振動子用基板１１に搭載された水晶振動
子１０とドライバＩＣ６とチップコンデンサ１とを支持
し、かつ部品端子１ａと接続する基板側端子２ａが設け
られた実装基板であるセラミック基板２と、ドライバＩ
Ｃ６とセラミック基板２とを接続するバンプ電極である
金バンプ３と、チップコンデンサ１の部品端子１ａとセ
ラミック基板２の基板側端子２ａとをはんだ接続すると
ともに、共晶はんだ領域が形成されないＳｎ−Ｐｂ系合
金から成り、かつ含有するＳｎの重量％が１９.1％以下
好ましくは５％以下のはんだ接続部９と、チップコンデ
ンサ１とはんだ接続部９とドライバＩＣ６と金バンプ３
とを覆い、かつ封止用樹脂から成る封止部４とから構成
される。The schematic configuration of the ceramic package 5 of the present embodiment will be described with reference to FIGS. 1 and 2. A crystal oscillator 10 as a vibrator and a driver IC 6 having a circuit for driving the crystal vibrator 10 are formed. And a surface mount type chip capacitor 1 having component terminals 1a formed on outer peripheral surfaces of both end portions, a crystal resonator 10 mounted on a resonator substrate 11, a driver IC 6, and a chip capacitor 1. A ceramic substrate 2 which is a mounting substrate provided with a substrate side terminal 2a connected to the component terminal 1a;
Gold bumps 3 serving as bump electrodes for connecting C6 and ceramic substrate 2 are solder-connected to component terminals 1a of chip capacitor 1 and substrate-side terminals 2a of ceramic substrate 2, and an Sn− region in which no eutectic solder region is formed. A solder connection portion 9 consisting of a Pb-based alloy and containing 19.1% or less, preferably 5% or less by weight of Sn, a chip capacitor 1, a solder connection portion 9, a driver IC 6, and a gold bump 3
And a sealing portion 4 made of a sealing resin.
【００２９】すなわち、セラミックパッケージ５は、図
２（ｂ）に示すように、アンダーフィル材である封止用
樹脂によって完全に覆われたチップコンデンサ１をセラ
ミック基板２に搭載したものであり、このチップコンデ
ンサ１のはんだ接続部９が、含有するＳｎの重量％が１
９.1％以下好ましくは５％以下で、かつ共晶はんだ領域
が形成されないＳｎ−Ｐｂ系合金から成るものである。That is, as shown in FIG. 2B, the ceramic package 5 has a chip capacitor 1 completely covered with a sealing resin as an underfill material mounted on a ceramic substrate 2. When the weight percent of Sn contained in the solder connection portion 9 of the chip capacitor 1 is 1
It is made of an Sn-Pb-based alloy having a content of 9.1% or less, preferably 5% or less, and in which no eutectic solder region is formed.
【００３０】これにより、セラミックパッケージ５のリ
フロー実装時（例えば、リフロー温度２４０℃）に、は
んだ接続部９のはんだが溶融することはなく、したがっ
て、はんだ接続部９が体積膨張せずに、封止部４とセラ
ミック基板２との剥離も発生しない。Thus, when the ceramic package 5 is reflow mounted (for example, at a reflow temperature of 240 ° C.), the solder in the solder connection portion 9 does not melt, and therefore the solder connection portion 9 does not expand in volume and is sealed. The separation between the stopper 4 and the ceramic substrate 2 does not occur.
【００３１】その結果、チップコンデンサ１における部
品端子１ａ間のショートの発生を防止できる。As a result, occurrence of a short circuit between the component terminals 1a in the chip capacitor 1 can be prevented.
【００３２】なお、セラミック基板２には、図２（ａ）
に示すように、その内側にキャビティ部である凹部２ｃ
が形成され、この凹部２ｃにチップコンデンサ１とドラ
イバＩＣ６とが搭載されている。The ceramic substrate 2 has a structure shown in FIG.
As shown in FIG.
The chip capacitor 1 and the driver IC 6 are mounted in the concave portion 2c.
【００３３】さらに、セラミック基板２の背面２ｄに
は、水晶振動子１０を有した発振器１２が搭載されてお
り、この発振器１２は、水晶振動子１０と、この水晶振
動子１０を搭載した振動子用基板１１と、水晶振動子１
０を覆う蓋であるキャップ１３とからなる。An oscillator 12 having a quartz oscillator 10 is mounted on the back surface 2d of the ceramic substrate 2. The oscillator 12 includes a quartz oscillator 10 and an oscillator having the quartz oscillator 10. Substrate 11 and crystal unit 1
And a cap 13 which is a cover for covering the cover.
【００３４】なお、チップコンデンサ１のはんだ接続部
９を形成するはんだを第１はんだ７とし、発振器１２が
セラミック基板２と接続するはんだを第２はんだ８とす
ると、第１はんだ７の融点の方が、第２はんだ８よりも
高い。When the solder forming the solder connection portion 9 of the chip capacitor 1 is the first solder 7 and the solder connected to the ceramic substrate 2 by the oscillator 12 is the second solder 8, the melting point of the first solder 7 is However, it is higher than the second solder 8.
【００３５】これは、凹部２ｃにチップコンデンサ１が
搭載されたセラミック基板２に対して、その背面２ｄに
発振器１２をはんだ接続する際に、第１はんだ７の方が
第２はんだ８より融点が低いと、第１はんだ７が溶ける
ためであり、これを防ぐために第１はんだ７の方が第２
はんだ８より融点が高いはんだとなっている。When the oscillator 12 is soldered to the back surface 2d of the ceramic substrate 2 having the chip capacitor 1 mounted in the recess 2c, the melting point of the first solder 7 is higher than that of the second solder 8. If the temperature is low, the first solder 7 is melted. To prevent this, the first solder 7 is
The solder has a higher melting point than the solder 8.
【００３６】また、セラミック基板２の凹部２ｃには、
金バンプ３によるＡｕ−Ａｕ接続で取り付けられたドラ
イバＩＣ６が固定されており、ワイヤボンディングを行
わず、金バンプ３によるバンプ接続を用いることによ
り、実装面積を少なくしている。さらに、チップコンデ
ンサ１とドライバＩＣ６が、アンダーフィル材である封
止部４によって樹脂封止されている。In the recess 2c of the ceramic substrate 2,
The driver IC 6 attached by Au-Au connection by the gold bump 3 is fixed, and the mounting area is reduced by using the bump connection by the gold bump 3 without performing wire bonding. Further, the chip capacitor 1 and the driver IC 6 are resin-sealed by a sealing portion 4 which is an underfill material.
【００３７】なお、ドライバＩＣ６は、封止部４内に埋
め込まれてもよいし、また、その表面が露出していても
よく、金バンプ３によるＡｕ−Ａｕ接続部が樹脂封止さ
れていればよい。The driver IC 6 may be embedded in the sealing portion 4 or its surface may be exposed, and the Au-Au connection portion by the gold bump 3 may be resin-sealed. I just need.
【００３８】さらに、封止部４を形成する封止用樹脂
は、例えば、ポッティング用の熱硬化性のエポキシ樹脂
などである。The sealing resin forming the sealing portion 4 is, for example, a thermosetting epoxy resin for potting.
【００３９】また、セラミックパッケージ５のセラミッ
ク基板２の４つの角部は、図２（ａ）に示すように、脚
部２ｂとなっており、この脚部２ｂの発振器搭載側と反
対側の被実装面には、図１（ｃ）に示すように、セラミ
ックパッケージ５の外部端子５ａが形成されている。As shown in FIG. 2A, the four corners of the ceramic substrate 2 of the ceramic package 5 are formed as legs 2b, and the legs 2b are provided on the opposite side of the oscillator mounting side. As shown in FIG. 1C, external terminals 5a of the ceramic package 5 are formed on the mounting surface.
【００４０】なお、本実施の形態のセラミックパッケー
ジ５は、そのセラミック基板２の凹部２ｃにチップコン
デンサ１とドライバＩＣ６とを搭載した小形のものであ
るため、チップコンデンサ１の部品端子１ａが封止部４
から露出していると、セラミックパッケージ５のリフロ
ー実装時に部品端子１ａと外部端子５ａとがはんだによ
って接続される可能性があるため、セラミックパッケー
ジ５では、チップコンデンサ１を完全に封止部４に埋め
込んでいる。The ceramic package 5 according to the present embodiment is a small one in which the chip capacitor 1 and the driver IC 6 are mounted in the concave portion 2c of the ceramic substrate 2, so that the component terminals 1a of the chip capacitor 1 are sealed. Part 4
When the ceramic package 5 is exposed, the component terminals 1a and the external terminals 5a may be connected by soldering during the reflow mounting of the ceramic package 5, so that in the ceramic package 5, the chip capacitor 1 is completely attached to the sealing portion 4. Embedded.
【００４１】すなわち、チップコンデンサ１は、アンダ
ーフィル材である封止用樹脂によって完全に覆われてい
る。That is, the chip capacitor 1 is completely covered with the sealing resin which is an underfill material.
【００４２】ここで、セラミックパッケージ５における
チップコンデンサ１のはんだ接続部９について説明す
る。Here, the solder connection portion 9 of the chip capacitor 1 in the ceramic package 5 will be described.
【００４３】はんだ接続部９は、共晶はんだ領域が形成
されないＳｎ−Ｐｂ系合金から成るとともに、含有する
Ｓｎの重量％が１９.1％以下好ましくは５％以下のもの
である。さらに、ここで述べるはんだ接続部９のＳｎの
重量％は、チップコンデンサ１搭載時に基板側端子２ａ
に配置される迎いはんだ（図４（ａ）に示す予備はんだ
１４のこと）のＳｎと合わせた結果の重量％のことであ
る。The solder connection portion 9 is made of a Sn—Pb-based alloy in which no eutectic solder region is formed, and has a Sn content of 19.1% or less, preferably 5% or less. Further, the weight% of Sn of the solder connection portion 9 described here is determined by the board side terminal 2a when the chip capacitor 1 is mounted.
The weight% is the result of combining Sn with the interfacing solder (preliminary solder 14 shown in FIG. 4 (a)).
【００４４】まず、図６に示すＳｎ−Ｐｂ合金の状態図
において、共晶はんだ（Ｓｎ６３重量％、Ｐｂ３７重量
％）となる箇所が共晶点Ｅであり、この組成のはんだを
共晶はんだといい、その融点は１８３℃である。First, in the phase diagram of the Sn-Pb alloy shown in FIG. 6, the eutectic point E is a eutectic solder (Sn 63% by weight, Pb 37% by weight). Good, its melting point is 183 ° C.
【００４５】したがって、本実施の形態のセラミックパ
ッケージ５では、チップコンデンサ１のはんだ接続部９
を共晶はんだ領域が形成されないＳｎ−Ｐｂ系合金とす
るものであり、その際のはんだ接続部９のＳｎの重量％
に着目したものである。Therefore, in the ceramic package 5 of the present embodiment, the solder connection portion 9 of the chip capacitor 1 is provided.
Is a Sn—Pb-based alloy in which no eutectic solder region is formed.
It pays attention to.
【００４６】そこで、図７および図８に示す示差熱分析
の結果、および図９に示すＳｎ−Ｐｂ系はんだにおける
Ｓｎ含有量に対する初期温度（初期テスト）と２５０℃
での不良発生検査の結果に基づいて、はんだ接続部９に
含有されるＳｎの重量％を１９.1％以下好ましくは５％
以下とした。Therefore, the results of differential thermal analysis shown in FIGS. 7 and 8 and the initial temperature (initial test) and 250 ° C. for the Sn content in the Sn—Pb-based solder shown in FIG.
Based on the result of the defect occurrence inspection, the weight percent of Sn contained in the solder connection part 9 is 19.1% or less, preferably 5%.
It was as follows.
【００４７】すなわち、図７は、Ｓｎ−Ｐｂ系合金のは
んだ接続部９のＳｎの重量％を７％とした時の示差熱分
析を示したものであり、１８３℃付近で微小なピークＰ
が検出されている。That is, FIG. 7 shows a differential thermal analysis when the weight percent of Sn in the solder connection portion 9 of the Sn—Pb-based alloy is 7%, and a small peak P near 183 ° C.
Has been detected.
【００４８】これは、Ｓｎの重量％を７％とすると、は
んだ接続部９に共晶はんだ領域が存在する可能性を示す
ことになる。This indicates the possibility that a eutectic solder region exists in the solder joint 9 when the weight percent of Sn is 7%.
【００４９】そこで、図８は、Ｓｎの重量％を５％とし
た時の示差熱分析を示したものであり、３１４℃付近の
大きなピーク以外には反応は示されていない。FIG. 8 shows the differential thermal analysis when the weight percent of Sn is 5%, and no reaction is shown except for a large peak near 314 ° C.
【００５０】したがって、Ｓｎの重量％が５％の場合に
は、２４０℃のリフロー温度では、はんだ接続部９に共
晶はんだ領域が形成されないことになる。Therefore, when the weight percent of Sn is 5%, no eutectic solder region is formed in the solder joint 9 at a reflow temperature of 240 ° C.
【００５１】また、図９は、組み立て後のはんだ接続部
９のＳｎの重量％が１９.1％と１４.5％の２種類のセラ
ミックパッケージ５をサンプルとして用い、これらのセ
ラミックパッケージ５に対して初期テスト（加熱してい
ない温度状態）と、２５０℃（セラミックパッケージ５
をリフロー実装する際のリフロー温度２４０℃より少し
高い温度）とで、チップコンデンサショートの発生を検
査したものである（図９は、不良数／テスト数を示して
いる）。FIG. 9 shows two types of ceramic packages 5 in which the weight percent of Sn in the solder connection portion 9 after assembly is 19.1% and 14.5% as samples. Initial test (temperature condition without heating) and 250 ° C (ceramic package 5
(A temperature slightly higher than 240 ° C. at the time of reflow mounting) is a test for the occurrence of a chip capacitor short circuit (FIG. 9 shows the number of defects / the number of tests).
【００５２】図９によれば、Ｓｎの重量％が１９.1％と
１４.5％の両方の場合とも初期テストおよび２５０℃に
おいて不良は発生していない。According to FIG. 9, no failure occurred in the initial test and at 250 ° C. when the weight percent of Sn was 19.1% or 14.5%.
【００５３】したがって、実用上、はんだ接続部９のＳ
ｎの重量％が１９.1％以下でも問題ないと判断し、図
７，８および９の結果により、本実施の形態のセラミッ
クパッケージ５では、これに搭載されるチップコンデン
サ１のはんだ接続部９のＳｎの重量％を１９.1％以下好
ましくは５％以下とする。Therefore, in practice, the S
It is determined that there is no problem even if the weight% of n is 19.1% or less, and the results of FIGS. 7, 8 and 9 show that the ceramic package 5 of this embodiment has the solder connection portion 9 of the chip capacitor 1 mounted thereon. Of Sn is 19.1% or less, preferably 5% or less.
【００５４】次に、本実施の形態の半導体装置（セラミ
ックパッケージ５）の製造方法を図３に示す製造プロセ
スフロー図にしたがって説明する。Next, a method of manufacturing the semiconductor device (ceramic package 5) of the present embodiment will be described with reference to a manufacturing process flow chart shown in FIG.
【００５５】まず、図３に示すステップＳ１により、Ａ
ｕワイヤを用いて半導体ウェハ（ウェハ）に形成された
半導体チップ領域の表面電極へのバンプ付けであるバン
プボンディングを行う。First, at step S1 shown in FIG.
Using the u-wire, bump bonding, which is a method of attaching a bump to a surface electrode of a semiconductor chip region formed on a semiconductor wafer (wafer), is performed.
【００５６】これにより、予め各半導体チップ領域に金
バンプ３が取り付けられた半導体ウェハを準備できる。Thus, it is possible to prepare a semiconductor wafer in which the gold bumps 3 are attached to the respective semiconductor chip regions in advance.
【００５７】続いて、ステップＳ２により、前記半導体
ウェハを各半導体チップ領域ごとに個片化して半導体チ
ップであるドライバＩＣ６を取得するダイシングを行
う。Subsequently, in step S2, dicing is performed to divide the semiconductor wafer into individual semiconductor chip regions and obtain driver ICs 6 as semiconductor chips.
【００５８】一方、端部の外周面に部品端子１ａが形成
された表面実装形のチップ部品であるチップコンデンサ
１を準備する。On the other hand, a chip capacitor 1 which is a surface mount type chip component having a component terminal 1a formed on an outer peripheral surface of an end is prepared.
【００５９】さらに、部品端子１ａと接続可能な基板側
端子２ａが設けられた実装基板であるセラミック基板２
を準備する。Further, a ceramic substrate 2 which is a mounting substrate provided with a substrate side terminal 2a connectable to the component terminal 1a.
Prepare
【００６０】すなわち、チップコンデンサ１およびドラ
イバＩＣ６を搭載することができる凹部２ｃを有し、こ
の凹部２ｃに基板側端子２ａが形成されたセラミック基
板２を準備する。That is, a ceramic substrate 2 having a concave portion 2c on which the chip capacitor 1 and the driver IC 6 can be mounted and in which the substrate side terminal 2a is formed in the concave portion 2c is prepared.
【００６１】続いて、チップコンデンサ１の部品端子１
ａとセラミック基板２の基板側端子２ａとをはんだ接続
して、共晶はんだ領域が形成されないＳｎ−Ｐｂ系合金
から成るはんだ接続部９を形成する。Subsequently, the component terminal 1 of the chip capacitor 1
a and the substrate-side terminal 2a of the ceramic substrate 2 are soldered to form a solder connection portion 9 made of an Sn-Pb-based alloy in which no eutectic solder region is formed.
【００６２】すなわち、セラミック基板２の凹部２ｃへ
のチップコンデンサ１の搭載を行う。That is, the chip capacitor 1 is mounted in the concave portion 2c of the ceramic substrate 2.
【００６３】その際、まず、図４（ａ）に示すように、
セラミック基板２の基板側端子２ａに予備はんだ１４を
配置するステップＳ３に示すはんだ供給を行う。At this time, first, as shown in FIG.
The solder supply shown in step S3 of arranging the preliminary solder 14 on the substrate-side terminals 2a of the ceramic substrate 2 is performed.
【００６４】さらに、チップコンデンサ１を基板側端子
２ａ上に配置するチップコンデンサ付け（ステップＳ
４）を行う。Further, the chip capacitor 1 is arranged on the substrate side terminal 2a (step S).
Perform 4).
【００６５】続いて、ステップＳ５に示すリフローを行
ってチップコンデンサ１の部品端子１ａとセラミック基
板２の基板側端子２ａとを、図２（ｂ）に示すように、
はんだ接続してはんだ接続部９を形成する。Subsequently, the reflow shown in step S5 is performed to connect the component terminals 1a of the chip capacitor 1 and the substrate-side terminals 2a of the ceramic substrate 2 as shown in FIG.
The solder connection is made by soldering.
【００６６】その際、リフロー温度は、２４０℃程度で
ある。At this time, the reflow temperature is about 240 ° C.
【００６７】ここで、はんだ接続部９は、Ｓｎ−Ｐｂ系
合金から成るとともに、これに含有されるＳｎの重量％
が１９.1％以下好ましくは５％以下となるようにする。Here, the solder connection portion 9 is made of a Sn—Pb-based alloy, and the weight percent of Sn contained therein is
Is 19.1% or less, preferably 5% or less.
【００６８】これにより、図４（ｂ）に示すように、セ
ラミック基板２の凹部２ｃにチップコンデンサ１をマウ
ントした状態となる。As a result, as shown in FIG. 4B, the chip capacitor 1 is mounted in the concave portion 2c of the ceramic substrate 2.
【００６９】その後、ステップＳ６に示すチップマウン
トを行う。Thereafter, the chip mount shown in step S6 is performed.
【００７０】ここでは、ドライバＩＣ６に超音波や圧力
を付与して金バンプ３によるＡｕ−Ａｕ接続によってド
ライバＩＣ６とセラミック基板２とを接続する。Here, the driver IC 6 is connected to the ceramic substrate 2 by applying an ultrasonic wave or pressure to the driver IC 6 and performing Au-Au connection by the gold bumps 3.
【００７１】これにより、図４（ｃ）に示すように、セ
ラミック基板２の凹部２ｃにチップコンデンサ１とドラ
イバＩＣ６とをマウントした状態となる。As a result, as shown in FIG. 4C, the chip capacitor 1 and the driver IC 6 are mounted in the recess 2c of the ceramic substrate 2.
【００７２】その後、ステップＳ７に示すアンダーフィ
ル注入を行う。Thereafter, underfill implantation shown in step S7 is performed.
【００７３】すなわち、セラミック基板２の凹部２ｃ
に、エポキシ系の熱硬化性樹脂などの封止用樹脂をポッ
ティングし、これによって、チップコンデンサ１とはん
だ接続部９とを覆って封止するとともに、ドライバＩＣ
６および金バンプ３も封止する。That is, the concave portion 2c of the ceramic substrate 2
Then, a sealing resin such as an epoxy-based thermosetting resin is potted, thereby covering and sealing the chip capacitor 1 and the solder connection portion 9, and furthermore, a driver IC.
6 and the gold bump 3 are also sealed.
【００７４】その際、チップコンデンサ１とはんだ接続
部９と金バンプ３は、完全に覆うように封止用樹脂をポ
ッティングする。ただし、ドライバＩＣ６は、完全に覆
ってもよいし、その一部（表面や側面など）を露出させ
てもよい。At this time, a sealing resin is potted so as to completely cover the chip capacitor 1, the solder connection portion 9 and the gold bump 3. However, the driver IC 6 may be completely covered, or a part thereof (a surface, a side surface, etc.) may be exposed.
【００７５】これにより、図５（ａ）に示すように、セ
ラミック基板２の凹部２ｃにおいて、チップコンデンサ
１とはんだ接続部９とドライバＩＣ６と金バンプ３とが
樹脂封止（アンダーフィル封止）された状態となる。As a result, as shown in FIG. 5A, in the recess 2c of the ceramic substrate 2, the chip capacitor 1, the solder connection 9, the driver IC 6, and the gold bump 3 are resin-sealed (under-filled). It will be in the state that was done.
【００７６】その後、セラミック基板２の背面２ｄの端
子へのはんだ供給（ステップＳ８）を行い、続いて、こ
の背面２ｄに発振器１２を配置する水晶振動子付け（ス
テップＳ９）を行う。Thereafter, solder is supplied to the terminals of the back surface 2d of the ceramic substrate 2 (step S8), and subsequently, a quartz oscillator for disposing the oscillator 12 on the back surface 2d is attached (step S9).
【００７７】なお、発振器１２は、水晶振動子１０を搭
載した振動子用基板１１と、これを封止するキャップ１
３とからなる。The oscillator 12 includes a resonator substrate 11 on which the crystal resonator 10 is mounted, and a cap 1 for sealing the same.
3
【００７８】その後、ステップＳ１０に示すリフローを
行って、発振器１２をセラミック基板２の背面２ｄには
んだ接続する。Then, the oscillator 12 is soldered to the back surface 2d of the ceramic substrate 2 by performing the reflow shown in step S10.
【００７９】なお、ステップＳ１０のリフローによっ
て、チップコンデンサ１のはんだ接続部９を形成する第
１はんだ７（図２（ａ）参照）が溶融しないように、発
振器１２の接続部のはんだである第２はんだ８は、第１
はんだ７より融点が低い。By the reflow in step S10, the first solder 7 (see FIG. 2A) forming the solder connection portion 9 of the chip capacitor 1 is soldered at the connection portion of the oscillator 12 so as not to melt. 2 Solder 8 is the first
The melting point is lower than that of the solder 7.
【００８０】これにより、図５（ｂ）に示すように、セ
ラミック基板２の背面２ｄに発振器１２が搭載され、本
実施の形態の半導体装置（発振装置）であるセラミック
パッケージ５の組み立てを終了する。As a result, as shown in FIG. 5B, the oscillator 12 is mounted on the back surface 2d of the ceramic substrate 2, and the assembly of the ceramic package 5 as the semiconductor device (oscillator) of the present embodiment is completed. .
【００８１】本実施の形態の半導体装置（セラミックパ
ッケージ５）およびその製造方法によれば、以下のよう
な作用効果が得られる。According to the semiconductor device (ceramic package 5) and the method of manufacturing the same of the present embodiment, the following operation and effect can be obtained.
【００８２】すなわち、チップコンデンサ１の部品端子
１ａとセラミック基板２の基板側端子２ａとが、共晶は
んだ領域が形成されないＳｎ−Ｐｂ系合金から成るはん
だ接続部９によって接続されていることにより、２４０
℃のリフロー温度でセラミックパッケージ５を実装する
際にも、チップコンデンサ１のはんだ接続部９に共晶は
んだ領域が形成されないため、はんだ接続部９での溶融
は発生しない。That is, the component terminals 1a of the chip capacitor 1 and the substrate-side terminals 2a of the ceramic substrate 2 are connected by the solder connection portion 9 made of an Sn-Pb-based alloy in which no eutectic solder region is formed. 240
Even when the ceramic package 5 is mounted at the reflow temperature of ° C., no eutectic solder region is formed in the solder connection portion 9 of the chip capacitor 1, so that no melting occurs in the solder connection portion 9.
【００８３】したがって、前記はんだ溶融が起きないた
め、はんだ接続部９の体積膨張にも至らず、チップコン
デンサ１と封止部４との界面剥離も起こらない。Accordingly, since the solder melting does not occur, the volume of the solder connection portion 9 does not expand, and the interface separation between the chip capacitor 1 and the sealing portion 4 does not occur.
【００８４】その結果、チップコンデンサ１における部
品端子１ａ間ショートの発生を防止できる。As a result, it is possible to prevent a short circuit between the component terminals 1a in the chip capacitor 1.
【００８５】これにより、セラミックパッケージ５のリ
フロー実装時のショートによるトラブルを低減できる。As a result, it is possible to reduce troubles due to a short circuit during reflow mounting of the ceramic package 5.
【００８６】なお、Ｓｎ−Ｐｂ系合金における含有Ｓｎ
の重量％が５％以下であることにより、はんだ溶融は確
実に起きないため、したがって、チップコンデンサ１に
おける部品端子１ａ間ショートの発生を確実に防止でき
る。The Sn contained in the Sn—Pb-based alloy was
When the weight% is 5% or less, solder melting does not occur reliably, so that short-circuit between the component terminals 1a in the chip capacitor 1 can be reliably prevented.
【００８７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the embodiments of the invention, and does not depart from the gist of the invention. It is needless to say that various changes can be made.
【００８８】例えば、前記実施の形態では、半導体装置
が、発振器１２を有した発振装置の場合を説明したが、
前記半導体装置は、図１０の変形例に示すように、図２
に示す発振器１２が搭載されていないセラミックパッケ
ージ１６であってもよい。For example, in the above embodiment, the case where the semiconductor device is an oscillation device having the oscillator 12 has been described.
As shown in a modification of FIG.
The ceramic package 16 in which the oscillator 12 shown in FIG.
【００８９】すなわち、半導体装置は、チップコンデン
サ１などのチップ部品が搭載され、かつこのチップ部品
が封止用樹脂によって完全に覆われた構造のものであれ
ばよく、発振器１２は、例えば、プリント配線基板１５
上に別々に搭載されていてもよい。That is, the semiconductor device may have a structure in which chip components such as the chip capacitor 1 are mounted and the chip components are completely covered with the sealing resin. Wiring board 15
It may be mounted separately on the top.
【００９０】したがって、前記半導体装置は、ドライバ
ＩＣ６などの半導体チップも必ずしも搭載されていなく
てもよく、少なくともチップコンデンサ１などのチップ
部品が搭載され、その際、前記チップ部品が、Ｓｎ−Ｐ
ｂ系合金から成りかつこれに含有されるＳｎの重量％が
１９.1％以下好ましくは５％以下であるようなはんだ接
続部９によって実装基板に接続され、さらに、前記チッ
プ部品とはんだ接続部９とが封止用樹脂によって完全に
覆われた構造を備えるものであれば、他の半導体装置で
あってもよい。Accordingly, the semiconductor device does not necessarily have to mount a semiconductor chip such as the driver IC 6, and at least a chip component such as the chip capacitor 1 is mounted.
It is connected to a mounting board by a solder connection portion 9 made of a b-based alloy and having a Sn content of 19.1% or less, preferably 5% or less, and furthermore, the chip component and the solder connection 9 may be another semiconductor device as long as it has a structure completely covered with the sealing resin.
【００９１】また、前記実施の形態では、チップ部品で
あるチップコンデンサ１をセラミック基板２（実装基
板）に搭載した後、ドライバＩＣ６（半導体チップ）を
搭載する場合を説明したが、先にドライバＩＣ６をセラ
ミック基板２に搭載し、その後、チップコンデンサ１を
搭載してもよい。In the above embodiment, the case where the chip capacitor 1 as a chip component is mounted on the ceramic substrate 2 (mounting substrate) and then the driver IC 6 (semiconductor chip) is mounted has been described. May be mounted on the ceramic substrate 2 and then the chip capacitor 1 may be mounted.
【００９２】さらに、半導体チップであるドライバＩＣ
６を接続する際のＡｕ−Ａｕ接続に用いられる金バンプ
３は、Ａｕワイヤではなく、ＡｕめっきやＡｕ印刷など
で形成してもよい。Further, a driver IC which is a semiconductor chip
The gold bumps 3 used for the Au-Au connection when connecting 6 may be formed by Au plating, Au printing, or the like, instead of Au wires.
【００９３】また、前記実施の形態では、チップ部品が
チップコンデンサ１の場合を説明したが、前記チップ部
品は、両側の端部の外周面に部品端子１ａが形成された
表面実装形のものであれば、チップ抵抗などであっても
よい。In the above embodiment, the case where the chip component is the chip capacitor 1 has been described. However, the chip component is a surface mount type in which the component terminals 1a are formed on the outer peripheral surfaces at both ends. If so, a chip resistor or the like may be used.
【００９４】[0094]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【００９５】（１）．チップ部品の部品端子と実装基板
の基板側端子とが、共晶はんだ領域が形成されないＳｎ
−Ｐｂ系合金から成るはんだ接続部によって接続されて
いることにより、２４０℃のリフロー温度で半導体装置
を実装する際にも、前記はんだ接続部での溶融は発生し
ない。したがって、はんだ接続部の体積膨張にも至ら
ず、チップ部品における部品端子間ショートの発生を防
止できる。(1). The component terminal of the chip component and the board-side terminal of the mounting board are different from each other in that the eutectic solder region is not formed.
Since the connection is made by the solder connection portion made of the -Pb-based alloy, the solder connection portion does not melt even when the semiconductor device is mounted at a reflow temperature of 240 ° C. Therefore, the volume expansion of the solder connection portion does not occur, and the occurrence of short circuit between component terminals in the chip component can be prevented.
【００９６】（２）．Ｓｎ−Ｐｂ系合金における含有Ｓ
ｎの重量％が５％以下であることにより、はんだ溶融は
確実に起きないため、したがって、チップ部品における
部品端子間ショートの発生を確実に防止できる。(2). S contained in Sn-Pb alloy
When the weight% of n is 5% or less, solder melting does not occur reliably, and therefore, occurrence of short circuit between component terminals in the chip component can be reliably prevented.
【図１】（ａ),（ｂ),（ｃ),（ｄ）は本発明の実施の形
態の半導体装置の一例であるセラミックパッケージの構
造を示す図であり、（ａ）は平面図、（ｂ）は長手方向
の側面図、（ｃ）は底面図、（ｄ）は幅方向の側面図で
ある。FIGS. 1A, 1B, 1C, and 1D are diagrams showing a structure of a ceramic package which is an example of a semiconductor device according to an embodiment of the present invention; FIG. (B) is a side view in the longitudinal direction, (c) is a bottom view, and (d) is a side view in the width direction.
【図２】（ａ),（ｂ) は図１に示すセラミックパッケー
ジの構造を示す図であり、（ａ）は断面図、（ｂ）は
（ａ）のＡ部を示す拡大部分断面図である。2A and 2B are diagrams showing the structure of the ceramic package shown in FIG. 1, wherein FIG. 2A is a cross-sectional view and FIG. 2B is an enlarged partial cross-sectional view showing a portion A of FIG. is there.
【図３】図１に示すセラミックパッケージの製造方法に
おける組み立て手順の一例を示す製造プロセスフロー図
である。FIG. 3 is a manufacturing process flow chart showing an example of an assembling procedure in the method for manufacturing the ceramic package shown in FIG. 1;
【図４】（ａ),（ｂ),（ｃ) は図１に示すセラミックパ
ッケージの組み立てにおける部品搭載方法の一例を示す
図であり、（ａ）はチップ部品搭載時の拡大部分側面
図、（ｂ）はチップ部品搭載後の断面図、（ｃ）は半導
体チップ搭載後の断面図である。4 (a), (b), and (c) are views showing an example of a component mounting method in assembling the ceramic package shown in FIG. 1, (a) is an enlarged partial side view when mounting chip components, (B) is a cross-sectional view after mounting a chip component, and (c) is a cross-sectional view after mounting a semiconductor chip.
【図５】（ａ),（ｂ) は図１に示すセラミックパッケー
ジの組み立てにおけるパッケージ構造の一例を示す図で
あり、（ａ）はアンダーフィル注入後の断面図、（ｂ）
は水晶振動子搭載後の断面図である。5A and 5B are diagrams showing an example of a package structure in assembling the ceramic package shown in FIG. 1; FIG. 5A is a cross-sectional view after underfill injection;
FIG. 3 is a cross-sectional view after mounting a quartz oscillator.
【図６】図１に示すセラミックパッケージの組み立てで
用いられるＳｎ−Ｐｂ系合金の状態図の一例である。FIG. 6 is an example of a phase diagram of an Sn—Pb-based alloy used in assembling the ceramic package shown in FIG. 1;
【図７】本発明の実施の形態のセラミックパッケージの
組み立てに用いられるＳｎ−Ｐｂ系はんだのＳｎ含有量
が７％時の示差熱分析の結果の一例を示す実験結果図で
ある。FIG. 7 is an experimental result diagram showing an example of the result of differential thermal analysis when the Sn content of the Sn—Pb-based solder used for assembling the ceramic package according to the embodiment of the present invention is 7%.
【図８】本発明の実施の形態のセラミックパッケージの
組み立てに用いられるＳｎ−Ｐｂ系はんだのＳｎ含有量
が５％時の示差熱分析の結果の一例を示す実験結果図で
ある。FIG. 8 is an experimental result diagram showing an example of the results of differential thermal analysis when the Sn content of the Sn—Pb-based solder used for assembling the ceramic package according to the embodiment of the present invention is 5%.
【図９】本発明の実施の形態のセラミックパッケージの
組み立てに用いられるＳｎ−Ｐｂ系はんだのＳｎ含有量
に対する初期温度と２５０℃での不良発生検査の結果の
一例を示す不良検査図である。FIG. 9 is a defect inspection diagram showing an example of an initial temperature with respect to the Sn content of a Sn—Pb-based solder used for assembling the ceramic package according to the embodiment of the present invention and the result of a defect inspection at 250 ° C.
【図１０】図１に示すセラミックパッケージに対する変
形例の半導体装置の構造を示す拡大部分断面図である。FIG. 10 is an enlarged partial cross-sectional view showing a structure of a semiconductor device according to a modification example of the ceramic package shown in FIG. 1;
１ チップコンデンサ（チップ部品） １ａ 部品端子 ２ セラミック基板（実装基板） ２ａ 基板側端子 ２ｂ 脚部 ２ｃ 凹部 ２ｄ 背面 ３ 金バンプ ４ 封止部 ５ セラミックパッケージ（半導体装置） ５ａ 外部端子 ６ ドライバＩＣ（半導体チップ） ７ 第１はんだ ８ 第２はんだ ９ はんだ接続部 １０ 水晶振動子 １１ 振動子用基板 １２ 発振器 １３ キャップ １４ 予備はんだ １５ プリント配線基板 １６ セラミックパッケージ（半導体装置） REFERENCE SIGNS LIST 1 chip capacitor (chip component) 1 a component terminal 2 ceramic substrate (mounting substrate) 2 a substrate side terminal 2 b leg 2 c concave portion 2 d back surface 3 gold bump 4 sealing portion 5 ceramic package (semiconductor device) 5 a external terminal 6 driver IC (semiconductor) Chip) 7 first solder 8 second solder 9 solder connection portion 10 crystal oscillator 11 oscillator substrate 12 oscillator 13 cap 14 preliminary solder 15 printed wiring board 16 ceramic package (semiconductor device)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/34 ５１２ Ｈ０５Ｋ 3/34 ５１２Ｃ // Ｂ２３Ｋ 101:40 Ｂ２３Ｋ 101:40 Ｆターム(参考） 5E319 AA03 AB05 AC01 AC04 BB01 BB05 BB07 CC36 CC58 CD26 GG05 5J108 BB02 CC04 EE03 EE07 EE19 FF15 GG03 GG09 GG16 JJ02 JJ04 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H05K 3/34 512 H05K 3/34 512C // B23K 101: 40 B23K 101: 40 F term (reference) 5E319 AA03 AB05 AC01 AC04 BB01 BB05 BB07 CC36 CC58 CD26 GG05 5J108 BB02 CC04 EE03 EE07 EE19 FF15 GG03 GG09 GG16 JJ02 JJ04
Claims (5)
面実装形のチップ部品と、 前記チップ部品を支持し、前記部品端子と接続する基板
側端子が設けられた実装基板と、 前記チップ部品の前記部品端子と前記実装基板の前記基
板側端子とをはんだ接続し、共晶はんだ領域が形成され
ないＳｎ−Ｐｂ系合金から成るはんだ接続部と、 前記チップ部品と前記はんだ接続部とを覆い、封止用樹
脂から成る封止部とを有することを特徴とする半導体装
置。A surface-mounted chip component having component terminals formed on an outer peripheral surface of an end; a mounting board provided with a board-side terminal supporting the chip component and connecting to the component terminal; Soldering the component terminals of the chip component and the board-side terminals of the mounting board, and forming a solder connection portion made of an Sn-Pb-based alloy in which no eutectic solder region is formed; and the chip component and the solder connection portion A semiconductor device having a cover and a sealing portion made of a sealing resin.
面実装形のチップ部品と、 前記チップ部品を支持し、前記部品端子と接続する基板
側端子が設けられた実装基板と、 前記チップ部品の前記部品端子と前記実装基板の前記基
板側端子とをはんだ接続し、共晶はんだ領域が形成され
ないＳｎ−Ｐｂ系合金から成り、含有するＳｎの重量％
が１９.1％以下のはんだ接続部と、 前記チップ部品と前記はんだ接続部とを覆い、封止用樹
脂から成る封止部とを有することを特徴とする半導体装
置。2. A surface mount type chip component having component terminals formed on an outer peripheral surface of an end portion; a mounting board provided with a board side terminal supporting the chip component and connecting to the component terminal; The component terminals of the chip component and the board-side terminals of the mounting board are connected by soldering, and are made of an Sn—Pb-based alloy in which a eutectic solder region is not formed, and the weight percent of Sn contained
A semiconductor device comprising: 19.1% or less of a solder connection portion, and a sealing portion that covers the chip component and the solder connection portion and is made of a sealing resin.
面実装形のチップ部品と、 前記チップ部品を支持し、前記部品端子と接続する基板
側端子が設けられた実装基板と、 前記チップ部品の前記部品端子と前記実装基板の前記基
板側端子とをはんだ接続し、共晶はんだ領域が形成され
ないＳｎ−Ｐｂ系合金から成り、含有するＳｎの重量％
が５％以下のはんだ接続部と、 前記チップ部品と前記はんだ接続部とを覆い、封止用樹
脂から成る封止部とを有することを特徴とする半導体装
置。3. A surface-mounted chip component having component terminals formed on an outer peripheral surface of an end portion; a mounting board provided with a board-side terminal for supporting the chip component and connecting to the component terminal; The component terminals of the chip component and the board-side terminals of the mounting board are connected by soldering, and are made of an Sn—Pb-based alloy in which a eutectic solder region is not formed, and the weight percent of Sn contained
A semiconductor device comprising: a solder connection portion having a thickness of 5% or less; and a sealing portion that covers the chip component and the solder connection portion and is made of a sealing resin.
ップと、 端部の外周面に部品端子が形成された表面実装形のチッ
プ部品と、 前記水晶振動子と前記半導体チップと前記チップ部品と
を支持し、前記部品端子と接続する基板側端子が設けら
れた実装基板であるセラミック基板と、 前記半導体チップと前記セラミック基板とを接続する金
バンプと、 前記チップ部品の前記部品端子と前記セラミック基板の
前記基板側端子とをはんだ接続し、共晶はんだ領域が形
成されないＳｎ−Ｐｂ系合金から成り、含有するＳｎの
重量％が１９.1％以下のはんだ接続部と、 前記チップ部品と前記はんだ接続部と前記半導体チップ
と前記金バンプとを覆い、封止用樹脂から成る封止部と
を有することを特徴とする半導体装置。4. A crystal resonator, a semiconductor chip on which a circuit for driving the crystal resonator is formed, a surface mount type chip component having component terminals formed on an outer peripheral surface of an end portion, and the crystal resonator A ceramic substrate that is a mounting substrate that supports the semiconductor chip and the chip component and is provided with a board-side terminal that connects to the component terminal; a gold bump that connects the semiconductor chip and the ceramic substrate; A solder in which the component terminals of the chip component and the substrate-side terminals of the ceramic substrate are soldered and made of an Sn—Pb-based alloy in which no eutectic solder region is formed, and the weight percent of Sn contained is 19.1% or less. A semiconductor device comprising: a connection portion; and a sealing portion that covers the chip component, the solder connection portion, the semiconductor chip, and the gold bump and is made of a sealing resin.
面実装形のチップ部品を準備する工程と、 前記部品端子と接続可能な基板側端子が設けられた実装
基板を準備する工程と、 前記チップ部品の前記部品端子と前記実装基板の前記基
板側端子とをはんだ接続して、共晶はんだ領域が形成さ
れないＳｎ−Ｐｂ系合金から成るはんだ接続部を形成す
る工程と、 封止用樹脂によって前記チップ部品と前記はんだ接続部
とを覆って封止する工程とを有することを特徴とする半
導体装置の製造方法。5. A step of preparing a surface mount type chip component having component terminals formed on an outer peripheral surface of an end, and a step of preparing a mounting board provided with a board side terminal connectable to the component terminal. Soldering the component terminals of the chip component and the board-side terminals of the mounting board to form a solder connection portion made of an Sn—Pb-based alloy in which a eutectic solder region is not formed; A step of covering and sealing the chip component and the solder connection portion with a resin.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004060034A1 (en) * | 2002-12-24 | 2004-07-15 | Matsushita Electric Industrial Co., Ltd. | Electronic component-built-in module |
| JP2007157801A (en) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor module and its manufacturing method |
| CN109494197A (en) * | 2018-11-13 | 2019-03-19 | 中国电子科技集团公司第十三研究所 | Ceramic package shell |
-
2000
- 2000-12-14 JP JP2000380675A patent/JP2002184932A/en active Pending
Cited By (4)
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| WO2004060034A1 (en) * | 2002-12-24 | 2004-07-15 | Matsushita Electric Industrial Co., Ltd. | Electronic component-built-in module |
| US6998532B2 (en) | 2002-12-24 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Electronic component-built-in module |
| JP2007157801A (en) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor module and its manufacturing method |
| CN109494197A (en) * | 2018-11-13 | 2019-03-19 | 中国电子科技集团公司第十三研究所 | Ceramic package shell |
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