JP2002182984A

JP2002182984A - データ処理装置

Info

Publication number: JP2002182984A
Application number: JP2000381578A
Authority: JP
Inventors: Ikuo Seki; 郁夫関
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-15
Filing date: 2000-12-15
Publication date: 2002-06-28

Abstract

(57)【要約】【課題】外部から書き込んだプログラムにより動作可
能なプログラマブル回路と、暗号文データを復号化して
平文データにする復号器とを含む複数の内蔵回路又は内
蔵装置が１個のメモリを共有するＵＭＡ構造を有するデ
ータ処理装置であって、メモリに保存されている平文デ
ータの著作物情報、機密情報の漏洩又は不正書換をほぼ
完全に防止することが可能な構成のデータ処理装置を提
供する。【解決手段】本発明に係るデータ処置装置は、上記プ
ログラマブル回路を含む複数の回路又は装置により共有
され、かつ、非暗号文データとなった情報の保存領域と
して上記プログラマブル回路によるアクセスを制限した
保存領域が記憶領域の一部に設けられたメモリを備えて
いる。そして、上記プログラマブル回路が上記メモリの
上記非公開領域にアクセスしようとしたときは、当該ア
クセスを不正アクセスとみなして不正アクセス防止動作
を行うものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置に係
り、特に、暗号文データを復号化して平文データにする
復号器（デスクランブラ）と、外部から書き込まれるプ
ログラムによって動作可能なプログラマブル回路とを備
えたデータ処理装置に関する。

【０００２】

【従来の技術】圧縮された音声（Audio）データ及び画
像（Video,Visual）データのデータ伝送過程と、そのデ
ータ処理装置であるＡＶデータ再生装置とにおいては、
著作権保護の必要な著作物を表す著作物情報や課金情報
等の機密情報の不正な複製等を防止するための情報漏洩
防止対策が必要不可欠である。

【０００３】その情報漏洩防止対策の一つとして、デー
タ処理装置に入力されるデータに予め暗号化処理を施す
ことが行われている。そのため、データ処理装置の内部
には、暗号文データを復号化して平文データ（非暗号文
データ）にする復号器であるデスクランブラが備えられ
ている。

【０００４】図７は、デスクランブラを備えた従来のデ
ータ処理装置の構成を示すブロック図である。

【０００５】従来のデータ処理装置１７は、プログラマ
ブル回路１と、デスクランブラ２と、ＡＶデコーダ３
と、ＤＡコンバータ（ＤＡＣ）４と、メモリコントロー
ラ５と、１個のメモリ６とを備えている。

【０００６】プログラマブル回路１は、外部から書き込
まれるプログラムによって動作可能である。また、プロ
グラマブル回路１は、外部とのデータ入出力のための外
部データポートＥＤＰを有する。プログラマブル回路１
の代表的なものの一例は演算処理装置（ＣＰＵ，ＭＰ
Ｕ）である。

【０００７】プログラマブル回路１は、外部のプログラ
ム書込回路２０をプログラミングポートＰＰに接続可能
な構成となっている。そして、プログラマブル回路１
は、プログラム書込回路２０により書き込まれた任意の
プログラムを実行することができる。

【０００８】従って、プログラマブル回路１によってこ
のデータ処理装置１７全体の動作を制御することも可能
である。また、プログラマブル回路１を介して外部から
メモリ６にデータを書き込んだり、メモリ６に保存され
ているデータをプログラマブル回路１を介して外部へ読
み出したりすることも可能である。

【０００９】デスクランブラ２は、外部から入力される
暗号文データを復号化して平文データにする復号器であ
る。従って、デスクランブラ２には、外部から暗号文デ
ータが入力される。すると、デスクランブラ２は、暗号
文データを復号化して平文データにする。そして、デス
クランブラ２は、復号後の平文データをメモリコントロ
ーラ５を介してメモリ６の指定されたアドレスに書き込
む。

【００１０】ＡＶデコーダ３は、平文データを復号化し
て音声若しくは画像又は音声及び画像のＡＶディジタル
信号にする復号器である。ＡＶディジタル信号に復号化
される平分データは、メモリ６から読み出された平分デ
ータである。

【００１１】ＤＡコンバータ４は、ＡＶディジタル信号
をＤＡ変換してＡＶアナログ信号として外部に出力す
る。

【００１２】１個のメモリ６は、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３により共有さ
れる。そして、メモリ６は、指定されたアドレスに平文
データを蓄積して保存する。

【００１３】メモリコントローラ５は、プログラマブル
回路１、デスクランブラ２及びＡＶデコーダ３とメモリ
６との間に介在する。メモリコントローラ５は、データ
伝送経路に挿入接続されたデータセレクタSel1と、アド
レス指定経路に挿入接続されたアドレスセレクタSel2と
を内蔵している。そして、メモリコントローラ５は、デ
ータセレクタSel1及びアドレスセレクタSel2を介して指
定されたメモリ６のアドレスのデータ書込及び読出を行
う。このメモリ６のデータ書込及び読出は、プログラマ
ブル回路１、デスクランブラ２又はＡＶデコーダ３から
の要求に応じて行われる。プログラマブル回路１、デス
クランブラ２又はＡＶデコーダ３のいずれによっても、
メモリ６内部の任意の領域にアクセスすることが可能で
ある。

【００１４】以上のように、このデータ処理装置１７
は、ＵＭＡ（Unified Memory Architecture）構造にな
っている。ＵＭＡ構造とは、内蔵されているプログラマ
ブル回路１、デスクランブラ２及びＡＶデコーダ３等の
複数の回路又は装置が、メモリコントローラ５を介して
１個のメモリ６を共有する構造をいう。

【００１５】

【発明が解決しようとする課題】上述のように、従来の
データ処理装置においては、プログラマブル回路１は、
外部から任意のプログラムを書き込んで実行させること
ができる。また、プログラマブル回路１は、メモリ６の
任意の記憶領域にアクセスすることができる。従って、
メモリ６に保存されている復号化後の平文データを外部
に読み出すことが可能である。

【００１６】メモリ６に保存されている平文データに
は、著作権保護の必要な著作物を表す著作物情報や課金
情報等の機密情報が含まれている場合がある。従って、
従来のデータ処理装置においては、それらの機密情報が
プログラマブル回路１を介した不正アクセスにより漏洩
するおそれがあった。

【００１７】従来のデータ処理装置の構成において、平
文データの漏洩を防止するには、データ処理装置の使用
方法に関する情報自体を非公開とする以外に手段がなか
った。即ち、従来のデータ処理装置は、耐タンパ性が不
十分であった。耐タンパ性とは、リバースエンジニアリ
ングによる装置又はプログラムの動作解析や内部データ
の抽出を阻止しようとする性質である。

【００１８】本発明は、上記問題点に鑑みてなされたも
ので、その目的は、ＵＭＡ構造を有するデータ処理装置
であって、メモリに保存されている平文データの著作物
情報、課金情報等の機密情報の漏洩又は不正書換をほぼ
完全に防止することが可能な構成のデータ処理装置を提
供することである。

【００１９】

【課題を解決するための手段】本発明に係るデータ処置
装置の基本的構成によれば、外部から書き込んだプログ
ラムにより動作可能なプログラマブル回路と、上記プロ
グラマブル回路を含む複数の回路又は装置により共有さ
れ、かつ、非暗号文データとなった情報の保存領域とし
て上記プログラマブル回路によるアクセスを制限した保
存領域が記憶領域の一部に設けられたメモリとを備えて
いることを特徴とする。

【００２０】そして、上記プログラマブル回路が上記メ
モリの上記保存領域にアクセスしようとしたときは、当
該アクセスを不正アクセスとみなして不正アクセス防止
動作を行うこととする。

【００２１】この構成により、共有メモリに保存されて
いる平文データの著作物情報、課金情報等の機密情報の
漏洩又は不正書換をほぼ完全に防止することができる。

【００２２】上記メモリは、上記メモリを共有する上記
複数の回路又は装置と同一の半導体基板上に搭載されて
いるものとすると、メモリに接続されているバス上に現
れる平文データを外部から読み取られないようにするこ
とができる。

【００２３】本発明に係るデータ処置装置の具体的構成
によれば、外部から書き込まれるプログラムによって動
作可能であり、外部とのデータ入出力のための外部デー
タポートを有するプログラマブル回路と、上記プログラ
マブル回路、及び、暗号文データを復号化して平文デー
タにする復号器を含む複数の回路又は装置により共有さ
れ、かつ、上記プログラマブル回路によるアクセスが制
限される非公開領域、及び、上記複数の回路又は装置の
いずれによるアクセスも可能な公開領域に記憶領域が区
分され、指定されたアドレスに平文データを蓄積して保
存するメモリと、上記複数の回路又は装置と上記メモリ
との間に介在し、内蔵アドレス検知回路を介して上記プ
ログラマブル回路により指定された上記メモリのアドレ
スが上記非公開領域のアドレスであるときは、上記アド
レス検知回路が当該アドレス指定によるアクセスを不正
アクセスとして検知して、不正アクセス防止動作を行う
メモリコントローラとを備えていることを特徴とする。

【００２４】より具体的には、上記プログラマブル回路
と上記メモリとの間のデータ伝送経路に挿入接続されて
ダミーメモリが併設されたダミーデータセレクタに対
し、上記ダミーメモリを選択するダミーメモリ選択指令
を上記アドレス検知回路が出力する上記不正アクセス防
止動作を行うものとするとよい。

【００２５】上記プログラマブル回路と上記メモリとの
間のデータ伝送経路に挿入接続されたダミーデータセレ
クタに対し、上記公開領域の一部に設けられたダミーデ
ータアドレスを選択するダミーデータアドレス選択指令
を上記アドレス検知回路が出力する上記不正アクセス防
止動作を行うものとしてもよい。

【００２６】上記アドレス検知回路が上記プログラマブ
ル回路に対しアクセス拒否通知を出力する上記不正アク
セス防止動作を行うものとしてもよい。この場合、さら
に、上記プログラマブル回路と上記メモリとの間のデー
タ伝送経路は、上記アドレス検知回路に内蔵されたスイ
ッチを経由するものとし、上記アドレス検知回路は、上
記アクセス拒否通知を出力するときは、上記スイッチを
遮断するものとするとよい。

【００２７】上記アドレス検知回路が上記プログラマブ
ル回路に対しエラー通知を出力する上記不正アクセス防
止動作を行うものとしてもよい。この場合、さらに、上
記プログラマブル回路と上記メモリとの間のデータ伝送
経路は、上記アドレス検知回路に内蔵されたスイッチを
経由するものとし、上記アドレス検知回路は、上記エラ
ー通知を出力するときは、上記スイッチを遮断するもの
とするとよい。

【００２８】システム全体の動作をリセットして初期化
するシステムリセット指令信号を、上記アドレス検知回
路が上記プログラマブル回路に対し出力する上記不正ア
クセス防止動作を行うものとしてもよい。

【００２９】上記プログラマブル回路の動作を停止する
プログラマブル回路動作停止指令信号を、上記アドレス
検知回路が上記プログラマブル回路に対し出力する上記
不正アクセス防止動作を行うものとしてもよい。

【００３０】上記メモリの電源を遮断するメモリ電源遮
断指令を、上記アドレス検知回路が上記メモリに対し出
力する上記不正アクセス防止動作を行うものとしてもよ
い。

【００３１】上記外部データポートを遮断する外部デー
タポート遮断指令を、上記アドレス検知回路が上記プロ
グラマブル回路に対し出力する上記不正アクセス防止動
作を行うものとしてもよい。

【００３２】上記本発明に係るデータ処置装置の具体的
構成において、上記複数の回路又は装置と上記メモリと
の間にそれぞれ挿入接続され、上記複数の回路又は装置
と上記メモリとの間の各データ伝送経路及び各アドレス
指定経路のいずれかをそれぞれ選択するデータセレクタ
及びアドレスセレクタを備えているものとするとよい。

【００３３】又は、上記複数の回路又は装置と上記メモ
リとの間のデータ伝送経路として共有される共有データ
バス、及び、アドレス指定経路として共有される共有ア
ドレスバスについて、上記複数の回路又は装置から行わ
れるバス使用要求に対し、許否通知を行うバスアービタ
を備えているものとするとよい。

【００３４】上記メモリは、上記メモリを共有する上記
複数の回路又は装置及び上記メモリコントローラと同一
の半導体基板上に搭載されているものとすると、上記メ
モリと上記メモリコントローラとを接続するバス上に現
れる平文データを外部から読み取られないようにするこ
とができる。

【００３５】上記プログラマブル回路は、演算処理装置
であるものとするとよい。

【００３６】

【発明の実施の形態】本発明に係るデータ処理装置は、
復号化されて平文データとなった著作物情報、課金情報
等の機密情報専用の保存領域として、プログラマブル回
路によるアクセスを制限した非公開領域をメモリの記憶
領域の一部に設けた点に特徴があるＵＭＡ構造データ処
理装置である。

【００３７】本発明に係るデータ処理装置は、外部から
プログラマブル回路を介してメモリの非公開領域にアク
セスしようとした場合には、そのアクセスを不正なアク
セスとみなす。そして、ダミーデータの出力、アクセス
拒否通知、システムリセット等、種々の不正アクセス防
止動作を行う。これにより、本発明に係るデータ処理装
置は、機密情報の漏洩又は不正書換を防止する。

【００３８】本発明の各実施の形態に係るデータ処理装
置において、ＵＭＡ構造とは、外部から書き込んだプロ
グラムにより動作可能なプログラマブル回路と、暗号文
データを復号化して平文データにする復号器とを含む複
数の内蔵回路又は内蔵装置が１個のメモリを共有する構
造をいうものとする。

【００３９】以下、本発明に係るデータ処理装置の実施
の形態について、図面を参照しながら説明する。

【００４０】図１は、本発明の第１の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【００４１】本発明の第１の実施の形態に係るデータ処
理装置１１は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【００４２】プログラマブル回路１は、外部から書き込
まれるプログラムによって動作可能である。また、プロ
グラマブル回路１は、外部とのデータ入出力のための外
部データポートＥＤＰを有する。

【００４３】プログラマブル回路１の代表的なものの一
例は、上述のように、演算処理装置（ＣＰＵ，ＭＰＵ）
である。また、プログラマブル回路１は、外部のプログ
ラム書込回路２０をプログラミングポートＰＰに接続可
能な構成となっている。そして、プログラマブル回路１
は、プログラム書込回路２０により書き込まれた任意の
プログラムを実行することができる。従って、プログラ
マブル回路１によってこのデータ処理装置１７全体の動
作を制御することも可能である。また、プログラマブル
回路１を介して外部からメモリ６の公開領域６ａにデー
タを書き込んだり、メモリ６の公開領域６ａに保存され
ているデータをプログラマブル回路１を介して外部へ読
み出したりすることも可能である。

【００４４】デスクランブラ２は、外部から入力される
暗号文データを復号化して平文データにする復号器であ
る。デスクランブラ２には、暗号文データが入力され
る。この暗号文データは、例えば、ＤＥＳ（Data Encry
ption Standard）等の暗号化方法により暗号化されたＭ
ＰＥＧ２ストリーム等である。デスクランブラ２は、暗
号文データを復号化して平文データにする。そして、デ
スクランブラ２は、メモリコントローラ５を介して復号
後の平文データをメモリ６の指定されたアドレスに書き
込む。

【００４５】ＡＶデコーダ３は、平文データを復号化し
て音声若しくは画像又は音声及び画像のＡＶディジタル
信号にする復号器である。ＡＶディジタル信号として復
号化される平文データは、メモリ６の非公開領域６ｂ又
は公開領域６ａから読み出された平分データである。

【００４６】ＤＡコンバータ４は、ＡＶディジタル信号
をＤＡ変換してＡＶアナログ信号として外部に出力す
る。

【００４７】１個のメモリ６は、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３により共有さ
れる。そして、メモリ６は、プログラマブル回路１によ
るアクセスが制限される非公開領域６ｂ並びにプログラ
マブル回路１、デスクランブラ２及びＡＶデコーダ３の
いずれによるアクセスも可能な公開領域６ａに記憶領域
が区分されている。

【００４８】また、メモリ６は、プログラマブル回路
１、デスクランブラ２、ＡＶデコーダ３、ＤＡコンバー
タ４及びメモリコントローラ５等と同一の半導体基板上
に搭載されている。これにより、メモリ６とメモリコン
トローラ５とを接続するバス上に現れる平文データを外
部から読み取られないようにしている。

【００４９】復号後の平文データが著作物情報、課金情
報等の機密情報である場合には、常にメモリ６の非公開
領域６ｂのアドレスが指定される。従って、機密情報の
平文データは、メモリ６の非公開領域６ｂに書き込まれ
る。メモリ６は、指定されたアドレスに従って書き込ま
れた平文データを、非公開領域６ｂと公開領域６ａとに
分けて順次蓄積して保存する。

【００５０】メモリコントローラ５は、データセレクタ
Sel1と、アドレスセレクタSel2と、アドレス検知回路５
１と、ダミーデータセレクタSel3とを内蔵している。

【００５１】データセレクタSel1は、プログラマブル回
路１、デスクランブラ２及びＡＶデコーダ３とメモリ６
との間のデータ伝送経路に挿入接続されている。そし
て、データセレクタSel1は、プログラマブル回路１、デ
スクランブラ２及びＡＶデコーダ３とメモリ６との間の
各データ伝送経路のいずれかを選択する。

【００５２】アドレスセレクタSel2は、プログラマブル
回路１、デスクランブラ２及びＡＶデコーダ３とメモリ
６との間のアドレス指定経路に挿入接続されている。そ
して、アドレスセレクタSel2は、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３とメモリ６と
の間の各アドレス指定経路のいずれかを選択する。

【００５３】アドレス検知回路５１は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５１の構成を簡易なものとするため、アドレス
検知回路５１は、プログラマブル回路１とアドレスセレ
クタSel2との間のアドレス指定経路に挿入接続されてい
る。アドレス検知回路５１は、アドレスセレクタSel2と
メモリ６との間のアドレス指定経路に挿入接続してもよ
い。但し、その場合、アドレス検知回路５１は、アドレ
ス信号がプログラマブル回路１、デスクランブラ２及び
ＡＶデコーダ３のいずれから送信されたものであるかを
識別できるようにしなければならない。

【００５４】ダミーデータセレクタSel3は、プログラマ
ブル回路１とメモリ６との間のデータ伝送経路に挿入接
続されている。また、ダミーデータセレクタSel3には、
ダミーメモリ５０が併設されている。

【００５５】アドレス検知回路５１を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５１が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５１
は、ダミーメモリ５０を選択するダミーメモリ選択指令
をダミーデータセレクタSel3に対し出力する。

【００５６】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【００５７】本発明の第１の実施の形態に係るデータ処
理装置１１は、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【００５８】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、アドレスセレ
クタSel2を介して行われる。当該アドレスのデータ書込
又は読出は、指定されたアドレスがメモリ６の非公開領
域６ｂ又は公開領域６ａのいずれのアドレスであっても
行われる。また、当該アドレスのデータ書込又は読出
は、データセレクタSel1を介して行われる。

【００５９】一方、本発明の第１の実施の形態に係るデ
ータ処理装置１１においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【００６０】ダミーデータセレクタSel3は、ダミーメモ
リ５０、又は、メモリ６に接続されているデータセレク
タSel1のいずれかを選択することができる。但し、ダミ
ーデータセレクタSel3は、通常時はデータセレクタSel1
を選択した状態となっている。

【００６１】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【００６２】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５１及びアドレスセレ
クタSel2を介して行われる。また、当該アドレスのデー
タ書込又は読出は、ダミーデータセレクタSel3及びデー
タセレクタSel1を介して行われる。

【００６３】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５１が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５１
は、ダミーメモリ５０を選択するダミーメモリ選択指令
をダミーデータセレクタSel3に対し出力する。

【００６４】このダミーメモリ選択指令に応じてダミー
データセレクタSel3は、ダミーメモリ５０を選択する。
その結果、当該不正アクセスがデータ読出のためのアク
セスである場合には、ダミーメモリ５０に予め書き込ま
れているダミーデータが読み出される。当該不正アクセ
スがデータ書込のためのアクセスである場合には、ダミ
ーメモリ５０の予め定められた領域にデータ書込が行わ
れるようにしてもよいし、データ書込が拒否されるよう
にしてもよい。

【００６５】ダミーメモリ５０から読み出されるダミー
データの内容は任意である。例えば、不正アクセスをし
ようとした者が読み出そうとした本来のデータに見せか
けた別のデータであってもよい。または、不正アクセス
として検知したことを示す内容のデータであってもよ
い。

【００６６】本発明の第１の実施の形態に係るデータ処
理装置１１においては、不正アクセスの検知に応じて、
ダミーデータセレクタSel3がダミーメモリ５０を選択す
ることとした。しかし、ダミーメモリ５０を設けずに、
ダミーデータセレクタSel3が、メモリ６の公開領域６ａ
の全く別のアドレスにアクセスするようにしてもよい。
その場合、例えばメモリ６の公開領域６ａの一部に、不
正アクセス用のダミーデータアドレスを設けておくとよ
い。そのダミーデータアドレスには、上記ダミーメモリ
５０と同様に、ダミーデータが予め書き込まれているも
のとするとよい。

【００６７】以上のように、本発明の第１の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してダミーメモリを
選択するようにしている。その結果、共有メモリに保存
されている平文データの著作物情報、課金情報等の機密
情報の漏洩又は不正書換をほぼ完全に防止することがで
きる。

【００６８】図２は、本発明の第２の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【００６９】本発明の第２の実施の形態に係るデータ処
理装置１２は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【００７０】プログラマブル回路１、デスクランブラ
２、ＡＶデコーダ３及びＤＡコンバータ４の構成及び動
作並びにメモリ６の構成は、第１の実施の形態と同様で
あるので、詳細な説明は省略する。

【００７１】メモリコントローラ５は、データセレクタ
Sel1と、アドレスセレクタSel2と、アドレス検知回路５
２とを内蔵している。

【００７２】データセレクタSel1は、プログラマブル回
路１、デスクランブラ２及びＡＶデコーダ３とメモリ６
との間のデータ伝送経路に挿入接続されている。そし
て、データセレクタSel1は、プログラマブル回路１、デ
スクランブラ２及びＡＶデコーダ３とメモリ６との間の
各データ伝送経路のいずれかを選択する。

【００７３】アドレスセレクタSel2は、プログラマブル
回路１、デスクランブラ２及びＡＶデコーダ３とメモリ
６との間のアドレス指定経路に挿入接続されている。そ
して、アドレスセレクタSel2は、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３とメモリ６と
の間の各アドレス指定経路のいずれかを選択する。

【００７４】アドレス検知回路５２は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５２の構成を簡易なものとするため、アドレス
検知回路５２は、プログラマブル回路１とアドレスセレ
クタSel2との間のアドレス指定経路に挿入接続されてい
る。アドレス検知回路５２は、アドレスセレクタSel2と
メモリ６との間のアドレス指定経路に挿入接続してもよ
い。但し、その場合、アドレス検知回路５２は、アドレ
ス信号がプログラマブル回路１、デスクランブラ２及び
ＡＶデコーダ３のいずれから送信されたものであるかを
識別できるようにしなければならない。

【００７５】アドレス検知回路５２を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５２が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５２
は、プログラマブル回路１に対しアクセス拒否通知を出
力する。

【００７６】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【００７７】本発明の第２の実施の形態に係るデータ処
理装置１２も、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【００７８】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、アドレスセレ
クタSel2を介して行われる。当該アドレスのデータ書込
又は読出は、指定されたアドレスがメモリ６の非公開領
域６ｂ又は公開領域６ａのいずれのアドレスであっても
行われる。また、当該アドレスのデータ書込又は読出
は、データセレクタSel1を介して行われる。

【００７９】一方、本発明の第２の実施の形態に係るデ
ータ処理装置１２においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【００８０】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【００８１】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５２及びアドレスセレ
クタSel2を介して行われる。また、当該アドレスのデー
タ書込又は読出は、データセレクタSel1を介して行われ
る。

【００８２】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５２が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５２
は、プログラマブル回路１に対しアクセス拒否通知を出
力する。

【００８３】アドレス検知回路５２が、プログラマブル
回路１に対しアクセス拒否通知を出力する場合、プログ
ラマブル回路１とメモリ６との間のデータ伝送経路を直
ちに遮断できるように、アドレス検知回路５２に内蔵さ
れたスイッチを当該データ伝送経路が経由するものとす
るとよい。

【００８４】本発明の第２の実施の形態に係るデータ処
理装置１２においては、不正アクセスの検知に応じて、
アドレス検知回路５２が、プログラマブル回路１に対し
アクセス拒否通知を出力することとした。しかし、アク
セス拒否通知に限らず、エラー通知を出力してもよい。
又は、不正なデータ書込若しくは読出を防止するため、
外部データポートＥＤＰを遮断する外部データポート遮
断指令をプログラマブル回路１に対し出力してもよい。
あるいは、メモリ６の電源を遮断するメモリ電源遮断指
令をメモリ６に対し出力してもよい。

【００８５】以上のように、本発明の第２の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してアクセス拒否通
知を出力するようにしている。その結果、共有メモリに
保存されている平文データの著作物情報、課金情報等の
機密情報の漏洩又は不正書換をほぼ完全に防止すること
ができる。

【００８６】図３は、本発明の第３の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【００８７】本発明の第３の実施の形態に係るデータ処
理装置１３は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【００８８】プログラマブル回路１、デスクランブラ
２、ＡＶデコーダ３及びＤＡコンバータ４の構成及び動
作並びにメモリ６の構成は、第１の実施の形態と同様で
あるので、詳細な説明は省略する。但し、本発明の第３
の実施の形態に係るデータ処理装置１３におけるプログ
ラマブル回路１は、アドレス検知回路５３からシステム
リセット指令信号を受信するためのシステムリセットポ
ートＳＲＰを備えている。

【００８９】メモリコントローラ５は、データセレクタ
Sel1と、アドレスセレクタSel2と、アドレス検知回路５
３とを内蔵している。

【００９０】データセレクタSel1は、プログラマブル回
路１、デスクランブラ２及びＡＶデコーダ３とメモリ６
との間のデータ伝送経路に挿入接続されている。そし
て、データセレクタSel1は、プログラマブル回路１、デ
スクランブラ２及びＡＶデコーダ３とメモリ６との間の
各データ伝送経路のいずれかを選択する。

【００９１】アドレスセレクタSel2は、プログラマブル
回路１、デスクランブラ２及びＡＶデコーダ３とメモリ
６との間のアドレス指定経路に挿入接続されている。そ
して、アドレスセレクタSel2は、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３とメモリ６と
の間の各アドレス指定経路のいずれかを選択する。

【００９２】アドレス検知回路５３は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５３の構成を簡易なものとするため、アドレス
検知回路５３は、プログラマブル回路１とアドレスセレ
クタSel2との間のアドレス指定経路に挿入接続されてい
る。アドレス検知回路５３は、アドレスセレクタSel2と
メモリ６との間のアドレス指定経路に挿入接続してもよ
い。但し、その場合、アドレス検知回路５３は、アドレ
ス信号がプログラマブル回路１、デスクランブラ２及び
ＡＶデコーダ３のいずれから送信されたものであるかを
識別できるようにしなければならない。

【００９３】アドレス検知回路５３を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５３が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５３
は、システム全体の動作をリセットして初期化するシス
テムリセット指令信号をプログラマブル回路１に対し出
力する。

【００９４】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【００９５】本発明の第３の実施の形態に係るデータ処
理装置１３も、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【００９６】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、アドレスセレ
クタSel2を介して行われる。当該アドレスのデータ書込
又は読出は、指定されたアドレスがメモリ６の非公開領
域６ｂ又は公開領域６ａのいずれのアドレスであっても
行われる。また、当該アドレスのデータ書込又は読出
は、データセレクタSel1を介して行われる。

【００９７】一方、本発明の第３の実施の形態に係るデ
ータ処理装置１３においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【００９８】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【００９９】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５３及びアドレスセレ
クタSel2を介して行われる。また、当該アドレスのデー
タ書込又は読出は、データセレクタSel1を介して行われ
る。

【０１００】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５３が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５３
は、システムリセット指令信号をプログラマブル回路１
に対し出力する。これにより、データ処理装置１６のシ
ステム全体の動作がリセットされ、初期化される。その
結果、プログラマブル回路１を介した外部からの不正ア
クセスは不可能となる。

【０１０１】本発明の第３の実施の形態に係るデータ処
理装置１３においては、不正アクセスの検知に応じて、
アドレス検知回路５３が、プログラマブル回路１に対し
システムリセット指令信号を出力することとした。しか
し、システムリセット指令信号に限らず、プログラマブ
ル回路１の動作停止を指令するプログラマブル回路動作
停止指令を出力してもよい。又は、不正なデータ書込若
しくは読出を防止するため、外部データポートＥＤＰを
遮断する外部データポート遮断指令をプログラマブル回
路１に対し出力してもよい。あるいは、メモリ６の電源
を遮断するメモリ電源遮断指令をメモリ６に対し出力し
てもよい。

【０１０２】以上のように、本発明の第３の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してシステムリセッ
ト指令を出力するようにしている。その結果、共有メモ
リに保存されている平文データの著作物情報、課金情報
等の機密情報の漏洩又は不正書換をほぼ完全に防止する
ことができる。

【０１０３】図４は、本発明の第４の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【０１０４】本発明の第４の実施の形態に係るデータ処
理装置１４は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【０１０５】プログラマブル回路１、デスクランブラ
２、ＡＶデコーダ３及びＤＡコンバータ４の構成及び動
作並びにメモリ６の構成は、第１の実施の形態と同様で
あるので、詳細な説明は省略する。

【０１０６】メモリコントローラ５は、共有データバス
及び共有アドレスバスと、バスアービタ５４と、アドレ
ス検知回路５１と、ダミーデータセレクタSelとを内蔵
している。

【０１０７】共有データバスは、プログラマブル回路
１、デスクランブラ２及びＡＶデコーダ３とメモリ６と
の間のデータ伝送経路として共有される。共有アドレス
バスは、プログラマブル回路１、デスクランブラ２及び
ＡＶデコーダ３とメモリ６との間のアドレス指定経路と
して共有される。

【０１０８】プログラマブル回路１、デスクランブラ２
及びＡＶデコーダ３は、共有データバス及び共有アドレ
スバスについての使用要求をバスアービタ５４に対して
行う。

【０１０９】バスアービタ５４は、それらの使用要求に
対し、共有データバス及び共有アドレスバスの使用を許
可するか否かについての許否通知を行う。

【０１１０】アドレス検知回路５１は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５１の構成を簡易なものとするため、アドレス
検知回路５１は、プログラマブル回路１と共有アドレス
バスとの間のアドレス指定経路に挿入接続されている。
アドレス検知回路５１は、共有アドレスバスとメモリ６
との間のアドレス指定経路に挿入接続してもよい。但
し、その場合、アドレス検知回路５１は、アドレス信号
がプログラマブル回路１、デスクランブラ２及びＡＶデ
コーダ３のいずれから送信されたものであるかを識別で
きるようにしなければならない。

【０１１１】ダミーデータセレクタSelは、プログラマ
ブル回路１とメモリ６との間のデータ伝送経路に挿入接
続されている。また、ダミーデータセレクタSelには、
ダミーメモリ５０が併設されている。

【０１１２】アドレス検知回路５１を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５１が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５１
は、ダミーメモリ５０を選択するダミーメモリ選択指令
をダミーデータセレクタSelに対し出力する。

【０１１３】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【０１１４】本発明の第４の実施の形態に係るデータ処
理装置１４は、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【０１１５】本発明の第４の実施の形態に係るデータ処
理装置１４は、本発明の第１の実施の形態に係るデータ
処理装置１１と類似する構成を有している。但し、上記
共有データバス及び共有アドレスバス並びにバスアービ
タ５４を内蔵したメモリコントローラ５の構成が、第１
の実施の形態におけるメモリコントローラ５の構成とは
異なっている。

【０１１６】即ち、本発明の第４の実施の形態に係るデ
ータ処理装置１４においては、共有アドレスバス及び共
有データバスを介して、プログラマブル回路１、デスク
ランブラ２及びＡＶデコーダ３とメモリ６とが常時接続
されている。そして、プログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３は、共有データバス及び共
有アドレスバスについての使用要求をバスアービタ５４
に対して行う。バスアービタ５４は、それらの使用要求
に対し、共有データバス及び共有アドレスバスの使用を
許可するか否かについての許否通知を行う。使用が許可
された場合は、プログラマブル回路１、デスクランブラ
２又はＡＶデコーダ３のいずれかによる共有アドレスバ
ス及び共有データバスの使用が可能となる。これによ
り、メモリ６へのアクセスが可能となる。この点におい
て、本発明の第４の実施の形態に係るデータ処理装置１
４は、第１の実施の形態と異なっている。

【０１１７】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、共有アドレス
バスを介して行われる。当該アドレスのデータ書込又は
読出は、指定されたアドレスがメモリ６の非公開領域６
ｂ又は公開領域６ａのいずれのアドレスであっても行わ
れる。また、当該アドレスのデータ書込又は読出は、共
有データバスを介して行われる。

【０１１８】一方、本発明の第４の実施の形態に係るデ
ータ処理装置１４においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【０１１９】ダミーデータセレクタSelは、ダミーメモ
リ５０又はメモリ６のいずれかを選択することができ
る。但し、ダミーデータセレクタSelは、通常時はメモ
リ６を選択した状態となっている。

【０１２０】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【０１２１】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５１及び共有アドレス
バスを介して行われる。また、当該アドレスのデータ書
込又は読出は、ダミーデータセレクタSel及び共有デー
タバスを介して行われる。

【０１２２】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５１が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５１
は、ダミーメモリ５０を選択するダミーメモリ選択指令
をダミーデータセレクタSelに対し出力する。

【０１２３】このダミーメモリ選択指令に応じてデータ
セレクタSelは、ダミーメモリ５０を選択する。その結
果、当該不正アクセスがデータ読出のためのアクセスで
ある場合には、ダミーメモリ５０に予め書き込まれてい
るダミーデータが読み出される。当該不正アクセスがデ
ータ書込のためのアクセスである場合には、ダミーメモ
リ５０の予め定められた領域にデータ書込が行われるよ
うにしてもよいし、データ書込が拒否されるようにして
もよい。

【０１２４】ダミーメモリ５０から読み出されるダミー
データの内容は、第１の実施の形態と同様に任意であ
る。

【０１２５】本発明の第４の実施の形態に係るデータ処
理装置１４においては、不正アクセスの検知に応じて、
ダミーデータセレクタSel3がダミーメモリ５０を選択す
ることとした。しかし、ダミーメモリ５０を設けずに、
ダミーデータセレクタSel3が、メモリ６の公開領域６ａ
の全く別のアドレスにアクセスするようにしてもよい。
その場合、例えばメモリ６の公開領域６ａの一部に、不
正アクセス用のダミーデータアドレスを設けておくとよ
い。そのダミーデータアドレスには、上記ダミーメモリ
５０と同様に、ダミーデータが予め書き込まれているも
のとするとよい。

【０１２６】以上のように、本発明の第４の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してダミーメモリを
選択するようにしている。その結果、共有メモリに保存
されている平文データの著作物情報、課金情報等の機密
情報の漏洩又は不正書換をほぼ完全に防止することがで
きる。また、共有アドレスバス及び共有データバス並び
にバスアービタを備えた構成としたので、データセレク
タ及びアドレスセレクタを不要とすることができる。

【０１２７】図５は、本発明の第５の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【０１２８】本発明の第５の実施の形態に係るデータ処
理装置１５は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【０１２９】プログラマブル回路１、デスクランブラ
２、ＡＶデコーダ３及びＤＡコンバータ４の構成及び動
作並びにメモリ６の構成は、第１の実施の形態と同様で
あるので、詳細な説明は省略する。

【０１３０】メモリコントローラ５は、共有データバス
及び共有アドレスバスと、バスアービタ５４と、アドレ
ス検知回路５２とを内蔵している。

【０１３１】共有データバス及び共有アドレスバス並び
にバスアービタ５４の構成及び動作は、第４の実施の形
態と同様であるので、詳細な説明は省略する。

【０１３２】アドレス検知回路５２は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５２の構成を簡易なものとするため、アドレス
検知回路５２は、プログラマブル回路１と共有アドレス
バスとの間のアドレス指定経路に挿入接続されている。
アドレス検知回路５２は、共有アドレスバスとメモリ６
との間のアドレス指定経路に挿入接続してもよい。但
し、その場合、アドレス検知回路５２は、アドレス信号
がプログラマブル回路１、デスクランブラ２及びＡＶデ
コーダ３のいずれから送信されたものであるかを識別で
きるようにしなければならない。

【０１３３】アドレス検知回路５２を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５２が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５２
は、プログラマブル回路１に対しアクセス拒否通知を出
力する。

【０１３４】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【０１３５】本発明の第５の実施の形態に係るデータ処
理装置１５は、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【０１３６】本発明の第５の実施の形態に係るデータ処
理装置１４は、本発明の第２の実施の形態に係るデータ
処理装置１２と類似する構成を有している。但し、上記
共有データバス及び共有アドレスバス並びにバスアービ
タ５４を内蔵したメモリコントローラ５の構成が、第２
の実施の形態におけるメモリコントローラ５の構成とは
異なっている。

【０１３７】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、共有アドレス
バスを介して行われる。当該アドレスのデータ書込又は
読出は、指定されたアドレスがメモリ６の非公開領域６
ｂ又は公開領域６ａのいずれのアドレスであっても行わ
れる。また、当該アドレスのデータ書込又は読出は、共
有データバスを介して行われる。

【０１３８】一方、本発明の第５の実施の形態に係るデ
ータ処理装置１５においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【０１３９】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【０１４０】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５２及び共有アドレス
バスを介して行われる。また、当該アドレスのデータ書
込又は読出は、共有データバスを介して行われる。

【０１４１】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５２が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５２
は、プログラマブル回路１に対しアクセス拒否通知を出
力する。

【０１４２】アドレス検知回路５２が、プログラマブル
回路１に対しアクセス拒否通知を出力する場合、プログ
ラマブル回路１とメモリ６との間のデータ伝送経路を直
ちに遮断できるように、当該データ伝送経路がアドレス
検知回路５２に内蔵されたスイッチを経由するものとす
るとよい。

【０１４３】本発明の第５の実施の形態に係るデータ処
理装置１５においては、不正アクセスの検知に応じて、
アドレス検知回路５２が、プログラマブル回路１に対し
アクセス拒否通知を出力することとした。しかし、アク
セス拒否通知に限らず、エラー通知を出力してもよい。
又は、不正なデータ書込若しくは読出を防止するため、
外部データポートＥＤＰを遮断する外部データポート遮
断指令をプログラマブル回路１に対し出力してもよい。
あるいは、メモリ６の電源を遮断するメモリ電源遮断指
令をメモリ６に対し出力してもよい。

【０１４４】以上のように、本発明の第５の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してアクセス拒否通
知を出力するようにしている。その結果、共有メモリに
保存されている平文データの著作物情報、課金情報等の
機密情報の漏洩又は不正書換をほぼ完全に防止すること
ができる。また、共有アドレスバス及び共有データバス
並びにバスアービタを備えた構成としたので、データセ
レクタ及びアドレスセレクタを不要とすることができ
る。

【０１４５】図６は、本発明の第６の実施の形態に係る
データ処理装置の構成を示すブロック図である。

【０１４６】本発明の第６の実施の形態に係るデータ処
理装置１６は、プログラマブル回路１と、デスクランブ
ラ２と、ＡＶデコーダ３と、ＤＡコンバータ（ＤＡＣ）
４と、メモリコントローラ５と、１個のメモリ６とを備
えている。

【０１４７】プログラマブル回路１、デスクランブラ
２、ＡＶデコーダ３及びＤＡコンバータ４の構成及び動
作並びにメモリ６の構成は、第１の実施の形態と同様で
あるので、詳細な説明は省略する。但し、本発明の第６
の実施の形態に係るデータ処理装置１６におけるプログ
ラマブル回路１は、アドレス検知回路５３からシステム
リセット指令信号を受信するためのシステムリセットポ
ートＳＲＰを備えている。

【０１４８】メモリコントローラ５は、共有データバス
及び共有アドレスバスと、バスアービタ５４と、アドレ
ス検知回路５３とを内蔵している。

【０１４９】共有データバス及び共有アドレスバス並び
にバスアービタ５４の構成及び動作は、第４の実施の形
態と同様であるので、詳細な説明は省略する。

【０１５０】アドレス検知回路５３は、プログラマブル
回路１とメモリ６との間のアドレス指定経路に挿入接続
されている。尚、ここでは、アドレス信号及びアドレス
検知回路５３の構成を簡易なものとするため、アドレス
検知回路５３は、プログラマブル回路１と共有アドレス
バスとの間のアドレス指定経路に挿入接続されている。
アドレス検知回路５３は、共有アドレスバスとメモリ６
との間のアドレス指定経路に挿入接続してもよい。但
し、その場合、アドレス検知回路５３は、アドレス信号
がプログラマブル回路１、デスクランブラ２及びＡＶデ
コーダ３のいずれから送信されたものであるかを識別で
きるようにしなければならない。

【０１５１】アドレス検知回路５３を介してプログラマ
ブル回路１により指定されたメモリ６のアドレスが非公
開領域６ｂのアドレスであるときは、アドレス検知回路
５３が、当該アドレス指定によるアクセスを不正アクセ
スとして検知する。そのとき、アドレス検知回路５３
は、システム全体の動作をリセットして初期化するシス
テムリセット指令信号をプログラマブル回路１に対し出
力する。

【０１５２】デスクランブラ２及びＡＶデコーダ３は、
予め設計された仕様に従って動作するのみであり、外部
からのアクセスにより本来と異なる動作をさせることは
不可能である。一方、プログラマブル回路１は、通常、
メモリ６の非公開領域６ｂへのアクセスが禁止された動
作プログラムによって動作する。しかし、プログラマブ
ル回路１は、外部からのアクセスにより動作プログラム
自体を書き換えられてしまうことがあり得る。従って、
外部からメモリ６への不正アクセスの経路として考えら
れるのは、プログラマブル回路１を介する経路のみであ
る。そこで、プログラマブル回路１がメモリ６の非公開
領域６ｂへアクセスしようとしたときには、上述のよう
に、当該アクセスを不正アクセスとして検知することと
している。

【０１５３】本発明の第６の実施の形態に係るデータ処
理装置１６は、ＵＭＡ構造のデータ処理装置である。従
って、内蔵されているプログラマブル回路１、デスクラ
ンブラ２及びＡＶデコーダ３等の複数の回路又は装置
が、メモリコントローラ５を介して１個のメモリ６を共
有する。

【０１５４】本発明の第６の実施の形態に係るデータ処
理装置１６は、本発明の第３の実施の形態に係るデータ
処理装置１３と類似する構成を有している。但し、上記
共有データバス及び共有アドレスバス並びにバスアービ
タ５４を内蔵したメモリコントローラ５の構成が、第３
の実施の形態におけるメモリコントローラ５の構成とは
異なっている。

【０１５５】デスクランブラ２又はＡＶデコーダ３によ
りデータ書込又は読出のアドレス指定が行われた場合に
は、メモリコントローラ５は、当該アドレスのデータ書
込又は読出を行う。このアドレス指定は、共有アドレス
バスを介して行われる。当該アドレスのデータ書込又は
読出は、指定されたアドレスがメモリ６の非公開領域６
ｂ又は公開領域６ａのいずれのアドレスであっても行わ
れる。また、当該アドレスのデータ書込又は読出は、共
有データバスを介して行われる。

【０１５６】一方、本発明の第６の実施の形態に係るデ
ータ処理装置１６においては、プログラマブル回路１を
介した外部からメモリ６の非公開領域６ｂへのデータ書
込は、以下のように、メモリコントローラ５によって制
限される。また、プログラマブル回路１を介したメモリ
６の非公開領域６ｂから外部へのデータ読出も、以下の
ように、メモリコントローラ５によって制限される。

【０１５７】プログラマブル回路１によりデータ書込又
は読出のアドレス指定が行われた場合、メモリコントロ
ーラ５は、以下のように動作する。

【０１５８】指定されたアドレスがメモリ６の公開領域
６ａのアドレスであるときは、メモリコントローラ５
は、当該アドレスのデータ書込又は読出を行う。このア
ドレス指定は、アドレス検知回路５３及び共有アドレス
バスを介して行われる。また、当該アドレスのデータ書
込又は読出は、共有データバスを介して行われる。

【０１５９】他方、指定されたアドレスがメモリ６の非
公開領域６ｂのアドレスであるときは、アドレス検知回
路５３が、当該アドレス指定によるアクセスを不正アク
セスとして検知する。そのとき、アドレス検知回路５３
は、システムリセット指令信号をプログラマブル回路１
に対し出力する。これにより、データ処理装置１６のシ
ステム全体の動作がリセットされ、初期化される。その
結果、プログラマブル回路１を介した外部からの不正ア
クセスは不可能となる。

【０１６０】本発明の第６の実施の形態に係るデータ処
理装置１６においては、不正アクセスの検知に応じて、
アドレス検知回路５３が、プログラマブル回路１に対し
システムリセット指令信号を出力することとした。しか
し、システムリセット指令信号に限らず、プログラマブ
ル回路１の動作停止を指令するプログラマブル回路動作
停止指令を出力してもよい。又は、不正なデータ書込若
しくは読出を防止するため、外部データポートＥＤＰを
遮断する外部データポート遮断指令をプログラマブル回
路１に対し出力してもよい。あるいは、メモリ６の電源
を遮断するメモリ電源遮断指令をメモリ６に対し出力し
てもよい。

【０１６１】以上のように、本発明の第６の実施の形態
に係るＵＭＡ構造データ処理装置は、復号化されて平文
データとなった著作物情報、課金情報等の機密情報専用
の保存領域として、プログラマブル回路によるアクセス
を制限した非公開領域をメモリの記憶領域の一部に設け
ている。そして、プログラマブル回路からメモリの非公
開領域へのアクセスが行われようとしたときには、当該
アクセスを不正アクセスとして検知してシステムリセッ
ト指令を出力するようにしている。その結果、共有メモ
リに保存されている平文データの著作物情報、課金情報
等の機密情報の漏洩又は不正書換をほぼ完全に防止する
ことができる。また、共有アドレスバス及び共有データ
バス並びにバスアービタを備えた構成としたので、デー
タセレクタ及びアドレスセレクタを不要とすることがで
きる。

【０１６２】

【発明の効果】本発明に係るデータ処置装置の基本的構
成によれば、外部から書き込んだプログラムにより動作
可能なプログラマブル回路と、上記プログラマブル回路
を含む複数の回路又は装置により共有され、かつ、非暗
号文データとなった情報の保存領域として上記プログラ
マブル回路によるアクセスを制限した保存領域が記憶領
域の一部に設けられたメモリとを備えている。そして、
上記プログラマブル回路が上記メモリの上記非公開領域
にアクセスしようとしたときは、当該アクセスを不正ア
クセスとみなして不正アクセス防止動作を行うこととし
ている。その結果、共有メモリに保存されている平文デ
ータの著作物情報、課金情報等の機密情報の漏洩又は不
正書換をほぼ完全に防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図２】本発明の第２の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図３】本発明の第３の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図４】本発明の第４の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図５】本発明の第５の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図６】本発明の第６の実施の形態に係るデータ処理装
置の構成を示すブロック図。

【図７】デスクランブラを備えた従来のデータ処理装置
の構成を示すブロック図。

【符号の説明】

１プログラマブル回路２デスクランブラ３ＡＶデコーダ４ＤＡコンバータ５メモリコントローラ６メモリ６ａ非公開領域６ｂ公開領域２０プログラム書込回路５０ダミーメモリ５１，５２，５３アドレス検知回路 Sel セレクタ

Claims

【特許請求の範囲】

【請求項１】外部から書き込んだプログラムにより動作
可能なプログラマブル回路と、前記プログラマブル回路を含む複数の回路又は装置によ
り共有され、かつ、非暗号文データとなった情報の保存
領域として前記プログラマブル回路によるアクセスを制
限した保存領域が記憶領域の一部に設けられたメモリ
と、を備えていることを特徴とするデータ処理装置。
【請求項２】前記プログラマブル回路が前記メモリの前
記保存領域にアクセスしようとしたときは、当該アクセ
スを不正アクセスとみなして不正アクセス防止動作を行
うことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】前記メモリは、前記メモリを共有する前記
複数の回路又は装置と同一の半導体基板上に搭載されて
いるものであることを特徴とする請求項１に記載のデー
タ処理装置。
【請求項４】外部から書き込まれるプログラムによって
動作可能であり、外部とのデータ入出力のための外部デ
ータポートを有するプログラマブル回路と、前記プログラマブル回路、及び、暗号文データを復号化
して平文データにする復号器を含む複数の回路又は装置
により共有され、かつ、前記プログラマブル回路による
アクセスが制限される非公開領域、及び、前記複数の回
路又は装置のいずれによるアクセスも可能な公開領域に
記憶領域が区分され、指定されたアドレスに平文データ
を蓄積して保存するメモリと、前記複数の回路又は装置と前記メモリとの間に介在し、
内蔵アドレス検知回路を介して前記プログラマブル回路
により指定された前記メモリのアドレスが前記非公開領
域のアドレスであるときは、前記アドレス検知回路が当
該アドレス指定によるアクセスを不正アクセスとして検
知して、不正アクセス防止動作を行うメモリコントロー
ラと、を備えていることを特徴とするデータ処理装置。
【請求項５】前記プログラマブル回路と前記メモリとの
間のデータ伝送経路に挿入接続されてダミーメモリが併
設されたダミーデータセレクタに対し、前記ダミーメモ
リを選択するダミーメモリ選択指令を前記アドレス検知
回路が出力する前記不正アクセス防止動作を行うことを
特徴とする請求項４に記載のデータ処理装置。
【請求項６】前記プログラマブル回路と前記メモリとの
間のデータ伝送経路に挿入接続されたダミーデータセレ
クタに対し、前記公開領域の一部に設けられたダミーデ
ータアドレスを選択するダミーデータアドレス選択指令
を前記アドレス検知回路が出力する前記不正アクセス防
止動作を行うことを特徴とする請求項４に記載のデータ
処理装置。
【請求項７】前記アドレス検知回路が前記プログラマブ
ル回路に対しアクセス拒否通知を出力する前記不正アク
セス防止動作を行うことを特徴とする請求項４に記載の
データ処理装置。
【請求項８】前記プログラマブル回路と前記メモリとの
間のデータ伝送経路は、前記アドレス検知回路に内蔵さ
れたスイッチを経由するものであり、前記アドレス検知
回路は、前記アクセス拒否通知を出力するときは、前記
スイッチを遮断することを特徴とする請求項７に記載の
データ処理装置。
【請求項９】前記アドレス検知回路が前記プログラマブ
ル回路に対しエラー通知を出力する前記不正アクセス防
止動作を行うことを特徴とする請求項４に記載のデータ
処理装置。
【請求項１０】前記プログラマブル回路と前記メモリと
の間のデータ伝送経路は、前記アドレス検知回路に内蔵
されたスイッチを経由するものであり、前記アドレス検
知回路は、前記エラー通知を出力するときは、前記スイ
ッチを遮断することを特徴とする請求項９に記載のデー
タ処理装置。
【請求項１１】システム全体の動作をリセットして初期
化するシステムリセット指令信号を、前記アドレス検知
回路が前記プログラマブル回路に対し出力する前記不正
アクセス防止動作を行うことを特徴とする請求項４に記
載のデータ処理装置。
【請求項１２】前記プログラマブル回路の動作を停止す
るプログラマブル回路動作停止指令信号を、前記アドレ
ス検知回路が前記プログラマブル回路に対し出力する前
記不正アクセス防止動作を行うことを特徴とする請求項
４に記載のデータ処理装置。
【請求項１３】前記メモリの電源を遮断するメモリ電源
遮断指令を、前記アドレス検知回路が前記メモリに対し
出力する前記不正アクセス防止動作を行うことを特徴と
する請求項４に記載のデータ処理装置。
【請求項１４】前記外部データポートを遮断する外部デ
ータポート遮断指令を、前記アドレス検知回路が前記プ
ログラマブル回路に対し出力する前記不正アクセス防止
動作を行うことを特徴とする請求項４に記載のデータ処
理装置。
【請求項１５】前記複数の回路又は装置と前記メモリと
の間にそれぞれ挿入接続され、前記複数の回路又は装置
と前記メモリとの間の各データ伝送経路及び各アドレス
指定経路のいずれかをそれぞれ選択するデータセレクタ
及びアドレスセレクタを備えていることを特徴とする請
求項４乃至１４のいずれかに記載のデータ処理装置。
【請求項１６】前記複数の回路又は装置と前記メモリと
の間のデータ伝送経路として共有される共有データバ
ス、及び、アドレス指定経路として共有される共有アド
レスバスについて、前記複数の回路又は装置から行われ
るバス使用要求に対し、許否通知を行うバスアービタを
備えていることを特徴とする請求項４乃至１４のいずれ
かに記載のデータ処理装置。
【請求項１７】前記メモリは、前記メモリを共有する前
記複数の回路又は装置及び前記メモリコントローラと同
一の半導体基板上に搭載されているものであることを特
徴とする請求項１又は４に記載のデータ処理装置。
【請求項１８】前記プログラマブル回路は、演算処理装
置であることを特徴とする請求項１又は４に記載のデー
タ処理装置。