JP2002176395A - アナログフィルタ - Google Patents

アナログフィルタ

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JP2002176395A
JP2002176395A JP2000372222A JP2000372222A JP2002176395A JP 2002176395 A JP2002176395 A JP 2002176395A JP 2000372222 A JP2000372222 A JP 2000372222A JP 2000372222 A JP2000372222 A JP 2000372222A JP 2002176395 A JP2002176395 A JP 2002176395A
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Yukio Koyanagi
裕喜生 小柳
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    • H03H11/02—Multiple-port networks
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/02—Frequency selective networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03H17/02—Frequency selective networks
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Abstract

(57)【要約】 【課題】 出力波形の歪みが少なく、構成が簡単なフィ
ルタを提供する。 【解決手段】 ΔΣ変調信号を保持する数段のＳ／Ｈ回
路、およびＳ／Ｈ回路の入出力信号を加算するアナログ
加算器を含む処理回路を複数組縦続接続し、各Ｓ／Ｈ回
路１１-1，１４-1，１７-1，２０-1の段数を後段にいく
に従って少なくした第１の演算部２-1と、これと同様に
構成した第２の演算部２-2とを縦続接続し、この構成を
用いてΔΣ変調信号に対して、出力波形の包絡線が有限
の標本点で０値に収束する有限台の２次曲線となるよう
にオーバーサンプリングと畳み込み演算とを行うことに
より、ＬＰＦの位相歪みや従来関数による打ち切り誤差
の発生を防止する。また、オーバーサンプリングと畳み
込み演算を実現するために考えられる普通の構成に比べ
て、Ｓ／Ｈ回路の段数と加算器の個数とを少なくするこ
とができるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアナログフィルタに
関し、例えば、ΔΣ変調信号を滑らかにするためのフィ
ルタに用いて好適なものである。
【０００２】
【従来の技術】ΔΣ変調は、アナログ信号をデジタル信
号に変換する際に、所定のサンプリング周波数のタイミ
ング毎に標本化した各サンプル点のデータに対して、直
前のデータに対する変化量を符号化することによってア
ナログ信号をコード化する方式である。すなわち、ΔΣ
変調では、アナログ信号の振幅成分を２値（１ビット）
のみで表現する。
【０００３】このΔΣ変調は、例えばオーディオ信号の
符号化などに用いられる。ΔΣ変調方式では、現在広範
に用いられているＣＤ（コンパクトディスク）が採用し
ているＰＣＭ方式と比べて、全体の構成を簡素化できる
とともに、量子化ノイズの分布を制御することによって
デジタル信号から元のアナログ信号への復元性を向上さ
せることができるというメリットを有する。
【０００４】すなわち、ＰＣＭ方式では、サンプリング
周波数のタイミング毎に量子化特性に応じた演算を行っ
てアナログ信号をデジタル信号に置き換え、全てのサン
プル点についてデータの絶対量を記録する。これに対し
て、ΔΣ変調方式では、直前のデータに対する変化量を
記録するだけで、ＰＣＭ方式のような情報量の間引きや
補間がないため、量子化によって得られる２値信号は極
めてアナログに近い特性を示している。
【０００５】したがって、ΔΣ変調方式に基づき符号化
されたデジタル信号を再生する場合には、ＰＣＭ方式と
異なりＤ／Ａ変換器を必要とせず、最終段に設けたロー
パスフィルタにより高周波成分のデジタル信号を除去す
るだけの単純なプロセスで元のアナログ信号を再現する
ことができる。実際、従来の音声再生装置では、ΔΣ変
調信号に対してローパスフィルタ処理を施すことによ
り、元のアナログ信号を再現するようにしていた。
【０００６】
【発明が解決しようとする課題】しかしながら、ローパ
スフィルタを用いた場合には、当該ローパスフィルタの
位相歪みによって出力波形に歪みが生じてしまうという
問題があった。また、現在ＣＤ等に用いられているオー
バーサンプリング技術を応用して、ｓｉｎｃ関数等を用
いた補間処理によって補間するという方法も考えられ
る。しかし、このｓｉｎｃ関数は±∞で０値に収束する
ため、演算で打ち切り誤差が生じ、やはり出力波形に歪
みが生じてしまう。また、構成もかなり複雑になってし
まうという問題があった。
【０００７】本発明は、このような問題を解決するため
に成されたものであり、ΔΣ変調出力に対する最適なア
ナログフィルタを提供することを目的とする。具体的に
は、出力波形の歪みが少なく、かつ、構成が簡単なアナ
ログフィルタを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のアナログフィル
タは、ΔΣ変調された個々の離散データに対してオーバ
ーサンプリングおよび移動平均演算または畳み込み演算
を行うことにより、出力波形の包絡線が上記ΔΣ変調さ
れた個々の離散データのサンプル値を通る２次曲線とな
るように補間を実行するアナログフィルタであって、信
号を保持する数段のサンプルホールド回路と、上記数段
のサンプルホールド回路への入力信号と出力信号とを加
算する加算器とを含む回路を１組の処理回路として、複
数組の処理回路を縦続接続し、上記複数組の処理回路が
備える上記数段のサンプルホールド回路の段数をそれぞ
れ異ならせたことを特徴とする。
【０００９】本発明の他の態様では、上記複数組の処理
回路が備える上記数段のサンプルホールド回路の段数
は、上記縦続接続の後段にいくに従って少なくなるよう
に構成したことを特徴とする。
【００１０】本発明のその他の態様では、ΔΣ変調され
た個々の離散データに対して移動平均演算または畳み込
み演算を行うことにより、出力波形の包絡線が対称台形
波となるように補間を実行する第１の演算処理部と、上
記第１の演算処理部で求められた上記対称台形波の個々
の離散データに対して移動平均演算または畳み込み演算
を行うことにより、出力波形の包絡線が上記ΔΣ変調さ
れた個々の離散データのサンプル値を通る２次曲線波と
なるように補間を実行する第２の演算処理部とを備え、
上記第１の演算処理部および上記第２の演算処理部はそ
れぞれ、信号を保持する数段のサンプルホールド回路
と、上記数段のサンプルホールド回路への入力信号と出
力信号とを加算する加算器とを含む回路を１組の処理回
路として、複数組の処理回路を縦続接続し、上記複数組
の処理回路が備える上記数段のサンプルホールド回路の
段数をそれぞれ異ならせて構成したことを特徴とする。
【００１１】本発明のその他の態様では、ΔΣ変調され
た個々の離散データに対して移動平均演算または畳み込
み演算を行うことにより、出力波形の包絡線が対称台形
波となるように補間を実行する第１の演算処理部と、上
記第１の演算処理部で求められた上記対称台形波の個々
の離散データに対して移動平均演算または畳み込み演算
を行うことにより、出力波形の包絡線が上記ΔΣ変調さ
れた個々の離散データのサンプル値を通る２次曲線波と
なるように補間を実行する第２の演算処理部とを備え、
上記第１の演算処理部および上記第２の演算処理部はそ
れぞれ、信号を保持する数段のサンプルホールド回路
と、上記数段のサンプルホールド回路への入力信号と出
力信号とを加算する加算器と、上記加算器の出力信号を
１／２倍する１／２除算器とを１組の処理回路として、
複数組の処理回路を縦続接続し、上記複数組の処理回路
が備える上記数段のサンプルホールド回路の段数をそれ
ぞれ異ならせたことを特徴とする。
【００１２】本発明のその他の態様では、上記第１の演
算処理部および上記第２の演算処理部のそれぞれにおい
て、上記複数組の処理回路が備える上記数段のサンプル
ホールド回路の段数は、上記縦続接続の後段にいくに従
って少なくなるように構成したことを特徴とする。
【００１３】本発明のその他の態様では、上記ΔΣ変調
された個々の離散データを、有限の標本点で０に収束す
る有限台の標本化関数の基準となるデジタルの基本波形
に応じて加工する前処理部を備え、上記前処理部の出力
信号に対して上記移動平均演算または畳み込み演算を行
うことを特徴とする。
【００１４】本発明のその他の態様では、信号を保持す
る２i段のサンプルホールド回路と、上記２i段のサンプ
ルホールド回路への入力信号と出力信号とを加算する加
算器とを含む回路を１組の処理回路として、ｊ組の処理
回路を縦続接続し、上記ｊ組の処理回路が備える上記２
i段のサンプルホールド回路の段数をそれぞれｉ＝ｊ−
１，ｊ−２，…，１，０とした第１の演算処理部と、上
記第１の演算処理部と同様に構成した第２の演算処理部
とを備え、上記第１の演算処理部および上記第２の演算
処理部を縦続接続して構成したことを特徴とする。
【００１５】本発明のその他の態様では、信号を保持す
る２i段のサンプルホールド回路と、上記２i段のサンプ
ルホールド回路への入力信号と出力信号とを加算する加
算器と、上記加算器の出力信号を１／２倍する１／２除
算器とを１組の処理回路として、ｊ組の処理回路を縦続
接続し、上記ｊ組の処理回路が備える上記２i段のサン
プルホールド回路の段数をそれぞれｉ＝ｊ−１，ｊ−
２，…，１，０とした第１の演算処理部と、上記第１の
演算処理部と同様に構成した第２の演算処理部とを備
え、上記第１の演算処理部および上記第２の演算処理部
を縦続接続して構成したことを特徴とする。
【００１６】本発明のその他の態様では、上記第２の演
算処理部の出力信号を保持する１段のサンプルホールド
回路と、上記１段のサンプルホールド回路への入力信号
と出力信号とを加算する加算器と、上記加算器の出力信
号を１／２倍する１／２除算器とを更に備えたことを特
徴とする。
【００１７】本発明のその他の態様では、上記ΔΣ変調
された個々の離散データを、有限の標本点で０に収束す
る有限台の標本化関数の基準となるデジタルの基本波形
に応じて加工する前処理部と、信号を保持する２i段の
サンプルホールド回路と、上記２i段のサンプルホール
ド回路への入力信号と出力信号とを加算する加算器とを
含む回路を１組の処理回路として、ｊ組の処理回路を縦
続接続し、上記ｊ組の処理回路が備える上記２i段のサ
ンプルホールド回路の段数をそれぞれｉ＝ｊ−１，ｊ−
２，…，１，０とした第１の演算処理部と、上記第１の
演算処理部と同様に構成した第２の演算処理部とを備
え、上記前処理部、上記第１の演算処理部および上記第
２の演算処理部を縦続接続して構成したことを特徴とす
る。
【００１８】本発明は上記技術手段より成るので、ΔΣ
変調信号に対してオーバーサンプリングと移動平均演算
または畳み込み演算とが行われることにより、有限の標
本点で０値に収束する有限台の標本化関数をフィルタ出
力の包絡線として補間することが可能となり、ローパス
フィルタの位相歪みやｓｉｎｃ関数等による打ち切り誤
差の発生が防止される。
【００１９】しかも、本発明では、移動平均演算または
畳み込み演算を行う回路として、数段のサンプルホール
ド回路と、このサンプルホールド回路の入出力信号を加
算する加算器とを含む処理回路を複数組縦続接続し、各
サンプルホールド回路の段数をそれぞれ異ならせるよう
にしたので、移動平均演算または畳み込み演算を実現す
るために考えられる普通の構成に比べてサンプルホール
ド回路の段数と加算器の個数とを格段に少なくすること
が可能となる。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
【００２１】（第１の実施形態）第１の実施形態による
アナログフィルタは、ΔΣ変調された２値信号（１ビッ
ト信号）に対して、所定倍オーバーサンプリングと移動
平均演算または畳み込み演算（以下、コンボリューショ
ン演算と称する）とを行うことにより、より滑らかで歪
みの少ない波形を有するアナログ信号を得るものであ
る。
【００２２】図１は、本実施形態によるアナログフィル
タの一構成例を示すブロック図である。図２および図３
は、本実施形態によるアナログフィルタの動作原理を説
明するための図である。まず、図２および図３を用いて
動作原理から説明する。
【００２３】図２および図３は、サンプリング周波数ｆ
によって決まる単位時間をＴ（＝１／ｆ）として、時間
幅２ｎＴ（図２ではｎ＝１６としている）、振幅１の単
一矩形波をフィルタ処理によってアナログ信号に変換す
る過程を示している。
【００２４】図２（ａ）は、２ｎ倍オーバーサンプリン
グと１回目のコンボリューション演算の処理例を示す。
図２（ａ）中の一番上の行に示される一連の数値列は、
時間幅２ｎＴ、振幅１の単一矩形波を示す。この矩形波
を時間Ｔずつシフトしてｎ回加算すると、図３（ａ）の
ように上辺が（ｎ＋１）Ｔ、下辺が（３ｎ−１）Ｔ、高
さがｎの対称台形波となる。
【００２５】すなわち、図２（ａ）の一番上から下に向
かって１６行分の数値列は、一番上の行に示される数値
列を１つずつ右方向にシフトしていったものである。図
２の行方向は時間軸を示しており、数値列を右方向にシ
フトするということは、一番上の行に示される数値列を
時間Ｔずつ徐々に遅延させていくことに対応する。ま
た、上から１７行目の数値列は、１〜１６行目の各数値
列を対応する列どうしで加算した値である。この１７行
目の数値列は、図３（ａ）の対称台形波を示している。
【００２６】図２（ｂ）は、２回目のコンボリューショ
ン演算の処理例を示す。図２（ｂ）中の一番上の行に示
される一連の数値列は、図２（ａ）に示した１回目のコ
ンボリューション演算の結果得られた対称台形波を示
す。この対称台形波を更に時間Ｔずつシフトしてｎ回加
算すると、図３（ｂ）のように幅が（４ｎ＋１）Ｔ、振
幅がｎ2の連続した２次曲線となる。
【００２７】図２（ｃ）は、３回目のコンボリューショ
ン演算の処理例を示す。図２（ｃ）中の一番上の行に示
される一連の数値列は、図２（ｂ）に示した２回目のコ
ンボリューション演算の結果得られた２次曲線を示す。
この２次曲線を更に時間Ｔだけシフトして１回加算する
と、図３（ｃ）のように幅が（４ｎ＋１）Ｔ、振幅が２
ｎ2の連続した２次曲線となる。
【００２８】この図３（ｃ）に示す関数は、全域におい
て１回微分可能であって、横軸に沿った標本位置ｔが１
から６５の間にあるときに０以外の有限な値を有し、そ
れ以外の領域では値が全て０となる有限台の関数であ
る。また、図３（ｃ）の関数は、ｔ＝３３の標本点のみ
で極大値をとるという特徴を有する。
【００２９】この図３（ｃ）に示す２次曲線の振幅を２
ｎ2で割ったものが、フィルタ出力の包絡線となる。こ
のように動作するアナログフィルタにΔΣ変調信号の離
散データを入力した場合、一連の離散的な入力値に比例
した振幅を有する２次曲線波が時間２ｎＴずつずれて合
成されるので、そのフィルタ出力はそれぞれの入力値を
通る滑らかな２次補間曲線となる。
【００３０】従来用いられていたｓｉｎｃ関数は、ｔ＝
±∞の標本点で０に収束する関数であるため、ある補間
位置における補間値を正確に求めようとすると、ｔ＝±
∞までの各離散データに比例したｓｉｎｃ関数波を求め
て合成する必要があった。これに対して、本実施形態で
フィルタ出力の包絡線として用いる図３（ｃ）の関数
は、ｔ＝１，６５の標本点で０に収束するため、ｔ＝１
〜６５の範囲内での離散データだけを考慮に入れれば良
い。
【００３１】したがって、ある１つの補間値を求める場
合には、限られた数の離散データの値のみを考慮すれば
良いことになり、処理量を大幅に削減することができ
る。しかも、ｔ＝１〜６５の範囲外の各離散データにつ
いては、本来考慮すべきであるが処理量や精度等を考慮
して無視しているという訳ではなく、理論的に考慮する
必要がないため、打ち切り誤差は発生しない。
【００３２】図４は、単一の矩形波をΔΣ変調し、更に
ΔΣ変調信号に対して上述のアナログフィルタ処理を施
した場合の各波形を示す図である。図４において、グラ
フＡはあるアナログ信号を０次ホールドして生成した矩
形波を示す。この矩形波をΔΣ変調すると、グラフＢの
ような波形となる。さらに、このグラフＢの波形に対し
て上述のアナログフィルタ処理を施すと、グラフＣのよ
うな滑らかなアナログ波形となる。この波形は、元のア
ナログ信号の波形とほぼ一致している。
【００３３】次に、上記の動作原理を実現するアナログ
フィルタの構成例を説明する。図１において、アナログ
積分器１０は、ΔΣ変調された２値信号（１ビット信
号）を入力してアナログ積分する処理を行う。すなわ
ち、上述したように、ΔΣ変調信号は直前のデータに対
する変化量を符号化することによってコード化したもの
であるから、積分を行うことにより、各サンプル点にお
ける変化量のデータを絶対量のデータに変換する。この
アナログ積分器１０は、基準のサンプリング周波数ｆを
２ｎ倍した周波数Ｆsのクロックに従って動作すること
により、２ｎ倍のオーバーサンプリングを実行する。
【００３４】本実施形態のアナログフィルタ１は、アナ
ログ積分器１０の出力信号に対して上述のコンボリュー
ション演算を実行する。図１に示すように、本実施形態
のアナログフィルタ１は、１６段のコンボリューション
演算（図２（ａ）に示した１回目のコンボリューション
演算）を実行する第１のコンボリューション演算部２ -1
と、１６段のコンボリューション演算（図２（ｂ）に示
した２回目のコンボリューション演算）を実行する第２
のコンボリューション演算部２-2と、２段のコンボリュ
ーション演算（図２（ｃ）に示した３回目のコンボリュ
ーション演算）を実行する第３のコンボリューション演
算部２-3とを備えている。
【００３５】第１のコンボリューション演算部２-1は、
以下の構成１１-1〜２２-1を備えている。第１のコンボ
リューション演算部２-1の最入力側に設けられている８
段のサンプルホールド（Ｓ／Ｈ）回路１１-1は、アナロ
グ積分器１０の出力信号を周波数Ｆsのクロックに従っ
て順次保持する。すなわち、８段Ｓ／Ｈ回路１１-1に入
力された信号は、時間Ｔ1＝８／Ｆs分だけ遅延されて出
力される。アナログ加算器１２-1は、８段Ｓ／Ｈ回路１
１-1の入力信号と出力信号とを加算する。１／２除算器
１３-1は、当該アナログ加算器１２-1の出力信号を１／
２倍する。これらの８段Ｓ／Ｈ回路１１-1、アナログ加
算器１２-1および１／２除算器１３-1によって１組の処
理回路が構成される。
【００３６】４段Ｓ／Ｈ回路１４-1は、１／２除算器１
３-1の出力信号を周波数Ｆsのクロックに従って順次保
持する。すなわち、４段Ｓ／Ｈ回路１４-1に入力された
信号は、時間Ｔ2＝４／Ｆs分だけ遅延されて出力され
る。アナログ加算器１５-1は、４段Ｓ／Ｈ回路１４-1の
入力信号と出力信号とを加算する。１／２除算器１６-1
は、当該アナログ加算器１５-1の出力信号を１／２倍す
る。
【００３７】２段Ｓ／Ｈ回路１７-1は、１／２除算器１
６-1の出力信号を周波数Ｆsのクロックに従って順次保
持する。すなわち、２段Ｓ／Ｈ回路１７-1に入力された
信号は、時間Ｔ3＝２／Ｆs分だけ遅延されて出力され
る。アナログ加算器１８-1は、２段Ｓ／Ｈ回路１７-1の
入力信号と出力信号とを加算する。１／２除算器１９-1
は、当該アナログ加算器１８-1の出力信号を１／２倍す
る。
【００３８】１段Ｓ／Ｈ回路２０-1は、１／２除算器１
９-1の出力信号を周波数Ｆsのクロックに従って保持す
る。すなわち、１段Ｓ／Ｈ回路２０-1に入力された信号
は、時間Ｔ4＝１／Ｆs分だけ遅延されて出力される。ア
ナログ加算器２１-1は、１段Ｓ／Ｈ回路２０-1の入力信
号と出力信号とを加算する。１／２除算器２２-1は、当
該アナログ加算器２１-1の出力信号を１／２倍する。
【００３９】第２のコンボリューション演算部２-2は、
上述した第１のコンボリューション演算部２-1と同様の
構成１１-2〜２２-2を備えている。すなわち、同じ符号
に異なる添数字を付したものは、それぞれ対応する構成
であることを示している。第２のコンボリューション演
算部２-2は、第１のコンボリューション演算部２-1の出
力信号に対して当該第１のコンボリューション演算部２
-1と同様の処理を実行する。
【００４０】第３のコンボリューション演算部２-3は、
上述した第１のコンボリューション演算部２-1が備える
構成１１-1〜２２-1のうち最終段と同様の構成、すなわ
ち、１段Ｓ／Ｈ回路２０-3、アナログ加算器２１-3およ
び１／２除算器２２-3を備えている。ここでも、同じ符
号に異なる添数字を付したものは、それぞれ対応する構
成であることを示している。第３のコンボリューション
演算部２-3は、第２のコンボリューション演算部２-2の
出力信号に対して上記第１のコンボリューション演算部
２-1の最終段と同様の処理を実行する。
【００４１】このように、例えば第１のコンボリューシ
ョン演算部２-1では、４つのアナログ加算器と段数が異
なる４つのＳ／Ｈ回路とを縦続的に配置して、前段の加
算出力をＳ／Ｈするとともに、そのＳ／Ｈ回路の入出力
信号を２入力として更に後段で加算するという処理を繰
り返す。これにより、入力波を時間Ｔずつシフトして２
4＝１６回加算したのと同様の演算をすることができ
る。
【００４２】第２のコンボリューション演算部２-2でも
同様に、入力波を時間Ｔずつシフトして２4＝１６回加
算したのと同様の演算をすることができる。また、第３
のコンボリューション演算部２-3では、入力波を時間Ｔ
だけシフトして１つのアナログ加算器によって１回加算
する演算をすることができる。
【００４３】したがって、このように動作するアナログ
フィルタ１にΔΣ変調信号の積分値を通すことにより、
一連のΔΣ変調波をコンボリューション演算して合成し
た数値列が順次得られる。この数値列により決まるアナ
ログ波形は、複数の１／２除算器によって振幅が１／２
ｎ2倍されて元の振幅と同じとなっている。
【００４４】図５は、あるアナログ信号を０次ホールド
したデジタル信号に対してΔΣ変調処理およびアナログ
フィルタ処理を行った結果得られる波形を示す図であ
る。図５において、グラフＡは０次ホールドしたデジタ
ル信号の波形、グラフＢはΔΣ変調信号の波形、グラフ
Ｃはアナログフィルタ処理後のアナログ信号の波形を示
している。グラフＣに示すアナログ波形は、元のアナロ
グ信号の波形とほぼ一致した滑らかな波形となってい
る。
【００４５】以上のように、本実施形態のアナログフィ
ルタ１では、図２にて原理を説明したオーバーサンプリ
ングとコンボリューション演算とをΔΣ変調信号に対し
て実行し、有限の標本点で０値に収束する図３（ｃ）の
ような波形をフィルタ出力の包絡線として補間すること
により、ローパスフィルタの位相歪みやｓｉｎｃ関数等
による打ち切り誤差が生じることもなく、出力波形に歪
みのないより滑らかなアナログ信号を再生することがで
きる。
【００４６】また、本実施形態のアナログフィルタ１で
は、多段のコンボリューション演算を行うための回路
を、８段、４段、２段、１段と後ろにいくに従って徐々
に段数が少なくなるＳ／Ｈ回路と、それぞれのＳ／Ｈ回
路の入出力信号を加算するアナログ加算器と、各アナロ
グ加算器の出力信号を１／２倍する１／２除算器とによ
り構成している。
【００４７】図２に示したコンボリューション演算を実
現するために考えられる普通の構成では、例えば１回目
のコンボリューション演算だけで５１２（＝１６×３
２）段のＳ／Ｈ回路と１５個のアナログ加算器とが必要
になるが、図１に示す第１のコンボリューション演算部
２-1では１５（＝８＋４＋２＋１）段のＳ／Ｈ回路と４
個のアナログ加算器で済む。また、第２のコンボリュー
ション演算部２-2も１５段のＳ／Ｈ回路と４個のアナロ
グ加算器で済み、第３のコンボリューション演算部２-2
では１段のＳ／Ｈ回路と１個のアナログ加算器だけで済
む。これにより、通常に構成した場合に比べてＳ／Ｈ回
路の段数とアナログ加算器の個数とを格段に少なくする
ことができ、構成を極めて簡単にすることができる。
【００４８】参考までに、６４倍のオーバーサンプリン
グと３２段のコンボリューション演算を行った場合に得
られる波形を図６に示す。図６において、グラフＡは０
次ホールドしたデジタル信号の波形、グラフＢはΔΣ変
調信号の波形であり、共に図５に示したものと同じであ
る。グラフＣ’はアナログフィルタ処理後のアナログ信
号の波形を示している。この図６のグラフＣ’に示すア
ナログ波形は、図５のグラフＣに示すアナログ波形と比
べて、より高周波成分がとれて単純化されている。フィ
ルタの使い方にもよるが、元のアナログ信号の再現性を
重視する場合には、図５の波形の方が好ましい。
【００４９】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。第２の実施形態によるアナ
ログフィルタは、ΔΣ変調された２値信号（１ビット信
号）に対して、以下に述べる所定の標本化関数に対応し
たデジタルの基本波形で重み付けをし、その出力信号に
対して第１の実施形態で説明したコンボリューション演
算を行うことにより、より滑らかな波形を有するアナロ
グ信号を得るものである。
【００５０】図７は本実施形態によるアナログフィルタ
の一構成例を示すブロック図、図８は動作タイミングを
示すタイミングチャートである。また、図９はデジタル
の基本波形を示す図、図１０はこのデジタル基本波形を
アナログフィルタ処理した結果得られる波形を示す図で
ある。まず、図９および図１０を用いて動作原理から説
明する。
【００５１】図９に示すデジタル基本波形は、本実施形
態のアナログフィルタ処理を行う際に使用する標本化関
数の基本となるものである。このデジタル基本波形は、
基準のサンプリング周波数ｆを所定倍した周波数Ｆsの
クロックごとにデータ値を−１，１，８，８，１，−１
と変化させて作成したものである。演算過程の図示は省
略するが、このようなデジタル基本波形に対して図２で
説明したのと同様のオーバーサンプリングとコンボリュ
ーション演算とを行うと、その出力波形は図１０のよう
になる。
【００５２】この図１０に示す関数は、図３（ｃ）に示
した関数と同様に、全域において１回微分可能であっ
て、横軸に沿った標本位置ｔが１から６５の間にあると
きに０以外の有限な値を有し、それ以外の領域では値が
全て０となる有限台の関数である。また、図１０の関数
は、ｔ＝３３の標本点のみで極大値をとり、ｔ＝１，１
７，４９，６５の４つの標本点において０になるという
特徴を有する関数であり、滑らかなアナログ波形の信号
を得るために必要なサンプル点は全て通る。
【００５３】このように、図１０に示す関数は、標本化
関数であって、全域において１回微分可能であり、しか
も標本位置ｔ＝１，６５において０に収束する有限台の
関数である。したがって、この図１０の標本化関数をフ
ィルタ出力の包絡線として用い、ΔΣ変調信号の各離散
データに基づく重ね合わせを行うことにより、離散デー
タ間の値を１回微分可能な関数を用いて補間することが
できる。しかも、打ち切り誤差が発生することがないの
で、出力波形の歪みを防ぐこともできる。
【００５４】次に、上記の動作原理を実現するアナログ
フィルタの構成例を説明する。図７において、信号変換
部３０は、ΔΣ変調された２値信号（１ビット信号）を
２ビットの差動デジタル信号に変換する処理を行う。こ
の信号変換部３０は、基準のサンプリング周波数ｆを所
定倍した周波数Ｆsのクロックに従って動作する。信号
変換部３０の出力段には、３つのフリップフロップ３１
-1，３１-2，３１-3が設けられている。各フリップフロ
ップ３１-1，３１-2，３１-3は、２ビットの差動デジタ
ル信号を周波数Ｆsのクロックに従って順次保持するフ
リップフロップを３２段ずつ備えており、入力された信
号が時間Ｔ0＝３２／Ｆsだけ遅延されて出力される。
【００５５】上記信号変換部３０および各フリップフロ
ップ３１-1，３１-2，３１-3の出力タップには、４つの
リードライトメモリ３２-1，３２-2，３２-3，３２-4が
接続されている。すなわち、信号変換部３０の出力タッ
プには第１のリードライトメモリ３２-1が接続され、第
１のフリップフロップ３１-1の出力タップには第２のリ
ードライトメモリ３２-2が接続され、第２のフリップフ
ロップ３１-2の出力タップには第３のリードライトメモ
リ３２-3が接続され、第３のフリップフロップ３１-3の
出力タップには第４のリードライトメモリ３２-4が接続
されている。
【００５６】各リードライトメモリ３２-1，３２-2，３
２-3，３２-4は、２ビットの差動デジタル信号を３２ス
テップ分記憶する領域を有しており、入力される差動デ
ジタル信号を周波数Ｆsのクロックに従って書き込み、
２倍周波数２Ｆsのクロックに従って読み出すように構
成されている。
【００５７】これらのリードライトメモリ３２-1，３２
-2，３２-3，３２-4の出力段には、２つの極性切替／デ
ータ・セレクタ３３-1，３３-2が設けられている。すな
わち、第１および第２のリードライトメモリ３２-1，３
２-2の出力段に第１の極性切替／データ・セレクタ３３
-1が接続され、第３および第４のリードライトメモリ３
２-3，３２-4の出力段に第２の極性切替／データ・セレ
クタ３３-2が接続されている。
【００５８】各極性切替／データ・セレクタ３３-1，３
３-2は、それぞれ２つのリードライトメモリから入力さ
れる差動デジタル信号の正負の極性を所定のタイミング
で切り替えるとともに、何れかの信号を選択して出力す
る処理を行う。各極性切替／データ・セレクタ３３-1，
３３-2より出力された信号はそれぞれ、積分効果を伴っ
たＡ／Ｄ変換処理を行う第１および第３の積分型デジタ
ル／アナログ変換器３４-1，３４-3に入力される。
【００５９】第１および第３の積分型デジタル／アナロ
グ変換器３４-1，３４-3は、上記第１および第２の極性
切替／データ・セレクタ３３-1，３３-2から出力された
差動デジタル信号をアナログ信号に変換する処理を行
う。また、第２の積分型デジタル／アナログ変換器３４
-2は、上記第１のフリップフロップ３１-1から出力され
た差動デジタル信号をアナログ信号に変換する処理を行
う。
【００６０】図８は、入力されたΔΣ変調信号を処理し
て３つの積分型デジタル／アナログ変換器３４-1，３４
-2，３４-3に差動デジタル信号を入力するまでの動作タ
イミングを示すタイミングチャートである。図８（ａ）
は、入力データの例を示す図である。ここでは、ａ〜ｇ
のデータ列が順に入力された場合を想定している（ａ〜
ｇは振幅の大きさを表す）。
【００６１】図８（ｂ）は、メインデータおよびサブ１
〜サブ４データの書き込みおよび読み出しタイミングを
示す図である。ここで、メインデータは、第１のフリッ
プフロップ３１-1から第２の積分型デジタル／アナログ
変換器３４-2に出力されるデータを言い、サブ１〜サブ
４のデータは、各リードライトメモリ３２-1，３２-2，
３２-3，３２-4に入出力されるデータを言うものとす
る。
【００６２】図８（ｂ）および図８（ｃ）に示すよう
に、データａは、時刻ｔ１にて周波数Ｆsのクロックに
従って第１のリードライトメモリ３２-1に書き込まれ、
次の時刻ｔ２にて２倍周波数２Ｆsのクロックに従って
第１のリードライトメモリ３２- 1から２回読み出され、
サブ１データとして第１の極性切替／データ・セレクタ
３３-1に入力される。
【００６３】次の時刻ｔ３では、信号ＩＮＨが第１のリ
ードライトメモリ３２-1に入力されてデータの入出力が
一時休止となる。また、この時刻ｔ３では、第１のフリ
ップフロップ３１-1から遅延を受けたデータａが読み出
され、メインデータとして第２の積分型デジタル／アナ
ログ変換器３４-2に入力される。そして、次の時刻ｔ４
にて再び２倍周波数２Ｆsのクロックに従って第１のリ
ードライトメモリ３２- 1からデータａが２回読み出さ
れ、サブ１データとして第１の極性切替／データ・セレ
クタ３３-1に入力される。
【００６４】これにより、第１の極性切替／データ・セ
レクタ３３-1には、時刻ｔ２からｔ４にかけて２倍周波
数２Ｆsのクロックに従ってデータａが４回入力され
る。このとき第１の極性切替／データ・セレクタ３３-1
は、２回目および３回目に入力されたデータａに対して
極性を反転させる処理を行い、その結果を第１の積分型
デジタル／アナログ変換器３４-1に出力する。これによ
り、第１の積分型デジタル／アナログ変換器３４-1に
は、−ａ，ａ，ａ，−ａのような順序でデータａが入力
される。
【００６５】また、図８（ｂ）および図８（ｄ）に示す
ように、データｂは、時刻ｔ２にて周波数Ｆsのクロッ
クに従って第２のリードライトメモリ３２-2に書き込ま
れ、次の時刻ｔ３にて２倍周波数２Ｆsのクロックに従
って第２のリードライトメモリ３２-2から２回読み出さ
れ、サブ２データとして第１の極性切替／データ・セレ
クタ３３-1に入力される。
【００６６】次の時刻ｔ４では、信号ＩＮＨが第２のリ
ードライトメモリ３２-2に入力されてデータの入出力が
一時休止となる。また、この時刻ｔ４では、第１のフリ
ップフロップ３１-1から遅延を受けたデータｂが読み出
され、メインデータとして第２の積分型デジタル／アナ
ログ変換器３４-2に入力される。そして、次の時刻ｔ５
にて再び２倍周波数２Ｆsのクロックに従って第２のリ
ードライトメモリ３２- 2からデータｂが２回読み出さ
れ、サブ２データとして第１の極性切替／データ・セレ
クタ３３-1に入力される。
【００６７】これにより、第１の極性切替／データ・セ
レクタ３３-1には、時刻ｔ３からｔ５にかけて２倍周波
数２Ｆsのクロックに従ってデータｂが４回入力され
る。このとき第１の極性切替／データ・セレクタ３３-1
は、２回目および３回目に入力されたデータｂに対して
極性を反転させる処理を行い、その結果を第１の積分型
デジタル／アナログ変換器３４-1に出力する。これによ
り、第１の積分型デジタル／アナログ変換器３４-1に
は、−ｂ，ｂ，ｂ，−ｂのような順序でデータｂが入力
される。
【００６８】また、図８（ｂ）および図８（ｅ）に示す
ように、データｃは、時刻ｔ３にて周波数Ｆsのクロッ
クに従って第３のリードライトメモリ３２-3に書き込ま
れ、次の時刻ｔ４にて２倍周波数２Ｆsのクロックに従
って第３のリードライトメモリ３２-3から２回読み出さ
れ、サブ３データとして第２の極性切替／データ・セレ
クタ３３-2に入力される。
【００６９】次の時刻ｔ５では、信号ＩＮＨが第３のリ
ードライトメモリ３２-3に入力されてデータの入出力が
一時休止となる。また、この時刻ｔ５では、第１のフリ
ップフロップ３１-1から遅延を受けたデータｃが読み出
され、メインデータとして第２の積分型デジタル／アナ
ログ変換器３４-2に入力される。そして、次の時刻ｔ６
にて再び２倍周波数２Ｆsのクロックに従って第３のリ
ードライトメモリ３２- 3からデータｃが２回読み出さ
れ、サブ３データとして第２の極性切替／データ・セレ
クタ３３-2に入力される。
【００７０】これにより、第２の極性切替／データ・セ
レクタ３３-2には、時刻ｔ４からｔ６にかけて２倍周波
数２Ｆsのクロックに従ってデータｃが４回入力され
る。このとき第２の極性切替／データ・セレクタ３３-2
は、２回目および３回目に入力されたデータｃに対して
極性を反転させる処理を行い、その結果を第３の積分型
デジタル／アナログ変換器３４-3に出力する。これによ
り、第３の積分型デジタル／アナログ変換器３４-3に
は、−ｃ，ｃ，ｃ，−ｃのような順序でデータｃが入力
される。
【００７１】また、図８（ｂ）および図８（ｆ）に示す
ように、データｄは、時刻ｔ４にて周波数Ｆsのクロッ
クに従って第４のリードライトメモリ３２-4に書き込ま
れ、次の時刻ｔ５にて２倍周波数２Ｆsのクロックに従
って第４のリードライトメモリ３２-4から２回読み出さ
れ、サブ４データとして第２の極性切替／データ・セレ
クタ３３-2に入力される。
【００７２】次の時刻ｔ６では、信号ＩＮＨが第４のリ
ードライトメモリ３２-4に入力されてデータの入出力が
一時休止となる。また、この時刻ｔ６では、第１のフリ
ップフロップ３１-1から遅延を受けたデータｄが読み出
され、メインデータとして第２の積分型デジタル／アナ
ログ変換器３４-2に入力される。そして、次の時刻ｔ７
にて再び２倍周波数２Ｆsのクロックに従って第４のリ
ードライトメモリ３２- 4からデータｄが２回読み出さ
れ、サブ４データとして第２の極性切替／データ・セレ
クタ３３-2に入力される。
【００７３】これにより、第２の極性切替／データ・セ
レクタ３３-2には、時刻ｔ５からｔ７にかけて２倍周波
数２Ｆsのクロックに従ってデータｄが４回入力され
る。このとき第２の極性切替／データ・セレクタ３３-2
は、２回目および３回目に入力されたデータｄに対して
極性を反転させる処理を行い、その結果を第３の積分型
デジタル／アナログ変換器３４-3に出力する。これによ
り、第３の積分型デジタル／アナログ変換器３４-3に
は、−ｄ，ｄ，ｄ，−ｄのような順序でデータｄが入力
される。
【００７４】以降、データｅ，ｆ，ｇ，……についても
同様に、メインデータおよびサブ１データ〜サブ４デー
タの読み書きが順次行われる。また、極性切替の処理も
同様に行われる。
【００７５】以上の処理により、例えば時刻ｔ４のタイ
ミングでは、第１の積分型デジタル／アナログ変換器３
４-1に２Ｆs周期のデータ列ａ，−ａが入力され、第２
の積分型デジタル／アナログ変換器３４-2にＦs周期の
データｂが入力され、第３の積分型デジタル／アナログ
変換器３４-3に２Ｆs周期のデータ列−ｃ，ｃが入力さ
れる。
【００７６】重み付けアナログ加算器３５は、各積分型
デジタル／アナログ変換器３４-1，３４-2，３４-3から
出力されたアナログ信号を重み付けをしながら加算す
る。ここでは、第１の積分型デジタル／アナログ変換器
３４-1、第２の積分型デジタル／アナログ変換器３
４-2、第３の積分型デジタル／アナログ変換器３４-3か
らの出力信号に対して１：８：１となるように重み付け
をする。
【００７７】これにより、ΔΣ変調された２値信号の値
に応じた振幅を有するアナログの基本波形が得られる。
例えば、上述の時刻ｔ４のタイミングでは、各積分型デ
ジタル／アナログ変換器３４-1，３４-2，３４-3に入力
されるデータ値ａ，ｂ，ｃに応じた振幅を有する基本デ
ジタル波形（−ａ，ａ，８ｂ，８ｂ，ｃ，−ｃ）に対応
するアナログ波形が得られる。
【００７８】この重み付けアナログ加算器３５の後段に
は、アナログフィルタ１が接続されている。アナログフ
ィルタ１は、図１に示したものと同様に構成されてい
る。そして、重み付けアナログ加算器３５から出力され
る基本波形に対して、第１の実施形態で説明したコンボ
リューション演算を実行する。
【００７９】上述のように、本実施形態のアナログフィ
ルタ１は、有限の標本点で０値に収束する図３（ｃ）の
ような波形をフィルタ出力の包絡線として補間するもの
であるから、ローパスフィルタの位相歪みやｓｉｎｃ関
数等による打ち切り誤差が生じることもなく、出力波形
に歪みのないより滑らかなアナログ信号を再生すること
ができる。
【００８０】しかも、本実施形態では、ΔΣ変調信号を
アナログフィルタ１に入力する前処理として、ΔΣ変調
信号の離散データを図１０に示すような有限台の標本化
関数の基準となる基本デジタル波形に応じて加工するよ
うにしているので、より一層滑らかなアナログ信号を再
生することができる。したがって、これを音声再生装置
に応用した場合には、通常のＣＤ再生とは異なり滑らか
で伸びのある再生音声を得ることができる。
【００８１】なお、上記実施形態では、コンボリューシ
ョン演算の例として、１６段のコンボリューション演算
を２回行った後、２段のコンボリューション演算を行う
例について説明したが、本発明はこの例に限定されるも
のではない。例えば、１６段のコンボリューション演算
を２回行うだけで、最後の２段のコンボリューション演
算は行わないようにしても、ある程度滑らかなアナログ
波形を得ることが可能である。また、例えば２段のコン
ボリューション演算を３回行った後、８段のコンボリュ
ーション演算を１回行うなど、任意段のコンボリューシ
ョン演算を任意に組み合わせて行うことが可能である。
【００８２】また、上記実施形態では、複数のアナログ
加算器の出力段に１／２除算器を夫々設ける構成とした
が、数個あるいは全部の１／２除算器を１箇所にまとめ
て設けるようにしても良い。例えば、第１および第２の
コンボリューション演算部２ -1，２-2の最終段にそれぞ
れ１／１６除算器を１つずつ設けるようにしたり、第３
のコンボリューション演算部２-3の最終段に１／２ｎ2
除算器を１つ設けるようにしても良い。この場合は、Ｓ
／Ｈ回路とアナログ加算器とによって１組の処理回路が
構成される。
【００８３】また、上記実施形態では、２i段のＳ／Ｈ
回路とアナログ加算器とを含む回路を１組の処理回路と
してｊ組の処理回路を縦続接続し、２i段のＳ／Ｈ回路
の段数をそれぞれｉ＝ｊ−１，ｊ−２，…，１，０のよ
うに後段にいくに従って徐々に小さくなるように構成し
たが、この例に限定されるものではない。例えば、２ i
段のＳ／Ｈ回路の段数がそれぞれｉ＝０，１，…，ｊ−
２，ｊ−１のように後段にいくに従って徐々に大きくな
るように配置したり、ランダムに配置するようにしても
良い。
【００８４】その他、以上に説明した各実施形態は、何
れも本発明を実施するにあたっての具体化の一例を示し
たものに過ぎず、これらによって本発明の技術的範囲が
限定的に解釈されてはならないものである。すなわち、
本発明はその精神、またはその主要な特徴から逸脱する
ことなく、様々な形で実施することができる。
【００８５】
【発明の効果】以上説明したように本発明によれば、オ
ーバーサンプリングと移動平均演算または畳み込み演算
とによって、有限の標本点で０値に収束する有限台の標
本化関数をフィルタ出力の包絡線としてΔΣ変調された
離散データを補間することができ、ローパスフィルタの
位相歪みやｓｉｎｃ関数等による打ち切り誤差の発生を
なくして出力波形に歪みのない滑らかなアナログ信号を
得ることができる。したがって、本発明のアナログフィ
ルタを例えば音響機器に適用すれば、従来の音響機器に
比べて格段に音質の向上を図ることができる。しかも、
本発明のアナログフィルタによれば、移動平均演算また
は畳み込み演算を実現するために考えられる普通の構成
に比べて、サンプルホールド回路の段数と加算器の個数
とを格段に少なくすることができ、構成を簡素化するこ
ともできる。
【図面の簡単な説明】
【図１】第１の実施形態によるアナログフィルタの一構
成例を示すブロック図である。
【図２】第１の実施形態によるアナログフィルタの動作
原理を説明するための図であり、コンボリューション演
算の実行過程を示す図である。
【図３】第１の実施形態によるアナログフィルタの動作
原理を説明するための図であり、コンボリューション演
算の実行過程で得られる各波形を示す図である。
【図４】単一の矩形波をΔΣ変調し、更にΔΣ変調信号
に対してアナログフィルタ処理を施した場合の各波形を
示す図である。
【図５】あるアナログ信号を０次ホールドしたデジタル
信号に対してΔΣ変調処理およびアナログフィルタ処理
を行った結果得られる波形の例を示す図である。
【図６】あるアナログ信号を０次ホールドしたデジタル
信号に対してΔΣ変調処理およびアナログフィルタ処理
を行った結果得られる波形の他の例を示す図である。
【図７】第２の実施形態によるアナログフィルタの一構
成例を示すブロック図である。
【図８】第２の実施形態によるアナログフィルタの動作
タイミングを示すタイミングチャートである。
【図９】第２の実施形態で用いるデジタル基本波形を示
す図である。
【図１０】図９のデジタル基本波形から生成される標本
化関数を示す図である。
【符号の説明】
１ アナログフィルタ ２-1，２-2，２-3 コンボリューション演算部 １０ アナログ積分器 １１-1，１１-2 ８段サンプルホールド回路 １２-1，１２-2 アナログ加算器 １３-1，１３-2 １／２除算器 １４-1，１４-2 ４段サンプルホールド回路 １５-1，１５-2 アナログ加算器 １６-1，１６-2 １／２除算器 １７-1，１７-2 ２段サンプルホールド回路 １８-1，１８-2 アナログ加算器 １９-1，１９-2 １／２除算器 ２０-1，２０-2，２０-3 １段サンプルホールド回路 ２１-1，２１-2，２１-3 アナログ加算器 ２２-1，２２-2，２２-3 １／２除算器 ３０ 信号変換部 ３１-1，３１-2，３１-3 ３２ステップフリップフロッ
プ ３２-1，３２-2，３２-3，３２-4 ３２ステップリード
ライトメモリ ３３-1，３３-2 極性切替／データ・セレクタ ３４-1，３４-2，３４-3 積分型デジタル／アナログ変
換器 ３５ 重み付けアナログ加算器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ΔΣ変調された個々の離散データに対し
    てオーバーサンプリングおよび移動平均演算または畳み
    込み演算を行うことにより、出力波形の包絡線が上記Δ
    Σ変調された個々の離散データのサンプル値を通る２次
    曲線となるように補間を実行するアナログフィルタであ
    って、 信号を保持する数段のサンプルホールド回路と、上記数
    段のサンプルホールド回路への入力信号と出力信号とを
    加算する加算器とを含む回路を１組の処理回路として、
    複数組の処理回路を縦続接続し、上記複数組の処理回路
    が備える上記数段のサンプルホールド回路の段数をそれ
    ぞれ異ならせたことを特徴とするアナログフィルタ。
  2. 【請求項２】 上記複数組の処理回路が備える上記数段
    のサンプルホールド回路の段数は、上記縦続接続の後段
    にいくに従って少なくなるように構成したことを特徴と
    する請求項１に記載のアナログフィルタ。
  3. 【請求項３】 ΔΣ変調された個々の離散データに対し
    て移動平均演算または畳み込み演算を行うことにより、
    出力波形の包絡線が対称台形波となるように補間を実行
    する第１の演算処理部と、 上記第１の演算処理部で求められた上記対称台形波の個
    々の離散データに対して移動平均演算または畳み込み演
    算を行うことにより、出力波形の包絡線が上記ΔΣ変調
    された個々の離散データのサンプル値を通る２次曲線波
    となるように補間を実行する第２の演算処理部とを備
    え、 上記第１の演算処理部および上記第２の演算処理部はそ
    れぞれ、信号を保持する数段のサンプルホールド回路
    と、上記数段のサンプルホールド回路への入力信号と出
    力信号とを加算する加算器とを含む回路を１組の処理回
    路として、複数組の処理回路を縦続接続し、上記複数組
    の処理回路が備える上記数段のサンプルホールド回路の
    段数をそれぞれ異ならせて構成したことを特徴とするア
    ナログフィルタ。
  4. 【請求項４】 ΔΣ変調された個々の離散データに対し
    て移動平均演算または畳み込み演算を行うことにより、
    出力波形の包絡線が対称台形波となるように補間を実行
    する第１の演算処理部と、 上記第１の演算処理部で求められた上記対称台形波の個
    々の離散データに対して移動平均演算または畳み込み演
    算を行うことにより、出力波形の包絡線が上記ΔΣ変調
    された個々の離散データのサンプル値を通る２次曲線波
    となるように補間を実行する第２の演算処理部とを備
    え、 上記第１の演算処理部および上記第２の演算処理部はそ
    れぞれ、信号を保持する数段のサンプルホールド回路
    と、上記数段のサンプルホールド回路への入力信号と出
    力信号とを加算する加算器と、上記加算器の出力信号を
    １／２倍する１／２除算器とを１組の処理回路として、
    複数組の処理回路を縦続接続し、上記複数組の処理回路
    が備える上記数段のサンプルホールド回路の段数をそれ
    ぞれ異ならせたことを特徴とするアナログフィルタ。
  5. 【請求項５】 上記第１の演算処理部および上記第２の
    演算処理部のそれぞれにおいて、上記複数組の処理回路
    が備える上記数段のサンプルホールド回路の段数は、上
    記縦続接続の後段にいくに従って少なくなるように構成
    したことを特徴とする請求項３または４に記載のアナロ
    グフィルタ。
  6. 【請求項６】 上記ΔΣ変調された個々の離散データ
    を、有限の標本点で０に収束する有限台の標本化関数の
    基準となるデジタルの基本波形に応じて加工する前処理
    部を備え、上記前処理部の出力信号に対して上記移動平
    均演算または畳み込み演算を行うことを特徴とする請求
    項１〜５の何れか１項に記載のアナログフィルタ。
  7. 【請求項７】 信号を保持する２i段のサンプルホール
    ド回路と、上記２i段のサンプルホールド回路への入力
    信号と出力信号とを加算する加算器とを含む回路を１組
    の処理回路として、ｊ組の処理回路を縦続接続し、上記
    ｊ組の処理回路が備える上記２i段のサンプルホールド
    回路の段数をそれぞれｉ＝ｊ−１，ｊ−２，…，１，０
    とした第１の演算処理部と、 上記第１の演算処理部と同様に構成した第２の演算処理
    部とを備え、 上記第１の演算処理部および上記第２の演算処理部を縦
    続接続して構成したことを特徴とするアナログフィル
    タ。
  8. 【請求項８】 信号を保持する２i段のサンプルホール
    ド回路と、上記２i段のサンプルホールド回路への入力
    信号と出力信号とを加算する加算器と、上記加算器の出
    力信号を１／２倍する１／２除算器とを１組の処理回路
    として、ｊ組の処理回路を縦続接続し、上記ｊ組の処理
    回路が備える上記２i段のサンプルホールド回路の段数
    をそれぞれｉ＝ｊ−１，ｊ−２，…，１，０とした第１
    の演算処理部と、 上記第１の演算処理部と同様に構成した第２の演算処理
    部とを備え、 上記第１の演算処理部および上記第２の演算処理部を縦
    続接続して構成したことを特徴とするアナログフィル
    タ。
  9. 【請求項９】 上記第２の演算処理部の出力信号を保持
    する１段のサンプルホールド回路と、上記１段のサンプ
    ルホールド回路への入力信号と出力信号とを加算する加
    算器と、上記加算器の出力信号を１／２倍する１／２除
    算器とを更に備えたことを特徴とする請求項８に記載の
    アナログフィルタ。
  10. 【請求項１０】 上記ΔΣ変調された個々の離散データ
    を、有限の標本点で０に収束する有限台の標本化関数の
    基準となるデジタルの基本波形に応じて加工する前処理
    部と、 信号を保持する２i段のサンプルホールド回路と、上記
    ２i段のサンプルホールド回路への入力信号と出力信号
    とを加算する加算器とを含む回路を１組の処理回路とし
    て、ｊ組の処理回路を縦続接続し、上記ｊ組の処理回路
    が備える上記２i段のサンプルホールド回路の段数をそ
    れぞれｉ＝ｊ−１，ｊ−２，…，１，０とした第１の演
    算処理部と、 上記第１の演算処理部と同様に構成した第２の演算処理
    部とを備え、上記前処理部、上記第１の演算処理部およ
    び上記第２の演算処理部を縦続接続して構成したことを
    特徴とするアナログフィルタ。
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