JP2002175698A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 シリアルテストエントリ時におけるテスト装
置の制約およびユーザ側の誤エントリの可能性を抑制し
て効率的にスーパＶＩＨ（ＳＶＩＨ）条件のテストモー
ドにエントリする。 【解決手段】 スーパーＶＩＨ条件を検出するレベル検
出回路（１２１）の出力信号を、強制回路（５）によ
り、有効状態または無効状態に設定して、テスト制御回
路（１２５ａ−１２５ｎ）に与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、テストモード動作が可能な半導体回路装置を
テストモードに設定するための回路に関する。より特定
的には、この発明は、半導体記憶装置のテストモード設
定回路に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）などの半導体集積回路装置において
は、一般に、生産過程において、正常に動作が行なわれ
るか否かを確認するためのテストが行なわれる。このよ
うなテストとしては、潜在的な不良を顕在化させるスク
リーニングテスト（バーンインテスト）または、電圧ま
たは信号タイミングのマージン不良を検出するためのマ
ージンテストなどがある。このようなテストにおいて
は、高温および高電圧条件下で、半導体集積回路装置を
動作させたり、また通常の動作タイミングと異なるタイ
ミングで動作させるなどの、実使用時には用いられない
特殊なチップ動作（半導体集積回路装置の動作）が行な
われる。このような特殊なチップ動作は、テストモード
を設定することにより実行可能となる。

【０００３】図８は、従来の半導体集積回路装置の一例
としてのＤＲＡＭの全体の構成を概略的に示す図であ
る。図８において、ＤＲＡＭ１００は、行列状に配列さ
れるメモリセルＭＣと、メモリセルの行に対応して配設
されるワード線ＷＬと、メモリセルＭＣの列に対応して
配置されるビット線ＢＬとを有するメモリセルアレイ１
０１と、与えられたＸアドレスに従ってメモリセルアレ
イ１０１のアドレス指定された行に対応するワード線を
選択状態へ駆動するためのロウデコーダ１０２と、選択
行に接続されるメモリセルのデータの検知、増幅および
ラッチを行なうセンスアンプ１０３と、与えられたＹア
ドレスに従ってメモリセルアレイ１０１のアドレス指定
された列を選択するためのコラムデコーダ１０４と、内
部クロック信号ＣＬＫに同期して外部からのロウアドレ
スストローブ信号／ＲＡＳを取込み内部信号ＺＲＡＳＥ
およびｉｎｔ．ＲＡＳを生成する／ＲＡＳバッファ１０
５と、内部クロック信号ＣＬＫに同期して外部からのコ
ラムアドレスストローブ信号／ＣＡＳを取込み内部コラ
ムアドレスストローブ信号ｉｎｔ．ＣＡＳを生成する／
ＣＡＳバッファ１０６と、内部クロック信号ＣＬＫに同
期して外部からのライトイネーブル信号／ＷＥを取込み
内部ライトイネーブル信号ｉｎｔ．ＷＥを生成する／Ｗ
Ｅバッファ１０７と、内部クロック信号に同期して外部
からのアドレスを取込むロウアドレスバッファ１０８
と、内部クロック信号に同期して外部からのアドレスを
取込むコラムアドレスバッファ１０９と、／ＲＡＳバッ
ファ１０５からのロウ系活性化信号ＺＲＡＳＥの活性化
に応答してロウアドレスバッファ１０８からのアドレス
信号に従ってＸアドレスを生成するロウ系制御回路１１
０と、／ＣＡＳバッファ１０６からの列選択活性化信号
（経路のみ示す）の活性化時、コラムアドレスバッファ
１０９からのアドレス信号に従ってＹアドレスを生成す
るコラム系制御回路１１１と、／ＷＥバッファ１０７か
らの書込／読出指示信号（経路のみ示す）に従って書込
／読出制御信号を生成するライトコントロール回路１１
２と、ライトコントロール回路１１２からの書込／読出
制御信号に従って内部データ線Ｉ／Ｏと外部との間でデ
ータの入出力を行なう入出力回路１１３を含む。

【０００４】列選択活性化信号は、内部コラムアドレス
信号ｉｎｔ.ＣＡＳに従って生成され、また書込/読出制
御信号は、内部ライトイネーブル信号/ＷＥに従って生
成される。

【０００５】センスアンプ１０３に隣接して、コラムデ
コーダ１０４からの列選択信号に従って、メモリセルア
レイ１０１の選択列に対応するビット線を内部データ線
Ｉ/Ｏに接続する列選択回路が配置されるが、これは、
図面を簡略化するために示していない。

【０００６】入出力回路１１３は、活性化時内部データ
線Ｉ／Ｏ上のデータを増幅するプリアンプ１１３ａと、
データ読出モード時、プリアンプ１１３ａにより増幅さ
れた内部データをバッファ処理して外部読出データＤＱ
を生成する出力バッファ１１３ｂと、データ書込時、外
部からの書込データＤＱをバッファ処理する入力バッフ
ァ１１３ｄと、ライトコントロール回路１１２からの書
込／読出制御信号に従って活性化され入力バッファ１１
３ｄからの書込データに従って内部データ線Ｉ／Ｏを駆
動するライトドライバ１１３ｃを含む。

【０００７】ＤＲＡＭ１００は、さらに、外部からの電
源電圧または内部電源電圧に従って内部電圧Ｖｄｄ，Ｖ
ｂｂ，Ｖｃｐを生成する内部電圧発生回路１１４と、外
部からのクロック信号ｅｘｔ．ＣＬＫをバッファ処理し
て内部クロック信号ＣＬＫを生成するクロックバッファ
１１５と、バッファ１０５−１０７からの内部制御信号
ｉｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳ，ｉｎｔ．ＷＥと外部
からのアドレス信号ビットに従って特定の動作モードを
指定するモード設定信号ＴＭを生成するモード設定回路
１２０を含む。

【０００８】電圧Ｖｄｄは、内部電圧発生回路１１４に
おいて、外部電源電圧を降圧して生成される内部電源電
圧である。電圧Ｖｂｂは、内部電圧発生回路１１４にお
いて、チャージポンプ動作により、生成される負電圧で
あり、メモリセルアレイ１０１の基板領域などに印加さ
れる。電圧Ｖｃｐは、メモリセルＭＣに含まれるキャパ
シタのセルプレートへ与えられる電圧である。この他
に、内部電圧発生回路１１４は、ビット線ＢＬをスタン
バイ時プリチャージするためのビット線イコライズ電圧
Ｖｂｌ、および選択ワード線ＷＬ上に伝達される高電圧
Ｖｐｐなどを生成する。

【０００９】モード設定回路１２０は、内部制御信号ｉ
ｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳ，およびｉｎｔ．ＷＥと
外部からのアドレスの特定のアドレス信号ビットとが所
定の条件を満たすときに、特殊モードが指定されたと判
定して、指定されたモードを行なうためのモード設定信
号ＴＭを生成する。モード設定回路１２０には、ＤＲＡ
Ｍ１００の動作条件（バースト長、ＣＡＳレイテンシ
等）などを設定するためのモードレジスタが設けられ
る。

【００１０】この図８に示すようなＤＲＡＭ１００にお
いて、スクリーニングテストの１つであるバーンインテ
ストが行なわれる場合、モード設定回路１２０により、
バーンインテストモードが設定される。このバーンイン
テストモード時においては電圧ストレスを加速するため
に、内部電圧発生回路１１４からの内部電源電圧Ｖｄ
ｄ、セルプレート電圧Ｖｃｐ、図示しない高電圧Ｖｐｐ
およびビット線プリチャージ電圧Ｖｂｌなどの電圧レベ
ルが通常動作条件時よりも高くされる。これらのバーン
インテスト時においては、また、メモリセルアレイ１０
１において、通常動作モード時に選択されるワード線よ
りも数多くのワード線が同時に選択される。

【００１１】これらの電圧条件の設定およびワード線の
選択条件の設定は、それぞれ個々に、外部からのアドレ
スビットの特定の組（アドレスキー）により行なわれ
る。

【００１２】図９は、図８に示すモード設定回路１２０
の構成を概略的に示す図である。図９において、モード
設定回路１２０は、特定のノードの信号ＢＡ０が、所定
電圧条件に設定されたかを検出するレベル検出回路１２
１と、内部制御信号ｉｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳ，
ｉｎｔ．ＷＥが例えばＷＣＢＲ（ＷＥ，ＣＡＳビフォー
ＲＡＳ）条件を満たしているかを検出するＭＲＳ検出回
路１２２と、外部からの所定の組のアドレス信号ビット
Ａ０−Ａｎが所定の状態を満たしているかを検出するア
ドレスキー検出回路１２３と、レベル検出回路１２１の
出力信号ＢＡ０ＳとＭＲＳ検出回路１２２の出力信号Ｍ
ＲＳとアドレスキー検出回路１２３のアドレスキー検出
信号ＡＤＫと特定のアドレス信号ビットＡ７がすべて活
性状態のときテストモード指示信号ＴＥＭを活性化する
モード検出回路１２４を含む。

【００１３】レベル検出回路１２１は、たとえばバンク
アドレス信号ビットＢＡ０が、通常動作時に与えられる
Ｈレベル（外部電源電圧レベル）よりも高い電圧レベル
に設定されるスーパーＶＩＨ条件（ＳＶＩＨ条件）を満
たしているときに、その出力信号ＢＡ０Ｓを活性状態へ
駆動する。ここで、バンクアドレス信号ビットＢＡ０
は、図８においてメモリセルアレイ１０１が複数の互い
に独立に行選択動作の活性/非活性を行なうことができ
るバンクに分割されており、これらのバンクを特定する
ために外部から印加される。

【００１４】ＭＲＳ検出回路１２２は、内部制御信号ｉ
ｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳおよびｉｎｔ．ＷＥが内
部クロック信号ＣＬＫの立上がりエッジ（または立下が
りエッジ）においてすべてＨレベルの活性状態のとき
に、ＷＣＢＲ条件が満たされたと判定して、すなわちモ
ードレジスタセットコマンドが印可されたと判断して、
モードレジスタセットコマンド検出信号ＭＲＳを活性状
態へ駆動する。

【００１５】アドレスキー検出回路１２３は、予め定め
られたアドレス信号ビットＡ０−Ａｎを受け、これらが
所定の論理状態に設定されているときにアドレスキー検
出信号ＡＤＫを活性状態へ駆動する。モード検出回路１
２４は、たとえばＡＮＤ回路で構成され、これらの信号
ＢＡ０Ｓ、ＭＲＳおよびＡＤＫおよびＡ７がすべて活性
状態のときにテストモード指示信号ＴＥＭを活性化す
る。

【００１６】アドレスキーは、テスト動作モードごとに
予め定められる。したがって、たとえば、内部電源電圧
Ｖｄｄを高くするテスト動作モード、ワード線に伝達さ
れる高電圧Ｖｐｐの電圧レベルを高くするテスト動作モ
ード、セルプレート電圧Ｖｃｐの電位レベルを高くする
テスト動作モード、同時に選択されるワード線の数を増
加するテスト動作モードなどの各テスト動作モードに応
じて異なる。したがって、テストモードに入ったとき、
複数のテスト条件を同時に設定してテストを行なう場
合、アドレスキーを個々のテスト動作モードに応じて設
定する必要があり、これらのテスト動作モードを順次指
定する必要がある。

【００１７】図１０は、従来のＤＲＡＭにおけるテスト
動作モードエントリのシーケンスの一例を示す図であ
る。図１０において、まず、このＤＲＡＭをテストモー
ドに設定するために、テストモードエントリ動作が行な
われる。このテストモードエントリ動作時においては、
外部から、コマンドとして、特定のアドレス信号ビット
Ａ７とともにモードレジスタセットコマンドＭＲＳが与
えられ、バンクアドレス信号ビットＢＡ０がスーパーＶ
ＩＨ（ＳＶＩＨ）条件に設定され、またアドレスキーが
特定のアドレスキーＫＹ０に設定される。このテストモ
ードエントリコマンドにより、テストモード指示信号Ｔ
Ｅが活性化され、ＤＲＡＭが個々のテスト動作モードを
指定するテストモード指示信号を受け付けることができ
る状態に設定され、このＤＲＡＭにおいて、さまざまな
テスト動作モードを設定して、テストを行なうことが可
能となる。

【００１８】続いて、実際のテストを行なう個々のテス
ト動作モードを指定する。まず、テストＡに設定するた
めに、アドレス信号ビットＡ７を含むモードレジスタセ
ットコマンドＭＲＳと、スーパーＶＩＨ（ＳＶＩＨ）条
件に設定されたバンクアドレス信号ビットＢＡ０とアド
レスキーＫＹＡとを印加する。これにより、図９に示す
回路１２１−１２３の出力信号はすべて活性状態とな
り、テストモード検出回路１２４からのテストモードＡ
をイネーブルするためのテストモード検出信号ＴＥＭＡ
が活性状態となる。この状態でテストＡが実行される。

【００１９】今、このテストＡが、内部電源電圧を高く
する条件でのテスト動作モードである場合を想定する。
この状態において次に、テストＢを設定する場合、再
び、アドレス信号ビットＡ７を含むモードレジスタセッ
トコマンドＭＲＳと、スーパーＶＩＨ（ＳＶＩＨ）条件
のバンクアドレス信号ビットＢＡ０とアドレスキーＫＹ
Ｂとを同時に印加する。応じて、テスト動作モードＢに
対応して設けられたテストモード検出回路１２４から
の、テストＢをイネーブルするためのテストモード指定
信号ＴＭＢが活性状態となる。これにより、テストモー
ド時において、テストＡおよびテストＢを同時に実行す
ることができる。

【００２０】したがって、複数のテスト条件下でＤＲＡ
Ｍを動作させる場合、このテストモードエントリ動作を
行なった後、テストＡ、テストＢ、…を順次シリアルに
指定する。

【００２１】このようなテストモードは、メーカ側が製
品の信頼性を保証するために行なう動作モードであり、
ユーザがテストモードを使用することはない。また、テ
スト動作モードにおいては、通常動作モード時には使用
されない特殊な動作が実行される。したがって、メーカ
は、ユーザの使用中に誤ってＤＲＡＭがテストモードに
設定されることがないように、このテストモード設定の
ために、上述のように、特定のアドレス信号を含むモー
ドレジスタセットコマンド、アドレスキー、およびスー
パーＶＩＨ（ＳＶＩＨ）などの、通常動作条件外の条件
を、テストモード設定のために要求している。

【００２２】

【発明が解決しようとする課題】上述のように、テスト
モード時においては各テスト動作モードにエントリする
ためには、スーパーＶＩＨ（ＳＶＩＨ）と呼ばれる高電
圧を印加することが必要である。図９に示すレベル検出
回路１２１は、このスーパーＶＩＨ（ＳＶＩＨ）条件
を、内部電圧を基準にして判別している。たとえば、外
部からのバンクアドレス信号ビットＢＡ０をたとえばダ
イオード素子を用いて降圧し、その電圧レベルがＨレベ
ルであるかＬレベルであるかを判定する。したがって、
図１０に示すようにテストＡにエントリして、この内部
電圧が高電圧に設定された場合、再びテストＢにエント
リする場合、スーパーＶＩＨ条件が満たされるために
は、特定の信号（バンクアドレス信号ビット）ＢＡ０の
電圧レベルを内部電圧に比べて十分高くする必要があ
る。たとえば、図１１において、スーパーＶＩＨ条件
が、通常動作時において例えば３．３Ｖの電源電圧Ｖｃ
ｃよりも高い電圧Ｖａの場合、テストＡに入ったとき、
この内部電源電圧Ｖｄｄの電圧レベルがたとえば５．０
Ｖに設定された場合を考える。スーパーＶＩＨ条件検出
のために、インバータ回路を利用した場合、このインバ
ータの入力論理しきい値も、内部電源電圧Ｖｄｄに応じ
て上昇する。この場合、次式を満たす必要がある。

【００２３】ＳＶＩＨ−Ｖｄｒｏｐ＞Ｖｄｄ／２=イン
バータの入力論理しきい値 ここで、Ｖｄｒｏｐは、レベル検出回路における外部か
らの特定の信号（バンクアドレス信号ビット）ＢＡ０の
電圧降下を示し、ＳＶＩＨはスーパＶＩＨ条件の電圧を
示す。正確なＳＶＩＨ条件の検出のためには、 ＳＶＩＨ＞Ｖｄｒｏｐ＋Ｖｄｄ が要求される。したがって、例えば電源電圧Ｖｄｄが
３.３ＶのときにＳＶＩＨが６.３Ｖであれば、電源電圧
Ｖｄｄが５Ｖに上昇した場合、電圧ＳＶＩＨは、８Ｖに
設定する必要がある。

【００２４】したがって、この内部電源電圧Ｖｄｄの電
圧レベルが高くされた場合、応じて、スーパーＶＩＨ条
件を満たす電圧ＳＶＩＨの電圧レベルも応じて高くな
る。また、分圧回路などを用いて、このスーパーＶＩＨ
条件が、内部電源電圧Ｖｄｄの２倍に設定する条件の場
合には、図１１において、電圧Ｖａは２・Ｖｄｄとな
る。この内部電源電圧Ｖｄｄの電圧レベルが、テスト動
作モード時において通常時のたとえば１．５倍に設定さ
れた場合、このときのスーパーＶＩＨ条件を満たす電圧
ＳＶＩＨを実現するために、電圧Ｖｂとして、２・Ｖｄ
ｄ＝３・Ｖｄｄ（Ｖａ）の電圧を印加する必要がある。
すなわち、通常動作モード時のスーパーＶＩＨ条件を満
たす電圧Ｖａに対し３倍の電圧レベルの電圧Ｖｂを印加
する必要が生じる。

【００２５】特定の信号（バンクアドレス信号）は、図
８に示すように、他のバッファ回路（ロウアドレスバッ
ファ１０８およびコラムアドレスバッファ１０９）へも
与えられており、このような高い電圧レベルを印加した
場合、これらのバッファ回路の信頼性が損なわれる可能
性が生じる。したがって、このような危険性を回避する
ために、スーパーＶＩＨ条件を満たす電圧を印加するこ
となく（スーパＶＩＨ条件を要求せずに）テストモード
にエントリすることが行なわれたり、また、このテスト
動作モードエントリ時に、一時的に内部電圧を低下させ
てエントリするとともに、このテスト動作モードエント
リ後再び内部電圧を上昇させるなどの特別なテストエン
トリ動作が行なわれていた。

【００２６】しかしながら、スーパーＶＩＨ条件を要求
しない場合、ユーザの実使用時に、このＤＲＡＭが誤っ
てテストモードにエントリしてしまう可能性が高くな
る。また、スーパーＶＩＨ条件を満たすために、内部電
圧を一旦低下させてエントリする方法の場合、この内部
電圧を低下させた後再び上昇させるために長時間を有
し、テスト時間が長くなり、テスト効率が低下するとい
う問題が生じる。

【００２７】それゆえ、この発明の目的は、ユーザ側で
のテストモードへの誤エントリの可能性を抑制しつつ効
率的にテストを行なうことのできる半導体装置を提供す
ることである。

【００２８】この発明の他の目的は、ユーザ側でのテス
トモードへの誤エントリの可能性を抑制しつつテスト効
率を低下させることなく正確に所望のテスト動作モード
にエントリすることのできる半導体装置を提供すること
である。

【００２９】

【課題を解決するための手段】この発明は、要約すれ
ば、テスト動作モードエントリに要求される所定の電圧
条件を、選択的に有効／無効状態に設定するようにした
ものである。

【００３０】すなわち、この発明の第１の観点に係る半
導体装置は、特定ノードの電圧が第１の電圧のときに特
定モード指示信号を活性化するためのモード検出回路
と、このモード検出回路からの出力信号と動作モード指
示信号とに応答して動作モード指示信号が指定する動作
を活性化するための制御信号を生成する制御信号発生回
路と、特定モード指示信号を強制的に活性化するための
強制回路とを含む。

【００３１】強制回路は、好ましくは、モード検出回路
の出力に結合され、予め定められた第１の信号の組に応
答して特定モード指示信号を活性状態に設定するための
回路を含む。

【００３２】また、この強制回路は、さらに、好ましく
は、モード検出回路の出力に結合され、予め定められた
第２の信号の組に応答して特定モード指示信号を非活性
化するための回路を含む。

【００３３】また、これに代えて、強制回路は、モード
検出回路の出力信号と予め定められた第１の信号の組と
に応答して特定モード指示信号を活性状態に設定して制
御回路へ印加するための回路を含む。

【００３４】この強制回路は、好ましくは、さらに、予
め定められた第２の信号の組に応答して特定モード指示
信号を非活性状態に設定するための回路を含む。

【００３５】また、好ましくは、さらに、少なくとも特
定モード指示信号の活性化に応答して強制回路および制
御信号発生回路をイネーブルするための主モード検出回
路が設けられる。

【００３６】第１の電圧は、通常動作時に特定ノードに
印加される電圧レベルよりも高い電圧レベルである。

【００３７】この発明の第２の観点に係る半導体装置
は、複数のテストモードで動作可能であり、特定のノー
ドの電圧が所定電圧レベル以上のときに外部からのテス
トモード指示信号が指定するテストモードを指定する信
号を発生するためのテストモード検出回路と、この特定
ノードの電圧条件を複数のテストモードに対して選択的
に有効および無効のいずれかの状態に設定するためのテ
スト条件設定回路を含む。

【００３８】このテスト条件設定回路は、複数のテスト
モードそれぞれに対応して設けられ、条件設定信号に応
答して特定のノードが所定電圧レベル以上に設定された
状態に強制的に設定するための条件プログラム回路を含
む。

【００３９】テストモード検出回路は、好ましくは、特
定のノードが所定電圧レベル以上に設定されたか否かを
判定するレベル検出回路を含み、テスト条件設定回路
は、条件設定信号に従って、レベル検出回路の出力信号
を強制的に、所定電圧レベル以上検出状態に設定するた
めの回路を含む。

【００４０】テスト条件設定回路は、また、これに代え
て、所定電圧以上の電圧レベルの信号を含むテスト条件
設定信号に応答して複数のテストモードに対する特定の
ノードの電圧レベルを有効または無効状態に設定するた
めの回路を含む。

【００４１】また、これに代えて、好ましくは、テスト
モード検出回路は特定のノードが所定電圧レベル以上に
あるかを検出するためのレベル検出回路を含み、テスト
条件設定回路は、レベル検出回路の出力信号と所定の信
号とを条件設定信号として受けて複数のテストモードに
対する特定のノードの電圧条件の有効／無効を設定する
ための回路を含む。

【００４２】複数のテストモードは、テストモード動作
時にシリアルに設定される。テスト条件設定回路は、好
ましくは、シリアルに設定されるテストモードの設定条
件に対し特定のノードの電圧条件を選択的に有効／無効
状態に設定する。

【００４３】また、これに代えて、好ましくは、テスト
条件設定回路は、複数のテストモードの予め定められた
複数のテストモードに共通に設けられ、これらの予め定
められた複数のテストモードに対し共通に電圧条件の有
効／無効を設定するためのプログラム回路を含む。

【００４４】強制的に、所定のスーパーＶＩＨなどの電
圧条件が満たされた状態に設定することにより、高電圧
条件下などの特別な電圧条件下においてスーパーＶＩＨ
などの特定電圧条件を設定する必要がなく、内部電圧の
変更などを行なう必要がなく、効率的にテストモードな
どの特定の指定された動作モードにエントリしてテスト
などの所定の動作を行なうことができる。また、非強制
時においては、この特定の電圧条件が要求されるため、
テストモードなどの特定動作モードに入るために特定の
電圧条件が必要となり、ユーザなどの、誤った特定動作
モードへの誤エントリを防止することができる。

【００４５】また、シリアルアクセスシーケンスでテス
トモードエントリが行なわれる場合、特定の電圧条件を
各テストモードに対しプログラム可能とすることによ
り、テストモード時、スーパーＶＩＨなどの特定電圧条
件を設定することなくテストモードエントリができ、ユ
ーザ側でのテストモードへの誤エントリを防止して確実
にテストモードにエントリして効率的にテストを行なう
ことができる。

【００４６】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うテストモード検出回路の構成の
一例を示す図である。図１において、テストモード検出
回路１２４は、図９に示すレベル検出回路１２１からの
ＳＶＩＨレベル検出信号ＢＡ０Ｓと図９に示すＭＲＳ検
出回路１２２からのモードレジスタセットコマンド検出
信号ＭＲＳと特定のアドレス信号ビットＡ７を受けるＮ
ＡＮＤ回路２と、アドレスキー検出回路１２３からのア
ドレスキー検出信号ＡＤＫとＮＡＮＤ回路２の出力信号
とを受けてテストモード指定信号ＴＥＭを生成するＮＡ
ＮＤ回路３を含む。アドレスキー検出回路１２３は、ア
ドレス信号ビットＡ７以外の特定の予め定められたアド
レス信号ビットＡ０−Ａｎを受けるＮＡＮＤ回路１を含
む。ＳＶＩＨレベル検出信号ＢＡ０Ｓは、バンクアドレ
ス信号ビットＢＡ０がスーパＶＩＨ条件に設定された時
にＨレベルの活性状態に設定される。

【００４７】このアドレスキー検出回路１２３は、実質
的にＮＡＮＤ型デコード回路であり、予め定められたア
ドレス信号ビットＡ０−Ａｎが所定の状態に設定された
ときにアドレスキー検出信号ＡＤＫをＬレベルに設定す
る。ＮＡＮＤ回路２は、ＳＶＩＨレベル検出信号ＢＡ０
Ｓ、モードレジスタセットコマンド検出信号ＭＲＳ、お
よび特定のアドレス信号ビットＡ７がすべてＨレベルの
ときにＬレベルの信号を出力する。ＮＯＲ回路３は、こ
れらのＮＡＮＤ回路１および２の出力信号がともにＬレ
ベルとなると特定のテスト動作モードを指定するテスト
モード指定信号ＴＥＭをＨレベルの活性状態に設定す
る。

【００４８】従来は、このＳＶＩＨレベル検出信号ＢＡ
０Ｓは、図９に示すレベル検出回路１２１の出力信号に
より一意的にその電圧レベルが設定される。本発明にお
いては、このＳＶＩＨレベル検出信号ＢＡ０Ｓを強制的
に、活性状態に設定可能とする。すなわち、特定の信号
（バンクアドレス信号ビット）ＢＡ０がスーパーＶＩＨ
条件を満たす電圧（以下、電圧ＳＶＩＨと称す）に設定
されない場合においても、このＳＶＩＨレベル検出信号
ＢＡ０ＳをＨレベルに設定可能とする。これにより、テ
スト条件に応じて、選択的にスーパＶＩＨ条件を有効／
無効状態に設定することができ、内部電圧が高電圧とさ
れている条件下において、スーパーＶＩＨ条件を満たす
必要がなく、従って、内部電圧をこの特定のテスト動作
モードエントリのために変更する必要がなく、効率的に
特定のテストモードにエントリすることができる。ま
た、内部電圧が高電圧に設定されていない場合には、ス
ーパＶＩＨ条件を要求して特定のテスト動作モードにエ
ントリすることができる。以下、具体的回路構成につい
て説明する。

【００４９】図２は、この発明の実施の形態１に従うモ
ード設定回路の要部の構成の一例を示す図である。図１
に示す構成と同様、テストモード制御回路１２５は、Ｓ
ＶＩＨレベル検出信号ＢＡ０Ｓ、モードレジスタセット
コマンド検出信号ＭＲＳおよび特定のアドレス信号ビッ
トＡ７を受けるＮＡＮＤ回路２と、所定のアドレス信号
ビットＡ０−Ａｎを受けるＮＡＮＤ回路１と、ＮＡＮＤ
回路１および２の出力信号を受けるＮＯＲ回路３を含
む。このテストモード制御回路１２５に対し、ＳＶＩＨ
レベル検出信号ＢＡ０Ｓを強制的にＨレベルに設定する
ための強制回路（プログラム回路）５が設けられる。

【００５０】この強制回路５は、セット用アドレスキー
信号ＳＥＡＤを受けるＮＡＮＤ回路７と、リセット用ア
ドレスキー信号ＲＳＴＡＤを受けるＮＡＮＤ回路８と、
ＮＡＮＤ回路７の出力信号がＬレベルのときにセットさ
れかつＮＡＮＤ回路８の出力信号がＬレベルのときにリ
セットされるセット／リセットフリップフロップ６を含
む。セット用アドレスキー信号ＳＥＡＤおよびリセット
用アドレスキー信号ＲＳＴＡＤの各々は、制御信号およ
び特定のアドレス信号ビットを含む。したがって、これ
らのＮＡＮＤ回路７および８へは、それぞれアドレスキ
ー信号として、モードレジスタセットコマンド検出信号
ＭＲＳおよびアドレス信号ビットＡ７および他の所定の
アドレス信号ビットの組が与えられてもよい。特定のテ
スト動作モードに対しＳＶＩＨ条件を有効とするか無効
とするかを設定するために、ＷＣＢＲ条件などの特定の
制御信号のタイミング関係を利用することにより、テス
ト動作モードへの誤エントリを防止することができる。

【００５１】セット／リセットフリップフロップ６は、
ＮＡＮＤ回路７の出力信号を第１の入力に受けるＮＡＮ
Ｄ回路９と、ＮＡＮＤ回路８の出力信号を第１の入力に
受けるＮＡＮＤ回路１０を含む。ＮＡＮＤ回路９の出力
が、図９に示すレベル検出回路１２１の出力ノードにワ
イヤードＯＲ接続される。また、このＮＡＮＤ回路９の
出力信号が、ＮＡＮＤ回路１０の第２の入力に与えら
れ、またＮＡＮＤ回路１０の出力信号が、ＮＡＮＤ回路
９の第２の入力へ与えられる。

【００５２】すなわち、この強制回路５は、セット用ア
ドレスキー信号ＳＥＡＤにより、フリップフロップ６が
セットされると、スーパＶＩＨ条件を無効とし、ＳＶＩ
Ｈレベル検出信号ＢＡ０Ｓを強制的にＨレベルに設定す
る。これにより、スーパＶＩＨ条件が満たされていると
擬制する。リセット用アドレスキー信号ＲＳＴＡＤが与
えられると、セット／リセットフリップフロップ６がリ
セットされ、スーパＶＩＨ条件が有効となり、レベル検
出回路１２１の出力信号に従ってＳＶＩＨレベル検出信
号ＢＡ０Ｓの電圧レベルが設定される。

【００５３】図３は、この発明の実施の形態１に従う半
導体装置のテストモードエントリ動作シーケンスの一例
を示す図である。以下、図３を参照して、図２に示すモ
ード設定回路１２０の動作について説明する。

【００５４】まず、個々のテスト動作を行なうテストモ
ードに入るために、アドレス信号ビットＡ７を含むモー
ドレジスタセットコマンドＭＲＳが与えられ、またバン
クアドレス信号ＢＡ０が電圧ＳＶＩＨレベルに設定さ
れ、またテストモードエントリ用のアドレスキーＫＹ０
が設定される。応じて、テストモード指示信号ＴＥが活
性状態となり、このテストモード指示信号ＴＥが活性状
態の間、個々のテスト動作モードの指示の受付が可能と
なる。

【００５５】次いで、テストＡを行なうテスト動作モー
ドにエントリするために、再び、特定のアドレス信号ビ
ットＡ７を含むモードレジスタセットコマンドＭＲＳと
電圧ＳＶＩＨレベルのバンクアドレス信号ＢＡ０とテス
トＡを指定するためのアドレスキーＫＹＡを印加する。
これにより、テストＡに対して設けられたテストモード
検出回路からのテスト指示信号ＴＥＭＡが活性状態とな
り、テストＡが実行可能となる。これらのテストモード
エントリ動作およびテストＡへのエントリ動作時におい
ては、スーパーＶＩＨ条件が必要であり、それぞれレベ
ル検出回路１２１からのＳＶＩＨレベル検出信号ＢＡ０
Ｓがそれぞれ所定期間Ｈレベルとなる。

【００５６】次いで、テストＡにエントリした後、強制
回路５をセットするために、モードレジスタセットコマ
ンドＭＲＳおよび特定のアドレス信号ビットからなるセ
ット用アドレスキーを印加する。このモードレジスタセ
ットコマンドＭＲＳおよびセット用アドレスキーは、図
２に示すセット用アドレスキー信号ＳＥＡＤに相当す
る。これにより、強制回路５においてセット／リセット
フリップフロップ６がセットされ、ＳＶＩＨレベル検出
信号ＢＡ０ＳがＨレベルに設定される。このセット用ア
ドレスキーに含まれるアドレス信号ビットは、特定のテ
ストモードを指定するアドレスキーとは異なり、特定の
テストモードはこの動作モード時においては設定されな
い。このスーパＶＩＨ条件を無効とするモード設定時に
おいては、ス−パＶＩＨ条件は特に要求されない。テス
トモードエントリ時において、スーパＶＩＨ条件が要求
されており、このスーパＶＩＨ条件の有効／無効のプロ
グラムは、テストモードエントリが行なわれている時に
受付可能となり、通常動作時に誤動作を生じさせる可能
性は小さい。

【００５７】ＳＶＩＨレベル検出信号ＢＡ０Ｓが強制的
にＨレベルの活性状態に設定されるため、次いでテスト
Ｂにエントリする場合、モードレジスタセットコマンド
ＭＲＳと特定のアドレスキーＫＹＢ（アドレス信号ビッ
トＡ０−Ａｎ）を与えることにより、このテストＢを活
性化するためのテスト指示信号ＴＥＭＢが活性状態とな
る。したがって、このテストＡにより、高電圧が内部で
発生されてこの高電圧条件下で動作する場合、続いてテ
ストＢにエントリする場合、スーパーＶＩＨ条件は必要
とされず、容易にテストＢにエントリすることができ
る。このテストＢは、テストモード指示信号ＴＥが活性
状態に駆動された後に、実行されるテストモードであ
る。テストモード指示信号ＴＥを活性化するためには、
スーパーＶＩＨ条件を満たす必要があり、たとえ、スー
パーＶＩＨ条件なしでテストＢにエントリすることが可
能であっても、ユーザ側で、このテストＢに指定する動
作モードにエントリするのが防止される（テストモード
指示信号ＴＥを活性化するためにはスーパーＶＩＨ条件
が必要とされるため）。

【００５８】特に、高電圧条件下でテストを行なうため
に、テストＡにエントリするためには、再びスーパーＶ
ＩＨ条件が必要とされており、ユーザ側で通常動作時誤
ってテストＡにエントリし不必要な高電圧が発生される
のを確実に防止することができる。

【００５９】なお、テストＡおよびテストＢを実行する
間、テスト指示信号ＴＥＭＡおよびＴＥＭＢは活性状態
に保持される。図２に示すテスト制御回路１２５からの
個々のテスト動作モードを活性化する信号をラッチする
回路が設けられ、個々のテストを行なう間、これらのテ
スト指示信号ＴＥＭＡおよびＴＥＭＢは活性状態に保持
される。テスト指示信号を活性／非活性状態に保持する
回路としては、フリップフロップなどの適当なラッチ回
路が用いられればよい。

【００６０】この強制回路５を利用することにより、内
部電圧を高速で変化させることができないまたは十分高
圧の電圧を発生することが困難であるなどのテスト装置
の制約および内部電圧の電圧レベルを変化させるなどの
テスト効率などの観点から、やむを得ない場合に強制回
路５を利用して、スーパーＶＩＨ条件を実効的に無効と
してテスト動作モードにエントリする。これにより、ユ
ーザサイドのテストモードへの誤エントリを防止して容
易に所望のテスト動作モードへエントリして効率的にテ
ストを実行することができる。

【００６１】図４は、この発明の実施の形態１に従うモ
ード設定回路１２０のテストモードエントリに関連する
部分の構成を概略的に示す図である。図４において、モ
ード設定回路１２０は、テストＡ−Ｎそれぞれに対応し
て設けられ、それぞれ活性化時対応のテストを活性化す
るためのテスト指示信号ＴＥＭＡ−ＴＥＭＮを活性化す
るためのテスト制御回路１２５ａ−１２５ｎが設けられ
る。これらのテスト制御回路１２５ａ−１２５ｎは、ア
ドレス信号ビットＡ７とレベル検出回路１２１からのＳ
ＶＩＨレベル検出信号ＢＡ０ＳとＭＲＳ検出回路１２２
からのモードレジスタセットコマンド検出信号ＭＲＳと
アドレスキーデコード回路１３からの対応のアドレスキ
ーＫＹ０−ＫＹＮとを受ける。

【００６２】また、テスト動作を行なうために、テスト
モードエントリ検出回路１１が設けられる。このテスト
モードエントリ検出回路１１は、レベル検出回路１２１
からのＳＶＩＨレベル検出信号ＢＡ０ＳとＭＲＳ検出回
路１２２からのモードレジスタセットコマンド検出信号
ＭＲＳと特定のアドレス信号ビットＡ７と特定のアドレ
スキーＫＹ０とを受ける。テストモードエントリ検出回
路１１は、モードレジスタセットコマンドと所定のアド
レスキーとが与えられたときにテストモード指示信号Ｔ
Ｅを活性化する。テスト制御回路１２５ａ−１２５ｎ
は、このテストモードエントリ検出回路１１からのテス
トモード指示信号ＴＥが活性状態のときに、テスト動作
モード指示信号を受付可能な状態に設定される。

【００６３】レベル検出回路１２１の出力に、強制回路
５の出力がワイヤードＯＲ接続される。この強制回路５
は、テストモードエントリ検出回路１１からのテストモ
ード指示信号ＴＥが活性状態となると、セット用アドレ
スキー信号ＳＥＡＤを受ける。この強制回路５は、たと
えば、図２に示す構成において、ＮＡＮＤ回路７が、こ
のテストモード指示信号ＴＥを受ける。この強制回路５
において、リセット用のＮＡＮＤ回路８に対してもテス
トモード指示信号ＴＥが与えられてもよい。

【００６４】アドレスキーデコード回路１３は、図１に
示すアドレスキー検出回路１２３を、各テストに対応し
て含み、与えられたアドレスキーがそれぞれ所定の条件
のときに対応のテストを指定するアドレスキー検出信号
を活性化する。

【００６５】図４に示すように、強制回路５は、テスト
モードエントリ検出回路１１により、テストモード指示
信号ＴＥが活性化された後にセット用アドレスキー信号
（制御信号およびアドレス信号ビットを含む）ＳＥＡＤ
を受付ける。このテストモードエントリ検出回路１１
は、レベル検出回路１２１からのＳＶＩＨレベル検出信
号ＢＡ０Ｓが活性状態のときに、特定のアドレス信号ビ
ットＡ７とモードレジスタセットコマンド検出信号ＭＲ
ＳとアドレスキーＫＹ０とに従ってテストモード指示信
号ＴＥを活性化する。したがって、テストモードエント
リのためには、スーパーＶＩＨ条件を満たす必要があ
り、ユーザサイドで誤ってテストモードにエントリする
のを確実に防止することができる。

【００６６】テスト制御回路１２５ａ−１２５ｎが活性
化するテストＡ−Ｎにおいて、スーパーＶＩＨ条件を満
たす前に、テスト効率が低下する場合にまたはテスト装
置の制約により高電圧を印加してスーパーＶＩＨ条件を
満たすことができなくなる場合または高速で内部電圧を
変化させることができない場合に、強制回路５をセット
して、強制的にＳＶＩＨレベル検出信号ＢＡ０Ｓを活性
状態に設定する。これにより、複数のテスト動作モード
にシリアルにエントリすることにより、複雑なテストを
行ない、かつ１つのテストモードの間で複数のテストを
正確に行なうことができ、また不必要に高電圧を印加す
る必要もなく、テスト時に被試験半導体集積回路装置が
破壊されるのも防止することができる。

【００６７】［変更例］図５は、この発明の実施の形態
１の変更例の構成を概略的に示す図である。図５におい
て、ＳＶＩＨレベル検出信号ＢＡ０Ｓが、レベル検出回
路１２１の出力信号ＢＡ０ＳＦと強制回路５の出力信号
ＦＲＣを受けるＯＲ回路２０により生成される。強制回
路５の構成は、図２に示す構成と同じである。このＯＲ
回路２０は、テストＡ−Ｎに共通に、すなわち図４に示
すテスト制御回路１２５ａ−１２５ｎに対して共通に設
けられてもよく、またこれらのテストＡ−Ｎのうち所定
のテストに対して、すなわち所定のテスト制御回路に対
して設けられてもよい。

【００６８】この図５に示す構成の場合、ワイヤードＯ
Ｒ接続に代えて、ＯＲゲート２０が用いられており、正
確に、ＳＶＩＨレベル検出信号ＢＡ０Ｓを強制回路５の
出力信号ＦＲＣに従って、レベル検出回路の出力信号Ｂ
Ａ０ＳＦの有効状態／無効状態を設定することができ
る。ここで、「無効状態」は、レベル検出回路１２１の
出力信号ＢＡ０ＳＦの論理レベルにかかわらず、ＳＶＩ
Ｈレベル検出信号ＢＡ０ＳがＨレベルに設定される状態
であり、「有効状態」は、このＳＶＩＨレベル検出信号
ＢＡ０Ｓの論理レベルが、レベル検出回路１２１の出力
信号ＢＡ０ＳＦに従って設定される状態を示す。

【００６９】また、このＯＲ回路を、図４に示すテスト
制御回路１２５ａ−１２５ｎの所定のテスト制御回路に
対して設ける場合、内部電圧を高電圧に設定した後に実
行されるテストに対してのみスーパーＶＩＨ条件を不要
とすることができ、強制回路５のセット／リセットによ
り個々のテストに対するスーパーＶＩＨ条件の要／不要
を設定する構成に比べて、スーパーＶＩＨ条件を必要と
するテストおよびスーパーＶＩＨ条件を仮想的に成立さ
せるテストを容易に振り分けることができる。また、高
電圧印加を必要とするテストに対しては、対応のテスト
制御回路に対しレベル検出回路１２１の出力信号ＢＡ０
ＳＦを直接印加してスーパーＶＩＨ条件を常に成立させ
るようにすることにより、仮にテストモード指示信号Ｔ
Ｅが活性化されても、ユーザサイドでの実使用時に、実
際の高電圧印加テストモードにエントリするのを防止す
ることができる。

【００７０】以上のように、この発明の実施の形態１に
従えば、ＳＶＩＨレベル検出信号の論理レベルを、強制
回路によりプログラム可能としており、すなわち選択的
に設定可能としており、テスト効率を低下させることな
く容易に必要とされるテスト動作モードにエントリする
ことができ、テスト時間を短縮することができる。ま
た、テストモードエントリ後の個々のテストに対しての
み、このスーパーＶＩＨ条件の仮想的な成立をプログラ
ム可能としており、ユーザサイドの実使用時におけるテ
ストモードへの誤ったエントリは確実に防止することが
できる。

【００７１】［実施の形態２］図６は、この発明の実施
の形態２に従うモード設定回路１２０の構成を示す図で
ある。この図６に示す構成においては、強制回路５にお
いて、セット／リセットフリップフロップ６をセットす
るためのＮＡＮＤ回路２７に対し、セット用アドレスキ
ー信号ＳＥＡＤに加えてさらに、レベル検出回路１２１
からのＳＶＩＨレベル検出信号ＢＡ０Ｓが与えられる。
他の構成は、図２に示す構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。

【００７２】この図６に示す構成においては、セット／
リセットフリップフロップ６をセット状態に設定するた
めには、スーパーＶＩＨ条件が必要となる。すなわち、
図７に示すテストシーケンスにおいて、高電圧を必要と
するテストＡにエントリした後、仮想的にスーパーＶＩ
Ｈ条件を成立させるためのプログラムモード時におい
て、スーパーＶＩＨ条件が必要である。したがって、誤
って、この仮想的にスーパーＶＩＨ条件を成立させるた
めのプログラムモードに誤って入るのを防止することが
できる。この強制回路５において、セット／リセットフ
リップフロップ６がセットされた後には、スーパーＶＩ
Ｈ条件が成立しない場合でも、他の、スーパーＶＩＨ条
件を必要とする個別テスト動作モードにエントリするこ
とができる。これにより、実施の形態１の効果に加え
て、さらに、仮想的なスーパーＶＩＨ条件を設定するプ
ログラムモードへ誤ってエントリするのを確実に防止す
ることができ、正確にテストを行なうことができる。

【００７３】なお、この図６に示す実施の形態２の構成
においても、セット／リセットフリップフロップ６の出
力信号とレベル検出回路１２１の出力信号との論理和を
とるＯＲ回路が用いられてもよい。

【００７４】また、このセット／リセットフリップフロ
ップ６の出力信号が、レベル検出回路１２１の出力にＯ
Ｒ結合されず、直接このレベル検出回路１２１の出力信
号に代えて用いられてもよい。すなわち、図４に示すテ
スト制御回路１２５ａ−１２５ｎのうち、所定のテスト
制御回路に対し、このセット／リセットフリップフロッ
プ６からの出力信号を、ＳＶＩＨレベル検出信号として
与え、これらの所定のテスト制御回路よりも上流側のテ
スト制御回路へは、レベル検出回路１２１のＳＶＩＨレ
ベル検出信号ＢＡ０Ｓを与える。これにより、テストモ
ードエントリ時、シリアルに設定されるテストモードの
うち、所定のテスト動作モードをスーパーＶＩＨ条件な
しで設定することが可能となる。テストモードエントリ
および最初の個別テスト（高電圧を必要とする）動作モ
ードエントリ時には、スーパーＶＩＨ条件は必要とされ
る。

【００７５】［適用例］上述の説明においては、クロッ
ク同期型のＤＲＡＭが、半導体集積回路装置の一例とし
て示されている。しかしながら、本発明は、個々のテス
ト動作モードエントリに、スーパーＶＩＨ条件を必要と
する半導体集積回路装置であれば適用可能である。ま
た、このテスト（動作）モードエントリ時において、ス
ーパーＶＩＨ条件設定のために、バンクアドレス信号ビ
ットＢＡ０が用いられている。しかしながら、このスー
パーＶＩＨ条件に設定される信号は、特定の信号であれ
ばよく、バンクアドレス信号ビットＢＡ０に限定されな
い。

【００７６】また、テスト（動作）モードエントリ時に
おいては、モードレジスタセットコマンドＭＲＳと特定
のアドレスキーとが与えられており、さらに、特定のア
ドレス信号ビットＡ７が利用されている。しかしなが
ら、このテスト（動作）モードエントリのための動作モ
ード指示信号としては、テストモード指示とテスト内容
を特定する信号の組合せであればよく、テストモード指
示に用いられる信号としては、特にモードレジスタセッ
トコマンドＭＲＳおよびアドレス信号ビットＡ７に限定
されず、他の信号が用いられてもよい。

【００７７】

【発明の効果】以上のように、この発明に従えば、テス
トモード時、個別テストエントリ時に、スーパーＶＩＨ
条件（特定の電圧条件）を有効／無効状態にプログラム
可能としており、ユーザサイドでの実使用時にテストモ
ードへの誤エントリの可能性を抑制しつつ、効率的にテ
スト動作モードにエントリすることができ、テスト時間
を短縮することができ、応じて半導体集積回路装置のコ
ストを低減することができる。

【００７８】すなわち、特定のノードの電圧が第１の電
圧のとき活性化される特定モード指示信号を、強制的に
活性化する回路を設け、この特定モード指示信号と動作
モード指示信号とに従って、指定された動作を活性化す
るための制御信号を発生するように構成しており、特定
のノードを第１の電圧レベルに設定することなく所望の
動作モードを設定することができ、内部回路素子の破壊
を伴うことなくまた動作効率を低下させることなく容易
に所望の動作モードを指定することができる。

【００７９】この特定モード指示信号を強制する回路と
して、予め定められた第１の信号の組に応答して特定モ
ード指示信号を活性状態に設定する回路を設けることに
より、容易かつ正確に特定モード指示信号を活性化する
ことができる。

【００８０】また、この強制回路に、予め定められた第
２の信号の組に応答して特定モード指示信号を非活性化
する回路を設けることにより、容易に、動作モードに応
じて、この特定ノードの電圧条件を選択的に有効／無効
状態に設定することができ、使用状況に応じて、動作モ
ード設定条件を設定することができる。

【００８１】また、この強制回路に対し、特定モード指
示信号を印加することにより、この特定モード指示信号
の強制設定のために、第１の電圧条件が必要となり、こ
の強制設定のモードに誤って入るのを防止することがで
きる。

【００８２】この強制回路に、第２の信号の組に従って
特定モード指示信号を非活性状態に設定する回路を設け
ることにより、容易に、強制設定状態を解除して、特定
のノードの電圧条件に応じて動作モードを指定すること
ができる。

【００８３】また、この特定モード指示信号に少なくと
も応答して強制回路および制御信号発生回路をイネーブ
ルすることにより、この主モード検出回路の制御の下
に、特定の動作モードに対する電圧条件を有効／無効状
態を設定することができ、誤って、強制設定モードに入
るのを防止することができる。

【００８４】また、この第１の電圧が、通常電圧レベル
よりも高いスーパーＶＩＨ条件の電圧のとき、内部電圧
が高くても、不必要に高い電圧を印加する必要がなく、
また、テスト装置が高電圧を発生することが要求され
ず、また電圧変化も生じさせることもなく、容易に、テ
スト動作モードにエントリすることができ、効率的にテ
ストを実行することができる。

【００８５】また、特定のノードの電圧条件に従って複
数のテストモードを指定するテストモード検出回路に対
し、この特定ノードの電圧条件を選択的に有効／無効の
状態に設定することにより、容易に、テスト動作モード
に対する条件を緩和することができ、効率的に個別テス
ト動作モードに入ることができる。

【００８６】また、このテストモード条件設定時に、条
件設定信号に従って特定のノードの電圧が所定電圧レベ
ル以上に設定された状態に強制的に設定することによ
り、スーパーＶＩＨ条件時において、高電圧ＳＶＩＨを
印加する必要がなく、効率的に所望のテスト動作モード
にエントリすることができる。

【００８７】また、この特定ノードの電圧レベルを検出
するレベル検出回路の出力信号を強制的に所定電圧レベ
ル以上検出状態に設定することにより、容易にかつ確実
に、テスト動作モードに対する電圧条件を緩和すること
ができる。

【００８８】またこのテスト条件設定回路も、この所定
電圧以上の電位レベルの信号を含むテスト条件設定信号
に従って有効／無効状態に設定することにより、この有
効／無効状態設定のために、所定電圧レベル以上の条件
が必要となり、誤って有効／無効状態に設定するのを防
止することができ、被試験装置の信頼性が改善される。
また、正確にテストを行なうことができる。

【００８９】また、特定ノードの電圧レベルを検出する
レベル検出回路の出力信号と所定の信号とを条件設定信
号として利用して、特定のノードの電圧条件の有効／無
効を設定することにより、容易かつ正確にこの特定ノー
ドの電圧条件の有効／無効状態を設定することができ
る。

【００９０】また、複数のテスト動作モードがテストモ
ード動作時にシリアルに設定される場合、高電圧設定後
のテストモードに対し、選択的に特定ノードの電圧条件
を緩和することにより、信頼性を損なうことなくかつ効
率的に所望のテスト動作モードにエントリし、シリアル
なテストモード設定を効率的に行なってテスト時間を短
縮することができる。

【００９１】また、特定ノードの電圧条件を設定する回
路を、複数のテストの所定数のテストモードに共通に配
置することにより、回路規模を増大させることなく、容
易に特定ノードの電圧条件の有効／無効を設定すること
ができる。

【図面の簡単な説明】

【図１】 この発明に従うテストモード制御回路の構成
の一例を示す図である。

【図２】 この発明の実施の形態１に従う強制回路の構
成の一例を示す図である。

【図３】 この発明の実施の形態１におけるシリアルテ
ストエントリシーケンスを示す図である。

【図４】 この発明の実施の形態１に従うテスト制御回
路のテストエントリに関連する部分の構成を概略的に示
す図である。

【図５】 この発明の実施の形態１の変更例の構成を示
す図である。

【図６】 この発明の実施の形態２に従う強制回路の構
成の一例を示す図である。

【図７】 この発明の実施の形態２におけるシリアルテ
ストエントリのシーケンスの一例を示す図である。

【図８】 従来のＤＲＡＭの全体の構成を概略的に示す
図である。

【図９】 図８に示すモード設定回路の構成を概略的に
示す図である。

【図１０】 従来のシリアルテストエントリのシーケン
スの一例を示す図である。

【図１１】 従来のシリアルテストエントリにおけるＳ
ＶＩＨ条件を示す図である。

【符号の説明】

１，２，７，８，２７ ＮＡＮＤ回路、３ ＮＯＲ回
路、５ 強制回路、６セット／リセットフリップフロッ
プ、１１ テストモードエントリ検出回路、１３ アド
レスキーデコード回路、２０ ＯＲ回路、１２０ モー
ド設定回路、１２１ レベル検出回路、１２２ ＭＲＳ
検出回路、１２３ アドレスキー検出回路、１２５，１
２５ａ−１２５ｎ テスト制御回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 特定ノードの電圧が第１の電圧のとき特
   定モード指示信号を活性化するためのモード検出回路、 前記モード検出回路の出力信号と動作モード指示信号と
   に応答して、前記動作モード指示信号が指定する動作を
   活性化するための制御信号を生成するための制御信号発
   生回路、および前記特定モード指示信号を強制的に活性
   化するための強制回路を備える、半導体装置。
2. 【請求項２】 前記強制回路は、 前記モード検出回路の出力に結合され、予め定められた
   第１の信号の組に応答して前記特定モード指示信号を活
   性状態に設定するための回路を含む、請求項１記載の半
   導体装置。
3. 【請求項３】 前記強制回路は、さらに、 前記モード検出回路の出力に結合され、予め定められた
   第２の信号の組に応答して、前記特定モード指示信号を
   非活性化するための回路を含む、請求項２記載の半導体
   装置。
4. 【請求項４】 前記強制回路は、 前記モード検出回路の出力信号を含む予め定められた第
   １の信号の組に応答して前記特定モード指示信号を活性
   状態に設定して前記制御回路へ印加する回路を備える、
   請求項１記載の半導体装置。
5. 【請求項５】 前記強制回路は、さらに、予め定められ
   た第２の信号の組に応答して前記特定モード指示信号を
   非活性状態に設定するための回路を備える、請求項４記
   載の半導体装置。
6. 【請求項６】 少なくとも前記特定モード指示信号の活
   性化に応答して前記強制回路および前記制御回路をイネ
   ーブルするための主モード検出回路をさらに備える、請
   求項１記載の半導体装置。
7. 【請求項７】 前記第１の電圧は、通常動作時に前記特
   定ノードに印加される電圧のレベルよりも高いレベルの
   電圧である、請求項１記載の半導体装置。
8. 【請求項８】 複数のテストモードで動作可能な半導体
   装置であって、 特定のノードの電圧が所定電圧レベル以上のときに外部
   からのテストモード指示信号が指定するテストモードを
   指定する内部信号を発生するためのテストモード検出回
   路、および前記特定のノードの電圧条件を前記複数のテ
   ストモードに対し選択的に有効および無効のいずれかの
   状態に設定するためのテスト条件設定回路を備える、半
   導体装置。
9. 【請求項９】 前記テスト条件設定回路は、前記複数の
   テストモードに対応して設けられ、条件設定信号に応答
   して前記特定のノードが前記所定電圧レベル以上に設定
   された状態に強制的に設定するための条件プログラム回
   路を含む、請求項８記載の半導体装置。
10. 【請求項１０】 前記テストモード検出回路は、前記特
    定のノードが前記所定電圧レベル以上に設定されたか否
    かを判定するレベル検出回路を含み、 前記テスト条件設定回路は、前記条件設定信号に従っ
    て、前記レベル検出回路の出力信号を強制的に所定電圧
    レベル以上検出状態に設定するための回路を含む、請求
    項８記載の半導体装置。
11. 【請求項１１】 前記テスト条件設定回路は、 前記所定電圧以上の電位レベルの信号を含むテスト条件
    設定信号に応答して、前記複数のテストモードに対する
    前記特定のノードの電圧レベルを有効または無効状態に
    設定するための回路を含む、請求項８記載の半導体装
    置。
12. 【請求項１２】 前記テストモード検出回路は、前記特
    定のノードが前記所定電圧レベル以上にあるか否かを検
    出するためのレベル検出回路を含み、 前記テスト条件設定回路は、前記レベル検出回路の出力
    信号と所定の信号とを前記条件設定信号として受けて、
    前記複数のテストモードに対する前記特定のノードの電
    圧条件の有効／無効を設定するための回路を含む、請求
    項８記載の半導体装置。
13. 【請求項１３】 前記複数のテストモードは、テストモ
    ード動作時にシリアルに設定され、前記テスト条件設定
    回路は、前記シリアルに設定されるテストモードの設定
    条件に対し前記特定のノードの電圧条件を選択的に有効
    ／無効状態に設定する、請求項８記載の半導体装置。
14. 【請求項１４】 前記テスト条件設定回路は、前記複数
    のテストモードの予め定められた複数のテストモードに
    共通に設けられ、前記予め定められた複数のテストモー
    ドに対し共通に前記電圧条件の有効／無効を設定するた
    めのプログラム回路を含む、請求項８記載の半導体装
    置。