JP2002175035A - Timing generating circuit for display device, active matrix type display device, and portable terminal - Google Patents
Timing generating circuit for display device, active matrix type display device, and portable terminalInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、表示装置用タイミ
ング発生回路、アクティブマトリクス型表示装置および
携帯端末に関し、特にアクティブマトリクス型表示装置
の駆動系を制御するための各種のタイミングパルスを発
生するタイミング発生回路、このタイミング発生回路を
搭載したアクティブマトリクス型表示装置およびこの表
示装置を表示部として用いた携帯端末に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing generation circuit for a display device, an active matrix type display device and a portable terminal, and more particularly to a timing for generating various timing pulses for controlling a drive system of the active matrix type display device. The present invention relates to a generation circuit, an active matrix display device equipped with the timing generation circuit, and a mobile terminal using the display device as a display unit.
【0002】[0002]
【従来の技術】近年、携帯電話機やPDA(Personal Di
gital Assistants)などの携帯端末の普及がめざまし
い。これら携帯端末の急速な普及の要因の一つとして、
その出力表示部として搭載されている液晶表示装置が挙
げられる。その理由は、液晶表示装置が原理的に駆動す
るための電力を要しない特性を持ち、低消費電力の表示
デバイスであるためである。2. Description of the Related Art In recent years, portable telephones and PDAs (Personal Digital
gital Assistants) and other mobile terminals have become remarkably popular. One of the factors behind the rapid spread of these mobile devices is that
There is a liquid crystal display device mounted as the output display unit. The reason is that the liquid crystal display device has a characteristic that does not require power for driving in principle, and is a display device with low power consumption.
【0003】この液晶表示装置など、画素がマトリクス
状に配置され、これら画素の各々を駆動する構成の表示
装置には、各画素を行単位で選択する垂直駆動系と、こ
の垂直駆動系によって選択された行の各画素に情報を書
き込む水平駆動系とが設けられている。そして、これら
駆動系では、その駆動制御のために各種のタイミングパ
ルスが用いられることになる。[0003] In a display device such as this liquid crystal display device in which pixels are arranged in a matrix and each of these pixels is driven, a vertical drive system for selecting each pixel in a row unit and a vertical drive system for selecting each pixel in a row are used. And a horizontal drive system for writing information to each pixel of the selected row. In these drive systems, various timing pulses are used for drive control.
【0004】これらのタイミングパルスは、タイミング
発生回路において、専用のタイミング信号作成用カウン
タ回路などを用いて、水平同期信号HD、垂直同期信号
VDおよびマスタークロック信号MCKに基づいて適当
なタイミングで発生される。これらタイミングパルスを
発生するタイミング発生回路は、従来、表示エリア部が
形成される基板とは別基板である単結晶シリコン基板上
に形成されていた。[0004] These timing pulses are generated at appropriate timings in a timing generation circuit using a dedicated timing signal generation counter circuit or the like based on the horizontal synchronization signal HD, the vertical synchronization signal VD, and the master clock signal MCK. You. Conventionally, a timing generating circuit for generating these timing pulses is formed on a single crystal silicon substrate which is a separate substrate from the substrate on which the display area is formed.
【0005】[0005]
【発明が解決しようとする課題】上述したように、液晶
表示装置に代表される表示装置において、表示駆動のた
めの種々のタイミング信号を発生するタイミング発生回
路を、表示エリア部が形成される基板とは別の基板上に
形成したのでは、セットを構成する部品点数が増えると
ともに、それぞれ別々のプロセスで作成しなければなら
ないため、セットの小型化、低コスト化の妨げになると
いう問題があった。As described above, in a display device typified by a liquid crystal display device, a timing generation circuit for generating various timing signals for display driving is provided on a substrate on which a display area is formed. If they are formed on a different substrate, the number of components that make up the set increases, and they must be created in separate processes, which hinders downsizing and cost reduction of the set. Was.
【0006】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、セットの小型化、低
コスト化に寄与し得る表示装置用タイミング発生回路、
このタイミング発生回路を搭載したアクティブマトリク
ス型表示装置およびこの表示装置を表示部として用いた
携帯端末を提供することにある。The present invention has been made in view of the above problems, and has as its object to provide a timing generating circuit for a display device which can contribute to downsizing and cost reduction of a set.
An object of the present invention is to provide an active matrix type display device equipped with the timing generation circuit and a portable terminal using the display device as a display unit.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明では、電気光学素子を有する画素がマトリク
ス状に配置されてなる表示エリア部と、この表示エリア
部の各画素を行単位で選択する垂直駆動回路と、この垂
直駆動回路によって選択された行の各画素に対して画像
信号を供給する水平駆動回路とを備えたアクティブマト
リクス型表示装置において、タイミング発生回路が、垂
直駆動回路および水平駆動回路の少なくとも一方で生成
されるタイミング情報を基にこれら駆動回路の少なくと
も一方で用いるタイミング信号を生成する構成となって
いる。そして、このタイミング発生回路を搭載したアク
ティブマトリクス型表示装置は、携帯端末の表示部とし
て用いられる。In order to achieve the above object, according to the present invention, there is provided a display area in which pixels having electro-optical elements are arranged in a matrix, and each pixel in the display area is divided into rows. In the active matrix type display device having a vertical drive circuit selected in step (a) and a horizontal drive circuit for supplying an image signal to each pixel in a row selected by the vertical drive circuit, the timing generation circuit includes a vertical drive circuit. And a timing signal used for at least one of these drive circuits based on timing information generated for at least one of the horizontal drive circuit. An active matrix display device equipped with this timing generation circuit is used as a display unit of a portable terminal.
【0008】上記構成のタイミング発生回路、これを搭
載したアクティブマトリクス型表示装置あるいはこれを
用いた携帯端末において、垂直駆動回路および水平駆動
回路の少なくとも一方で生成されるタイミング情報を基
にタイミング信号を生成するということは、垂直駆動回
路および水平駆動回路の少なくとも一方の回路の一部を
タイミング信号の生成に兼用することである。したがっ
て、その兼用する回路分だけタイミング発生回路の回路
構成を簡略化できる。In the timing generating circuit having the above configuration, an active matrix type display device having the same or a portable terminal using the same, a timing signal is generated based on timing information generated by at least one of a vertical driving circuit and a horizontal driving circuit. The generation means that a part of at least one of the vertical drive circuit and the horizontal drive circuit is also used for generating the timing signal. Therefore, the circuit configuration of the timing generation circuit can be simplified by the amount of the circuit that also serves as the circuit.
【0009】[0009]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は、本発明に係
る表示装置の構成例を示す概略構成図である。ここで
は、例えば、各画素の電気光学素子として液晶セルを用
いたアクティブマトリクス型液晶表示装置に適用した場
合を例に採って説明するものとする。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic configuration diagram illustrating a configuration example of a display device according to the present invention. Here, for example, a case where the present invention is applied to an active matrix type liquid crystal display device using a liquid crystal cell as an electro-optical element of each pixel will be described.
【0010】図1において、透明絶縁基板、例えばガラ
ス基板11上には、液晶セルを含む画素がマトリクス状
に多数配置されてなる表示エリア部12、上下一対のH
ドライバ(水平駆動回路)13U,13DおよびVドラ
イバ(垂直駆動回路)14とともに、Hドライバ13
U,13DやVドライバ14を駆動するための各種のタ
イミングパルスを発生するタイミング発生回路15が集
積されている。ガラス基板11は、能動素子(例えば、
トランジスタ)を含む多数の画素回路がマトリクス状に
配置形成される第1の基板と、この第1の基板と所定の
間隙をもって対向して配置される第2の基板とによって
構成される。そして、これら第1,第2の基板間に液晶
が封入される。In FIG. 1, on a transparent insulating substrate, for example, a glass substrate 11, a display area section 12 in which a large number of pixels including liquid crystal cells are arranged in a matrix, and a pair of upper and lower H
The driver (horizontal drive circuit) 13U, 13D and the V driver (vertical drive circuit) 14 together with the H driver 13
A timing generation circuit 15 for generating various timing pulses for driving the U, 13D and V drivers 14 is integrated. The glass substrate 11 has an active element (for example,
Transistors) are composed of a first substrate on which a large number of pixel circuits including transistors are arranged in a matrix, and a second substrate disposed opposite to the first substrate with a predetermined gap. Then, a liquid crystal is sealed between the first and second substrates.
【0011】図2に、表示エリア部12の具体的な構成
の一例を示す。ここでは、図面の簡略化のために、3行
(n−1行〜n+1行)4列(m−2列〜m+1列)の
画素配列の場合を例に採って示している。図2におい
て、表示エリア部12には、垂直走査ライン…,21n
−1,21n,21n+1,…と、データライン…,2
2m−2,22m−1,22m,22m+1,…とがマ
トリクス状に配線され、それらの交点部分に単位画素2
3が配置されている。FIG. 2 shows an example of a specific configuration of the display area section 12. Here, for simplification of the drawing, a case of a pixel array of three rows (n-1 to n + 1 rows) and four columns (m-2 to m + 1 columns) is shown as an example. In FIG. 2, the display area section 12 includes vertical scanning lines.
-1, 21n, 21n + 1,..., Data lines.
, 2m-2, 22m-1, 22m, 22m + 1,... Are arranged in a matrix, and a unit pixel 2
3 are arranged.
【0012】単位画素23は、画素トランジスタである
薄膜トランジスタTFT、液晶セルLCおよび保持容量
Csを有する構成となっている。ここで、液晶セルLC
は、薄膜トランジスタTFTで形成される画素電極(一
方の電極)とこれに対向して形成される対向電極(他方
の電極)との間で発生する容量を意味する。The unit pixel 23 has a configuration including a thin film transistor TFT as a pixel transistor, a liquid crystal cell LC, and a storage capacitor Cs. Here, the liquid crystal cell LC
Means a capacitance generated between a pixel electrode (one electrode) formed by the thin film transistor TFT and a counter electrode (the other electrode) formed opposite thereto.
【0013】薄膜トランジスタTFTは、ゲート電極が
垂直走査ライン…,21n−1,21n,21n+1,
…に接続され、ソース電極がデータライン…,22m−
2,22m−1,22m,22m+1,…に接続されて
いる。液晶セルLCは、画素電極が薄膜トランジスタT
FTのドレイン電極に接続され、対向電極が共通ライン
24に接続されている。保持容量Csは、薄膜トランジ
スタTFTのドレイン電極と共通ライン24との間に接
続されている。共通ライン24には、所定の直流電圧が
コモン電圧Vcomとして与えられる。In the thin film transistor TFT, the gate electrodes have vertical scanning lines..., 21n-1, 21, n, 21n + 1,
, And the source electrode is connected to the data line.
2, 22m-1, 22m, 22m + 1,... In the liquid crystal cell LC, the pixel electrode is a thin film transistor T
The FT is connected to the drain electrode, and the counter electrode is connected to the common line 24. The storage capacitor Cs is connected between the drain electrode of the thin film transistor TFT and the common line 24. A predetermined DC voltage is supplied to the common line 24 as a common voltage Vcom.
【0014】垂直走査ライン…,21n−1,21n,
21n+1,…の各一端は、図1に示すVドライバ14
の対応する行の各出力端にそれぞれ接続される。Vドラ
イバ14は、例えばシフトレジスタによって構成され、
垂直転送クロックVCK(図示せず)に同期して順次垂
直選択パルスを発生して垂直走査ライン…,21n−
1,21n,21n+1,…に与えることによって垂直
走査を行う。Vertical scanning lines..., 21n-1, 21n,
21n + 1 are connected to the V driver 14 shown in FIG.
Is connected to each output terminal of the corresponding row. The V driver 14 is constituted by, for example, a shift register.
A vertical selection pulse is sequentially generated in synchronization with a vertical transfer clock VCK (not shown) to generate vertical scanning lines.
, 21n, 21n + 1,... To perform vertical scanning.
【0015】一方、表示エリア部12において、例え
ば、奇数番目のデータライン…,22m−1,22m+
1,…の各一端が図1に示すHドライバ13Uの対応す
る列の各出力端に、偶数番目のデータライン…,22m
−2,22m,…の各他端が図1に示すHドライバ13
Dの対応する列の各出力端にそれぞれ接続される。Hド
ライバ13U,13Dの具体的な構成の一例を図3に示
す。On the other hand, in the display area section 12, for example, odd-numbered data lines..., 22m-1, 22m +
, 22m are connected to the respective output ends of the corresponding columns of the H driver 13U shown in FIG.
The other end of −2, 22 m,... Is the H driver 13 shown in FIG.
D is connected to each output terminal of the corresponding column. FIG. 3 shows an example of a specific configuration of the H drivers 13U and 13D.
【0016】図3に示すように、Hドライバ13Uは、
シフトレジスタ25U、サンプリングラッチ回路(デー
タ信号入力回路)26U、線順次化ラッチ回路27Uお
よびDA変換回路28Uを有する構成となっている。シ
フトレジスタ25Uは、水平転送クロックHCK(図示
せず)に同期して各転送段から順次シフトパルスを出力
することによって水平走査を行う。サンプリングラッチ
回路26Uは、シフトレジスタ25Uから与えられるシ
フトパルスに応答して、入力される所定ビットのディジ
タル画像データを点順次にてサンプリングしてラッチす
る。As shown in FIG. 3, the H driver 13U includes:
The configuration includes a shift register 25U, a sampling latch circuit (data signal input circuit) 26U, a line sequential latch circuit 27U, and a DA conversion circuit 28U. The shift register 25U performs horizontal scanning by sequentially outputting a shift pulse from each transfer stage in synchronization with a horizontal transfer clock HCK (not shown). The sampling latch circuit 26U responds to a shift pulse given from the shift register 25U, and samples and latches input digital image data of predetermined bits in a dot-sequential manner.
【0017】線順次化ラッチ回路27Uは、サンプリン
グラッチ回路26Uで点順次にてラッチされたディジタ
ル画像データを1ライン単位で再度ラッチすることによ
って線順次化し、この1ライン分のディジタル画像デー
タを一斉に出力する。DA変換回路28Uは例えば基準
電圧選択型の回路構成をとり、線順次化ラッチ回路27
Uから出力される1ライン分のディジタル画像データを
アナログ画像信号に変換して先述した画素エリア部12
のデータライン…,22m−2,22m−1,22m,
22m+1,…に与える。The line-sequentializing latch circuit 27U re-latches the digital image data latched in the dot-sequential manner by the sampling latch circuit 26U line by line, thereby line-sequentially converting the digital image data for one line. Output to The DA conversion circuit 28U has, for example, a circuit configuration of a reference voltage selection type, and has a line-sequentialization latch circuit 27.
The digital image data for one line output from the U is converted into an analog image signal, and the pixel area 12 described above is converted.
, 22m-2, 22m-1, 22m,
22m + 1, ....
【0018】下側のHドライバ13Dについても、上側
のHドライバ13Uと全く同様に、シフトレジスタ25
D、サンプリングラッチ回路26D、線順次化ラッチ回
路27DおよびDA変換回路28Dを有する構成となっ
ている。なお、本例に係る液晶表示装置では、表示エリ
ア部12の上下にHドライバ13U,13Dを配する構
成を採ったが、これに限定されるものではなく、上下の
いずれか一方のみに配する構成を採ることも可能であ
る。The lower H driver 13D also has a shift register 25 just like the upper H driver 13U.
D, a sampling latch circuit 26D, a line sequential latch circuit 27D, and a DA conversion circuit 28D. In the liquid crystal display device according to the present example, the H drivers 13U and 13D are arranged above and below the display area 12, but the present invention is not limited to this. It is also possible to adopt a configuration.
【0019】図1および図3から明らかなように、タイ
ミング発生回路15についても、Hドライバ13U,1
3DおよびVドライバ14と同様に、表示エリア部12
と共に同一のガラス基板11上に集積される。ここで、
例えば表示エリア部12の上下にHドライバ13U,1
3Dを配する構成を採る液晶表示装置の場合には、Hド
ライバ13U,13Dが搭載されていない辺の額縁エリ
ア(表示エリア部12の周辺エリア)にタイミング発生
回路15を搭載するのが好ましい。As is clear from FIGS. 1 and 3, the timing generation circuit 15 also has the H drivers 13U, 1
Similar to the 3D and V driver 14, the display area 12
And are integrated on the same glass substrate 11. here,
For example, H drivers 13U, 1 above and below the display area 12
In the case of a liquid crystal display device having a configuration in which 3D is provided, it is preferable to mount the timing generation circuit 15 in a frame area on the side where the H drivers 13U and 13D are not mounted (peripheral area of the display area section 12).
【0020】何故ならば、Hドライバ13U,13D
は、上述した如くVドライバ14に比べて構成要素が多
く、その回路面積が非常に大きくなる場合が多いことか
ら、Hドライバ13U,13Dが搭載されていない辺の
額縁エリアに搭載することで、有効画面率(ガラス基板
11に対する有効エリア部12の面積率)を低下させる
ことなく、タイミング発生回路15を表示エリア部12
と同一のガラス基板11上に集積することができるから
である。The reason is that the H drivers 13U, 13D
As described above, since the number of components is larger than that of the V driver 14 and the circuit area is often very large as described above, the H driver 13U or 13D is mounted in a frame area on the side where the H driver 13U or 13D is not mounted. Without reducing the effective screen ratio (the ratio of the effective area 12 to the glass substrate 11), the timing generation circuit 15
This is because they can be integrated on the same glass substrate 11.
【0021】なお、本例に係る液晶表示装置において
は、Hドライバ13U,13Dが搭載されていない辺の
額縁エリアの一方側にはVドライバ14が集積されてい
ることから、その反対側の辺の額縁エリアにタイミング
発生回路15を集積する構成を採っている。In the liquid crystal display device according to the present embodiment, the V driver 14 is integrated on one side of the frame area on the side where the H drivers 13U and 13D are not mounted. The timing generation circuit 15 is integrated in the frame area.
【0022】また、タイミング発生回路15の集積に際
しては、表示エリア部12の各画素トランジスタとして
薄膜トランジスタTFTを用いていることから、タイミ
ング発生回路15を構成するトランジスタとしても薄膜
トランジスタを用い、少なくともこれらトランジスタ回
路を表示エリア部12と同一プロセスを用いて作成する
ことにより、その製造が容易になるとともに、低コスト
にて実現できる。When the timing generation circuit 15 is integrated, a thin film transistor TFT is used as each pixel transistor of the display area section 12. Therefore, a thin film transistor is also used as a transistor constituting the timing generation circuit 15, and at least these transistor circuits are used. Is manufactured using the same process as that of the display area section 12, the manufacture thereof becomes easy, and it can be realized at low cost.
【0023】薄膜トランジスタについては、近年の性能
向上や消費電力の低下に伴って集積化が容易になってい
るのが現状である。したがって、タイミング発生回路1
5、特に少なくともトランジスタ回路を表示エリア部1
2の画素トランジスタと同じ薄膜トランジスタを用いて
同一のガラス基板11上に同一プロセスにて一体的に形
成することにより、製造プロセスの簡略化に伴う低コス
ト化、さらには集積化に伴う薄型化、コンパクト化を図
ることができる。At present, integration of thin film transistors has been facilitated with the recent improvement in performance and reduction in power consumption. Therefore, the timing generation circuit 1
5, in particular, at least a transistor circuit
By using the same thin film transistor as the two pixel transistors and integrally forming them on the same glass substrate 11 by the same process, the cost can be reduced due to the simplification of the manufacturing process, and further, the thickness can be reduced due to the integration, and the compactness can be achieved. Can be achieved.
【0024】なお、ここでは、アクティブマトリクス型
液晶表示装置に適用した場合を例に採って説明したが、
これに限定されるものではなく、エレクトロルミネッセ
ンス(EL)素子を各画素の電気光学素子として用いた
EL表示装置などの他のアクティブマトリクス型表示装
置にも同様に適用可能である。Here, the case where the present invention is applied to an active matrix type liquid crystal display device has been described as an example.
The present invention is not limited to this, and can be similarly applied to other active matrix display devices such as an EL display device using an electroluminescence (EL) element as an electro-optical element of each pixel.
【0025】図4は、タイミング発生回路15を備えた
本発明の一実施形態に係るアクティブマトリクス型表示
装置の構成例を示すブロック図である。ここでは、図面
の簡略化のために、上側のHドライバ13Uのみを示し
ているが、下側のHドライバ13Dとの関係についても
上側のHドライバ13Uと同様である。FIG. 4 is a block diagram showing an example of the configuration of an active matrix type display device having a timing generation circuit 15 according to an embodiment of the present invention. Here, for simplification of the drawing, only the upper H driver 13U is shown, but the relationship with the lower H driver 13D is the same as that of the upper H driver 13U.
【0026】タイミング発生回路15は、外部から与え
られる水平同期信号HD、垂直同期信号VDおよびマス
タークロックMCKを入力とし、これらを基準にして先
ず、Hドライバ13Uのシフトレジスタ25Uに与える
水平スタートパルスHSTおよび水平転送パルスHC
K、並びにVドライバ14のシフトレジスタ29に与え
る垂直スタートパルスVSTおよび垂直転送パルスVC
Kを発生する。The timing generation circuit 15 receives a horizontal synchronization signal HD, a vertical synchronization signal VD, and a master clock MCK supplied from the outside, and based on these, first, a horizontal start pulse HST supplied to the shift register 25U of the H driver 13U. And horizontal transfer pulse HC
K, and a vertical start pulse VST and a vertical transfer pulse VC applied to the shift register 29 of the V driver 14.
Generate K.
【0027】ここで、水平スタートパルスHSTは水平
同期信号HDの発生後所定時間経過後に発生するパルス
信号であり、水平転送パルスHCKはマスタークロック
MCKを例えば分周することによって得られるパルス信
号である。また、垂直スタートパルスVSTは、垂直同
期信号VDの発生後所定時間経過後に発生するパルス信
号であり、垂直転送パルスVCKは水平転送パルスHC
Kを例えば分周することによって得られるパルス信号で
ある。Here, the horizontal start pulse HST is a pulse signal generated after a lapse of a predetermined time after the generation of the horizontal synchronizing signal HD, and the horizontal transfer pulse HCK is a pulse signal obtained by dividing the master clock MCK, for example. . The vertical start pulse VST is a pulse signal generated after a predetermined time has elapsed after the generation of the vertical synchronization signal VD, and the vertical transfer pulse VCK is a horizontal transfer pulse HC.
This is a pulse signal obtained by dividing K, for example.
【0028】したがって、タイミング発生回路15にお
いて、水平同期信号HD、垂直同期信号VDおよびマス
タークロックMCKを基準にして、水平スタートパルス
HST、水平転送パルスHCK、垂直スタートパルスV
STおよび垂直転送パルスVCKを生成するための回路
としては、数段の簡単なカウンタ回路で実現できること
になる。Therefore, in the timing generation circuit 15, the horizontal start pulse HST, the horizontal transfer pulse HCK, the vertical start pulse VCK, and the horizontal synchronizing signal HD, the vertical synchronizing signal VD, and the master clock MCK are used as references.
A circuit for generating the ST and the vertical transfer pulse VCK can be realized by a simple counter circuit having several stages.
【0029】タイミング発生回路15はさらに、Hドラ
イバ13Uのシフトレジスタ25Uの適当な転送段から
得られるタイミングデータおよびVドライバ14のシフ
トレジスタ29の適当な転送段から得られるタイミング
データ(タイミング情報)をも入力とし、これらタイミ
ングデータを基にして、Hドライバ13Uで用いるタイ
ミングパルスや、Vドライバ14で用いるタイミングパ
ルスをも発生する構成となっている。The timing generation circuit 15 further outputs timing data obtained from an appropriate transfer stage of the shift register 25U of the H driver 13U and timing data (timing information) obtained from an appropriate transfer stage of the shift register 29 of the V driver 14. Also, a timing pulse used by the H driver 13U and a timing pulse used by the V driver 14 are generated based on these timing data.
【0030】ここで、Hドライバ13Uで用いるタイミ
ングパルスとしては、一例として、図3に示す線順次化
ラッチ回路27Uで用いるラッチ制御パルスが挙げられ
る。ただし、これに限られるものではない。一方、Vド
ライバ14で用いるタイミングパルスとしては、一例と
して、表示エリア部12の垂直方向のある期間だけ表示
を行う部分表示モードのときにその表示期間を特定する
ための表示期間制御パルスが挙げられる。ただし、これ
に限られるものではない。The timing pulse used in the H driver 13U is, for example, a latch control pulse used in the line sequential latch circuit 27U shown in FIG. However, it is not limited to this. On the other hand, the timing pulse used in the V driver 14 is, for example, a display period control pulse for specifying the display period in the partial display mode in which display is performed only during a certain period in the vertical direction of the display area unit 12. . However, it is not limited to this.
【0031】図5は、タイミング発生回路15の具体的
な構成例を示すブロック図である。ここでは、タイミン
グ発生回路15がHドライバ13Uのシフトレジスタ2
5Uから与えられるタイミングデータに基づいて、線順
次化ラッチ回路27Uで用いるラッチ制御パルスを発生
する場合を例に採って説明するものとする。FIG. 5 is a block diagram showing a specific configuration example of the timing generation circuit 15. As shown in FIG. Here, the timing generation circuit 15 is the shift register 2 of the H driver 13U.
A case where a latch control pulse used in the line sequential latch circuit 27U is generated based on timing data given from 5U will be described as an example.
【0032】図5において、先ず、Hドライバ13Uの
シフトレジスタ25Uは、表示エリア部12における水
平画素数N以上のM段のD型フリップフロップ(以下、
DFFと記す)31−1〜31−Mによって構成されて
いる。かかる構成のシフトレジスタ25Uは、水平スタ
ートパルスHSTが与えられると、水平転送パルスHC
Kに同期してシフト動作を行う。その結果、DFF31
−1〜31−Mの各Q出力端からは、水平転送パルスH
CKに同期して順次パルス(タイミング情報)が出力さ
れる。In FIG. 5, first, a shift register 25U of the H driver 13U is provided with an M-stage D-type flip-flop (hereinafter, referred to as N-number of horizontal pixels in the display area section 12).
DFF) 31-1 to 31-M. When the horizontal start pulse HST is supplied, the shift register 25U having such a configuration transfers the horizontal transfer pulse HC.
The shift operation is performed in synchronization with K. As a result, the DFF 31
−1 to 31-M, the horizontal transfer pulse H
Pulses (timing information) are sequentially output in synchronization with CK.
【0033】これらDFF31−1〜31−Mの各Q出
力パルスは、サンプリングパルスとしてサンプリングラ
ッチ回路26Uに順次与えられる。また、DFF31−
1〜31−Mの各Q出力パルスのうち、適当な転送段の
Q出力パルス、ここでは一例として、1段目のDFF3
1−1のQ出力パルスAと、M−1段目のDFF31−
M−1のQ出力パルスBとがタイミング発生回路15に
供給される。Each of the Q output pulses of the DFFs 31-1 to 31-M is sequentially supplied to the sampling latch circuit 26U as a sampling pulse. DFF31-
Q output pulses of an appropriate transfer stage among the Q output pulses of 1 to 31-M, here, as an example, the first stage DFF3
1-1, the Q output pulse A and the M-1 stage DFF 31-
The Q output pulse B of M−1 is supplied to the timing generation circuit 15.
【0034】タイミング発生回路15において、ラッチ
制御パルスを発生するためのラッチ制御パルス発生回路
32は、例えばDFF33およびバッファ34からなる
構成となっている。DFF33は、シフトレジスタ25
Uから供給される1段目のDFF31−1のQ出力パル
スAをクロック(CK)入力、M−1段目のDFF31
−M−1のQ出力パルスBをクリア(CLR)入力と
し、自身の反転Q出力をデータ(D)入力としている。In the timing generation circuit 15, a latch control pulse generation circuit 32 for generating a latch control pulse has, for example, a configuration including a DFF 33 and a buffer. The DFF 33 includes a shift register 25
A clock (CK) is input to the Q output pulse A of the first stage DFF 31-1 supplied from U, and the M-1 stage DFF 31
The -M-1 Q output pulse B is used as a clear (CLR) input, and its own inverted Q output is used as a data (D) input.
【0035】これにより、図6のタイミングチャートか
ら明らかなように、DFF31−1のQ出力パルスAの
立ち上がりタイミングからDFF31−M−1のQ出力
パルスBの立ち上がりタイミングまでの期間において
“H”レベル(高レベル)となるパルスが、DFF33
のQ出力端からバッファ34を介してラッチ制御パルス
Cとして得られる。As a result, as is apparent from the timing chart of FIG. 6, the "H" level is maintained during the period from the rising timing of the Q output pulse A of the DFF 31-1 to the rising timing of the Q output pulse B of the DFF 31-M-1. (High level) pulse is the DFF 33
As a latch control pulse C via the buffer 34 from the Q output terminal of
【0036】上述したように、表示装置用のタイミング
発生回路15において、Hドライバ13U,13DやV
ドライバ14で用いるタイミングパルスの生成に、Hド
ライバ13U,13Dのシフトレジスタ25U,25D
やVドライバ14のシフトレジスタ29を兼用し、これ
らシフトレジスタから得られるタイミングデータを基に
タイミングパルスを生成するようにしたことにより、カ
ウンタ回路などの専用の回路が不要になり、回路構成を
簡略化できるため、セットの小型化、低コスト化、さら
には低消費電力化が可能になる。As described above, in the timing generator 15 for the display device, the H drivers 13U, 13D and V
For generating the timing pulse used in the driver 14, the shift registers 25U and 25D of the H drivers 13U and 13D are used.
And the shift register 29 of the V driver 14 are used, and the timing pulse is generated based on the timing data obtained from these shift registers. This eliminates the need for a dedicated circuit such as a counter circuit and simplifies the circuit configuration. Therefore, the set can be reduced in size, cost and power consumption can be reduced.
【0037】特に、タイミング発生回路15をHドライ
バ13U,13DやVドライバ14と同様に、表示エリ
ア部12と共に同一のガラス基板11上に一体的に形成
した場合には、タイミング発生回路15の回路構成が極
めて簡単であり、消費電力も低いことから、ディスプレ
イの狭額縁化、低コスト化、さらには低消費電力化が可
能になる。In particular, when the timing generation circuit 15 is integrally formed on the same glass substrate 11 together with the display area section 12 similarly to the H drivers 13U, 13D and the V driver 14, the circuit of the timing generation circuit 15 Since the configuration is extremely simple and the power consumption is low, the frame of the display can be narrowed, the cost can be reduced, and the power consumption can be reduced.
【0038】なお、上記実施形態では、水平同期信号H
D、垂直同期信号VDおよびマスタークロックMCKを
基に水平スタートパルスHST、水平転送パルスHC
K、垂直スタートパルスVSTおよび垂直転送パルスV
CKを発生するための回路部分についても、ガラス基板
11上に一体形成するとしたが、この回路部分について
はガラス基板11とは別基板上に形成するようにしても
良い。なぜならば、先述したように、上記の回路部分に
ついては簡単なカウンタ回路で実現できることから、別
基板上に形成したとしても、周辺回路の構成がそれ程複
雑化することはないからである。In the above embodiment, the horizontal synchronizing signal H
D, a horizontal start pulse HST and a horizontal transfer pulse HC based on the vertical synchronization signal VD and the master clock MCK.
K, vertical start pulse VST and vertical transfer pulse V
Although the circuit portion for generating CK is also integrally formed on the glass substrate 11, this circuit portion may be formed on a substrate different from the glass substrate 11. This is because, as described above, since the above circuit portion can be realized by a simple counter circuit, even if it is formed on another substrate, the configuration of the peripheral circuit is not so complicated.
【0039】また、上記実施形態では、Hドライバ13
U,13DやVドライバ14がシフトレジスタを用いた
構成の場合を前提とした説明したが、シフトレジスタを
用いた場合に限られるものではなく、Hドライバ13
U,13DやVドライバ14におけるアドレス制御を行
い、かつ、タイミングデータを生成するためのカウント
動作を行うものであれば、それぞれ別なタイプのカウン
タ回路を用いた構成の場合にも同様に適用可能である。In the above embodiment, the H driver 13
Although the description has been made on the assumption that the U, 13D and V drivers 14 have a configuration using a shift register, the present invention is not limited to the case where a shift register is used.
If the U, 13D or V driver 14 performs address control and performs a count operation for generating timing data, it can be similarly applied to a configuration using a different type of counter circuit. It is.
【0040】図7は、タイミング発生回路15を備えた
本発明の他の実施形態に係るアクティブマトリクス型表
示装置の構成例を示すブロック図であり、図中、図4と
同等部分には同一符号を付して示している。ここでも、
図面の簡略化のために、上側のHドライバ13Uのみを
示しているが、下側のHドライバ13Dとの関係につい
ても上側のHドライバ13Uと同様である。FIG. 7 is a block diagram showing an example of the configuration of an active matrix type display device according to another embodiment of the present invention provided with a timing generation circuit 15. In FIG. Are attached. even here,
For simplification of the drawing, only the upper H driver 13U is shown, but the relationship with the lower H driver 13D is the same as that of the upper H driver 13U.
【0041】本実施形態に係るアクティブマトリクス型
表示装置では、タイミング発生回路15に加えて電源回
路16を備え、この電源回路16についても、タイミン
グ発生回路15と同様に、表示エリア部12と共に同一
のガラス基板11上に一体的に形成した構成を採ってい
る。The active matrix type display device according to the present embodiment includes a power supply circuit 16 in addition to the timing generation circuit 15, and this power supply circuit 16 is the same as the timing generation circuit 15 together with the display area section 12. It has a configuration integrally formed on a glass substrate 11.
【0042】電源回路16は、例えばチャージポンプ型
の電源電圧変換回路(DC−DCコンバータ)からな
り、外部から与えられる単一の直流電源電圧VCCを電
圧値の異なる複数種類の直流電圧に変換し、これら直流
電圧をHドライバ13U,13DやVドライバ14など
に与える。そして、本実施形態においては、タイミング
発生回路15は、この電源回路16で用いるタイミング
パルスをも発生する構成を採っている。The power supply circuit 16 is composed of, for example, a charge pump type power supply voltage conversion circuit (DC-DC converter), and converts a single externally supplied DC power supply voltage VCC into a plurality of types of DC voltages having different voltage values. These DC voltages are supplied to H drivers 13U and 13D, V driver 14, and the like. In the present embodiment, the timing generation circuit 15 is configured to also generate a timing pulse used in the power supply circuit 16.
【0043】電源回路16の具体的な構成について説明
する。ここでは、電源回路16として例えばチャージポ
ンプ型の電源電圧変換回路を用いる場合を例に採って説
明するものとする。The specific configuration of the power supply circuit 16 will be described. Here, a case where a charge pump type power supply voltage conversion circuit is used as the power supply circuit 16 will be described as an example.
【0044】図8は、チャージポンプ型の電源電圧変換
回路の構成例を示す回路図であり、(A)は負電圧発生
タイプを、(B)は昇圧タイプをそれぞれ示している。
このチャージポンプ型電源電圧変換回路に対してはタイ
ミング発生回路15から、スイッチング動作を行うため
のクロックパルスやクランプ動作を行うためのクランプ
用パルスがタイミングパルスとして与えられることにな
る。FIGS. 8A and 8B are circuit diagrams showing a configuration example of a charge pump type power supply voltage conversion circuit. FIG. 8A shows a negative voltage generation type, and FIG. 8B shows a step-up type.
A clock pulse for performing a switching operation and a clamping pulse for performing a clamping operation are supplied as timing pulses to the charge pump type power supply voltage conversion circuit from the timing generation circuit 15.
【0045】図8において、単一の直流電源電圧VCC
を与える電源とグランド(GND)との間には、PchM
OSトランジスタQp11とNchMOSトランジスタQ
n11とが直列に接続され、かつ各ゲートが共通に接続
されてCMOSインバータ36を構成している。このC
MOSインバータ36のゲート共通接続点には、タイミ
ング発生回路15から供給されるタイミングパルスがス
イッチングパルスとして印加される。In FIG. 8, a single DC power supply voltage VCC
PchM between the power supply and ground (GND)
OS transistor Qp11 and NchMOS transistor Q
n11 are connected in series, and each gate is connected in common to form a CMOS inverter 36. This C
A timing pulse supplied from the timing generation circuit 15 is applied as a switching pulse to a gate common connection point of the MOS inverter 36.
【0046】CMOSインバータ36のドレイン共通接
続点(ノードB)には、コンデンサC11の一端が接続
されている。コンデンサC11の他端には、NchMOS
トランジスタQn12のドレインおよびPMOSトラン
ジスタQp12のソースがそれぞれ接続されている。N
chMOSトランジスタQn12のソースとグランドとの
間には、負荷コンデンサC12が接続されている。One end of a capacitor C11 is connected to a common drain connection point (node B) of the CMOS inverter 36. The other end of the capacitor C11 has an NchMOS
The drain of the transistor Qn12 and the source of the PMOS transistor Qp12 are respectively connected. N
A load capacitor C12 is connected between the source of the chMOS transistor Qn12 and the ground.
【0047】CMOSインバータ36のゲート共通接続
点には、コンデンサC13の一端が接続されている。コ
ンデンサC13の他端には、ダイオードD11のアノー
ドが接続されている。コンデンサC13の他端にはさら
に、NchMOSトランジスタQn12およびPchMOS
トランジスタQp12の各ゲートがそれぞれ接続されて
いる。PchMOSトランジスタQp12のドレインは接
地されている。One end of the capacitor C13 is connected to a common connection point of the gates of the CMOS inverter 36. The other end of the capacitor C13 is connected to the anode of the diode D11. The other end of the capacitor C13 further includes an NchMOS transistor Qn12 and a PchMOS
Each gate of the transistor Qp12 is connected to each other. The drain of PchMOS transistor Qp12 is grounded.
【0048】コンデンサC13の他端とグランドとの間
には、PchMOSトランジスタQp13が接続されてい
る。このPchMOSトランジスタQp13のゲートに
は、タイミング発生回路15から供給されるタイミング
パルス、即ちクランプ用パルスがレベルシフト回路37
でレベルシフトされて与えられる。これらPchMOSト
ランジスタQp13およびレベルシフト回路37は、ス
イッチングトランジスタ(NchMOSトランジスタQn
12およびPchMOSトランジスタQp12)のスイッ
チングパルス電圧をクランプするクランプ回路を構成し
ている。A PchMOS transistor Qp13 is connected between the other end of the capacitor C13 and the ground. A timing pulse supplied from the timing generation circuit 15, that is, a clamping pulse is supplied to the gate of the PchMOS transistor Qp13 by the level shift circuit 37.
Is given by a level shift. The PchMOS transistor Qp13 and the level shift circuit 37 include a switching transistor (NchMOS transistor Qn).
12 and a clamping circuit for clamping the switching pulse voltage of the PchMOS transistor Qp12).
【0049】このクランプ回路において、レベルシフト
回路37は、本電源電圧変換回路に入力される電源電圧
VCCを正側回路電源、負荷コンデンサC12の両端か
ら導出される本回路の出力電圧Voutを負側回路電源
とし、タイミング発生回路15から供給される振幅VC
C−0[V]のクランプ用パルスを、振幅VCC−Vo
ut[V]のクランプ用パルスにレベルシフトしてPch
MOSトランジスタQp13のゲートに与える。これに
より、PchMOSトランジスタQp13のスイッチング
動作がより確実に行われることになる。In this clamp circuit, the level shift circuit 37 converts the power supply voltage VCC input to the present power supply voltage conversion circuit into a positive circuit power supply and the output voltage Vout of this circuit derived from both ends of the load capacitor C12 into a negative side. The amplitude VC supplied from the timing generation circuit 15 as a circuit power supply
The clamp pulse of C-0 [V] is applied to the amplitude VCC-Vo.
ut [V] to Pch
This is applied to the gate of MOS transistor Qp13. Thereby, the switching operation of the PchMOS transistor Qp13 is performed more reliably.
【0050】次に、上記構成の負電圧発生タイプのチャ
ージポンプ型電源電圧変換回路における回路動作につい
て、図9(A)のタイミングチャートを用いて説明す
る。なお、図9(A)のタイミングチャートには、図8
(A)の回路におけるノードA〜Gの各信号波形A〜G
を示している。Next, the circuit operation of the negative voltage generation type charge pump type power supply voltage conversion circuit having the above configuration will be described with reference to the timing chart of FIG. Note that the timing chart of FIG.
Signal waveforms A to G at nodes A to G in the circuit of FIG.
Is shown.
【0051】電源投入時(起動時)には、タイミング発
生回路15から供給されるスイッチングパルスに基づく
コンデンサC13の出力電位、即ちノードDの電位は、
先ずダイオードD11によって、負側の回路電源電位で
あるグランド(GND)レベルからダイオードD11の
しきい値電圧Vth分だけレベルシフトした電位に
“H”レベルクランプされる。At power-on (at startup), the output potential of the capacitor C13 based on the switching pulse supplied from the timing generation circuit 15, that is, the potential of the node D is:
First, the diode D11 clamps the “H” level to a potential shifted from the ground (GND) level, which is the negative circuit power supply potential, by the threshold voltage Vth of the diode D11.
【0052】そして、スイッチングパルスが“L”レベ
ル(0V)のときは、PchMOSトランジスタQp1
1,Qp12がオン状態となるため、コンデンサC11
が充電される。このとき、NchMOSトランジスタQn
11がオフ状態にあるため、ノードBの電位がVCCレ
ベルとなる。次いで、スイッチングパルスが“H”レベ
ル(VCC)になると、NchMOSトランジスタQn1
1,Qn12がオン状態となり、ノードBの電位がグラ
ンドレベル(0V)になるため、ノードCの電位が−V
CCレベルとなる。このノードCの電位がそのままNch
MOSトランジスタQn12を通して出力電圧Vout
(=−VCC)となる。When the switching pulse is at the "L" level (0 V), the P-channel MOS transistor Qp1
1 and Qp12 are turned on, so that the capacitor C11
Is charged. At this time, the Nch MOS transistor Qn
Since 11 is in the off state, the potential of the node B becomes the VCC level. Next, when the switching pulse becomes “H” level (VCC), the NchMOS transistor Qn1
1 and Qn12 are turned on, and the potential of the node B becomes the ground level (0 V).
It becomes CC level. The potential of this node C remains unchanged for Nch
Output voltage Vout through MOS transistor Qn12
(= −VCC).
【0053】次に、出力電圧Voutがある程度立ち上
がると(起動プロセス終了時)、クランプパルス用のレ
ベルシフト回路37が動作を始める。このレベルシフト
回路37が動作し始めると、タイミング発生回路15か
ら供給される振幅VCC−0[V]のクランプ用パルス
は、当該レベルシフト回路37において、振幅VCC−
Vout[V]のクランプ用パルスにレベルシフトさ
れ、しかる後PchMOSトランジスタQp13のゲート
に印加される。Next, when the output voltage Vout rises to some extent (at the end of the starting process), the clamp pulse level shift circuit 37 starts operating. When the level shift circuit 37 starts operating, the clamp pulse having the amplitude VCC-0 [V] supplied from the timing generation circuit 15 is supplied to the level shift circuit 37 by the amplitude VCC-V.
The level is shifted to a clamping pulse of Vout [V], and then applied to the gate of the PchMOS transistor Qp13.
【0054】このとき、クランプ用パルスの“L”レベ
ルが出力電圧Vout、即ち−VCCであるため、Pch
MOSトランジスタQp13が確実にオン状態となる。
これにより、ノードDの電位は、グランドレベルからダ
イオードD11のしきい値電圧Vth分だけレベルシフ
トした電位ではなく、グランドレベル(負側の回路電源
電位)にクランプされる。これにより、以降のポンピン
グ動作において、特にPchMOSトランジスタQp12
に対して十分な駆動電圧が得られる。At this time, since the “L” level of the clamping pulse is the output voltage Vout, ie, −VCC, the Pch
MOS transistor Qp13 is reliably turned on.
As a result, the potential of the node D is clamped to the ground level (negative circuit power supply potential) instead of the potential shifted from the ground level by the threshold voltage Vth of the diode D11. Thereby, in the subsequent pumping operation, in particular, the PchMOS transistor Qp12
, A sufficient driving voltage can be obtained.
【0055】上記構成のチャージポンプ型電源電圧変換
回路では、その出力部に設けられたスイッチ素子(Nch
MOSトランジスタQn12およびPchMOSトランジ
スタQp12)に対する制御パルス(スイッチングパル
ス)電圧を、本回路の起動時には先ずダイオードD11
によるクランプ、起動プロセス終了後はPchMOSトラ
ンジスタQp13およびレベルシフト回路37からなる
クランプ回路によるクランプ、というように2段階に分
けてクランプする動作が行われるため、特にPchMOS
トランジスタQp12に対して十分な駆動電圧をとるこ
とができる。In the charge pump type power supply voltage conversion circuit having the above configuration, the switch element (Nch
A control pulse (switching pulse) voltage for the MOS transistor Qn12 and the PchMOS transistor Qp12) is first supplied to the diode D11 when the circuit is started.
, And after the start-up process, the clamping operation is performed in two stages, such as clamping by a clamping circuit including the PchMOS transistor Qp13 and the level shift circuit 37.
A sufficient drive voltage can be obtained for the transistor Qp12.
【0056】これにより、PchMOSトランジスタQp
12において十分なスイッチング電流が得られるように
なるため、安定したDC−DC変換動作が行えるように
なるとともに、変換効率を向上させることができる。特
に、PchMOSトランジスタQp12のトランジスタサ
イズを大きくしなくても、十分なスイッチング電流が得
られるため、小面積の回路規模にて電流容量の大きな電
源電圧変換回路を実現できる。その効果は、しきい値V
thが大きいトランジスタ、例えば薄膜トランジスタを
用いた場合に特に大きい。Thus, the PchMOS transistor Qp
12, a sufficient switching current can be obtained, so that a stable DC-DC conversion operation can be performed and the conversion efficiency can be improved. In particular, since a sufficient switching current can be obtained without increasing the transistor size of the PchMOS transistor Qp12, a power supply voltage conversion circuit with a large current capacity and a small circuit scale can be realized. The effect is the threshold V
This is particularly large when a transistor having a large th, for example, a thin film transistor is used.
【0057】図8(B)に示す昇圧タイプのDDコンバ
ータにおいても、基本的な回路構成および回路動作は同
じである。The booster DD converter shown in FIG. 8B has the same basic circuit configuration and circuit operation.
【0058】すなわち、図8(B)において、スイッチ
ングトランジスタおよびクランプ用トランジスタ(MO
SトランジスタQp14,Qn14,Qn13)が、図
8(A)の回路のMOSトランジスタQn12,Qp1
2,Qp13と逆導電型となるとともに、ダイオードD
11がコンデンサC11の他端と電源(VCC)との間
に接続され、かつレベルシフト回路37が本回路の出力
電圧Voutを正側回路電源とし、グランドレベルを負
側回路電源とした構成となっており、この点が図8
(A)の回路と構成上相違するのみである。That is, in FIG. 8B, the switching transistor and the clamping transistor (MO
The S transistors Qp14, Qn14, Qn13) are the MOS transistors Qn12, Qp1 of the circuit of FIG.
2, Qp13 and the diode D
11 is connected between the other end of the capacitor C11 and the power supply (VCC), and the level shift circuit 37 uses the output voltage Vout of this circuit as a positive circuit power supply and the ground level as a negative circuit power supply. Figure 8
The only difference from the circuit of FIG.
【0059】回路動作上においても、基本的には、図8
(A)の回路と全く同じである。異なるのは、スイッチ
ングパルス電圧(制御パルス電圧)が起動時に先ずダイ
オードクランプされ、起動プロセス終了時にVCCレベ
ル(正側の回路電源電位)にクランプされ、また出力電
圧Voutとして電源電圧VCCの2倍の電圧値2×V
CCが導出される点だけである。図9(B)に、図8
(B)の回路におけるノードA〜Gの各信号波形A〜G
のタイミングチャートを示す。In terms of circuit operation, basically, FIG.
This is exactly the same as the circuit of FIG. The difference is that the switching pulse voltage (control pulse voltage) is first diode-clamped at startup, clamped to the VCC level (positive circuit power supply potential) at the end of the startup process, and output voltage Vout is twice the power supply voltage VCC. Voltage value 2 × V
Only the point from which the CC is derived. FIG.
Signal waveforms A to G at nodes A to G in the circuit of FIG.
3 shows a timing chart.
【0060】以上述べたチャージポンプ型の電源電圧変
換回路の回路構成は一例に過ぎず、チャージポンプ回路
の回路構成としては種々の改変が可能であり、上記の回
路構成例に限定されるものではない。The circuit configuration of the power supply voltage conversion circuit of the charge pump type described above is merely an example, and various modifications can be made to the circuit configuration of the charge pump circuit, and are not limited to the above-described circuit configuration example. Absent.
【0061】なお、上記各実施形態では、タイミング発
生回路15で発生するタイミングパルスとして、Hドラ
イバ13U,13Dのラッチ回路27U,27Dで用い
るラッチ制御パルスと、チャージポンプ型電源電圧変換
回路からなる電源回路16で用いるスイッチングパルス
およびクランプ用パルスを例に挙げたが、これらに限ら
れるものではない。In each of the above embodiments, as the timing pulse generated by the timing generation circuit 15, the latch control pulse used in the latch circuits 27U and 27D of the H drivers 13U and 13D and the power supply composed of a charge pump type power supply voltage conversion circuit Although the switching pulse and the clamping pulse used in the circuit 16 have been described as examples, the invention is not limited thereto.
【0062】一例として、Vドライバ14が、出力イネ
ーブルパルスが与えられることによって走査パルスを出
力する出力イネーブル回路を有する構成をとる場合に
は、その出力イネーブル回路で用いる出力イネーブルパ
ルスや、あるいは表示装置が省電力モードの一態様であ
る表示エリア部の一部の領域にのみ情報を表示する一部
画面表示モードを選択的にとる構成の場合には、その一
部画面表示モードの制御信号(コントロールパルス)な
どであっても良い。As an example, when the V driver 14 has a configuration having an output enable circuit that outputs a scan pulse when an output enable pulse is supplied, an output enable pulse used in the output enable circuit or a display device is used. Has a configuration in which a partial screen display mode for displaying information only in a partial area of the display area, which is one mode of the power saving mode, is selectively used. Pulse).
【0063】また、上記各実施形態に係るアクティブマ
トリクス型表示装置は、パーソナルコンピュータ、ワー
ドプロセッサ等のOA機器やテレビジョン受像機などの
ディスプレイとして用いられる外、特に装置本体の小型
化、コンパクト化が進められている携帯電話機やPDA
などの携帯端末の表示部として用いて好適なものであ
る。The active matrix type display device according to each of the above-described embodiments is used not only as a display for OA equipment such as a personal computer and a word processor, but also for a display such as a television receiver. Mobile phones and PDAs
It is suitable for use as a display unit of a portable terminal such as a portable terminal.
【0064】図10は、本発明が適用される携帯端末、
例えば携帯電話機の構成の概略を示す外観図である。FIG. 10 shows a portable terminal to which the present invention is applied,
FIG. 1 is an external view schematically illustrating a configuration of a mobile phone, for example.
【0065】本例に係る携帯電話機は、装置筐体41の
前面側に、スピーカ部42、表示部43、操作部44お
よびマイク部45が上部側から順に配置された構成とな
っている。かかる構成の携帯電話機において、表示部4
3には例えば液晶表示装置が用いられ、この液晶表示装
置として、先述した各実施形態に係るアクティブマトリ
クス型液晶表示装置が用いられる。The portable telephone according to the present embodiment has a configuration in which a speaker section 42, a display section 43, an operation section 44, and a microphone section 45 are arranged in order from the upper side on the front side of an apparatus housing 41. In the mobile phone having such a configuration, the display unit 4
For example, a liquid crystal display device 3 is used as the liquid crystal display device 3, and the active matrix liquid crystal display device according to each of the above-described embodiments is used as the liquid crystal display device.
【0066】このように、携帯電話機などの携帯端末に
おいて、先述した各実施形態に係るアクティブマトリク
ス型液晶表示装置を表示部43として用いることによ
り、当該液晶表示装置に搭載されるタイミング発生回路
の回路構成が簡単で、表示装置の小型化、低コスト化、
さらには低消費電力化を図ることができるため、端末本
体の小型化、低コスト化、さらには低消費電力化が可能
となる。As described above, in a portable terminal such as a portable telephone, by using the active matrix type liquid crystal display device according to each of the above-described embodiments as the display section 43, a circuit of a timing generation circuit mounted on the liquid crystal display device is used. The configuration is simple, the size of the display device is reduced, the cost is reduced,
Further, power consumption can be reduced, so that the terminal body can be reduced in size, cost can be reduced, and power consumption can be reduced.
【0067】[0067]
【発明の効果】以上説明したように、本発明によれば、
タイミング発生回路、これを搭載したアクティブマトリ
クス型表示装置あるいはこれを表示部として用いた携帯
端末において、垂直駆動回路および水平駆動回路の少な
くとも一方で生成されるタイミング情報を基に、垂直駆
動回路および水平駆動回路の少なくとも一方で用いるタ
イミング信号を生成するようにしたことにより、垂直駆
動回路および水平駆動回路の少なくとも一方の回路の一
部をタイミング信号の生成に兼用できる分だけ回路構成
を簡略化できるため、セットの小型化、低コスト化、さ
らには低消費電力化が可能になる。As described above, according to the present invention,
In a timing generation circuit, an active matrix display device equipped with the same, or a portable terminal using the same as a display unit, a vertical drive circuit and a horizontal drive circuit are generated based on timing information generated by at least one of a vertical drive circuit and a horizontal drive circuit. Since the timing signal used for at least one of the driving circuits is generated, a circuit configuration can be simplified by a part of at least one of the vertical driving circuit and the horizontal driving circuit that can be used for generating the timing signal. Thus, it is possible to reduce the size, cost, and power consumption of the set.
【図1】本発明に係るアクティブマトリクス型表示装置
の構成例を示す概略構成図である。FIG. 1 is a schematic configuration diagram showing a configuration example of an active matrix display device according to the present invention.
【図2】液晶表示装置の表示エリア部の構成例を示す回
路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a display area of a liquid crystal display device.
【図3】Hドライバの具体的な構成の一例を示すブロッ
ク図である。FIG. 3 is a block diagram illustrating an example of a specific configuration of an H driver.
【図4】本発明の一実施形態に係るアクティブマトリク
ス型表示装置の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of an active matrix display device according to an embodiment of the present invention.
【図5】タイミング発生回路の具体的な構成の一例を示
すブロック図である。FIG. 5 is a block diagram illustrating an example of a specific configuration of a timing generation circuit.
【図6】タイミング発生回路の動作説明のためのタイミ
ングチャートである。FIG. 6 is a timing chart for explaining the operation of the timing generation circuit.
【図7】本発明の他の実施形態に係るアクティブマトリ
クス型表示装置の構成例を示すブロック図である。FIG. 7 is a block diagram illustrating a configuration example of an active matrix display device according to another embodiment of the present invention.
【図8】チャージポンプ型電源電圧変換回路の構成例を
示す回路図であり、(A)は負電圧発生タイプを、
(B)は昇圧タイプをそれぞれ示している。FIG. 8 is a circuit diagram showing a configuration example of a charge pump type power supply voltage conversion circuit, where (A) shows a negative voltage generation type;
(B) shows the boost type.
【図9】チャージポンプ型電源電圧変換回路の回路動作
を説明するためのタイミングチャートであり、(A)は
負電圧発生タイプの場合を、(B)は昇圧タイプの場合
をそれぞれ示している。9A and 9B are timing charts for explaining the circuit operation of the charge pump type power supply voltage conversion circuit, where FIG. 9A shows a case of a negative voltage generation type, and FIG. 9B shows a case of a step-up type.
【図10】本発明に係る携帯端末である携帯電話機の構
成の概略を示す外観図である。FIG. 10 is an external view schematically showing a configuration of a mobile phone which is a mobile terminal according to the present invention.
11…ガラス基板、12…表示エリア部、13U,13
D…Hドライバ(水平駆動回路)、14…Vドライバ
(垂直駆動回路)、15…タイミング発生回路、16…
電源回路、23…単位画素、25U,25D,29…シ
フトレジスタ、31−1〜31−M,32…ラッチ制御
パルス発生回路、33…D型フリップフロップ(DF
F)11: glass substrate, 12: display area, 13U, 13
D: H driver (horizontal drive circuit), 14: V driver (vertical drive circuit), 15: timing generation circuit, 16:
Power supply circuit, 23: unit pixel, 25U, 25D, 29: shift register, 31-1 to 31-M, 32: latch control pulse generation circuit, 33: D-type flip-flop (DF
F)
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Claims (14)
状に配置されてなる表示エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆動
回路と、 前記垂直駆動回路によって選択された行の各画素に対し
て画像信号を供給する水平駆動回路とを備えたアクティ
ブマトリクス型表示装置に用いるタイミング発生回路で
あって、 前記垂直駆動回路および前記水平駆動回路の少なくとも
一方で生成されるタイミング情報を基に前記垂直駆動回
路および前記水平駆動回路の少なくとも一方で用いるタ
イミング信号を発生することを特徴とする表示装置用タ
イミング発生回路。1. A display area in which pixels having an electro-optical element are arranged in a matrix, a vertical drive circuit for selecting each pixel in the display area on a row-by-row basis, and a vertical drive circuit selected by the vertical drive circuit. A timing generation circuit used in an active matrix display device including a horizontal drive circuit that supplies an image signal to each pixel in a row, wherein a timing generated by at least one of the vertical drive circuit and the horizontal drive circuit A timing generating circuit for a display device, wherein a timing signal used for at least one of the vertical driving circuit and the horizontal driving circuit is generated based on information.
状に配置されてなる表示エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆動
回路と、 前記垂直駆動回路によって選択された行の各画素に対し
て画像信号を供給する水平駆動回路と、 前記垂直駆動回路および前記水平駆動回路の少なくとも
一方で生成されるタイミング情報を基に前記垂直駆動回
路および前記水平駆動回路の少なくとも一方で用いるタ
イミング信号を発生するタイミング発生回路と を備えたことを特徴とするアクティブマトリクス型表示
装置。2. A display area section in which pixels having electro-optical elements are arranged in a matrix, a vertical drive circuit for selecting each pixel of the display area section on a row-by-row basis, and a vertical drive circuit selected by the vertical drive circuit. A horizontal drive circuit that supplies an image signal to each pixel in a row; and at least one of the vertical drive circuit and the horizontal drive circuit based on timing information generated by at least one of the vertical drive circuit and the horizontal drive circuit And a timing generating circuit for generating a timing signal used in the active matrix display device.
路の少なくとも一方は、アドレス制御を行いかつタイミ
ングデータを生成するためのカウント動作を行うシフト
レジスタもしくはカウンタ回路を有し、 前記タイミング発生回路は、前記シフトレジスタもしく
は前記カウンタ回路で生成される前記タイミングデータ
に基づいて前記タイミング信号を発生することを特徴と
する請求項2記載のアクティブマトリクス型表示装置。3. At least one of the vertical drive circuit and the horizontal drive circuit has a shift register or a counter circuit that performs address control and performs a count operation for generating timing data. 3. The active matrix display device according to claim 2, wherein the timing signal is generated based on the timing data generated by the shift register or the counter circuit.
いかつタイミングデータを生成するためのカウント動作
を行うシフトレジスタもしくはカウンタ回路と、前記シ
フトレジスタもしくは前記カウンタ回路から順次出力さ
れるタイミングデータに基づいて前記表示エリア部に表
示する映像信号をラッチするラッチ回路とを有し、 前記タイミング発生回路は、前記シフトレジスタもしく
は前記カウンタ回路で生成される前記タイミングデータ
の一部を用いて前記ラッチ回路のラッチ制御パルスを発
生することを特徴とする請求項3記載のアクティブマト
リクス型表示装置。4. The horizontal drive circuit according to claim 1, further comprising: a shift register or a counter circuit for performing address control and performing a count operation for generating timing data; and a timing data sequentially output from the shift register or the counter circuit. A latch circuit for latching a video signal to be displayed in the display area section, wherein the timing generation circuit uses a part of the timing data generated by the shift register or the counter circuit to operate the latch circuit. 4. The active matrix type display device according to claim 3, wherein a latch control pulse is generated.
ルスが与えられることによって走査パルスを出力する出
力イネーブル回路を有し、 前記タイミング発生回路は、前記水平駆動回路のシフト
レジスタもしくはカウンタ回路から順次出力されるタイ
ミングデータに基づいて前記出力イネーブルパルスを発
生することを特徴とする請求項3記載のアクティブマト
リクス型表示装置。5. The vertical drive circuit has an output enable circuit that outputs a scan pulse when an output enable pulse is supplied, and the timing generation circuit sequentially outputs from a shift register or a counter circuit of the horizontal drive circuit. 4. The active matrix display device according to claim 3, wherein the output enable pulse is generated based on the timing data.
報を表示する一部画面表示モードを選択的にとり、 前記タイミング発生回路は、前記水平駆動回路のシフト
レジスタもしくはカウンタ回路から順次出力されるタイ
ミングデータに基づいて前記一部画面表示モードの制御
信号を発生することを特徴とする請求項3記載のアクテ
ィブマトリクス型表示装置。6. A partial screen display mode for displaying information only in a partial area of the display area portion, wherein the timing generation circuit is sequentially output from a shift register or a counter circuit of the horizontal drive circuit. 4. The active matrix display device according to claim 3, wherein the control signal for the partial screen display mode is generated based on the timing data.
を特徴とする請求項2記載のアクティブマトリクス型表
示装置。7. The active matrix type display device according to claim 2, wherein said electro-optical element is a liquid crystal cell.
センス素子であることを特徴とする請求項2記載のアク
ティブマトリクス型表示装置。8. The active matrix display device according to claim 2, wherein said electro-optical element is an electroluminescence element.
記電気光学素子を駆動する能動素子が薄膜トランジスタ
からなり、 前記タイミング発生回路を構成する少なくともトランジ
スタ回路は、薄膜トランジスタにより前記表示エリア部
と同一基板上に一体的に形成されることを特徴とする請
求項2記載のアクティブマトリクス型表示装置。9. In each pixel of the display area, an active element for driving the electro-optical element is formed of a thin film transistor, and at least the transistor circuit forming the timing generation circuit is formed on the same substrate as the display area by the thin film transistor. The active matrix display device according to claim 2, wherein the active matrix display device is formed integrally with the display device.
種類の直流電圧に変換して少なくとも前記垂直駆動回路
および前記水平駆動回路に与える電源回路を有し、 前記タイミング発生回路は、前記電源回路で用いるタイ
ミング信号をも発生することを特徴とする請求項2記載
のアクティブマトリクス型表示装置。10. A power supply circuit for converting a single DC voltage into a plurality of types of DC voltages having different voltage values and applying the converted voltage to at least the vertical drive circuit and the horizontal drive circuit, 3. The active matrix display device according to claim 2, wherein a timing signal used in the circuit is also generated.
源電圧変換回路であり、 前記タイミング信号は前記チャージポンプ型電源電圧変
換回路で用いるスイッチングパルスであることを特徴と
する請求項10記載のアクティブマトリクス型表示装
置。11. The active matrix according to claim 10, wherein said power supply circuit is a charge pump type power supply voltage conversion circuit, and said timing signal is a switching pulse used in said charge pump type power supply voltage conversion circuit. Type display device.
なる表示エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆動
回路と、 前記垂直駆動回路によって選択された行の各画素に対し
て画像信号を供給する水平駆動回路と、 前記垂直駆動回路および前記水平駆動回路の少なくとも
一方で生成されるタイミング情報を基に前記垂直駆動回
路および前記水平駆動回路の少なくとも一方で用いるタ
イミング信号を発生するタイミング発生回路とを具備す
るアクティブマトリクス型表示装置を用いたことを特徴
とする携帯端末。12. A display area, in which pixels having electro-optical elements are arranged in a matrix as a display, a vertical drive circuit for selecting each pixel of the display area on a row-by-row basis, and the vertical drive circuit. A horizontal drive circuit that supplies an image signal to each pixel of a row selected by the vertical drive circuit and the horizontal drive circuit based on timing information generated by at least one of the vertical drive circuit and the horizontal drive circuit. A mobile terminal using an active matrix display device including a timing generation circuit for generating a timing signal used in at least one of the circuits.
は、前記電気光学素子として液晶セルを用いた液晶表示
装置であることを特徴とする請求項12記載の携帯端
末。13. The mobile terminal according to claim 12, wherein the active matrix display device is a liquid crystal display device using a liquid crystal cell as the electro-optical element.
は、前記電気光学素子としてエレクトロルミネッセンス
素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項12記載の携帯端末。14. The mobile terminal according to claim 12, wherein the active matrix display device is an electroluminescence display device using an electroluminescence element as the electro-optical element.
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