JP2002174670A - 半導体試験装置 - Google Patents
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Abstract
の格納更新を実用的に解消若しくは低減可能とするイベ
ントパルス発生部を備える半導体試験装置を提供する。 【解決手段】DUTの試験実施が複数の試験項目に分割
して順次実施される試験実施形態のとき、イベントパル
ス発生部は所定複数の試験項目が連続的に実施可能とす
るイベントパルス発生用のアドレス発生手段と格納メモ
リとを備える、半導体試験装置。
Description
タ部とアナログ系テスタ部とを備えてアナログ/デジタ
ル混在回路を内蔵する被試験デバイス(DUT)を試験
する半導体試験装置に関する。特に、ロジック系テスタ
部のパターン発生器に基づいてアナログ系テスタ部のア
ナログリソースへ所定のタイミングで供給するイベント
パルスの発生を行うイベントパルス発生部を備える半導
体試験装置に関する。
図4とを参照して説明する。尚、半導体試験装置は公知
であり技術的に良く知られている為、本願に係る要部を
除いてシステム全体の詳細説明を省略する。
ル・テストシステムがあり、この概念構成例を図1に示
す。ミックスド・シグナル・テストシステムは、被試験
デバイス(DUT)としてアナログ回路やデジタル回路
や高周波回路等を混在内蔵したDUTを試験可能とする
試験装置であって、その要部構成要素としては、テスト
ステーションと、ロジック系テスタ部FTUと、アナロ
グリソース700と、ロジック・シンクロナス・トリガ
LYNCと、イベント・マスタEMと、クロック・マス
タCMとを備えている。
係る信号の授受を担当するロジック系テスタ部である。
この要部構成要素としては、タイミング発生器TGと、
シーケンシャル・パターン発生器SQPGと、波形整形
器FCと、論理比較器DCとを備えていて、テスト・ス
テーション側のピンエレクトロニクスPEとパフォーマ
ンスボードPBとを介してDUTに接続される。
アナログ信号系に係る信号の授受を担当するアナログテ
スタ部であって、DUTのアナログ入出力ピンとの間で
授受を行う。アナログ信号としては、例えば周波数信号
であったり、高速なアナログ波形信号であったり、高精
度な電圧波形であったりする。これら多様なDUTの試
験形態に対応して、速度、分解能、あるいは測定目的別
に、多様な種類の信号印加リソース500や信号測定リ
ソース600を任意構成可能に備えていて、ピンエレク
トロニクスPEとパフォーマンスボードPBとを介して
所定に接続される。
ュールの一例としては、任意波形発生器AWG、シンセ
サイザSSG、高精度電圧発生器PVS、オーディオ帯
波形発生器AFG、ビデオ帯域任意波形発生器VFG、
その他がある。また、信号測定リソース600のアナロ
グ・モジュールの一例としては、デジタイザDGT、サ
ンプリング・デジタイザSDGT、高精度電圧測定器P
VM、取得メモリAQM、時間測定器TMU、オーディ
オ帯波形デジタイザAFD、ビデオ帯域波形デジタイザ
VFD、その他がある。これらアナログ・モジュールの
種類と装着台数については、標準装備、オプション装備
によって異なり、またシステム構成によっても異なって
くる。
/非同期関係の所望クロック周波数のクロック発生源で
あって、FTU側のTGからの同期用基準クロックに基
づいて、これに同期したクロックを発生したり、また内
部で独立した発振源を備えて非同期関係のクロックを発
生したり、また、パフォーマンスボードPB上からの外
部クロックに基づくクロックを発生したりすることがで
きる。更に、これらクロック源のクロックを所定に分周
した分周クロックも出力できる。これらに基づく複数の
マスタークロックCM1〜CMmを発生してイベント・
マスタEMへ供給する。
は、SQPG内のパターンメモリに基づく所望の試験パ
ターンを受けて、任意タイミングに所定の同期トリガ信
号を発生することが可能な、所定複数チャンネルのパル
ス発生源である。これは、FCとほぼ同様のパルス発生
機能を備えている。即ち、プログラム可能な任意のタイ
ミング遅延が可能で、且つプログラム可能な波形に整形
されたイベントパルス信号である同期パルスLY1〜L
Ymの発生源であり、これをイベント・マスタEMへ供
給する。このイベントパルス信号の主な用途は、上記信
号印加リソース500や信号測定リソース600の各ア
ナログ・モジュールに対して同期したタイミングのスタ
ート、ストップ、その他多様なイベント信号用として使
用される。
は、クロック信号やイベントパルス信号を所定に分配す
る装置であって、上記クロック・マスタCMからの複数
チャンネルのマスタークロックCM1〜CMmと、ロジ
ック・シンクロナス・トリガLYNCからの複数チャン
ネルの同期パルスLY1〜LYmとを受けて、信号印加
リソース500と信号測定リソース600の個々のアナ
ログ・モジュールへ、試験の実施に対応した所定のクロ
ック信号CLK1〜CLKnと、プログラム可能なイベ
ントパルスEV1〜EVnとして所望に分配供給する。
従って、ロジック系とアナログ系の同期関係を維持し、
あるいは非同期関係で試験実施することが可能である。
EMの内部構成図を示して説明する。この要部構成要素
は、マトリックスMTX1、MTX2と、マスクゲート
70と、マスクレジスタ80と、イベントパルス発生部
100とを備えている。
分配用であり、外部からの設定制御に基づいて各出力信
号線毎に個別に選択制御可能なセレクタであって、上記
クロック・マスタCMからの複数のマスタークロックC
M1〜CMmを受けて、アナログ・モジュールの対応す
るクロック入力端へ、所定に選択制御された結果のクロ
ック信号CLK1〜CLKnを供給する。尚、この選択
制御は、半導体試験装置が備える制御バスであるテスタ
バスを介してメインプログラム等から設定制御される。
信号の分配用であり、外部からの設定制御に基づいて各
出力信号線毎に個別に選択制御可能なセレクタであっ
て、上記LYNCからの複数の同期パルスLY1〜LY
mと、イベントパルス発生部100からの複数のイベン
トパルス100sとを受けて、アナログ・モジュールの
所定のイベントパルス入力端へ、所定に選択制御された
結果のイベントパルスEV1〜EVnを供給する。尚、
この選択制御も、テスタバスを介してメインプログラム
等から設定制御される。
70は、クロック出力を禁止する機能であって、出力端
から出力されるクロック信号CLK1〜CLKnを個別
に禁止可能としている。各チャンネルのクロックマスク
の設定も、テスタバスを介してメインプログラム等から
マスクレジスタ80へ設定することで行われる。
は、内部にメモリを備えて当該デバイスの試験項目に対
応してプログラム可能なイベントパルスを発生できる装
置である。図3にこの内部構成例を示して更に説明す
る。イベントパルス発生部100の要部構成要素は、図
3に示すように、イベントカウンタ10と、TAGメモ
リ20と、イベントメモリ30と、転送制御部90とを
備えている。
ト長のアドレス発生用のカウンタであって、シーケンシ
ャルに発生するカウントデータ10sを出力する。これ
は、LYNCから発生される同期パルスLY1を受ける
と、カウント動作状態に遷移し、以後はマスタークロッ
クCM1によってカウント値がゼロから昇順にカウント
アップを開始する。そして30ビットのカウント値がカ
ウントアップ完了すると、カウント値がゼロにリセット
されて停止状態に遷移する。また、デバイス試験プログ
ラムに基づいて発生するリセット信号RST1をテスタ
バスを介してリセット入力端で受けた場合にも、同様に
カウント値がゼロにリセットされて停止状態に遷移す
る。このイベントカウンタ10の出力である30ビット
のカウントデータ10sの中で、例えば下位12ビット
データ10s2はイベントメモリ30へ供給し、残りの
上位18ビットデータ10s1はTAGメモリ20へ供
給する。
ものであって、例えば256Kワード×6ビット幅のメ
モリを備える。そして、上記上位18ビットデータ10
s1をアドレス入力端で受けて、読み出しされた読出し
データを、18ビットアドレス空間の中で所望の6ビッ
トアドレス空間となるようにアドレス変換されたTAG
アドレス信号20sとして出力する。このメモリ内容の
更新は、例えば試験項目毎に一時終了状態にさせた後、
記憶装置(図示なし)から次の試験項目に対応する更新
データを書込むことで更新する。
ード×4ビット幅のメモリを備え、これに格納するデー
タ内容に基づき、複数4ビットのプログラム可能なイベ
ントパルス100sが任意タイミングで発生可能とする
メモリである。即ち、上記TAGアドレス信号20sを
アドレス入力端の上位アドレスで受け、上記下位12ビ
ットデータ10s2をアドレス入力端の下位アドレスで
受けて、これに基づくメモリアドレスの内容を読み出
し、読み出した4ビットのデータをイベントパルス10
0sとして図2に示すマトリックスMTX2へ供給す
る。これによれば、イベントメモリ30に格納するデー
タの内容を変更することで、比較的自由度の高いプログ
ラム可能なイベントパルス100sを発生して、所望の
アナログリソース700へ供給することができる。
の制御に基づき、上記TAGメモリ20とイベントメモ
リ30の両格納データを記憶装置等から読み出して転送
更新する。一例としては、試験項目毎にパターン発生を
終了させた後、記憶装置から次の試験項目で使用するデ
ータ群を読み出して転送更新する。
説明する。この図では試験項目1〜4を連続的に実行す
る簡素なシーケンス例とし、試験項目1(図4E参照)
と試験項目3(図4G参照)とは同一条件のイベントパ
ルス100sを発生する場合と仮定する。また、イベン
トパルス発生部100内の各メモリへは試験当初に予め
転送格納されているものとする。
ラムにおける試験項目1に対応するMEASステートメ
ント記述行の実行によって、図1に示すSQPGから所
定の試験パターンが発生され、前記試験パターンの一部
がLYNCを介してスタート用とする同期パルスLY1
を発生させ、これによってイベントカウンタ10がカウ
ント開始する。この結果、イベントメモリ30から所定
タイミングのイベントパルス100sが発生開始され
る。
ラムに基づいて発生されるリセット信号RST1により
イベントカウンタ10がリセットされて初期状態にな
る。更に、同時にSQPGから発生する試験パターンも
停止、若しくは一時停止状態にさせることになる。即
ち、デバイス試験を一時停止することとなる。
ータが記憶装置等から読み出されて上記TAGメモリ2
0とイベントメモリ30の内容が更新される。このメモ
リ転送の期間(図4A参照)は、例えば数十ミリ秒程度
かかる。従って、この期間はデバイス試験が行われない
のでスループットの低下要因となっている。図4Eに示
す試験実施期間は適用するクロック周波数によって異な
るが、例えば数ミリ秒〜数百ミリ秒である。従って、ス
ループットの観点からすれば、メモリ転送の期間は実用
上無視できない時間である。この点で、実用上の難点が
ある。
試験項目1を終了させる為の終了サイクルと、試験項目
2の開始をする為のイニシャライズ用の開始サイクルが
必要な場合が多くあり、例えば数百から数千サイクルも
の無用なアイドルサイクルが必要となる。前記に伴って
デバイス試験のスループットが更に低下してくる。この
点でも、実用上の難点がある。
4の実行は、上記と同様であるので説明を省略する。
尚、試験項目1と試験項目3とは同一の格納データであ
るものの、再度転送する必要性がある。この点でも、実
用上の難点がある。上述説明によれば、各試験項目毎に
対応する格納データを上記TAGメモリ20とイベント
メモリ30へ転送する必要がある。この結果、メモリ転
送の期間(図4A、B、C参照)の一時停止期間が必要
となる。この結果、デバイス試験のスループットが低下
する難点がある。
来技術においては、例えば試験項目毎にデバイス試験を
一時停止状態にし、TAGメモリ20とイベントメモリ
30へ次の試験項目に対応する格納データを転送する必
要性がある。これに伴い、前記メモリへの転送期間(図
4A、B、C参照)は一時停止状態になる。また、同一
の格納データであっても、再度転送する必要性がある。
これらのことは、デバイス試験のスループットが低下し
てくるので好ましくなく、実用上の難点となっている。
そこで、本発明が解決しようとする課題は、イベントパ
ルス発生部内に備える格納メモリへの格納更新を実用的
に解消若しくは低減可能とするイベントパルス発生部を
備える半導体試験装置を提供することである。
に、アナログ回路とロジック回路とを内蔵する被試験デ
バイスを試験対象とする半導体試験装置であって、前記
半導体試験装置にはロジック系テスタ部と、アナログテ
スタ部と、ロジック・シンクロナス・トリガLYNC
と、クロック・マスタCMと、イベント・マスタEMと
を備え、前記イベント・マスタEM内にはパターンメモ
リ形態で独立したイベントパルスが発生可能なイベント
パルス発生部を備える構成の半導体試験装置において、
DUTの試験実施が複数の試験項目に分割して順次実施
される試験実施形態のとき、上記イベントパルス発生部
は所定複数の試験項目が連続的に実施可能とするイベン
トパルス発生用のアドレス発生手段と格納メモリとを備
える、ことを特徴とする半導体試験装置である。上記発
明によれば、イベントパルス発生部内に備える格納メモ
リへの格納更新を実用的に解消若しくは低減可能とする
ことにより、デバイス試験のスループットが向上可能と
するイベントパルス発生部を備える半導体試験装置が実
現できる。
蔵する被試験デバイス(DUT)を試験対象とする半導
体試験装置であって、前記半導体試験装置にはロジック
系テスタ部と、アナログテスタ部と、ロジック・シンク
ロナス・トリガLYNCと、クロック・マスタCMと、
イベント・マスタEMとを備え、上記ロジック系テスタ
部はDUTのロジック回路系のICピンとの信号の授受
を主に担当し、上記アナログテスタ部はDUTのアナロ
グ回路系のICピンとの信号の授受を主に担当し、上記
ロジック・シンクロナス・トリガLYNCは上記ロジッ
ク系テスタ部から発生する所定にプログラム可能な試験
パターンに基づいて発生する複数の同期トリガ信号を上
記イベント・マスタEMへ供給し、上記クロック・マス
タCMは上記アナログテスタ部へ供給する各種クロック
の発生源であって、上記ロジック系テスタ部と同期若し
くは非同期関係とする所定クロック周波数の複数のクロ
ック信号を上記イベント・マスタEMへ供給し、上記イ
ベント・マスタEMは上記ロジック・シンクロナス・ト
リガLYNCからの複数の同期トリガ信号と、上記クロ
ック・マスタCMからの複数のクロック信号とを受け
て、第1に、アナログテスタ部の個々のアナログ・モジ
ュールへ、当該試験項目の実行に対応した所定のクロッ
ク信号CLK1〜CLKn及びイベントパルスEV1〜
EVnとして所定に分配して個々のアナログ・モジュー
ルへ供給し、第2に、上記イベント・マスタEMの内部
にイベントパルス発生部を備え、前記イベントパルス発
生部はDUTの試験項目に対応するプログラム可能なイ
ベントパルスを発生可能なアドレス発生手段と格納メモ
リとを備えて、前記格納メモリの内容を所定に順次読み
出し、これを所定複数ビットのイベントパルス100s
として所定のアナログ・モジュールへ供給し、上記構成
を備える半導体試験装置において、上記イベントパルス
発生部の内部に備えるアドレス発生手段と格納メモリと
は所定複数の試験項目が連続的に実施可能なアドレス発
生手段とメモリ容量とを備える、ことを特徴とする半導
体試験装置がある。
を示している。また、上述イベントパルス発生部の内部
に備えるアドレス発生手段と格納メモリとの一態様は、
イベントカウンタ10とTAGメモリ20とパケットカ
ウンタ50とパケットメモリ60とイベントメモリ30
bとの構成要素を備え、上記イベントカウンタ10は所
定複数ビットのシーケンシャルなアドレスを発生するア
ドレス発生手段であって、上記クロック・マスタCMか
らのマスタークロックCM1をカウント用のクロックと
して適用し、上記ロジック・シンクロナス・トリガLY
NCからのイベントパルス信号(例えば同期パルスLY
1)を受けて、前記イベントパルス信号の発生毎に上記
アドレス発生手段(例えばイベントカウンタ10)のカ
ウント出力値をリセットし、その後の前記マスタークロ
ックCM1により順次カウントアップし、前記カウント
出力である所定複数ビットのカウントデータ10sの中
で下位の所定複数ビットデータを上記イベントメモリ3
0bのアドレス入力端へ供給し、残りの上位の所定複数
ビットデータを上記TAGメモリ20のアドレス入力端
へ供給し、パケットカウンタ50は連続的に実施される
試験項目の順番を示す所定複数ビットのカウンタであっ
て、上記ロジック・シンクロナス・トリガLYNCから
のイベントパルス信号(例えば同期パルスLY1)の発
生毎にカウントアップし、前記カウント出力である所定
複数ビットのパケット番号値50sを上記パケットメモ
リ60のアドレス入力端へ供給し、上記パケットメモリ
60はアドレス変換用のメモリであって、上記パケット
カウンタ50からの上記パケット番号値50sをアドレ
ス入力端で受けて、これに対応するアドレスの内容を読
み出した所定複数ビットのパケットアドレス変換データ
(例えば変換パケット番号値60s)を上記イベントメ
モリ30bのアドレス入力端へ供給し、上記TAGメモ
リ20はアドレス変換用のメモリであって、上記イベン
トカウンタ10からの上位の所定複数ビットデータをア
ドレス入力端で受けて、これに対応するアドレスの内容
を読み出した所定複数ビットのTAGアドレス変換デー
タ(例えばTAGアドレス信号20s)を上記イベント
メモリ30bのアドレス入力端へ供給し、上記イベント
メモリ30bは所定複数試験項目のイベントパルス発生
用のデータを格納可能な容量を備えるメモリであって、
上記TAGメモリ20からの変換アドレスデータと上記
イベントカウンタ10からの下位の所定複数ビットデー
タと上記パケットメモリ60からの所定複数ビットのパ
ケットアドレス変換データとをアドレス入力端に受け
て、これに対応するアドレスの内容を読み出した所定複
数ビットのイベントパルス100sを所定の複数試験項
目の期間に渡って連続的に発生して所定のアナログ・モ
ジュールへ供給する、ことを特徴とする上述半導体試験
装置がある。
いる。また、上述イベントパルス発生部の内部に備える
アドレス発生手段と格納メモリとの一態様は、イベント
カウンタ10とTAGメモリ20bとパケットカウンタ
50とイベントメモリ30bとの構成要素を備え、上記
イベントカウンタ10は所定複数ビットのシーケンシャ
ルなアドレスを発生するアドレス発生手段であって、上
記クロック・マスタCMからのマスタークロックCM1
をカウント用のクロックとして適用し、上記ロジック・
シンクロナス・トリガLYNCからのイベントパルス信
号(例えば同期パルスLY1)を受けて、前記イベント
パルス信号の発生毎に上記アドレス発生手段(例えばイ
ベントカウンタ10)のカウント出力値をリセットし、
その後の前記マスタークロックCM1により順次カウン
トアップし、前記カウント出力である所定複数ビットの
カウントデータ10sの中で下位の所定複数ビットデー
タを上記イベントメモリ30bのアドレス入力端へ供給
し、残りの上位の所定複数ビットデータを上記TAGメ
モリ20bのアドレス入力端へ供給し、上記パケットカ
ウンタ50は連続的に実施される試験項目の順番を示す
所定複数ビットのカウンタであって、上記ロジック・シ
ンクロナス・トリガLYNCからのイベントパルス信号
(例えば同期パルスLY1)の発生毎にカウントアップ
し、前記カウント出力である所定複数ビットのパケット
番号値50sを上記TAGメモリ20bのアドレス入力
端へ供給し、上記TAGメモリ20bはアドレス変換用
のメモリであって、上記イベントカウンタ10からの上
位の所定複数ビットデータと上記パケットカウンタ50
からのパケット番号値50sとをアドレス入力端で受け
て、これに対応するアドレスの内容を読み出した所定複
数ビットのTAGアドレス変換データ(例えばTAGア
ドレス信号20s)を上記イベントメモリ30bのアド
レス入力端へ供給し、上記イベントメモリ30bは所定
複数試験項目のイベントパルス発生用のデータを格納可
能な容量を備えるメモリであって、上記TAGメモリ2
0bからの変換アドレスデータと上記イベントカウンタ
10からの下位の所定複数ビットデータとをアドレス入
力端に受けて、これに対応するアドレスの内容を読み出
した所定複数ビットのイベントパルス100sを所定の
複数試験項目の期間に渡って連続的に発生して所定のア
ナログ・モジュールへ供給する、ことを特徴とする上述
半導体試験装置がある。
る上記ロジック・シンクロナス・トリガLYNCからの
イベントパルス信号と、上記パケットカウンタ50適用
する上記ロジック・シンクロナス・トリガLYNCから
のイベントパルス信号とは同一のイベントパルス信号
(例えば同期パルスLY1)を適用する、ことを特徴と
する上述半導体試験装置がある。
了の都度、次の所定複数試験項目に対応する格納データ
を、上記イベントメモリ30bと上記TAGメモリ20
bと上記パケットメモリ60とへ一括して転送格納、若
しくは上記イベントメモリ30bと上記TAGメモリ2
0bとへ一括して転送格納する転送制御部90bを更に
備える、ことを特徴とする上述半導体試験装置がある。
決手段における各要素手段を適宜組み合わせて実用可能
な構成として、本願発明の他の構成手段としても良い。
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容/形態は、一例でありその形容/形態内容のみに限定
するものではない。
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。
の要部構成要素は、図5に示すように、イベントカウン
タ10と、ORゲート12と、パケットカウンタ50
と、TAGメモリ20と、パケットメモリ60と、イベ
ントメモリ30bと、転送制御部90bとを備えてい
る。この構成で、イベントカウンタ10とTAGメモリ
20とは従来と同一要素であるからして説明を要しな
い。
と、同期パルスLY1とを論理和した結果の出力を、イ
ベントカウンタ10のリセット入力端へ供給する。これ
によれば、同期パルスLY1を受けた都度、先ず最初
に、イベントカウンタ10がゼロに初期化リセットさ
れ、その直後からは、カウント開始される。従って、試
験項目毎に一時停止することなく、再度ゼロから連続的
にシーケンシャルなカウントデータ10sが発生可能と
なる。無論、従来と同様に、リセット信号RST1によ
り、イベントカウンタ10がリセットされて初期状態に
できる。
長のパケット番号値をシーケンシャルに発生するカウン
タであって、LYNCから発生される同期パルスLY1
をクロック入力端に受けて、カウント値がゼロから順次
カウントアップを開始していく。即ち、図6に示す同期
パルスLY1のように、各試験項目の最初に発生させ
る。最初の同期パルスLY1はスタート用のパルスとし
て使用され、以後の同期パルスLY1はコンティニュー
用のパルスとして使用されることとなる。この結果、試
験項目1〜試験項目5までは連続的に試験実施できるこ
ととなる。また、デバイス試験プログラムに基づいて発
生するオールリセット信号ALLRST2をテスタバス
を介して受けたときには、カウント値をゼロに初期化リ
セットする。この出力である6ビットのパケット番号値
50sはパケットメモリ60へ供給する。
うものであって、例えば64ワード×2ビット幅の小容
量のメモリを備える場合と仮定する。そして、上記6ビ
ット長のパケット番号値50sをアドレス入力端で受け
て、読み出される格納データである2ビット長の変換パ
ケット番号値60sをイベントメモリ30bへ供給す
る。従って、同期パルスLY1の発生毎に、所望の2ビ
ット長の変換パケット番号値60sに基づいてイベント
メモリ30bのアドレス空間を変更できるからして、各
試験項目毎において適用すべき所望のイベントパルス1
00sを発生させることができることとなる。具体的に
は、図6に示す変換パケット番号値60sにおいて、試
験開始からの変換パケット番号値60sとして順次”
0”、”1”、”0”、”2”となるように発生させる
ことが可能となる。従って、試験項目1〜試験項目5ま
では連続的に試験実施できる利点が得られることとな
る。更に、試験項目1と試験項目3とは同一の変換パケ
ット番号値60s”0”に基づき2回利用される(図6
A、C参照)こととなる。従って、従来のように同一格
納データを再度転送する必要性が解消されて、再利用で
きる利点も得られることが判る。
モリ60に対応して、従来のイベントメモリ30に対し
て4倍のメモリ容量を備える。即ち、1Mワード×4ビ
ット幅のメモリを備える。そして、上記変換パケット番
号値60sを最上位アドレス入力端で受ける。従って、
この場合には4種類の試験項目に対応する格納データを
一括して格納でき、各試験項目1〜5に対応したイベン
トパルス100sを発生させることができる。上述構成
によれば、各試験項目の最初に同期パルスLY1を発生
させることで、イベントメモリ30bから試験項目1〜
5に対応する所定のイベントパルス100sを連続的に
発生することが可能となる結果、従来のように一時停止
する回数が大幅に低減できる利点が得られる。従って、
これに伴って、デバイス試験のスループットが向上する
利点が得られる。
とTAGメモリ20とイベントメモリ30bへの格納デ
ータを記憶装置等から読み出して転送更新する。このと
き、複数試験項目の格納データを一括して格納制御す
る。即ち、図6の例では同一格納データが1カ所で存在
するからして、試験項目1〜5までの格納データが一括
して格納できることとなる。これに伴い、従来のように
試験項目毎に一時停止して転送する処理時間が低減でき
る。
ケンスを更に説明する。この図では従来と同様に、試験
項目1〜4を連続的に実行するシーケンス例とし、試験
項目1(図6E参照)と試験項目3(図6G参照)とは
同一条件のイベントパルス100sを発生する場合と仮
定する。また、イベントパルス発生部100b内の各メ
モリへは予め転送格納されているものとする。
して、SQPGの試験パターンに基づいて発生されるス
タート用となる同期パルスLY1によってイベントカウ
ンタ10がスタートする。パケットカウンタ50は”
1”が出力され、これを受けてパケットメモリ60が出
力するパケット番号値50sは試験項目1を指示する”
0”がイベントメモリ30bへ供給される。この結果、
イベントメモリ30bからは試験項目1に対応するイベ
ントパルス100sが発生される。
始とは、SQPGの試験パターンに基づいて発生される
次の同期パルスLY1により起動されて、第1に、イベ
ントカウンタ10がリセット初期化された後にカウント
開始し、第2に、同時にパケットカウンタ50が+1カ
ウントされ、これに基づいてイベントメモリ30bから
は試験項目2に対応するイベントパルス100sが発生
される。即ち、一時停止すること無く、連続的に試験実
施できることとなる。更に、所望のタイミングで同期パ
ルスLY1を発生できるからして、試験項目1の終了と
試験項目2の開始とが連続する結果、従来のように繋ぎ
の為の終了サイクルや開始サイクルが不要となり、無用
なアイドルサイクルの削減もできる利点が得られる。従
って、デバイス試験のスループットが向上できる利点が
得られる。
項目4、試験項目5が、一時停止すること無く、連続的
に試験実施されることとなる。上記試験項目5の後に、
次の複数の試験項目に対応する格納データが記憶装置等
から読み出されて、TAGメモリ20とパケットメモリ
60とイベントメモリ30bの内容を更新する。このメ
モリ転送の期間は、更新するメモリ容量に比例して増加
するが、従来より同等以下の転送時間で完了できる。
基づいてイベントメモリ30bに対するアドレスを動的
に変更可能であるからして、連続的にデバイス試験しつ
つ、イベントパルス100sの発生条件を動的に変更で
きる、というデバイス試験の自由度が拡大される利点も
得られる。従って、有限のメモリ容量のイベントメモリ
30bを最大限有効に利用してデバイス試験を行うこと
ができる利点が得られる。
パケットメモリ60とに基づいてイベントメモリ30b
のアドレス入力を任意タイミングで動的に変更制御でき
るからして、従来よりも長大なイベントパルスの連続的
な発生シーケンスも容易に適用できる利点が得られる。
例えば、イベントメモリ30bの全メモリをアクセスし
て連続的に発生させたり、所望アドレス空間を繰り返し
ループするようにアクセスして発生させたりすることが
可能となる自由度が得られる。
態の具体構成例、接続形態例、数値例、前提条件に限定
されるものではない。更に、本発明の技術的思想に基づ
き、上述実施の形態を適宜変形して広汎に応用してもよ
い。例えば、上述図5の構成例では、1本の同期パルス
LY1を適用して、イベントカウンタ10のスタート及
びリセットと、パケットカウンタ50のカウントアップ
との3つの制御信号として共用した具体構成例で説明し
ていたが、所望により、LYNCから個別の同期信号を
割り当てて使用するように構成しても良い。
して受けるビット数において、6ビットのTAGアドレ
ス信号20sのビット数を低減し、代わりに、2ビット
の変換パケット番号値60sのビット数を増加するよう
に構成しても良い。これによれば、変換パケット番号値
60sのビット数の増加に対応して、多数種類の試験項
目を連続的に試験実施することができる利点が得られ
る。
cに示すように、図5のTAGメモリ20とパケットメ
モリ60との両メモリを1つに統合したTAGメモリ2
0bとする構成で実現しても良い。この場合のTAGメ
モリ20bは、16Mワード×8ビット幅のメモリを使
用する。これによれば、パケットカウンタ50の6ビッ
トのパケット番号値50sを割り付けてイベントメモリ
30bへ供給することが可能となるので、6ビットに基
づく多数64種類の試験項目までを一括して連続的に試
験実施することができる。更に、イベントメモリ30b
に格納されている格納データを繰り返し再利用できる頻
度が高くなる利点が得られる。
記に記載される効果を奏する。上述説明したように本発
明によれば、SQPGの試験パターンに基づいて発生さ
れる同期パルスに基づいて、イベントメモリ30bへ供
給するアドレスを動的に制御できる手段を具備する構成
としたことにより、例えば複数種類の試験項目に対する
イベントパルスの発生が連続的に発生可能となる結果、
従来のように、一時停止期間に伴う無用の停止時間が解
消若しくは低減される利点が得られる。従って、デバイ
ス試験のスループットが向上される大きな利点が得られ
る。更に、試験項目の終了と次の試験項目の開始とが連
続させて試験実施できるからして、従来のように繋ぎの
為の終了サイクルや開始サイクルが不要となる結果、無
用なアイドルサイクルの削減もできる利点が得られる。
従って、デバイス試験のスループットが向上される大き
な利点が得られる。更に、イベントパルスの発生条件を
動的に変更できる自由度が拡大される利点が得られ、こ
れに伴い、有限のメモリ容量のイベントメモリを最大限
に有効利用が計られる利点も得られる。例えば、イベン
トメモリの全メモリをアクセスして連続的に発生させた
り、所望アドレス空間を繰り返しループするようにアク
セスして発生させたりすることが可能となる自由度が得
られる。従って、本発明の技術的効果は大であり、産業
上の経済効果も大である。
タイミングチャート。
図。
るタイミングチャート。
成図。
Claims (6)
- 【請求項1】 アナログ回路とロジック回路とを内蔵す
る被試験デバイス(DUT)を試験対象とする半導体試
験装置であって、該半導体試験装置にはロジック系テス
タ部と、アナログテスタ部と、ロジック・シンクロナス
・トリガLYNCと、クロック・マスタCMと、イベン
ト・マスタEMとを備え、前記イベント・マスタEM内
にはイベントパルス発生部を備える構成の半導体試験装
置において、 DUTの試験実施が複数の試験項目に分割して順次実施
される試験実施形態のとき、該イベントパルス発生部は
所定複数の試験項目が連続的に実施可能とするイベント
パルス発生用のアドレス発生手段と格納メモリとを備え
る、ことを特徴とする半導体試験装置。 - 【請求項2】 アナログ回路とロジック回路とを内蔵す
る被試験デバイス(DUT)を試験対象とする半導体試
験装置であって、該半導体試験装置にはロジック系テス
タ部と、アナログテスタ部と、ロジック・シンクロナス
・トリガLYNCと、クロック・マスタCMと、イベン
ト・マスタEMとを備え、 該ロジック系テスタ部はDUTのロジック回路系のIC
ピンとの信号の授受を担当し、 該アナログテスタ部はDUTのアナログ回路系のICピ
ンとの信号の授受を担当し、 該ロジック・シンクロナス・トリガLYNCは該ロジッ
ク系テスタ部から発生する所定にプログラム可能な試験
パターンに基づいて発生する複数の同期トリガ信号を該
イベント・マスタEMへ供給し、 該クロック・マスタCMは該アナログテスタ部へ供給す
る各種クロックの発生源であって、該ロジック系テスタ
部と同期若しくは非同期関係とする所定クロック周波数
の複数のクロック信号を該イベント・マスタEMへ供給
し、 該イベント・マスタEMは該ロジック・シンクロナス・
トリガLYNCからの複数の同期トリガ信号と、該クロ
ック・マスタCMからの複数のクロック信号とを受け
て、第1に、アナログテスタ部の個々のアナログ・モジ
ュールへ、当該試験項目の実行に対応した所定のクロッ
ク信号及びイベントパルスとして所定に分配して個々の
アナログ・モジュールへ供給し、第2に、該イベント・
マスタEMの内部にイベントパルス発生部を備え、該イ
ベントパルス発生部はDUTの試験項目に対応するプロ
グラム可能なイベントパルスを発生可能なアドレス発生
手段と格納メモリとを備えて、該格納メモリの内容を所
定に順次読み出し、これをイベントパルスとして所定の
アナログ・モジュールへ供給し、 上記構成を備える半導体試験装置において、 該イベントパルス発生部の内部に備えるアドレス発生手
段と格納メモリとは所定複数の試験項目が連続的に実施
可能なアドレス発生手段とメモリ容量とを備える、こと
を特徴とする半導体試験装置。 - 【請求項3】 該イベントパルス発生部の内部に備える
アドレス発生手段と格納メモリとは、イベントカウンタ
とTAGメモリとパケットカウンタとパケットメモリと
イベントメモリとの構成要素を備え、 該イベントカウンタは所定複数ビットのシーケンシャル
なアドレスを発生するアドレス発生手段であって、該ク
ロック・マスタCMからのマスタークロックをカウント
用のクロックとして適用し、該ロジック・シンクロナス
・トリガLYNCからのイベントパルス信号を受けて、
前記イベントパルス信号の発生毎に該アドレス発生手段
のカウント出力値をリセットし、その後の前記マスター
クロックにより順次カウントアップし、前記カウント出
力である所定複数ビットのカウントデータの中で下位の
所定複数ビットデータを該イベントメモリのアドレス入
力端へ供給し、残りの上位の所定複数ビットデータを該
TAGメモリのアドレス入力端へ供給し、 パケットカウンタは連続的に実施される試験項目の順番
を示す所定複数ビットのカウンタであって、該ロジック
・シンクロナス・トリガLYNCからのイベントパルス
信号の発生毎にカウントアップし、前記カウント出力で
ある所定複数ビットのパケット番号値を該パケットメモ
リのアドレス入力端へ供給し、 該パケットメモリはアドレス変換用のメモリであって、
該パケットカウンタからの該パケット番号値をアドレス
入力端で受けて、これに対応するアドレスの内容を読み
出した所定複数ビットのパケットアドレス変換データを
該イベントメモリのアドレス入力端へ供給し、 該TAGメモリはアドレス変換用のメモリであって、該
イベントカウンタからの上位の所定複数ビットデータを
アドレス入力端で受けて、これに対応するアドレスの内
容を読み出した所定複数ビットのTAGアドレス変換デ
ータを該イベントメモリのアドレス入力端へ供給し、 該イベントメモリは所定複数試験項目のイベントパルス
発生用のデータを格納可能な容量を備えるメモリであっ
て、該TAGメモリからの変換アドレスデータと該イベ
ントカウンタからの下位の所定複数ビットデータと該パ
ケットメモリからの所定複数ビットのパケットアドレス
変換データとをアドレス入力端に受けて、これに対応す
るアドレスの内容を読み出した所定複数ビットのイベン
トパルスを所定の複数試験項目の期間に渡って連続的に
発生して所定のアナログ・モジュールへ供給する、こと
を特徴とする請求項1又は2記載の半導体試験装置。 - 【請求項4】 該イベントパルス発生部の内部に備える
アドレス発生手段と格納メモリとは、イベントカウンタ
とTAGメモリとパケットカウンタとイベントメモリと
の構成要素を備え、 該イベントカウンタは所定複数ビットのシーケンシャル
なアドレスを発生するアドレス発生手段であって、該ク
ロック・マスタCMからのマスタークロックをカウント
用のクロックとして適用し、該ロジック・シンクロナス
・トリガLYNCからのイベントパルス信号を受けて、
前記イベントパルス信号の発生毎に該アドレス発生手段
のカウント出力値をリセットし、その後の前記マスター
クロックにより順次カウントアップし、前記カウント出
力である所定複数ビットのカウントデータの中で下位の
所定複数ビットデータを該イベントメモリのアドレス入
力端へ供給し、残りの上位の所定複数ビットデータを該
TAGメモリのアドレス入力端へ供給し、 該パケットカウンタは連続的に実施される試験項目の順
番を示す所定複数ビットのカウンタであって、該ロジッ
ク・シンクロナス・トリガLYNCからのイベントパル
ス信号の発生毎にカウントアップし、前記カウント出力
である所定複数ビットのパケット番号値を該TAGメモ
リのアドレス入力端へ供給し、 該TAGメモリはアドレス変換用のメモリであって、該
イベントカウンタからの上位の所定複数ビットデータと
該パケットカウンタからのパケット番号値とをアドレス
入力端で受けて、これに対応するアドレスの内容を読み
出した所定複数ビットのTAGアドレス変換データを該
イベントメモリのアドレス入力端へ供給し、 該イベントメモリは所定複数試験項目のイベントパルス
発生用のデータを格納可能な容量を備えるメモリであっ
て、該TAGメモリからの変換アドレスデータと該イベ
ントカウンタからの下位の所定複数ビットデータとをア
ドレス入力端に受けて、これに対応するアドレスの内容
を読み出した所定複数ビットのイベントパルスを所定の
複数試験項目の期間に渡って連続的に発生して所定のア
ナログ・モジュールへ供給する、ことを特徴とする請求
項1又は2記載の半導体試験装置。 - 【請求項5】 該イベントカウンタが適用する該ロジッ
ク・シンクロナス・トリガLYNCからのイベントパル
ス信号と、該パケットカウンタ適用する該ロジック・シ
ンクロナス・トリガLYNCからのイベントパルス信号
とは同一のイベントパルス信号を適用する、ことを特徴
とする請求項3又は4記載の半導体試験装置。 - 【請求項6】 所定複数試験項目の試験実施完了の都
度、次の所定複数試験項目に対応する格納データを、該
イベントメモリと該TAGメモリと該パケットメモリと
へ一括して転送格納、若しくは該イベントメモリと該T
AGメモリとへ一括して転送格納する転送制御部を更に
備える、ことを特徴とする請求項1又は2記載の半導体
試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002174670A true JP2002174670A (ja) | 2002-06-21 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4843102B2 (ja) * | 2008-06-20 | 2011-12-21 | 株式会社アドバンテスト | 試験装置および試験方法 |
US8362791B2 (en) | 2008-06-20 | 2013-01-29 | Advantest Corporation | Test apparatus additional module and test method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01162175A (ja) * | 1987-12-18 | 1989-06-26 | Advantest Corp | Ic試験装置 |
JPH0371099U (ja) * | 1989-11-17 | 1991-07-17 | ||
JPH05107307A (ja) * | 1991-10-18 | 1993-04-27 | Yokogawa Electric Corp | Lsiテスタ |
-
2000
- 2000-12-05 JP JP2000374693A patent/JP4859269B2/ja not_active Expired - Fee Related
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