JP2002170929A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 回路配置上の制約を解消して回路素子の配置
の自由度が大きい半導体装置を提供する。 【解決手段】 外部端子（６１）と、これに接続される
第１及び第２の内部回路（５１、５２）と、前記外部端
子と前記第１及び第２の内部回路を接続する配線（６
２）とを有し、前記配線は、半導体チップ面上に設けら
れた配線層を覆う絶縁層の上に形成されかつ前記配線層
の電極とコンタクトする導電層で形成され、前記第１及
び第２の内部回路は距離的に離間して配置される。
の自由度が大きい半導体装置を提供する。 【解決手段】 外部端子（６１）と、これに接続される
第１及び第２の内部回路（５１、５２）と、前記外部端
子と前記第１及び第２の内部回路を接続する配線（６
２）とを有し、前記配線は、半導体チップ面上に設けら
れた配線層を覆う絶縁層の上に形成されかつ前記配線層
の電極とコンタクトする導電層で形成され、前記第１及
び第２の内部回路は距離的に離間して配置される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より詳細には、外部端子とこれに接続され
る入力回路や出力回路との配線に関する。
ものであり、より詳細には、外部端子とこれに接続され
る入力回路や出力回路との配線に関する。
【０００２】
【従来の技術】半導体装置の入力端子や出力端子などの
外部端子には、静電気放電素子（ｅｌｅｃｔｒｏｓｔａ
ｔｉｃ ｄｉｓｃｈａｒｇｅ ｅｌｅｍｅｎｔ：以下、
ＥＳＤ素子と言う）が接続されている。
外部端子には、静電気放電素子（ｅｌｅｃｔｒｏｓｔａ
ｔｉｃ ｄｉｓｃｈａｒｇｅ ｅｌｅｍｅｎｔ：以下、
ＥＳＤ素子と言う）が接続されている。
【０００３】図１に示すように、パッド（外部端子）１
０と内部回路１１との間には、内部回路１１を保護する
保護素子であるＥＳＤ素子１２が設けられている。内部
回路１１は、例えば入出力回路である。この場合には、
外部端子１０は入出力共用である。内部回路１１は、入
力回路又は出力回路であっても良い。ＥＳＤ素子１２
は、抵抗１３とＮチャネルトランジスタ１４とを有す
る。トランジスタ１４のソースとゲートは接地されてい
る。静電気が外部端子１０に誘起されると、その電荷は
トランジスタ１４を介してグランドに流れる。これによ
り、内部回路１１が静電気で破壊されるのを防止するこ
とができる。
０と内部回路１１との間には、内部回路１１を保護する
保護素子であるＥＳＤ素子１２が設けられている。内部
回路１１は、例えば入出力回路である。この場合には、
外部端子１０は入出力共用である。内部回路１１は、入
力回路又は出力回路であっても良い。ＥＳＤ素子１２
は、抵抗１３とＮチャネルトランジスタ１４とを有す
る。トランジスタ１４のソースとゲートは接地されてい
る。静電気が外部端子１０に誘起されると、その電荷は
トランジスタ１４を介してグランドに流れる。これによ
り、内部回路１１が静電気で破壊されるのを防止するこ
とができる。
【０００４】内部回路１１を効果的に保護するために、
ＥＳＤ素子１２を内部回路１１の近くに配置する必要が
ある。
ＥＳＤ素子１２を内部回路１１の近くに配置する必要が
ある。
【０００５】
【発明が解決しようとする課題】ＥＳＤ素子１２は大電
流をグランドに逃がすために面積が大きく、また通常の
動作には寄与しないため、できるだけチップの空いてい
る場所に配置したいという要望がある。しかし、外部端
子１０から配線を長く引き回すと、配線容量や寄生抵抗
により大電流を瞬時に流すことができなくなってしま
う。
流をグランドに逃がすために面積が大きく、また通常の
動作には寄与しないため、できるだけチップの空いてい
る場所に配置したいという要望がある。しかし、外部端
子１０から配線を長く引き回すと、配線容量や寄生抵抗
により大電流を瞬時に流すことができなくなってしま
う。
【０００６】入力回路や出力回路は、半導体装置の遅延
時間に大きな影響がある回路なので最適な配置が必要で
あるが、ＥＳＤ素子１２を近辺に配置しなければならな
いため、レイアウト的に制約があった。
時間に大きな影響がある回路なので最適な配置が必要で
あるが、ＥＳＤ素子１２を近辺に配置しなければならな
いため、レイアウト的に制約があった。
【０００７】本発明は、回路配置上の制約を解消して回
路素子の配置の自由度が大きい半導体装置を提供するこ
とを目的とする。
路素子の配置の自由度が大きい半導体装置を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は、外部端子と、
これに接続される第１及び第２の内部回路と、前記外部
端子と前記第１及び第２の内部回路を接続する配線とを
有し、前記配線は、半導体チップ面上に設けられた配線
層を覆う絶縁層の上に形成されかつ前記配線層の電極と
コンタクトする導電層で形成され、前記第１及び第２の
内部回路は距離的に離間して配置される半導体装置であ
る。
これに接続される第１及び第２の内部回路と、前記外部
端子と前記第１及び第２の内部回路を接続する配線とを
有し、前記配線は、半導体チップ面上に設けられた配線
層を覆う絶縁層の上に形成されかつ前記配線層の電極と
コンタクトする導電層で形成され、前記第１及び第２の
内部回路は距離的に離間して配置される半導体装置であ
る。
【０００９】前記導電層はいわゆる巨大配線である。巨
大配線は、後述するような利点を持つため、電気的特性
を考慮した第１及び第２の内部回路の配置の自由度は飛
躍的に向上する。よって、第１及び第２の内部回路は距
離的に離間して配置するこができる。
大配線は、後述するような利点を持つため、電気的特性
を考慮した第１及び第２の内部回路の配置の自由度は飛
躍的に向上する。よって、第１及び第２の内部回路は距
離的に離間して配置するこができる。
【００１０】
【発明の実施の形態】図２は、本発明の第１の実施の形
態を示す図である。図２は、半導体装置の外部端子１０
の周辺部分を示す。なお、図１に示す構成要素と同一の
ものには、同一の参照番号を付してある。
態を示す図である。図２は、半導体装置の外部端子１０
の周辺部分を示す。なお、図１に示す構成要素と同一の
ものには、同一の参照番号を付してある。
【００１１】外部端子１０と内部回路１１との接続、及
び外部端子１０とＥＳＤ素子１２との接続を、いわゆる
巨大配線１３を用いて行う。巨大配線１３と内部回路１
１とは、コンタクト部１４で電気的に接続される。同様
に、巨大配線１３とＥＳＤ素子１２とはコンタクト部１
４で電気的に接続される。
び外部端子１０とＥＳＤ素子１２との接続を、いわゆる
巨大配線１３を用いて行う。巨大配線１３と内部回路１
１とは、コンタクト部１４で電気的に接続される。同様
に、巨大配線１３とＥＳＤ素子１２とはコンタクト部１
４で電気的に接続される。
【００１２】巨大配線は、幅５〜１０μｍ程度の配線層
で形成されたもので、半導体装置の高速化及び低電力化
を可能とする。巨大配線は、微細加工で形成する通常の
配線に対し、次のような利点がある。 幅が広いため電気抵抗が小さい。 バルクとの絶縁層の層間が厚く、また巨大配線間の配
線間隔が広いため寄生容量が小さい。 以上より、巨大配線の時定数は非常に低く高速動作に
向いている。
で形成されたもので、半導体装置の高速化及び低電力化
を可能とする。巨大配線は、微細加工で形成する通常の
配線に対し、次のような利点がある。 幅が広いため電気抵抗が小さい。 バルクとの絶縁層の層間が厚く、また巨大配線間の配
線間隔が広いため寄生容量が小さい。 以上より、巨大配線の時定数は非常に低く高速動作に
向いている。
【００１３】本発明では、このような巨大配線１３を用
いることにより、内部回路１１とＥＳＤ素子１２とを距
離的に離間して配置することができる。つまり、従来の
回路配置上の制約による回路間の距離を越えて、内部回
路１１とＥＳＤ素子１２とを配置できる。巨大配線１３
は、従来の配線で許容される最大長（静電破壊を効果的
に防止できる最大配線長）よりも長いとも言える。
いることにより、内部回路１１とＥＳＤ素子１２とを距
離的に離間して配置することができる。つまり、従来の
回路配置上の制約による回路間の距離を越えて、内部回
路１１とＥＳＤ素子１２とを配置できる。巨大配線１３
は、従来の配線で許容される最大長（静電破壊を効果的
に防止できる最大配線長）よりも長いとも言える。
【００１４】図３は、巨大配線１３を説明するための半
導体装置の模式的な断面図である。
導体装置の模式的な断面図である。
【００１５】半導体基板２０上（チップ面上）には、多
層配線層２２が形成されている。多層配線層２２は、多
層に構成された配線層２２ａ、２２ｂを有する。各配線
層２２ａ、２２ｂはポリイミドなどの絶縁層で絶縁さ
れ、最上部の配線層２２ｂ上にはポリイミドなどの絶縁
層が設けられている。図３では、便宜上、多層配線層２
２の絶縁層を一括して参照番号２１で示してある。図１
に示す従来技術の各回路間の配線は多層配線層２２内の
配線であり、通常の微細加工で形成される通常配線であ
る。
層配線層２２が形成されている。多層配線層２２は、多
層に構成された配線層２２ａ、２２ｂを有する。各配線
層２２ａ、２２ｂはポリイミドなどの絶縁層で絶縁さ
れ、最上部の配線層２２ｂ上にはポリイミドなどの絶縁
層が設けられている。図３では、便宜上、多層配線層２
２の絶縁層を一括して参照番号２１で示してある。図１
に示す従来技術の各回路間の配線は多層配線層２２内の
配線であり、通常の微細加工で形成される通常配線であ
る。
【００１６】多層配線層２２は電極２３を有する。電極
２３はコンタクト部２５、２６及び中間の配線層を介し
て、半導体基板２０に形成された拡散層２４に電気的に
接続される。
２３はコンタクト部２５、２６及び中間の配線層を介し
て、半導体基板２０に形成された拡散層２４に電気的に
接続される。
【００１７】絶縁層２７上には、巨大配線層２８が形成
されている。図２に示す巨大配線１３は、この巨大配線
層２８で形成される。巨大配線層２８は、コンタクト部
２３で電極２３とコンタクトしている。このコンタクト
部２３は、図２に示すコンタクト部１４に相当する。電
極２３は、絶縁層２１に設けられたコンタクトホールか
ら露出している。コンタクト部２３は、絶縁層２１、２
７に形成されたコンタクトホールに巨大配線層２８が入
り込んで電極２３に接続する構成である。巨大配線層２
８の幅及び厚みは多層配線層２２の配線層２２ａ、２２
ｂよりも大きく、例えば５〜１０μｍである。
されている。図２に示す巨大配線１３は、この巨大配線
層２８で形成される。巨大配線層２８は、コンタクト部
２３で電極２３とコンタクトしている。このコンタクト
部２３は、図２に示すコンタクト部１４に相当する。電
極２３は、絶縁層２１に設けられたコンタクトホールか
ら露出している。コンタクト部２３は、絶縁層２１、２
７に形成されたコンタクトホールに巨大配線層２８が入
り込んで電極２３に接続する構成である。巨大配線層２
８の幅及び厚みは多層配線層２２の配線層２２ａ、２２
ｂよりも大きく、例えば５〜１０μｍである。
【００１８】巨大配線層２８の上には、カバー膜２９が
設けられている。カバー膜２９は開口部（スルーホー
ル）を有し、そこから巨大配線層２８が露出している。
開口部には、巨大配線層２８上に形成された他のチップ
や回路との接続用の電極３０が設けられている。図示す
る電極３０はバンプであるが、パッドなどでも良い。電
極３０は図２に示す外部電極１０を構成する。
設けられている。カバー膜２９は開口部（スルーホー
ル）を有し、そこから巨大配線層２８が露出している。
開口部には、巨大配線層２８上に形成された他のチップ
や回路との接続用の電極３０が設けられている。図示す
る電極３０はバンプであるが、パッドなどでも良い。電
極３０は図２に示す外部電極１０を構成する。
【００１９】図４は、本発明の第２の実施の形態を示す
図である。図中、前述した構成要素と同一のものには同
一の参照番号を付してある。
図である。図中、前述した構成要素と同一のものには同
一の参照番号を付してある。
【００２０】図示する構成は、巨大配線１３と内部回路
１１を接続する通常配線１５の長さＬ１を、巨大配線１
３とＥＳＤ素子１２を接続する通常配線１６の長さＬ２
よりも長くしたことを特徴とする。通常配線は巨大配線
に比べ寄生容量と配線抵抗が大きいので、Ｌ１＞Ｌ２と
することにより、ＥＳＤ素子１２の方に静電電流が流れ
易くなる。
１１を接続する通常配線１５の長さＬ１を、巨大配線１
３とＥＳＤ素子１２を接続する通常配線１６の長さＬ２
よりも長くしたことを特徴とする。通常配線は巨大配線
に比べ寄生容量と配線抵抗が大きいので、Ｌ１＞Ｌ２と
することにより、ＥＳＤ素子１２の方に静電電流が流れ
易くなる。
【００２１】通常配線１５と１６は、図３に示す多層配
線層２２内の配線である。
線層２２内の配線である。
【００２２】図５は、本発明の第３の実施の形態を示す
図である。図中、前述した構成要素と同一のものには同
一の参照番号を付してある。
図である。図中、前述した構成要素と同一のものには同
一の参照番号を付してある。
【００２３】図５に示す構成は、巨大配線１３と内部回
路１１との間に抵抗Ｒ１を設けたことを特徴とする。こ
れにより、ＥＳＤ素子１２の方に静電電流がより流れ易
くなる。
路１１との間に抵抗Ｒ１を設けたことを特徴とする。こ
れにより、ＥＳＤ素子１２の方に静電電流がより流れ易
くなる。
【００２４】図６は、本発明による半導体装置の全体構
成例を示す図である。チップ４０上の中央部には、アド
レス、コマンド、データ、クロックなどのＩ／Ｏ回路４
１が設けられている。複数のＥＳＤ素子４４をチップの
周辺に配置する。各ＥＳＤ素子４４とＩ／Ｏ回路４１と
を巨大配線４２で接続する。各巨大配線４２上には、外
部との接続用の外部端子４３が設けられている。この外
部端子４３は、図３に示すバンプ状の電極３０に相当す
る。バンプに代えてパッド状の電極でも良い。
成例を示す図である。チップ４０上の中央部には、アド
レス、コマンド、データ、クロックなどのＩ／Ｏ回路４
１が設けられている。複数のＥＳＤ素子４４をチップの
周辺に配置する。各ＥＳＤ素子４４とＩ／Ｏ回路４１と
を巨大配線４２で接続する。各巨大配線４２上には、外
部との接続用の外部端子４３が設けられている。この外
部端子４３は、図３に示すバンプ状の電極３０に相当す
る。バンプに代えてパッド状の電極でも良い。
【００２５】各巨大配線４２の一端はコンタクト部４５
を介してＩ／Ｏ回路４１に接続され、他端はコンタクト
部４６を介してＥＳＤ素子４４に接続されている。
を介してＩ／Ｏ回路４１に接続され、他端はコンタクト
部４６を介してＥＳＤ素子４４に接続されている。
【００２６】巨大配線４２を用いているので、ＥＳＤ素
子４４をＩ／Ｏ回路４１から距離的に離間したチップ４
０の周辺領域に形成することができる。
子４４をＩ／Ｏ回路４１から距離的に離間したチップ４
０の周辺領域に形成することができる。
【００２７】以上説明した通り、本発明は、従来隣接し
て配置しなければならなかった回路を、巨大配線を利用
して場所的に離間して配置できるようにした。従って、
本発明による巨大配線は入出力回路とＥＳＤ素子との接
続のみならず、他の回路部分にも適用できる。
て配置しなければならなかった回路を、巨大配線を利用
して場所的に離間して配置できるようにした。従って、
本発明による巨大配線は入出力回路とＥＳＤ素子との接
続のみならず、他の回路部分にも適用できる。
【００２８】図７は、半導体記憶装置の従来の一構成例
を示すブロック図である。図示する半導体装置は、外部
端子５０、データ入力回路５１、データ出力回路５２、
メモリセルアレイ５３、書込み回路５４、読出し回路５
５、書込みデータバス５６及び読出しデータバス５７を
具備する。
を示すブロック図である。図示する半導体装置は、外部
端子５０、データ入力回路５１、データ出力回路５２、
メモリセルアレイ５３、書込み回路５４、読出し回路５
５、書込みデータバス５６及び読出しデータバス５７を
具備する。
【００２９】メモリセルアレイ５３、書込み回路５４及
び読出し回路５５を含むメモリコアの集積度を高くしよ
うとする場合、図７に示すように、メモリセルアレイ５
３の片側に書込み回路５４を設け、対向する側に読出し
回路５５を設ける。このような配置においても、外部端
子５０を共通にするデータ入力回路５１とデータ出力回
路５２を隣接し、しかも外部端子５０にできるだけ近接
するように配置する。外部端子５０とデータ入力回路５
１までの配線長及びデータ出力回路５２までの配線長が
長くなると、配線抵抗や寄生容量によって電圧ドロップ
や波形のなまりが発生したり、端子容量が大きくなって
しまう。
び読出し回路５５を含むメモリコアの集積度を高くしよ
うとする場合、図７に示すように、メモリセルアレイ５
３の片側に書込み回路５４を設け、対向する側に読出し
回路５５を設ける。このような配置においても、外部端
子５０を共通にするデータ入力回路５１とデータ出力回
路５２を隣接し、しかも外部端子５０にできるだけ近接
するように配置する。外部端子５０とデータ入力回路５
１までの配線長及びデータ出力回路５２までの配線長が
長くなると、配線抵抗や寄生容量によって電圧ドロップ
や波形のなまりが発生したり、端子容量が大きくなって
しまう。
【００３０】ところが、データ入力回路５１とデータ出
力回路５２を隣接して配置したことにより、データ入力
回路５１と書き込み回路５４の間の配線又は読出し回路
５５とデータ出力回路５２の間の配線のいずれか又は両
方が長くなってしまい、チップ面積が増大し、信号の遅
延が発生する。図７の配置では、データ入力回路５１と
書込み回路５４とを接続する書込みデータバス５６が長
くなってしまう。
力回路５２を隣接して配置したことにより、データ入力
回路５１と書き込み回路５４の間の配線又は読出し回路
５５とデータ出力回路５２の間の配線のいずれか又は両
方が長くなってしまい、チップ面積が増大し、信号の遅
延が発生する。図７の配置では、データ入力回路５１と
書込み回路５４とを接続する書込みデータバス５６が長
くなってしまう。
【００３１】以下に説明する本発明の第４の実施の形態
は、上記問題点を解決するものである。
は、上記問題点を解決するものである。
【００３２】図８は、本発明の第４の実施の形態による
半導体記憶装置の構成を示すブロック図である。図８
（ａ）は単ビットの構成例、（ｂ）は多ビットの構成例
を示す。なお、図８において、図７に示す構成要素と同
一のものには同一の参照番号を付してある。
半導体記憶装置の構成を示すブロック図である。図８
（ａ）は単ビットの構成例、（ｂ）は多ビットの構成例
を示す。なお、図８において、図７に示す構成要素と同
一のものには同一の参照番号を付してある。
【００３３】図８（ａ）において、メモリセルアレイの
両側にそれぞれデータ入力回路５１とデータ出力回路５
２を設け、これらをコンタクト部６３を介して巨大配線
６２で電気的に接続してある。巨大配線６２上には、外
部との接続用の外部電極６１が設けられている。この外
部電極６１は、図３に示す電極３０に相当する。外部電
極６１は図３に示すようにバンプ状であっても良いし、
パッド状であっても良い。
両側にそれぞれデータ入力回路５１とデータ出力回路５
２を設け、これらをコンタクト部６３を介して巨大配線
６２で電気的に接続してある。巨大配線６２上には、外
部との接続用の外部電極６１が設けられている。この外
部電極６１は、図３に示す電極３０に相当する。外部電
極６１は図３に示すようにバンプ状であっても良いし、
パッド状であっても良い。
【００３４】巨大配線６２を用いているため、配線長が
長くても配線抵抗や寄生容量によって電圧ドロップや波
形のなまりが発生したり、端子容量が大きくなってしま
うことはない。よって、データ入力回路５１とデータ出
力回路５２を距離的に離間配置することが可能になり、
更に外部端子６１に近接して配置する必要がない。ま
た、巨大配線６１をメモリセルアレイ５３上に設けるこ
とができ、通常配線をチップ上に引き回す必要がないの
で、チップレイアウト上及びチップ面積的にも有利であ
る。データ入力回路５１と書込み回路５４とを接続する
バス６４の長さは、読出し回路５５とデータ出力回路５
２とを接続するバス６５と同様に短い。
長くても配線抵抗や寄生容量によって電圧ドロップや波
形のなまりが発生したり、端子容量が大きくなってしま
うことはない。よって、データ入力回路５１とデータ出
力回路５２を距離的に離間配置することが可能になり、
更に外部端子６１に近接して配置する必要がない。ま
た、巨大配線６１をメモリセルアレイ５３上に設けるこ
とができ、通常配線をチップ上に引き回す必要がないの
で、チップレイアウト上及びチップ面積的にも有利であ
る。データ入力回路５１と書込み回路５４とを接続する
バス６４の長さは、読出し回路５５とデータ出力回路５
２とを接続するバス６５と同様に短い。
【００３５】図８（ｂ）に示す多ビットの構成では、複
数の巨大配線６２を並列に配置したものである。各巨大
配線６２はコンタクト部６３を介してデータ入力回路５
１Ａとデータ出力回路５５とに接続される。
数の巨大配線６２を並列に配置したものである。各巨大
配線６２はコンタクト部６３を介してデータ入力回路５
１Ａとデータ出力回路５５とに接続される。
【００３６】以上、本発明の実施の形態を説明した。本
発明は上記実施の形態に限定されるものではなく、従来
隣接して配置しなければならなかった回路を巨大配線を
利用して場所的に離間して配置できるようにしたすべて
を含むものである。 （付記）以上、本発明の主たる特徴を特定すると次の通
りである。
発明は上記実施の形態に限定されるものではなく、従来
隣接して配置しなければならなかった回路を巨大配線を
利用して場所的に離間して配置できるようにしたすべて
を含むものである。 （付記）以上、本発明の主たる特徴を特定すると次の通
りである。
【００３７】（付記１）外部端子と、これに接続される
第１及び第２の内部回路と、前記外部端子と前記第１及
び第２の内部回路を接続する配線とを有し、前記配線
は、半導体チップ面上に設けられた配線層を覆う絶縁層
の上に形成されかつ前記配線層の電極とコンタクトする
導電層で形成され、前記第１及び第２の内部回路は距離
的に離間して配置される半導体装置。
第１及び第２の内部回路と、前記外部端子と前記第１及
び第２の内部回路を接続する配線とを有し、前記配線
は、半導体チップ面上に設けられた配線層を覆う絶縁層
の上に形成されかつ前記配線層の電極とコンタクトする
導電層で形成され、前記第１及び第２の内部回路は距離
的に離間して配置される半導体装置。
【００３８】（付記２）外部端子と、これに接続される
第１及び第２の内部回路と、前記外部端子と前記第１及
び第２の内部回路を接続する配線とを有し、前記配線
は、半導体チップ面上に設けられた配線層を覆う絶縁層
の上に形成されかつ前記配線層の電極とコンタクトする
導電層で形成され、前記配線は、前記第１及び第２の内
部回路と前記外部端子とを前記配線層で接続した場合の
最大許容長よりも長い半導体装置。
第１及び第２の内部回路と、前記外部端子と前記第１及
び第２の内部回路を接続する配線とを有し、前記配線
は、半導体チップ面上に設けられた配線層を覆う絶縁層
の上に形成されかつ前記配線層の電極とコンタクトする
導電層で形成され、前記配線は、前記第１及び第２の内
部回路と前記外部端子とを前記配線層で接続した場合の
最大許容長よりも長い半導体装置。
【００３９】（付記３）付記１又は２に記載の半導体装
置は第３の内部回路を有し、前記第１及び第２の内部回
路は前記第３の回路を挟むように配置されている半導体
装置。
置は第３の内部回路を有し、前記第１及び第２の内部回
路は前記第３の回路を挟むように配置されている半導体
装置。
【００４０】（付記４）前記第１及び第２の内部回路は
それぞれ、データ入力回路及びデータ出力回路である付
記１又は２記載の半導体装置。
それぞれ、データ入力回路及びデータ出力回路である付
記１又は２記載の半導体装置。
【００４１】（付記５）外部端子と、これに接続される
内部回路及び保護素子と、前記外部端子と内部回路及び
保護素子を接続する配線とを有し、前記配線は、半導体
チップ面上に設けられた配線層を覆う絶縁層の上に形成
されかつ前記配線層の電極とコンタクトする導電層で形
成される半導体装置。
内部回路及び保護素子と、前記外部端子と内部回路及び
保護素子を接続する配線とを有し、前記配線は、半導体
チップ面上に設けられた配線層を覆う絶縁層の上に形成
されかつ前記配線層の電極とコンタクトする導電層で形
成される半導体装置。
【００４２】（付記６）前記配線層は前記巨大配線と前
記内部回路とを接続する第１の部分と、前記巨大配線と
前記保護素子とを接続する第２の部分とを含み、前記第
１の部分は前記第２の部分よりも長い付記５記載の半導
体装置。
記内部回路とを接続する第１の部分と、前記巨大配線と
前記保護素子とを接続する第２の部分とを含み、前記第
１の部分は前記第２の部分よりも長い付記５記載の半導
体装置。
【００４３】（付記７）前記外部端子と前記内部回路と
の間に抵抗を有する付記５又は６記載の半導体装置。
の間に抵抗を有する付記５又は６記載の半導体装置。
【００４４】（付記８）前記保護素子は前記半導体チッ
プの周辺部に位置することを特徴とする付記５又は６記
載の半導体装置。
プの周辺部に位置することを特徴とする付記５又は６記
載の半導体装置。
【００４５】（付記９）前記配線は、前記配線層内の配
線よりも大きいサイズである付記１、２及び５のいずれ
か一項記載の半導体装置。
線よりも大きいサイズである付記１、２及び５のいずれ
か一項記載の半導体装置。
【００４６】（付記１０）前記保護素子は、ＥＳＤ素子
である付記５又は６記載の半導体装置。
である付記５又は６記載の半導体装置。
【００４７】（付記１１）前記外部端子は、前記配線上
に形成されている電極である付記１に記載の半導体装
置。
に形成されている電極である付記１に記載の半導体装
置。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
回路配置上の制約を解消して回路素子の配置の自由度が
大きい半導体装置を提供することができる。
回路配置上の制約を解消して回路素子の配置の自由度が
大きい半導体装置を提供することができる。
【図１】従来の回路配置の一例を示す図である。
【図２】本発明の第１の実施の形態による半導体装置を
示す図である。
示す図である。
【図３】図２に示す半導体装置の断面を示す図である。
【図４】本発明の第２の実施の形態による半導体装置を
示す図である。
示す図である。
【図５】本発明の第３の実施の形態による半導体装置を
示す図である。
示す図である。
【図６】本発明による半導体装置の構成例を示す図であ
る。
る。
【図７】半導体記憶装置の一般的な回路配置を示す図で
ある。
ある。
【図８】本発明の第４の実施の形態による半導体装置を
示す図である。
示す図である。
１０ 外部端子 １１ 内部回路 １２ ＥＳＤ素子 １３ 巨大配線 １４ コンタクト部 １５ 通常配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｅ Ｆターム(参考） 5F033 HH00 JJ00 JJ01 KK00 MM29 NN34 QQ37 RR22 TT03 VV07 XX08 XX24 XX27 5F038 BE07 BH02 BH13 CA02 CA03 CA07 CA10 CD05 CD12 CD13 DF05 EZ20 5F064 BB12 BB16 CC22 CC30 DD14 DD42 EE08 EE09 EE22 EE27 EE42 EE43 EE45 EE56 EE60 5F083 GA02 GA14 LA07 LA10 LA21
Claims (7)
- 【請求項１】 外部端子と、 これに接続される第１及び第２の内部回路と、 前記外部端子と前記第１及び第２の内部回路を接続する
配線とを有し、 前記配線は、半導体チップ面上に設けられた配線層を覆
う絶縁層の上に形成されかつ前記配線層の電極とコンタ
クトする導電層で形成され、 前記第１及び第２の内部回路は距離的に離間して配置さ
れる半導体装置。 - 【請求項２】 外部端子と、 これに接続される第１及び第２の内部回路と、 前記外部端子と前記第１及び第２の内部回路を接続する
配線とを有し、 前記配線は、半導体チップ面上に設けられた配線層を覆
う絶縁層の上に形成されかつ前記配線層の電極とコンタ
クトする導電層で形成され、 前記配線は、前記第１及び第２の内部回路と前記外部端
子とを前記配線層で接続した場合の最大許容長よりも長
い半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置は第
３の内部回路を有し、前記第１及び第２の内部回路は前
記第３の回路を挟むように配置されている半導体装置。 - 【請求項４】 外部端子と、 これに接続される内部回路及び保護素子と、 前記外部端子と内部回路及び保護素子を接続する配線と
を有し、 前記配線は、半導体チップ面上に設けられた配線層を覆
う絶縁層の上に形成されかつ前記配線層の電極とコンタ
クトする導電層で形成される半導体装置。 - 【請求項５】 前記配線層は前記巨大配線と前記内部回
路とを接続する第１の部分と、前記巨大配線と前記保護
素子とを接続する第２の部分とを含み、前記第１の部分
は前記第２の部分よりも長い請求項４記載の半導体装
置。 - 【請求項６】 前記外部端子と前記内部回路との間に抵
抗を有する請求項４又は５記載の半導体装置。 - 【請求項７】 前記保護素子は前記半導体チップの周辺
部に位置することを特徴とする請求項４又は５記載の半
導体装置。
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