JP2002170879A - Semiconductor device and its fabrication method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device, which uses an organic insulation film as an interlayer insulation film and has opening portions therein for forming wirings by etching with oxygen containing gas plasma, and to provide its fabrication method, in which the degradation of the electrical characteristics of an interlayer insulation film and the failure of wiring structures do not occur. SOLUTION: In the semiconductor device comprising a metal wiring 22 using a metal whose main component is copper, an interlayer insulation film 13 using an organic insulation film having thermal resistance, an hard mask layer 14 having etching selectivity for the organic insulation film, and a barrier layer 20 preventing interdiffusion of metal ions or the like occurring between the metal wiring 22 and the interlayer insulation film 13 using a high melting point metal or a high melting point intermetallic compound, a reformed treated layer 19 is provided at a portion contacting to the barrier layer of the organic insulation layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、銅を主成分とする
金属配線と、耐熱性を有する有機層間絶縁膜とを用いら
れてなるＬＳＩ等の半導体装置およびその製造方法に関
する。具体的には、半導体基板に設けられる比誘電率が
低く、かつ信頼性の高い層間絶縁膜の形成方法、および
それを用いた半導体装置、その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as an LSI using a metal wiring containing copper as a main component and an organic interlayer insulating film having heat resistance, and a method of manufacturing the same. Specifically, the present invention relates to a method for forming a highly reliable interlayer insulating film having a low relative dielectric constant and provided on a semiconductor substrate, a semiconductor device using the same, and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】電気信号が配線内を伝搬するのに必要と
される時間である配線遅延は、大規模集積回路（ＬＳ
Ｉ）を含めた電子機器の信号処理性能を左右する重要な
特性である。従来、ＬＳＩの信号処理速度を高速化する
ために、トランジスタの小型化によるスイッチング速度
の向上や、設計ルールの縮小化による集積度の向上によ
って目的を達成してきた。2. Description of the Related Art Wiring delay, which is the time required for an electric signal to propagate through a wiring, is known as a large-scale integrated circuit (LS).
This is an important characteristic that affects the signal processing performance of electronic devices including I). Conventionally, in order to increase the signal processing speed of an LSI, the object has been achieved by improving the switching speed by reducing the size of transistors and improving the degree of integration by reducing the design rules.

【０００３】しかし、この集積度の向上に伴い配線間距
離や配線断面積が極限まで微細化されると、配線の抵抗
値と配線間容量が増大し配線遅延が増大することとなっ
た。この配線遅延を低減するために、層間絶縁膜の容量
の低減を目的として従来のシリコン酸化膜に代わって、
より比誘電率の低い低誘電率層間絶縁膜を導入すること
が必須となっている。その中でも有機層間絶縁膜は、こ
の要求に応える有力な技術となっている。However, when the distance between wirings and the cross-sectional area of wirings are miniaturized to the limit with the improvement of the degree of integration, the resistance value of wirings and the capacitance between wirings are increased, and wiring delay is increased. In order to reduce the wiring delay, instead of the conventional silicon oxide film for the purpose of reducing the capacity of the interlayer insulating film,
It is essential to introduce a low dielectric constant interlayer insulating film having a lower relative dielectric constant. Among them, the organic interlayer insulating film has become a promising technology to meet this demand.

【０００４】その理由として、従来のシリコン酸化膜の
比誘電率が４．０〜４．４、フッ素含有シリコン酸化膜
の比誘電率が３．３〜３．９であるのに対して、有機層
間絶縁膜の比誘電率は２．１〜３．１と大幅に低減する
ことが可能であるため、現在、有機層間絶縁膜につい
て、材料とＬＳＩ製造プロセスの両面で実用化を目指し
た研究開発が活発に行われている。The reason is that the relative permittivity of the conventional silicon oxide film is 4.0 to 4.4, and the relative permittivity of the fluorine-containing silicon oxide film is 3.3 to 3.9, whereas the relative permittivity of the silicon oxide film is 3.3 to 3.9. Since the relative dielectric constant of the interlayer insulating film can be greatly reduced to 2.1 to 3.1, research and development of organic interlayer insulating films is currently underway for practical use in both materials and LSI manufacturing processes. Is being actively conducted.

【０００５】[0005]

【課題を解決しようとする課題】しかしながら、比誘電
率を下げるために有機層間絶縁膜を使用し、該層間絶縁
膜を酸素を含有するガスのプラズマによってエッチング
して配線形成用の開口部を形成すると、該開口部の表面
にエッチング時の化学反応によって劣化層が形成され、
該層間絶縁膜の比誘電率の上昇、配線間の電流リークの
誘発、絶縁耐性の劣化、吸水率の上昇、バリア層との密
着性の劣化、金属配線材料成膜中あるいは、成膜後の加
熱工程における脱ガスの発生による成膜不良等を導く要
因になることが指摘されている。However, in order to lower the dielectric constant, an organic interlayer insulating film is used, and the interlayer insulating film is etched by a plasma of a gas containing oxygen to form an opening for forming a wiring. Then, a deteriorated layer is formed on the surface of the opening by a chemical reaction at the time of etching,
Increase in relative dielectric constant of the interlayer insulating film, induction of current leak between wirings, deterioration of insulation resistance, increase in water absorption, deterioration of adhesion to barrier layer, during or after metal wiring material film formation It has been pointed out that this may be a factor leading to a film formation failure or the like due to generation of degas in the heating step.

【０００６】特に、該層間絶縁膜の開口部を形成するた
めにＲＩＥ（Reactive Ion Etching）装置等を用いて、
酸素プラズマによるドライエッチングを行うと、該開口
部の表面に酸化層が形成され、それによって金属配線構
造の不良の発生、比誘電率の上昇、絶縁耐性の劣化が起
こり、問題視されている。その一方で、該層間絶縁膜の
エッチングに酸素プラズマを用いることによって、高い
エッチング速度と、酸化珪素膜や窒化珪素膜等との優れ
たエッチング選択性を得ることができるため、これらの
メリットを活かすべく手法を、配線形成プロセスにおい
て改善し実施する必要がある。In particular, an RIE (Reactive Ion Etching) apparatus or the like is used to form an opening in the interlayer insulating film.
When dry etching using oxygen plasma is performed, an oxide layer is formed on the surface of the opening, which causes a defect in a metal wiring structure, an increase in relative dielectric constant, and a deterioration in insulation resistance, which is regarded as a problem. On the other hand, by using oxygen plasma for etching the interlayer insulating film, a high etching rate and excellent etching selectivity with a silicon oxide film, a silicon nitride film, or the like can be obtained. Therefore, it is necessary to improve and implement the method in the wiring forming process.

【０００７】本発明は、層間絶縁膜に耐熱性を有する有
機絶縁膜を用い、該層間絶縁膜を酸素含有ガスのプラズ
マでエッチングして配線形成用の開口部を形成した後
に、該開口部表面を改質処理することによって、信頼性
の高い半導体装置およびその製造方法を提供することを
目的としている。According to the present invention, an organic insulating film having heat resistance is used as an interlayer insulating film, and the interlayer insulating film is etched with an oxygen-containing gas plasma to form an opening for forming a wiring. It is an object of the present invention to provide a highly reliable semiconductor device and a method for manufacturing the same by modifying a semiconductor device.

【０００８】[0008]

【課題を解決するための手段】即ち、本発明は、銅を主
成分とする金属からなる金属配線、耐熱性有機絶縁膜か
らなる層間絶縁膜、前記有機絶縁膜に対してエッチング
選択性を有するハードマスク層、かつ高融点金属もしく
は高融点金属化合物からなるバリア層を有してなる半導
体装置において、前記層間絶縁膜と前記バリア層とが接
触する部分に改質処理層を有することを特徴とする半導
体装置である。ここで、バリア層は、前記金属配線と層
間絶縁膜の間で生じる金属イオン等の相互拡散を防止す
るものである。That is, the present invention provides a metal wiring made of a metal containing copper as a main component, an interlayer insulating film made of a heat-resistant organic insulating film, and an etching selectivity with respect to the organic insulating film. In a semiconductor device having a hard mask layer, and a barrier layer made of a high-melting metal or a high-melting metal compound, a modification treatment layer is provided at a portion where the interlayer insulating film contacts the barrier layer. Semiconductor device. Here, the barrier layer prevents mutual diffusion of metal ions and the like generated between the metal wiring and the interlayer insulating film.

【０００９】本発明の半導体装置において、有機絶縁膜
がフッ素含有有機絶縁膜であること、もしくはポリベン
ゾオキサゾール樹脂からなることが好ましい。In the semiconductor device of the present invention, it is preferable that the organic insulating film is a fluorine-containing organic insulating film or is made of a polybenzoxazole resin.

【００１０】前記ポリベンゾオキサゾール樹脂は、その
樹脂構造にフッ素を含有することが、更に好ましい。It is more preferable that the polybenzoxazole resin contains fluorine in the resin structure.

【００１１】また、本発明の半導体装置において、有機
絶縁膜に対してエッチング選択性を有するハードマスク
層が、酸化珪素膜、窒化珪素膜、または窒化酸化珪素膜
であり、高融点金属がＴａ、Ｔｉ、または Ｗ であり、
高融点金属化合物がＴａＮ、ＴａＣ、ＴｉＮ、ＴｉＷ、
ＷＮ、ＴａＳｉＮ、ＴｉＳｉＮ、または ＷＳｉＮ であ
ることが、好ましい。In the semiconductor device of the present invention, the hard mask layer having etching selectivity with respect to the organic insulating film is a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film, and the refractory metal is Ta, Ti or W;
The refractory metal compound is TaN, TaC, TiN, TiW,
Preferably, it is WN, TaSiN, TiSiN, or WSiN.

【００１２】更に、本発明は、半導体基板上に、耐熱性
を有する有機絶縁膜を用いた層間絶縁膜を形成する工程
と、前記層間絶縁膜上に、前記有機絶縁膜に対してエッ
チング選択性を有するハードマスク層を形成する工程
と、前記ハードマスク層をエッチングしてパターン化し
た開口部を形成する工程と、前記層間絶縁膜を前記パタ
ーン化したハードマスク層の形状にそって、酸素含有ガ
スのプラズマによってエッチングして配線形成用の開口
部を形成する工程と、前記層間絶縁膜の開口部の表面に
形成された劣化層を、不活性ガスプラズマによって除去
かつ改質処理する工程と、前記改質処理した配線形成用
の開口部に、高融点金属もしくは高融点金属化合物を用
いたバリア層を形成する工程と、前記バリア層を形成し
た配線形成用の開口部に、銅を主成分とする配線形成用
の金属を埋め込む工程とを有することを特徴とする半導
体装置の製造方法である。Further, the present invention provides a step of forming an interlayer insulating film using an organic insulating film having heat resistance on a semiconductor substrate, and an etching selectivity on the interlayer insulating film with respect to the organic insulating film. Forming a hard mask layer having: a step of forming a patterned opening by etching the hard mask layer; and forming an oxygen-containing layer on the interlayer insulating film along the shape of the patterned hard mask layer. A step of forming an opening for forming a wiring by etching with a plasma of a gas, and a step of removing and modifying a deteriorated layer formed on the surface of the opening of the interlayer insulating film with an inert gas plasma; Forming a barrier layer using a high-melting metal or a high-melting metal compound in the modified opening for forming a wiring, and forming an opening for forming the wiring in which the barrier layer is formed; To a method of manufacturing a semiconductor device characterized by a step of embedding a metal for wiring formation copper as a main component.

【００１３】本発明の半導体装置の製造方法において、
不活性ガスに、窒素、ヘリウム、ネオン、アルゴン、ク
リプトン、又はキセノンを用いることが好ましい。In the method of manufacturing a semiconductor device according to the present invention,
It is preferable to use nitrogen, helium, neon, argon, krypton, or xenon as the inert gas.

【００１４】本発明の半導体装置の製造方法において、
有機絶縁膜が、フッ素含有有機絶縁膜であることを特徴
とする。In the method for manufacturing a semiconductor device according to the present invention,
The organic insulating film is a fluorine-containing organic insulating film.

【００１５】本発明の半導体装置の製造方法において、
有機絶縁膜が、ポリベンゾオキサゾール樹脂、またはフ
ッ素含有ポリベンゾオキサゾール樹脂からなることが好
ましい。In the method for manufacturing a semiconductor device according to the present invention,
It is preferable that the organic insulating film is made of a polybenzoxazole resin or a fluorine-containing polybenzoxazole resin.

【００１６】本発明の半導体装置の製造方法において、
ハードマスク層が、酸化珪素膜、窒化珪素膜、または窒
化酸化珪素膜からなり、また前記高融点金属としてＴ
ａ、Ｔｉ、または Ｗ を用い、高融点金属化合物として
ＴａＮ、ＴａＣ、ＴｉＮ、ＴｉＷ、ＷＮ、ＴａＳｉＮ、
ＴｉＳｉＮ、または ＷＳｉＮ を用いることが好まし
い。In the method for manufacturing a semiconductor device according to the present invention,
The hard mask layer is made of a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film;
a, Ti, or W, and TaN, TaC, TiN, TiW, WN, TaSiN,
It is preferable to use TiSiN or WSiN.

【００１７】[0017]

【発明の実施の形態】本発明に用いる耐熱性有機絶縁膜
の例を挙げると、ポリイミド、ポリイソイミド、ポリア
ミドイミド、ポリアミド、ビスマレイミド、ポリベンゾ
オキサゾール、ポリベンゾチアゾール、ポリベンゾイミ
ダゾール、ポリオキサジアゾール、ポリキノリン、ポリ
キノキサリン、ポリキナゾロン、ポリイミダゾピロロ
ン、ポリテトラアザピレン、ポリアリレンエーテル、ノ
ルボルネン樹脂、シクロペンタジエン樹脂、ポリアリレ
ート、芳香族ポリエーテル、ポリパラフェニレン、ポリ
パラキシリレン、ポリナフタレン、ベンゾシクロブテン
等の耐熱性有機樹脂からなるものであるが、これらに限
られるものではない。また、これらのポリマーの末端や
側鎖にアセチレン基等の架橋性官能基を導入し、加熱に
よって架橋構造を形成することも可能である。これらの
中でもポリベンゾオキサゾール樹脂は耐熱性が高く、バ
リア層やハードマスク層、金属配線との密着性に優れて
おり好ましい。DESCRIPTION OF THE PREFERRED EMBODIMENTS Examples of the heat-resistant organic insulating film used in the present invention include polyimide, polyisoimide, polyamideimide, polyamide, bismaleimide, polybenzoxazole, polybenzothiazole, polybenzimidazole, and polyoxadiazole. , Polyquinoline, polyquinoxaline, polyquinazolone, polyimidazopyrrolone, polytetraazapyrene, polyarylene ether, norbornene resin, cyclopentadiene resin, polyarylate, aromatic polyether, polyparaphenylene, polyparaxylylene, polynaphthalene, benzo It is made of a heat-resistant organic resin such as cyclobutene, but is not limited thereto. It is also possible to introduce a crosslinkable functional group such as an acetylene group into the terminal or side chain of these polymers, and form a crosslinked structure by heating. Among these, polybenzoxazole resins are preferable because of their high heat resistance and excellent adhesion to the barrier layer, hard mask layer, and metal wiring.

【００１８】さらに、層間絶縁膜に求められる重要な特
性である低比誘電率を付与するためには、フッ素を含有
することが有効であり、前記耐熱性有機絶縁膜を形成す
る樹脂の化学構造において、一部もしくはすべての水素
原子をフッ素原子で置き換えた構造が好ましい。中で
も、フッ素を含有するポリベンゾオキサゾール樹脂が好
ましい。Further, in order to provide a low dielectric constant, which is an important property required for the interlayer insulating film, it is effective to contain fluorine, and the chemical structure of the resin forming the heat-resistant organic insulating film is important. Is preferably a structure in which some or all of the hydrogen atoms are replaced with fluorine atoms. Among them, a polybenzoxazole resin containing fluorine is preferable.

【００１９】ポリベンゾオキサゾール樹脂としては、ビ
スアミノフェノール化合物と、ジカルボン酸誘導体とか
ら合成されるポリヒドロキシアミドを溶剤に溶解し、ウ
エハに塗布し乾燥させた樹脂膜を加熱することで脱水閉
環反応を経ることで得られるものが、半導体装置の製造
方法に好適であり、ビスアミノフェノール化合物の例と
しては、２,４−ジアミノレゾルシノール、４,６−ジア
ミノレゾルシノール、２,２−ビス（３−アミノ−４−
ヒドロキシフェニル）ヘキサフルオロプロパン、２,２
−ビス（４−アミノ−３−ヒドロキシフェニル）ヘキサ
フルオロプロパン、２,２−ビス（３−アミノ−４−ヒ
ドロキシフェニル）プロパン、２,２−ビス（４−アミ
ノ−３−ヒドロキシフェニル）プロパン、３,３'−ジア
ミノ−４,４'−ジヒドロキシジフェニルスルフォン、
４,４'−ジアミノ−３,３'−ジヒドロキシジフェニルス
ルフォン、３,３'−ジアミノ−４,４'−ジヒドロキシビ
フェニル、４,４'−ジアミノ−３,３'−ジヒドロキシビ
フェニル、９,９−ビス（４−（（４−アミノ−３−ヒ
ドロキシ）フェノキシ）フェニル）フルオレン、９,９
−ビス（４−（（３−アミノ−４−ヒドロキシ）フェノ
キシ）フェニル）フルオレン、９,９−ビス（４−（３
−アミノ−４−ヒドロキシ）フェニル）フルオレン、
９,９−ビス（４−（４−アミノ−３−ヒドロキシ）フ
ェニル）フルオレン、１，１’−ビナフチル−３，３’
−ジアミノ−２，２’−ジオール、ビス（２−（（４−
アミノ−３−ヒドロキシ）フェノキシ））−１，１’−
ビナフチル、ビス（２−（（３−アミノ−４−ヒドロキ
シ）フェノキシ））−１，１’−ビナフチル、３,３'−
ジアミノ−４,４'−ジヒドロキシジフェニルエーテル、
４,４'−ジアミノ−３,３'−ジヒドロキシジフェニルエ
ーテル、２,２−ビス（３−アミノ−４−ヒドロキシ−
２−トリフルオロメチルフェニル）プロパン、２,２−
ビス（４−アミノ−３−ヒドロキシ−２−トリフルオロ
メチルフェニル）プロパン、２,２−ビス（３−アミノ
−４−ヒドロキシ−５−トリフルオロメチルフェニル）
プロパン、２,２−ビス（４−アミノ−３−ヒドロキシ
−５−トリフルオロメチルフェニル）プロパン、２,２
−ビス（３−アミノ−４−ヒドロキシ−６−トリフルオ
ロメチルフェニル）プロパン、２,２−ビス（４−アミ
ノ−３−ヒドロキシ−６−トリフルオロメチルフェニ
ル）プロパン、２,２−ビス（３−アミノ−４−ヒドロ
キシ−２−トリフルオロメチルフェニル）ヘキサフルオ
ロプロパン、２,２−ビス（４−アミノ−３−ヒドロキ
シ−２−トリフルオロメチルフェニル）ヘキサフルオロ
プロパン、２,２−ビス（３−アミノ−４−ヒドロキシ
−５−トリフルオロメチルフェニル）ヘキサフルオロプ
ロパン、２,２−ビス（４−アミノ−３−ヒドロキシ−
５−トリフルオロメチルフェニル）ヘキサフルオロプロ
パン、２,２−ビス（３−アミノ−４−ヒドロキシ−６
−トリフルオロメチルフェニル）ヘキサフルオロプロパ
ン、２,２−ビス（４−アミノ−３−ヒドロキシ−６−
トリフルオロメチルフェニル）ヘキサフルオロプロパ
ン、３,３'−ジアミノ−４,４'−ジヒドロキシ−２,２'
−ビス（トリフルオロメチル）ビフェニル、４,４'−ジ
アミノ−３,３'−ジヒドロキシ−２,２'−ビス（トリフ
ルオロメチル）ビフェニル、３,３'−ジアミノ−４,４'
−ジヒドロキシ−５,５'−ビス（トリフルオロメチル）
ビフェニル、４,４'−ジアミノ−３,３'−ジヒドロキシ
−５,５'−ビス（トリフルオロメチル）ビフェニル、
３,３'−ジアミノ−４,４'−ジヒドロキシ−６,６'−ビ
ス（トリフルオロメチル）ビフェニル、４,４'−ジアミ
ノ−３,３'−ジヒドロキシ−６,６'−ビス（トリフルオ
ロメチル）ビフェニル等が挙げられる。As the polybenzoxazole resin, a polyhydroxyamide synthesized from a bisaminophenol compound and a dicarboxylic acid derivative is dissolved in a solvent, and a resin film applied to a wafer and dried is heated to cause a dehydration ring-closing reaction. Is suitable for a method of manufacturing a semiconductor device. Examples of bisaminophenol compounds include 2,4-diaminoresorcinol, 4,6-diaminoresorcinol, and 2,2-bis (3- Amino-4-
Hydroxyphenyl) hexafluoropropane, 2,2
-Bis (4-amino-3-hydroxyphenyl) hexafluoropropane, 2,2-bis (3-amino-4-hydroxyphenyl) propane, 2,2-bis (4-amino-3-hydroxyphenyl) propane, 3,3′-diamino-4,4′-dihydroxydiphenylsulfone,
4,4'-diamino-3,3'-dihydroxydiphenylsulfone, 3,3'-diamino-4,4'-dihydroxybiphenyl, 4,4'-diamino-3,3'-dihydroxybiphenyl, 9,9- Bis (4-((4-amino-3-hydroxy) phenoxy) phenyl) fluorene, 9,9
-Bis (4-((3-amino-4-hydroxy) phenoxy) phenyl) fluorene, 9,9-bis (4- (3
-Amino-4-hydroxy) phenyl) fluorene,
9,9-bis (4- (4-amino-3-hydroxy) phenyl) fluorene, 1,1′-binaphthyl-3,3 ′
-Diamino-2,2'-diol, bis (2-((4-
Amino-3-hydroxy) phenoxy))-1,1′-
Binaphthyl, bis (2-((3-amino-4-hydroxy) phenoxy))-1,1′-binaphthyl, 3,3′-
Diamino-4,4'-dihydroxydiphenyl ether,
4,4'-diamino-3,3'-dihydroxydiphenyl ether, 2,2-bis (3-amino-4-hydroxy-
2-trifluoromethylphenyl) propane, 2,2-
Bis (4-amino-3-hydroxy-2-trifluoromethylphenyl) propane, 2,2-bis (3-amino-4-hydroxy-5-trifluoromethylphenyl)
Propane, 2,2-bis (4-amino-3-hydroxy-5-trifluoromethylphenyl) propane, 2,2
-Bis (3-amino-4-hydroxy-6-trifluoromethylphenyl) propane, 2,2-bis (4-amino-3-hydroxy-6-trifluoromethylphenyl) propane, 2,2-bis (3 -Amino-4-hydroxy-2-trifluoromethylphenyl) hexafluoropropane, 2,2-bis (4-amino-3-hydroxy-2-trifluoromethylphenyl) hexafluoropropane, 2,2-bis (3 -Amino-4-hydroxy-5-trifluoromethylphenyl) hexafluoropropane, 2,2-bis (4-amino-3-hydroxy-
5-trifluoromethylphenyl) hexafluoropropane, 2,2-bis (3-amino-4-hydroxy-6
-Trifluoromethylphenyl) hexafluoropropane, 2,2-bis (4-amino-3-hydroxy-6-
Trifluoromethylphenyl) hexafluoropropane, 3,3'-diamino-4,4'-dihydroxy-2,2 '
-Bis (trifluoromethyl) biphenyl, 4,4'-diamino-3,3'-dihydroxy-2,2'-bis (trifluoromethyl) biphenyl, 3,3'-diamino-4,4 '
-Dihydroxy-5,5'-bis (trifluoromethyl)
Biphenyl, 4,4'-diamino-3,3'-dihydroxy-5,5'-bis (trifluoromethyl) biphenyl,
3,3'-diamino-4,4'-dihydroxy-6,6'-bis (trifluoromethyl) biphenyl, 4,4'-diamino-3,3'-dihydroxy-6,6'-bis (trifluoro Methyl) biphenyl and the like.

【００２０】ジカルボン酸誘導体の例としては、イソフ
タル酸、テレフタル酸、４,４'−ビフェニルジカルボン
酸、３,４'−ビフェニルジカルボン酸、３,３'−ビフェ
ニルジカルボン酸、２,６−ナフタレンジカルボン酸、
１,４−ナフタレンジカルボン酸、４,４'−スルホニル
ビス安息香酸、３,４'−スルホニルビス安息香酸、３,
３'−スルホニルビス安息香酸、４,４'−オキシビス安
息香酸、３,４'−オキシビス安息香酸、３,３'−オキシ
ビス安息香酸、２,２−ビス（４−カルボキシフェニ
ル）プロパン、２,２−ビス（３−カルボキシフェニ
ル）プロパン、２,２−ビス（４−カルボキシフェニ
ル）ヘキサフルオロプロパン、２,２−ビス（３−カル
ボキシフェニル）ヘキサフルオロプロパン、４,４’−
ビス（４−カルボキシフェノキシ）ビフェニル、４,
４’−ビス（３−カルボキシフェノキシ）ビフェニル、
３,４’−ビス（４−カルボキシフェノキシ）ビフェニ
ル、３,４’−ビス（３−カルボキシフェノキシ）ビフ
ェニル、３,３’−ビス（４−カルボキシフェノキシ）
ビフェニル、３,３’−ビス（３−カルボキシフェノキ
シ）ビフェニル、４,４’−ビス（４−カルボキシフェ
ノキシ）−ｐ−ターフェニル、４,４’−ビス（４−カ
ルボキシフェノキシ）−ｍ−ターフェニル、３,４’−
ビス（４−カルボキシフェノキシ）−ｐ−ターフェニ
ル、３,３’−ビス（４−カルボキシフェノキシ）−ｐ
−ターフェニル、３,４’−ビス（４−カルボキシフェ
ノキシ）−ｍ−ターフェニル、３,３’−ビス（４−カ
ルボキシフェノキシ）−ｍ−ターフェニル、４,４’−
ビス（３−カルボキシフェノキシ）−ｐ−ターフェニ
ル、４,４’−ビス（３−カルボキシフェノキシ）−ｍ
−ターフェニル、３,４’−ビス（３−カルボキシフェ
ノキシ）−ｐ−ターフェニル、３,３’−ビス（３−カ
ルボキシフェノキシ）−ｐ−ターフェニル、３,４’−
ビス（３−カルボキシフェノキシ）−ｍ−ターフェニ
ル、３,３’−ビス（３−カルボキシフェノキシ）−ｍ
−ターフェニル、２,２'−ビス（トリフルオロメチル）
−４,４'−ビフェニルジカルボン酸、３,３'−ビス（ト
リフルオロメチル）−４,４'−ビフェニルジカルボン
酸、２,２'−ビス（トリフルオロメチル）−３,３'−ビ
フェニルジカルボン酸、２,２'−ジメチル−４,４'−ビ
フェニルジカルボン酸、３,３'−ジメチル−４,４'−ビ
フェニルジカルボン酸、２,２'−ジメチル−３,３'−ビ
フェニルジカルボン酸、３−フルオロイソフタル酸、２
−フルオロイソフタル酸、２−フルオロテレフタル酸、
２,４,５,６−テトラフルオロイソフタル酸、２,３,５,
６−テトラフルオロテレフタル酸、５−トリフルオロメ
チルイソフタル酸等から選ばれるジカルボン酸をそのま
ま、あるいは１−ヒドロキシベンゾトリアゾール、１−
ヒドロキシベンゾチアゾール、ｐ−ニトロフェノール等
が挙げられる。Examples of the dicarboxylic acid derivative include isophthalic acid, terephthalic acid, 4,4'-biphenyldicarboxylic acid, 3,4'-biphenyldicarboxylic acid, 3,3'-biphenyldicarboxylic acid and 2,6-naphthalenedicarboxylic acid acid,
1,4-naphthalenedicarboxylic acid, 4,4′-sulfonylbisbenzoic acid, 3,4′-sulfonylbisbenzoic acid,
3′-sulfonylbisbenzoic acid, 4,4′-oxybisbenzoic acid, 3,4′-oxybisbenzoic acid, 3,3′-oxybisbenzoic acid, 2,2-bis (4-carboxyphenyl) propane, 2-bis (3-carboxyphenyl) propane, 2,2-bis (4-carboxyphenyl) hexafluoropropane, 2,2-bis (3-carboxyphenyl) hexafluoropropane, 4,4′-
Bis (4-carboxyphenoxy) biphenyl, 4,
4'-bis (3-carboxyphenoxy) biphenyl,
3,4'-bis (4-carboxyphenoxy) biphenyl, 3,4'-bis (3-carboxyphenoxy) biphenyl, 3,3'-bis (4-carboxyphenoxy)
Biphenyl, 3,3'-bis (3-carboxyphenoxy) biphenyl, 4,4'-bis (4-carboxyphenoxy) -p-terphenyl, 4,4'-bis (4-carboxyphenoxy) -m-ter Phenyl, 3,4'-
Bis (4-carboxyphenoxy) -p-terphenyl, 3,3'-bis (4-carboxyphenoxy) -p
-Terphenyl, 3,4'-bis (4-carboxyphenoxy) -m-terphenyl, 3,3'-bis (4-carboxyphenoxy) -m-terphenyl, 4,4'-
Bis (3-carboxyphenoxy) -p-terphenyl, 4,4'-bis (3-carboxyphenoxy) -m
-Terphenyl, 3,4'-bis (3-carboxyphenoxy) -p-terphenyl, 3,3'-bis (3-carboxyphenoxy) -p-terphenyl, 3,4'-
Bis (3-carboxyphenoxy) -m-terphenyl, 3,3'-bis (3-carboxyphenoxy) -m
-Terphenyl, 2,2'-bis (trifluoromethyl)
-4,4'-biphenyldicarboxylic acid, 3,3'-bis (trifluoromethyl) -4,4'-biphenyldicarboxylic acid, 2,2'-bis (trifluoromethyl) -3,3'-biphenyldicarboxylic Acid, 2,2′-dimethyl-4,4′-biphenyldicarboxylic acid, 3,3′-dimethyl-4,4′-biphenyldicarboxylic acid, 2,2′-dimethyl-3,3′-biphenyldicarboxylic acid, 3-fluoroisophthalic acid, 2
-Fluoroisophthalic acid, 2-fluoroterephthalic acid,
2,4,5,6-tetrafluoroisophthalic acid, 2,3,5,
A dicarboxylic acid selected from 6-tetrafluoroterephthalic acid, 5-trifluoromethylisophthalic acid, or the like, or 1-hydroxybenzotriazole,
Hydroxybenzothiazole, p-nitrophenol and the like.

【００２１】本発明の製造方法における半導体基板上
に、耐熱性を有する有機絶縁膜を用いた層間絶縁膜を形
成する工程は、前記耐熱性有機樹脂もしくは、加熱によ
り前記耐熱性有機樹脂に変換される前駆体樹脂を、溶剤
に溶解し、金属配線を形成させようとする半導体基板、
例えばトランジスタを集積したシリコンウエハ等に、ス
ピンコーティング法により塗布し、ホットプレート等で
加熱することにより溶剤を蒸発させ、その後に窒素等の
不活性気体もしくは真空中で、半導体装置の金属配線を
形成するのに必要となる温度以上に加熱し、高温で樹脂
から放出されうる気体成分を、あらかじめ除去すること
によって達成される。The step of forming an interlayer insulating film using a heat-resistant organic insulating film on a semiconductor substrate in the manufacturing method of the present invention includes the step of converting the heat-resistant organic resin into the heat-resistant organic resin by heating. A precursor resin, which is dissolved in a solvent to form a metal wiring, a semiconductor substrate,
For example, spin-coating is applied to a silicon wafer or the like on which transistors are integrated, and the solvent is evaporated by heating with a hot plate or the like, and then metal wiring of the semiconductor device is formed in an inert gas such as nitrogen or in a vacuum. This is achieved by heating the resin to a temperature higher than necessary to remove the gas components that can be released from the resin at a high temperature.

【００２２】金属配線を形成するうえで必要になる温度
としては、金属の結晶構造を均一化するためのアニール
処理や、金属配線形成後にトランジスタへのダメージを
回復させるフォーミング処理があり、通常４００℃程度
である。それゆえに、この温度に加熱されても実質的に
損傷しない耐熱性が有機絶縁膜に求められる。The temperature required for forming the metal wiring includes an annealing treatment for making the crystal structure of the metal uniform and a forming treatment for recovering damage to the transistor after the formation of the metal wiring. It is about. Therefore, the organic insulating film is required to have heat resistance that does not substantially damage even when heated to this temperature.

【００２３】次に、前記層間絶縁膜上に前記有機絶縁膜
に対してエッチング選択性を有するハードマスク層を形
成する工程は、ＳｉＨ₄やテトラエチルオルソシリケー
ト（ＴＥＯＳ）等を、酸素や窒素ガスと混合し、減圧下
で高電界によりプラズマ化することで化学反応させて、
酸化珪素、窒化珪素もしくは窒化酸化珪素膜を半導体基
板に堆積させる、プラズマＣＶＤ法を用いることができ
る。Next, a step of forming a hard mask layer having an etching selectivity with respect to the organic insulating film on the interlayer insulating film is performed by using SiH ₄ , tetraethylorthosilicate (TEOS), or the like with oxygen or nitrogen gas. Mixing and chemical reaction by making into plasma by high electric field under reduced pressure,
A plasma CVD method in which a silicon oxide, silicon nitride, or silicon nitride oxide film is deposited over a semiconductor substrate can be used.

【００２４】次に、前記ハードマスク層をエッチングし
てパターン化した開口部を形成する工程には、フォトレ
ジストを塗布し露光現像して得たパターンに対応する、
フォトレジストの開口部のみを、ＲＩＥ法により、半導
体基板にフッ化炭素系ガスのプラズマイオンを照射し
て、珪素系ハードマスク層のみ選択的に除去することが
できる。Next, the step of forming a patterned opening by etching the hard mask layer corresponds to a pattern obtained by applying and exposing and developing a photoresist.
Only the opening of the photoresist can be selectively removed by irradiating the semiconductor substrate with plasma ions of a fluorocarbon-based gas by RIE, thereby selectively removing only the silicon-based hard mask layer.

【００２５】次に、ＲＩＥにおけるプラスマイオンのガ
ス種を酸素を含むガスにすることにより、ハードマスク
の開口部の下方に位置する層間絶縁膜を選択的に高速で
エッチングすることができる。Next, by using a gas containing oxygen as a plasma ion in RIE, the interlayer insulating film located below the opening of the hard mask can be selectively etched at a high speed.

【００２６】次に、前記の酸素を含むガスによるＲＩＥ
で劣化した層間絶縁膜の表面を、不活性ガスプラズマに
よって除去する工程は、前記ＲＩＥ工程でのプラズマイ
オンを形成するために導入しているガスを不活性ガスに
切り替えることによって達成するのが簡便であるが、工
程設計や設備投資の観点から、別のプラズマ処理装置に
移して行なっても差し支えない。Next, RIE using the aforementioned gas containing oxygen is performed.
The step of removing the surface of the interlayer insulating film deteriorated by the inert gas plasma by the inert gas plasma can be easily achieved by switching the gas introduced for forming the plasma ions in the RIE step to the inert gas. However, from the viewpoint of process design and capital investment, it is acceptable to transfer to another plasma processing apparatus.

【００２７】次に、前記改質処理した配線形成用の開口
部に、高融点金属もしくは高融点金属化合物を用いたバ
リア層を形成する工程は、蒸着やスパッタリング、プラ
ズマＣＶＤの手法により、達成される。Next, the step of forming a barrier layer using a high melting point metal or a high melting point metal compound in the modified wiring forming opening is achieved by vapor deposition, sputtering, or plasma CVD. You.

【００２８】密着性においては、蒸着よりスパッタリン
グ法が適している。細線化に伴い開口部の深さと幅の比
（アスペクト比）が大きくなっており、開口部の底まで
均一にバリア層を形成するには、蒸着法よりスパッタリ
ング法、さらにはプラズマＣＶＤ法が優れている。For adhesion, a sputtering method is more suitable than vapor deposition. The ratio of the depth to the width of the opening (aspect ratio) is increasing with the thinning, and the sputtering method and the plasma CVD method are superior to the vapor deposition method in order to uniformly form the barrier layer up to the bottom of the opening. ing.

【００２９】最後に、前記バリア層を形成した配線形成
用の開口部に、銅を主成分とする配線形成用の金属を埋
め込む工程は、バリア層と同じく蒸着法、スパッタリン
グ法、プラズマＣＶＤ法により達成される。また、無電
界めっき法や、あらかじめシード層とよばれる薄い導電
層を前述の方法で形成後、電界めっき法で高速で埋め込
む方法も採用できる。Finally, the step of embedding a metal for forming a wiring mainly composed of copper into the opening for forming the wiring in which the barrier layer is formed is carried out by the same vapor deposition method, sputtering method and plasma CVD method as the barrier layer. Achieved. Alternatively, an electroless plating method, or a method in which a thin conductive layer called a seed layer is formed in advance by the above-described method and then buried at a high speed by an electrolytic plating method can be adopted.

【００３０】以下、本発明の実施の形態を添付図面に基
づいて詳細を説明するが、本発明は以下の実施例に何ら
限定されるものではない。Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments.

【００３１】（実施例） （１）．半導体基板上の銅配線構造の作製 （実施例１）本発明の実施の形態を図１及び図２を用い
て概略的に説明する。まず、上部に絶縁層である窒化珪
素膜１２が形成されたシリコン基板１１上に、ピロメリ
ット酸二無水物（以下、ＰＭＤＡと略記する。）と４，
４′−ジアミノジフェニルエーテル（以下、４，４′−
ＤＤＥと略記する。）とを反応させて得られたポリイミ
ド樹脂の前駆体溶液を、スピンコート、プリベーク（１
２０℃、４分）、熱硬化（窒素雰囲気中、３５０℃、１
時間）することによって、図１（ａ）に示されるような
膜厚１μｍの層間絶縁膜１３を形成した。なお、ＰＭＤ
Ａ／４，４′−ＤＤＥ膜の膜厚は、スピンコートの際の
回転数によって制御した。この層間絶縁膜１３の上に、
プラズマ化学気相成長（以下、プラズマＣＶＤと略記す
る。）法の公知の技術を用いて０．１μｍの窒化珪素膜
を成膜し、図１（ｂ）に示されるようなハードマスク層
１４を形成した。なお、窒化珪素膜の比誘電率は約７．
０であるため、配線間容量を増加させる重大な要因とな
るので、半導体装置の製造工程および集積回路構造上支
障をきたさない範囲で、可能な限り薄く形成することが
好ましい。(Example) (1). Production of Copper Wiring Structure on Semiconductor Substrate (Example 1) An embodiment of the present invention will be schematically described with reference to FIGS. First, pyromellitic dianhydride (hereinafter abbreviated as PMDA) and 4, on a silicon substrate 11 on which a silicon nitride film 12 as an insulating layer is formed.
4'-diaminodiphenyl ether (hereinafter 4,4'-
Abbreviated as DDE. ) And a polyimide resin precursor solution obtained by reacting
20 ° C, 4 minutes), thermal curing (350 ° C, 1 in nitrogen atmosphere)
1) to form an interlayer insulating film 13 having a thickness of 1 μm as shown in FIG. In addition, PMD
The thickness of the A / 4,4'-DDE film was controlled by the number of rotations during spin coating. On this interlayer insulating film 13,
A silicon nitride film having a thickness of 0.1 μm is formed using a known technique of a plasma chemical vapor deposition (hereinafter, abbreviated as plasma CVD) method, and a hard mask layer 14 as shown in FIG. Formed. The relative permittivity of the silicon nitride film is about 7.
Since it is 0, it is a significant factor to increase the capacitance between wirings. Therefore, it is preferable to form the semiconductor device as thin as possible without impairing the manufacturing process of the semiconductor device and the structure of the integrated circuit.

【００３２】次に、このハードマスク層１４の所定部分
のみを選択的にエッチングするために、ハードマスク層
１４上に感光性樹脂（ポジ型フォトレジスト、東京応化
工業（株）社製、商品名ＴＨＭＲ−ｉｐ１８００）層１
５を形成し、公知の技術によって、露光、現像すること
によって、図１（ｃ）に示される開口部を形成した。次
に、平行平板型ドライエッチング装置を使用し、この感
光性樹脂層をマスクとして、ハードマスク層１４を感光
性樹脂層のパターンにそってドライエッチングし、図１
（ｄ）に示されるようなパターン化したハードマスク層
の開口部１６を形成した。なお、ドライエッチングした
際のエッチングガスには、４フッ化炭素（以下、ＣＦ₄
と略記する。）ガスを用い、５Ｐａ、１００Ｗの条件で
プラズマを発生させた。続いて、エッチングガスを酸素
ガスに切り替え、パターン化したハードマスク層１４を
マスクとして、層間絶縁膜１３を、ハードマスク層１４
のパターンにそって、ドライエッチングし、図１（ｅ）
に示されるような、パターン化した層間絶縁膜の開口部
１７を形成した。このときのドライエッチングは、５Ｐ
ａ、１００Ｗの条件でプラズマを発生させ、同時に感光
性樹脂層１５を除去した。なお、比誘電率が高いにも関
わらず窒化珪素膜のハードマスク層１４を設ける理由
は、感光性樹脂層１５が有機材料であるため、この感光
性樹脂層１５とポリイミド樹脂である層間絶縁膜１３と
のエッチング選択比を十分に確保できず、パターン化し
た開口部を形成することができないためである。この工
程において、図１（ｅ）に示されるように、層間絶縁膜
の開口部の側壁部に劣化層１８が形成されるため、層間
絶縁膜の物性や、その後の工程に悪影響を及ぼすことが
問題とされている。Next, in order to selectively etch only a predetermined portion of the hard mask layer 14, a photosensitive resin (positive photoresist, manufactured by Tokyo Ohka Kogyo Co., Ltd., trade name) THMR-ip1800) Layer 1
5 was formed, and exposed and developed by a known technique to form an opening shown in FIG. 1C. Next, the hard mask layer 14 was dry-etched according to the pattern of the photosensitive resin layer using the photosensitive resin layer as a mask by using a parallel plate type dry etching apparatus.
An opening 16 of the patterned hard mask layer was formed as shown in FIG. The etching gas used for dry etching is carbon tetrafluoride (hereinafter referred to as CF _4).
Abbreviated. ) Plasma was generated under the conditions of 5 Pa and 100 W using gas. Subsequently, the etching gas is changed to oxygen gas, and the interlayer insulating film 13 is formed on the hard mask layer 14 using the patterned hard mask layer 14 as a mask.
Dry etching is performed according to the pattern shown in FIG.
The opening 17 of the patterned interlayer insulating film was formed as shown in FIG. Dry etching at this time is 5P
a, Plasma was generated under the conditions of 100 W, and the photosensitive resin layer 15 was removed at the same time. The reason why the hard mask layer 14 of a silicon nitride film is provided in spite of a high relative dielectric constant is that the photosensitive resin layer 15 is made of an organic material. This is because a sufficient etching selectivity with respect to 13 cannot be secured, and a patterned opening cannot be formed. In this step, as shown in FIG. 1E, since the degraded layer 18 is formed on the side wall of the opening of the interlayer insulating film, the physical property of the interlayer insulating film and the subsequent steps may be adversely affected. Has been a problem.

【００３３】次に、この劣化層１８を除去するために、
酸素ガスのプラズマによるエッチング終了後に、エッチ
ングチャンバー内に導入するガスをアルゴンガスに切り
替え、所定のアルゴンガスを封入してからプラズマを発
生させる（以下、アルゴンプラズマ処理と略記す
る。）。このアルゴンプラズマ処理によって、前記劣化
層１８を除去、改質処理し、図２（ｆ）に示されるよう
な、改質処理層１９を得た。なおアルゴンプラズマは、
３Ｐａ、３０Ｗの条件でプラズマを発生させ、３０秒間
アルゴンプラズマ雰囲気に曝した。Next, in order to remove the deteriorated layer 18,
After the completion of the etching with the oxygen gas plasma, the gas introduced into the etching chamber is switched to an argon gas, a predetermined argon gas is sealed, and plasma is generated (hereinafter, abbreviated as argon plasma treatment). By the argon plasma treatment, the deteriorated layer 18 was removed and modified to obtain a modified layer 19 as shown in FIG. The argon plasma is
Plasma was generated under the conditions of 3 Pa and 30 W, and exposed to an argon plasma atmosphere for 30 seconds.

【００３４】続いて、劣化層１８を除去し改質処理層１
９を施した半導体基板全面に、スパッタリング装置を用
いてＴａ（タンタル）を０．０５μｍ成膜し、図２
（ｇ）に示されるようなバリア層２０を形成した。この
時のスパッタリング条件は、スパッタ電力（ＤＣ）：１
ｋＷ、スパッタ圧力：０．２Ｐａ、３７０秒間であっ
た。同様に、半導体基板全面にわたって、前記バリア層
の上に、スパッタリング装置を用いて銅を０．２μｍ成
膜し、この後の電解めっきの際に電極として使用する銅
シード層を形成した。この時のスパッタリング条件は、
スパッタ電力（ＤＣ）：２ｋＷ、スパッタ圧力：０．２
Ｐａ、３８０秒間であった。このようにして形成された
銅シード層を電極として使用し、めっき液として、Ｃｕ
ＳＯ₄・５Ｈ₂Ｏ：６０ｇ／ｌ、Ｈ₂ＳＯ₄：１５０ｇ／
ｌ、ＨＣｌ：３７ｇ／ｌで構成される溶液、陽極材に含
燐銅を用いて電解めっきを行い、図２（ｈ）に示される
ような、埋め込まれた銅２１を形成した。この時のめっ
き条件は、めっき液温度：２５℃、電流密度：３．５Ａ
／ｄｍ²、攪拌：低圧空気の下電解めっきを行った。Subsequently, the deteriorated layer 18 is removed and the modified layer 1 is removed.
9 is formed on the entire surface of the semiconductor substrate subjected to Step 9 by using a sputtering apparatus to form a 0.05 μm thick film of Ta (tantalum).
A barrier layer 20 as shown in (g) was formed. The sputtering conditions at this time were: sputtering power (DC): 1
kW, sputtering pressure: 0.2 Pa, 370 seconds. Similarly, a copper film was formed to a thickness of 0.2 μm on the barrier layer using a sputtering apparatus over the entire surface of the semiconductor substrate, and a copper seed layer to be used as an electrode in the subsequent electrolytic plating was formed. The sputtering conditions at this time are as follows:
Sputtering power (DC): 2 kW, sputtering pressure: 0.2
Pa was 380 seconds. The copper seed layer thus formed was used as an electrode, and the plating solution was Cu
_{SO 4 · 5H 2 O: 60g} / l, H 2 SO 4: 150g /
1 and a solution composed of HCl: 37 g / l, and electrolytic plating was performed using phosphorous copper as an anode material to form embedded copper 21 as shown in FIG. 2 (h). The plating conditions at this time were: plating solution temperature: 25 ° C., current density: 3.5 A
/ Dm ² , stirring: electrolytic plating was performed under low-pressure air.

【００３５】更に、前記電解めっきによって形成した埋
め込まれた銅２１の上部を、化学的機械研磨（ＣＭＰ）
装置を用いて研磨し、図２（ｉ）に示されるような銅配
線２２となるように平坦化した。この時のＣＭＰ用のス
ラリーとして、ＣＭＰ９００６^TM（ＥＫＣテクノロジー
（株）社製）を２０％、ＭＰＸ−０７３（ＥＫＣテクノ
ロジー（株）社製）を２０％、ＣＭＰ９０００^TM（ＥＫ
Ｃテクノロジー（株）社製）を６０％混合した溶液を用
いた。また研磨パッドには、ＩＣ１４００（ロデール社
製）を用い、研磨条件として、加工圧力：２．７１Ｎ／
ｃｍ²（≒３．５ｐｓｉ）、研磨ヘッドの回転速度：７
５ｍｉｎ^-1、プラテンの回転速度：７５ｍｉｎ^-1の下埋
め込まれた銅２１とバリア層２０を研磨し、図２（ｉ）
に示されるような形状の銅配線構造を有する半導体基板
を得た。Further, the upper portion of the embedded copper 21 formed by the electrolytic plating is subjected to chemical mechanical polishing (CMP).
Polishing was performed using an apparatus, and flattened so as to form a copper wiring 22 as shown in FIG. As a slurry for CMP at this, CMP9006 ^TM (EKC Technology Co., Ltd.) was 20%, MPX-073 a (EKC Technology Co., Ltd.) 20%, CMP9000 ^TM (EK
C Technology Co., Ltd.) was used. In addition, IC1400 (manufactured by Rodale) was used as a polishing pad, and the polishing pressure was 2.71 N /
cm ² (≒ 3.5 psi), rotation speed of polishing head: 7
5min ^-1, rotational speed of the platen: polishing the bottom embedded copper 21 and the barrier layer 20 of 75 min ^-1, FIG 2 (i)
A semiconductor substrate having a copper wiring structure having the shape shown in FIG.

【００３６】このようにして得られた半導体基板は、層
間絶縁膜／バリア層、バリア層／銅配線等の全ての界面
での接着性が良好であり、また金属配線材料の成膜中等
の工程で脱ガスを発生することなく成膜され、かつ銅配
線中にボイドやシームといった不良個所も無く、良好な
銅配線構造が形成されていた。The semiconductor substrate thus obtained has good adhesiveness at all interfaces such as an interlayer insulating film / barrier layer, a barrier layer / copper wiring, etc. Thus, the film was formed without degassing, and there was no defective portion such as void or seam in the copper wiring, and a good copper wiring structure was formed.

【００３７】（実施例２）本実施例は、実施例１
（１）．の作製手順における層間絶縁膜１３に、ＰＭＤ
Ａ／４，４′−ＤＤＥの代わりに、ＰＭＤＡと２，２′
−ビストリフルオロメチル−４，４′−ジアミノビフェ
ニル（以下、ＴＦＤＢと略記する。）を反応させて得ら
れたフッ素含有ポリイミド樹脂の前駆体溶液を使用し、
また、酸素ガスのプラズマによる層間絶縁膜１３のドラ
イエッチング終了後（図１（ｅ））に、エッチングチャ
ンバー内に導入するガスを、ヘリウムガスに切り替え、
所定のヘリウムガスを封入してから、３Ｐａ、３０Ｗの
条件で３０秒間プラズマを発生させ（以下、ヘリウムプ
ラズマ処理と略記する。）、劣化層１８を除去し、改質
処理層１９を形成した（図２（ｆ））こと以外は、全て
同様の手順、方法で作製し、図２（ｉ）に示されるよう
な形状の銅配線構造を有する半導体基板を得た。このよ
うにして得られた半導体基板は、層間絶縁膜／バリア
層、バリア層／銅配線等の全ての界面での接着性が良好
であり、また、金属配線材料の成膜中等の工程で、脱ガ
スを発生することなく成膜され、かつ銅配線中にボイド
やシームといった不良個所も無く、良好な銅配線構造が
形成されていた。(Embodiment 2) This embodiment is similar to Embodiment 1
(1). PMD is applied to the interlayer insulating film 13 in the fabrication procedure of
PMDA and 2,2 'instead of A / 4,4'-DDE
-Bistrifluoromethyl-4,4'-diaminobiphenyl (hereinafter abbreviated as TFDB) using a precursor solution of a fluorine-containing polyimide resin obtained by reaction,
Further, after the dry etching of the interlayer insulating film 13 by the plasma of oxygen gas is completed (FIG. 1E), the gas introduced into the etching chamber is switched to helium gas,
After filling a predetermined helium gas, plasma is generated for 30 seconds under the conditions of 3 Pa and 30 W (hereinafter abbreviated as helium plasma treatment), the deteriorated layer 18 is removed, and the modified layer 19 is formed ( Except for FIG. 2 (f)), all were manufactured by the same procedure and method to obtain a semiconductor substrate having a copper wiring structure having a shape as shown in FIG. 2 (i). The semiconductor substrate thus obtained has good adhesiveness at all interfaces such as an interlayer insulating film / barrier layer, a barrier layer / copper wiring, and the like. The film was formed without degassing, and there was no defective portion such as a void or seam in the copper wiring, and a good copper wiring structure was formed.

【００３８】（実施例３）本実施例は、実施例１
（１）．の作製手順における層間絶縁膜１３に、ＰＭＤ
Ａ／４，４′−ＤＤＥの代わりにフッ素含有ポリベンゾ
オキサゾール樹脂の前駆体溶液（住友ベークライト
（株）社製、商品名スミレジンエクセルＣＲＡ−９１１
１）を使用し、その熱硬化を窒素雰囲気中、４００℃、
１時間で処理し、また、酸素ガスのプラズマによる層間
絶縁膜１３のドライエッチング終了後（図１（ｅ））
に、エッチングチャンバー内に導入するガスを、窒素ガ
スに切り替え、所定の窒素ガスを封入してから、３Ｐ
ａ、３０Ｗの条件で３０秒間プラズマを発生させ（以
下、窒素プラズマ処理と略記する。）、劣化層１８を除
去し、改質処理層１９を形成した（図２（ｆ））こと以
外は、全て同様の手順、方法で作製し、図２（ｉ）に示
すような形状の銅配線構造を有する半導体基板を得た。
このようにして得られた半導体基板は、層間絶縁膜／バ
リア層、バリア層／銅配線等の全ての界面での接着性が
良好であり、かつ銅を主成分とする金属配線材料の成膜
中等の工程で、脱ガスを発生することなく成膜され、銅
配線中にボイドやシームといった不良個所も無く、良好
な銅配線が形成されていた。(Embodiment 3) This embodiment is similar to Embodiment 1.
(1). PMD is applied to the interlayer insulating film 13 in the fabrication procedure of
Instead of A / 4,4'-DDE, a precursor solution of a fluorine-containing polybenzoxazole resin (Sumiresin Excel CRA-911, manufactured by Sumitomo Bakelite Co., Ltd.)
Using 1), the thermosetting is performed in a nitrogen atmosphere at 400 ° C.
1 hour, and after completion of dry etching of interlayer insulating film 13 by plasma of oxygen gas (FIG. 1 (e))
Next, the gas introduced into the etching chamber is switched to nitrogen gas, a predetermined nitrogen gas is sealed, and then 3P
a, plasma was generated for 30 seconds under the conditions of 30 W (hereinafter abbreviated as nitrogen plasma treatment), the deteriorated layer 18 was removed, and the modified layer 19 was formed (FIG. 2 (f)). All were manufactured by the same procedure and method to obtain a semiconductor substrate having a copper wiring structure having a shape as shown in FIG.
The semiconductor substrate thus obtained has good adhesion at all interfaces such as an interlayer insulating film / barrier layer and a barrier layer / copper wiring, and is formed of a metal wiring material containing copper as a main component. In the middle process, the film was formed without degassing, and there was no defective portion such as void or seam in the copper wiring, and a good copper wiring was formed.

【００３９】（２）．層間絶縁膜の元素濃度評価 （評価用サンプルの作製）本評価用のサンプルは、上記
（１）．半導体基板上の銅配線構造の作製における、実
施例１、実施例２、実施例３それぞれの作製手順の途中
まで全て同様の手順、方法で作製し、図２（ｆ）に示さ
れるような改質処理層１９を有する層間絶縁膜の元素濃
度評価用のサンプルを、それぞれ作製した。(2). Evaluation of Element Concentration of Interlayer Insulating Film (Preparation of Sample for Evaluation) The sample for this evaluation is described in (1). In the manufacture of the copper wiring structure on the semiconductor substrate, the same procedure and method were used until the middle of each of the manufacturing procedures of the first, second, and third embodiments, and a modification as shown in FIG. Samples for evaluating the element concentration of the interlayer insulating film having the quality treatment layer 19 were produced.

【００４０】（層間絶縁膜の元素濃度評価）このように
して得られた実施例１、実施例２、実施例３の図２
（ｆ）の形状のサンプルにおいて、それぞれの開口部側
壁の改質処理層１９を、Ｘ線光電子分光分析法（ＥＳＣ
Ａ）を用いてその表面の元素濃度比を分析した。それぞ
れの測定結果は、表２に示す。(Evaluation of Element Concentration of Interlayer Insulating Film) FIG. 2 of Example 1, Example 2, and Example 3 thus obtained.
In the sample having the shape of (f), the modified layer 19 on the side wall of each opening was subjected to X-ray photoelectron spectroscopy (ESC).
A) was used to analyze the element concentration ratio on the surface. Table 2 shows the measurement results.

【００４１】（３）．層間絶縁膜の誘電率評価 （誘電率評価用サンプルの作製）本評価用のサンプル
は、上記（２）．層間絶縁膜の元素濃度評価の作製手順
と全て同様の手順、方法で作製し、図２（ｆ）に示され
るような改質処理層１９を有する層間絶縁膜の誘電率評
価用のサンプルを、実施例１、実施例２、実施例３につ
いて、それぞれ作製した。(3). Evaluation of Dielectric Constant of Interlayer Insulating Film (Preparation of Sample for Evaluation of Dielectric Constant) The sample for this evaluation is described in (2). A sample for the evaluation of the dielectric constant of the interlayer insulating film having the modified treatment layer 19 as shown in FIG. Example 1, Example 2, and Example 3 were produced, respectively.

【００４２】（層間絶縁膜の誘電率測定）このようにし
て得られた実施例１、実施例２、実施例３の図２（ｆ）
の形状のサンプルと、水銀プローブ式Ｃ−Ｖ測定装置を
用いて、ハードマスク層１４と層間絶縁膜１３と窒化珪
素膜１２の積層構造のキャパシタンスを測定し、ハード
マスク層１４と窒化珪素膜１２のキャパシタンス分を、
その物性値から概算して差し引くことによって、層間絶
縁膜１３の比誘電率を算出した。それぞれの測定結果
は、表１に示す。(Measurement of Dielectric Constant of Interlayer Insulating Film) FIG. 2 (f) of Example 1, Example 2, and Example 3 thus obtained.
The capacitance of the laminated structure of the hard mask layer 14, the interlayer insulating film 13, and the silicon nitride film 12 is measured by using a sample having the shape shown in FIG. Of the capacitance of
The relative dielectric constant of the interlayer insulating film 13 was calculated by estimating and subtracting from the physical property values. Table 1 shows the measurement results.

【００４３】（４）．層間絶縁膜の絶縁耐性評価 （評価用サンプルの作製）本評価用のサンプルは、上記
（１）．半導体基板上の銅配線構造の作製における、実
施例１、実施例２、実施例３それぞれの作製手順におい
て、バリア層を形成しないこと以外は全て同様の手順、
方法で作製し、図３に示されるような層間絶縁膜の絶縁
耐性評価用のサンプルを、実施例１、実施例２、実施例
３についてそれぞれ作製した。(4). Evaluation of insulation resistance of interlayer insulating film (Preparation of sample for evaluation) The sample for this evaluation is described in (1). In the fabrication procedure of each of the first, second, and third embodiments in the fabrication of the copper wiring structure on the semiconductor substrate, except that the barrier layer is not formed,
Samples for evaluation of the insulation resistance of the interlayer insulating film as shown in FIG. 3 were manufactured for Examples 1, 2 and 3, respectively.

【００４４】（層間絶縁膜の絶縁耐性評価）このように
して得られた実施例１、実施例２、実施例３の図３の形
状のサンプルを用い、銅配線を電極として使用すること
によって、配線間の層間絶縁膜の絶縁耐性（絶縁破壊電
界強度）を室温（２０℃）において測定した。それぞれ
の測定結果は、表１に示す。(Evaluation of Insulation Resistance of Interlayer Insulating Film) By using the samples of Example 1, Example 2 and Example 3 thus obtained in the shape of FIG. 3 and using copper wirings as electrodes, The insulation resistance (dielectric breakdown field strength) of the interlayer insulating film between the wirings was measured at room temperature (20 ° C.). Table 1 shows the measurement results.

【００４５】（比較例） （１）．半導体基板上の銅配線構造の作製 （比較例１）本比較例は、酸素ガスのプラズマによる層
間絶縁膜３０３のドライエッチング終了後（図４
（ｅ））に、アルゴンプラズマ処理を行わないこと以外
は、全て実施例１と同様の手順、方法で作製し、図５
（ｈ）に示されるような形状の銅配線構造を有する半導
体基板を得た。なお、本比較例の作製手順は、図４〜５
に示されるとおりである。このようにして得られた半導
体基板は、層間絶縁膜／バリア層の界面に微少のボイド
が生じており、また、銅配線中にもボイドやシームが所
々に生じており、電子顕微鏡による外観検査では、良好
な銅配線構造は形成されていなかった。Comparative Example (1). Production of Copper Wiring Structure on Semiconductor Substrate (Comparative Example 1) In this comparative example, after dry etching of interlayer insulating film 303 by plasma of oxygen gas is completed (FIG.
(E)), except that the argon plasma treatment was not performed.
A semiconductor substrate having a copper wiring structure having a shape as shown in (h) was obtained. The manufacturing procedure of this comparative example is shown in FIGS.
As shown in FIG. The semiconductor substrate obtained in this way has minute voids at the interface between the interlayer insulating film and the barrier layer, and voids and seams are also formed in some places in the copper wiring. Did not form a good copper wiring structure.

【００４６】（比較例２）本比較例は、酸素ガスのプラ
ズマによる層間絶縁膜３０３のドライエッチング終了後
（図４（ｅ））に、ヘリウムプラズマ処理を行わないこ
と以外は、全て実施例２と同様の手順、方法で作製し、
図５（ｈ）に示されるような形状の銅配線構造を有する
半導体基板を得た。なお、本比較例の作製手順も、図４
〜５に示されるとおりである。このようにして得られた
半導体基板は、層間絶縁膜／バリア層の界面に微少のボ
イドが生じており、また、銅配線中にもボイドやシーム
が所々に生じており、電子顕微鏡による外観検査では、
良好な銅配線構造は形成されていなかった。(Comparative Example 2) This comparative example is the same as Example 2 except that the helium plasma treatment is not performed after the dry etching of the interlayer insulating film 303 by the oxygen gas plasma (FIG. 4E). It is made by the same procedure and method as
A semiconductor substrate having a copper wiring structure having a shape as shown in FIG. Note that the manufacturing procedure of this comparative example is also the same as that of FIG.
-5. The semiconductor substrate obtained in this way has minute voids at the interface between the interlayer insulating film and the barrier layer, and voids and seams are also formed in some places in the copper wiring. Then
No good copper wiring structure was formed.

【００４７】（比較例３）本比較例は、酸素ガスのプラ
ズマによる層間絶縁膜３０３のドライエッチング終了後
（図４（ｅ））に、窒素プラズマ処理を行わないこと以
外は、全て実施例３と同様の手順、方法で作製し、図５
（ｈ）に示されるような形状の銅配線構造を有する半導
体基板を得た。なお本比較例の作製手順も、図４〜５に
示されるとおりである。このようにして得られた半導体
基板は、層間絶縁膜／バリア層の界面に微少のボイドが
生じており、また、銅配線中にもボイドやシームが所々
に生じており、電子顕微鏡による外観検査では、良好な
銅配線構造は形成されていなかった。(Comparative Example 3) This comparative example is all the same as Example 3 except that nitrogen plasma treatment is not performed after dry etching of the interlayer insulating film 303 by oxygen gas plasma (FIG. 4E). FIG. 5
A semiconductor substrate having a copper wiring structure having a shape as shown in (h) was obtained. The manufacturing procedure of this comparative example is also as shown in FIGS. The semiconductor substrate obtained in this way has minute voids at the interface between the interlayer insulating film and the barrier layer, and voids and seams are also formed in some places in the copper wiring. Did not form a good copper wiring structure.

【００４８】（２）．層間絶縁膜の元素濃度評価 （評価用サンプルの作製）本評価用のサンプルは、上記
（１）．半導体基板上の銅配線構造の作製における、比
較例１、比較例２、比較例３それぞれの作製手順の途中
まで全て同様の手順、方法で作製し、図４（ｅ）に示さ
れるような層間絶縁膜の元素濃度評価用のサンプルを、
それぞれ作製した。(2). Evaluation of Element Concentration of Interlayer Insulating Film (Preparation of Sample for Evaluation) The sample for this evaluation is described in (1). In the production of the copper wiring structure on the semiconductor substrate, the same procedure and method were used until the middle of each of the production procedures of Comparative Example 1, Comparative Example 2, and Comparative Example 3, and the interlayer as shown in FIG. Sample for element concentration evaluation of insulating film
Each was produced.

【００４９】（層間絶縁膜の元素濃度評価）このように
して得られた比較例１、比較例２、比較例３の図４
（ｅ）の形状のサンプルにおいて、それぞれの開口部側
壁の劣化層３０８を、Ｘ線光電子分光分析法（ＥＳＣ
Ａ）を用いてその表面の元素濃度比を分析した。それぞ
れの測定結果は、表２に示す。(Evaluation of Element Concentration of Interlayer Insulating Film) FIG. 4 of Comparative Examples 1, 2 and 3 obtained in this manner.
In the sample having the shape of (e), the deteriorated layer 308 on each side wall of the opening was subjected to X-ray photoelectron spectroscopy (ESC).
A) was used to analyze the element concentration ratio on the surface. Table 2 shows the measurement results.

【００５０】（３）．層間絶縁膜の誘電率評価 （誘電率評価用サンプルの作製）本評価用のサンプル
は、上記（２）．層間絶縁膜の元素濃度評価の作製手順
と全て同様の手順、方法で作製し、図４（ｅ）に示され
るような層間絶縁膜の誘電率評価用のサンプルを、比較
例１、比較例２、比較例３について、それぞれ作製し
た。(3). Evaluation of Dielectric Constant of Interlayer Insulating Film (Preparation of Sample for Evaluation of Dielectric Constant) The sample for this evaluation is described in (2). A sample for the evaluation of the dielectric constant of the interlayer insulating film as shown in FIG. And Comparative Example 3 were produced.

【００５１】（層間絶縁膜の誘電率測定）このようにし
て得られた比較例１、比較例２、比較例３の図４（ｅ）
の形状のサンプルと、水銀プローブ式ＣＶ測定装置（Ｓ
ＳＭ社４９５）を用いて、ハードマスク層３０４と層間
絶縁膜３０３と窒化珪素膜３０２の積層構造のキャパシ
タンスを測定し、ハードマスク層３０４と窒化珪素膜３
０２のキャパシタンス分を、その物性値から概算して差
し引くことによって、層間絶縁膜３０３の比誘電率を算
出した。それぞれの測定結果は、表１に示す。(Measurement of Dielectric Constant of Interlayer Insulating Film) FIG. 4E of Comparative Example 1, Comparative Example 2, and Comparative Example 3 thus obtained.
And a mercury probe type CV measuring device (S
The capacitance of the laminated structure of the hard mask layer 304, the interlayer insulating film 303, and the silicon nitride film 302 is measured using the SM company 495), and the hard mask layer 304 and the silicon nitride film 3 are measured.
The relative dielectric constant of the interlayer insulating film 303 was calculated by roughly subtracting the capacitance component of 02 from its physical property value. Table 1 shows the measurement results.

【００５２】（４）．層間絶縁膜の絶縁耐性評価 （評価用サンプルの作製）本評価用のサンプルは、上記
（１）．半導体基板上の銅配線構造の作製における、比
較例１、比較例２、比較例３それぞれの作製手順におい
て、バリア層を形成しないこと以外は全て同様の手順、
方法で作製し、図６に示されるような層間絶縁膜の絶縁
耐性評価用のサンプルを、比較例１、比較例２、比較例
３について、それぞれ作製した。(4). Evaluation of insulation resistance of interlayer insulating film (Preparation of sample for evaluation) The sample for this evaluation is described in (1). In the manufacturing procedure of each of Comparative Example 1, Comparative Example 2, and Comparative Example 3 in manufacturing a copper wiring structure on a semiconductor substrate, all procedures were the same except that no barrier layer was formed.
Samples for evaluating the insulation resistance of the interlayer insulating film as shown in FIG. 6 were produced for Comparative Example 1, Comparative Example 2, and Comparative Example 3, respectively.

【００５３】（層間絶縁膜の絶縁耐性評価）このように
して得られた比較例１、比較例２、比較例３の図６の形
状のサンプルを用い、銅配線を電極として使用すること
によって、配線間の層間絶縁膜の絶縁耐性（絶縁破壊電
界強度）（ＳＳＭ社製４９５装置で測定）を、室温（２
０℃）において測定した。それぞれの測定結果は、表１
に示す。(Evaluation of Insulation Resistance of Interlayer Insulating Film) By using the thus obtained samples of Comparative Example 1, Comparative Example 2, and Comparative Example 3 in the shape of FIG. 6 and using copper wiring as an electrode, The insulation resistance (dielectric breakdown field strength) of the interlayer insulating film between the wirings (measured with an SSM 495 device) was measured at room temperature (2
(0 ° C.). Table 1 shows the measurement results.
Shown in

【００５４】以下、それぞれの評価結果を表１および表
２に示す。The evaluation results are shown in Tables 1 and 2.

【表１】 [Table 1]

【００５５】[0055]

【表２】 [Table 2]

【００５６】表１において、本発明の実施例１、２、３
は、層間絶縁膜／バリア層の界面での接着性、形状が良
好であり、また、配線層として埋め込まれた銅に関して
も、その埋め込み性が非常に良好であり、配線構造とし
て優れた形状を有していた。層間絶縁膜の比誘電率に関
しても、本来の物性値と比較しても、何ら遜色のあるも
のではなく、配線構造として加工しても何ら劣化してい
ないことが確認された。In Table 1, Examples 1, 2, and 3 of the present invention are shown.
Has good adhesion and shape at the interface of the interlayer insulating film / barrier layer, and also has very good embedding property for copper buried as a wiring layer, and has an excellent shape as a wiring structure. Had. It was also confirmed that the relative dielectric constant of the interlayer insulating film was not inferior to the original physical property values, and did not deteriorate at all even when processed as a wiring structure.

【００５７】比較例１、２、３においては、層間絶縁膜
／バリア層の界面での形状に不良があり、微少なボイド
が形成されていることが確認された。また配線層として
埋め込まれた銅に関しても、ボイドやシームといった埋
め込み不良が観察され、配線構造としては十分と言える
ものではなかった。層間絶縁膜の比誘電率に関しては、
本来の物性値と比較しても何ら遜色のあるものではなか
った。In Comparative Examples 1, 2, and 3, it was confirmed that the shape at the interface between the interlayer insulating film and the barrier layer was defective and minute voids were formed. Also, with respect to copper buried as a wiring layer, embedding defects such as voids and seams were observed, and it could not be said that the wiring structure was sufficient. Regarding the relative dielectric constant of the interlayer insulating film,
It was not inferior to the original physical properties.

【００５８】また、実施例１、２、３と比較例１、２、
３それぞれの絶縁破壊電界強度（絶縁耐性）を比較する
と、いずれにおいても、実施例の絶縁破壊電界強度の方
が１０〜２０％程度上回っており、配線形成用の開口部
表面の劣化層を除去し、改質処理層を形成することによ
って、層間絶縁膜の絶縁耐性が向上していることがわか
った。Further, Examples 1, 2, 3 and Comparative Examples 1, 2,
3 When the breakdown electric field strengths (dielectric strength) of each of the examples were compared, the breakdown electric field strength of the example exceeded about 10 to 20% in all cases, and the degraded layer on the surface of the opening for wiring formation was removed. However, it was found that the insulation resistance of the interlayer insulating film was improved by forming the modified treatment layer.

【００５９】表２において、酸素濃度の数値を実施例１
と比較例１で比べると、実施例１の方が明らかに下回っ
ており、不活性ガスプラズマによって劣化層（酸化層）
が除去されていることが確認できた。また、それと同時
に改質処理層が形成されていることによって、その後の
金属配線材料の成膜時に脱ガスが発生しないため、良好
な形状の配線構造が形成されることが確認された。In Table 2, the values of the oxygen concentration are shown in Example 1.
Compared with Comparative Example 1, the value of Example 1 was clearly lower than that of Comparative Example 1, and the layer was degraded (oxidized layer) by the inert gas plasma.
Was confirmed to have been removed. In addition, it was confirmed that since the reforming layer was formed at the same time, no degassing occurred during the subsequent film formation of the metal wiring material, so that a wiring structure having a good shape was formed.

【００６０】続いて、同様に酸素濃度の数値を実施例
２、３と比較例２、３とで比べてみても、実施例２、３
の酸素濃度の方が下回っており、不活性ガスプラズマに
よって劣化層（酸化層）が除去されていることが確認で
きた。また、フッ素濃度の数値に関しても同様の傾向が
みられるが、フッ素濃度が低いことは、改質処理層とバ
リア層の界面での接着性の向上に寄与する効果が期待さ
れる。その一方で、層間絶縁膜の比誘電率が上昇するこ
とが懸念されるが、表１から分かるように、何ら上昇し
ていないことが確認された。さらに、その後の金属配線
材料の成膜時においても脱ガスが発生しないため、良好
な形状の配線構造が形成されることが確認された。Subsequently, when the numerical values of the oxygen concentration are similarly compared between Examples 2 and 3 and Comparative Examples 2 and 3, Examples 2 and 3
The oxygen concentration of the sample was lower than that of the sample, and it was confirmed that the degraded layer (oxide layer) was removed by the inert gas plasma. A similar tendency is observed with respect to the numerical value of the fluorine concentration. However, a low fluorine concentration is expected to have an effect of improving the adhesion at the interface between the modified layer and the barrier layer. On the other hand, there is a concern that the relative dielectric constant of the interlayer insulating film increases, but as can be seen from Table 1, it was confirmed that the relative dielectric constant did not increase at all. Furthermore, since no degassing occurs even when the metal wiring material is subsequently formed, it was confirmed that a wiring structure having a good shape was formed.

【００６１】[0061]

【発明の効果】本発明の半導体装置およびその製造方法
は、配線形成用の開口部の表面に形成された劣化層を除
去し、改質処理層を形成する改質処理工程を有するた
め、絶縁耐性をはじめとした電気特性に優れ、かつ銅を
主成分とする金属配線材料の埋め込み性の向上に大きく
寄与しており、良好な配線構造を形成する半導体装置お
よびその製造方法として優れた技術を提供するものであ
る。As described above, the semiconductor device of the present invention and the method of manufacturing the same have a reforming process for removing a deteriorated layer formed on the surface of an opening for forming a wiring and forming a reformed layer. It has excellent electrical characteristics including resistance, and has greatly contributed to the improvement of the embedding property of a metal wiring material containing copper as a main component. To provide.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の実施例１、２、及び３における半導
体装置の製造方法を示す断面図である。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to Examples 1, 2, and 3 of the present invention.

【図２】 本発明の実施例１、２、及び３における半導
体装置の製造方法を示す断面図である（図１の続き）。FIG. 2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to Examples 1, 2, and 3 of the present invention (continuation of FIG. 1).

【図３】 本発明の実施例１、２、及び３における半導
体装置の層間絶縁膜の絶縁耐性評価に用いたサンプルの
構成断面図である。FIG. 3 is a configuration sectional view of a sample used for evaluating insulation resistance of an interlayer insulating film of a semiconductor device in Examples 1, 2, and 3 of the present invention.

【図４】 比較例１、２、及び３における半導体装置の
製造方法を示す断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a semiconductor device in Comparative Examples 1, 2, and 3.

【図５】 比較例１、２、及び３における半導体装置の
製造方法を示す断面図である（図４の続き）。FIG. 5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in Comparative Examples 1, 2, and 3 (continuation of FIG. 4).

【図６】 比較例１、２、及び３における半導体装置の
層間絶縁膜の絶縁耐性評価に用いたサンプルの構成断面
図である。FIG. 6 is a cross-sectional view of a configuration of a sample used for evaluation of insulation resistance of an interlayer insulating film of a semiconductor device in Comparative Examples 1, 2, and 3.

【符号の説明】[Explanation of symbols]

１１ シリコン基板 １２ 窒化珪素膜 １３ 層間絶縁膜 １４ ハードマスク層 １５ 感光性樹脂層 １６ ハードマスク層の開口部 １７ 層間絶縁膜の開口部 １８ 劣化層 １９ 改質処理層 ２０ バリア層 ２１ 埋め込まれた銅 ２２ 銅配線 ２０１ シリコン基板 ２０２ 窒化珪素膜 ２０３ 層間絶縁膜 ２０４ ハードマスク層 ２０９ 改質処理層 ２１２ 銅配線 ３０１ シリコン基板 ３０２ 窒化珪素膜 ３０３ 層間絶縁膜 ３０４ ハードマスク層 ３０５ 感光性樹脂層 ３０６ ハードマスク層の開口部 ３０７ 層間絶縁膜の開口部 ３０８ 劣化層 ３１０ バリア層 ３１１ 埋め込まれた銅 ３１２ 銅配線 ４０１ シリコン基板 ４０２ 窒化珪素膜 ４０３ 層間絶縁膜 ４０４ ハードマスク層 ４０８ 劣化層 ４１２ 銅配線 DESCRIPTION OF SYMBOLS 11 Silicon substrate 12 Silicon nitride film 13 Interlayer insulating film 14 Hard mask layer 15 Photosensitive resin layer 16 Opening of hard mask layer 17 Opening of interlayer insulating film 18 Deterioration layer 19 Modification processing layer 20 Barrier layer 21 Embedded copper Reference Signs List 22 Copper wiring 201 Silicon substrate 202 Silicon nitride film 203 Interlayer insulating film 204 Hard mask layer 209 Modification layer 212 Copper wiring 301 Silicon substrate 302 Silicon nitride film 303 Interlayer insulating film 304 Hard mask layer 305 Photosensitive resin layer 306 Hard mask layer Opening 307 opening of interlayer insulating film 308 deterioration layer 310 barrier layer 311 buried copper 312 copper wiring 401 silicon substrate 402 silicon nitride film 403 interlayer insulating film 404 hard mask layer 408 deterioration layer 412 copper wiring

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA09 BA04 CA01 DA00 DA01 DA22 DA23 DA25 DA26 DB23 EA03 EA05 5F033 HH11 HH18 HH19 HH21 HH23 HH27 HH28 HH30 HH32 HH33 HH34 HH36 MM01 MM12 MM13 PP15 PP27 QQ00 QQ09 QQ12 QQ15 QQ28 QQ48 RR21 RR22 RR24 RR26 SS15 SS22 TT04 TT06 XX14 XX24 5F058 AA10 AC02 AD02 AD04 AD06 AD09 AF04 AG01 AH02  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) RR22 RR24 RR26 SS15 SS22 TT04 TT06 XX14 XX24 5F058 AA10 AC02 AD02 AD04 AD06 AD09 AF04 AG01 AH02

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 銅を主成分とする金属からなる金属配
線、耐熱性有機絶縁膜からなる層間絶縁膜、前記有機絶
縁膜に対してエッチング選択性を有するハードマスク
層、かつ高融点金属もしくは高融点金属化合物からなる
バリア層を有してなる半導体装置において、前記層間絶
縁膜と前記バリア層とが接触する部分に改質処理層を有
することを特徴とする半導体装置。A metal wiring composed mainly of copper; an interlayer insulating film composed of a heat-resistant organic insulating film; a hard mask layer having etching selectivity with respect to the organic insulating film; A semiconductor device having a barrier layer made of a metal compound having a melting point, wherein the semiconductor device has a modified layer at a portion where the interlayer insulating film contacts the barrier layer. 【請求項２】 前記有機絶縁膜が、フッ素含有有機絶縁
膜であることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said organic insulating film is a fluorine-containing organic insulating film. 【請求項３】 前記有機絶縁膜が、ポリベンゾオキサゾ
ール樹脂からなることを特徴とする請求項１記載の半導
体装置。3. The semiconductor device according to claim 1, wherein said organic insulating film is made of a polybenzoxazole resin. 【請求項４】 前記ポリベンゾオキサゾール樹脂が、そ
の樹脂構造にフッ素を含有することを特徴とする請求項
３記載の半導体装置。4. The semiconductor device according to claim 3, wherein said polybenzoxazole resin contains fluorine in its resin structure. 【請求項５】 前記有機絶縁膜に対してエッチング選択
性を有するハードマスク層が、酸化珪素膜、窒化珪素
膜、または窒化酸化珪素膜からなることを特徴とし、ま
た前記高融点金属がＴａ、Ｔｉ、または Ｗ であり、高
融点金属化合物がＴａＮ、ＴａＣ、ＴｉＮ、ＴｉＷ、Ｗ
Ｎ、ＴａＳｉＮ、ＴｉＳｉＮ、またはＷＳｉＮ である
ことを特徴とする請求項１記載の半導体装置。5. A hard mask layer having an etching selectivity with respect to the organic insulating film is made of a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film, and the refractory metal is Ta, Ti or W, and the refractory metal compound is TaN, TaC, TiN, TiW, W
2. The semiconductor device according to claim 1, wherein the semiconductor device is N, TaSiN, TiSiN, or WSiN. 【請求項６】 半導体基板上に、耐熱性を有する有機絶
縁膜を用いた層間絶縁膜を形成する工程と、前記層間絶
縁膜上に、前記有機絶縁膜に対してエッチング選択性を
有するハードマスク層を形成する工程と、前記ハードマ
スク層をエッチングしてパターン化した開口部を形成す
る工程と、前記層間絶縁膜を、前記パターン化したハー
ドマスク層の形状にそって、酸素含有ガスのプラズマに
よってエッチングして配線形成用の開口部を形成する工
程と、前記層間絶縁膜の開口部の表面に形成された劣化
層を、不活性ガスプラズマによって除去かつ改質処理す
る工程と、前記改質処理した配線形成用の開口部に、高
融点金属もしくは高融点金属化合物を用いたバリア層を
形成する工程と、前記バリア層を形成した配線形成用の
開口部に、銅を主成分とする配線形成用の金属を埋め込
む工程とを有することを特徴とする半導体装置の製造方
法。6. A step of forming an interlayer insulating film using an organic insulating film having heat resistance on a semiconductor substrate, and a hard mask having an etching selectivity with respect to the organic insulating film on the interlayer insulating film. Forming a layer, etching the hard mask layer to form a patterned opening, and forming the interlayer insulating film into a plasma of an oxygen-containing gas along the shape of the patterned hard mask layer. Forming an opening for forming a wiring by etching, removing a degraded layer formed on the surface of the opening of the interlayer insulating film with an inert gas plasma, and performing a reforming process. Forming a barrier layer using a high melting point metal or a high melting point metal compound in the processed opening for forming a wiring; and forming copper mainly in the opening for forming a wiring in which the barrier layer is formed. Burying a metal for forming a wiring to be separated. 【請求項７】 前記不活性ガスが、窒素、ヘリウム、ネ
オン、アルゴン、クリプトン、又はキセノンであること
を特徴とする請求項６記載の半導体装置の製造方法。7. The method according to claim 6, wherein the inert gas is nitrogen, helium, neon, argon, krypton, or xenon. 【請求項８】 前記有機絶縁膜が、フッ素含有有機絶縁
膜であることを特徴とする請求項６記載の半導体装置の
製造方法。8. The method according to claim 6, wherein the organic insulating film is a fluorine-containing organic insulating film. 【請求項９】 前記有機絶縁膜が、ポリベンゾオキサゾ
ール樹脂、またはフッ素含有ポリベンゾオキサゾール樹
脂からなることを特徴とする請求項６記載の半導体装置
の製造方法。9. The method according to claim 6, wherein the organic insulating film is made of a polybenzoxazole resin or a fluorine-containing polybenzoxazole resin. 【請求項１０】 前記ハードマスク層が、酸化珪素膜、
窒化珪素膜、または窒化酸化珪素膜からなることを特徴
とし、また前記高融点金属がＴａ、Ｔｉ、または Ｗ で
あり、高融点金属化合物がＴａＮ、ＴａＣ、ＴｉＮ、Ｔ
ｉＷ、ＷＮ、ＴａＳｉＮ、ＴｉＳｉＮ、または ＷＳｉ
Ｎ であることを特徴とする請求項６記載の半導体装置
の製造方法。10. The hard mask layer comprises: a silicon oxide film;
The refractory metal is Ta, Ti, or W, and the refractory metal compound is TaN, TaC, TiN, TN.
iW, WN, TaSiN, TiSiN, or WSi
7. The method according to claim 6, wherein N 2 is N 2.