JP2002165462A - 半導体電力変換装置 - Google Patents
半導体電力変換装置Info
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Abstract
(57)【要約】
【課題】 ゲートフィードバック信号によるゲートイン
ターロックを実現しつつ、ゲートフィードバック信号に
生ずる誤検出パルスによるゲートパルスオフの発生事態
を可及的に防止する。 【解決手段】 本発明の半導体電力変換装置は、主回路
正電位端と負電位端との間に直列に接続され互いに排反
的にオンオフ制御されるトランジスタからなる２つの半
導体素子のゲート制御信号をゲート基準信号からゲート
インターロック回路（９１）を介して生成する。この回
路（９１）は、一方の半導体素子（３１）に対するゲー
ト基準信号（４１）がオフからオンになりかつ他方の半
導体素子（３４）に関するゲートフィードバック信号
（５４）がオフであるときにだけ一方の半導体素子（３
１）をオフからオンに遷移させ、一旦オンとなった後は
ゲート基準信号（４１）がオフになる時までそのオン状
態を保持する。
ターロックを実現しつつ、ゲートフィードバック信号に
生ずる誤検出パルスによるゲートパルスオフの発生事態
を可及的に防止する。 【解決手段】 本発明の半導体電力変換装置は、主回路
正電位端と負電位端との間に直列に接続され互いに排反
的にオンオフ制御されるトランジスタからなる２つの半
導体素子のゲート制御信号をゲート基準信号からゲート
インターロック回路（９１）を介して生成する。この回
路（９１）は、一方の半導体素子（３１）に対するゲー
ト基準信号（４１）がオフからオンになりかつ他方の半
導体素子（３４）に関するゲートフィードバック信号
（５４）がオフであるときにだけ一方の半導体素子（３
１）をオフからオンに遷移させ、一旦オンとなった後は
ゲート基準信号（４１）がオフになる時までそのオン状
態を保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、主回路正電位端と
主回路負電位端との間に直列に接続されたトランジスタ
からなる少なくとも２つの半導体素子を各相ごとに有す
る半導体電力変換装置に関する。
主回路負電位端との間に直列に接続されたトランジスタ
からなる少なくとも２つの半導体素子を各相ごとに有す
る半導体電力変換装置に関する。
【０００２】
【従来の技術】図７に、本発明が適用される典型的な半
導体電力変換装置とその周辺機器とで構成されるシステ
ムの全体構成図を示す。制御器１０７は、運転開始信
号、異常検出信号等の制御信号をもとに制御演算を行な
って、ゲート基準信号１０８を出力する。このゲート基
準信号は、三相それぞれに用意された３つの変換器、Ｕ
相変換器１０１、Ｖ相変換器１０２、Ｗ相変換器１０３
に入力される。Ｕ相変換器１０１に代表させてその内部
構成を示す。ゲート基準信号１０８はゲートロジック１
１１に入力され、Ｕ相用のゲート制御信号１０９に変換
され、ゲート駆動回路１１２で増幅され、スイッチング
用トランジスタからなる半導体素子１１３を駆動する。
半導体素子１１３が他相の半導体素子との間に所定の位
相差をもってサイクリックにオンオフを繰り返すことに
よって所望の電力変換（ここでは逆変換）が行われる。
これら３つの変換器１０１，１０２，１０３の三相出力
によって三相交流電動機１０６を駆動する。本発明は、
ゲートロジック１１１のゲートインターロックに関す
る。
導体電力変換装置とその周辺機器とで構成されるシステ
ムの全体構成図を示す。制御器１０７は、運転開始信
号、異常検出信号等の制御信号をもとに制御演算を行な
って、ゲート基準信号１０８を出力する。このゲート基
準信号は、三相それぞれに用意された３つの変換器、Ｕ
相変換器１０１、Ｖ相変換器１０２、Ｗ相変換器１０３
に入力される。Ｕ相変換器１０１に代表させてその内部
構成を示す。ゲート基準信号１０８はゲートロジック１
１１に入力され、Ｕ相用のゲート制御信号１０９に変換
され、ゲート駆動回路１１２で増幅され、スイッチング
用トランジスタからなる半導体素子１１３を駆動する。
半導体素子１１３が他相の半導体素子との間に所定の位
相差をもってサイクリックにオンオフを繰り返すことに
よって所望の電力変換（ここでは逆変換）が行われる。
これら３つの変換器１０１，１０２，１０３の三相出力
によって三相交流電動機１０６を駆動する。本発明は、
ゲートロジック１１１のゲートインターロックに関す
る。
【０００３】図８に従来のゲートインターロック回路９
０のブロック図を、２レベルインバータの１相分を例と
して示す。主回路正電位端１５と主回路負電位端１６と
の間に直列に接続された正側半導体素子３１と負側半導
体素子３４とによって変換器の１相分を構成し、両半導
体素子の共通接続点から、この相の変換器出力端１８を
導出する。正側半導体素子３１がオンし負側半導体素子
３４がオフすると変換器出力端１８に主回路正電位端１
５の正電位が出力され、逆に、負側半導体素子３２がオ
ンし正側半導体素子３１がオフすると変換器出力端１８
に主回路負電位端１６の負電位が出力される。この２つ
の動作を交互に繰り返し、それぞれの動作時間を調整す
ることにより、主回路正電位端１５の電位と主回路負電
位端１６の電位との間で交番する任意の交流電圧を出力
することができる。
０のブロック図を、２レベルインバータの１相分を例と
して示す。主回路正電位端１５と主回路負電位端１６と
の間に直列に接続された正側半導体素子３１と負側半導
体素子３４とによって変換器の１相分を構成し、両半導
体素子の共通接続点から、この相の変換器出力端１８を
導出する。正側半導体素子３１がオンし負側半導体素子
３４がオフすると変換器出力端１８に主回路正電位端１
５の正電位が出力され、逆に、負側半導体素子３２がオ
ンし正側半導体素子３１がオフすると変換器出力端１８
に主回路負電位端１６の負電位が出力される。この２つ
の動作を交互に繰り返し、それぞれの動作時間を調整す
ることにより、主回路正電位端１５の電位と主回路負電
位端１６の電位との間で交番する任意の交流電圧を出力
することができる。
【０００４】ここで正側半導体素子３１と負側半導体素
子３４が同時にオンすると、主回路正電位端１５と主回
路負電位端１６との間が短絡して装置故障となる。その
ような正負同時にオンするような組み合わせのゲートパ
ルスを出力しないようにゲートインターロック回路９０
が設けられる。ゲートインターロック回路９０は、負側
ゲート駆動回路２４と正側ゲート駆動回路２１からフィ
ードバックされる負側ゲートフィードバック信号５４と
正側ゲートフィードバック信号５１を用いて互いに他方
の半導体素子３４，３１のオン状態を検出し、それをＮ
ＯＴ回路６１，６４により反転してＡＮＤ回路７１，７
４の第１入力端に導き、このＡＮＤ回路７１，７４の第
２入力端にゲート基準信号４１，４４を入力する。こう
することにより、他方の半導体素子がオン状態の時はゲ
ートパルスを出力しないようにする。
子３４が同時にオンすると、主回路正電位端１５と主回
路負電位端１６との間が短絡して装置故障となる。その
ような正負同時にオンするような組み合わせのゲートパ
ルスを出力しないようにゲートインターロック回路９０
が設けられる。ゲートインターロック回路９０は、負側
ゲート駆動回路２４と正側ゲート駆動回路２１からフィ
ードバックされる負側ゲートフィードバック信号５４と
正側ゲートフィードバック信号５１を用いて互いに他方
の半導体素子３４，３１のオン状態を検出し、それをＮ
ＯＴ回路６１，６４により反転してＡＮＤ回路７１，７
４の第１入力端に導き、このＡＮＤ回路７１，７４の第
２入力端にゲート基準信号４１，４４を入力する。こう
することにより、他方の半導体素子がオン状態の時はゲ
ートパルスを出力しないようにする。
【０００５】
【発明が解決しようとする課題】図９に図８のゲートイ
ンターロック回路９０の動作タイムチャートを示す。正
側ゲート基準信号４１がオンした時に負側ゲートフィー
ドバック信号５４がオンの場合は、ＡＮＤ回路７１から
出力される正側ゲート制御信号４６はオフのままとな
る。この後、正側ゲート基準信号４１がオンを継続して
いる状態で、負側ゲートフィードバック信号５４がオフ
すると、正側ゲート制御信号４６はオンとなる。また、
この状態で負側ゲートフィードバック信号５２にノイズ
などの影響で誤パルス２を生じた場合は、図に示すよう
に正側ゲート制御信号４６が瞬時的に誤オフしてしま
う。このことは制御の安定性に悪影響を及ぼすことはも
ちろん、半導体素子は極端に短い時間でゲート制御信号
が遷移した場合は破壊される恐れがあり、この結果、装
置故障に至る場合がある。
ンターロック回路９０の動作タイムチャートを示す。正
側ゲート基準信号４１がオンした時に負側ゲートフィー
ドバック信号５４がオンの場合は、ＡＮＤ回路７１から
出力される正側ゲート制御信号４６はオフのままとな
る。この後、正側ゲート基準信号４１がオンを継続して
いる状態で、負側ゲートフィードバック信号５４がオフ
すると、正側ゲート制御信号４６はオンとなる。また、
この状態で負側ゲートフィードバック信号５２にノイズ
などの影響で誤パルス２を生じた場合は、図に示すよう
に正側ゲート制御信号４６が瞬時的に誤オフしてしま
う。このことは制御の安定性に悪影響を及ぼすことはも
ちろん、半導体素子は極端に短い時間でゲート制御信号
が遷移した場合は破壊される恐れがあり、この結果、装
置故障に至る場合がある。
【０００６】ノイズなどの影響で誤パルスを発生するこ
とは、好ましくはないが避けがたいことであり、そのた
め余分なゲートパルスオフの事態を生じて余分な電流遮
断をしてしまい、電力変換装置の制御の安定性を損った
り、半導体素子にとって極端に短い時間でゲートオフし
た場合には破壊事故に至る恐れさえある。
とは、好ましくはないが避けがたいことであり、そのた
め余分なゲートパルスオフの事態を生じて余分な電流遮
断をしてしまい、電力変換装置の制御の安定性を損った
り、半導体素子にとって極端に短い時間でゲートオフし
た場合には破壊事故に至る恐れさえある。
【０００７】上述した従来技術は２レベルインバータを
例として説明したために、上述の短絡事故は正負両側に
配置された２つの半導体素子の同時オンの場合だけであ
るが、３レベルインバータの場合はさらに複雑となり、
種々の素子組合せの場合に同様の事態を生じ得る。
例として説明したために、上述の短絡事故は正負両側に
配置された２つの半導体素子の同時オンの場合だけであ
るが、３レベルインバータの場合はさらに複雑となり、
種々の素子組合せの場合に同様の事態を生じ得る。
【０００８】本発明は、ゲートフィードバック信号によ
るゲートインターロックを実現しつつ、ゲートフィード
バック信号に生ずる誤検出パルスによるゲートパルスオ
フの発生事態を可及的に防止しうる半導体変換装置を提
供することを目的とする。
るゲートインターロックを実現しつつ、ゲートフィード
バック信号に生ずる誤検出パルスによるゲートパルスオ
フの発生事態を可及的に防止しうる半導体変換装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、主回路正電位端と主回路負
電位端との間に直列に接続され互いに排反関係をもって
オンオフ制御されるトランジスタからなる一対の半導体
素子を各相ごとに有する半導体電力変換装置において、
半導体素子のそれぞれをオンオフ制御するためのゲート
基準信号を生成するゲート制御信号発生回路と、半導体
素子のそれぞれのオンオフ状態に応じたゲートフィード
バック信号を得るゲートフィードバック手段と、一対の
半導体素子の一方に対するゲート基準信号がオフからオ
ンになりかつ他方の半導体素子に関するゲートフィード
バック信号がオフであるときにだけ一方の半導体素子を
オフからオンに遷移させ、一旦オンとなった後はゲート
基準信号がオフになる時までオン状態を保持するゲート
制御信号を出力するゲートインターロック回路とを備え
たことを特徴とする。
に、請求項１に係る発明は、主回路正電位端と主回路負
電位端との間に直列に接続され互いに排反関係をもって
オンオフ制御されるトランジスタからなる一対の半導体
素子を各相ごとに有する半導体電力変換装置において、
半導体素子のそれぞれをオンオフ制御するためのゲート
基準信号を生成するゲート制御信号発生回路と、半導体
素子のそれぞれのオンオフ状態に応じたゲートフィード
バック信号を得るゲートフィードバック手段と、一対の
半導体素子の一方に対するゲート基準信号がオフからオ
ンになりかつ他方の半導体素子に関するゲートフィード
バック信号がオフであるときにだけ一方の半導体素子を
オフからオンに遷移させ、一旦オンとなった後はゲート
基準信号がオフになる時までオン状態を保持するゲート
制御信号を出力するゲートインターロック回路とを備え
たことを特徴とする。
【００１０】請求項２に係る発明は、主回路正電位端と
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
３の半導体素子は対をなして互いに排反関係をもってオ
ンオフ制御され、かつ第２および第４の半導体素子は対
をなして互いに排反関係をもってオンオフ制御される半
導体電力変換装置において、半導体素子のそれぞれをオ
ンオフ制御するためのゲート基準信号を生成するゲート
制御信号発生回路と、半導体素子のそれぞれのオンオフ
状態に応じたゲートフィードバック信号を得るゲートフ
ィードバック手段と、対をなす２つの半導体素子の一方
に対するゲート基準信号がオフからオンになりかつ他方
の半導体素子に関するゲートフィードバック信号がオフ
であるときにだけ一方の半導体素子をオフからオンに遷
移させ、一旦オンとなった後はゲート基準信号がオフに
なる時までオン状態を保持するゲート制御信号を出力す
るゲートインターロック回路とを備えたことを特徴とす
る。
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
３の半導体素子は対をなして互いに排反関係をもってオ
ンオフ制御され、かつ第２および第４の半導体素子は対
をなして互いに排反関係をもってオンオフ制御される半
導体電力変換装置において、半導体素子のそれぞれをオ
ンオフ制御するためのゲート基準信号を生成するゲート
制御信号発生回路と、半導体素子のそれぞれのオンオフ
状態に応じたゲートフィードバック信号を得るゲートフ
ィードバック手段と、対をなす２つの半導体素子の一方
に対するゲート基準信号がオフからオンになりかつ他方
の半導体素子に関するゲートフィードバック信号がオフ
であるときにだけ一方の半導体素子をオフからオンに遷
移させ、一旦オンとなった後はゲート基準信号がオフに
なる時までオン状態を保持するゲート制御信号を出力す
るゲートインターロック回路とを備えたことを特徴とす
る。
【００１１】請求項３に係る発明は、主回路正電位端と
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
２の半導体素子は対をなして第１の半導体素子は第２の
半導体素子がオン状態にある時だけオン制御可能であ
り、かつ第３の半導体素子がオン状態にある時だけ第４
の半導体素子のオン制御が可能である半導体電力変換装
置において、半導体素子のそれぞれをオンオフ制御する
ためのゲート基準信号を生成するゲート制御信号発生回
路と、第２および第３の半導体素子のオンオフ状態に応
じたゲートフィードバック信号を得るゲートフィードバ
ック手段と、第２および第３の半導体素子はゲート基準
信号に従ったゲート制御信号を出力し、第１の半導体素
子に対するゲート基準信号がオフからオンになりかつ第
２の半導体素子に関するゲートフィードバック信号がオ
ンであるときにだけ第１の半導体素子をオフからオンに
遷移させ、一旦オンとなった後はゲート基準信号がオフ
になる時までオン状態を保持し、第４の半導体素子に対
するゲート基準信号がオフからオンになりかつ第３の半
導体素子に関するゲートフィードバック信号がオンであ
るときにだけ第４の半導体素子をオフからオンに遷移さ
せ、一旦オンとなった後はゲート基準信号がオフになる
時までオン状態を保持するゲート制御信号を出力するゲ
ートインターロック回路とを備えたことを特徴とする。
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
２の半導体素子は対をなして第１の半導体素子は第２の
半導体素子がオン状態にある時だけオン制御可能であ
り、かつ第３の半導体素子がオン状態にある時だけ第４
の半導体素子のオン制御が可能である半導体電力変換装
置において、半導体素子のそれぞれをオンオフ制御する
ためのゲート基準信号を生成するゲート制御信号発生回
路と、第２および第３の半導体素子のオンオフ状態に応
じたゲートフィードバック信号を得るゲートフィードバ
ック手段と、第２および第３の半導体素子はゲート基準
信号に従ったゲート制御信号を出力し、第１の半導体素
子に対するゲート基準信号がオフからオンになりかつ第
２の半導体素子に関するゲートフィードバック信号がオ
ンであるときにだけ第１の半導体素子をオフからオンに
遷移させ、一旦オンとなった後はゲート基準信号がオフ
になる時までオン状態を保持し、第４の半導体素子に対
するゲート基準信号がオフからオンになりかつ第３の半
導体素子に関するゲートフィードバック信号がオンであ
るときにだけ第４の半導体素子をオフからオンに遷移さ
せ、一旦オンとなった後はゲート基準信号がオフになる
時までオン状態を保持するゲート制御信号を出力するゲ
ートインターロック回路とを備えたことを特徴とする。
【００１２】請求項４に係る発明は、主回路正電位端と
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
２の半導体素子は対をなして第２の半導体素子は第１の
半導体素子がオフ状態にある時だけオフ状態にあり、か
つ第３の半導体素子は第４の半導体素子がオフ状態にあ
る時だけオフ状態にある半導体電力変換装置において、
半導体素子のそれぞれをオンオフ制御するためのゲート
基準信号を生成するゲート制御信号発生回路と、第１お
よび第４の半導体素子のオンオフ状態に応じたゲートフ
ィードバック信号を得るゲートフィードバック手段と、
第１および第４の半導体素子はゲート基準信号に従った
ゲート制御信号を出力し、第２の半導体素子に対するゲ
ート基準信号がオンからオフになりかつ第１の半導体素
子に関するゲートフィードバック信号がオフであるとき
にだけ第２の半導体素子をオンからオフに遷移させ、一
旦オフとなった後はゲート基準信号がオンになる時まで
オフ状態を保持し、第３の半導体素子に対するゲート基
準信号がオンからオフになりかつ第４の半導体素子に関
するゲートフィードバック信号がオフであるときにだけ
第３の半導体素子をオンからオフに遷移させ、一旦オフ
となった後はゲート基準信号がオンになる時までオフ状
態を保持するゲート制御信号を出力するゲートインター
ロック回路とを備えたことを特徴とする。
主回路負電位端との間に直列に接続されたトランジスタ
からなる４つの半導体素子を各相ごとに有し、主回路正
電位端側または主回路負電位端側から見て第１および第
２の半導体素子は対をなして第２の半導体素子は第１の
半導体素子がオフ状態にある時だけオフ状態にあり、か
つ第３の半導体素子は第４の半導体素子がオフ状態にあ
る時だけオフ状態にある半導体電力変換装置において、
半導体素子のそれぞれをオンオフ制御するためのゲート
基準信号を生成するゲート制御信号発生回路と、第１お
よび第４の半導体素子のオンオフ状態に応じたゲートフ
ィードバック信号を得るゲートフィードバック手段と、
第１および第４の半導体素子はゲート基準信号に従った
ゲート制御信号を出力し、第２の半導体素子に対するゲ
ート基準信号がオンからオフになりかつ第１の半導体素
子に関するゲートフィードバック信号がオフであるとき
にだけ第２の半導体素子をオンからオフに遷移させ、一
旦オフとなった後はゲート基準信号がオンになる時まで
オフ状態を保持し、第３の半導体素子に対するゲート基
準信号がオンからオフになりかつ第４の半導体素子に関
するゲートフィードバック信号がオフであるときにだけ
第３の半導体素子をオンからオフに遷移させ、一旦オフ
となった後はゲート基準信号がオンになる時までオフ状
態を保持するゲート制御信号を出力するゲートインター
ロック回路とを備えたことを特徴とする。
【００１３】請求項５に係る発明は、請求項４に記載の
半導体電力変換装置において、ゲートインターロック回
路は、第１および第４の半導体素子のオンオフ状態に応
じたゲートフィードバック信号の通路中にそれぞれオフ
ディレータイマを備えていることを特徴とする。
半導体電力変換装置において、ゲートインターロック回
路は、第１および第４の半導体素子のオンオフ状態に応
じたゲートフィードバック信号の通路中にそれぞれオフ
ディレータイマを備えていることを特徴とする。
【００１４】
【発明の実施の形態】＜第１の実施形態＞図１は本発明
の第１の実施形態のブロック図である。ここには２レベ
ルインバータの１相分の主回路とゲート制御回路を示し
ている。主回路正電位端１５と主回路負電位端１６との
間に直列にそれぞれトランジスタからなる正側半導体素
子３１と負側半導体素子３４が接続されている。これら
の半導体素子はそれぞれフリーホイーリング用のダイオ
ードを逆並列に接続している。半導体素子３１，３４は
正側ゲート駆動回路２１および負側ゲート駆動回路２４
によって駆動される。ゲート制御信号発生回路１１から
のゲート基準信号４１，４４はそれぞれＡＮＤ回路７
１，７４の第１入力端に入力される。ＡＮＤ回路７１，
７４の出力が半導体素子をオン駆動する駆動信号となっ
て、ゲート駆動回路２１，２４に入力される。負側ゲー
ト駆動回路２４から負側ゲートフィードバック信号５４
がＮＯＴ回路６１およびＯＲ回路８１を介してＡＮＤ回
路７１の第２入力端に導かれ、同様に、正側ゲート駆動
回路２１から正側ゲートフィードバック信号５１がＮＯ
Ｔ回路６４およびＯＲ回路８４を介してＡＮＤ回路７４
の第２入力端に導かれる。ＯＲ回路８１，８４の第２入
力端にはそれぞれＡＮＤ回路７１，７４の出力信号がＡ
ＮＤ回路７１，７４の自己ラッチのためにフィードバッ
クされる。
の第１の実施形態のブロック図である。ここには２レベ
ルインバータの１相分の主回路とゲート制御回路を示し
ている。主回路正電位端１５と主回路負電位端１６との
間に直列にそれぞれトランジスタからなる正側半導体素
子３１と負側半導体素子３４が接続されている。これら
の半導体素子はそれぞれフリーホイーリング用のダイオ
ードを逆並列に接続している。半導体素子３１，３４は
正側ゲート駆動回路２１および負側ゲート駆動回路２４
によって駆動される。ゲート制御信号発生回路１１から
のゲート基準信号４１，４４はそれぞれＡＮＤ回路７
１，７４の第１入力端に入力される。ＡＮＤ回路７１，
７４の出力が半導体素子をオン駆動する駆動信号となっ
て、ゲート駆動回路２１，２４に入力される。負側ゲー
ト駆動回路２４から負側ゲートフィードバック信号５４
がＮＯＴ回路６１およびＯＲ回路８１を介してＡＮＤ回
路７１の第２入力端に導かれ、同様に、正側ゲート駆動
回路２１から正側ゲートフィードバック信号５１がＮＯ
Ｔ回路６４およびＯＲ回路８４を介してＡＮＤ回路７４
の第２入力端に導かれる。ＯＲ回路８１，８４の第２入
力端にはそれぞれＡＮＤ回路７１，７４の出力信号がＡ
ＮＤ回路７１，７４の自己ラッチのためにフィードバッ
クされる。
【００１５】この正側ゲート基準信号４１がオンで負側
ゲートフィードバック信号５４がオフの時だけＡＮＤ回
路７１の働きで正側ゲート制御信号４６がオンし、一旦
この状態となった後はＡＮＤ回路７１はオン状態に自己
ラッチし、たとえ誤検出などによって負側ゲートフィー
ドバック信号５２が仮にオンとなっても、図２に示すよ
うに、ＯＲ回路８１の働きで正側ゲート制御信号４６は
オンのままラッチされる。この状態はゲート基準信号４
１がオフとなるまで維持される。同様に負側ゲート基準
信号４４がオンで正側ゲートフィードバック信号５１が
オフの時だけＡＮＤ回路７４の働きで負側ゲート制御信
号４９がオンし、この状態は負側ゲート基準信号４４が
オフとなるまで維持される。このようにして、ゲートフ
ィードバック信号５１，５４に誤検出パルスが生じた場
合でも、その影響を受けずに正常なゲート制御信号を出
力することができる。
ゲートフィードバック信号５４がオフの時だけＡＮＤ回
路７１の働きで正側ゲート制御信号４６がオンし、一旦
この状態となった後はＡＮＤ回路７１はオン状態に自己
ラッチし、たとえ誤検出などによって負側ゲートフィー
ドバック信号５２が仮にオンとなっても、図２に示すよ
うに、ＯＲ回路８１の働きで正側ゲート制御信号４６は
オンのままラッチされる。この状態はゲート基準信号４
１がオフとなるまで維持される。同様に負側ゲート基準
信号４４がオンで正側ゲートフィードバック信号５１が
オフの時だけＡＮＤ回路７４の働きで負側ゲート制御信
号４９がオンし、この状態は負側ゲート基準信号４４が
オフとなるまで維持される。このようにして、ゲートフ
ィードバック信号５１，５４に誤検出パルスが生じた場
合でも、その影響を受けずに正常なゲート制御信号を出
力することができる。
【００１６】＜第２の実施形態＞図３は本発明の第２の
実施形態のブロツク図である。ここには、３レベルイン
バータの１相分の主回路とゲート制御回路を示してい
る。主回路正電位端１５と主回路負電位端１６との間に
直列に正側半導体素子３１，３２および負側半導体素子
３３，３４の計４つの半導体素子が接続されている。半
導体素子３１，３２の接続点と半導体素子３３，３４の
接続点との間に主回路直流電圧に対して逆向き極性で直
列結線の２つのクランプダイオード３５，３６が接続さ
れ、ダイオード３５，３６の共通接続点が主回路中性電
位点１７に接続される。半導体素子３１〜３４はそれぞ
れゲート駆動回路２１〜２４によって駆動される。
実施形態のブロツク図である。ここには、３レベルイン
バータの１相分の主回路とゲート制御回路を示してい
る。主回路正電位端１５と主回路負電位端１６との間に
直列に正側半導体素子３１，３２および負側半導体素子
３３，３４の計４つの半導体素子が接続されている。半
導体素子３１，３２の接続点と半導体素子３３，３４の
接続点との間に主回路直流電圧に対して逆向き極性で直
列結線の２つのクランプダイオード３５，３６が接続さ
れ、ダイオード３５，３６の共通接続点が主回路中性電
位点１７に接続される。半導体素子３１〜３４はそれぞ
れゲート駆動回路２１〜２４によって駆動される。
【００１７】図３の装置においては、ゲート制御信号発
生回路１１とゲート駆動回路２１〜２４との間に３レベ
ルインバータに対応したゲートインターロック回路９２
が設けられる。各ゲート駆動回路の前段に配置されるＡ
ＮＤ回路７１〜７４の第２入力端側には、図１の場合と
同様に、ＮＯＴ回路６１〜６４およびＯＲ回路８１〜８
４が設けられている。ここでは、主回路正電位端１５側
から見て第１，第２のゲート駆動回路２１，２２から得
られる正側ゲートフィードバック信号５１，５２がそれ
ぞれ第３，第４の負側ＮＯＴ回路６３，６４に入力さ
れ、第３，第４のゲート駆動回路２３，２４から得られ
る負側ゲートフィードバック信号５３，５４がそれぞれ
正側ＮＯＴ回路６１，６２に入力される。ここでもＯＲ
回路８１〜８４の第２入力端にはそれぞれＡＮＤ回路７
１〜７４の出力信号がＡＮＤ回路７１〜７４の自己ラッ
チのためにフィードバックされる。
生回路１１とゲート駆動回路２１〜２４との間に３レベ
ルインバータに対応したゲートインターロック回路９２
が設けられる。各ゲート駆動回路の前段に配置されるＡ
ＮＤ回路７１〜７４の第２入力端側には、図１の場合と
同様に、ＮＯＴ回路６１〜６４およびＯＲ回路８１〜８
４が設けられている。ここでは、主回路正電位端１５側
から見て第１，第２のゲート駆動回路２１，２２から得
られる正側ゲートフィードバック信号５１，５２がそれ
ぞれ第３，第４の負側ＮＯＴ回路６３，６４に入力さ
れ、第３，第４のゲート駆動回路２３，２４から得られ
る負側ゲートフィードバック信号５３，５４がそれぞれ
正側ＮＯＴ回路６１，６２に入力される。ここでもＯＲ
回路８１〜８４の第２入力端にはそれぞれＡＮＤ回路７
１〜７４の出力信号がＡＮＤ回路７１〜７４の自己ラッ
チのためにフィードバックされる。
【００１８】ゲートインターロック回路９２において
は、例えばゲート基準信号４１の系統に関して言えば、
第３のゲーと駆動回路２３からのゲートフィードバック
信号５３がオフの時だけＡＮＤ回路７１の働きで正側ゲ
ート制御信号４６がオンし、この状態となった後は誤検
出などによってゲートフィードバック信号５３がたとえ
オフとなってもＯＲ回路８１の働きでＡＮＤ回路７１は
オン状態に自己ラッチされており、ゲート制御信号４６
はオンのままラッチされる。このオン状態はゲート制御
信号４６がオフとなるまで維持される。同様に、ゲート
基準信号４２の系統においても、ゲート基準信号４２が
オンでゲートフィードバック信号５４がオフの時だけゲ
ート制御信号４７がオンし、この状態がゲート基準信号
４２がオフとなるまで維持される。ゲート基準信号４
３，４４に関しても、全く同様にして正側ゲートフィー
ドバック信号５１５２がオフの時だけゲート制御信号４
８，４９がオンし、この状態はゲート基準信号４３，４
４がオフとなるまで維持される。以上のラッチ機能によ
って、たとえゲートフィードバック信号に誤検出パルス
が生じた場合でもその影響を受けずに正常なゲート制御
信号を出力することができる。
は、例えばゲート基準信号４１の系統に関して言えば、
第３のゲーと駆動回路２３からのゲートフィードバック
信号５３がオフの時だけＡＮＤ回路７１の働きで正側ゲ
ート制御信号４６がオンし、この状態となった後は誤検
出などによってゲートフィードバック信号５３がたとえ
オフとなってもＯＲ回路８１の働きでＡＮＤ回路７１は
オン状態に自己ラッチされており、ゲート制御信号４６
はオンのままラッチされる。このオン状態はゲート制御
信号４６がオフとなるまで維持される。同様に、ゲート
基準信号４２の系統においても、ゲート基準信号４２が
オンでゲートフィードバック信号５４がオフの時だけゲ
ート制御信号４７がオンし、この状態がゲート基準信号
４２がオフとなるまで維持される。ゲート基準信号４
３，４４に関しても、全く同様にして正側ゲートフィー
ドバック信号５１５２がオフの時だけゲート制御信号４
８，４９がオンし、この状態はゲート基準信号４３，４
４がオフとなるまで維持される。以上のラッチ機能によ
って、たとえゲートフィードバック信号に誤検出パルス
が生じた場合でもその影響を受けずに正常なゲート制御
信号を出力することができる。
【００１９】＜第３の実施形態＞図４は第３の実施形態
のブロック図である。第３の実施形態は第２の実施形態
と同様の３レベルインバータの１相分の主回路とゲート
制御回路を示している。図示のゲートインターロック回
路９３においては、第１および第４のゲート基準信号４
１，４４の系統に関しては、それぞれＯＲ回路８１，８
４およびＡＮＤ回路７１，７４が設けられているが、Ｎ
ＯＴ回路は設けられていない。ＯＲ回路８１，８４の第
１入力端には同じ正側又は負側のゲート駆動回路２２，
２３からのゲートフィードバック信号５２，５３が入力
される。ＯＲ回路８１，８４を介して構成されるＡＮＤ
回路７１，７４のラッチ回路は図３の場合と同様であ
る。第２および第３のゲート基準信号４２，４３の系統
に関しては、単にバッファ５６，５７が設けられている
だけである。
のブロック図である。第３の実施形態は第２の実施形態
と同様の３レベルインバータの１相分の主回路とゲート
制御回路を示している。図示のゲートインターロック回
路９３においては、第１および第４のゲート基準信号４
１，４４の系統に関しては、それぞれＯＲ回路８１，８
４およびＡＮＤ回路７１，７４が設けられているが、Ｎ
ＯＴ回路は設けられていない。ＯＲ回路８１，８４の第
１入力端には同じ正側又は負側のゲート駆動回路２２，
２３からのゲートフィードバック信号５２，５３が入力
される。ＯＲ回路８１，８４を介して構成されるＡＮＤ
回路７１，７４のラッチ回路は図３の場合と同様であ
る。第２および第３のゲート基準信号４２，４３の系統
に関しては、単にバッファ５６，５７が設けられている
だけである。
【００２０】ゲートインターロック回路９３において、
第１のゲート基準信号４１に関しては、それ自体がオン
で第２のゲート基準信号４２に係るゲートフィードバッ
ク信号５２がオンの時だけＡＮＤ回路７１の働きでゲー
ト制御信号４６がオンし、この状態となった後は誤検出
などによって負側ゲートフィードバック信号５２がオフ
となってもＯＲ回路８１の働きで正側ゲート制御信号４
６はＡＮＤ回路７１を介してオンのままラッチされる。
このオン状態は正側ゲート基準信号４１がオフとなるま
で維持される。第４のゲート基準信号４４に関しても同
様である。このラッチ機能によって、ゲートフィードバ
ック信号に誤検出パルスが生じた場合でもその影響を受
けずに正常なゲート制御信号を出力することができる。
第１のゲート基準信号４１に関しては、それ自体がオン
で第２のゲート基準信号４２に係るゲートフィードバッ
ク信号５２がオンの時だけＡＮＤ回路７１の働きでゲー
ト制御信号４６がオンし、この状態となった後は誤検出
などによって負側ゲートフィードバック信号５２がオフ
となってもＯＲ回路８１の働きで正側ゲート制御信号４
６はＡＮＤ回路７１を介してオンのままラッチされる。
このオン状態は正側ゲート基準信号４１がオフとなるま
で維持される。第４のゲート基準信号４４に関しても同
様である。このラッチ機能によって、ゲートフィードバ
ック信号に誤検出パルスが生じた場合でもその影響を受
けずに正常なゲート制御信号を出力することができる。
【００２１】＜第４の実施形態＞図５は第４の実施形態
のブロック図である。第４の実施形態は第２の実施形態
と同様の３レベルインバータの１相分の主回路とゲート
制御回路を示している。図示のゲートインターロック回
路９４においては、図４の場合とは対照的に、第２およ
び第３のゲート基準信号４２，４３はそれぞれＮＯＴ回
路６２，６３を介してＡＮＤ回路７２，７３の第１入力
端に入力され、その出力はＮＯＴ回路６５，６６を介し
てゲート駆動回路２２，２３に導かれる。ＡＮＤ回路７
２，７３の第２入力端にはＯＲ回路８２，８３の出力信
号が入力される。ＯＲ回路８２，８３の第１入力端には
ＡＮＤ回路７２，７３の出力信号が自己ラッチ入力信号
として入力され、ＯＲ回路８２，８３の第２入力端には
同じ極性側のもう一方のゲート駆動回路２１，２４から
のゲートフィードバック信号５１，５４がＮＯＴ回路６
１，６４を介して入力される。第１および第４のゲート
基準信号４１，４４の系統に関しては、単にバッファ５
５，５８が設けられているだけである。
のブロック図である。第４の実施形態は第２の実施形態
と同様の３レベルインバータの１相分の主回路とゲート
制御回路を示している。図示のゲートインターロック回
路９４においては、図４の場合とは対照的に、第２およ
び第３のゲート基準信号４２，４３はそれぞれＮＯＴ回
路６２，６３を介してＡＮＤ回路７２，７３の第１入力
端に入力され、その出力はＮＯＴ回路６５，６６を介し
てゲート駆動回路２２，２３に導かれる。ＡＮＤ回路７
２，７３の第２入力端にはＯＲ回路８２，８３の出力信
号が入力される。ＯＲ回路８２，８３の第１入力端には
ＡＮＤ回路７２，７３の出力信号が自己ラッチ入力信号
として入力され、ＯＲ回路８２，８３の第２入力端には
同じ極性側のもう一方のゲート駆動回路２１，２４から
のゲートフィードバック信号５１，５４がＮＯＴ回路６
１，６４を介して入力される。第１および第４のゲート
基準信号４１，４４の系統に関しては、単にバッファ５
５，５８が設けられているだけである。
【００２２】ゲートインターロック回路９４において、
第２、第３のゲート基準信号４２，４３に関しては、そ
れ自体がオフで第１，第４のゲート基準信号４１，４４
に係るゲートフィードバック信号５１，５４がオフの時
だけＡＮＤ回路７１の働きでゲート制御信号４７，４８
６がオフし、この状態となった後は誤検出などによって
負側ゲートフィードバック信号５１，５４がノイズ等に
よってオンとなってもＯＲ回路８２，８３およびＡＮＤ
回路７２，７３の働きでゲート制御信号４７，４８はオ
フのままにラッチされる。このオフ状態はゲート基準信
号４２，４３がオンとなるまで維持される。このラッチ
機能によって、ゲートフィードバック信号が誤検出した
場合でもその影響を受けずに正常なゲート制御信号を出
力することができる。
第２、第３のゲート基準信号４２，４３に関しては、そ
れ自体がオフで第１，第４のゲート基準信号４１，４４
に係るゲートフィードバック信号５１，５４がオフの時
だけＡＮＤ回路７１の働きでゲート制御信号４７，４８
６がオフし、この状態となった後は誤検出などによって
負側ゲートフィードバック信号５１，５４がノイズ等に
よってオンとなってもＯＲ回路８２，８３およびＡＮＤ
回路７２，７３の働きでゲート制御信号４７，４８はオ
フのままにラッチされる。このオフ状態はゲート基準信
号４２，４３がオンとなるまで維持される。このラッチ
機能によって、ゲートフィードバック信号が誤検出した
場合でもその影響を受けずに正常なゲート制御信号を出
力することができる。
【００２３】＜第５の実施形態＞図６は第５の実施形態
のブロック図である。第２の実施形態と同様の３レベル
インバータの１相分の主回路とゲート制御回路を示して
いる。ここに示すゲートインターロック回路９５は、第
４の実施形態のゲートインターロック回路９４を基本と
し、そのＮＯＴ回路６１，６４の入力段にオフディレー
タイマ９１，９４を介挿したものである。この実施形態
によれば、ノイズ等により、２つの正側半導体素子３
１，３２の同時オフ、または２つの負側半導体素子３
３，３４の同時オフという状態に至った時でも、ゲート
パルスオフの事態を防止することができる。
のブロック図である。第２の実施形態と同様の３レベル
インバータの１相分の主回路とゲート制御回路を示して
いる。ここに示すゲートインターロック回路９５は、第
４の実施形態のゲートインターロック回路９４を基本と
し、そのＮＯＴ回路６１，６４の入力段にオフディレー
タイマ９１，９４を介挿したものである。この実施形態
によれば、ノイズ等により、２つの正側半導体素子３
１，３２の同時オフ、または２つの負側半導体素子３
３，３４の同時オフという状態に至った時でも、ゲート
パルスオフの事態を防止することができる。
【００２４】＜適用対象＞以上、本発明をインバータす
なわち逆変換器に適用する場合について説明したが、本
発明の技術思想はコンバータすなわち順変換器に対して
も適用可能である。
なわち逆変換器に適用する場合について説明したが、本
発明の技術思想はコンバータすなわち順変換器に対して
も適用可能である。
【００２５】
【発明の効果】以上のように本発明によれば、ゲートフ
ィードバック信号を用いたゲートインターロック回路を
構成する際に、誤検出パルスによるゲートフィードバッ
ク信号に基づいてゲートパルスオフの事態を生ずること
がない。このゲートインターロック回路によって、制御
器からのゲート制御信号がノイズなどによってパルスオ
フとなった場合の装置故障、または半導体素子の短絡故
障に基づく直流短絡による被害拡大などの発生を防止す
ることができる。
ィードバック信号を用いたゲートインターロック回路を
構成する際に、誤検出パルスによるゲートフィードバッ
ク信号に基づいてゲートパルスオフの事態を生ずること
がない。このゲートインターロック回路によって、制御
器からのゲート制御信号がノイズなどによってパルスオ
フとなった場合の装置故障、または半導体素子の短絡故
障に基づく直流短絡による被害拡大などの発生を防止す
ることができる。
【図１】本発明の第１の実施形態を１相分について示す
ブロック図である。
ブロック図である。
【図２】図１のゲートインターロック回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図３】本発明の第２の実施形態を１相分について示す
ブロック図である。
ブロック図である。
【図４】本発明の第３の実施形態を１相分について示す
ブロック図である。
ブロック図である。
【図５】本発明の第４の実施形態を１相分について示す
ブロック図である。
ブロック図である。
【図６】本発明の第５の実施形態を１相分について示す
ブロック図である。
ブロック図である。
【図７】本発明を適用する半導体電力変換装置と周辺機
器の構成例を示すブロック図である。
器の構成例を示すブロック図である。
【図８】従来のゲートインターロック回路の構成を示す
ブロック図である。
ブロック図である。
【図９】図８のゲートインターロック回路の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
１１ ゲート制御信号発生回路 １５ 主回路正電位端 １６ 主回路負電位端 １７ 主回路中性点電位端 １８ 変換器出力端 ２１，２２ 正側ゲート駆動回路 ２３，２４ 負側ゲート駆動回路 ３１，３２ 正側半導体素子 ３３，３４ 負側半導体素子 ３５，３６ クランプダイオード ４１，４２ 正側ゲート基準信号 ４３，４４ 負側ゲート基準信号 ４６，４７ 正側ゲート制御信号 ４８，４９ 負側ゲート制御信号 ５１，５２ 正側ゲートフィードバック信号 ５３，５４ 負側ゲートフィードバック信号 ６１，６２，６３，６４ ＮＯＴ回路 ６５，６６ ＮＯＴ回路 ７１，７２，７３，７４ ＡＮＤ回路 ８１，８２，８３，８４ ＯＲ回路 ８５，８６ オフディレータイマ ９１，９２，９３，９４，９５ ゲートインターロック
回路 １０１ Ｕ相変換器 １０２ Ｖ相変換器 １０３ Ｗ相変換器 １０６ 三相交流電動機 １０７ 制御器 １０８ ゲート基準信号 １０９ ゲート制御信号 １１１ ゲートロジック １１２ ゲート駆動回路 １１３ 半導体素子
回路 １０１ Ｕ相変換器 １０２ Ｖ相変換器 １０３ Ｗ相変換器 １０６ 三相交流電動機 １０７ 制御器 １０８ ゲート基準信号 １０９ ゲート制御信号 １１１ ゲートロジック １１２ ゲート駆動回路 １１３ 半導体素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA06 AA17 BB06 CA01 CB04 CB05 CC04 CC06 DB03 FA09 FA20 5H740 AA04 BA11 BB01 BB05 BB09 BB10 GG04 KK01 MM03 NN17 5J055 AX22 AX38 BX16 CX07 DX02 DX56 DX83 EX26 EY12 EZ25 FX12 FX17 GX02
Claims (5)
- 【請求項１】主回路正電位端と主回路負電位端との間に
直列に接続され互いに排反関係をもってオンオフ制御さ
れるトランジスタからなる一対の半導体素子を各相ごと
に有する半導体電力変換装置において、 前記半導体素子のそれぞれをオンオフ制御するためのゲ
ート基準信号を生成するゲート制御信号発生回路と、 前記半導体素子のそれぞれのオンオフ状態に応じたゲー
トフィードバック信号を得るゲートフィードバック手段
と、 前記一対の半導体素子の一方に対するゲート基準信号が
オフからオンになりかつ他方の半導体素子に関するゲー
トフィードバック信号がオフであるときにだけ前記一方
の半導体素子をオフからオンに遷移させ、一旦オンとな
った後は前記ゲート基準信号がオフになる時までオン状
態を保持するゲート制御信号を出力するゲートインター
ロック回路とを備えたことを特徴とする半導体電力変換
装置。 - 【請求項２】主回路正電位端と主回路負電位端との間に
直列に接続されたトランジスタからなる４つの半導体素
子を各相ごとに有し、前記主回路正電位端側または主回
路負電位端側から見て第１および第３の半導体素子は対
をなして互いに排反関係をもってオンオフ制御され、か
つ第２および第４の半導体素子は対をなして互いに排反
関係をもってオンオフ制御される半導体電力変換装置に
おいて、 前記半導体素子のそれぞれをオンオフ制御するためのゲ
ート基準信号を生成するゲート制御信号発生回路と、 前記半導体素子のそれぞれのオンオフ状態に応じたゲー
トフィードバック信号を得るゲートフィードバック手段
と、 前記対をなす２つの半導体素子の一方に対するゲート基
準信号がオフからオンになりかつ他方の半導体素子に関
するゲートフィードバック信号がオフであるときにだけ
前記一方の半導体素子をオフからオンに遷移させ、一旦
オンとなった後は前記ゲート基準信号がオフになる時ま
でオン状態を保持するゲート制御信号を出力するゲート
インターロック回路とを備えたことを特徴とする半導体
電力変換装置。 - 【請求項３】主回路正電位端と主回路負電位端との間に
直列に接続されたトランジスタからなる４つの半導体素
子を各相ごとに有し、前記主回路正電位端側または主回
路負電位端側から見て第１および第２の半導体素子は対
をなして第１の半導体素子は第２の半導体素子がオン状
態にある時だけオン制御可能であり、かつ第３の半導体
素子がオン状態にある時だけ第４の半導体素子のオン制
御が可能である半導体電力変換装置において、 前記半導体素子のそれぞれをオンオフ制御するためのゲ
ート基準信号を生成するゲート制御信号発生回路と、 前記第２および第３の半導体素子のオンオフ状態に応じ
たゲートフィードバック信号を得るゲートフィードバッ
ク手段と、 前記第２および第３の半導体素子は前記ゲート基準信号
に従ったゲート制御信号を出力し、前記第１の半導体素
子に対するゲート基準信号がオフからオンになりかつ第
２の半導体素子に関するゲートフィードバック信号がオ
ンであるときにだけ前記第１の半導体素子をオフからオ
ンに遷移させ、一旦オンとなった後はゲート基準信号が
オフになる時までオン状態を保持し、前記第４の半導体
素子に対するゲート基準信号がオフからオンになりかつ
第３の半導体素子に関するゲートフィードバック信号が
オンであるときにだけ前記第４の半導体素子をオフから
オンに遷移させ、一旦オンとなった後はゲート基準信号
がオフになる時までオン状態を保持するゲート制御信号
を出力するゲートインターロック回路とを備えたことを
特徴とする半導体電力変換装置。 - 【請求項４】主回路正電位端と主回路負電位端との間に
直列に接続されたトランジスタからなる４つの半導体素
子を各相ごとに有し、前記主回路正電位端側または主回
路負電位端側から見て第１および第２の半導体素子は対
をなして第２の半導体素子は第１の半導体素子がオフ状
態にある時だけオフ状態にあり、かつ第３の半導体素子
は第４の半導体素子がオフ状態にある時だけオフ状態に
ある半導体電力変換装置において、 前記半導体素子のそれぞれをオンオフ制御するためのゲ
ート基準信号を生成するゲート制御信号発生回路と、 前記第１および第４の半導体素子のオンオフ状態に応じ
たゲートフィードバック信号を得るゲートフィードバッ
ク手段と、 前記第１および第４の半導体素子は前記ゲート基準信号
に従ったゲート制御信号を出力し、前記第２の半導体素
子に対するゲート基準信号がオンからオフになりかつ第
１の半導体素子に関するゲートフィードバック信号がオ
フであるときにだけ前記第２の半導体素子をオンからオ
フに遷移させ、一旦オフとなった後はゲート基準信号が
オンになる時までオフ状態を保持し、前記第３の半導体
素子に対するゲート基準信号がオンからオフになりかつ
第４の半導体素子に関するゲートフィードバック信号が
オフであるときにだけ前記第３の半導体素子をオンから
オフに遷移させ、一旦オフとなった後はゲート基準信号
がオンになる時までオフ状態を保持するゲート制御信号
を出力するゲートインターロック回路とを備えたことを
特徴とする半導体電力変換装置。 - 【請求項５】請求項４に記載の半導体電力変換装置にお
いて、前記ゲートインターロック回路は、前記第１およ
び第４の半導体素子のオンオフ状態に応じたゲートフィ
ードバック信号の通路中にそれぞれオフディレータイマ
を備えていることを特徴とする半導体電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353278A JP3648151B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353278A JP3648151B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002165462A true JP2002165462A (ja) | 2002-06-07 |
| JP3648151B2 JP3648151B2 (ja) | 2005-05-18 |
Family
ID=18826063
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353278A Expired - Lifetime JP3648151B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体電力変換装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3648151B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10343278A1 (de) * | 2003-09-18 | 2005-04-21 | Infineon Technologies Ag | Halbbrückenschaltung mit einer Einrichtung zur Vermeidung von Querströmen |
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| JP2009027872A (ja) * | 2007-07-23 | 2009-02-05 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体電力変換装置 |
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