JP2002153074A - Pwm generator - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、交流電動機等を可
変速する電圧型PWMインバータ、特にIGBT等の高速スイ
ッチング素子を使用したインバータに用いられるPWM発
生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage-type PWM inverter for changing the speed of an AC motor or the like, and more particularly to a PWM generator used for an inverter using a high-speed switching element such as an IGBT.
【0002】[0002]
【従来の技術】図13は従来のPWM発生装置(以下、第
1の従来例と称す)の構成を示すブロック図である。2. Description of the Related Art FIG. 13 is a block diagram showing a configuration of a conventional PWM generator (hereinafter, referred to as a first conventional example).
【0003】キャリア周波数設定レジスタ2はPWM信号
発生の周波数が設定されるレジスタで、演算回路1より
出力されたPWM信号発生周波数のデータ2aが、演算回路
1より出力された書き込み信号2bにより書き込まれ
る。U相PWM設定レジスタ3はU相のPWM信号発生用データ
を保持するレジスタで、演算回路1から出力されたU相
のPWM信号発生用データ3aが演算回路1から出力された
書き込み信号3bにより書き込まれる。 V相PWM設定レジ
スタ4はV相のPWM信号発生用データを保持するレジスタ
で、演算回路1から出力されたV相のPWM信号発生用デー
タ4aが、演算回路1から出力された書き込み信号4bに
より書き込まれる。 W相PWM設定レジスタ5はW相のPWM信
号発生用データを保持するレジスタで、演算回路1から
出力されたW相のPWM信号発生用データ5aが、演算回路
1から出力された書き込み信号5bにより書き込まれ
る。キャリア発生回路12は三角波を発生すべくアップ
ダウンカウンタで構成され、キャリア周波数設定レジス
タ2の出力データ2cとカウントクロック12aを入力
し、カウンタ値12bと、カウンタ値12bがキャリア周
期2cと一致したときオーバフロー信号12d、またカウ
ンタ値12が0と一致したときにアンダフロー信号12
cを出力する。PWM信号発生回路13はU相PWM信号発生回
路13aとV相PWM信号発生回路13bとW相PWM信号発生回
路13cからなる。U相比較器14aはカウンタ値12bと
U相PWM信号発生用データ3cを比較し、U相PWM信号13b
に出力する。U相PWM信号13bは不図示のIGBT(Insulat
ed Gate Bipolar Transiston)のベースドライバに印加
されて、U相、/U相のベースドライブ信号が出力され
る。V相比較器14bはカウンタ値12bとV相PWM信号発
生用データ4cを比較し、V相PWM信号13dを出力する。
V相PWM信号13dは不図示のIGBTのベースドライバに印
加され、V相、/V相のベースドライブ信号が出力され
る。The carrier frequency setting register 2 is a register in which the frequency of the PWM signal generation is set. The data 2a of the PWM signal generation frequency output from the arithmetic circuit 1 is written by the write signal 2b output from the arithmetic circuit 1. . The U-phase PWM setting register 3 is a register for holding U-phase PWM signal generation data. The U-phase PWM signal generation data 3a output from the arithmetic circuit 1 is written by the write signal 3b output from the arithmetic circuit 1. It is. The V-phase PWM setting register 4 is a register for holding V-phase PWM signal generation data. The V-phase PWM signal generation data 4a output from the arithmetic circuit 1 is used by the write signal 4b output from the arithmetic circuit 1. Written. The W-phase PWM setting register 5 is a register for holding W-phase PWM signal generation data. The W-phase PWM signal generation data 5a output from the arithmetic circuit 1 is used by the write signal 5b output from the arithmetic circuit 1. Written. The carrier generation circuit 12 is composed of an up / down counter for generating a triangular wave. The output data 2c of the carrier frequency setting register 2 and the count clock 12a are input. When the counter value 12b and the counter value 12b match the carrier cycle 2c. The overflow signal 12d and the underflow signal 12 when the counter value 12 matches 0
Output c. The PWM signal generation circuit 13 includes a U-phase PWM signal generation circuit 13a, a V-phase PWM signal generation circuit 13b, and a W-phase PWM signal generation circuit 13c. The U-phase comparator 14a calculates the counter value 12b
U-phase PWM signal generation data 3c is compared, and U-phase PWM signal 13b is compared.
Output to The U-phase PWM signal 13b is connected to an IGBT (Insulat
ed Gate Bipolar Transiston), and a U-phase // U-phase base drive signal is output. The V-phase comparator 14b compares the counter value 12b with the V-phase PWM signal generation data 4c and outputs a V-phase PWM signal 13d.
The V-phase PWM signal 13d is applied to an IGBT base driver (not shown), and V-phase and / V-phase base drive signals are output.
【0004】W相比較器14cはカウンタ値12bとW相PW
M信号発生用データ5cを比較し、W相PWM信号13fを出
力する。W相PWM信号13fは不図示のIGBTのベースドラ
イバに印加され、W相、/W相のベースドライブ信号が出
力される。The W-phase comparator 14c has a counter value 12b and a W-phase PW
It compares the M signal generation data 5c and outputs a W-phase PWM signal 13f. The W-phase PWM signal 13f is applied to an IGBT base driver (not shown), and W-phase and / W-phase base drive signals are output.
【0005】なお、演算回路1により各PWM設定レジス
タ3、4、5に書き込まれるPWM信号生成用データ3a、
4a、5aは生成したいPWM波形の組合せによって決ま
り、PWM信号のハイレベル期間、ローレベル期間を設定
するためのデータである。また、キャリア発生回路12
は三相共用である。The PWM signal generation data 3a, which is written into each of the PWM setting registers 3, 4, and 5 by the arithmetic circuit 1,
4a and 5a are data for setting a high level period and a low level period of the PWM signal, which are determined by a combination of PWM waveforms to be generated. The carrier generation circuit 12
Is a three-phase common use.
【0006】次に、上記従来のPWM発生装置の動作につ
いて説明する。PWM波形を発生するには、まず、キャリ
ア発生回路12をカウントクロック12aでカウント動
作させる。そして、演算回路1により書き換え可能なU
相PWM設定レジスタ3に保持されているU相のPWM信号生
成用データ3cにカウンタ値12bの内容が一致した場
合、比較器14aからU相PWM信号出力され、図示されな
いIGBTのベースドライバに接続されてU相のIGBTのベー
スドライブ信号U、/Uを発生させる。また、演算回路1
はキャリア周波数設定レジスタ2にPWM信号発生の周期
のデータ2aを書き込むと、PWMの比較周期が変更され
る。大きな値を入れればPWMを発生される比較器の動作
周期が長くなり、小さな値を入れると比較器の動作周期
が短くなる。Next, the operation of the conventional PWM generator will be described. In order to generate a PWM waveform, first, the carrier generation circuit 12 is operated to count by the count clock 12a. Then, U rewritable by the arithmetic circuit 1
When the content of the counter value 12b matches the U-phase PWM signal generation data 3c held in the phase PWM setting register 3, the comparator 14a outputs a U-phase PWM signal and is connected to an IGBT base driver (not shown). To generate U-phase IGBT base drive signals U and / U. The arithmetic circuit 1
When the data 2a of the PWM signal generation cycle is written in the carrier frequency setting register 2, the PWM comparison cycle is changed. Entering a large value increases the operating cycle of the comparator that generates PWM, and entering a small value decreases the operating cycle of the comparator.
【0007】ここで、三角波変調方式の場合の信号波形
図を図14に示しておく。図14では、オーバフロー信
号12cは、キャリア周波数設定レジスタの出力データ
2cとカウンタ値12bとが一致したときにローレベルと
し、アンダフロー信号12dはカウンタ値12bが0に一
致したときローレベルとしている。Here, a signal waveform diagram in the case of the triangular wave modulation system is shown in FIG. In FIG. 14, the overflow signal 12c is at a low level when the output data 2c of the carrier frequency setting register matches the counter value 12b, and the underflow signal 12d is at a low level when the counter value 12b matches 0.
【0008】また、各相のPWM設定レジスタ3、4、5
およびキャリア周波数設定レジスタ2への書き込みは常
にキャリアの谷の手前で行い、各相のPWM設定レジスタ
3、4、5のみへの書き込みは常にキャリアの山または
谷の手前で行っている。The PWM setting registers 3, 4, 5,
Writing to the carrier frequency setting register 2 is always performed just before the valley of the carrier, and writing to only the PWM setting registers 3, 4, and 5 of each phase is always performed just before the hill or valley of the carrier.
【0009】図15は他の従来のPWM発生装置(以下、
第2の従来例と称す)の構成を示すブロック図である。FIG. 15 shows another conventional PWM generator (hereinafter referred to as “PWM generator”).
FIG. 9 is a block diagram showing a configuration of a second conventional example).
【0010】キャリア発生回路72は三角波を発生すべ
くアップダウンカウンタで構成され、クロック77をカ
ウントし、カウント値72aを出力する。3個の三角波
比較値レジスタ73の各々は演算回路71からデータバ
ス76に出力されたデータ(三角波比較値)を、同じく
演算回路72から出力された書き込み信号71aより保
持する。3個の比較回路74はキャリア発生回路72か
ら出力されたカウント値72aを三角波比較値レジスタ
73の各々に保持されているデータと比較し、前者が後
者より大きいとハイレベル、小さいとロウレベルの信号
74a、74b、74cを出力する。信号74aはU相のPWM
信号で、図示されないIGBTのベースドライバに接続され
てU相、/U相のベースドライブ信号が出力される。信号
74bはV相のPWM信号で、図示されないIGBTのベースド
ライバに接続されてV相、/V 相のベースドライブ信号
が出力される。信号74cはW相のPWM信号で、図示され
ないIGBTのベースドライバに接続されてW相、/W相のベ
ースドライブ信号が出力される。なお、演算回路71に
より各三角波比較値レジスタ73に書き込まれるデータ
は生成したいPWM波形の組合せによって決まり、PWM信号
のハイレベル期間、ローレベル期間を設定するためのデ
ータである。また、キャリア発生回路72は三相共用で
ある。The carrier generation circuit 72 is constituted by an up / down counter for generating a triangular wave, counts the clock 77, and outputs a count value 72a. Each of the three triangular wave comparison value registers 73 holds the data (triangle wave comparison value) output from the arithmetic circuit 71 to the data bus 76 based on the write signal 71a also output from the arithmetic circuit 72. The three comparison circuits 74 compare the count value 72a output from the carrier generation circuit 72 with the data held in each of the triangular wave comparison value registers 73, and when the former is larger than the latter, the high level signal is output. 74a, 74b and 74c are output. Signal 74a is U-phase PWM
The signal is connected to a base driver of an IGBT (not shown) to output U-phase and / U-phase base drive signals. The signal 74b is a V-phase PWM signal, and is connected to an IGBT base driver (not shown) to output V-phase and / V-phase base drive signals. The signal 74c is a W-phase PWM signal, which is connected to an IGBT base driver (not shown) to output a W-phase // W-phase base drive signal. Note that the data written to each triangular wave comparison value register 73 by the arithmetic circuit 71 is determined by the combination of the PWM waveforms to be generated, and is data for setting a high level period and a low level period of the PWM signal. The carrier generation circuit 72 is shared for three phases.
【0011】この従来のPWM発生装置の動作について説
明する。まず、キャリア発生回路72をカウントクロッ
ク77でカウント動作させる。そして、演算回路71に
より書き換え可能なU相三角波比較値レジスタ73のT0
に比較値を保持する。保持されているU相の三角波比較
データをキャリア発生回路出力72aが上回った場合に
比較回路74からハイレベルのU相PWM信号74aが出力
される。PWM信号74aは図示されないIGBTのベースドラ
イバに接続されており、U相のIGBTのベースドライブ信
号U、/Uを発生する。V相、W相についてもU相と同様で
あるので動作の説明を省略する。The operation of the conventional PWM generator will be described. First, the carrier generation circuit 72 is operated to count by the count clock 77. Then, T0 of the U-phase triangular wave comparison value register 73 rewritable by the arithmetic circuit 71
Holds the comparison value. When the carrier generation circuit output 72a exceeds the held U-phase triangular wave comparison data, the comparison circuit 74 outputs a high-level U-phase PWM signal 74a. The PWM signal 74a is connected to a base driver of an IGBT (not shown) and generates base drive signals U and / U of a U-phase IGBT. Since the V-phase and W-phase are the same as the U-phase, the description of the operation is omitted.
【0012】図16はさらに他の従来例のPWM発生装置
(以下、第3の従来例と称す)のブロック図である。FIG. 16 is a block diagram of still another conventional PWM generator (hereinafter, referred to as a third conventional example).
【0013】キャリア発生回路82は三角波を発生すべ
くアップダウンカウンタで構成され、クロック87をカ
ウントし、カウント値82aを出力する。6個の三角波
比較値レジスタ83の各々は演算回路81からデータバ
ス86に出力されたデータ(三角波比較値)を、同じく
演算回路81から出力された書き込み信号81aにより
保持する。6個の比較回路84の各々はキャリア発生回
路82から出力されたカウント値82aが対応する三角
波比較値レジスタ83に保持されているデータよりも大
きくなるとハイレベル、小さくなるとロウレベルの信号
84a、84b、84c、84d、84e、84e、84fを
出力する。信号84aはU相のIGBT上側アーム制御のため
のPWM信号で、パワーモジュール90のIGBTベースドラ
イバS1、S3に接続されている。また、信号84dはU相
のIGBT下側アーム制御のためのPWM信号で、IGBTのベー
スドライバS2、S4に接続されている。V相、W相につ
いても同様である。また、演算回路81により各三角波
比較値レジスタ83に書き込まれるデータは生成したい
PWM波形の組合せによって決まり、PWM信号のハイレベル
期間、ローレベル期間を設定するためのデータである。
また、キャリア発生回路82は三相共用である。The carrier generation circuit 82 includes an up / down counter for generating a triangular wave, counts the clock 87, and outputs a count value 82a. Each of the six triangular wave comparison value registers 83 holds the data (triangular wave comparison value) output from the arithmetic circuit 81 to the data bus 86 by the write signal 81a also output from the arithmetic circuit 81. Each of the six comparison circuits 84 outputs a high level signal 84a, 84b when the count value 82a output from the carrier generation circuit 82 becomes larger than the data held in the corresponding triangular wave comparison value register 83, and a low level signal 84a, 84b, 84c, 84d, 84e, 84e and 84f are output. The signal 84a is a PWM signal for controlling the U-phase IGBT upper arm, and is connected to the IGBT base drivers S1 and S3 of the power module 90. A signal 84d is a PWM signal for controlling the lower arm of the U-phase IGBT, and is connected to the base drivers S2 and S4 of the IGBT. The same applies to the V phase and the W phase. It is also desired to generate data to be written into each triangular wave comparison value register 83 by the arithmetic circuit 81.
This data is determined by a combination of PWM waveforms and is used to set a high-level period and a low-level period of a PWM signal.
Further, the carrier generation circuit 82 is commonly used for three phases.
【0014】この従来のPWM発生装置の動作について説
明する。まず、キャリア発生回路82をカウントクロッ
ク87でカウント動作させる。そして、演算回路81に
より書き換え可能なU相三角波比較値レジスタ83のT0
に三角波比較値を保持する。保持されているU相の三角
波比較データをキャリア発生回路出力82aが上回った
場合に比較回路84からハイレベルのU相PWM信号84a
が出力される。また、84aと84dはU相のIGBT制御の
ためのPWM信号で、IGBTベースドライバS1、S2、S3、
S4に接続されU相出力になる。V相、W相についてもU相
と同様であるので動作の説明を省略する。The operation of the conventional PWM generator will be described. First, the carrier generation circuit 82 is operated to count by the count clock 87. Then, T0 of the U-phase triangular wave comparison value register 83 rewritable by the arithmetic circuit 81
Holds the triangular wave comparison value. When the carrier generation circuit output 82a exceeds the held U-phase triangular wave comparison data, the comparison circuit 84 outputs a high-level U-phase PWM signal 84a.
Is output. 84a and 84d are PWM signals for U-phase IGBT control, and IGBT base drivers S1, S2, S3,
Connected to S4 for U-phase output. Since the V-phase and W-phase are the same as the U-phase, the description of the operation is omitted.
【0015】[0015]
【発明が解決しようとする課題】上記第1の従来例のPW
M発生装置では、PWM設定レジスタ3〜5およびキャリア
周波数設定レジスタ2への書き込みの場合と、各相のPW
M設定レジスタ3〜5のみへの書き込みの場合とで演算
回路1は常にカウンタ値12b、オーバフロー信号12
c、アンダフロー信号12dを監視して各設定レジスタ
2、3、4、5にデータを書き込んでいた。したがっ
て、キャリア発生回路12のカウンタ値12bの内容とP
WM設定レジスタ3〜5の内容との比較検出により各相の
PWM信号13b、13d、13fが繰り返し出力されている
が、キャリア周期が短くなるとPWM信号を生成するため
にPWM設定レジスタ3、4、5のデータを書き込むタイ
ミングまで待つ必要があり、演算回路21の処理能力に
対する負担が大きいという問題がある。すなわち、高精
度にPWM出力を制御するにはPWM設定レジスタ3〜5およ
びキャリア周波数設定レジスタ2への書き込みデータを
高速に演算し、書き込む必要がある。図14では、PWM
波形はU相で、PWM設定レジスタ3へ書き込みがあった場
合のみ図示されているが、実際には3相分のPWM設定デ
ータ3a、4a、5aとキャリア比較値がキャリア周期中に
演算され各レジスタ3、4、5へ書き込まれている。こ
のような波形が何サイクルも出力される。この1サイク
ル毎にカウンタ値12bとオーバフロー信号12cおよび
アンダフロー信号12dを演算回路1で頻繁に監視し、
各レジスタ23、4、5にデータを書き込み、比較器1
4a、14b、14cで一致を検出してPWM各相のPWM信号
13b、13d、13fを実現する必要がある。各レジス
タ3、4、5へ設定値を書き込むために演算回路1は処
理内容の大部分をカウンタ値12bとオーバフロー信号
12cおよびアンダフロー信号12dの監視に費やされて
いる。また、インバータの低騒音化のため、キャリア周
波数を高くしようとすると、PWM演算以外の処理に制限
がでて演算回路1への負担が益々大きくなる。The PW of the first conventional example described above
In the M generator, the case of writing to the PWM setting registers 3 to 5 and the carrier frequency setting register 2 and the PW of each phase
The arithmetic circuit 1 always keeps the counter value 12b and the overflow signal 12 when writing only to the M setting registers 3 to 5.
c, while monitoring the underflow signal 12d, data was written to each of the setting registers 2, 3, 4, and 5. Therefore, the contents of the counter value 12b of the carrier generation circuit 12 and P
By comparing and detecting with the contents of WM setting registers 3 to 5,
Although the PWM signals 13b, 13d, and 13f are repeatedly output, when the carrier cycle becomes short, it is necessary to wait until the timing of writing the data of the PWM setting registers 3, 4, and 5 to generate the PWM signal. There is a problem that the burden on processing capacity is large. That is, in order to control the PWM output with high accuracy, it is necessary to calculate and write the write data to the PWM setting registers 3 to 5 and the carrier frequency setting register 2 at high speed. In FIG. 14, the PWM
The waveform is U-phase, and is shown only when data is written to the PWM setting register 3. However, actually, the PWM setting data 3a, 4a, 5a for three phases and the carrier comparison value are calculated during the carrier cycle, and The data has been written to the registers 3, 4, and 5. Such a waveform is output for many cycles. The arithmetic circuit 1 frequently monitors the counter value 12b, the overflow signal 12c, and the underflow signal 12d in each cycle,
Data is written to each of the registers 23, 4, and 5, and the comparator 1
It is necessary to detect coincidence at 4a, 14b and 14c to realize the PWM signals 13b, 13d and 13f of each phase of PWM. In order to write the set values to the registers 3, 4, and 5, the arithmetic circuit 1 spends most of the processing contents on monitoring the counter value 12b, the overflow signal 12c, and the underflow signal 12d. In addition, if an attempt is made to increase the carrier frequency in order to reduce the noise of the inverter, processing other than the PWM calculation is restricted, and the burden on the arithmetic circuit 1 is further increased.
【0016】上記第2の従来例のPWM発生装置は、2レ
ベル出力方式のインバータにしか対応できず、3レベル
インバータに対応する場合、比較回路が2つ必要で、比
較回路を2つ用いていた。一方、3レベルインバータの
演算処理には空間ベクトルを用いることが一般的であ
る。従来の装置に比較回路を2つ用いた場合、三角波比
較値データを空間ベクトルに変換する必要がある。空間
ベクトルは同じキャリア周波数における演算処理が多く
演算時間がかかるため演算周期が長くなり、比較値の更
新が伸びるため、演算処理がキャリア周期内で終了する
ためにはキャリア周波数が低くなる。The second prior art PWM generator can support only a two-level output type inverter. If it supports a three-level inverter, two comparison circuits are required and two comparison circuits are used. Was. On the other hand, it is common to use a space vector for the arithmetic processing of the three-level inverter. When two comparison circuits are used in a conventional device, it is necessary to convert triangular wave comparison value data into a space vector. Since the space vector requires a large amount of arithmetic processing at the same carrier frequency and requires a long arithmetic time, the arithmetic cycle becomes longer, and the update of the comparison value is extended. Therefore, the carrier frequency becomes lower in order for the arithmetic processing to end within the carrier cycle.
【0017】上記第3の従来例のPWM発生装置では、過
電流が発生した場合、電流を制限するためにUVW相の上
側アームを同時にオンし、次に上側アームをオフする動
作を繰り返して環流パターンを作って電流を制限しよう
とする方法があるが、この方法は2レベル出力方式のイ
ンバータにしか対応できない。3レベルインバータに対
応する場合、環流パターンに遷移する前のパターンによ
っては、IGBTを破壊することがあるからである。環流パ
ターンは3相とも同時に上側または下側アームをオンす
るパターンであるが、例えばスイッチングトランジスタ
S1、S2の通常パターンがハイレベルになっているとき
にスイッチングトランジスタS1、S2を同時にオフする
とIGBTのターンのオフ時間のバラツキでスイッチングト
ランジスタS2が先にオフする場合が発生する。この場
合スイッチングトランジスタS2に負荷の誘導起電力と
母線電圧とが印加されスイッチングトランジスタS2は
破壊する。また、非常停止を行う場合も同様な問題が発
生する。すなわちスイッチングトランジスタS1、S2ま
たはS3、S4がオンしている状態でベースドライブ信号
を全てオフするとIGBTのスイッチング時間のバラツキで
スイッチングトランジスタS2またはS3に過大な電圧が
印加され絶縁破壊を起こす。In the third prior art PWM generator, when an overcurrent occurs, the upper arm of the UVW phase is simultaneously turned on to limit the current, and then the operation of turning off the upper arm is repeated to recirculate the current. There is a method of limiting the current by forming a pattern, but this method can be applied only to a two-level output type inverter. This is because when a three-level inverter is used, the IGBT may be destroyed depending on the pattern before transition to the circulation pattern. The recirculation pattern is a pattern that turns on the upper or lower arm at the same time for all three phases.
If the switching transistors S1 and S2 are simultaneously turned off while the normal patterns of S1 and S2 are at the high level, the switching transistor S2 may be turned off first due to the variation in the off time of the IGBT turn. In this case, the induced electromotive force of the load and the bus voltage are applied to the switching transistor S2, and the switching transistor S2 is destroyed. A similar problem occurs when an emergency stop is performed. That is, if all of the base drive signals are turned off while the switching transistors S1, S2 or S3, S4 are on, an excessive voltage is applied to the switching transistor S2 or S3 due to variation in the switching time of the IGBT, thereby causing dielectric breakdown.
【0018】本発明の第1の目的は、演算回路の処理能
力に対する負担を低減し、幅広いインバータ用途に対応
できるPWM発生装置を提供することにある。A first object of the present invention is to provide a PWM generator which can reduce the load on the processing capability of an arithmetic circuit and can be used for a wide range of inverter applications.
【0019】本発明の第2の目的は、過電流が発生した
場合に停電させることなく速やかに電流を制限し、過電
流が抑制されると速やかに通常運転に復帰でき、幅広い
インバータ用途に対応できるPWM発生装置を提供するこ
とである。A second object of the present invention is to quickly limit the current without causing a power failure when an overcurrent occurs, and to quickly return to normal operation when the overcurrent is suppressed. It is to provide a PWM generator capable of.
【0020】[0020]
【課題を解決するための手段】本発明の第1の態様によ
るPWM発生装置は第1の従来例に対応するもので、キャ
リア周期値レジスタとU相、V相、W相のPWM比較値レジス
タと周波数設定値ロード回路とPWM比較設定値ロード回
路を新たに備えている。A PWM generator according to a first embodiment of the present invention corresponds to a first conventional example, and includes a carrier cycle value register and U-phase, V-phase, and W-phase PWM comparison value registers. And a frequency set value load circuit and a PWM comparison set value load circuit.
【0021】キャリア周期値レジスタはキャリア周期値
レジスタ書き込み信号を受けてキャリア周波数設定レジ
スタのデータを保持し、キャリア発生回路に出力する。The carrier cycle value register receives the carrier cycle value register write signal, holds the data of the carrier frequency setting register, and outputs the data to the carrier generation circuit.
【0022】U相PWM比較値レジスタ、V相PWM比較値レジ
スタ、W相PWM比較値レジスタはそれぞれPWM比較設定値
レジスタ書き込み信号を受けてそれぞれU相、V相、W相
のPWM設定レジスタのデータを保持する。The U-phase PWM comparison value register, the V-phase PWM comparison value register, and the W-phase PWM comparison value register respectively receive the PWM comparison setting value register write signal and receive the data of the U-phase, V-phase, and W-phase PWM setting registers, respectively. Hold.
【0023】U相PWM発生回路、V相PWM発生回路、W相PWM
発生回路は、それぞれU相、V相、W相のPWM比較値レジス
タのデータをキャリア発生回路のカウント値と比較し、
それぞれU相、V相、W相のPWM信号を出力する。U-phase PWM generator, V-phase PWM generator, W-phase PWM
The generator compares the data of the U-phase, V-phase, and W-phase PWM comparison value registers with the count value of the carrier generator,
Outputs U-phase, V-phase, and W-phase PWM signals, respectively.
【0024】周波数設定値ロード回路は、キャリア周波
数設定レジスタにデータが設定されると、書き込み信号
選択信号を第1の論理レベルにし、次にアンダフロー信
号が出力されると、これを周期値レジスタ書き込み信号
として出力するとともに、前記書き込み選択信号を第2
の論理レベルにする。When the data is set in the carrier frequency setting register, the frequency setting value load circuit sets the write signal selection signal to the first logic level, and then, when the underflow signal is output, changes this to the period value register. The write selection signal is output as a second signal.
Logical level.
【0025】PWM比較設定値ロード回路は各相のPWM信号
発生用データのPWM設定レジスタへの書き込みが終わる
と、書き込み選択信号が第1の論理レベルであれば、次
のアンダフロー信号をPWM比較値設定値レジスタ書き込
み信号として出力し、書き込み信号が第2の論理レベル
であれば、次のアンダフロー信号またはオーバフロー信
号をPWM比較値レジスタ書き込み信号として出力する。When the PWM comparison setting value load circuit finishes writing the PWM signal generation data of each phase to the PWM setting register, the next underflow signal is compared with the next underflow signal if the write selection signal is at the first logical level. The signal is output as a value setting value register write signal, and if the write signal is at the second logical level, the next underflow signal or overflow signal is output as a PWM comparison value register write signal.
【0026】したがって、ある任意のキャリア周期にお
けるPWM信号のデータを1つ前のキャリア周期中におい
て設定でき、演算回路によるレジスタへの書き込みタイ
ミング検出の待ち時間を低減し、演算回路の処理能力に
対する負担を低減し、幅広いインバータ用途に対応でき
るPWM波形を生成することができる。Therefore, the data of the PWM signal in an arbitrary carrier cycle can be set in the immediately preceding carrier cycle, the waiting time for the arithmetic circuit to detect the timing of writing to the register is reduced, and the load on the processing capability of the arithmetic circuit is reduced. And a PWM waveform that can be used for a wide range of inverter applications can be generated.
【0027】本発明の第2の態様によるPWM発生装置は
第2の従来例に対応し、比較回路の出力をアドレスに変
換するアドレスエンコーダと、波形パターンを保持する
波形パターンレジスタと、波形パターンが前記アドレス
に記憶され、アドレスエンコーダから出力されたアドレ
スの波形パターンをU相とV相とW相とU2相とV2相とW
2相のPWM出力として出力するPWMパターンテーブルとを
新たに備えたものである。The PWM generator according to the second embodiment of the present invention corresponds to the second conventional example, and includes an address encoder for converting the output of the comparison circuit into an address, a waveform pattern register for holding a waveform pattern, and a waveform pattern. The waveform pattern of the address stored in the address and output from the address encoder is represented by U-phase, V-phase, W-phase, U2-phase, V2-phase, and W-phase.
And a PWM pattern table that is output as a two-phase PWM output.
【0028】空間ベクトル演算結果を直接波形パターン
レジスタに書き込むことで演算回路の負担が緩和され、
演算処理を従来のキャリア周期内で終了することができ
る。本態様によれば2レベル方式のインバータも制御で
き、幅広いインバータ用途に対応できるPWM波形を生成
することができる。By directly writing the space vector operation result to the waveform pattern register, the load on the operation circuit is reduced,
The arithmetic processing can be completed within the conventional carrier cycle. According to this embodiment, a two-level inverter can also be controlled, and a PWM waveform that can be used for a wide range of inverter applications can be generated.
【0029】本発明の第3の態様によるPWM発生装置は
第3の従来例に対応し、第2の態様によるPWM発生装置
にさらに、電流制限用三角波比較値レジスタ、三角波比
較値セレクタ、電流制限用波形パターンレジスタ、波形
パターンセレクタ、電流制限制御回路、電流制限パター
ン発生回路を備え、キャリア発生回路はカウント値の他
に、三角波の山、谷をそれぞれ示すキャリア山パルス、
キャリア谷パルスを発生する。ここで、第2の態様のPW
M発生装置における三角波比較値レジスタ、波形パター
ンレジスタをそれぞれ通常運転用三角波比較値レジス
タ、通常運転用波形パターンレジスタと称する。The PWM generator according to the third aspect of the present invention corresponds to the third conventional example. The PWM generator according to the second aspect further includes a current limiting triangular wave comparison value register, a triangular wave comparison value selector, a current limiting A waveform pattern register, a waveform pattern selector, a current limit control circuit, and a current limit pattern generation circuit.The carrier generation circuit has a carrier peak pulse indicating a peak and a valley of a triangular wave, in addition to the count value.
Generate a carrier valley pulse. Here, the PW of the second embodiment
The triangular wave comparison value register and the waveform pattern register in the M generator are referred to as a normal operation triangle wave comparison value register and a normal operation waveform pattern register, respectively.
【0030】通常運転時(過電流が検出されない)、通
常運転用三角波比較値レジスタの出力が三角波比較値セ
レクタで選択され、比較回路でキャリア発生回路のカウ
ント値と比較され、また通常運転用波形パターンレジス
タのデータが波形パターンセレクタで選択されて、PWM
パターンテーブルに書き込まれ、第2の態様のPWM発生
装置と同様の動作する。At the time of normal operation (overcurrent is not detected), the output of the triangular wave comparison value register for normal operation is selected by the triangular wave comparison value selector and compared with the count value of the carrier generation circuit by the comparison circuit. When the data in the pattern register is selected by the waveform pattern selector, the PWM
The data is written into the pattern table and operates in the same manner as the PWM generator of the second embodiment.
【0031】過電流が検出されると、電流制限パターン
発生回路に固定値出力信号を出力し、電流制限パターン
発生回路から出力される所定のベースドライブ信号を固
定値にする。次のキャリア山パルスまたはキャリア谷パ
ルスで、前記電流制限パターン発生回路に出力していた
固定値出力信号を停止するとともに、電流制限制御回路
は三角波比較値セレクタと波形パターンセレクタを切り
替え、電流制限用三角波比較値レジスタのデータ、電流
制限用波形パターンレジスタのパターンを選択する。When an overcurrent is detected, a fixed value output signal is output to the current limit pattern generation circuit, and a predetermined base drive signal output from the current limit pattern generation circuit is set to a fixed value. At the next carrier peak pulse or carrier valley pulse, the fixed value output signal output to the current limit pattern generation circuit is stopped, and the current limit control circuit switches between the triangular wave comparison value selector and the waveform pattern selector, and outputs the current limit signal. The data of the triangular wave comparison value register and the pattern of the current limiting waveform pattern register are selected.
【0032】過電流が発生すると、一対のコンデンサの
中点側に接続された2つのスイッチング素子を導通に
し、残りのスイッチング素子を非導通にする電流制限パ
ターンが発生するため、一対のコンデンサの中点側に接
続されたスイッチング素子がオフし残りのスイッチング
素子がオンすることなく一対のコンデンサの中点側に接
続されたスイッチング素子が絶縁破壊することはない。
また、過電流が制限されると通電運転に復帰できる。さ
らに、電流制限用波形パターンに非常停止のパターンを
書き込んでも、同様に絶縁破壊することはない。When an overcurrent occurs, a current limiting pattern is generated that turns on the two switching elements connected to the midpoint of the pair of capacitors and turns off the remaining switching elements. The switching element connected to the middle point of the pair of capacitors does not break down without turning off the switching element connected to the point side and turning on the remaining switching elements.
When the overcurrent is limited, the operation can be returned to the energized operation. Further, even if an emergency stop pattern is written in the current limiting waveform pattern, the dielectric breakdown does not occur similarly.
【0033】本態様によれば、過電流制限を制御でき、
幅広いインバータ用途に対応できるPWM波形を生成する
ことができる。According to this aspect, the overcurrent limit can be controlled,
A PWM waveform that can be used for a wide range of inverter applications can be generated.
【0034】[0034]
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。Embodiments of the present invention will now be described with reference to the drawings.
【0035】図1は本発明の第1の一実施形態のPWM信
号発生装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a PWM signal generator according to a first embodiment of the present invention.
【0036】キャリア周波数設定レジスタ2、U相PWM設
定レジスタ3、V相PWM設定レジスタ4、W相PWM設定レジ
スタ5は図5に示したものと同じである。周波数設定値
ロード回路6はキャリア周波数設定レジスタ2への書き
込みがあると、アンダフロー信号12dとの条件により
キャリア周期値レジスタ書き込み信号6aと書き込み信
号選択信号6bを出力する。PWM比較値設定値ロード回路
7はW相のPWM信号発生用データ5aのW相PWM設定レジス
タ5への書き込み信号5bがあると、書き込み信号選択
信号6bとオーバフロー信号12cとアンダフロー信号1
2dとの条件によりPWM比較レジスタ書き込み信号7aを
出力する。キャリア周期値レジスタ8はキャリア周波数
設定レジスタ2の出力2cをキャリア周期値レジスタ書
き込み信号6aで保持する。U相PWM比較値レジスタ9はU
相PWM設定レジスタ3の出力3cをPWM比較レジスタ書き
込み信号7aで保持する。V相PWM比較値レジスタ10はV
相PWM設定レジスタ4の出力4cをPWM比較レジスタ書き
込み信号7aで保持する。W相PWM比較レジスタ11はW相
PWM設定レジスタ5の出力5cをPWM比較値レジスタ書き
込み信号7aで保持する。U相PWM発生回路13a、V相PWM
発生回路13c、W相PWM発生回路13eはそれぞれU相PWM
比較値レジスタ9、V相PWM比較値レジスタ10、W相PWM
比較値レジスタ11の出力データ9c、10c、11cを
カウンタ値12bと比較し、U相PWM信号13b、V相PWM信
号13d、W相PWM信号13fを出力する。The carrier frequency setting register 2, U-phase PWM setting register 3, V-phase PWM setting register 4, and W-phase PWM setting register 5 are the same as those shown in FIG. Upon writing to the carrier frequency setting register 2, the frequency setting value load circuit 6 outputs a carrier cycle value register writing signal 6a and a writing signal selection signal 6b according to the condition of the underflow signal 12d. When there is a write signal 5b for writing the W-phase PWM signal generation data 5a to the W-phase PWM setting register 5, the PWM comparison value set value load circuit 7 outputs the write signal selection signal 6b, the overflow signal 12c, and the underflow signal 1.
A PWM comparison register write signal 7a is output according to the condition of 2d. The carrier cycle value register 8 holds the output 2c of the carrier frequency setting register 2 as a carrier cycle value register write signal 6a. U-phase PWM comparison value register 9 is U
The output 3c of the phase PWM setting register 3 is held by the PWM comparison register write signal 7a. V-phase PWM comparison value register 10
The output 4c of the phase PWM setting register 4 is held by the PWM comparison register write signal 7a. W-phase PWM comparison register 11 is W-phase
The output 5c of the PWM setting register 5 is held by the PWM comparison value register write signal 7a. U-phase PWM generation circuit 13a, V-phase PWM
The generation circuit 13c and the W-phase PWM generation circuit 13e are respectively U-phase PWM
Comparison value register 9, V-phase PWM comparison value register 10, W-phase PWM
The output data 9c, 10c, and 11c of the comparison value register 11 are compared with the counter value 12b, and a U-phase PWM signal 13b, a V-phase PWM signal 13d, and a W-phase PWM signal 13f are output.
【0037】このように構成されたPWM発生装置の動作
について説明する。The operation of the thus configured PWM generator will be described.
【0038】まず、キャリア発生回路12をカウントク
ロック12aでカウント動作させる。そして、演算回路
1によりキャリア周波数設定2aと各相のPWM信号発生用
データ3a、4a、5aが演算される毎にPWM設定レジスタ
3、4、5に順次書き込まれている。First, the carrier generation circuit 12 is operated to count by the count clock 12a. Each time the arithmetic circuit 1 calculates the carrier frequency setting 2a and the PWM signal generation data 3a, 4a, 5a of each phase, the data is sequentially written into the PWM setting registers 3, 4, 5.
【0039】まず、PWM信号発生の周波数のデータ2aが
設定された場合の動作について説明する。キャリア周波
数設定レジスタ2にデータが書き込まれると、周波数設
定値ロード回路6はキャリア周波数設定レジスタ2への
書き込み信号2bの立ち下がりエッジで信号6bをハイレ
ベルにセットする。次に、アンダーフロー信号12dの
立ち上がりエッジで信号6bがロウレベルにリセットさ
れる。信号6aは信号6bがハイレベルのときアンダーフ
ロー信号12dと同じ信号を出力する。したがって、周
波数は演算結果が出力されて最初に来るキャリアの谷で
更新される。First, the operation when the data 2a of the frequency of the PWM signal generation is set will be described. When data is written to the carrier frequency setting register 2, the frequency setting value loading circuit 6 sets the signal 6b to a high level at the falling edge of the write signal 2b to the carrier frequency setting register 2. Next, the signal 6b is reset to a low level at the rising edge of the underflow signal 12d. The signal 6a outputs the same signal as the underflow signal 12d when the signal 6b is at a high level. Therefore, the frequency is updated at the valley of the carrier that comes first after the calculation result is output.
【0040】次に、各相のPWM設定が更新された場合の
動作について説明する。各相PWM比較データの演算結果
がPWM設定レジスタ3、4、5に順次書き込まれ、W相PW
M設定レジスタ5に書き込まれると、書き込み信号5bが
PWM比較設定値ロード回路7に入力される。PWM比較設定
値ロード回路7はW相PWM設定レジスタ書き込み信号5b
の立ち下がりエッジで内部信号をハイレベルにセットす
る。次に、信号6bがロウレベルのときはオーバフロー
信号12cとアンダフロー信号の論理積信号、ハイレベ
ルのときはアンダフロー信号12dの立ち上がりエッジ
で前記内部信号がロウレベルにリセットされる。信号7
aは前記内部信号がハイレベルのときに信号6bで選択さ
れた信号、すなわち、信号6bがロウレベルのときはオ
ーバフロー信号12cとアンダフロー信号12dになり、
信号6bがハイレベルのときはアンダフロー信号12dに
なる。したがって、PWM設定値およびキャリア周波数設
定が行われた場合、演算結果が出力されて最初に来るキ
ャリアの谷でキャリア周波数は更新され、PWM設定値の
み更新され、キャリア周波数設定が行われなかった場
合、演算結果が出力されて最初に来るキャリアの山また
は谷で更新される。Next, the operation when the PWM setting of each phase is updated will be described. The calculation result of each phase PWM comparison data is sequentially written to the PWM setting registers 3, 4, and 5, and the W phase PW
When written to the M setting register 5, the write signal 5b is
It is input to the PWM comparison set value load circuit 7. The PWM comparison setting value load circuit 7 outputs a W-phase PWM setting register write signal 5b.
Set the internal signal to high level at the falling edge of. Next, when the signal 6b is at a low level, an AND signal of the overflow signal 12c and the underflow signal is output. When the signal 6b is at a high level, the internal signal is reset to a low level at the rising edge of the underflow signal 12d. Signal 7
a is a signal selected by the signal 6b when the internal signal is at a high level, that is, an overflow signal 12c and an underflow signal 12d when the signal 6b is at a low level;
When the signal 6b is at the high level, it becomes the underflow signal 12d. Therefore, when the PWM setting value and carrier frequency setting are performed, the calculation result is output, the carrier frequency is updated at the first carrier valley, only the PWM setting value is updated, and the carrier frequency setting is not performed. The calculation result is output and updated at the first peak or valley of the carrier.
【0041】図2は、本実施形態において、キャリア周
波数設定とPWM設定が2回行われた後PWM設定のみが1度
行われ、最後のキャリア周波数設定とPWM設定が行われ
た場合のキャリア発生回路12とU相のPWM発生回路13
aの波形を示す。アンダフロー信号12d、オバーフロー
信号12c、および各レジスタへの書き込み信号は通常
時ハイレベルであり、動作時は例えばカウントクロック
1パルス分のロウパルスとしている。FIG. 2 shows the carrier generation when only the PWM setting is performed once after the carrier frequency setting and the PWM setting are performed twice in the present embodiment, and the last carrier frequency setting and the PWM setting are performed. Circuit 12 and U-phase PWM generation circuit 13
The waveform of a is shown. The underflow signal 12d, the overflow signal 12c, and the write signal to each register are normally at the high level, and at the time of operation, they are, for example, low pulses of one count clock pulse.
【0042】図2を参照しながら図1のPWM発生装置の
動作をより詳しく説明する。図2において、キャリア発
生回路12がカウントクロックで動作しているとき演算
回路1はPWM発生を制御するために様々な演算を繰り返
している。PWM演算はこれらの中の1つの処理である。P
WM演算が行われると、その過程でキャリア周波数値:PW
M比較値が演算され、結果が前回と異なる場合にキャリ
ア周波数設定レジスタ2、U相PWM設定レジスタ3、V相P
WM設定レジスタ4、W相PWM設定レジスタ5に計算結果が
書き込まれる。まず、キャリア周波数の変更については
キャリア周波数設定レジスタ2にデータが書き込まれる
と、キャリア周波数書き込み信号2bがロウレベルパル
スになる。周波数設定値ロード回路6は信号2bの立ち
下がりエッジを受けると、信号6bをハイレベルにセッ
トする。一方、周波数設定値ロード回路6はアンダフロ
ー信号12dも入力されており、キャリアの谷が来ると
ロウレベルパルスが入力される。アンダフロー信号12
dの立ち上がりエッジを受けると信号6bをロウレベルに
リセットする。信号6bがハイレベルのときキャリア周
波数書き込み信号6aとしてアンダフロー信号12dが出
力される。キャリア周期値レジスタ8はキャリア周波数
書き込み信号6aからロウレベルパルスが出力される
と、キャリア周波数設定レジスタ2の出力2cを保持す
る。したがって、任意の時間に演算回路1からキャリア
周波数設定レジスタ2に書き込まれ、直後に発生するキ
ャリアの周期はキャリアの谷でキャリア周波数レジスタ
8に更新される。次に、PWM設定の変更についてはW相の
PWM設定レジスタ5にデータが書き込まれると、PWM設定
レジスタ書き込み信号5bがロウレベルパルスになる。P
WM比較設定値ロード回路7は5b信号の立ち下がりエッ
ジを受けると内部信号をハイレベルにセットする。一
方、PWM比較設定値ロード回路7はオーバフロー信号1
2cおよびアンダフロー信号12dも入力されており、キ
ャリアの山または谷が来るとロウレベルパルスが入力さ
れる。前記内部信号はオーバフロー信号12cまたはア
ンダフロー信号12dの立ち上がりエッジでリセットさ
れる。したがって、信号6bがハイレベルの場合は信号
12dがPWM比較レジスタ書き込み信号7aとして出力さ
れる。各相のPWM設定レジスタ3、4、5はW相のPWM設
定レジスタ書き込み信号5bとしてロウレベルパルスが
出力されると、PWM比較設定値ロード回路7の内部信号
として保持され、この信号と信号6bの条件によって次
のキャリアの山または谷で各相のPWM比較値レジスタ9
と10と11はそれぞれPWMレジスタの出力3c、4c、
5cを保持する。したがって、PWMの設定は1つ前のキャ
リアで演算され、キャリア周波数の変更がない場合は次
のキャリアの山または谷で更新され、キャリア周波数の
変更がある場合は次のキャリアの谷で更新される。The operation of the PWM generator of FIG. 1 will be described in more detail with reference to FIG. In FIG. 2, when the carrier generation circuit 12 operates with the count clock, the arithmetic circuit 1 repeats various arithmetic operations to control the PWM generation. PWM calculation is one of these processes. P
When the WM operation is performed, the carrier frequency value: PW
The M comparison value is calculated, and if the result is different from the previous one, the carrier frequency setting register 2, U-phase PWM setting register 3, V-phase P
The calculation result is written to the WM setting register 4 and the W-phase PWM setting register 5. First, regarding the change of the carrier frequency, when data is written into the carrier frequency setting register 2, the carrier frequency write signal 2b becomes a low level pulse. When receiving the falling edge of the signal 2b, the frequency setting value load circuit 6 sets the signal 6b to a high level. On the other hand, the frequency setting value load circuit 6 also receives the underflow signal 12d, and receives a low-level pulse when the valley of the carrier comes. Underflow signal 12
Upon receiving the rising edge of d, the signal 6b is reset to a low level. When the signal 6b is at the high level, the underflow signal 12d is output as the carrier frequency write signal 6a. When a low-level pulse is output from the carrier frequency write signal 6a, the carrier cycle value register 8 holds the output 2c of the carrier frequency setting register 2. Therefore, the data is written from the arithmetic circuit 1 to the carrier frequency setting register 2 at an arbitrary time, and the cycle of the carrier that occurs immediately thereafter is updated to the carrier frequency register 8 at the valley of the carrier. Next, regarding the change of PWM setting,
When data is written to the PWM setting register 5, the PWM setting register write signal 5b becomes a low level pulse. P
When receiving the falling edge of the 5b signal, the WM comparison set value load circuit 7 sets the internal signal to a high level. On the other hand, the PWM comparison set value load circuit 7 outputs the overflow signal 1
2c and the underflow signal 12d are also input, and when the peak or valley of the carrier comes, a low-level pulse is input. The internal signal is reset at the rising edge of the overflow signal 12c or the underflow signal 12d. Therefore, when the signal 6b is at the high level, the signal 12d is output as the PWM comparison register write signal 7a. When a low-level pulse is output as the W-phase PWM setting register write signal 5b, the PWM setting registers 3, 4, and 5 of each phase are held as internal signals of the PWM comparison setting value load circuit 7, and this signal and the signal 6b are output. Depending on the condition, the PWM comparison value register 9 for each phase at the next carrier peak or valley
, 10 and 11 are the outputs of the PWM registers 3c, 4c,
Hold 5c. Therefore, the PWM setting is calculated for the previous carrier, and is updated at the peak or valley of the next carrier if there is no change in carrier frequency, and updated at the valley of the next carrier if there is a change in carrier frequency. You.
【0043】このように、キャリア周期値と各相の比較
データの更新タイミングをある任意のキャリア山または
谷において切り替えるための制御信号を発生する周波数
設定値ロード回路6とPWM比較値ロード回路7を設けた
ことにより、演算回路1によるキャリア発生回路12お
よびPWM発生回路13へキャリア周波数設定値や各相のP
WM設定値を書き込むタイミングを検出する間での待ち時
間を低減し、演算回路1の処理能力に対する負担を低減
し、幅広いインバータ用途に対応できるPWM波形を生成
することができる。As described above, the frequency setting value load circuit 6 and the PWM comparison value load circuit 7 for generating a control signal for switching the update timing of the carrier cycle value and the comparison data of each phase at an arbitrary carrier peak or valley are provided. The provision of the carrier frequency setting value and the P of each phase to the carrier generation circuit 12 and the PWM generation circuit 13 by the arithmetic circuit 1
It is possible to reduce the waiting time between detection of the timing of writing the WM set value, reduce the load on the processing capability of the arithmetic circuit 1, and generate a PWM waveform that can be used for a wide range of inverter applications.
【0044】なお、上記実施形態では、U相波形につい
て説明したが、V相およびW相波形についてもU相波形と
同様に実現できることはいうまでもない。Although the U-phase waveform has been described in the above embodiment, it goes without saying that the V-phase and W-phase waveforms can be realized in the same manner as the U-phase waveform.
【0045】図3はPWM比較設定値ロード回路7の回路
図とタイミングチャートである。PWM比較設定値ロード
回路7はDフリップフロップ22、23、24、27、
28、40とAND回路21、25、26とセレクタ39
で構成されている。AND回路21はアンダーフロー信号
12cとオーバフロー信号12dの論理積をとる。電源が
オンすると、Dフリップフロップ22、23、24、2
7、40はリセット信号resetでリセットまたはプリセ
ットされる。そこで、W相PWM設定レジスタ5に書き込み
が行われると、書き込み信号reg_wrLが入力され、Dフ
リップフロップ22の出力であるreg_wrL_tempが
“H”になる。この信号は次段のAND回路の26のゲート
信号であり、このAND回路26の他方の入力信号PWMCYLp
を出力する。このAND回路26の出力は、波形整形のた
めDフリップフロップ27に保持された後、セレクタ3
9で、信号6bが“L”のとき選択され、Dフリップフロ
ップ40に保持され、PWM比較設定値レジスタ書き込み
信号7aとなる。したがって、この信号7aはキャリアの
山または谷に一致する。FIG. 3 is a circuit diagram and a timing chart of the PWM comparison set value load circuit 7. The PWM comparison set value load circuit 7 includes D flip-flops 22, 23, 24, 27,
28, 40, AND circuits 21, 25, 26 and selector 39
It is composed of The AND circuit 21 takes the logical product of the underflow signal 12c and the overflow signal 12d. When the power is turned on, the D flip-flops 22, 23, 24, 2
7 and 40 are reset or preset by a reset signal reset. Therefore, when writing is performed on the W-phase PWM setting register 5, the write signal reg_wrL is input, and reg_wrL_temp, which is the output of the D flip-flop 22, becomes "H". This signal is a gate signal of the next AND circuit 26, and the other input signal PWMCYLp of this AND circuit 26
Is output. After the output of the AND circuit 26 is held in the D flip-flop 27 for waveform shaping, the selector 3
At 9, the signal is selected when the signal 6b is "L", held in the D flip-flop 40, and becomes the PWM comparison set value register write signal 7a. Therefore, this signal 7a coincides with the peak or valley of the carrier.
【0046】図4は周波数設定値ロード回路6の回路図
とタイミングチャートである。周波数設定値ロード回路
6はDフリップフロップ31、32、36、37とAND回
路33、35で構成されている。Dフリップフロップ3
1アンダーフロー信号12dを保持する。電源がオンす
ると、Dフリップフロップ31、32、36、37はリ
セット信号resetでリセットまたはプリセットされる。
すると、PWM信号周波数の書き込み信号2b(reg_weL)
が入力され、Dフリップフロップ34の出力reg_wrL_t
empが“H”になる。この信号reg_wrL_tempは次段のAN
D回路35のゲート信号であり、この信号が“H”のとき
AND回路35の他方の入力信号UNFLpを通過させる。AND
回路35の出力は波形整形のためにDフリップフロップ
36に保持され、キャリア周期値レジスタ書き込み信号
6aとして出力する。PWM比較設定値ロード回路7と異な
るのは、キャリアの書き込みがあった後に最初に発生す
るキャリアの谷信号のみが出力される点である。また、
このとき信号reg_wrL_tempを書き込み信号選択信号6
bとし出力し、セレクタ39の切り替え信号としてい
る。FIG. 4 is a circuit diagram and a timing chart of the frequency set value loading circuit 6. The frequency setting value load circuit 6 is composed of D flip-flops 31, 32, 36, 37 and AND circuits 33, 35. D flip-flop 3
Holds one underflow signal 12d. When the power is turned on, the D flip-flops 31, 32, 36, and 37 are reset or preset by a reset signal reset.
Then, the write signal 2b (reg_weL) of the PWM signal frequency
And the output reg_wrL_t of the D flip-flop 34
emp becomes “H”. This signal reg_wrL_temp is transmitted to the next stage AN
This is the gate signal of the D circuit 35, and when this signal is "H".
The other input signal UNFLp of the AND circuit 35 is passed. AND
The output of the circuit 35 is held in a D flip-flop 36 for waveform shaping, and is output as a carrier cycle value register write signal 6a. The difference from the PWM comparison setting value load circuit 7 is that only the carrier valley signal generated first after the carrier is written is output. Also,
At this time, the signal reg_wrL_temp is changed to the write signal selection signal 6
b is output as a switching signal of the selector 39.
【0047】図5は本発明の第2の実施形態のPWM信号
発生装置の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a PWM signal generator according to a second embodiment of the present invention.
【0048】キャリア発生回路42はカウントクロック
49で動作し、三角波を発生する。12個の三角波比較
値レジスタ43は演算回路41からデータバス48に出
力されたデータ(三角波比較値)を、同じく演算回路4
1から出力された書き込み信号41aにより保持する。
12個の比較回路44はキャリア発生回路42から出力
されたカウント値42aが対応する三角波比較値レジス
タ43に保持されているデータよりも大きいとハイレベ
ル、小さいとローレベルの比較回路出力44aを出力す
る。13個の波形パターンレジスタ45は、演算回路4
1からデータバス48に出力されたデータ(波形パター
ン)を、同じく演算回路41から出力された書き込み信
号41bにより保持する。アドレスエンコーダ46は1
2ビットの比較回路出力44aをアドレス信号に変換す
る。PWMパルスパターンテーブル47は表1に示すよう
に波形パターンレジスタ45のデータが当該波形パター
ンレジスタに割り付けられたアドレスに書き込まれ、ア
ドレスエンコーダ48から出力されたアドレスのパター
ンレジスタ値を、図示されないIGBTのベースドライバに
接続された、U相、V相、W相、U2相、V2相、W2相のP
WM出力47a、47b、47c、47d、47e、47fと
して出力する。The carrier generation circuit 42 operates by the count clock 49 and generates a triangular wave. The twelve triangular wave comparison value registers 43 store the data (triangular wave comparison values) output from the arithmetic circuit 41 to the data bus 48 similarly to the arithmetic circuit 4.
It is held by the write signal 41a output from the control signal No. 1.
The twelve comparison circuits 44 output a high-level comparison circuit output 44a when the count value 42a output from the carrier generation circuit 42 is larger than the data held in the corresponding triangular-wave comparison value register 43, and output a low-level comparison circuit output 44a when the count value 42a is smaller. I do. The thirteen waveform pattern registers 45 are
The data (waveform pattern) output from 1 to the data bus 48 is held by the write signal 41b also output from the arithmetic circuit 41. Address encoder 46 is 1
The 2-bit comparison circuit output 44a is converted into an address signal. As shown in Table 1, the PWM pulse pattern table 47 writes the data of the waveform pattern register 45 to the address assigned to the waveform pattern register, and converts the pattern register value of the address output from the address encoder 48 into an IGBT (not shown). U-phase, V-phase, W-phase, U2-phase, V2-phase, W2-phase P connected to the base driver
Output as WM outputs 47a, 47b, 47c, 47d, 47e, 47f.
【0049】[0049]
【表1】 [Table 1]
【0050】図6は三角波とPWMパルスパターンの関係
を示している。PWMパルスパターンテーブル47ではア
ドレスADRから対応するPWMパターンが選択され、 U相、
V相、W相、U2相、V2相、W2相のPWM信号47a、4
7b、47c、47d、47e、47fとして出力される。FIG. 6 shows the relationship between the triangular wave and the PWM pulse pattern. In the PWM pulse pattern table 47, the corresponding PWM pattern is selected from the address ADR, and the U phase,
V-phase, W-phase, U2-phase, V2-phase, W2-phase PWM signals 47a, 4
Output as 7b, 47c, 47d, 47e, 47f.
【0051】次に、本実施形態のPWM発生装置の動作を
説明する。キャリア発生回路42をカウントクロック4
9でカウント動作させる。そして、演算回路41により
各相のPWM比較データと空間ベクトル演算が処理される
毎に三角波比較値レジスタ43および波形パターンレジ
スタ45に三角波比較値と波形パターンが順次書き込ま
れている。キャリア発生回路出力であるカウンタ値42
aと三角波比較値レジスタ43に書き込まれている三角
波比較値が比較回路44で比較される。比較結果は常に
アドレスエンコーダ46でアドレスに変換される。アド
レスエンコーダ出力によってPWMパルスパターンテーブ
ル47から、常に一個の波形パターンレジスタが選択さ
れ、レジスタの各ビットが出力47a、47b、47c、
47d、47e、47fとして出力される。Next, the operation of the PWM generator of this embodiment will be described. Carrier generation circuit 42 counts clock 4
At 9 the counting operation is performed. Each time the arithmetic circuit 41 processes the PWM comparison data of each phase and the space vector calculation, the triangle wave comparison value and the waveform pattern are sequentially written in the triangle wave comparison value register 43 and the waveform pattern register 45. Counter value 42 which is the carrier generation circuit output
The comparison circuit 44 compares a with the triangular wave comparison value written in the triangular wave comparison value register 43. The comparison result is always converted into an address by the address encoder 46. One waveform pattern register is always selected from the PWM pulse pattern table 47 by the address encoder output, and each bit of the register is used as an output 47a, 47b, 47c,
Output as 47d, 47e, 47f.
【0052】したがって、前記比較結果により空間ベク
トル演算結果から得られた3レベル三相PWMパルスパタ
ーンがU相、/U相、V相、/V相、W相、/W相、U2相、
/U2相、V2相、/V2相、W2相、/W2相のドライブ
信号として出力される。Therefore, the three-level three-phase PWM pulse pattern obtained from the space vector operation result based on the comparison result is a U-phase, / U-phase, V-phase, / V-phase, W-phase, / W-phase, U2-phase,
It is output as a drive signal of / U2 phase, V2 phase, / V2 phase, W2 phase, / W2 phase.
【0053】ここで図7と図8により具体例を説明す
る。Here, a specific example will be described with reference to FIGS.
【0054】キャリア発生回路42が発生する三角波TR
の最大値を9596、三角波比較値レジスタ43に保持
されている三角波比較値T0、T1、T2、・・・・T11
の値をそれぞれ490、490、2153、2645、
2645、4308、5290、6953、6953、
7445、9108、9108とすると、比較回路44
の各出力C1、C2、・・・・、C11は図7に示すよう
なパルスとなり、これらを束ねた12ビットの出力Tout
(比較回路出力44a)は図7に示すように、FFF、3F
F、1FF、03F、01F、007、003、000、0
07、01F、03F、07F、1FF、3FF、FFF、・・・
・となる。一方、PWMパルスパターンテーブル47には
アドレス0、1、3、7、・・・・、FFFに表1に示す
ようなPWM波形パターンPT0、PT1、PT2、PT3、・・
・・、PT12が記憶されている。したがって、PWMパル
スパターンテーブル47からは図8(1)に示すような
U相PWM出力U1、U2、V相PWM出力V1、V2、W相P
WM出力W1、W2が出力される。そして図8(2)に示
すようなU相のベースドライブ信号PU、PU2、NU、NU
2、V相のベースドライブ信号PV、PV2、NV、NV2、W相
のベースドライブ信号PW、PW2、NW、NW2が生成され
る。なお、三角波比較値レジスタ43、したがって比較
回路44と波形パターンレジスタ45の数は任意であ
る。The triangular wave TR generated by the carrier generation circuit 42
Is the maximum value of 9596, and the triangular wave comparison values T0, T1, T2,... T11 held in the triangular wave comparison value register 43.
Are 490, 490, 2153, 2645, respectively.
2645, 4308, 5290, 6953, 6953,
7445, 9108, and 9108, the comparison circuit 44
, C11 become pulses as shown in FIG. 7, and a 12-bit output Tout obtained by bundling these pulses
(Comparison circuit output 44a) is, as shown in FIG.
F, 1FF, 03F, 01F, 007, 003, 000, 0
07, 01F, 03F, 07F, 1FF, 3FF, FFF, ...
・ It becomes. On the other hand, in the PWM pulse pattern table 47, at addresses 0, 1, 3, 7,..., FFF, the PWM waveform patterns PT0, PT1, PT2, PT3,.
.., PT12 is stored. Therefore, from the PWM pulse pattern table 47, as shown in FIG.
U-phase PWM output U1, U2, V-phase PWM output V1, V2, W-phase P
WM outputs W1 and W2 are output. Then, the U-phase base drive signals PU, PU2, NU, NU as shown in FIG.
2. V-phase base drive signals PV, PV2, NV, NV2, and W-phase base drive signals PW, PW2, NW, NW2 are generated. The number of the triangular wave comparison value registers 43, that is, the number of the comparison circuits 44 and the waveform pattern registers 45 is arbitrary.
【0055】図9は本発明の第3の実施形態のPWM発生
装置のブロック図である。FIG. 9 is a block diagram of a PWM generator according to a third embodiment of the present invention.
【0056】キャリア発生回路52はカウントクロック
65でカウント動作し、カウント値52aと、キャリア
の山でロウレベルとなるキャリア山パルス52b、キャ
リアの谷でロウレベルとなるキャリア谷パルス52cを
出力する。12個の通常運転用三角波比較値レジスタ5
3と2個の電流制限用三角波比較値レジスタ54は演算
回路51からデータバス63に出力されたデータ(通常
運転用三角波比較値、電流制限用三角波比較値)を、同
じく演算回路51から出力された書き込み信号54aに
より保持する。三角波比較値セレクタ55は後述する切
替信号62cのロウレベル、ハイレベルに応じて通常運
転用三角波比較値レジスタ53のデータ、電流制限用三
角波比較値レジスタ54のデータを選択し、出力する。
12個の比較回路56は三角波比較値セレクタ55から
出力された各データをキャリア発生回路52の出力であ
るカウント値52aと比較し、後者が前者より大きいと
ハイレベル、小さいとロウレベルの出力を出力する。1
3個の通常運転用波形パターンレジスタ57と、6個の
電流制限用波形パターンレジスタ58は演算回路51か
らデータバス63に出力されたデータ(通常運転用波形
パターン、電流制限用波形パターン)を、同じく演算回
路51から出力された書き込み信号54bにより保持す
る。波形パターンセレクタ59は、後述する切替信号6
2cのロウレベル、ハイレベルに応じて通常運転用波形
パターンレジスタ57のデータ、電流制限用波形パター
ンレジスタ58のデータを選択し、出力する。アドレス
エンコーダ60は、12ビットの比較回路出力56aを
アドレス信号に変換する。PWMパルスパターンテーブル
61は波形パターンセレクタ59の出力(データ)が、
当該データの通常運転用波形パターンレジスタ57また
は電流制限用波形パターンレジスタ58に割り付けられ
たアドレスに書き込まれ、アドレスエンコーダ60から
出力されたアドレスのパターンレジスタ値を、図示され
ないIGBTのベースドライバに接続されたU相、V相、W
相、U2相、V2相、W2相のPWM出力61aとして出力す
る、電流制限パターン発生回路64はPWMパルスパター
ンテーブル61から出力されたPWM出力61aからベース
ドライブ信号PU、NU、PV、NV、PW、NW、PU2、NU2、P
V2、NV2、PW2、NW2を出力し、後述するロウレベル
の固定値出力信号62b受けると、ベースドライブ信号N
U、PU2、NV、PV2、NW、PWをハイレベル出力とし、そ
れ以外のベースドライブ信号はロウレベル出力とする。
電流制限制御回路62は、不図示の過電流検出回路から
過電流検出を示す過電流検出信号62aが入力される
と、固定値出力信号62bをロウレベルにし、次のキャ
リア山パルス52bまたはキャリア谷パルス52cで切替
信号62cをハイレベルからロウレベルにし、過電流検
出信号62aが入力されなくなると、切替信号62cを再
びハイレベルにする。三角波と通常運転用波形パターン
の関係は第2の実施形態の図6に示したものと同じであ
る。The carrier generation circuit 52 performs a count operation with a count clock 65, and outputs a count value 52a, a carrier peak pulse 52b having a low level at a carrier peak, and a carrier valley pulse 52c having a low level at a carrier valley. 12 normal operation triangular wave comparison value registers 5
The three and two current limiting triangular wave comparison value registers 54 output the data (normal operation triangular wave comparison value and current limiting triangular wave comparison value) output from the arithmetic circuit 51 to the data bus 63 from the arithmetic circuit 51 as well. It is held by the write signal 54a. The triangular wave comparison value selector 55 selects and outputs the data of the normal operation triangular wave comparison value register 53 and the data of the current limiting triangular wave comparison value register 54 according to a low level and a high level of a switching signal 62c described later.
The twelve comparison circuits 56 compare each data output from the triangular wave comparison value selector 55 with the count value 52a output from the carrier generation circuit 52, and output a high-level output if the latter is larger than the former and a low-level output if the latter is smaller. I do. 1
The three normal operation waveform pattern registers 57 and the six current limiting waveform pattern registers 58 store data (normal operation waveform patterns and current limiting waveform patterns) output from the arithmetic circuit 51 to the data bus 63. Similarly, it is held by a write signal 54b output from the arithmetic circuit 51. The waveform pattern selector 59 outputs a switching signal 6 described later.
The data of the normal operation waveform pattern register 57 and the data of the current limiting waveform pattern register 58 are selected and output according to the low level and the high level of 2c. The address encoder 60 converts the 12-bit comparison circuit output 56a into an address signal. In the PWM pulse pattern table 61, the output (data) of the waveform pattern selector 59 is
The data is written to the address assigned to the normal operation waveform pattern register 57 or the current limiting waveform pattern register 58, and the pattern register value of the address output from the address encoder 60 is connected to the IGBT base driver (not shown). U phase, V phase, W
The current limit pattern generating circuit 64 outputs the PWM output 61a of the two-phase, U2-phase, V2-phase, and W2-phase. The base drive signals PU, NU, PV, NV, and PW are output from the PWM output 61a output from the PWM pulse pattern table 61. , NW, PU2, NU2, P
When V2, NV2, PW2, and NW2 are output and a low-level fixed value output signal 62b described later is received, the base drive signal N
U, PU2, NV, PV2, NW, and PW are output at a high level, and the other base drive signals are output at a low level.
When an overcurrent detection signal 62a indicating overcurrent detection is input from an overcurrent detection circuit (not shown), the current limit control circuit 62 sets the fixed value output signal 62b to a low level, and outputs the next carrier peak pulse 52b or carrier valley pulse. At 52c, the switching signal 62c is changed from the high level to the low level. When the overcurrent detection signal 62a is no longer input, the switching signal 62c is changed to the high level again. The relationship between the triangular wave and the waveform pattern for normal operation is the same as that shown in FIG. 6 of the second embodiment.
【0057】図10は三角波と電流制限用三角波比較値
と電流制限用波形パターンとU相のベース信号の間の関
係を示している。FIG. 10 shows the relationship between the triangular wave, the current limiting triangular wave comparison value, the current limiting waveform pattern, and the U-phase base signal.
【0058】次に、本実施形態のPWM発生装置の動作に
ついて説明する。まず、キャリア発生回路52をカウン
トクロック65でカウント動作させる。そして、演算回
路51により各相のPWM比較データと空間ベクトル演算
が処理される毎に通常運転用三角波比較値レジスタ53
と通常運転波形パターンレジスタ57に通常運転用三角
波比較値と通常運転用波形パターンが順次に書き込まれ
ている。キャリア発生回路52の出力のカウント値52
aと通常運転用三角波比較値レジスタ53に保持されて
いるデータが比較回路56で比較され、12ビットの比
較結果56aはアドレスエンコーダ60でアドレスに変
換される。一方、PWMパルスパターンテーブル61では
アドレスエンコーダ出力によって常に一個の波形パター
ンが選択され、パターンの各ビットがPWM信号U1、U
2、V1、V2、W1、W2として出力される。したがっ
て、前記比較結果により空間ベクトル演算結果から得ら
れた3レベル三相パルスパターンが電流制限パターン発
生回路64を通過して、PU、NU、PV、NV、PW、NW、PU
2、NU2、PV2、NV2、PW2、NW2のベースドライブ信
号が出力される。ここで、過電流が発生すると、図には
示されない過電流検出回路から過電流検出信号62aが
電流制限制御回路62に入力される。電流制限制御回路
62は過電流検出信号62aを受けると、固定値出力信
号62bをロウレベルにする。電流制限パターン発生回
路64はロウレベルの固定値出力信号62bを受ける
と、電流制限パターン発生回路出力であるNU、PU2とN
V、PV2とNW、PW2以外のベースドライブ信号の出力を
遮断する。この間に電流制限用三角波比較値と電流制限
パターンを演算回路51で演算し、電流制限用三角波比
較値レジスタ54と電流制限波形パターンレジスタ58
に書き込んでおく。次の任意のキャリアの山または谷
で、電流制限用パターンデータから電流制限PWM波形を
発生する過電流が抑制されると、次の任意のキャリアの
山または谷で通常運転のデータが切替信号62cによっ
て選択され、速やかに通常運転に復帰することができ
る。Next, the operation of the PWM generator of this embodiment will be described. First, the carrier generation circuit 52 is operated to count by the count clock 65. Each time the arithmetic circuit 51 processes the PWM comparison data of each phase and the space vector operation, the normal operation triangular wave comparison value register 53
The normal operation waveform pattern register 57 sequentially stores a normal operation triangular wave comparison value and a normal operation waveform pattern. Count value 52 of output of carrier generation circuit 52
The data held in the normal operation triangular wave comparison value register 53 are compared by the comparison circuit 56, and the 12-bit comparison result 56 a is converted into an address by the address encoder 60. On the other hand, in the PWM pulse pattern table 61, one waveform pattern is always selected by the output of the address encoder, and each bit of the pattern is converted to the PWM signal U1, U1.
2, output as V1, V2, W1, W2. Therefore, the three-level three-phase pulse pattern obtained from the space vector operation result based on the comparison result passes through the current limit pattern generation circuit 64, and the PU, NU, PV, NV, PW, NW, PU
2, NU2, PV2, NV2, PW2, and NW2 base drive signals are output. Here, when an overcurrent occurs, an overcurrent detection signal 62a is input to the current limit control circuit 62 from an overcurrent detection circuit (not shown). When receiving the overcurrent detection signal 62a, the current limit control circuit 62 sets the fixed value output signal 62b to low level. Upon receiving the low-level fixed value output signal 62b, the current limiting pattern generating circuit 64 outputs the current limiting pattern generating circuit outputs NU, PU2 and N
Cut off the output of base drive signals other than V, PV2 and NW, PW2. During this time, the current limiting triangular wave comparison value and the current limiting pattern are calculated by the arithmetic circuit 51, and the current limiting triangular wave comparison value register 54 and the current limiting waveform pattern register 58 are used.
Write it in When an overcurrent that generates a current limiting PWM waveform from the current limiting pattern data is suppressed at the peak or valley of the next arbitrary carrier, the data of the normal operation is switched to the switching signal 62c at the peak or valley of the next arbitrary carrier. And can immediately return to normal operation.
【0059】したがって、本実施形態によれば、過電流
が発生してもスイッチング素子を絶縁破壊させることな
く電流制限でき、また、過電流が抑制されたときには速
やかに通常運転に復帰でき、幅広いインバータ用途に対
応できるPWM波形を生成することができる。Therefore, according to the present embodiment, even if an overcurrent occurs, the current can be limited without causing the switching element to undergo insulation breakdown, and when the overcurrent is suppressed, the normal operation can be promptly returned to normal operation. A PWM waveform that can be used for a specific purpose can be generated.
【0060】図11、図12は具体例のタイミングチャ
ートである。図11に示すようにキャリア発生回路52
が発生する三角波TRの最大値を9569、通常運転用三
角波比較値レジスタ53に保持されている通常運転用三
角波比較値T0、T1、T2、・・・・T11の値をそれぞ
れ490、490、2153、2645、2645、4
308、5290、6953、6953、7445、9
108、9108、電流制限用三角波比較値レジスタ5
4に保持されている電流制限用三角波比較値Z0、Z1を
それぞれ399、1997とする。さらに、通常運転用
波形パターンレジスタ57、電流制限用波形パターンレ
ジスタ58に図12に示すような通常運転用波形パター
ンPT0、PT1、PT2、・・・・、PT12、ZP0、ZP1、
・・・・ZP5が保持されているものとする。このとき、
比較回路56の比較結果を示す信号AEB0、AEB1、・・
・・AEB11、キャリア山パルスOVFL、キャリア谷パ
ルスUNFL、過電流を検出するとロウレベルになる過電流
検出信号CAL、ハイレベルのとき通常PWM、ロウレベルの
とき電流制限PWMを示す切替信号PWM_ZP、過電流が検出
されるとロウレベルになる固定値出力信号PWM_ZERO_L
は図12に示すようになり、U相、V相、W相のベースド
ライブ信号が得られる。図の例では時刻t 1に過電流が検
出されて過電流検出信号CALがロウレベルになり、した
がって固定値出力信号PWM_ZERO_Lがロウレベルにな
る。固定値出力信号PWM_ZERO_Lがロウレベルになる
と、ベースドライブ信号PU2とNU がオンし、PUとNU2
はオフする、V相、W相のベースドライブ信号も同じ動作
になる。時刻t2にカウント値52aがキャリアの山に
き、キャリア山パルスOVFLが出力されると、固定値出力
信号PWM_ZERO_Lがロウレベルからハイレベルにな
る。この切り替りと同時に切替信号PWM_ZPはハイレベ
ルからロウレベルになり、電流制限用三角波比較値レジ
スタ54の値Z0、Z1、電流制限用波形パターンレジス
タ58の値ZP0〜ZP5が選択される。切替信号PWM_ZP
がロウレベルの区間では値Z0とZ1から作成されたアド
レスで選択された電流制限用パターンの値がベース信号
として出力される。FIGS. 11 and 12 show timing charts of a specific example.
It is. As shown in FIG.
The maximum value of the triangular wave TR at which
The normal operation counter held in the square wave comparison value register 53
The values of the square wave comparison values T0, T1, T2,.
490, 490, 2153, 2645, 2645, 4
308, 5290, 6953, 6953, 7445, 9
108, 9108, current limiting triangular wave comparison value register 5
The current limiting triangular wave comparison values Z0 and Z1 held at 4
399 and 1997 respectively. In addition, for normal operation
Waveform pattern register 57, current limiting waveform pattern register
A waveform pattern for normal operation as shown in FIG.
PT0, PT1, PT2, ..., PT12, ZP0, ZP1,
... Assume that ZP5 is held. At this time,
Signals AEB0, AEB1,... Indicating the comparison result of the comparison circuit 56
..AEB11, carrier peak pulse OVFL, carrier valley pass
Lus UNFL, overcurrent that goes low when overcurrent is detected
Detection signal CAL, normal PWM when high level, low level
Switching signal PWM_ZP indicating current limit PWM when overcurrent is detected
Fixed value output signal PWM_ZERO_L which becomes low level when
Is as shown in FIG. 12, and the base of U-phase, V-phase and W-phase
A live signal is obtained. In the example shown, time t 1Overcurrent is detected
And the overcurrent detection signal CAL goes low,
As a result, the fixed value output signal PWM_ZERO_L becomes low level.
You. Fixed value output signal PWM_ZERO_L becomes low level
And the base drive signals PU2 and NU are turned on, and PU and NU2
Turns off, V-phase and W-phase base drive signals operate in the same way
become. Time tTwoCount 52a is on the mountain of career
When the carrier peak pulse OVFL is output, a fixed value is output.
The signal PWM_ZERO_L changes from low level to high level.
You. At the same time as this switching, the switching signal PWM_ZP becomes high level.
From low to low level, and the triangular wave comparison value
Value of the resistor 54, Z0, Z1, current limiting waveform pattern register
The values ZP0 to ZP5 of the data 58 are selected. Switching signal PWM_ZP
Is a low-level section, an address created from values Z0 and Z1
The value of the current limit pattern selected in the
Is output as
【0061】なお、通常運転用三角波比較値レジスタ5
3と電流制限用三角波比較値レジスタ54の数、したが
って通常運転用波形パターンレジスタ57、電流制限用
波形パターンレジスタ58の数は任意である。The normal operation triangular wave comparison value register 5
3 and the number of the current limiting triangular wave comparison value registers 54, and thus the numbers of the normal operation waveform pattern registers 57 and the current limiting waveform pattern registers 58 are arbitrary.
【0062】[0062]
【発明の効果】以上説明したように、本発明は、下記の
効果がある。As described above, the present invention has the following effects.
【0063】1)請求項1の発明は、ある任意のキャリ
ア周期におけるPWM信号のデータを1つ前のキャリア周
期中において設定でき、演算回路がキャリア周波数発生
回路から出力されるカウンタ値、オーバフロー信号およ
びアンダフロー信号の監視による待ち時間をなくし、イ
ンバータ装置のその他の機能のための多くの処理時間を
提供できる。また、キャリア周波数の高速化において
も、演算回路の処理能力に対する負担が軽減されるた
め、幅広いインバータ用途に対応できるPWM波形を生成
することができる。さらに、PWM設定レジスタのみへの
書き込みの場合、キャリアの山でも、それぞれ各相のPW
M信号の比較値が更新できるためキャリア周波数の低い
制御においても、各相のPWM信号のパルス幅を高精度に
制御することができるため安定したPWM信号の波形を実
現することができる。According to the first aspect of the present invention, the data of the PWM signal in an arbitrary carrier cycle can be set in the immediately preceding carrier cycle, and the arithmetic circuit outputs the counter value and the overflow signal output from the carrier frequency generating circuit. In addition, the waiting time for monitoring the underflow signal can be eliminated, and more processing time can be provided for other functions of the inverter device. Further, even when the carrier frequency is increased, the load on the processing capability of the arithmetic circuit is reduced, so that a PWM waveform that can be used for a wide range of inverter applications can be generated. Furthermore, in the case of writing only to the PWM setting register, the PW
Since the comparison value of the M signal can be updated, the pulse width of the PWM signal of each phase can be controlled with high accuracy even in control at a low carrier frequency, so that a stable PWM signal waveform can be realized.
【0064】2)請求項2の発明は、従来のように三角
波比較値を空間ベクトル演算結果に変換する処理が不要
となり、演算回路の負担が軽減され、また、2レベル方
式の場合においても従来と同等に動作することができる
ため2レベル方式および3レベル方式のインバータに適
用でき、幅広いインバータ用途に対応できるPWM発生装
置を提供することができる。2) According to the second aspect of the present invention, the process of converting a triangular wave comparison value into a space vector operation result as in the prior art is not required, the load on the operation circuit is reduced, and even in the case of the two-level system, Therefore, the present invention can be applied to two-level and three-level inverters, and can provide a PWM generator that can be used for a wide range of inverter applications.
【0065】3)請求項3の発明は、過電流が発生する
と一対のコンデンサの中点側に接続された2つのスイッ
チング素子を導通にし、残りのスイッチング素子を非導
通にする電流制限パターンを発生し、次の所望のキャリ
アの山または谷から切替信号で選択された電流制限用三
角波比較値および電流制限用波形パターンからPWMを発
生し、過電流が抑制されると通常電流制限用三角波比較
値および通常電流制限用波形パターンからPWMを発生す
ることにより、幅広いインバータ用途に対応できるPWM
発生装置を提供することができる。3) According to the third aspect of the present invention, when an overcurrent occurs, two switching elements connected to the middle point side of a pair of capacitors are made conductive, and a current limiting pattern for making the remaining switching elements non-conductive is generated. Then, from the peak or valley of the next desired carrier, a PWM is generated from the current limiting triangular wave comparison value and the current limiting waveform pattern selected by the switching signal, and when the overcurrent is suppressed, the normal current limiting triangular wave comparison value And PWM that can be used for a wide range of inverter applications by generating PWM from the normal current limit waveform pattern
A generator can be provided.
【図1】本発明の第1の実施形態のPWM発生装置のブロ
ック図である。FIG. 1 is a block diagram of a PWM generator according to a first embodiment of the present invention.
【図2】図1のPWM発生装置のタイミングチャートであ
る。FIG. 2 is a timing chart of the PWM generator of FIG.
【図3】PWM比較設定値ロード回路7の回路図とタイミ
ングチャートである。FIG. 3 is a circuit diagram and a timing chart of a PWM comparison set value loading circuit 7;
【図4】周波数設定値ロード回路6の回路図のタイミン
グチャートである。FIG. 4 is a timing chart of a circuit diagram of the frequency set value loading circuit 6;
【図5】本発明の第2の実施形態のPWM発生装置のブロ
ック図である。FIG. 5 is a block diagram of a PWM generator according to a second embodiment of the present invention.
【図6】第2の実施形態のPWM発生装置における三角波
とPWMパルスパターンの関係を示す図である。FIG. 6 is a diagram illustrating a relationship between a triangular wave and a PWM pulse pattern in the PWM generator according to the second embodiment.
【図7】図5中の比較回路44の出力44aの一例の波
形図である。FIG. 7 is a waveform diagram of an example of an output 44a of the comparison circuit 44 in FIG. 5;
【図8】図5中のPWMパルスパターンテーブル47の出
力波形(同図(1))と、U 相、V相、W相の各ベースド
ライブ信号の波形図(同図(2))である。8 is a waveform diagram (FIG. 5 (1)) of an output waveform of the PWM pulse pattern table 47 in FIG. 5 and a waveform diagram (FIG. 5 (2)) of each of U-phase, V-phase and W-phase base drive signals. .
【図9】本発明の第3の実施形態のPWM発生装置のブロ
ック図である。FIG. 9 is a block diagram of a PWM generator according to a third embodiment of the present invention.
【図10】第3の実施形態のPWM発生装置における三角
波と電流制限用三角波と電流制限波形パターンレジスタ
とU相のPWM波形の間の関係を示す図である。FIG. 10 is a diagram illustrating a relationship among a triangular wave, a current limiting triangular wave, a current limiting waveform pattern register, and a U-phase PWM waveform in the PWM generator according to the third embodiment.
【図11】第3の実施形態における三角波、通常運転用
三角波比較値、電流制限用三角波比較値、通常運転用波
形パターン、電流制限用波形パターンの具体例を示す図
である。FIG. 11 is a diagram showing specific examples of a triangular wave, a normal operation triangular wave comparison value, a current limiting triangular wave comparison value, a normal operation waveform pattern, and a current limiting waveform pattern in the third embodiment.
【図12】第3の実施形態のタイミングチャートであ
る。FIG. 12 is a timing chart of the third embodiment.
【図13】第1の従来例のPWM発生装置のブロック図で
ある。FIG. 13 is a block diagram of a first conventional PWM generator.
【図14】第1の従来例のタイミングチャートである。FIG. 14 is a timing chart of the first conventional example.
【図15】第2の従来例のPWM発生装置のブロック図で
ある。FIG. 15 is a block diagram of a second conventional PWM generator.
【図16】第3の従来例のPWM発生装置のブロック図で
ある。FIG. 16 is a block diagram of a third conventional PWM generator.
1 演算回路 2 キャリア周波数設定レジスタ 2a PWM信号発生の周波数のデータ 2b PWM信号発生の周波数のデータ2aを書き込み信
号 2c キャリア周波数設定レジスタ2の出力データ 3 U相PWM設定レジスタ 3a U相PWM信号発生用データ 3b U相PWM設定レジスタ3に書き込む信号 3c U相PWM設定レジスタ3の出力データ 4 V相PWM設定レジスタ 4a V相PWM信号発生用データ 4b V相PWM設定レジスタ4に書き込む信号 4c V相PWM設定レジスタ4の出力データ 5 W相PWM設定レジスタ 5a W相PWM信号発生用データ 5b W相PWM設定レジスタ5に書き込む信号 5c U相PWM設定レジスタ5の出力データ 6 周波数設定値ロード回路 6a キャリア周期値レジスタ書き込み信号 6b 書き込み信号選択信号 7 PWM比較設定値ロード回路 7a PWM比較設定値レジスタ書き込み信号 8 キャリア周期値レジスタ 8c キャリア周期値レジスタ出力データ 9 U相PWM比較値レジスタ 9c U相PWM比較値レジスタ 10 W相PWM比較値レジスタ出力データ 11 W 相PWM比較値レジスタ 11c W相PWM比較値レジスタ出力データ 12 キャリア発生回路 12a カウントロック 12b カウンタ値 12c オーバフロー信号 12d アンダフロー信号 13 PWM発生回路 13a U相PWM発生回路 13b V相PWM発生回路 13c W相PWM発生回路 13d U相PWM信号 13e V相PWM信号 13f W相PWM信号 14a U相比較器 14b V相比較器 14c W相比較器 21、25、26、33、35 ANDゲート 22、23、24、27、28、31、32、34、3
6、37、38、40Dフリップフロップ 39 セレクタ 41 演算回路 41a、41b 書き込み信号 42 キャリア発生回路 42a カウント値 43 三角波比較値レジスタ 44 比較回路 44a 比較回路出力 45 波形パターンレジスタ 46 アドレスエンコーダ 47 PWMパルスパターンテーブル 47a〜47f PWM出力 48 データバス 49 クロック 51 演算回路 52 キャリア発生回路 52a カウント値 52b キャリア山パルス 52c キャリア谷パルス 53 通常運転用三角波比較値レジスタ 54 電流制限用三角波比較値レジスタ 55 三角波比較値セレクタ 56 比較回路 56a 比較回路出力 57 通常運転用波形パターンレジスタ 58 電流制限用波形パターンレジスタ 59 波形パターンセレクタ 60 アドレスエンコーダ 61 PWMパルスパターンテーブル 61a PWM出力 62 電流制限制御回路 62a 過電流検出信号 62b 固定値出力信号 62c 切替信号 63 データバス 64 電流制限パターン発生回路 64a ベースドライブ信号 65 クロック1 Arithmetic circuit 2 Carrier frequency setting register 2a PWM signal generation frequency data 2b PWM signal generation frequency data 2a write signal 2c Carrier frequency setting register 2 output data 3 U-phase PWM setting register 3a U-phase PWM signal generation Data 3b Signal to be written to U-phase PWM setting register 3 3c Output data of U-phase PWM setting register 3 4V-phase PWM setting register 4a Data for generating V-phase PWM signal 4b Signal to be written to V-phase PWM setting register 4 4c V-phase PWM setting Output data of register 4 5 W-phase PWM setting register 5 a Data for generating W-phase PWM signal 5 b Signal to be written to W-phase PWM setting register 5 5 c Output data of U-phase PWM setting register 5 6 Frequency setting value load circuit 6 a Carrier cycle value register Write signal 6b Write signal selection signal 7 PWM comparison set value load circuit 7a PWM comparison set value register write signal 8 Carry Cycle value register 8c Carrier cycle value register output data 9 U-phase PWM comparison value register 9c U-phase PWM comparison value register 10 W-phase PWM comparison value register output data 11 W-phase PWM comparison value register 11c W-phase PWM comparison value register output data 12 Carrier generation circuit 12a Count lock 12b Counter value 12c Overflow signal 12d Underflow signal 13 PWM generation circuit 13a U-phase PWM generation circuit 13b V-phase PWM generation circuit 13c W-phase PWM generation circuit 13d U-phase PWM signal 13e V-phase PWM signal 13f W Phase PWM signal 14a U-phase comparator 14b V-phase comparator 14c W-phase comparator 21, 25, 26, 33, 35 AND gate 22, 23, 24, 27, 28, 31, 32, 34, 3
6, 37, 38, 40D flip-flop 39 selector 41 arithmetic circuit 41a, 41b write signal 42 carrier generation circuit 42a count value 43 triangular wave comparison value register 44 comparison circuit 44a comparison circuit output 45 waveform pattern register 46 address encoder 47 PWM pulse pattern table 47a to 47f PWM output 48 Data bus 49 Clock 51 Arithmetic circuit 52 Carrier generation circuit 52a Count value 52b Carrier peak pulse 52c Carrier valley pulse 53 Triangular wave comparison value register for normal operation 54 Triangular wave comparison value register for current limiting 55 Triangular wave comparison value selector 56 Comparison circuit 56a Comparison circuit output 57 Normal operation waveform pattern register 58 Current limiting waveform pattern register 59 Waveform pattern selector 60 Address encoder 61 PWM pulse pattern Down table 61a PWM output 62 current limit control circuit 62a overcurrent detection signal 62b fixed value output signal 62c switching signal 63 data bus 64 the current limit pattern generator 64a base drive signals 65 clock
Claims (3)
アとの比較データからパルス幅変調を行うPWM発生装置
であって、 前記演算回路から入力されたU相のPWM信号生成用デー
タ、V相のPWM信号生成用データ、W相のPWM信号生成用
データをそれぞれ保持するU相、V相、W相のPWM設定レジ
スタと、 前記演算回路から入力されたキャリアの周期の上限値と
下限値を保持するキャリア周波数設定レジスタと、 三角波を発生すべく一定の周波数でカウント動作を行い
そのカウント値を出力するとともに前記カウント値がそ
れぞれ前記上限値と、前記下限値と一致したことを示す
オーバーフロー信号およびアンダフロー信号を出力す
る、アップダウンカウンタで構成されるキャリア発生回
路と、 キャリア周期値レジスタ書き込み信号を受けて前記キャ
リア周波数設定レジスタのデータを保持し、前記キャリ
ア発生回路に出力するキャリア周期値レジスタと、 PWM比較設定値レジスタ書き込み信号を受けてそれぞれ
前記U相、V相、W相のPWM設定レジスタのデータを保持す
るU相PWM比較値レジスタ、V相PWM比較値レジスタ、W相P
WM比較値レジスタと、 それぞれ前記U相、V相、W相のPWM比較値レジスタのデー
タを前記キャリアを発生回路のカウント値と比較し、そ
れぞれU相、V相、W相のPWM信号を出力するU相PWM発生回
路、V相PWM発生回路、W相PWM発生回路と、 前記キャリア周波数設定レジスタにデータが設定される
と、書き込み信号選択信号を第1の論理レベルにし、次
に前記アンダフロー信号が出力されると、これを前記キ
ャリア周期値レジスタ書き込み信号として出力するとと
もに、前記書き込み選択信号を第2の論理レベルにする
周波数設定値ロード回路と、 各相のPWM信号生成用データの前記PWM設定レジスタへの
書き込みが終わると、前記書き込み選択信号が第1の論
理レベルであれば、次のアンダフロー信号を前記PWM比
較設定値レジスタ書き込み信号として出力し、前記書き
込み選択信号が第2の論理レベルであれば、次のアンダ
フロー信号またはオーバフロー信号を前記PWM比較値レ
ジスタ書き込み信号として出力するPWM比較設定値ロー
ド回路を有するPWM発生装置。1. A PWM generator for performing pulse width modulation from comparison data between a comparison value output from an arithmetic circuit and a carrier, comprising: a U-phase PWM signal generation data input from the arithmetic circuit; U-phase, V-phase, and W-phase PWM setting registers that respectively hold the PWM signal generation data and the W-phase PWM signal generation data, and the upper limit value and the lower limit value of the carrier cycle input from the arithmetic circuit. A carrier frequency setting register to be held, a count operation is performed at a constant frequency to generate a triangular wave, the count value is output, and the count value is respectively the upper limit value, an overflow signal indicating that the lower limit value is matched, and A carrier generation circuit comprising an up / down counter for outputting an underflow signal; and a carrier frequency signal receiving a carrier cycle value register write signal. Holds the data of the number setting register and holds the data of the U-phase, V-phase and W-phase PWM setting registers in response to the carrier cycle value register to be output to the carrier generation circuit and the PWM comparison setting value write signal, respectively. U-phase PWM comparison value register, V-phase PWM comparison value register, W-phase P
The WM comparison value register and the data of the U-phase, V-phase, and W-phase PWM comparison value registers are respectively compared with the carrier count value of the generation circuit, and the U-phase, V-phase, and W-phase PWM signals are output, respectively. When data is set in the U-phase PWM generation circuit, the V-phase PWM generation circuit, the W-phase PWM generation circuit, and the carrier frequency setting register, a write signal selection signal is set to a first logical level, and then the underflow is performed. When a signal is output, this signal is output as the carrier cycle value register write signal, and a frequency setting value load circuit that sets the write selection signal to a second logic level; and a PWM signal generation data of each phase. When the writing to the PWM setting register is completed, if the write selection signal is the first logical level, the next underflow signal is output as the PWM comparison setting value register write signal, If serial write selection signal is at a second logic level, PWM generator having a PWM comparator setpoint load circuit for outputting a next underflow signal or overflow signal as the PWM comparison value register write signal.
アとの比較データからパルス幅変調を行うPWM発生装置
であって、 三角波を発生すべく一定の周波数でカウント動作を行
い、そのカウント値を出力する、アップダウンカウンタ
で構成されるキャリア発生回路と、 前記演算回路から出力されたN個(Nは1以上の整数)
の三角波比較値の各々を、同じく前記演算回路から出力
された比較値レジスタ書き込み信号により保持するN個
の三角波比較値レジスタと、 前記キャリア発生回路の出力を前記各三角波比較値レジ
スタに保持されている三角波比較値と比較し、大小に応
じた信号を出力するN個の比較回路と、 前記各比較回路の出力信号からなる信号をアドレスに変
換するアドレスエンコーダと、 前記演算回路の出力された(N+1)個の波形パターン
の各々を、同じく前記演算回路から出力された波形パタ
ーンレジスタ書き込み信号により保持する(N+1)個
の波形パターンレジスタと、 前記各波形パターンレジスタの波形パターンが、当該波
形パターンレジスタに割り付けられたアドレスに書き込
まれ、前記アドレスエンコーダから出力されたアドレス
の波形パターンをU相とV相とW相とU2相とV2相とW2相
のPWM出力として出力するPWMパルスパターンテーブル
を有するPWM発生装置。2. A PWM generator for performing pulse width modulation based on comparison data output from an arithmetic circuit and comparison data with a carrier, performing a count operation at a constant frequency to generate a triangular wave, and calculating the count value. A carrier generating circuit composed of an up / down counter to output, and N (N is an integer of 1 or more) output from the arithmetic circuit
N triangular wave comparison value registers each holding a triangular wave comparison value of the same by a comparison value register write signal also output from the arithmetic circuit, and an output of the carrier generation circuit is held by each of the triangular wave comparison value registers. N comparison circuits that output a signal according to the magnitude of the comparison with the triangular wave comparison value, an address encoder that converts a signal composed of an output signal of each of the comparison circuits into an address, and an output of the arithmetic circuit ( (N + 1) waveform pattern registers holding each of the (N + 1) waveform patterns by a waveform pattern register write signal output from the arithmetic circuit, and the waveform pattern of each of the waveform pattern registers is Is written to the address assigned to the address and the address output from the address encoder. A PWM generator having a PWM pulse pattern table for outputting a waveform pattern of a pulse as a PWM output of a U-phase, a V-phase, a W-phase, a U2-phase, a V2-phase, and a W2-phase.
アとの比較データからパルス幅変調を行う装置であっ
て、 三角波を発生すべく一定の周波数でカウント動作を行
い、そのカウント値を出力し、また三角波の山、三角波
の谷を示すキャリア山パルス、キャリア谷パルスを発生
する、アップダウンカウンタで構成されるキャリア発生
回路と、 前記演算回路から出力されたN個(Nは1以上の整数)
の通常運転用三角波比較値の各々を、同じく前記演算回
路から出力された比較値レジスタ書き込み信号により保
持するN個の通常運転用三角波比較値レジスタと、 前記演算回路から出力されたM個(Mは1以上の整数
で、M≦N)の電流制限用三角波比較値の各々を、同じ
く前記演算回路から出力された比較値レジスタ書き込み
信号により保持するM個の電流制限用三角波比較値レジ
スタと、 切替信号が第1の論理レベルのとき前記通常運転用三角
波比較値レジスタに保持されているデータを選択、出力
し、前記切替信号が第2の論理レベルのとき、前記電流
制限用比較値レジスタに保持されているデータを選択
し、出力する三角波比較値セレクタと、 前記キャリア発生回路の出力を前記三角波比較値セレク
タの各出力と比較し、大小に応じた信号を出力するN個
の比較回路と、 前記各比較回路から出力された信号からなる信号をアド
レスに変換するアドレスエンコーダと、 前記演算回路から出力された(N+1)個の通常運転用
波形パターンの各々を、同じく前記演算回路から出力さ
れた波形パターンレジスタ書き込み信号により保持する
(N+1)個の通常運転用波形パターンレジスタと、 前記演算回路から出力された2(M+1)個の電流制限
用波形パターンの各々を、同じ前記演算回路から出力さ
れた電流制限用波形パターン書き込み信号により保持す
る2(M+1)個の電流制限用波形パターンレジスタ
と、 前記切替信号が第1の論理レベルのとき、前記通常運転
用波形パターンレジスタに保持されているデータを選
択、出力し、前記切替信号が第2の論理レベルのとき、
前記電流制限用パターンレジスタの保持されているデー
タを選択し、出力する波形パターンセレクタと、 前記波形パターンセレクタの各出力データが、当該デー
タに割り付けられたアドレスに書き込まれ、前記アドレ
スエンコーダから出力されたアドレスのデータをU相、V
相、W相、U2相、V2相、W2相のPWM出力として出力す
るPWMパルスパターンテーブルと、 前記U相、V相、W相、U2相、V2相、W2相のPWM出力か
らPU、 NU、 PV、NV、PW、NW、PU2、NU2、PV2、NV
2、PW2、 NW2の各相のベースドライブ信号を出力
し、第2の論理レベルの固定値出力信号を受けると、一
対のコンデンサの中点に接続された2つのスイッチング
素子以外のスイッチング素子のベースドライブ信号を出
力しない電流制限パターン発生回路と、 通常運転時、前記切替信号および前記固定値出力信号を
第1の論理レベルにし、過電流検出信号が入力される
と、前記固定値出力信号を第2の論理レベルにし、次の
キャリア山パルスまたはキャリア谷パルスで前記固定値
出力信号を第1の論理レベルに、これと同時に前記切替
信号を第2の論理レベルにし、前記過電流検出信号が入
力されなくなると、前記切替信号を第1の論理レベルに
する電流制限制御回路を有するPWM発生装置。3. A device for performing pulse width modulation based on comparison data output from an arithmetic circuit and comparison data with a carrier, performing a count operation at a constant frequency to generate a triangular wave, and outputting the count value. A carrier generation circuit composed of an up / down counter for generating a peak of a triangular wave, a carrier peak pulse indicating a trough of a triangular wave, and a carrier trough pulse; and N (N is an integer of 1 or more) output from the arithmetic circuit. )
, N normal operation triangular wave comparison value registers that hold each of the normal operation triangular wave comparison values by the comparison value register write signal output from the arithmetic circuit, and M (M (M) output from the arithmetic circuit) Is an integer of 1 or more, and each of the M current limiting triangle wave comparison values (M ≦ N) is held by a comparison value register write signal output from the arithmetic circuit, and M current limiting triangle wave comparison value registers; When the switching signal is at the first logic level, the data held in the normal operation triangular wave comparison value register is selected and output. When the switching signal is at the second logic level, the data is stored in the current limiting comparison value register. A triangular wave comparison value selector for selecting and holding the held data, and comparing the output of the carrier generation circuit with each output of the triangular wave comparison value selector, N comparison circuits that output signals output from the respective comparison circuits, an address encoder that converts a signal composed of signals output from the respective comparison circuits into an address, and (N + 1) normal operation waveform patterns output from the arithmetic circuit (N + 1) normal operation waveform pattern registers that are held by the waveform pattern register write signal output from the arithmetic circuit, and 2 (M + 1) current limiting waveforms output from the arithmetic circuit 2 (M + 1) current limiting waveform pattern registers for holding each of the patterns by a current limiting waveform pattern write signal output from the same arithmetic circuit; and when the switching signal is at a first logic level, The data held in the normal operation waveform pattern register is selected and output, and the switching signal has a second logic level. Come,
A waveform pattern selector for selecting and holding data held in the current limiting pattern register, and each output data of the waveform pattern selector is written to an address assigned to the data and output from the address encoder. The data at the address
PWM pulse pattern table to be output as the PWM output of the three-phase, W-phase, U2-phase, V2-phase, and W2-phase, and PU, NU from the U-phase, V-phase, W-phase, U2-phase, V2-phase, and W2-phase PWM outputs , PV, NV, PW, NW, PU2, NU2, PV2, NV
2. When the base drive signal of each phase of PW2 and NW2 is output and the fixed value output signal of the second logic level is received, the bases of the switching elements other than the two switching elements connected to the middle point of the pair of capacitors A current limiting pattern generating circuit that does not output a drive signal; and during normal operation, the switching signal and the fixed value output signal are set to a first logic level, and when an overcurrent detection signal is input, the fixed value output signal is changed to a second logic level. 2, the fixed value output signal is set to the first logic level at the next carrier peak pulse or carrier valley pulse, and at the same time the switching signal is set to the second logic level, and the overcurrent detection signal is input. A PWM generation device having a current limit control circuit for setting the switching signal to a first logic level when the switching is not performed.
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