JP2002153049A - 昇圧チョッパ回路 - Google Patents
昇圧チョッパ回路Info
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Abstract
フ時に加わる電圧のアンバランスを低減するようにスナ
バ回路を設ける。 【解決手段】力率改善回路を構成する昇圧チョッパ回路
の回路基板に並列に並べて配置された複数のインバータ
素子1〜3の内、両側に位置するインバータ素子1,2
の各々に、インバータ素子オフ時のリンギングにより加
わる電圧を低減するスナバ回路7,8を個別に接続す
る。
Description
ュレータ電源装置に組合わせて使用される力率改善回路
を構成する昇圧チョッパ回路に関し、特に並列接続した
複数のインバータ素子をオフした時のリンギングを低減
するスナバ回路を備えた昇圧チョッパ回路に関する。
してドライブする力率改善回路を構成する昇圧チョッパ
回路としては、例えば図4に示すものがある。
側に設けた昇圧チョークコイルL1、MOSFET等を
用いた並列接続された例えば3つのインバータ素子1,
2,3、整流ダイオードD3、及び出力側に設けた平滑
コンデンサC3、、PWM制御回路6、電流検出コイル
9を用いて入力電流に比例した電圧を検出するチョーク
電流検出回路10で構成される。また昇圧チョッパ回路
を実装した際の印刷基板、銅板、電線等によってインダ
クタンスL2、L3,L4が存在する。
回路は、入力端子4a,4bに交流電圧Eiを入力して
昇圧した直流電圧Eoを出力出力する。PWM制御回路
6がインバータ素子1,2,3がオンすると、そのとき
の入力交流電圧Eiにより昇圧チョークコイルL1に電
流を流してエネルギーを蓄積し、続いてインバータ素子
1〜3がオフすると、昇圧チョークコイルL1に蓄積し
たエネルギーにより電流を昇圧整流用のダイオードを通
して整流し、平滑コンデンサC3にエネルギを移し、負
荷に流す電流が変化しても出力電圧を一定に保つ。
〜3がオン時のスイッチング電流iQとインバータ素子
1〜3がオフ時の整流電流iDによって、入力交流電圧
E1の電圧波形に比例したピーク値をもつチョーク電流
iLを昇圧圧チョークコイルL1に流し、ダイオードD
3で整流した整流電流iDを平滑コンデンサC3に供給
して平滑することで昇圧した直流電圧Eoを得ている。
Lave は、交流電圧波形Eiに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を1に近づけている。
続することで、コスト的に安価なインバータ素子の使用
により大きな出力容量に対応できる。
〜3に対しては、オフ時のリンギングにより加わるサー
ジ電圧を低減するため、スナバ回路8が接続される。ス
ナバ回路8は、並列接続された3のインバータ素子1〜
3に対し共通回路として設けられ、インバータ素子1〜
3と並列に、ダイオードD2とコンデンサC2の直列回
路を接続し、ダイオードD2とコンデンサC2の接続点
を抵抗R2を介して平滑コンデンサC3に接続してい
る。
オフした際に加わるリンギング電圧によりダイオードD
2をオンしてコンデンサC2に充電し、これによってイ
ンバータ素子1〜3に加わるリンギング電圧を低減し、
インバータ素子1〜3を保護している。
うな複数のインバータ素子を並列接続して使用している
場合、スナバ回路を複数のインバータ素子1〜3のどこ
へ接続しても、印刷基板のパターン、銅板、電線等の配
線のインダクタンスL3,L4,L5によって、インバ
ータ素子1〜3のオフ時に発生するインバータ電圧にア
ンバランスが生じる。
的に距離の離れた位置にあるインバータ素子への電圧が
高くなる傾向にある。図6は、図4のスナバ回路8を接
続したインバータ素子1〜3をオフした際に、回路基板
上で両側に位置する2つのインバータ素子1,3に加わ
る電圧の時間変化を示している。
スナバ回路8のコンデンサC2への充電が行われていな
い期間は、コンデンサC2は抵抗R2を介して平滑コン
デンサC3へ既に充電していた電荷を移動させる。時刻
t1でインバータ素子1〜3がオフになると、昇圧チョ
ークコイルL1に流れていた電流は、インダクタンスL
2を介して平滑コンデンサC3に流れ、これによってイ
ンバータ素子1〜3に加わる電圧を上昇させる。
出力電圧Voにダイオード順方向電圧を加えた値を越え
ると、タイオードD2が導通してコンデンサC2に電流
を流して充電し、インダクタンスL2との共振周波数で
変動するリンギング電圧をコンデンサC2の電圧値でク
ランプする。
L4,L5によって、インバータ素子1,3のインバー
タ電圧V1,V2にアンバランスが生しでいる。特に、
スナバ回路8に対し印刷基板上で物理的に位置が離れて
いるインバータ素子1のインバータ電圧V1が最大電圧
V1max となり、近い方のインバータ素子3のインバー
タ電圧V2の最大電圧V2max より高くなる。
最も高いインバータ最大電圧V1max にたえられる素子
を選定しなければならない。耐圧の高い素子は、一般的
に耐圧の低い素子よりも損失が大きく高価であるから、
電源装置として構成した場合、大型で高価になる問題が
あった。
続した場合のオフ時に加わる電圧のアンバランスを低減
するスナバ回路を備えた力率改善回路を構成する昇圧チ
ョッパ回路を提供することを目的とする。
本発明は次のように構成する。まず本発明は、入力交流
電圧に比例したスイッチング電流を昇圧チョークコイル
に流すように制御回路によりインバータ素子をオン、オ
フ制御し、チョークコイルに流れた電流を整流素子で整
流した後に平滑コンデンサで平滑して直流電圧を出力す
る力率改善回路を構成する昇圧チョッパ回路であって、
回路基板に並列に並べて配置された複数のインバータ素
子の内、少なくとも両側に位置するインバータ素子の各
々に、インバータ素子オフ時のリンギングにより加わる
電圧を低減するスナバ回路を個別に接続したことを特徴
とする。
タ素子の両側に2組のスナバ回路を設けたことで、並列
接続された複数のインバータ素子の間に印刷基板のパタ
ーン、銅版、電線等の配線のインダクタンスが存在して
も、両側に位置する2組のスナバ回路から間に位置する
インバータ素子までの物理的な距離を短くし、これによ
って各インバータ素子に加わるインバータ電圧のアンバ
ランスを低減すると共に最大電圧を下げ、インバータ素
子として耐圧の低い素子の使用を可能とし、小型化とコ
ストの低減を図る。
インバータ素子と並列にダイオードとコンデンサの直列
回路を接続し、ダイオードとコンデンサの接続点を抵抗
を介して出力側の平滑コンデンサに接続した所謂DCR
スナバ回路である。
たスナバ回路は、それぞれのコンデンサの容量を異なっ
た値に設定し、インバータ素子がオフした際のリンギン
グの共振周波数を異ならせたことを特徴とする。
サの容量を異ならせることで、インバータ素子がオフし
た場合の最初の振動はコンデンサ容量が小さいために共
振周波数の高いスナバ回路が重点的に動作してインバー
タ電圧を低減し、続いてコンデンサ容量が大きいために
共振周波数の低いスナバ回路の動作によってインバータ
電圧が低減される。
回路の一実施形態を示した回路図である。
はスイッチングレギュレータ電源装置に使用されるもの
で、基本的な昇圧チョッパ回路として昇圧チョークコイ
ルL1、並列接続された3つのMOSFETを用いたイ
ンバータ素子1,2,3、整流ダイオードD3、平滑コ
ンデンサC3、PWM制御回路6、電流検出コイル9、
チョーク電流検出回路10で構成される。なお、電流検
出コイル9は入力端子4a側に設けても良い。
Eiが印加されており、入力端子4a側に昇圧チョーク
コイルL1を接続し、これと直列に3つのインバータ素
子1〜3の並列回路を接続している。インバータ素子1
〜3はPWM制御回路6により同期してオン,オフ制御
される。
3をオン,オフ制御する。制御回路6によりインバータ
素子1〜3がオンするタイミングでは図5のように昇圧
チョークコイルL1にインバータ電流iQが流れてエネ
ルギが蓄積される。制御回路6によりインバータ素子1
〜3がオフするタイミングては、昇圧チョークコイルL
1に蓄積されたエネルギーに基づいて整流ダイオードD
3を介して出力側の平滑コンデンサC3に図5のように
整流電流iDが流れ、平滑コンデンサC3を充電し、出
力端子5a,5bに接続している負荷に電力を供給する
ようになる。
ンバータ電流iQと整流電流iDを合成したチョーク電
流iLが流れる。
Lave は、交流電圧波形Eiに近い入力電流波形とな
り、これによって交流電圧波形と交流電流波形の位相を
ほぼ同相にして力率を1に近づけている。
振周波数が高いことから、印刷基板のパターン、銅版、
電線などの配線によるインダクタンスが存在する。この
配線によるインダクタンスとしては出力側の整流ダイオ
ードD3と直列にインダクタンスL2が存在する。また
並列接続しているインバータ素子1,2,3のそれぞれ
の間に、配線によるインダクタンスL3,L4,L5が
存在している。
並列接続した昇圧チョッパ回路について、本発明にあっ
ては配線基板上に並列に実装配置されている3つのイン
バータ素子1,2,3の内、この実施形態では基板上で
両側に位置するインバータ素子1,3のそれぞれについ
てスナバ回路を2組設けている。即ち、左側に位置する
インバータ素子1に対し第1スナバ回路7を持ち、同時
に、右側に位置するインバータ素子3に対し第2スナバ
回路8を持っている。
デンサC1の直列回路をインバータ素子1に並列接続し
ており、ダイオードD1とコンデンサC1の接続点を抵
抗R1を介して平滑コンデンサC1のプラス側に接続し
ている。
コンデンサC2の直列回路をインバータ素子3に並列接
続し、ダイオードD2とコンデンサC2の接続点を抵抗
R2を介して平滑コンデンサC3のプラス側に接続して
いる。
8は、共にダイオード、コンデンサ及び抵抗を使用して
構成していることから、いわゆるDCRスナバ回路と呼
ばれている。
のコンデンサC1の容量と第2スナバ回路8のコンデン
サC2の容量を異なった値に設定している。例えばコン
デンサC1の容量をコンデンサC2より大きな容量に設
定している。
に設けているコンデンサC1,C2の容量を異なる値に
設定することで、インバータ素子1〜3をオフした際の
インダクタンスL2とコンデンサC1及びC2のそれぞ
れで決まるインバータ電圧がリンギングを起こす際の共
振周波数を、第1スナバ回路7と第2スナバ回路8につ
いて異ならせるようにしている。
圧チョッパ回路の動作を説明する。図2の時刻t1以前
のインバータオン領域にあっては、制御回路6はインバ
ータ素子1〜3をオンしており、このインバータ素子1
〜3のオンにより昇圧チョークコイルL1に電流が流
れ、昇圧チョークコイルL1にエネルギーを蓄積し、こ
のとき第1スナバ回路7と第2スナバ回路8に設けてい
るコンデンサC1,C2は、その前のインバータオフの
際に充電した電荷を、抵抗R1,R2を介して平滑コン
デンサC3に移動させている。
第2スナバ回路C2の容量が小さいC1>C2の関係に
あることから、コンデンサC2の方がCR時定数が小さ
くなり、抵抗R1,R2がほぼ同じであるがコンデンサ
C2の方が早く低い電圧になっている。
子1〜3がオフすると、昇圧チョークコイルL1に蓄積
されたエネルギによる電流がインダクタンスL2及び整
流ダイオードD3を介して平滑コンデンサC3に流れ、
このためインバータ素子1〜3に加わる電圧を上昇させ
る。
バータ素子1に加わるインバータ電圧V1と第2スナバ
回路8を設けているインバータ素子3に加わるインバー
タ電圧V2を同時に示している。
インバータ電圧が上昇していく過程で、第2スナバ回路
8のコンデンサC2の方がインバータオン領域での電圧
が低いため、インバータ電圧の上昇に対し、このときの
コンデンサC2の電圧よりダイオードD2の順方向電圧
分だけ高い電圧に達した時、先にダイオードD2が導通
してコンデンサC2に電流を流すクランプ動作を開始す
る。
め、充電電流によってすぐに図2の破線のように電圧が
上昇してしまうが、それまでの間に電圧が高い方のコン
デンサC1についてもコンデンサC1の電圧にダイオー
ドD1の順方向電圧を加えた電圧にインバータ電圧が上
昇してダイオードD1が導通することでコンデンサC1
に充電電流が流れ、第1スナバ回路7によるクランプ動
作が開始され、これによって図2の実線のインバータ電
圧D1のように電圧上昇が抑えられる。
領域Bと若干遅れて動作する第1スナバ回路7の動作領
域Aによるクランプ動作が行われ、第1スナバ回路7の
コンデンサC1の充電が終了すれば、クランプ動作を終
了してリンギング電圧を出力電圧Eoを中心とした変動
に移行する。
に、インバータ素子1は第1スナバ回路7を持ち、また
インバータ素子3は第2スナバ回路8を持っているた
め、それぞれの最大電圧V1max 及びV2max はほぼ同
程度の電圧となり、2組のスナバ回路7,8を設けたこ
とでインバータ電圧のアンバランスを小さくし、且つ最
大電圧を小さくすることができる。
ンバータ素子1〜3として、例えば最大電圧V2max に
対応した低耐圧のMOSFETを使用でき、耐圧が低け
れば損失も小さく、また低価格となり、これによって本
発明の昇圧チョッパ回路を用いたスイッチングレギュレ
ータ電源装置として小型で且つ安価な電源装置を実現す
ることができる。
えた昇圧チョッパ回路の他の実施形態の回路図であり、
この実施形態は、第1スナバ回路7と第2スナバ回路8
の抵抗R1,R2の一端を共通接続し、抵抗R3を介し
て平滑コンデンサC3に接続したことを特徴とする。
いずれかの抵抗素子を設けなくとも、印刷基板のパター
ンなどの配線による抵抗分やインダクタンスを利用する
ことで、本発明の作用効果は得られる。
第1スナバ回路7及び第2スナバ回路8に設けているダ
イオードD1,D2に保護用の抵抗やヒューズを接続し
てもよい。同様にコンデンサC1,C2に保護用の抵抗
やヒューズを接続してもよい。
タ素子1〜3としてMOSFETを使用しているが、こ
れ以外にトランジスタやIGBTなどを使用してもよ
い。また図1及び図3の実施形態における抵抗R1,R
2,R3の代わりにインダクタンス素子を接続してもよ
い。また上記の実施形態は3つのインバータ素子を並列
接続した場合を例にとっているが、インバータ素子の数
は2以上であれば、本発明はそのまま適用できる。
けた場合を例にとるものであったが、インバータ素子の
並列接続数が増加した場合には、並列接続されているイ
ンバータ素子の両側及びインバータ素子の間にスナバ回
路が入るように2組以上設けてもよい。例えばインバー
タ素子を4つ並列接続している場合には、両側の2組に
加え、真ん中に1組の合計3組のスナバ回路を設ければ
よい。
のオン、オフ制御としてPWM制御方式を例として説明
してきたが、周波数変調方式など、他の制御方式でも本
発明の作用は同様に得られる。
ば、昇圧チョッパ回路における回路基板に並列に並べて
配置された複数のインバータ素子の内、少なくとも両側
に位置するインバータ素子の各々にインバータ素子オフ
時のリンギングにより加わる電圧を低減するスナバ回路
を接続したことで、インバータ素子オフ時のインバータ
電圧を低減させることが可能となり、より低耐圧のイン
バータ素子を使用できることから損失低減が可能とな
り、損失低減によりインバータ素子数の低減や放熱器負
担低減などによって小型化を図ることができる。
器の負担低減による小型化によって、より低価格の本発
明による昇圧チョッパ回路を用いたスイッチングレギュ
レータ電源装置を得ることができる。
示した回路図
る電圧の時間変化を示した信号波形図
電圧の時間変化を示した信号波形図
Claims (3)
- 【請求項1】入力交流電圧に比例したスイッチング電流
を昇圧チョークコイルに流すように制御回路によりイン
バータ素子をオン、オフ制御し、前記チョークコイルに
流れた電流を整流素子で整流した後に平滑コンデンサで
平滑して直流電圧を出力する力率改善回路を構成する昇
圧チョッパ回路に於いて、 回路基板に並列に並べて配置された前記複数のインバー
タ素子の内、少なくとも両側に位置するインバータ素子
の各々に、インバータ素子オフ時のリンギングを低減す
るスナバ回路を個別に接続したことを特徴とする昇圧チ
ョッパ回路。 - 【請求項2】請求項1記載の昇圧チョッパ回路に於い
て、前記スナバ回路は、前記インバータ素子と並列にダ
イオードとコンデンサの直列回路を接続し、前記ダイオ
ードとコンデンサの接続点を抵抗を介して出力側の平滑
コンデンサに接続したことを特徴とする昇圧チョッパ回
路。 - 【請求項3】請求項1記載の昇圧チョッパ回路に於い
て、前記両側に位置するインバータ素子の各々に接続し
たスナバ回路は、それぞれのコンデンサの容量を異なっ
た値に設定し、前記インバータ素子がオフした際のリン
ギングの共振周波数を異ならせたことを特徴とする昇圧
チョッパ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000341348A JP3732734B2 (ja) | 2000-11-09 | 2000-11-09 | 昇圧チョッパ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000341348A JP3732734B2 (ja) | 2000-11-09 | 2000-11-09 | 昇圧チョッパ回路 |
Publications (2)
Publication Number | Publication Date |
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JP2002153049A true JP2002153049A (ja) | 2002-05-24 |
JP3732734B2 JP3732734B2 (ja) | 2006-01-11 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016226122A (ja) * | 2015-05-28 | 2016-12-28 | 株式会社富士通ゼネラル | 電源装置 |
JP2021035287A (ja) * | 2019-08-29 | 2021-03-01 | 富士電機株式会社 | スナバ回路および電力変換装置 |
-
2000
- 2000-11-09 JP JP2000341348A patent/JP3732734B2/ja not_active Expired - Fee Related
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JP2021035287A (ja) * | 2019-08-29 | 2021-03-01 | 富士電機株式会社 | スナバ回路および電力変換装置 |
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