JP2002151431A - Method of forming extremely shallow pn junction in semiconductor substrate - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method of forming an extremely shallow junction which allows no damage on the surface of an electrode due to laser irradiation and also allows an easy control of laser irradiation conditions during annealing, even if excimer laser suitable for annealing is used and metal such as Al which has a low melting point than that of a substrate material, and has a small specific resistance is used when forming a pn junction in a shallow region of a substrate which has a large light absorption factor for short wavelengths. SOLUTION: An acceleration voltage is selected, and impurity ions are implanted in a depth of 40 nm or lower into an impurity doping region (4 and 5) on a semiconductor substrate (1) by ion implantation. Thereafter, on the surfaces of the electrodes (7) preliminarily formed on the semiconductor substrate, a reflection film (9) for reflecting ultraviolet light having a wavelength of 300 nm or shorter is formed. Then, by radiating laser light having a wavelength of 300 nm or shorter on the impurity doping region (4 and 5) to recrystallize the impurity doping region (4 and 5) and electrically activate the impurities. In the laser radiation process, laser beams are reflected on the surfaces of the electrodes and are not absorbed by the electrodes, resulting in preventing the damage of the surfaces of the electrodes and causing no change in electric characteristics.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ｐ型半導体及びｎ型半
導体などのｐｎ接合深さが４０ｎｍ以下となる極めて浅
い接合の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a very shallow junction of a p-type semiconductor or an n-type semiconductor having a pn junction depth of 40 nm or less.

【０００２】[0002]

【従来の技術】近年の半導体装置における大容量化は著
しい。これは、リソグラフィ技術等の平面的な微細加工
技術の進歩に負うところが大きい。しかし、大容量化を
実現するには、平面的な微細加工技術とともに、比例縮
小則に従った浅い深さで接合を形成することが望まし
い。この接合深さが浅く形成できれば、短チャネル効果
も抑制できるため望ましいが、同時に抵抗は大きくなり
高速化の妨げとなる。従って、極めて浅い接合の形成技
術では、接合を浅く形成すると同時に、抵抗を小さくす
る必要がある。こうした要求を満足しようとする、例え
ば特開昭５７−３４３３２号公報や特開平３−１６３８
２２号公報等に開示されたような浅い接合の形成技術が
提案されている。2. Description of the Related Art In recent years, the capacity of semiconductor devices has been significantly increased. This largely depends on the progress of planar fine processing technology such as lithography technology. However, in order to realize a large capacity, it is desirable to form a junction with a shallow depth according to the proportional reduction rule together with a planar fine processing technique. If this junction depth can be formed shallow, the short channel effect can be suppressed, which is desirable. However, at the same time, the resistance is increased, which hinders an increase in speed. Therefore, in the technology for forming a very shallow junction, it is necessary to form the junction shallowly and at the same time, to reduce the resistance. In order to satisfy such demands, for example, Japanese Patent Application Laid-Open No. 57-34332 and Japanese Patent Application Laid-Open
A technique for forming a shallow junction as disclosed in Japanese Patent Application Publication No. 22-222 or the like has been proposed.

【０００３】特開昭５７−３４３３２号公報によると、
シリコン基板に酸素、窒素、炭素などの電気的不活性不
純物イオン所望の浅い接合直下の深さ方向位置に加速電
圧を選択して高濃度イオン注入し、熱工程による拡散の
少ない絶縁層を形成する。この絶縁層を形成したのち、
通常の半導体製造工程に準拠して、イオン注入法により
活性不純物イオンを注入し、所定の高温熱処理工程を経
てソース、ドレインを形成する。この熱処理としては、
電子ビーム又はレーザビームのウェハ照射により行って
もよい。このレーザビームに関する具体的な記載はな
い。According to Japanese Patent Laid-Open Publication No. 57-34332,
Electrically inactive impurity ions of oxygen, nitrogen, carbon, etc., are implanted into a silicon substrate at a depth position directly below a desired shallow junction by selecting an accelerating voltage and implanting high-concentration ions to form an insulating layer with less diffusion due to a thermal process. . After forming this insulating layer,
Active impurity ions are implanted by an ion implantation method according to a normal semiconductor manufacturing process, and a source and a drain are formed through a predetermined high-temperature heat treatment process. As this heat treatment,
The irradiation may be performed by irradiating the wafer with an electron beam or a laser beam. There is no specific description about this laser beam.

【０００４】具体的には、シリコン基板に１２０ＫｅＶ
の加速電圧をもって５×１０¹⁷〜１×１０¹⁸／ｃｍ² の
ドーズ量の電気的不活性原子である窒素を、深さがほぼ
０．２μｍの領域にイオン注入する。次いで、ソース、
ドレインヘイオン注入法によりｐチャネルトランジスタ
を形成するにはボロンを、ｎチャネルトランジスタを形
成するには燐あるいは砒素をイオン注入したのち、８５
０〜１１５０℃の高温熱処理を行い、窒素イオン注入時
及び不純物イオン注入時にシリコン基板に生じた欠陥の
回復と注入不純物の電気的活性化を行うことを開示して
いる。[0004] Specifically, a silicon substrate has a thickness of 120 KeV.
Nitrogen acceleration voltage is electrically inactive atoms ^{5 × 10 17 ~1 × 10 18} / cm 2 dose with a depth is ion-implanted approximately 0.2μm region. Then the sauce,
Boron is implanted to form a p-channel transistor by ion implantation, and phosphorus or arsenic is implanted to form an n-channel transistor.
It discloses that a high-temperature heat treatment at 0 to 1150 ° C. is performed to recover defects generated in a silicon substrate during nitrogen ion implantation and impurity ion implantation and to electrically activate implanted impurities.

【０００５】この方法により、従来法では困難であった
極めて浅い０．２μｍの接合形成が可能となった。また
窒素イオン注入時の加速電圧を下げることにより、更に
浅い接合形成も可能であるため、拡散層と基板間の電気
容量が抵減でき、半導体装置の高速化が可能となるばか
りでなく、深い領域でのパンチスルーが防止できる。According to this method, it is possible to form an extremely shallow 0.2 μm junction, which was difficult with the conventional method. Also, by lowering the acceleration voltage at the time of nitrogen ion implantation, a shallower junction can be formed, so that the electric capacity between the diffusion layer and the substrate can be reduced, so that not only the speed of the semiconductor device can be increased but also the depth of the semiconductor device can be increased. Punch through in the region can be prevented.

【０００６】一方、上記特開平３−１６３８２２号公報
では、砒素（Ａｓ）のようなｎ型の不純物に比べて拡散
定数が大きいＢやBF₂ のようなｐ型の不純物を注入し
て、０．３５μｍ以下の短チャネルＭＯＳＦＥＴのよう
な浅い接合を形成しようとする場合に、不純物注入領域
の電気的活性化をはかるために必要なパワーを有するラ
ンプアニールによっても、拡散を避けるため２秒程度の
短時間の処理しかできず、再結晶化や活性化のために必
要なエネルギーが投入できず、アニーリングの安定性に
欠けるおそれが多い。On the other hand, in the above Japanese Patent 3-163822 discloses, by implanting p-type impurities such as n-type diffusion constant than the impurities of large B or BF _2, such as arsenic (As), 0 When a shallow junction such as a short channel MOSFET of .35 μm or less is to be formed, even if lamp annealing having the power necessary to electrically activate the impurity-implanted region is used, it takes about 2 seconds to avoid diffusion. Since only short-time treatment can be performed, energy required for recrystallization and activation cannot be input, and annealing stability is likely to be lacking.

【０００７】また、不純物イオンの注入後に、例えばＮ
ｄ一ＹＡＧレーザや、ＸｅＣ１のエキシマレーザのよう
な短波長のパルスレーザを用いてイオン注入による欠陥
の除去と不純物領域の電気的活性化をはかるためアニー
リングする場合には、半導体基板を溶融させてしまい、
特に浅い接合では液相から固相に変化するとき欠陥が発
生しやすく、表面の平坦化も損なわれてしまうおそれが
あった。After the implantation of impurity ions, for example, N
In the case of annealing using a short-wavelength pulse laser such as a d-YAG laser or an XeC1 excimer laser to remove defects by ion implantation and electrically activate impurity regions, the semiconductor substrate is melted. Sisters,
In particular, in a shallow junction, when the phase changes from a liquid phase to a solid phase, defects are likely to occur, and the flatness of the surface may be impaired.

【０００８】これらの点を改善すべく、半導体基板上に
不純物イオンをイオン注入し、その後５５０〜６００℃
の低温度で熱処理してイオン注入による欠陥を回復させ
たのちに、回復した領域の融点以内の高温度でエキシマ
レーザ照射を行って不純物注入領域の活性化をはかる試
みがなされている。エキシマレーザの照射による半導体
基板中への熱の分布は高々４００Å程度であるから、高
濃度であって欠陥が少なくかつ極めて浅い接合形成がで
き、またレーザ照射のパワーが溶融温度以内であるから
表面の平坦性が保持される。このときのレーザ照射のパ
ワーは、再結晶化した不純物注入領域の融点である１４
１０℃以内に設定している。予め低温度でアニーリング
を行い不純物領域を再結晶化しているため高融点とな
り、アニール条件が緩和されて、溶融しない温度でアニ
ーリングできるため、表面の平坦性が保障される。In order to improve these points, impurity ions are implanted into the semiconductor substrate, and then the impurity ions are implanted at 550 to 600 ° C.
Attempts have been made to recover the defects caused by ion implantation by heat treatment at a low temperature, and then to perform excimer laser irradiation at a high temperature within the melting point of the recovered region to activate the impurity implanted region. The distribution of heat in the semiconductor substrate by excimer laser irradiation is at most about 400 ° C, so that high density, few defects and extremely shallow junctions can be formed. Is maintained flat. The power of the laser irradiation at this time is the melting point of the recrystallized impurity implantation region.
It is set within 10 ° C. Since the impurity region is re-crystallized by annealing at a low temperature in advance, the melting point becomes high, the annealing conditions are relaxed, and the annealing can be performed at a temperature at which the melting does not occur, and the surface flatness is ensured.

【０００９】ところで、上述のアニーリング時における
レーザ照射による投入パワーは極めて高い。他方で、従
来からゲート電極にはシリコン絶縁膜との界面安定性に
優れたポリシリコンが広く使われてきたが、低電力化を
実現して消費電力を抑えるため、シリコン基板の融点を
上回る融点を有する高融点金属又は準金属シリサイド
（TiSi_2,WSi₂,MoSi₂,CoSi₂など) の導入による低抵抗化
が図られてきている。しかしながら、こうした高融点の
金属又は準金属シリサイドの比抵抗は、ＣｕやＡｌと比
較すると、１３〜１３０×１０^-6Ωｃｍと相変わらず大
きいため、最近では比抵抗の小さいＣｕやＡｌを導入し
ようとしている。By the way, the input power by laser irradiation during the above-mentioned annealing is extremely high. On the other hand, conventionally, polysilicon having excellent interface stability with the silicon insulating film has been widely used for the gate electrode. However, in order to realize low power consumption and suppress power consumption, the melting point exceeds the melting point of the silicon substrate. low resistance have been achieved by the introduction of a refractory metal or quasi-metal silicide (such as _{TiSi 2, WSi 2, MoSi 2} , CoSi 2) has a. However, since the specific resistance of such a high melting point metal or quasi-metal silicide is still as large as 13 to 130 × 10 ⁻⁶ Ωcm as compared with Cu or Al, Cu or Al having a low specific resistance has been recently introduced. .

【００１０】また、更にゲート絶縁膜に高誘電体薄膜を
使用するようになると、ゲート電極の空乏化が無視でき
なくなる。このためゲート電極にメタルを使用するが、
ｐ型，ｎ型で別々の仕事関数をもった２種類のメタルを
使用することが不可欠となる。この２種類のメタルは当
然融点などの物性値が異なる。Further, when a high dielectric thin film is used for the gate insulating film, depletion of the gate electrode cannot be ignored. For this reason, metal is used for the gate electrode,
It is essential to use two types of metal having different work functions for p-type and n-type. Naturally, these two types of metals have different physical properties such as melting points.

【００１１】[0011]

【発明が解決しようとする課題】しかして、上記特開昭
５７−３４３３２号公報によれば、不純物注入領域に不
純物を投入したのちの加熱処理（アニーリング）をレー
ザ照射により行うとの開示はあるものの、レーザの種類
や照射条件が全く開示されておらず、仮にアニーリング
を一般のレーザ照射により行おうとすると、基板表面を
溶融変形させるか、或いはアニーリング不良を招きかね
ない。However, according to the above-mentioned Japanese Patent Application Laid-Open No. 57-34332, there is a disclosure that heat treatment (annealing) after doping an impurity into an impurity implantation region is performed by laser irradiation. However, the type and irradiation conditions of the laser are not disclosed at all, and if annealing is performed by general laser irradiation, the substrate surface may be melted or deformed, or annealing failure may be caused.

【００１２】一方、上記特開平３−１６３８２２号公報
によると、レーザ照射による高温下のアニーリングによ
る基板表面の溶融変形を避けると共にアニール時間を短
くすることを目的として、不純物イオンの注入後に５５
０〜６００℃の低温度でアニーリングを行ったのち、改
めてエキシマレーザをシリコンの融点である１４１０℃
以内の高温度で照射して欠陥の少ない浅い接合を形成し
ようとするものである。On the other hand, according to the above-mentioned Japanese Patent Application Laid-Open No. 3-163822, the purpose of avoiding melting deformation of the substrate surface due to annealing at a high temperature by laser irradiation and shortening the annealing time is to reduce the annealing time after the implantation of impurity ions.
After annealing at a low temperature of 0 to 600 ° C., the excimer laser was renewed at 1410 ° C. which is the melting point of silicon.
Irradiation at a high temperature within the range is intended to form a shallow junction with few defects.

【００１３】このように、通常の加熱手段による低温下
とエキシマレーザの照射による高温下での２段アニーリ
ングにより、基板のレーザ照射領域の溶融変形をもたら
すことなく、短時間でアニーリングが可能となる。As described above, the two-step annealing at a low temperature by the ordinary heating means and at a high temperature by the irradiation of the excimer laser makes it possible to anneal in a short time without causing melting deformation of the laser irradiation area of the substrate. .

【００１４】ところで、ゲート電極は、ラインルールが
短くなるに従い、薄膜化が進んでいる。ゲート絶縁膜の
薄膜化は、従来使用されてきたポリシリコンゲートのゲ
ート電圧印加による空乏層の存在が大きな問題になるこ
とを意味する。今までは、空乏層があってもゲート絶縁
膜厚さ（ＳｉＯ₂ 換算膜厚）が厚い場合には問題になら
なかったが、ゲート絶縁膜の厚さが薄くなると問題にな
ってくる。By the way, the gate electrode is becoming thinner as the line rule becomes shorter. The thinning of the gate insulating film means that the existence of a depletion layer due to the application of a gate voltage to a conventionally used polysilicon gate becomes a serious problem. Until now, even if there was a depletion layer, there was no problem when the gate insulating film thickness (SiO ₂ equivalent film thickness) was large, but it became a problem when the gate insulating film was thin.

【００１５】この問題を解決するために、ゲート電極に
金属電極を使用する必要がある。金属電極を使用する
と、ゲート電極が全く空乏化しくなるため、非常に効果
的である。しかしながら、ｎチャンネル型ＭＯＳトラン
ジスタとｐチャンネル型ＭＯＳトランジスタに別々の仕
事関数をもつ金属電極を用意する必要がある。すなわ
ち、ｎチャンネル型ＭＯＳトランジスタとｐチャンネル
型ＭＯＳトランジスタで、異種の金属電極を用意する必
要がある。この異種金属ゲート電極のどちらにもダメー
ジや溶融などが起きない条件を不純物領域のアニール時
に設定する必要がある。In order to solve this problem, it is necessary to use a metal electrode for the gate electrode. The use of a metal electrode is very effective because the gate electrode is completely depleted. However, it is necessary to prepare metal electrodes having different work functions for the n-channel MOS transistor and the p-channel MOS transistor. That is, it is necessary to prepare different types of metal electrodes for the n-channel MOS transistor and the p-channel MOS transistor. It is necessary to set a condition under which neither damage nor melting occurs in either of the dissimilar metal gate electrodes at the time of annealing the impurity region.

【００１６】また、更にメタルゲート電極の場合、２種
類の金属を使用するため、その２種類の金属、或いはそ
れ以上の異なる金属の全てについて適正なエネルギー条
件をもってエキシマレーザによりアニールすることは困
難である。Further, in the case of a metal gate electrode, since two kinds of metals are used, it is difficult to anneal the two kinds of metals or all of the different metals with an excimer laser under appropriate energy conditions. is there.

【００１７】本発明は、かかる課題を解決すべくなされ
たものであり、具体的にはエキシマレーザ照射による高
温アニール下にあっても、シリコンよりも融点の低いＡ
ｌのような金属をゲート電極材料として採用することが
でき、また異種金属ゲート電極の場合でも不純物領域の
アニーリングがゲート電極へのダメージや溶融などなく
行える。すなわち、ゲート電極へのダメージや溶融など
なくできる極浅接合の形成方法を提供することにある。The present invention has been made to solve such a problem. Specifically, even under high-temperature annealing by excimer laser irradiation, A has a lower melting point than silicon.
A metal such as 1 can be used as a gate electrode material, and even in the case of a dissimilar metal gate electrode, annealing of the impurity region can be performed without damaging or melting the gate electrode. That is, an object of the present invention is to provide a method for forming an ultra-shallow junction that can be performed without damaging or melting the gate electrode.

【００１８】[0018]

【課題を解決するための手段及び作用効果】請求項１に
係る発明は、半導体集積回路の浅いｐｎ接合を形成する
方法であって、イオン注入法により半導体基板上の不純
物注入領域に不純物イオンを注入すること、半導体基板
上に予め形成された各種の電極の表面に波長が３００ｎ
ｍ以下の紫外光に対する反射膜を形成すること、及び前
記不純物注入領域に波長が３００ｎｍ以下のレーザ光を
照射して、同注入領域の再結晶化及び不純物の電気的活
性化を行うことを備えてなることを特徴とする半導体基
板に対する極浅ｐｎ接合の形成方法にある。The invention according to claim 1 is a method for forming a shallow pn junction of a semiconductor integrated circuit, wherein impurity ions are implanted into an impurity implantation region on a semiconductor substrate by an ion implantation method. Injecting, a wavelength of 300 n is applied to the surface of various electrodes previously formed on the semiconductor substrate.
forming a reflective film for ultraviolet light of m or less, and irradiating the impurity-implanted region with a laser beam having a wavelength of 300 nm or less to perform recrystallization of the implanted region and electrical activation of impurities. A method for forming an ultra-shallow pn junction with a semiconductor substrate, characterized in that:

【００１９】本発明にあっては、電気的に活性な不純物
が基板の不純物注入領域にイオン注入法により注入され
るとき生じる同領域内の結晶の損傷を再結晶化すると共
に、不純物の拡散を可能な限り少なくしながら不純物を
電気的に活性化させるために、波長が３００ｎｍ以下の
レーザ光を照射して加熱処理、いわゆるアニーリングを
行っている。このアニーリングにあたって、レーザ光の
照射により基板に損傷を与えない場合であっても、各種
電極の材質によっては、前記レーザ照射時の基板表面に
投入されるエネルギー密度の値により表面が荒れたり、
変形することがある。According to the present invention, damage to crystals in an electrically active impurity when the electrically active impurity is implanted into the impurity implanted region of the substrate by ion implantation is recrystallized, and diffusion of the impurity is suppressed. In order to electrically activate the impurities while minimizing the amount of impurities, heat treatment, that is, annealing, is performed by irradiating laser light having a wavelength of 300 nm or less. In this annealing, even if the substrate is not damaged by the irradiation of the laser beam, depending on the material of the various electrodes, the surface is roughened by the value of the energy density applied to the substrate surface during the laser irradiation,
May be deformed.

【００２０】例えば、次世代の電極材料として期待のか
かるＡｌなどの金属は、シリコンの融点よりも低いた
め、前記アニーリング時に必要な投入エネルギー密度の
レーザ照射により電極表面が荒れたり溶融変形する。For example, a metal such as Al, which is expected as a next-generation electrode material, is lower than the melting point of silicon, so that the surface of the electrode is roughened or melted and deformed by laser irradiation with a required energy density during the annealing.

【００２１】本発明によれば、上述のごとく電極表面に
波長が３００ｎｍ以下の紫外光に対する反射膜を形成し
ているため、例えば波長が３００ｎｍ以下のレーザ光を
照射しても電極表面の反射膜にて反射し、電極には吸収
されず、電極表面が荒れたり溶融変形したりすることが
なく、電気的特性が変化することもない。According to the present invention, as described above, the reflection film for ultraviolet light having a wavelength of 300 nm or less is formed on the electrode surface. And is not absorbed by the electrode, the electrode surface is not roughened or melted and the electrical characteristics are not changed.

【００２２】請求項２に係る発明は、前記ゲート電極を
金属膜により形成することを特徴としている。この金属
材料としては、前記Ａｌ、Ｐｔなどを挙げることができ
る。かかる比抵抗値の小さく、且つ融点も低い金属を上
記電極に適用しても、アニーリング時の高熱に耐え得る
ため、ゲート電極の空乏化をなくすことができる。The invention according to claim 2 is characterized in that the gate electrode is formed of a metal film. Examples of the metal material include Al and Pt. Even if such a metal having a small specific resistance value and a low melting point is applied to the above-mentioned electrode, it can withstand high heat during annealing, so that depletion of the gate electrode can be eliminated.

【００２３】[0023]

【発明の実施の形態】以下、本発明の好適な実施形態を
図面を参照しながら具体的に説明する。図１は、本発明
の第１実施形態を示している。この実施形態では、ｎチ
ャネル型ＭＯＳトランジスタと、その負荷抵抗としてｐ
チャネル型ＭＯＳトランジスタとからなる短チャネルＣ
ＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）を製造するとき
の、各トランジスタのソース領域とドレイン領域の極浅
接合を形成する場合を例示している。なお、本発明はＭ
ＯＳトランジスタに限らずバイポーラトランジスタの接
合形成にも当然に適用が可能である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the drawings. FIG. 1 shows a first embodiment of the present invention. In this embodiment, an n-channel MOS transistor and a load resistance
Short channel C composed of channel type MOS transistor
In the case of manufacturing a MOSFET (complementary MOSFET), a case where an extremely shallow junction between a source region and a drain region of each transistor is formed is illustrated. Note that the present invention uses M
Naturally, the present invention can be applied not only to the OS transistor but also to the formation of a junction of a bipolar transistor.

【００２４】本発明によれば、例えばＳｉＯ₂ のごとき
絶縁膜を介して予め形成されたゲート電極７を挟んだソ
ース領域４及びドレイン領域５には、通常のイオン注入
法により電気的活性不純物イオンが４０ｎｍ以内の深さ
に注入されている。ここで、フォトレジストが塗布さ
れ、ゲート電極７を除いた部分が露光されたのち、ゲー
ト電極７の表面に塗布されたレジストが除去される。次
いで、ＭＢＥ法（分子線エピタキシャル成長法）やＭＯ
ＣＶＤ法（有機金属気相エピタキシャル成長法）などの
成膜技術により、ゲート電極７の表面に誘電体多層膜９
が形成される。この誘電体多層膜９は、後のアニーリン
グ処理時において照射されるエキシマレーザのビームを
反射させるか、或いは反射を増加させる機能を有すると
共に電気的絶縁性を備えており、ＴｉＯ₂ などの誘電体
が材料として用いられる。According to the present invention, the source region 4 and the drain region 5 sandwiching the gate electrode 7 formed in advance via an insulating film such as SiO ₂ are electrically active impurity ions Is implanted to a depth within 40 nm. Here, after a photoresist is applied and a portion excluding the gate electrode 7 is exposed, the resist applied to the surface of the gate electrode 7 is removed. Next, MBE (molecular beam epitaxial growth) or MO
The dielectric multilayer film 9 is formed on the surface of the gate electrode 7 by a film forming technique such as a CVD method (metalorganic vapor phase epitaxial growth method).
Is formed. Or the dielectric multi-layer film 9 reflects the beam of the excimer laser irradiated during annealing after, or reflection comprises an electrically insulating and has a function of increasing, dielectric such as TiO ₂ Is used as a material.

【００２５】以下、短チャネルＣＭＯＳＦＥＴ（相補型
ＭＯＳＦＥＴ）のソース／ドレイン領域の極浅接合を形
成するときの、本実施形態を図１に基づいて具体的に説
明する。ｎ型シリコン基板１のｎ型チャネルトランジス
タ形成領域に、予めｐ型拡散層１３を深く形成する。こ
のときのｐ型拡散層１３の形成は、加速電圧を選択し
て、通常のイオン注入法によりｎ型不純物であるＰ
（燐）イオンが注入される。次いで、図１（ａ）に示す
ように、ｎ型チャネルトランジスタ形成領域の前記ｐ型
拡散層１３の中央部表面に絶縁膜１０を介してＡｌなど
の金属材料からなるゲート電極７ａを形成するととも
に、ｐ型チャネルトランジスタ形成領域の中央部表面に
絶縁膜１０を介して、例えばＰｔなどの異なる金属材料
からなるゲート電極７ｂを形成する。The present embodiment when forming an extremely shallow junction between the source / drain regions of a short-channel CMOSFET (complementary MOSFET) will be specifically described below with reference to FIG. A p-type diffusion layer 13 is formed deep in advance in an n-type channel transistor formation region of an n-type silicon substrate 1. At this time, the p-type diffusion layer 13 is formed by selecting an accelerating voltage, and performing P-type impurity, which is an n-type
(Phosphorus) ions are implanted. Then, as shown in FIG. 1A, a gate electrode 7a made of a metal material such as Al is formed on the surface of the central portion of the p-type diffusion layer 13 in the n-type channel transistor formation region via an insulating film 10. A gate electrode 7b made of a different metal material such as Pt is formed on the surface of the central portion of the p-type channel transistor formation region with the insulating film 10 interposed therebetween.

【００２６】異種金属からなるゲート電極７ａ，７ｂを
形成したのち、同図（ｂ）に示すように、ｐ型チャネル
トランジスタ形成領域のゲート７ｂを挟んだソース領域
４ｂ及びドレイン領域５ｂに、イオン注入法によりＢ
（ホウ素）イオンを２０ｎｍ以内の深さに注入する。ま
た、ｎ型チャネルトランジスタ形成領域には、先に形成
されたｐ型拡散層のゲート電極７ａを挟んだソース領域
４ａ及びドレイン領域５ａの深さ２０ｎｍ以内に、それ
ぞれイオン注入法により砒素イオンが、上述の第１実施
形態と同様に注入される。このときのイオン注入深さは
加速電圧の選択により決まり、本実施形態では１２〜１
７ｋｅＶの加速電圧を選択した。After the gate electrodes 7a and 7b made of dissimilar metals are formed, as shown in FIG. 2B, ion implantation is performed on the source region 4b and the drain region 5b across the gate 7b of the p-type channel transistor formation region. By law B
(Boron) ions are implanted to a depth within 20 nm. In the n-type channel transistor formation region, arsenic ions were respectively implanted by ion implantation within a depth of 20 nm of the source region 4a and the drain region 5a sandwiching the gate electrode 7a of the p-type diffusion layer formed earlier. Injection is performed in the same manner as in the first embodiment. At this time, the ion implantation depth is determined by the selection of the acceleration voltage.
An acceleration voltage of 7 keV was selected.

【００２７】これらのイオン注入が終了した時点で、同
図（ｂ）に示すようにｐ型及びｎ型チャネルトランジス
タ形成領域にフォトレジスト８が塗布される。フォトレ
ジスト８が塗布されたのち、ベーキング等がなされてか
ら、前記各ゲート電極７ａ，７ｂの表面のレジスト以外
のレジスト部分が露光される。次いで、各ゲート電極７
ａ，７ｂの表面のレジストを除去して、その各ゲート電
極７ａ，７ｂの表面に、上述の成膜技術により上記誘電
体多層膜９が成膜されてから、同図（ｃ）に示すように
残るレジストの全てが除去される。When these ion implantations are completed, a photoresist 8 is applied to the p-type and n-type channel transistor formation regions as shown in FIG. After the photoresist 8 is applied, baking or the like is performed, and then the resist portions other than the resist on the surfaces of the gate electrodes 7a and 7b are exposed. Next, each gate electrode 7
After the resist on the surfaces of the gate electrodes 7a and 7b is removed and the dielectric multilayer film 9 is formed on the surfaces of the gate electrodes 7a and 7b by the above-described film forming technique, as shown in FIG. All of the remaining resist is removed.

【００２８】本実施形態にあっては、各ゲート電極７
ａ，７ｂの上面に誘電体多層膜９が成膜されると、上述
の特開平３−１６３８２２号公報に開示されたアニーリ
ング処理と同様に、予め５５０〜６００℃の低温度でア
ニーリングを行ったのち、同図（ｄ）に示すようにエキ
シマレーザをシリコンの融点である１４１０℃以内の高
温度で照射する。しかして、この際のレーザ照射は、レ
ーザの安定性から１Ｊ／ｃｍ² のエネルギー密度をもっ
てなされる。In this embodiment, each gate electrode 7
When the dielectric multilayer film 9 is formed on the upper surfaces of the layers a and 7b, annealing is performed in advance at a low temperature of 550 to 600 ° C. in the same manner as the annealing treatment disclosed in the above-mentioned JP-A-3-163822. Thereafter, as shown in FIG. 4D, an excimer laser is irradiated at a high temperature within 1410 ° C., which is the melting point of silicon. The laser irradiation at this time is performed with an energy density of 1 J / cm ² due to the stability of the laser.

【００２９】このとき、電極材料として、例えばＡｌが
使われたとすると、ＫｒＦエキシマレーザで１Ｊ／ｃｍ
² 以上のエネルギー密度をもって照射した場合には、電
極表面が荒れたり、損傷を受ける。しかるに、本実施形
態によれば、各ゲート電極７ａ，７ｂの表面を誘電体多
層膜９により被覆しているため、その表面で反射してゲ
ート電極７ａ，７ｂに損傷を与えることがなく、ソース
領域４ａ，４ｂ及びドレイン領域５ａ，５ｂの不純物に
対する活性化を十分に行うことができるようになる。さ
らに、本実施形態において、ゲート電極７ａの電極材料
として、Ａｌの他に、Ｚｒ，Ｔｉ，Ｔａ，Ｍｏなどを用
いてもよい。また、ゲート電極７ｂの電極材料として、
Ｐｔの他に、Ｎｉ，Ｉｒ，Ｍｏ₂ Ｎ，ＴａＮなどを用い
てもよい。At this time, assuming that, for example, Al is used as an electrode material, a KrF excimer laser emits 1 J / cm.
^When irradiation is performed with an energy density of ² or more, the electrode surface is roughened or damaged. However, according to the present embodiment, since the surfaces of the gate electrodes 7a and 7b are covered with the dielectric multilayer film 9, the gate electrodes 7a and 7b are not reflected by the surfaces and do not damage the gate electrodes 7a and 7b. The regions 4a and 4b and the drain regions 5a and 5b can be sufficiently activated with respect to impurities. Further, in the present embodiment, Zr, Ti, Ta, Mo, or the like may be used in addition to Al as the electrode material of the gate electrode 7a. Further, as an electrode material of the gate electrode 7b,
In addition to Pt, Ni, Ir, Mo ₂ N, TaN or the like may be used.

【００３０】このように、本発明によれば、電気的に活
性な不純物がシリコン基板１のソース領域４及びドレイ
ン領域５に注入されたのちの不純物領域の再生と電気的
に活性な不純物の活性化のためのアニーリング処理をす
るにあたり、エキシマレーザによる不純物の活性化のた
めのエネルギー条件を設定しやすくするとともに、その
制御を容易にするものである。As described above, according to the present invention, the regeneration of the impurity region and the activation of the electrically active impurity after the electrically active impurity is injected into the source region 4 and the drain region 5 of the silicon substrate 1 are performed. When performing an annealing process for activation, an energy condition for activating an impurity by an excimer laser can be easily set and its control can be easily performed.

【００３１】図２は本発明方法の第２実施形態に適用さ
れる好適な極浅接合時のアニーリング装置の概略構成を
示している。同図において、符号１は単結晶ｐ型シリコ
ン基板を示し、このシリコン基板１はホットプレート等
の通常の加熱手段を備えた基板加熱台２に載置される。
シリコン基板１の上方には図示せぬエキシマレーザ装置
が設置されている。FIG. 2 shows a schematic configuration of an annealing apparatus suitable for a very shallow junction applied to the second embodiment of the method of the present invention. In FIG. 1, reference numeral 1 denotes a single crystal p-type silicon substrate, and the silicon substrate 1 is placed on a substrate heating table 2 provided with a normal heating means such as a hot plate.
An excimer laser device (not shown) is provided above the silicon substrate 1.

【００３２】シリコン基板１のソース領域４とドレイン
領域５には、加速電圧を選択して、通常のイオン注入法
によりｎ型不純物であるＰ（燐）イオンが注入される。
このときのイオン注入深さは加速電圧の選択により決ま
り、本実施形態では０．５ｋｅＶの加速電圧を選択し、
１×１０¹⁵／ｃｍ² 程度のＰイオンを２０ｎｍの深さに
わたって注入した。また、ゲート電極７の表面には本発
明の特徴部の一部を構成する上述の成膜技術を使って誘
電体多層膜９が形成されている。P (phosphorus) ions, which are n-type impurities, are implanted into the source region 4 and the drain region 5 of the silicon substrate 1 by selecting an accelerating voltage by a usual ion implantation method.
The ion implantation depth at this time is determined by the selection of the acceleration voltage. In the present embodiment, an acceleration voltage of 0.5 keV is selected.
P ions of about 1 × 10 ¹⁵ / cm ² were implanted over a depth of 20 nm. Further, a dielectric multilayer film 9 is formed on the surface of the gate electrode 7 by using the above-described film forming technique which constitutes a part of the characteristic portion of the present invention.

【００３３】前記イオン注入を終えたシリコン基板１を
基板加熱台２に載置して、イオン注入過程においてシリ
コン結晶に損傷を受けたソース領域４とドレイン領域５
の再結晶化のために、先ず基板加熱台２を昇温させてシ
リコン基板１を５５０℃程度の低温度となるまで加熱す
る。この５５０℃の温度は、シリコン基板１に対して不
純物が拡散しない程度の温度である。The silicon substrate 1 on which the ion implantation has been completed is placed on a substrate heating table 2, and the source region 4 and the drain region 5 damaged by the silicon crystal during the ion implantation process.
In order to recrystallize, the substrate heating table 2 is first heated to heat the silicon substrate 1 to a low temperature of about 550 ° C. This temperature of 550 ° C. is a temperature at which impurities do not diffuse into the silicon substrate 1.

【００３４】シリコン基板１が５５０℃程度に昇温した
のちも、基板加熱台２の加熱温度を制御して、５５０℃
程度に維持させる。この状態で、例えばＫｒＦエキシマ
レーザ装置３を駆動してソース領域４及びドレイン領域
５を一括照射する。このときのレーザビームの波長は３
００ｎｍ以下に設定され、パルス幅は２０ｎｓ、エネル
ギー密度を０．５Ｊ／ｃｍ² とした。かかる照射条件
で、ソース領域４及びドレイン領域５に対する照射時間
を１０ｎｓ、２０ｎｓ及び３０ｎｓと３通りに変更させ
たところ、１パルス幅と同一の２０ｎｓという極めて短
い時間であっても、各領域４，５に要求される再結晶化
と不純物の電気的活性化が得られ、満足できる結果であ
ることが判明した。After the temperature of the silicon substrate 1 is raised to about 550 ° C., the heating temperature of the substrate
To a degree. In this state, for example, the KrF excimer laser device 3 is driven to irradiate the source region 4 and the drain region 5 collectively. The wavelength of the laser beam at this time is 3
The pulse width was set to 00 nm or less, the pulse width was set to 20 ns, and the energy density was set to 0.5 J / cm ² . Under these irradiation conditions, the irradiation time for the source region 4 and the drain region 5 was changed in three ways: 10 ns, 20 ns, and 30 ns. 5, the recrystallization and the electrical activation of the impurities required were obtained, and it was found that the results were satisfactory.

【００３５】このような短時間にて、デバイスとして要
求される電気的特性が得られる理由は、本発明の特徴部
の一部を構成するアニーリング処理に、通常の外部加熱
とエキシマレーザの照射による加熱との併用を採用した
ことによる。つまり、ソース領域４とドレイン領域５と
を、不純物の電気的活性化及びイオン注入時に受けた損
傷の回復に必要な熱量に容易に到達すべく、シリコン基
板１を前述の不純物が拡散しない程度の温度である５５
０℃程度の低温まで予め昇温させておく。その昇温状態
を維持して、光吸収係数の高い短波長からなるエキシマ
レーザを照射することにより、ソース領域４及びドレイ
ン領域５内に対する必要とするレーザビームによる加熱
エネルギーの供給量を極めて少なくすることを可能にす
る。その結果、より短い時間でアニーリングを完了させ
ることができる。The reason why the electrical characteristics required as a device can be obtained in such a short time is that the annealing process which constitutes a part of the feature of the present invention is performed by ordinary external heating and irradiation with an excimer laser. This is due to the adoption of a combination with heating. In other words, the source region 4 and the drain region 5 easily reach the amount of heat required for electrical activation of impurities and recovery from damage caused during ion implantation. 55 which is the temperature
The temperature is raised in advance to a low temperature of about 0 ° C. By irradiating an excimer laser having a short wavelength with a high light absorption coefficient while maintaining the temperature rising state, the supply amount of the required heating energy by the laser beam to the inside of the source region 4 and the drain region 5 is extremely reduced. Make it possible. As a result, annealing can be completed in a shorter time.

【００３６】ここで、エキシマレーザのパルス幅及びエ
ネルギー密度は、基板の材質、基板に導入される不純物
の種類及びレーザビームの波長により選択されるもので
あって、前記数値に限定されるものではないが、いずれ
の場合にもゲート電極７の表面に誘電体多層膜９が形成
されているため、エキシマレーザ照射による同ゲート電
極７の表面が荒れたり、損傷を受けることがない。Here, the pulse width and the energy density of the excimer laser are selected according to the material of the substrate, the type of the impurity introduced into the substrate and the wavelength of the laser beam, and are not limited to the above values. However, in any case, since the dielectric multilayer film 9 is formed on the surface of the gate electrode 7, the surface of the gate electrode 7 is not roughened or damaged by excimer laser irradiation.

【００３７】図３は、前述の第２実施形態の第１変形例
を示しており、上記第１実施形態における基板加熱台２
に代えて、ハロゲンランプ等からなる加熱源６が設置さ
れている。また、図４はその第２変形例を示しており、
第２実施形態における基板加熱台２と第１変形例におけ
る加熱源６とを併用している。FIG. 3 shows a first modification of the above-described second embodiment.
, A heating source 6 composed of a halogen lamp or the like is provided. FIG. 4 shows a second modified example thereof.
The substrate heating table 2 in the second embodiment and the heating source 6 in the first modification are used in combination.

【００３８】第１変形例によれば、加熱源６による加熱
速度が速く、しかもシリコン基板１の表面から加熱する
ため加熱効率が高く、短時間にシリコン基板１の表面を
５５０℃の低温下に置くことが可能となる。また、第３
実施形態では、更にシリコン基板１の裏面からも加熱す
るため、シリコン基板１の全体が素早く５５０℃程度の
低温度まで昇温される。According to the first modification, the heating rate of the heating source 6 is high, and the heating efficiency is high because the heating is performed from the surface of the silicon substrate 1, and the surface of the silicon substrate 1 is kept at a low temperature of 550 ° C. in a short time. Can be placed. Also, the third
In the embodiment, since the back surface of the silicon substrate 1 is further heated, the entire silicon substrate 1 is quickly heated to a low temperature of about 550 ° C.

【００３９】図５は、本発明の第３実施形態を示してい
る。この実施形態によれば、イオン注入法によりシリコ
ン基板１のソース領域４及びドレイン領域５に注入され
る電気的活性不純物１２であるＰイオンの注入深さは、
あまり加速電圧の厳密な制御を要せずに、２０〜４０ｎ
ｍの極浅接合を確実に形成することが可能となる。FIG. 5 shows a third embodiment of the present invention. According to this embodiment, the implantation depth of the P ions, which are the electrically active impurities 12, implanted into the source region 4 and the drain region 5 of the silicon substrate 1 by the ion implantation method is:
20 to 40 n without strict control of acceleration voltage
m can be reliably formed.

【００４０】また、この実施形態にあっても上記第１及
び第２実施形態と同様に、ソース領域４及びドレイン領
域５に不純物イオンが注入されたのちに、Ａｌ材料を使
ったゲート電極７の表面に誘電体多層膜９が形成され
る。更に、アニーリング処理は上記第２実施形態と同様
に、シリコン基板１を拡散を生じない５５０℃程度の低
温度に予め昇温しておき、その温度を維持した状態で、
エキシマレーザ３により短時間でアニーリング処理を完
了させている。Also, in this embodiment, as in the first and second embodiments, after the impurity ions are implanted into the source region 4 and the drain region 5, the gate electrode 7 made of Al material is formed. A dielectric multilayer film 9 is formed on the surface. Further, in the annealing process, as in the second embodiment, the silicon substrate 1 is preliminarily heated to a low temperature of about 550 ° C. at which diffusion does not occur, and the temperature is maintained.
The annealing process is completed in a short time by the excimer laser 3.

【００４１】図５において、シリコン基板１のソース領
域４及びドレイン領域５に、Ｐイオンを注入するに先立
って、先ずＯ（酸素）、Ｎ（窒素）或いは炭素などの電
気的に不活性な不純物イオンをイオン注入する。このと
きの注入深さは、電気的に活性な不純物イオンと同様
に、加速電圧を選択することにより任意に設定できる。
本実施形態では、前記電気的に不活性な不純物イオンを
４０〜７０ｎｍの深さ範囲内に注入する。Referring to FIG. 5, prior to implanting P ions into the source region 4 and the drain region 5 of the silicon substrate 1, first, electrically inactive impurities such as O (oxygen), N (nitrogen) or carbon are used. Ions are implanted. The implantation depth at this time can be arbitrarily set by selecting an acceleration voltage, similarly to the electrically active impurity ions.
In this embodiment, the electrically inactive impurity ions are implanted in a depth range of 40 to 70 nm.

【００４２】こうして、電気的に不活性な不純物イオン
が注入されたのちに、同じくシリコン基板１のソース領
域４及びドレイン領域５に電気的活性不純物１１である
Ｐ（燐）イオンをイオン注入法によって、深さ４０ｎｍ
以下に注入する。この注入が終了すると、上述の第１実
施形態と同様のアニーリング処理を行う。このアニーリ
ング処理により、ソース領域４及びドレイン領域５の表
面から４０ｎｍの深さの間にｐ型領域が形成され、その
下に４０〜６０ｎｍの電気的に不活性な不純物１２とシ
リコンの化合物である絶縁層が形成される。After the electrically inactive impurity ions are thus implanted, P (phosphorus) ions, which are electrically active impurities 11, are similarly implanted into the source region 4 and the drain region 5 of the silicon substrate 1 by ion implantation. , Depth 40nm
Inject below. When this implantation is completed, the same annealing process as in the first embodiment is performed. By this annealing process, a p-type region is formed at a depth of 40 nm from the surface of the source region 4 and the drain region 5, and a 40 to 60 nm electrically inactive impurity 12 and a compound of silicon are formed therebelow. An insulating layer is formed.

【００４３】電気的に不活性な不純物イオンとしてＯイ
オンを注入するときの具体例について述べると、先ずリ
ソグラフィにより素子分離を行ってゲート電極を形成し
たのち、ｎ型のシリコン基板１のソース領域４及びドレ
イン領域５に、Ｏイオンをドーズ量１×１０¹⁸／ｃｍ²
の高濃度で深さ２０〜５０ｎｍの範囲にイオン注入す
る。A specific example in which O ions are implanted as electrically inactive impurity ions will be described. First, after element isolation is performed by lithography to form a gate electrode, the source region 4 of the n-type silicon substrate 1 is formed. And a dose of 1 × 10 ¹⁸ / cm ^{2 in the} drain region 5 with O ions.
Is implanted at a high concentration in the range of 20 to 50 nm in depth.

【００４４】次に、電気的に活性な不純物であるＢ（ホ
ウ素）イオンを加速電圧１５ｋｅＶで深さ２０ｎｍ以内
の範囲に注入する。この注入が終了したのち、第１実施
形態と同様に上記成膜技術を使ってゲート電極７の表面
に誘電体多層膜９を形成する。次いで、シリコン基板１
をランプ加熱により５５０℃程度の低温度に加熱して昇
温させる。シリコン基板１が前記温度に達したところ
で、その温度を維持させながら、エキシマレーザ装置３
を駆動してソース領域４及びドレイン領域５を照射す
る。Next, B (boron) ions, which are electrically active impurities, are implanted at an acceleration voltage of 15 keV into a range within a depth of 20 nm. After the completion of this implantation, a dielectric multilayer film 9 is formed on the surface of the gate electrode 7 by using the above-described film forming technique as in the first embodiment. Next, the silicon substrate 1
Is heated to a low temperature of about 550 ° C. by lamp heating to raise the temperature. When the silicon substrate 1 reaches the temperature, the excimer laser device 3 is maintained while maintaining the temperature.
To irradiate the source region 4 and the drain region 5.

【００４５】このときのエキシマレーザ装置１の照射条
件は、シリコンの光吸収が５０ｎｍ以下の波長をもち、
パルス幅が２０ｎｓ以下のＫｒＦエキシマレーザが使わ
れ、エネルギー密度を０．３〜１Ｊ／ｃｍ² のエネルギ
ー範囲で１パルス幅と同等の２０ｎｓ照射する。このと
きのｐ型領域の深さは２０ｎｍ以下であり、その下層の
Ｓｉ０₂ からなる絶縁層の厚さは３０ｎｍ以下であっ
た。このときのエキシマレーザによる照射時間は極めて
短く、投入エネルギーも小さいため、ソース領域４及び
ドレイン領域５の表面にはアブレーションの痕跡もない
平滑なものであった。At this time, the irradiation conditions of the excimer laser device 1 are such that the light absorption of silicon has a wavelength of 50 nm or less,
A KrF excimer laser having a pulse width of 20 ns or less is used, and irradiation is performed at an energy density of 0.3 to 1 J / cm ² for 20 ns equivalent to one pulse width. At this time, the depth of the p-type region was 20 nm or less, and the thickness of the lower insulating layer made of SiO ₂ was 30 nm or less. At this time, since the irradiation time by the excimer laser was extremely short and the input energy was small, the surfaces of the source region 4 and the drain region 5 were smooth with no trace of ablation.

【００４６】また、この実施形態にあって、エキシマレ
ーザのエネルギー密度を上述のごとく０．３〜１Ｊ／ｃ
ｍ² の広範囲で、ソース領域４、ドレイン領域５及びゲ
ート電極７に向けて照射しても、融点が極めて低いＡｌ
材料からなるゲート電極７の表面には誘電体多層膜９が
形成されているため、その表面で反射し、ゲート電極７
には吸収されない。そのため、ゲート電極７の表面が荒
れたり、或いは溶融変形などが発生せず、製造される半
導体装置の駆動速度はゲート電極７の低抵抗化と極浅接
合とが相まって極めて速くなる。In this embodiment, the energy density of the excimer laser is set to 0.3 to 1 J / c as described above.
Even if irradiation is performed over a wide range of m ² toward the source region 4, the drain region 5 and the gate electrode 7, the melting point of Al is extremely low.
Since the dielectric multilayer film 9 is formed on the surface of the gate electrode 7 made of a material, the dielectric
Is not absorbed. Therefore, the surface of the gate electrode 7 is not roughened or deformed by melting, and the driving speed of the semiconductor device to be manufactured is extremely high due to the low resistance of the gate electrode 7 and the ultra-shallow junction.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例であるイオン注入時とアニ
ーリング処理時の説明図であるFIG. 1 is an explanatory view at the time of ion implantation and at the time of annealing processing according to a first embodiment of the present invention.

【図２】本発明の第２実施例であるアニーリング処理時
の説明図である。FIG. 2 is an explanatory diagram at the time of an annealing process according to a second embodiment of the present invention.

【図３】本発明の第３実施例であるアニーリング処理時
の説明図である。FIG. 3 is an explanatory diagram at the time of an annealing process according to a third embodiment of the present invention.

【図４】本発明の第４実施例であるアニーリング処理時
の説明図である。FIG. 4 is an explanatory diagram at the time of an annealing process according to a fourth embodiment of the present invention.

【図５】本発明の第５実施例であるイオン注入時とアニ
ーリング処理時の説明図である。FIG. 5 is an explanatory view at the time of ion implantation and at the time of annealing processing according to a fifth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ （シリコン）基板 ２ 基板加熱台 ３ エキシマレーザ装置 ４，４ａ，４ｂ ソース領域 ５，５ａ，５ｂ ドレイン領域 ６ 加熱源 ７，７ａ，７ｂ ゲート電極 ８ フォトレジスト ９ 誘電体多層膜 １０ 絶縁膜 １１ 電気的に活性な不純物 １２ 電気的に不活性な不純物 １３ ｐ型拡散層 DESCRIPTION OF SYMBOLS 1 (Silicon) substrate 2 Substrate heating stand 3 Excimer laser device 4, 4a, 4b Source region 5, 5a, 5b Drain region 6 Heat source 7, 7a, 7b Gate electrode 8 Photoresist 9 Dielectric multilayer film 10 Insulating film 11 Electricity Active impurities 12 electrically inactive impurities 13 p-type diffusion layer

フロントページの続き (72)発明者 黒沢 利崇 神奈川県平塚市万田1200 株式会社小松製 作所研究本部内 (72)発明者 楡 孝 神奈川県平塚市万田1200 株式会社小松製 作所研究本部内 Ｆターム(参考） 5F040 DA01 DA13 DB03 DC01 EC08 EC10 EM04 FC11 FC15 FC18 5F048 AC03 BA01 BB10 Continued on the front page (72) Inventor Toshitaka Kurosawa 1200 Manda, Hiratsuka-shi, Kanagawa Prefecture Inside Komatsu Seisakusho Research Center (72) Inventor Nitaka Takashi 1200 Manda, Hiratsuka-shi, Kanagawa Prefecture Komatsu Seisakusho Research Center F Terms (reference) 5F040 DA01 DA13 DB03 DC01 EC08 EC10 EM04 FC11 FC15 FC18 5F048 AC03 BA01 BB10

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 半導体集積回路の浅いｐｎ接合を形成す
る方法であって、 イオン注入法により半導体基板上の不純物注入領域に不
純物イオンを注入すること、 半導体基板上に予め形成された各種の電極の表面に波長
が３００ｎｍ以下の紫外光に対する反射膜を形成するこ
と、 前記不純物注入領域に波長が３００ｎｍ以下のレーザ光
を照射して、同注入領域の再結晶化及び不純物の電気的
活性化を行うこと、とを備えてなることを特徴とする半
導体基板に対する極浅ｐｎ接合の形成方法。1. A method for forming a shallow pn junction of a semiconductor integrated circuit, comprising: implanting impurity ions into an impurity implantation region on a semiconductor substrate by an ion implantation method; Forming a reflective film for ultraviolet light having a wavelength of 300 nm or less on the surface of the substrate; irradiating the impurity-implanted region with laser light having a wavelength of 300 nm or less to recrystallize the implanted region and electrically activate impurities. Performing an ultra-shallow pn junction on a semiconductor substrate. 【請求項２】 前記電極を金属膜により形成することを
特徴とする請求項１記載の極浅ｐｎ接合の形成方法。2. The method according to claim 1, wherein the electrode is formed of a metal film.