JP2002142448A - Boosting circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the boosting circuit of low power consumption for improving element reliability without causing overshoot to set, target potential when a supply voltage abruptly increases when the current load of a pump circuit varies abruptly. SOLUTION: The boosting circuit comprises a boosting clock generation means for generating a boosting clock, the pump circuits 71-7n+1 that are connected in parallel for boosting a supply voltage Vcc by the input of the boosting clock and generating an output voltage VPP, a limiter means 8 for controlling so that the output voltage VPP does not exceed a specific voltage, a current detection means 10 for detecting current flowing through the limiter means 8 and outputting enable signals EN1-ENn to switches 91-9n, and the switches 91-9n for supplying the boosting clock to the pump circuits 7n+1-72.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置や半導体集積回路に備えられる昇圧回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a booster circuit provided in a nonvolatile semiconductor memory device or a semiconductor integrated circuit.

【０００２】[0002]

【従来の技術】近年、不揮発性半導体記憶装置、たとえ
ばフラッシュＥＥＰＲＯＭでは、書込み、消去、及び読
み出し時において、種々の高電圧を供給できるポンプ回
路が広く利用されている。また、フラッシュEEPROM等の
不揮発性半導体記憶装置は情報通信機器やAV機器に内臓
されているが、機器の携帯化に伴い不揮発性半導体記憶
装置の低消費電力化が強く望まれるようになっている。2. Description of the Related Art In recent years, in a nonvolatile semiconductor memory device, for example, a flash EEPROM, a pump circuit capable of supplying various high voltages at the time of writing, erasing, and reading is widely used. In addition, non-volatile semiconductor storage devices such as flash EEPROMs are incorporated in information communication devices and AV devices. However, with the portability of the devices, low power consumption of the non-volatile semiconductor storage devices has been strongly desired. .

【０００３】通常、ポンプ回路の消費電力は不揮発性半
導体記憶装置全体の消費電力の多くの部分を占めるた
め、ポンプ回路の消費電力化を行うことは不揮発性半導
体記憶装置全体の低消費電力化に非常に効果的である。
例えば、特開平９−３０８２２５号公報に示されるよう
に、ポンプ回路の出力電圧を検知して、駆動するポンプ
回路の数を制御することにより、余分なポンプ回路を駆
動することなく、低消費電力化を行っていた。また、別
の低消費電力化を行う方法として、特開平６−９６５９
３号公報に示されるように、リミッターに流れる電流を
検知して、ポンプ回路に供給するクロック信号を制御
し、ポンプ回路の動作及び非動作を切り替える例もあ
る。Normally, the power consumption of the pump circuit occupies a large part of the power consumption of the entire nonvolatile semiconductor memory device. Therefore, reducing the power consumption of the pump circuit reduces the power consumption of the entire nonvolatile semiconductor memory device. Very effective.
For example, as disclosed in JP-A-9-308225, by detecting the output voltage of a pump circuit and controlling the number of pump circuits to be driven, low power consumption can be achieved without driving an extra pump circuit. Was going on. Another method for reducing power consumption is disclosed in Japanese Patent Application Laid-Open No. 6-9659.
As disclosed in Japanese Patent Laid-Open No. 3 (1999) -1995, there is an example in which a current flowing through a limiter is detected, a clock signal supplied to a pump circuit is controlled, and the operation and non-operation of the pump circuit are switched.

【０００４】以下、特開平９−３０８２２５号公報に示
された従来の昇圧回路について図１６を用いて説明す
る。図１６は、従来の昇圧回路の構成を示すブロック図
である。図１６において、１は基準電位発生回路であ
り、昇圧電位VPUMP判定用の基準電位VREF1〜VREFｎ（VR
EF1＜VREF２＜…＜VREFｎ）を生成する。A conventional booster circuit disclosed in Japanese Patent Application Laid-Open No. 9-308225 will be described below with reference to FIG. FIG. 16 is a block diagram showing a configuration of a conventional booster circuit. In FIG. 16, reference numeral 1 denotes a reference potential generation circuit, and reference potentials VREF1-VREFn (VR
EF1 <VREF2 <... <VREFn).

【０００５】２は判定手段であり、複数の判定回路２１
〜２ｎを有し、判定回路２１〜２ｎにて基準電位VREF1
〜VREFｎと電位VPUMPCとを比較し、各比較判定結果を昇
圧制御信号PACT1〜PACTｎとして出力する。なお、判定
回路２１〜２ｎの−の入力端には昇圧電位感知回路３の
出力VPUMPCが共通にそれぞれ接続され、＋の入力端には
基準電位VREF1〜VREFｎがそれぞれ接続されている。[0005] Reference numeral 2 denotes a judging means.
2n, and the reference potential VREF1 is determined by the determination circuits 21 to 2n.
To VREFn and the potential VPUMPC, and outputs each comparison result as boost control signals PACT1 to PACTn. Outputs VPUMPC of the boosted potential sensing circuit 3 are commonly connected to the negative input terminals of the determination circuits 21 to 2n, and reference potentials VREF1 to VREFn are respectively connected to the positive input terminals.

【０００６】３は昇圧電位感知回路であり、昇圧電位VP
UMPをVPUMPCの電位に変換する。４は昇圧クロック伝達
スイッチであり、複数のスイッチ４１〜４ｎを有し、ス
イッチ４１〜４ｎは、昇圧クロック発生手段５より出力
された昇圧クロック（Tc1,Bc1）,（Tc2,Bc2）,…,（Tc
n,Bcn）を、判定手段２より出力された昇圧制御信号PAC
T1〜PACTnに応じて、をポンプ回路６１〜６ｎへ出力す
る。Reference numeral 3 denotes a boosted potential sensing circuit, which has a boosted potential VP.
Convert UMP to VPUMPC potential. Reference numeral 4 denotes a step-up clock transmission switch, which has a plurality of switches 41 to 4n. The switches 41 to 4n output the step-up clocks (Tc1, Bc1), (Tc2, Bc2),. (Tc
n, Bcn) with the boost control signal PAC output from the determination means 2.
Is output to the pump circuits 61 to 6n according to T1 to PACTn.

【０００７】５は昇圧クロック発生回路であり、ポンプ
回路活性化信号が入力されると、相補型である昇圧クロ
ック（Tc1,Bc1）, （Tc2,Bc2）,…,（Tcn,Bcn）を出力
する。なお、昇圧クロック（Tc1,Bc1）, （Tc2,Bc2）,
…,（Tcn,Bcn）は、スイッチ４１〜４ｎを介して、並列
に接続されたｎ台のポンプ回路６１〜６ｎにそれぞれ供
給される。Reference numeral 5 denotes a booster clock generating circuit which outputs complementary booster clocks (Tc1, Bc1), (Tc2, Bc2),..., (Tcn, Bcn) when a pump circuit activation signal is input. I do. Note that the boost clocks (Tc1, Bc1), (Tc2, Bc2),
, (Tcn, Bcn) are supplied to n pump circuits 61 to 6n connected in parallel via the switches 41 to 4n, respectively.

【０００８】６は昇圧手段であり、ｎ台のポンプ回路６
１〜６ｎを有し、ｎ台のポンプ回路６１〜６ｎの出力を
共通に接続し、その接続された出力電位を昇圧電位VPUM
Pとしている。Reference numeral 6 denotes a step-up means, and n pump circuits 6
1 to 6n, the outputs of n pump circuits 61 to 6n are connected in common, and the connected output potential is raised to a boosted potential VPUM.
P

【０００９】以下に、上記構成の従来の昇圧回路の動作
について説明する。ポンプ回路活性化信号が非活性の時
には、昇圧クロック（Tc１,Bc1）, （Tc2,Bc2）,…,（T
cn,Bcn）が供給されず、ポンプ回路６１〜６ｎは駆動し
ない。The operation of the conventional booster circuit having the above configuration will be described below. When the pump circuit activation signal is inactive, the boost clocks (Tc1, Bc1), (Tc2, Bc2),.
cn, Bcn) are not supplied, and the pump circuits 61 to 6n are not driven.

【００１０】ポンプ回路活性化信号が活性化すると、昇
圧クロック発生手段５が発振を行い、相補型の昇圧クロ
ック（Tc1,Bc1）,（Tc2,Bc2）,…,（Tcn,Bcn）を供給す
る。このとき、電位VPUMPCとｎ個の基準電位VREF1〜VRE
Fｎとの関係が、VPUMPC≦VREF1＜VREF2＜…＜VREFｎと
なるため、判定回路２１〜２ｎより出力される昇圧制御
信号PACT1〜PACTｎが全て活性化し、スイッチ４１〜４
ｎが全て導通状態となる。そして、全てのポンプ回路６
１〜６ｎに相補型の昇圧クロック（Tc1,Bc1）,（Tc2,Bc
2）,…,（Tcn,Bcn）が供給され、全てのポンプ回路６１
〜６ｎが駆動し、昇圧動作が開始する。When the pump circuit activating signal is activated, the boost clock generating means 5 oscillates and supplies complementary boost clocks (Tc1, Bc1), (Tc2, Bc2),..., (Tcn, Bcn). . At this time, the potential VPUMPC and n reference potentials VREF1 to VRE
Since the relationship with Fn is VPUMPC ≦ VREF1 <VREF2 <... <VREFn, all the boost control signals PACT1 to PACTn output from the determination circuits 21 to 2n are activated, and the switches 41 to 4 are activated.
n are all conductive. And all the pump circuits 6
Complementary boosting clocks (Tc1, Bc1), (Tc2, Bc
2), ..., (Tcn, Bcn) are supplied and all the pump circuits 61
To 6n are driven to start the boosting operation.

【００１１】しばらくして、昇圧電位VPUMPが上昇して
くると、電位VPUMPCが第１の基準電位VREF1を超え、判
定回路２１より出力される昇圧制御信号PACT1が反転し
て、非活性化する。そして、昇圧クロック伝達スイッチ
４１が非導通化し、ポンプ回路６１が停止する。同様
に、電位VPUMPCが第ｎの基準電位VREFnを超えるまで、
段階的に能力を下げながら昇圧動作が続けられ、第ｎの
基準電圧VREFnを超えると全てのポンプ回路６１〜６ｎ
が停止する。After a while, when the boosted potential VPUMP rises, the potential VPUMPC exceeds the first reference potential VREF1, and the boosted control signal PACT1 output from the determination circuit 21 is inverted and deactivated. Then, the boost clock transmission switch 41 becomes non-conductive, and the pump circuit 61 stops. Similarly, until the potential VPUMPC exceeds the n-th reference potential VREFn
The boosting operation is continued while decreasing the capacity step by step. When the voltage exceeds the n-th reference voltage VREFn, all the pump circuits 61 to 6n
Stops.

【００１２】このとき、負荷電流が流れると、昇圧電位
VPUMPが低下し、電位VPUMPCが第i(１≦i≦ｎ)の基準電
位VREFiよりも低くなり、判定回路２i〜2nより出力され
る昇圧制御信号PACTi〜PACTnが反転して、活性化する。
そして、昇圧クロック伝達スイッチ4i〜4nが導通状態と
なり、ポンプ回路が駆動し、昇圧動作を再開する。At this time, when a load current flows, the boosted potential
VPUMP decreases, the potential VPUMPC becomes lower than the i-th (1 ≦ i ≦ n) reference potential VREFi, and the boost control signals PACTi to PACTn output from the determination circuits 2i to 2n are inverted and activated.
Then, the boost clock transmission switches 4i to 4n are turned on, the pump circuit is driven, and the boost operation is restarted.

【００１３】以上のように、従来の昇圧回路によれば、
昇圧電位VPUMPが上昇すると、駆動するポンプ回路の数
を減らし、昇圧電位VPUMPが低下すると、駆動するポン
プ回路の数を増やすことができる。すなわち、昇圧電位
VPUMPの変動に応じて駆動するポンプ回路６１〜６ｎの
数を最適化し、低消費電力のポンプ回路を提供できる。As described above, according to the conventional booster circuit,
When the boosted potential VPUMP increases, the number of driven pump circuits can be reduced. When the boosted potential VPUMP decreases, the number of driven pump circuits can be increased. That is, the boosted potential
By optimizing the number of pump circuits 61 to 6n driven according to the fluctuation of VPUMP, a pump circuit with low power consumption can be provided.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、ポンプ回路の電流負荷が急激に変動した
場合や電源電圧が急激に上昇した場合に、設定された目
標電位に対して、昇圧電位のオーバーシュートが発生
し、素子信頼性が悪化すると同時に、昇圧電位の制御精
度が低下するという問題があった。However, in the above-mentioned conventional configuration, when the current load of the pump circuit fluctuates rapidly or when the power supply voltage rises sharply, the boosted potential is increased with respect to the set target potential. Overshoot occurs, thereby deteriorating the element reliability and at the same time deteriorating the control accuracy of the boosted potential.

【００１５】このオーバーシュートが発生する理由は、
昇圧電位の変動に応じて駆動するポンプ回路の数を決定
する判定回路のセンス遅延等が生じるためである。本発
明は、上記問題点を解決するためになされたものであ
り、設定された目標電位に対して昇圧電位のオーバーシ
ュートを発生することなく、素子信頼性を向上でき、低
消費電力の昇圧回路を提供することを目的とする。The reason why this overshoot occurs is as follows.
This is because a sense delay or the like occurs in a determination circuit that determines the number of pump circuits to be driven according to the change in the boosted potential. SUMMARY An advantage of some aspects of the invention is to provide a booster circuit that can improve element reliability and reduce power consumption without causing an overshoot of a boosted potential with respect to a set target potential. The purpose is to provide.

【００１６】[0016]

【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に記載の昇圧回路は、活性化信号
の入力により昇圧クロックを発生する昇圧クロック発生
手段と、前記昇圧クロックの入力により駆動され、入力
電圧を昇圧して出力電圧を発生する、並列に接続された
複数のポンプ回路を有する昇圧手段と、前記出力電圧を
所定の電圧に制御するリミッター手段と、前記リミッタ
ー手段に流れる電流を検知して、所定の制御信号を発生
する電流検知手段と、前記制御信号に応じて前記昇圧ク
ロックを前記昇圧手段に供給し、前記各ポンプ回路を制
御するポンプ回路制御手段と、を備えたことを特徴とす
るものである。これにより、複数のポンプ回路のうち、
駆動すべきポンプ回路の数をリミッター手段に流れる電
流に応じて制御し、消費電力を低下させることができ、
リミッター手段にて設定された目標電位に対してオーバ
ーシュートを防ぎ、素子信頼性を向上できる昇圧回路を
提供することができる。According to a first aspect of the present invention, there is provided a booster circuit comprising: a booster clock generating means for generating a booster clock in response to an input of an activation signal; A booster having a plurality of pump circuits connected in parallel, which boosts an input voltage to generate an output voltage, and a limiter for controlling the output voltage to a predetermined voltage; and the limiter. A current detection unit that detects a current flowing through the current detection unit and generates a predetermined control signal; and a pump circuit control unit that supplies the boosting clock to the boosting unit in accordance with the control signal and controls each of the pump circuits. It is characterized by having. Thereby, of the plurality of pump circuits,
The number of pump circuits to be driven is controlled according to the current flowing to the limiter means, thereby reducing power consumption.
It is possible to provide a booster circuit capable of preventing overshoot with respect to a target potential set by the limiter means and improving element reliability.

【００１７】本発明の請求項２に記載の昇圧回路は、請
求項１に記載の昇圧回路において、前記電流検知手段
は、前記リミッター手段に流れる電流を転写する電流転
写部と、該転写された電流と基準電流とを比較して前記
制御信号を出力する電流比較部を少なくとも１つ以上有
する電流比較手段と、からなることを特徴とするもので
ある。これにより、リミッター手段に流れる電流と所定
の基準電流とを比較して、駆動すべきポンプ回路の数を
制御し、低消費電力の昇圧回路を提供できる。In the booster circuit according to a second aspect of the present invention, in the booster circuit according to the first aspect, the current detection unit includes a current transfer unit that transfers a current flowing to the limiter unit, Current comparing means having at least one current comparing section for comparing the current with a reference current and outputting the control signal. Thus, the number of pump circuits to be driven can be controlled by comparing the current flowing through the limiter means with the predetermined reference current, and a booster circuit with low power consumption can be provided.

【００１８】本発明の請求項３に記載の昇圧回路は、請
求項２に記載の昇圧回路において、前記電流転写部は、
第１ソース端子を接地端子に接続され、かつ、第１のゲ
ート端子を第１のドレイン端子に接続された第１のトラ
ンジスタで構成され、前記電流比較部は、第２のソース
端子を接地端子に接続され、第２のゲート端子を前記電
流転写端子に接続され、第２のドレイン端子の電圧を前
記制御信号として出力する第２のトランジスタと、電源
電圧端子と前記第２のドレイン端子間に接続される基準
定電流源とで構成され、前記第１のゲート端子は、前記
リミッター手段から供給される電流入力端子であり、か
つ、前記第１のゲート端子は前記電流転写部の電流転写
端子であることを特徴とするものである。これにより、
電流転写部と電流比較部とを簡易な回路構成で容易に実
現することができ、低コストの昇圧回路を提供できる。According to a third aspect of the present invention, in the booster circuit according to the second aspect, the current transfer unit includes:
The current comparison unit includes a first transistor having a first source terminal connected to a ground terminal and a first gate terminal connected to a first drain terminal. A second transistor having a second gate terminal connected to the current transfer terminal and outputting a voltage of a second drain terminal as the control signal, between a power supply voltage terminal and the second drain terminal. Connected to the reference constant current source, the first gate terminal is a current input terminal supplied from the limiter means, and the first gate terminal is a current transfer terminal of the current transfer unit. It is characterized by being. This allows
The current transfer unit and the current comparison unit can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００１９】本発明の請求項４に記載の昇圧回路は、請
求項１ないし請求項３のいずれかに記載の昇圧回路にお
いて、前記ポンプ回路制御手段は、前記リミッター手段
に流れる電流が過剰な場合、駆動するポンプ回路の数を
減少させ、前記リミッター手段に流れる電流が過少な場
合、駆動するポンプ回路の数を増加させるように制御す
ることを特徴とするものである。これにより、リミッタ
ー手段に流れる電流が過剰な場合は、過剰な電流供給能
力のポンプ回路を停止し、また、リミッター手段に流れ
る電流が過少な場合は、停止しているポンプ回路を駆動
して安定に所定の電圧を保持することができ、低消費電
力の半導体集積回路を提供することができる。A booster circuit according to a fourth aspect of the present invention is the booster circuit according to any one of the first to third aspects, wherein the pump circuit control means determines whether the current flowing through the limiter means is excessive. The number of pump circuits to be driven is reduced, and when the current flowing through the limiter means is too small, control is performed so as to increase the number of driven pump circuits. Thereby, when the current flowing through the limiter means is excessive, the pump circuit having an excessive current supply capacity is stopped, and when the current flowing through the limiter means is insufficient, the pump circuit which is stopped is driven to be stable. , And a semiconductor integrated circuit with low power consumption can be provided.

【００２０】本発明の請求項５に記載の昇圧回路は、請
求項１ないし請求項３のいずれかに記載の昇圧回路にお
いて、前記ポンプ回路制御手段は、前記昇圧クロックを
前記各ポンプ回路に接続する複数のスイッチを有し、前
記複数のスイッチは前記制御信号に応じて段階的に導通
状態または非導通状態を切り替えることを特徴とするも
のである。これにより、ポンプ回路制御手段を簡易な回
路構成で容易に実現することができ、低コストの昇圧回
路を提供することができる。According to a fifth aspect of the present invention, in the booster circuit according to any one of the first to third aspects, the pump circuit control means connects the boosted clock to each of the pump circuits. A plurality of switches that switch between a conducting state and a non-conducting state in a stepwise manner according to the control signal. Thus, the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００２１】本発明の請求項６に記載の昇圧回路は、活
性化信号の入力により昇圧クロックを発生する昇圧クロ
ック発生手段と、前記昇圧クロックの入力により駆動さ
れ、入力電圧を昇圧して出力電圧を発生する、並列に接
続された複数のポンプ回路を有する昇圧手段と、前記出
力電圧を所定の電圧に制御する電圧安定化手段と、制御
信号を発生する制御手段と、前記制御信号に応じて前記
昇圧クロックを前記昇圧手段に供給し、前記各ポンプ回
路を制御するポンプ回路制御手段と、を備えたことを特
徴とするものである。これにより、制御信号に応じて動
作させるポンプ回路を制御し、電圧安定化手段にて設定
された目標電位に対してオーバーシュートを防ぎ、素子
信頼性を向上できる低消費電力の昇圧回路を提供するこ
とができる。A booster circuit according to a sixth aspect of the present invention is a booster clock generating means for generating a booster clock in response to an input of an activation signal; and a booster circuit driven by the input of the booster clock to boost an input voltage and output a voltage. A booster having a plurality of pump circuits connected in parallel, a voltage stabilizing means for controlling the output voltage to a predetermined voltage, a control means for generating a control signal, and Pump circuit control means for supplying the boost clock to the boost means and controlling each pump circuit. This provides a low-power-consumption booster circuit that controls a pump circuit that operates in accordance with a control signal, prevents overshoot with respect to a target potential set by a voltage stabilizing unit, and improves element reliability. be able to.

【００２２】本発明の請求項７に記載の昇圧回路は、請
求項６に記載の昇圧回路において、前記ポンプ回路制御
手段は、前記昇圧クロックを前記各ポンプ回路に接続す
る複数のスイッチを有し、前記複数のスイッチは前記制
御信号に応じて段階的に導通状態または非導通状態を切
り替えることを特徴とするものである。これにより、ポ
ンプ回路制御手段を簡易な回路構成で容易に実現するこ
とができ、低コストの昇圧回路を提供することができ
る。According to a seventh aspect of the present invention, in the booster circuit according to the sixth aspect, the pump circuit control means includes a plurality of switches for connecting the boosted clock to each of the pump circuits. The plurality of switches switch between a conducting state and a non-conducting state stepwise according to the control signal. Thus, the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００２３】本発明の請求項８に記載の昇圧回路は、活
性化信号の入力により昇圧クロックを発生する昇圧クロ
ック発生手段と、前記昇圧クロックの入力により駆動さ
れ、入力電圧を昇圧して出力電圧を発生する、並列に接
続された複数のポンプ回路を有する昇圧手段と、前記出
力電圧を所定の電圧に制御する電圧安定化手段と、基準
電位を発生する基準電位発生手段と、前記基準電位の入
力により電源電圧を検知し、該検知した電源電圧の電位
に応じて制御信号を発生する電源電圧検知手段と、前記
制御信号に応じて前記昇圧クロックを前記昇圧手段に供
給し、前記複数のポンプ回路を制御するポンプ回路制御
手段と、を備えたことを特徴とするものである。これに
より、電源電圧の変動に応じて駆動すべきポンプ回路を
制御し、電圧安定化手段にて設定された目標電位に対し
てオーバーシュートを防ぎ素子信頼性を向上できる低消
費電力の昇圧回路を提供することができる。A booster circuit according to claim 8 of the present invention is a booster clock generating means for generating a booster clock in response to an input of an activation signal, and is driven by the input of the booster clock to boost an input voltage and output an output voltage. Boosting means having a plurality of pump circuits connected in parallel, voltage stabilizing means for controlling the output voltage to a predetermined voltage, reference potential generating means for generating a reference potential, A power supply voltage detecting means for detecting a power supply voltage based on the input and generating a control signal in accordance with the detected potential of the power supply voltage; supplying the boosting clock to the boosting means in accordance with the control signal; And a pump circuit control means for controlling the circuit. Thus, a low-power-consumption booster circuit that controls a pump circuit to be driven in accordance with the fluctuation of the power supply voltage, prevents overshoot with respect to a target potential set by the voltage stabilizing means, and improves element reliability. Can be provided.

【００２４】本発明の請求項９に記載の昇圧回路は、請
求項８に記載の昇圧回路において、前記電源電圧検知手
段は、電源電圧端子と接地端子間に直列に接続された複
数の抵抗と、前記電源電圧が前記複数の抵抗によって分
圧された各抵抗分圧電圧と前記基準電位とを比較して前
記制御信号を出力する電圧比較手段と、からなることを
特徴とするものである。これにより、電源電圧検知手段
を簡単な回路構成で実現することができ、低コストの昇
圧回路を提供することができる。In a booster circuit according to a ninth aspect of the present invention, in the booster circuit according to the eighth aspect, the power supply voltage detecting means includes a plurality of resistors connected in series between a power supply voltage terminal and a ground terminal. Voltage comparison means for comparing the resistance divided voltage obtained by dividing the power supply voltage by the plurality of resistors with the reference potential and outputting the control signal. Thus, the power supply voltage detecting means can be realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００２５】本発明の請求項１０に記載の昇圧回路は、
請求項８または請求項９に記載の昇圧回路において、前
記ポンプ回路制御手段は、前記電源電圧が上昇した場
合、駆動するポンプ回路の数を減少させ、前記電源電圧
が下降した場合、駆動するポンプ回路の数を増加させる
ように制御することを特徴とするものである。これによ
り、電源電圧の変動に応じて動作させるポンプ回路の数
を決定し、電流供給能力が過剰になると無駄なポンプ回
路を停止させ、電流供給能力が不足すると停止していた
ポンプ回路を動作させるので、所定の昇圧電位を安定に
保持し、低消費電力の昇圧回路を提供することができ
る。A booster circuit according to a tenth aspect of the present invention comprises:
10. The booster circuit according to claim 8, wherein the pump circuit control means reduces the number of pump circuits to be driven when the power supply voltage rises, and drives the pump circuit when the power supply voltage drops. It is characterized in that control is performed so as to increase the number of circuits. Thereby, the number of pump circuits to be operated according to the fluctuation of the power supply voltage is determined, and when the current supply capacity becomes excessive, the useless pump circuit is stopped, and when the current supply capacity becomes insufficient, the stopped pump circuit is operated. Therefore, a predetermined boosted potential can be stably held and a booster circuit with low power consumption can be provided.

【００２６】本発明の請求項１１に記載の昇圧回路は、
請求項８ないし１０のいずれかに記載の昇圧回路におい
て、前記ポンプ回路制御手段は、前記昇圧クロックを前
記各ポンプ回路に接続する複数のスイッチを有し、前記
複数のスイッチは前記制御信号に応じて段階的に導通状
態または非導通状態を切り替えることを特徴とするもの
である。これにより、ポンプ回路制御手段を簡易な回路
構成で容易に実現することができ、低コストの昇圧回路
を提供することができる。The booster circuit according to claim 11 of the present invention provides:
11. The booster circuit according to claim 8, wherein the pump circuit control means includes a plurality of switches for connecting the boosted clock to each of the pump circuits, and the plurality of switches are responsive to the control signal. And switching between a conductive state and a non-conductive state step by step. Thus, the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００２７】[0027]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、ここで示す実施
の形態はあくまで一例であって、必ずしもこの実施の形
態に限定されるものではない。Embodiments of the present invention will be described below with reference to the drawings. Note that the embodiment described here is merely an example, and the present invention is not necessarily limited to this embodiment.

【００２８】（実施の形態１）以下に、本発明の実施の
形態１に係るポンプ回路について、図１、図２、図３、
図４、図５、図６、及び図７を用いて説明する。実施の
形態１は、本発明の請求項１、請求項２、請求項３、請
求項４、及び請求項５に対応するものである。(Embodiment 1) A pump circuit according to Embodiment 1 of the present invention will now be described with reference to FIGS.
This will be described with reference to FIGS. 4, 5, 6, and 7. FIG. Embodiment 1 corresponds to claims 1, 2, 3, 4, and 5 of the present invention.

【００２９】図１は、本発明の実施の形態１に係る昇圧
回路の構成を示すブロック図である。図１において、７
は昇圧手段であり、昇圧クロックの入力により駆動さ
れ、入力電圧Vccを昇圧して出力電圧VPPを発生する、並
列に接続された複数のポンプ回路７１〜７n+1を有す
る。８はリミッター手段であり、出力電圧VPPを所定の
電圧に制御する。９はポンプ回路制御手段であり、制御
信号に応じて昇圧クロックを昇圧手段７に供給して、各
ポンプ回路７１〜７n+1を制御する。なお、ポンプ回路
制御手段９は、昇圧クロックを各ポンプ回路７１〜７n+
1に接続する複数のスイッチを有し、前記複数のスイッ
チは制御信号に応じて段階的に導通、非導通を切り替
え、各ポンプ回路７１〜７n+1を制御する。１０は電流
検知手段であり、リミッター手段８に流れる電流を検知
して、所定の制御信号を発生する。１２は昇圧クロック
発生手段であり、活性化信号の入力により昇圧クロック
を発生する。なお、活性化信号は、各種動作モードによ
る信号である。FIG. 1 is a block diagram showing a configuration of a booster circuit according to the first embodiment of the present invention. In FIG. 1, 7
Is a boosting means, which has a plurality of pump circuits 71 to 7n + 1 connected in parallel, which are driven by the input of the boosting clock, boost the input voltage Vcc and generate the output voltage VPP. Reference numeral 8 denotes limiter means for controlling the output voltage VPP to a predetermined voltage. Reference numeral 9 denotes a pump circuit control unit that supplies a boosting clock to the boosting unit 7 according to a control signal to control each of the pump circuits 71 to 7n + 1. The pump circuit control means 9 transmits the boosted clock to each of the pump circuits 71 to 7n +
A plurality of switches connected to the switch 1 are switched on and off in a stepwise manner in accordance with a control signal to control the pump circuits 71 to 7n + 1. Reference numeral 10 denotes a current detection unit that detects a current flowing through the limiter unit 8 and generates a predetermined control signal. Reference numeral 12 denotes a boost clock generation means, which generates a boost clock in response to the input of the activation signal. The activation signal is a signal in various operation modes.

【００３０】図２は、ポンプ回路７１〜７n+1の一例を
示す図である。図２において、各ポンプ回路７１〜７n+
1は、ダイオード接続されたｎ段のMOSトランジスタＭ１
〜Ｍｎが直列に接続され、出力端子と接地端子との間に
平滑容量Ｃoを挿入した２相クロック方式のポンプ回路
であり、MOSトランジスタM1は、ドレイン端子とゲート
端子とを接続したMOSトランジスタM１０を介して電源電
圧Vccと接続されており、MOSトランジスタMnのソース端
子は、ゲート端子とドレイン端子とを電源電圧Vccに接
続したMOSトランジスタM１１のソース端子が接続されて
いる。FIG. 2 is a diagram showing an example of the pump circuits 71 to 7n + 1. In FIG. 2, each of the pump circuits 71 to 7n +
1 is a diode-connected n-stage MOS transistor M1
.. Mn are connected in series, and a smoothing capacitor Co is inserted between the output terminal and the ground terminal. This is a two-phase clock type pump circuit. The MOS transistor M1 has a MOS transistor M10 having a drain terminal connected to a gate terminal. The source terminal of the MOS transistor Mn is connected to the source terminal of the MOS transistor M11 whose gate terminal and drain terminal are connected to the power supply voltage Vcc.

【００３１】なお、昇圧効率を上げるためには、MOSト
ランジスタの閾値電圧は０Ｖが好ましい。また、MOSト
ランジスタＭ１〜Ｍｎの代わりにダイオードを用いても
よいし４相クロック方式の閾値相殺型ポンプ回路を用い
てもよい。また、各ポンプ回路７１〜７n+1を構成する
トランジスタや容量素子のサイズは一致している必要は
ない。In order to increase the boosting efficiency, the threshold voltage of the MOS transistor is preferably 0V. Further, a diode may be used instead of the MOS transistors M1 to Mn, or a four-phase clock type threshold cancellation pump circuit may be used. Further, the sizes of the transistors and the capacitors constituting the pump circuits 71 to 7n + 1 do not need to match.

【００３２】図３は、電流検知手段１０の構成を示すブ
ロック図である。なお、図３において、図１と同一また
は相当する構成要素については同じ符号を用い、その説
明を省略する。図３において、電流検知手段１０は、リ
ミッター手段８に流れる電流を電流比較手段に転写する
電流転写部１００と、該転写された電流と基準電流とを
比較して制御信号であるイネーブル信号EN1〜ENnを出力
する電流比較部１０１〜１０ｎを有する電流比較手段と
からなる。FIG. 3 is a block diagram showing the structure of the current detecting means 10. In FIG. 3, the same or corresponding components as those in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. In FIG. 3, a current detection unit 10 includes a current transfer unit 100 that transfers a current flowing through a limiter unit 8 to a current comparison unit, and compares the transferred current with a reference current to enable signals EN1 to EN1 that are control signals. And current comparing means having current comparing units 101 to 10n for outputting ENn.

【００３３】図４は、電流転写部１００と電流比較部１
０１〜１０ｎの回路構成を示す図である。なお、図４に
おいて、図３と同一または相当する構成要素については
同じ符号を用い、その説明を省略する。図４において、
電流転写部１００は、第１のソース端子を接地端子に接
続され、かつ、第１のゲート端子を第１のドレイン端子
に接続された第１のトランジスタＭＴ０で構成され、前
記第１のゲート端子は、前記リミッター手段８から供給
される電流入力端子であり、かつ、前記第１のゲート端
子は電流転写部１００の電流転写端子である、ここで、
第１のトランジスタＭＴ０は、ダイオード接続されたＮ
MOSトランジスタである。FIG. 4 shows the current transfer unit 100 and the current comparison unit 1
It is a figure which shows the circuit structure of 01-10n. In FIG. 4, the same or corresponding components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted. In FIG.
The current transfer unit 100 includes a first transistor MT0 having a first source terminal connected to a ground terminal and a first gate terminal connected to a first drain terminal. Is a current input terminal supplied from the limiter means 8, and the first gate terminal is a current transfer terminal of the current transfer unit 100.
The first transistor MT0 includes a diode-connected N
MOS transistor.

【００３４】電流比較部１０１は、第２のソース端子を
接地端子に接続され、かつ、第２のゲート端子を前記電
流転写端子に接続され、第２のドレイン端子の電圧を制
御信号EN1として出力する第２のトランジスタＭＴ１
と、電源電圧端子と前記第２のドレイン端子間に接続さ
れる基準定電流源１１１とで構成される。ここで、第２
のトランジスタＭＴ１はNMOSトランジスタであり、Iref
1は基準定電流源１１１の基準電流である。なお、電流
比較部１０２〜１０ｎについても、電流比較部１０１と
同様の構成を有する。The current comparator 101 has a second source terminal connected to the ground terminal, a second gate terminal connected to the current transfer terminal, and outputs the voltage of the second drain terminal as a control signal EN1. Second transistor MT1
And a reference constant current source 111 connected between a power supply voltage terminal and the second drain terminal. Here, the second
Is an NMOS transistor, and Iref
1 is a reference current of the reference constant current source 111. The current comparison units 102 to 10n have the same configuration as the current comparison unit 101.

【００３５】以下に、実施の形態１に係る半導体集積回
路の動作について説明する。活性化信号の入力により昇
圧クロック発生手段１２は昇圧クロックを発生し、ポン
プ回路７１〜７nを起動する。ポンプ回路７１〜n+1を起
動すると、リミッター手段８に流れる電流Izが電流検知
手段１０に出力される。The operation of the semiconductor integrated circuit according to the first embodiment will be described below. The boost clock generating means 12 generates a boost clock in response to the input of the activation signal, and activates the pump circuits 71 to 7n. When the pump circuits 71 to n + 1 are started, the current Iz flowing through the limiter 8 is output to the current detector 10.

【００３６】電流検知手段１０において、電流転写部１
００は、NMOSトランジスタＭＴ０のドレイン端子に電流
Izが入力されると、その電流レベルをミラー回路の原理
に基づいてＮMOSトランジスタＭＴ０のゲート端子から
電流比較部１０１〜１０ｎに転写する。In the current detecting means 10, the current transfer unit 1
00 is a current flowing through the drain terminal of the NMOS transistor MT0.
When Iz is input, the current level is transferred from the gate terminal of the NMOS transistor MT0 to the current comparison units 101 to 10n based on the principle of the mirror circuit.

【００３７】まず、電流比較部１０１は、電流転写部１
００から転写された電流レベルがNMOSトランジスタＭＴ
１のゲート端子に供給されることにより、電流Izと基準
電流Iref1との大小比較を行う。そして、その判定結果
をNMOSトランジスタＭＴ１のドレイン電圧であるイネー
ブル信号EN1として出力する。First, the current comparison unit 101 is connected to the current transfer unit 1
00 is transferred to the NMOS transistor MT
By being supplied to one gate terminal, the magnitude of the current Iz is compared with the reference current Iref1. Then, the determination result is output as an enable signal EN1 which is a drain voltage of the NMOS transistor MT1.

【００３８】電流Iz≧基準電流Iref１の場合、“Ｌ”レ
ベルのイネーブル信号EN1が出力され、スイッチ９１が
非導通となる。そして、所定のポンプ回路７n+1に昇圧
クロックが供給されず、ポンプ回路７n+1が停止するの
で、過剰な消費電力を低減できる。When the current Iz ≧ the reference current Iref1, the enable signal EN1 at the “L” level is output, and the switch 91 is turned off. Then, the booster clock is not supplied to the predetermined pump circuit 7n + 1, and the pump circuit 7n + 1 is stopped, so that excessive power consumption can be reduced.

【００３９】電流Iz＜基準電流Iref１の場合、“H”レ
ベルのイネーブル信号EN1が出力され、スイッチ９１が
導通状態となる。そして、所定のポンプ回路７n+1に昇
圧クロックが供給され、停止しているポンプ回路７n+1
が昇圧動作を開始するので、不足している電流供給能力
を補うことができる。When the current Iz <the reference current Iref1, the "H" level enable signal EN1 is output, and the switch 91 is turned on. Then, the boosting clock is supplied to the predetermined pump circuit 7n + 1, and the stopped pump circuit 7n + 1 is stopped.
Starts the boosting operation, so that the insufficient current supply capability can be compensated.

【００４０】電流比較部１０２〜１０ｎについても、上
述した電流比較部１０１と同様の動作を行い、各ポンプ
回路７２~７nを制御する制御信号EN2〜ENnを出力する。
なお、基準電流Iref１〜Irefnはそれぞれ異なり、Iref1
<Iref2<・・・<Irefnの大小関係がある。The current comparators 102 to 10n perform the same operation as the current comparator 101, and output control signals EN2 to ENn for controlling the pump circuits 72 to 7n.
The reference currents Iref1 to Irefn are different from each other, and Iref1
<Iref2 <... <Irefn

【００４１】次に、実施の形態１に係る昇圧回路を備え
た半導体集積回路装置について説明する。図５は、実施
の形態１に係る昇圧回路の構成の一例を示すブロック図
である。なお、図５において、図３と同一または相当す
る構成要素については同じ符号を用い、その説明を省略
する。Next, a semiconductor integrated circuit device including the booster circuit according to the first embodiment will be described. FIG. 5 is a block diagram illustrating an example of a configuration of the booster circuit according to the first embodiment. In FIG. 5, the same or corresponding components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.

【００４２】図５において、昇圧回路は、活性化信号に
より昇圧クロックを発生する昇圧クロック発生手段１２
と、並列に接続された３つのポンプ回路７１〜７３を有
する昇圧手段７と、電流転写部１００と２つの電流比較
部１０１〜１０２とを有する電流検知手段１０と、２つ
のスイッチ９１〜９２を有するポンプ回路制御手段９
と、ツェナーダイオード８０で構成されたリミッター手
段８と、を備えたものである。なお、図５の昇圧回路に
おいて、リミッター手段８は出力電圧VPPを９Vに制御す
るものとする。In FIG. 5, a booster circuit includes booster clock generating means 12 for generating a booster clock in response to an activation signal.
And a booster 7 having three pump circuits 71 to 73 connected in parallel, a current detector 10 having a current transfer unit 100 and two current comparators 101 to 102, and two switches 91 to 92. Pump circuit control means 9 having
And a limiter means 8 composed of a Zener diode 80. In the booster circuit of FIG. 5, the limiter 8 controls the output voltage VPP to 9V.

【００４３】また、本実施例の半導体集積回路装置は、
図７に示すように、複数の動作モードを有し、動作モー
ドStandby状態の場合のポンプ回路の電流供給能力は２
０μAに、書込みモードActive状態の場合のポンプ回路
の電流供給能力は１１０μAに、消去モードActive状態
の場合のポンプ回路の電流供給能力は８０μAに設定さ
れているものとする。このとき、各ポンプ回路７１〜７
３の電流供給能力は、順に２０μA、６０μA、３０μA
である。Further, the semiconductor integrated circuit device of the present embodiment
As shown in FIG. 7, the pump circuit has a plurality of operation modes and the current supply capability of the pump circuit in the operation mode Standby state is 2
It is assumed that the current supply capacity of the pump circuit in the active state of the write mode is set to 110 μA, and the current supply capacity of the pump circuit in the active state of the erase mode is set to 80 μA. At this time, each of the pump circuits 71 to 7
3, the current supply capacity is 20μA, 60μA, 30μA
It is.

【００４４】図６は、電流検知手段１０の回路構成の一
例を示す図である。なお、図６において、図４と同一ま
たは相当する構成要素については同じ符号を用い、その
説明を省略する。図６において、電流比較部１０１〜１
０２は、電流転写部１００から転写された電流Izと基準
電流Iref1〜Iref2（Iref1<Iref2）との大小関係を比較
し、イネーブル信号EN1〜EN2を出力する。そして、スイ
ッチ９１〜９２の導通及び非導通を切り替え、ポンプ回
路７１〜７３を制御する。FIG. 6 is a diagram showing an example of the circuit configuration of the current detecting means 10. 6, the same or corresponding components as those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 6, current comparison units 101 to 1
02 compares the magnitude relationship between the current Iz transferred from the current transfer unit 100 and the reference currents Iref1 to Iref2 (Iref1 <Iref2), and outputs enable signals EN1 to EN2. Then, the switches 91 to 92 are turned on and off, and the pump circuits 71 to 73 are controlled.

【００４５】以下に、動作について説明する。まず、ポ
ンプ回路７１〜７３の起動直後は、出力電圧ＶＰＰがツ
ェナーダイオード８０によるクランプ電位Vz（＝９V）
まで達していないため、ツェナーダイオード８０に流れ
る電流Ｉｚは０μＡである。電流Ｉｚ(＝０μＡ)よりも
基準電流Iref1(=２μＡ)、Iref２（＝１０μＡ）の方が
大きいので、電流比較部１０１〜１０２は“Ｈ”レベル
のイネーブル信号ＥＮ１〜ＥＮ２を出力し、スイッチ９
１〜９２は導通状態となる。そして、ポンプ回路７１〜
７３に昇圧クロックが供給され、起動直後から出力電位
ＶＰＰがツェナーダイオード８０によるクランプ電位Vz
（＝９V）に達するまでの期間（この期間をSetup期間と
呼ぶ）は全てのポンプ回路が駆動し、昇圧動作を行う。
このように、昇圧電位のSetup時には、ポンプ回路７１
〜７３が全て動作し、高速に所定の昇圧電位を得ること
ができ、Setup時間を短縮できるので、検査時間の短縮
が可能となり、低コスト化できる。The operation will be described below. First, immediately after the pump circuits 71 to 73 are started, the output voltage VPP is changed to the clamp potential Vz (= 9 V) by the Zener diode 80.
The current Iz flowing through the Zener diode 80 is 0 μA. Since the reference currents Iref1 (= 2 μA) and Iref2 (= 10 μA) are larger than the current Iz (= 0 μA), the current comparison units 101 to 102 output “H” level enable signals EN1 to EN2, and
1 to 92 are conductive. And the pump circuits 71 to
The boosted clock is supplied to 73, and the output potential VPP is changed from the clamp potential Vz by the zener diode 80 immediately after the startup.
During the period until the voltage reaches (= 9 V) (this period is referred to as a Setup period), all the pump circuits are driven to perform the boosting operation.
As described above, during the setup of the boosted potential, the pump circuit 71
73 operate, and a predetermined boosted potential can be obtained at high speed, and the setup time can be shortened. Therefore, the inspection time can be shortened and the cost can be reduced.

【００４６】次に、出力電圧VPPがツェナーダイオード
８０によるクランプ電位（＝９V）に達した場合、ツェ
ナーダイオード８０に電流Izが流れ始め、基準電流Iref
2（＝１０μA）≧電流Iz≧基準電流Iref1（＝２μA）の
関係が成り立つと、電流比較部１０１は“Ｌ”レベルの
イネーブル信号EN1を出力し、電流比較部１０２は
“Ｈ”レベルのイネーブル信号EN2を出力するので、ス
イッチ９１が非導通状態となり、駆動している3台のポ
ンプ回路７１〜７３のうち、ポンプ回路７３が停止す
る。さらに、電流Ｉｚ≧基準電流Iref2（＝１０μA）と
なると、電流比較部１０２も“L”レベルのイネーブル
信号ＥＮ２を出力するので、スイッチ９２も非導通状態
となり、駆動している2台のポンプ回路７１〜７２のう
ち、ポンプ回路７２が停止する。このとき、書込み、消
去、及び読み出し等の動作モードにおけるstandby状態
用のポンプ回路７１の電流供給能力を20μＡに設定され
ており、動作モード・standby状態において、負荷電流I
Lは０μA、電流Ｉｚは２０μＡとなるため、“Ｌ”レベ
ルのイネーブル信号EN2が出力され、ポンプ回路７２〜
７３は静止したままとなる。Next, when the output voltage VPP reaches the clamp potential (= 9 V) of the Zener diode 80, the current Iz starts flowing through the Zener diode 80, and the reference current Iref
When a relationship of 2 (= 10 μA) ≧ current Iz ≧ reference current Iref1 (= 2 μA) is satisfied, the current comparison unit 101 outputs an enable signal EN1 at “L” level, and the current comparison unit 102 enables “H” level. Since the signal EN2 is output, the switch 91 is turned off, and the pump circuit 73 of the three driven pump circuits 71 to 73 is stopped. Further, when the current Iz ≧ the reference current Iref2 (= 10 μA), the current comparison unit 102 also outputs the enable signal EN2 at the “L” level, so that the switch 92 also becomes non-conductive, and the two pump circuits being driven The pump circuit 72 among 71 to 72 is stopped. At this time, the current supply capability of the pump circuit 71 for the standby state in the operation modes such as writing, erasing, and reading is set to 20 μA, and the load current I in the operation mode / standby state is set.
Since L is 0 μA and current Iz is 20 μA, an “L” level enable signal EN2 is output and the pump circuits 72 to
73 remains stationary.

【００４７】ここで、例えば、負荷電流ILが１１０μＡ
である書込みモード・Active状態に遷移した場合には、
電流IzがIref１（＝2μＡ）未満となるため、イネーブ
ル信号ＥＮ１〜ＥＮ２は共に“Ｈ”レベルとなり、ポン
プ回路７２〜７３が昇圧動作を再開する。このとき、各
ポンプ回路７２〜７３の電流供給能力が６０μＡ、３０
μＡと設定されており、ポンプ回路3台の電流供給能力
は１１０μＡとなり、電流IzがIref１（＝2μＡ）未満
となるため、イネーブル信号ＥＮ１〜ＥＮ２は共に
“Ｈ”レベルとなり、ポンプ回路７２〜７３が昇圧動作
を維持し、全てのポンプ回路が最適に昇圧動作を行う。Here, for example, when the load current IL is 110 μA
If the transition to the write mode Active state is
Since the current Iz is less than Iref1 (= 2 μA), the enable signals EN1 and EN2 are both at the “H” level, and the pump circuits 72 to 73 restart the boosting operation. At this time, the current supply capability of each of the pump circuits 72 to 73 is 60 μA, 30
μA, the current supply capability of the three pump circuits is 110 μA, and the current Iz is less than Iref1 (= 2 μA). Therefore, the enable signals EN1 and EN2 are both at the “H” level, and the pump circuits 72 to 73 are set. Maintain the boosting operation, and all the pump circuits perform the boosting operation optimally.

【００４８】また、再びstandby状態に遷移した場合、
前述した動作モード・standby状態と同様に電流供給能
力が過剰となるため、ポンプ回路７２〜７３の昇圧動作
が停止し、ポンプ回路７１のみ昇圧動作を行う。When the state transits to the standby state again,
Since the current supply capacity becomes excessive similarly to the above-described operation mode / standby state, the boosting operations of the pump circuits 72 to 73 are stopped, and only the pump circuit 71 performs the boosting operation.

【００４９】次に、動作モード・standby状態(１台動作
で電流供給能力は２０μA)から負荷電流ILが７５μＡで
ある消去モード・Active状態に遷移した場合、電流Ｉｚ
が基準電流Iref１（＝2μＡ）未満となるため、イネー
ブル信号ＥＮ１〜ＥＮ２は共に“Ｈ”レベルとなり、ポ
ンプ回路７２〜７３が昇圧動作を再開する。しかし、動
作再開直後に、電流Izが基準電流Iref1（＝2μＡ）より
も大きくなるので、イネーブル信号EN1が“L”レベルと
なり、ポンプ回路７３の動作が停止する。このとき、駆
動しているポンプ回路７１〜７２の電流供給能力は８０
μＡ(２０μA＋６０μA)に設定されており、電流Izは５
μA(＝８０μA−７５μA)となる。そして、Iref2（＝１
０μA）＞Iz（＝５μA）＞Iref１（＝２μＡ）の関係が
成立するため、イネーブル信号ＥＮ１は“L”レベル
に、イネーブル信号ＥＮ２は“Ｈ”レベルを保持する。
従って、ポンプ回路７１〜７２が昇圧動作を維持し、動
作モードに応じてポンプ回路２台が最適に動作する。Next, when transitioning from the operation mode / standby state (the current supply capability is 20 μA in one-unit operation) to the erase mode / active state where the load current IL is 75 μA, the current Iz
Is smaller than the reference current Iref1 (= 2 μA), the enable signals EN1 and EN2 are both at the “H” level, and the pump circuits 72 to 73 restart the boosting operation. However, immediately after the restart of the operation, the current Iz becomes larger than the reference current Iref1 (= 2 μA), so that the enable signal EN1 becomes “L” level, and the operation of the pump circuit 73 stops. At this time, the current supply capability of the driven pump circuits 71 to 72 is 80
μA (20 μA + 60 μA), and the current Iz is 5
μA (= 80 μA−75 μA). And Iref2 (= 1
0 μA)> Iz (= 5 μA)> Iref1 (= 2 μA), so that the enable signal EN1 is at “L” level and the enable signal EN2 is at “H” level.
Therefore, the pump circuits 71 to 72 maintain the boosting operation, and the two pump circuits operate optimally according to the operation mode.

【００５０】以上のように、各動作モードにおけるポン
プ回路７１〜７３の動作状態を図７に示すが、ポンプ回
路７１〜７３のSetup状態の時には、３台全てが動作
し、高速に所定の出力電位（Vz＝９V）まで昇圧する。
動作モード・standby状態に入ると消費電力を抑えるた
め、動作台数が１台になる。書込み（Prog）のActive状
態に入ると負荷電流に応じて３台全てが動作し、消去(E
rase)のActive状態に入ると負荷電流に応じて２台動作
させることができる。このように、各動作モードに応じ
て動作させるポンプ回路の数を制御して、半導体集積回
路全体の消費電力を低減させることができる。As described above, the operating states of the pump circuits 71 to 73 in the respective operation modes are shown in FIG. 7. When the pump circuits 71 to 73 are in the setup state, all three operate at a high speed with a predetermined output. The voltage is raised to the potential (Vz = 9 V).
In the operation mode / standby state, the number of operating units becomes one in order to suppress power consumption. When entering the Active state of programming (Prog), all three units operate according to the load current and erase (E
(rase), two units can be operated according to the load current. As described above, the number of pump circuits operated in accordance with each operation mode can be controlled, and the power consumption of the entire semiconductor integrated circuit can be reduced.

【００５１】なお、電流検知手段１０のミラー回路にお
いて、ミラー比が１の場合を説明したが、特に、ミラー
比を１に限定するものではなく、例えば、ミラー比を１
０分の１にすると、転写される電流が１０分の１(＝Iz/
10)になるので、各基準電流Iref1〜Irefnの大きさも１
０分の１にすることができ、さらに低消費電力化が可能
となる。Although the case where the mirror ratio is 1 in the mirror circuit of the current detecting means 10 has been described, the mirror ratio is not particularly limited to 1, for example, when the mirror ratio is 1
When it is set to 1/0, the transferred current is reduced to 1/10 (= Iz /
10), the magnitude of each of the reference currents Iref1 to Irefn is also 1
The power consumption can be reduced to 1/0, and the power consumption can be further reduced.

【００５２】このような実施の形態１に係る昇圧回路
は、リミッター手段により出力電圧を所定の電圧に制御
し、電流検知手段にてリミッター手段に流れる電流を検
知して発生される所定の制御信号に応じてポンプ回路を
制御することにより、複数のポンプ回路のうち、駆動す
べきポンプ回路の数をリミッター手段に流れる電流に応
じて制御し、消費電力を低下させることができ、リミッ
ター手段にて設定された目標電位に対してオーバーシュ
ートを防ぎ、素子信頼性を向上できる昇圧回路を提供す
ることができる。In the booster circuit according to the first embodiment, a predetermined control signal is generated by controlling the output voltage to a predetermined voltage by the limiter means and detecting the current flowing through the limiter means by the current detection means. Controlling the number of pump circuits to be driven among the plurality of pump circuits according to the current flowing through the limiter means, thereby reducing power consumption. It is possible to provide a booster circuit capable of preventing overshoot with respect to a set target potential and improving element reliability.

【００５３】また、リミッター手段に流れる電流を転写
する電流転写部と、該転写された電流と基準電流とを比
較して前記制御信号を出力する電流比較部を少なくとも
１つ以上有する電流比較手段と、からなる電流検知手段
を備えたことにより、リミッター手段に流れる電流が過
剰な場合は、過剰な電流供給能力のポンプ回路を停止
し、また、リミッター手段に流れる電流が過少な場合
は、停止しているポンプ回路を駆動して安定に所定の電
圧を保持するようにしたことにより、低消費電力の半導
体集積回路を提供することができる。A current transfer unit for transferring a current flowing through the limiter unit; and a current comparison unit having at least one current comparison unit for comparing the transferred current with a reference current and outputting the control signal. , The current detection means comprising: stops the pump circuit having an excessive current supply capacity when the current flowing through the limiter means is excessive, and stops when the current flowing through the limiter means is insufficient. By driving the pump circuit to stably maintain the predetermined voltage, a low power consumption semiconductor integrated circuit can be provided.

【００５４】また、電流転写部は、第１ソース端子を接
地端子に接続され、かつ、第１のゲート端子を第１のド
レイン端子に接続された第１のトランジスタで構成さ
れ、前記電流比較部は、第２のソース端子を接地端子に
接続され、第２のゲート端子を前記電流転写端子に接続
され、第２のドレイン端子の電圧を前記制御信号として
出力する第２のトランジスタと、電源電圧端子と前記第
２のドレイン端子間に接続される基準定電流源とで構成
されることにより、電流転写部と電流比較部とを簡易な
回路構成で容易に実現することができ、低コストの昇圧
回路を提供できる。The current transfer unit includes a first transistor having a first source terminal connected to a ground terminal and a first gate terminal connected to a first drain terminal. A second transistor having a second source terminal connected to the ground terminal, a second gate terminal connected to the current transfer terminal, and outputting a voltage of a second drain terminal as the control signal; The current transfer unit and the current comparison unit can be easily realized with a simple circuit configuration by being constituted by the terminal and the reference constant current source connected between the second drain terminals. A booster circuit can be provided.

【００５５】また、ポンプ回路制御手段は、昇圧クロッ
クを前記各ポンプ回路に接続する複数のスイッチを有
し、前記複数のスイッチは前記制御信号に応じて段階的
に導通状態または非導通状態を切り替えることにより、
ポンプ回路制御手段を簡易な回路構成で容易に実現する
ことができ、低コストの昇圧回路を提供することができ
る。また、複数の動作モードを有する場合、動作モード
に応じてポンプ回路の電流供給能力を最適化し、低消費
電力の昇圧回路を提供することができる。Further, the pump circuit control means has a plurality of switches for connecting a boosted clock to each of the pump circuits, and the plurality of switches switches between a conductive state and a non-conductive state stepwise according to the control signal. By doing
The pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided. In the case where a plurality of operation modes are provided, the current supply capability of the pump circuit can be optimized according to the operation mode, and a booster circuit with low power consumption can be provided.

【００５６】（実施の形態２）以下に、本発明の実施の
形態２に係るポンプ回路について、図８、図９、及び図
１０を用いて説明する。実施の形態２は、本発明の請求
項６、及び請求項７に対応するものである。(Embodiment 2) A pump circuit according to Embodiment 2 of the present invention will be described below with reference to FIGS. 8, 9, and 10. Embodiment 2 corresponds to claims 6 and 7 of the present invention.

【００５７】図８は、本発明の実施の形態２に係るポン
プ回路の構成を示すブロック図である。なお、図８にお
いて、図１と同一または相当する構成要素について同じ
符号を用い、その説明を省略する。図８において、１３
は電圧安定化手段であり、昇圧手段７の出力電圧を所定
の電圧に制御する。１４は制御手段であり、制御信号を
発生する。FIG. 8 is a block diagram showing a configuration of a pump circuit according to the second embodiment of the present invention. In FIG. 8, the same or corresponding components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 8, 13
Is a voltage stabilizing means for controlling the output voltage of the boosting means 7 to a predetermined voltage. Numeral 14 denotes control means for generating a control signal.

【００５８】以下に、実施の形態２に係る昇圧回路の動
作について説明する。ポンプ回路７１〜７n+1を起動す
ると、電圧安定化手段１２にて昇圧手段７の出力電圧VP
Pを所定の電圧に制御する。Hereinafter, the operation of the booster circuit according to the second embodiment will be described. When the pump circuits 71 to 7n + 1 are started, the output voltage VP of the boosting means 7 is output by the voltage stabilizing means 12.
P is controlled to a predetermined voltage.

【００５９】制御手段１４が“Ｈ”レベルのイネーブル
信号EN1〜ENnを出力した場合、全てのスイッチ９１〜９
ｎが導通状態となる。そして、全てのポンプ回路７１〜
７n+1に昇圧クロックが供給され、全てのポンプ回路７
１〜７n+1が昇圧動作を行う。When the control means 14 outputs the "H" level enable signals EN1 to ENn, all the switches 91 to 9
n becomes conductive. And all the pump circuits 71 to
7n + 1 is supplied with a boost clock, and all pump circuits 7
1 to 7n + 1 perform a boosting operation.

【００６０】制御手段１４が“Ｈ”レベルのイネーブル
信号EN1〜ENi（iはnよりも小さい整数）と“Ｌ” レベ
ルのイネーブル信号ENi〜ENnを出力した場合、スイッチ
９１〜９iは導通となり、スイッチ９i〜９nは非導通状
態となる。そして、ポンプ回路７１〜７iに昇圧クロッ
クが供給され、ポンプ回路７１〜７iが昇圧動作を行
う。When the control means 14 outputs the "H" level enable signals EN1 to ENi (i is an integer smaller than n) and the "L" level enable signals ENi to ENn, the switches 91 to 9i become conductive, Switches 9i to 9n are turned off. Then, a boost clock is supplied to the pump circuits 71 to 7i, and the pump circuits 71 to 7i perform a boost operation.

【００６１】制御手段１４が“Ｌ”レベルのイネーブル
信号EN1〜ENnを出力した場合、全てのスイッチ９１〜９
ｎが非導通状態となる。そして、ポンプ回路７１に昇圧
クロックが供給され、ポンプ回路７１のみが昇圧動作を
行う。When the control means 14 outputs the "L" level enable signals EN1 to ENn, all the switches 91 to 9
n becomes non-conductive. Then, a boost clock is supplied to the pump circuit 71, and only the pump circuit 71 performs the boost operation.

【００６２】次に、実施の形態２に係る昇圧回路を備え
た半導体集積回路装置について説明する。図９は、昇圧
回路の構成の一例を示す図である。なお、図９におい
て、図８と同一または相当する構成要素については同じ
符号を用い、その説明を省略する。Next, a semiconductor integrated circuit device provided with the booster circuit according to the second embodiment will be described. FIG. 9 is a diagram illustrating an example of a configuration of a booster circuit. In FIG. 9, the same or corresponding components as those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted.

【００６３】図９において、昇圧回路は、昇圧クロック
を発生する昇圧クロック発生手段１２と、動作モードに
応じてイネーブル信号を出力する制御手段１４と、並列
接続された５つのポンプ回路７１〜７５と、出力電圧VP
Pを９Vに安定化する電圧安定化手段１３と、イネーブル
信号EN1の入力に応じて昇圧クロックをポンプ回路７２
〜７３に供給するスイッチ９１と、イネーブル信号EN２
の入力に応じて昇圧クロックをポンプ回路７４〜７５に
供給するスイッチ９２と、を備えたものである。Referring to FIG. 9, a booster circuit includes booster clock generating means 12 for generating a boosted clock, control means 14 for outputting an enable signal in accordance with an operation mode, and five pump circuits 71 to 75 connected in parallel. , Output voltage VP
A voltage stabilizing means 13 for stabilizing P to 9 V;
To the switches 91 to 73 and the enable signal EN2
And a switch 92 for supplying a boosted clock to the pump circuits 74 to 75 in accordance with the input of.

【００６４】なお、上記構成の昇圧回路を備えた半導体
集積回路装置は、複数の動作モードを有するものとす
る。また、各スイッチ９１〜９２は、イネーブル信号EN
1が“Ｈ”レベルの時は導通状態となり、イネーブル信
号EN1が“Ｌ”レベルの時は非導通状態となる。また、
出力電圧VPPは９V、各ポンプ回路７１〜７５の電流供給
能力は２０μＡであるものとする。It is assumed that the semiconductor integrated circuit device having the above-described booster circuit has a plurality of operation modes. Each of the switches 91 to 92 has an enable signal EN.
When 1 is at the "H" level, the state is conductive, and when the enable signal EN1 is at the "L" level, the state is non-conductive. Also,
The output voltage VPP is 9 V, and the current supply capacity of each of the pump circuits 71 to 75 is 20 μA.

【００６５】以下に、動作について説明する。書込みモ
ードの場合、負荷電流ＩＬ(＝１００μA)が大きく、高
い電流駆動能力を持つポンプ回路７１〜７５が必要とさ
れるので、制御手段１４は“Ｈ”レベルのイネーブル信
号EN1〜EN2を出力し、各スイッチ９１〜９２が導通状態
となる。そして、全てのポンプ回路７１〜７５に昇圧ク
ロックが供給され、全てのポンプ回路７１〜７５が駆動
し、昇圧動作を行う。このように、最適な電流駆動能力
(１００μA＝２０μA×５＝IL)の昇圧回路を実現でき
る。The operation will be described below. In the case of the write mode, since the load current IL (= 100 μA) is large and the pump circuits 71 to 75 having a high current drive capability are required, the control means 14 outputs the “H” level enable signals EN1 to EN2. , The switches 91 to 92 are turned on. Then, a boost clock is supplied to all the pump circuits 71 to 75, and all the pump circuits 71 to 75 are driven to perform a boost operation. Thus, the optimal current drive capability
(100 μA = 20 μA × 5 = IL) can be realized.

【００６６】消去モードの場合、負荷電流IL(＝６０μ
A)が比較的小さく、ポンプ回路７１〜７５としては中程
度の電流駆動能力が必要とされるので、制御手段１４は
“Ｈ”レベルのイネーブル信号EN1と“Ｌ”レベルのイ
ネーブル信号EN2を出力し、スイッチ９１を導通状態、
スイッチ９２を非導通状態とする。そして、ポンプ回路
７１〜７３に昇圧クロックが供給され、3台のポンプ回
路７１〜７３が駆動し、昇圧動作を行う。このように、
最適な電流駆動能力(６０μA＝２０μA×３＝IL)の昇圧
回路を実現できる。In the erase mode, the load current IL (= 60 μ
A) is relatively small, and the pump circuits 71 to 75 require a medium current driving capability. Therefore, the control means 14 outputs an "H" level enable signal EN1 and an "L" level enable signal EN2. Switch 91 is turned on,
The switch 92 is turned off. Then, a boost clock is supplied to the pump circuits 71 to 73, and the three pump circuits 71 to 73 are driven to perform a boost operation. in this way,
It is possible to realize a booster circuit having an optimum current driving capability (60 μA = 20 μA × 3 = IL).

【００６７】書込みモード及び消去モード以外の負荷電
流IL(＝２０μA未満)が小さいモードの場合、ポンプ回
路７１〜７５としては低い電流駆動能力で十分なので、
制御手段１４は“Ｌ”レベルのイネーブル信号EN1〜EN2
を出力し、各スイッチ９１〜９２を非導通状態となる。
そして、ポンプ回路７１にのみ昇圧クロックが供給さ
れ、ポンプ回路７１のみが駆動し、昇圧動作を行う。こ
のように、最適な電流駆動能力(２０μA＝２０μA×１
≧IL)の昇圧回路を実現できる。In a mode in which the load current IL (= less than 20 μA) other than the writing mode and the erasing mode is small, a low current driving capability is sufficient for the pump circuits 71 to 75.
The control means 14 outputs enable signals EN1 to EN2 of "L" level.
And the switches 91 to 92 are turned off.
Then, the boosting clock is supplied only to the pump circuit 71, and only the pump circuit 71 is driven to perform the boosting operation. Thus, the optimum current driving capability (20 μA = 20 μA × 1)
≧ IL) can be realized.

【００６８】以上のように、各動作モードに応じて昇圧
回路を制御して消費電力を低減可能な半導体集積回路装
置とすることができる。なお、ポンプ回路７１〜７５の
電流供給能力は、全て同じ場合で説明したが、各ポンプ
回路７１〜７５の電流供給能力は一致させる必要はな
い。As described above, a semiconductor integrated circuit device capable of reducing power consumption by controlling a booster circuit according to each operation mode can be provided. Although the current supply capacities of the pump circuits 71 to 75 have all been described as being the same, the current supply capacities of the pump circuits 71 to 75 do not need to match.

【００６９】このような実施の形態２に係る昇圧回路に
よれば、出力電圧を所定の電圧に制御する電圧安定化手
段と、制御信号を発生する制御手段とを備えたことによ
り、制御信号に応じて駆動すべきポンプ回路を制御し、
電圧安定化手段にて設定された目標電位に対してオーバ
ーシュートを防ぎ素子信頼性を向上できる、低消費電力
の昇圧回路を提供することができる。According to such a booster circuit according to the second embodiment, since the voltage stabilizing means for controlling the output voltage to a predetermined voltage and the control means for generating the control signal are provided, the control signal Control the pump circuit to be driven accordingly,
It is possible to provide a low-power-consumption booster circuit which can prevent overshoot with respect to a target potential set by the voltage stabilizing means and improve element reliability.

【００７０】また、ポンプ回路制御手段は、前記昇圧ク
ロックを前記各ポンプ回路に接続する複数のスイッチを
有し、前記複数のスイッチは前記制御信号に応じて段階
的に導通状態または非導通状態を切り替えることによ
り、ポンプ回路制御手段を簡易な回路構成で容易に実現
することができ、低コストの昇圧回路を提供することが
できる。Further, the pump circuit control means has a plurality of switches for connecting the boosted clock to each of the pump circuits, and the plurality of switches are turned on or off in a stepwise manner according to the control signal. By switching, the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００７１】（実施の形態３）以下に、本発明の実施の
形態３に係るポンプ回路について、図１１、図１２、図
１３、図１４、及び図１５を用いて説明する。実施の形
態３は、本発明の請求項８、請求項９、請求項１０、及
び請求項１１に対応するものである。(Embodiment 3) Hereinafter, a pump circuit according to Embodiment 3 of the present invention will be described with reference to FIGS. 11, 12, 13, 14, and 15. FIG. Embodiment 3 corresponds to Claims 8, 9, 9, and 11 of the present invention.

【００７２】図１１は、本発明の実施の形態３に係るポ
ンプ回路の構成を示すブロック図である。なお、図１１
において、図８と同一または相当する構成要素について
は同じ符号を用い、その説明を省略する。図１１におい
て、１５は基準電位発生手段であり、基準電位VREFを発
生する。１６は電源電圧検知手段であり、基準電位VREF
の入力により電源電圧を検知して、制御信号であるイネ
ーブル信号EN1〜ENｎを発生する。FIG. 11 is a block diagram showing a configuration of a pump circuit according to Embodiment 3 of the present invention. Note that FIG.
In FIG. 8, the same or corresponding components as those in FIG. In FIG. 11, reference numeral 15 denotes a reference potential generating means for generating a reference potential VREF. Reference numeral 16 denotes a power supply voltage detecting means, which is a reference potential VREF.
To detect the power supply voltage and generate enable signals EN1 to ENn as control signals.

【００７３】図１２に、電源電圧検知手段１６の構成を
示す図である。図１２において、電源電圧検知手段１６
は、電源電圧端子と接地端子間に直列に接続されたn+1
個の抵抗R1〜Rn＋１と、各抵抗R1〜Rn+1間のノードN1〜
Nnの電位をそれぞれの一方の端子に入力し、基準電位VR
EFをそれぞれの他方の入力端子に入力し、各ノードN1〜
Nnの電位と基準電位VREFとの比較演算を行い、それぞれ
イネーブル信号EN1〜ENｎとして出力する電圧比較部１
７１〜１７ｎとからなる。ここでは、電圧比較部１７１
〜１７ｎとして差動増幅器を用い、非反転入力端子に基
準電位VREFを、反転入力端子に各ノードN1〜Nnの電位を
それぞれ入力している。FIG. 12 is a diagram showing a configuration of the power supply voltage detecting means 16. Referring to FIG.
Is n + 1 connected in series between the power supply voltage terminal and the ground terminal.
Resistors R1 to Rn + 1 and nodes N1 to R1 to Rn + 1 between the resistors R1 to Rn + 1.
Nn potential is input to one terminal of each, and the reference potential VR
EF is input to the other input terminal of each, and each node N1 ~
A voltage comparison unit 1 that performs a comparison operation between the potential of Nn and a reference potential VREF and outputs them as enable signals EN1 to ENn, respectively.
71 to 17n. Here, the voltage comparison unit 171
A differential amplifier is used as .about.17n, the reference potential VREF is input to the non-inverting input terminal, and the potential of each node N1 to Nn is input to the inverting input terminal.

【００７４】以下に、実施の形態３に係る昇圧回路の動
作について説明する。基準電位発生手段１５が基準電位
VREFを電源電圧検知手段１６に出力すると、電源電圧検
知手段１６は電源電圧Vccを検知する。所定の動作電源
電圧範囲において電源電圧Vccが低い場合、電源電圧検
知手段１６は“H”レベルのイネーブル信号EN1〜ENnを
出力し、全てのスイッチ９１〜９ｎが導通状態となる。
そして、全てのポンプ回路７１〜７n+1に昇圧クロック
が供給され、全てのポンプ回路７１〜７n+1が昇圧動作
を行う。The operation of the booster circuit according to the third embodiment will be described below. The reference potential generating means 15
When VREF is output to the power supply voltage detection means 16, the power supply voltage detection means 16 detects the power supply voltage Vcc. When the power supply voltage Vcc is low in the predetermined operating power supply voltage range, the power supply voltage detection means 16 outputs the "H" level enable signals EN1 to ENn, and all the switches 91 to 9n are turned on.
Then, a boosting clock is supplied to all the pump circuits 71 to 7n + 1, and all the pump circuits 71 to 7n + 1 perform a boosting operation.

【００７５】所定の動作電源電圧範囲において電源電圧
Vccが中程度の場合、電源電圧検知手段１６は“Ｈ”レ
ベルのイネーブル信号EN1〜ENi（iはnよりも小さい整
数）と“Ｌ” レベルのイネーブル信号ENi〜ENnを出力
し、スイッチ９１〜９iが導通状態となり、スイッチ９i
〜９nが非導通状態となる。そして、ポンプ回路７１〜
７iに昇圧クロックが供給され、ポンプ回路７１〜７iが
昇圧動作を行う。The power supply voltage in a predetermined operating power supply voltage range
When Vcc is medium, the power supply voltage detecting means 16 outputs the "H" level enable signals EN1 to ENi (i is an integer smaller than n) and the "L" level enable signals ENi to ENn. 9i becomes conductive and switch 9i
To 9n are turned off. And the pump circuits 71 to
A boost clock is supplied to 7i, and the pump circuits 71 to 7i perform a boost operation.

【００７６】所定の動作電源電圧範囲において電源電圧
Vccが高い場合、電源電圧検知手段１６は“Ｌ”レベル
のイネーブル信号EN1〜ENnを出力し、全てのスイッチ９
１〜９ｎが非導通状態となる。そして、ポンプ回路７１
に昇圧クロックが供給され、ポンプ回路７１のみが昇圧
動作を行う。Power supply voltage in a predetermined operating power supply voltage range
When Vcc is high, the power supply voltage detecting means 16 outputs enable signals EN1 to ENn of "L" level, and all the switches 9
1 to 9n are turned off. And the pump circuit 71
Is supplied with a boosting clock, and only the pump circuit 71 performs the boosting operation.

【００７７】次に、実施の形態３に係る昇圧回路の具体
例について説明する。図１３は、昇圧回路の構成の一例
を示すブロック図である。なお、図１３において、図９
と同一または相当する構成要素については同じ符号を用
い、その説明を省略する。図１３において、電源電圧検
知手段１６は、図１４に示すように２つの電圧比較手段
１７１〜１７２と、３つの抵抗R1〜R3とからなる。Next, a specific example of the booster circuit according to the third embodiment will be described. FIG. 13 is a block diagram illustrating an example of a configuration of a booster circuit. In FIG. 13, FIG.
The same reference numerals are used for the same or corresponding components, and the description is omitted. 13, the power supply voltage detecting means 16 includes two voltage comparing means 171 to 172 and three resistors R1 to R3 as shown in FIG.

【００７８】以下に、動作について説明する。一般的に
電源電圧Vccが高い場合には、ポンプ回路７１〜７５の
電流供給能力も上昇するので、負荷電流ILがほとんど変
動しない場合には、電流供給能力が過剰となり、消費電
力を浪費してしまう。The operation will be described below. Generally, when the power supply voltage Vcc is high, the current supply capability of the pump circuits 71 to 75 also increases. Therefore, when the load current IL hardly fluctuates, the current supply capability becomes excessive and power consumption is wasted. I will.

【００７９】ここでは、例えば、動作電源電圧範囲を1.
5V≦Vcc≦５Vとし、電源電圧検知手段１６を構成する抵
抗R1〜R3を全て等しいとし、基準電位発生手段１５から
供給される基準電位VREFが1.2Vであるとする。このと
き、ノードN1〜N2の各電位は、それぞれ（２／３）×Vc
c、（１／３）×Vccとなる。Here, for example, the operating power supply voltage range is set to 1.
It is assumed that 5V ≦ Vcc ≦ 5V, the resistances R1 to R3 constituting the power supply voltage detecting means 16 are all equal, and the reference potential VREF supplied from the reference potential generating means 15 is 1.2V. At this time, each potential of the nodes N1 to N2 is (2/3) × Vc
c, (１ ／) × Vcc.

【００８０】例えば、1.5V≦Vcc＜1.8Vの場合、電圧比
較部１７１〜１７２は共に“H”レベルのイネーブル信
号EN1〜EN2を出力する。このため、スイッチ９１〜９２
が導通状態となり、ポンプ回路７２〜７５に昇圧クロッ
クが供給されるので、電源電圧が低い時には、全てのポ
ンプ回路７１〜７５を動作させ、電流供給能力を上げる
ことができる。For example, when 1.5 V ≦ Vcc <1.8 V, both of the voltage comparison units 171 to 172 output “H” level enable signals EN 1 to EN 2. Therefore, the switches 91 to 92
Are turned on, and boosted clocks are supplied to the pump circuits 72 to 75. Therefore, when the power supply voltage is low, all the pump circuits 71 to 75 can be operated to increase the current supply capability.

【００８１】また、1.8V≦Vcc＜3.6Vの場合、電圧比較
部１７１は、“Ｌ”レベルのイネーブル信号EN1を出力
し、電圧比較部１７２は、“Ｈ”レベルのイネーブル信
号EN２を出力する。このため、スイッチ９１は非導通状
態となり、スイッチ９２は導通状態となるので、電源電
圧がやや高い時には、ポンプ回路７２〜７３の動作を停
止させ、消費電力の浪費を抑えることができる。When 1.8 V ≦ Vcc <3.6 V, voltage comparing section 171 outputs an “L” level enable signal EN 1, and voltage comparing section 172 outputs an “H” level enable signal EN 2. . Therefore, the switch 91 is turned off and the switch 92 is turned on. When the power supply voltage is slightly high, the operations of the pump circuits 72 to 73 are stopped, and waste of power consumption can be suppressed.

【００８２】また、3.6V≦Vcc≦５Vの場合、電圧比較部
１７１〜１７２は“Ｌ”レベルのイネーブル信号EN1〜E
N2を出力する。このため、スイッチ９１〜９２が非導通
状態となり、ポンプ回路７２〜７５に昇圧クロックが供
給されなくなるので、電源電圧が高い時には、ポンプ回
路７２〜７５を停止させ、一台のポンプ回路７１のみが
動作し、消費電力の浪費を抑えることができる。When 3.6 V ≦ Vcc ≦ 5 V, the voltage comparators 171 to 172 output “L” level enable signals EN 1 to E 1.
Outputs N2. Therefore, the switches 91 to 92 are turned off, and the boosting clock is not supplied to the pump circuits 72 to 75. When the power supply voltage is high, the pump circuits 72 to 75 are stopped, and only one pump circuit 71 is turned on. It operates and power consumption can be suppressed.

【００８３】このような実施の形態３に係るポンプ回路
によれば、電源電圧検知手段は、基準電位の入力により
電源電圧を検知し、該検知した電源電圧の電位に応じて
制御信号を発生し、ポンプ回路制御手段は前記制御信号
に応じてポンプ回路を制御することにより、電源電圧の
変動に応じて、駆動すべきポンプ回路を制御し、電圧安
定化手段にて設定された目標電位に対してオーバーシュ
ートを防ぎ素子信頼性を向上できる低消費電力の昇圧回
路を提供することができる。According to such a pump circuit according to the third embodiment, the power supply voltage detecting means detects the power supply voltage based on the input of the reference potential and generates a control signal in accordance with the detected power supply voltage potential. The pump circuit control means controls the pump circuit to be driven in accordance with the fluctuation of the power supply voltage by controlling the pump circuit in accordance with the control signal, and controls the pump circuit with respect to the target potential set by the voltage stabilizing means. Thus, a booster circuit with low power consumption that can prevent overshoot and improve element reliability can be provided.

【００８４】また、電源電圧検知手段は、電源電圧端子
と接地端子間に直列に接続された複数の抵抗と、前記電
源電圧が前記複数の抵抗によって分圧された各抵抗分圧
電圧と前記基準電位とを比較して前記制御信号を出力す
る電圧比較手段と、からなるので、電源電圧検知手段を
簡単な回路構成で実現することができ、低コストの昇圧
回路を提供することができる。The power supply voltage detecting means includes: a plurality of resistors connected in series between a power supply voltage terminal and a ground terminal; each of the resistor divided voltages obtained by dividing the power supply voltage by the plurality of resistors; And a voltage comparing means for comparing the potential with the voltage and outputting the control signal. Therefore, the power supply voltage detecting means can be realized with a simple circuit configuration, and a low-cost boosting circuit can be provided.

【００８５】また、電源電圧の変動に応じて動作させる
ポンプ回路の数を決定し、電流供給能力が過剰になると
無駄なポンプ回路を停止させ、電流供給能力が不足する
と停止していたポンプ回路を動作させるので、所定の昇
圧電位を安定に保持し、低消費電力の昇圧回路を提供す
ることができる。Further, the number of pump circuits to be operated according to the fluctuation of the power supply voltage is determined. If the current supply capacity becomes excessive, unnecessary pump circuits are stopped. Since the operation is performed, a predetermined boosted potential can be stably held and a booster circuit with low power consumption can be provided.

【００８６】また、ポンプ回路制御手段は、昇圧クロッ
クを各ポンプ回路に接続する複数のスイッチを有し、前
記複数のスイッチは前記制御信号に応じて段階的に導通
状態または非導通状態を切り替えることにより、ポンプ
回路制御手段を簡易な回路構成で容易に実現することが
でき、低コストの昇圧回路を提供することができる。Further, the pump circuit control means has a plurality of switches for connecting the boosted clock to each pump circuit, and the plurality of switches switch between a conductive state and a non-conductive state stepwise according to the control signal. Accordingly, the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００８７】[0087]

【発明の効果】本発明の請求項１に記載の昇圧回路によ
れば、活性化信号の入力により昇圧クロックを発生する
昇圧クロック発生手段と、前記昇圧クロックの入力によ
り駆動され、入力電圧を昇圧して出力電圧を発生する、
並列に接続された複数のポンプ回路を有する昇圧手段
と、前記出力電圧を所定の電圧に制御するリミッター手
段と、前記リミッター手段に流れる電流を検知して、所
定の制御信号を発生する電流検知手段と、前記制御信号
に応じて前記昇圧クロックを前記昇圧手段に供給し、前
記各ポンプ回路を制御するポンプ回路制御手段と、を備
えたことにより、複数のポンプ回路のうち、駆動すべき
ポンプ回路の数をリミッター手段に流れる電流に応じて
制御し、消費電力を低下させることができ、リミッター
手段にて設定された目標電位に対してオーバーシュート
を防ぎ、素子信頼性を向上できる昇圧回路を提供するこ
とができる。According to the booster circuit of the first aspect of the present invention, a booster clock generating means for generating a booster clock in response to the input of an activation signal, and a booster which is driven by the input of the booster clock to boost the input voltage. To generate the output voltage,
Step-up means having a plurality of pump circuits connected in parallel; limiter means for controlling the output voltage to a predetermined voltage; current detection means for detecting a current flowing through the limiter means and generating a predetermined control signal And a pump circuit controlling means for supplying the boosting clock to the boosting means in response to the control signal and controlling each pump circuit. Is controlled in accordance with the current flowing through the limiter means to reduce power consumption, prevent overshoot with respect to the target potential set by the limiter means, and provide a booster circuit capable of improving element reliability. can do.

【００８８】本発明の請求項２に記載の昇圧回路によれ
ば、請求項１に記載の昇圧回路において、前記電流検知
手段は、前記リミッター手段に流れる電流を転写する電
流転写部と、該転写された電流と基準電流とを比較して
前記制御信号を出力する電流比較部を少なくとも１つ以
上有する電流比較手段と、からなることにより、リミッ
ター手段に流れる電流と所定の基準電流とを比較して、
駆動すべきポンプ回路の数を制御できる、低消費電力の
昇圧回路を提供できる。According to the booster circuit of the second aspect of the present invention, in the booster circuit of the first aspect, the current detecting means includes: a current transfer section for transferring a current flowing to the limiter means; Current comparing means having at least one or more current comparing section for comparing the obtained current with the reference current and outputting the control signal, thereby comparing the current flowing through the limiter means with a predetermined reference current. hand,
A low-power-consumption booster circuit that can control the number of pump circuits to be driven can be provided.

【００８９】本発明の請求項３に記載の昇圧回路によれ
ば、請求項２に記載の昇圧回路において、前記電流転写
部は、第１ソース端子を接地端子に接続され、かつ、第
１のゲート端子を第１のドレイン端子に接続された第１
のトランジスタで構成され、前記電流比較部は、第２の
ソース端子を接地端子に接続され、第２のゲート端子を
前記電流転写端子に接続され、第２のドレイン端子の電
圧を前記制御信号として出力する第２のトランジスタ
と、電源電圧端子と前記第２のドレイン端子間に接続さ
れる基準定電流源とで構成され、前記第１のゲート端子
は、前記リミッター手段から供給される電流入力端子で
あり、かつ、前記第１のゲート端子は前記電流転写部の
電流転写端子であることにより、電流転写部と電流比較
部とを簡易な回路構成で容易に実現することができ、低
コストの昇圧回路を提供できる。According to the booster circuit of the third aspect of the present invention, in the booster circuit of the second aspect, the current transfer unit has a first source terminal connected to a ground terminal and a first source terminal connected to the ground terminal. A first terminal having a gate terminal connected to the first drain terminal;
Wherein the current comparison unit has a second source terminal connected to a ground terminal, a second gate terminal connected to the current transfer terminal, and a voltage at a second drain terminal as the control signal. An output second transistor, and a reference constant current source connected between a power supply voltage terminal and the second drain terminal, wherein the first gate terminal is a current input terminal supplied from the limiter means. In addition, since the first gate terminal is a current transfer terminal of the current transfer unit, the current transfer unit and the current comparison unit can be easily realized with a simple circuit configuration, and the cost can be reduced. A booster circuit can be provided.

【００９０】本発明の請求項４に記載の昇圧回路によれ
ば、請求項１ないし請求項３のいずれかに記載の昇圧回
路において、前記ポンプ回路制御手段は、前記リミッタ
ー手段に流れる電流が過剰な場合、駆動するポンプ回路
の数を減少させ、前記リミッター手段に流れる電流が過
少な場合、駆動するポンプ回路の数を増加させるように
制御することにより、リミッター手段に流れる電流が過
剰な場合は、過剰な電流供給能力のポンプ回路を停止
し、また、リミッター手段に流れる電流が過少な場合
は、停止しているポンプ回路を駆動して安定に所定の電
圧を保持することができ、低消費電力の半導体集積回路
を提供することができる。According to the booster circuit described in claim 4 of the present invention, in the booster circuit according to any one of claims 1 to 3, the pump circuit control means is configured to determine whether an excessive current flows through the limiter means. In such a case, if the number of pump circuits to be driven is reduced and the current flowing to the limiter means is too small, by controlling the number of pump circuits to be driven to be increased, the current flowing to the limiter means is excessively reduced. If the pump circuit with an excessive current supply capacity is stopped, and the current flowing through the limiter means is too small, the stopped pump circuit can be driven to stably maintain a predetermined voltage, thereby reducing power consumption. A power semiconductor integrated circuit can be provided.

【００９１】本発明の請求項５に記載の昇圧回路によれ
ば、請求項１ないし請求項３のいずれかに記載の昇圧回
路において、前記ポンプ回路制御手段は、前記昇圧クロ
ックを前記各ポンプ回路に接続する複数のスイッチを有
し、前記複数のスイッチは前記制御信号に応じて段階的
に導通状態または非導通状態を切り替えることにより、
ポンプ回路制御手段を簡易な回路構成で容易に実現する
ことができ、低コストの昇圧回路を提供することができ
る。According to the booster circuit described in claim 5 of the present invention, in the booster circuit according to any one of claims 1 to 3, the pump circuit control means transmits the boosted clock to each of the pump circuits. Has a plurality of switches connected to, the plurality of switches by switching between a conductive state or a non-conductive state stepwise according to the control signal,
The pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００９２】本発明の請求項６に記載の昇圧回路によれ
ば、活性化信号の入力により昇圧クロックを発生する昇
圧クロック発生手段と、前記昇圧クロックの入力により
駆動され、入力電圧を昇圧して出力電圧を発生する、並
列に接続された複数のポンプ回路を有する昇圧手段と、
前記出力電圧を所定の電圧に制御する電圧安定化手段
と、制御信号を発生する制御手段と、前記制御信号に応
じて前記昇圧クロックを前記昇圧手段に供給し、前記各
ポンプ回路を制御するポンプ回路制御手段と、を備えた
ことにより、制御信号に応じて動作させるポンプ回路を
制御し、電圧安定化手段にて設定された目標電位に対し
てオーバーシュートを防ぎ、素子信頼性を向上できる低
消費電力の昇圧回路を提供することができる。According to the booster circuit of claim 6 of the present invention, the booster clock generating means for generating a booster clock in response to the input of the activation signal and the booster clock driven by the input of the booster clock to boost the input voltage. A step-up means for generating an output voltage, having a plurality of pump circuits connected in parallel,
Voltage stabilizing means for controlling the output voltage to a predetermined voltage; control means for generating a control signal; and a pump for supplying the boosting clock to the boosting means in accordance with the control signal and controlling each of the pump circuits Circuit control means for controlling a pump circuit operated according to the control signal, preventing overshoot with respect to a target potential set by the voltage stabilization means, and improving element reliability. A booster circuit with low power consumption can be provided.

【００９３】本発明の請求項７に記載の昇圧回路によれ
ば、請求項６に記載の昇圧回路において、前記ポンプ回
路制御手段は、前記昇圧クロックを前記各ポンプ回路に
接続する複数のスイッチを有し、前記複数のスイッチは
前記制御信号に応じて段階的に導通状態または非導通状
態を切り替えることにより、ポンプ回路制御手段を簡易
な回路構成で容易に実現することができ、低コストの昇
圧回路を提供することができる。According to the booster circuit described in claim 7 of the present invention, in the booster circuit according to claim 6, the pump circuit control means includes a plurality of switches for connecting the boosted clock to each of the pump circuits. The plurality of switches switch between a conductive state and a non-conductive state in a stepwise manner in accordance with the control signal, so that the pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster can be provided. A circuit can be provided.

【００９４】本発明の請求項８に記載の昇圧回路によれ
ば、活性化信号の入力により昇圧クロックを発生する昇
圧クロック発生手段と、前記昇圧クロックの入力により
駆動され、入力電圧を昇圧して出力電圧を発生する、並
列に接続された複数のポンプ回路を有する昇圧手段と、
前記出力電圧を所定の電圧に制御する電圧安定化手段
と、基準電位を発生する基準電位発生手段と、前記基準
電位の入力により電源電圧を検知し、該検知した電源電
圧の電位に応じて制御信号を発生する電源電圧検知手段
と、前記制御信号に応じて前記昇圧クロックを前記昇圧
手段に供給し、前記複数のポンプ回路を制御するポンプ
回路制御手段と、を備えたことにより、電源電圧の変動
に応じて駆動すべきポンプ回路を制御し、電圧安定化手
段にて設定された目標電位に対してオーバーシュートを
防ぎ素子信頼性を向上できる低消費電力の昇圧回路を提
供することができる。According to the booster circuit of claim 8 of the present invention, the booster clock generating means for generating a booster clock in response to the input of the activation signal and the booster clock driven by the input of the booster clock to boost the input voltage. A step-up means for generating an output voltage, having a plurality of pump circuits connected in parallel,
Voltage stabilizing means for controlling the output voltage to a predetermined voltage; reference potential generating means for generating a reference potential; detecting a power supply voltage based on the input of the reference potential; controlling in accordance with the detected power supply voltage potential A power supply voltage detecting means for generating a signal, and a pump circuit control means for supplying the boosting clock to the boosting means in response to the control signal and controlling the plurality of pump circuits. It is possible to provide a low-power-consumption booster circuit that controls a pump circuit to be driven in accordance with the fluctuation, prevents overshoot with respect to a target potential set by a voltage stabilizing unit, and improves element reliability.

【００９５】本発明の請求項９に記載の昇圧回路によれ
ば、請求項８に記載の昇圧回路において、前記電源電圧
検知手段は、電源電圧端子と接地端子間に直列に接続さ
れた複数の抵抗と、前記電源電圧が前記複数の抵抗によ
って分圧された各抵抗分圧電圧と前記基準電位とを比較
して前記制御信号を出力する電圧比較手段と、からなる
ことにより、電源電圧検知手段を簡単な回路構成で実現
することができ、低コストの昇圧回路を提供することが
できる。According to the booster circuit of the ninth aspect of the present invention, in the booster circuit of the eighth aspect, the power supply voltage detecting means includes a plurality of serially connected power supply voltage terminals and a ground terminal. A power supply voltage detection unit, comprising: a resistor; and a voltage comparison unit that compares the resistance divided voltage obtained by dividing the power supply voltage by the plurality of resistors with the reference potential and outputs the control signal. Can be realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【００９６】本発明の請求項１０に記載の昇圧回路によ
れば、請求項８または請求項９に記載の昇圧回路におい
て、前記ポンプ回路制御手段は、前記電源電圧が上昇し
た場合、駆動するポンプ回路の数を減少させ、前記電源
電圧が下降した場合、駆動するポンプ回路の数を増加さ
せるように制御することにより、電源電圧の変動に応じ
て動作させるポンプ回路の数を決定し、電流供給能力が
過剰になると無駄なポンプ回路を停止させ、電流供給能
力が不足すると停止していたポンプ回路を動作させるの
で、所定の昇圧電位を安定に保持し、低消費電力の昇圧
回路を提供することができる。According to the booster circuit described in claim 10 of the present invention, in the booster circuit according to claim 8 or 9, the pump circuit control means operates the pump to be driven when the power supply voltage increases. When the number of circuits is reduced and the power supply voltage is reduced, the number of pump circuits to be driven is controlled to be increased so that the number of pump circuits to be operated according to the fluctuation of the power supply voltage is determined. To provide a booster circuit that maintains a predetermined boosted potential stably and stops a useless pump circuit when the capacity becomes excessive, and operates the pump circuit that is stopped when the current supply capacity becomes insufficient, when the current supply capacity is insufficient. Can be.

【００９７】本発明の請求項１１に記載の昇圧回路によ
れば、請求項８ないし１０のいずれかに記載の昇圧回路
において、前記ポンプ回路制御手段は、前記昇圧クロッ
クを前記各ポンプ回路に接続する複数のスイッチを有
し、前記複数のスイッチは前記制御信号に応じて段階的
に導通状態または非導通状態を切り替えることにより、
ポンプ回路制御手段を簡易な回路構成で容易に実現する
ことができ、低コストの昇圧回路を提供することができ
る。According to the booster circuit described in claim 11 of the present invention, in the booster circuit according to any one of claims 8 to 10, the pump circuit control means connects the boosted clock to each of the pump circuits. Having a plurality of switches, the plurality of switches by switching the conductive state or non-conductive state stepwise according to the control signal,
The pump circuit control means can be easily realized with a simple circuit configuration, and a low-cost booster circuit can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１に係る昇圧回路の構成を
示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a booster circuit according to a first embodiment of the present invention.

【図２】一般的なポンプ回路の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of a general pump circuit.

【図３】本発明の実施の形態１に係る昇圧回路の電流検
知手段の構成を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a current detecting unit of the booster circuit according to the first embodiment of the present invention.

【図４】本発明の実施の形態１に係る電流検知手段の電
流転写部と電流比較部の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a current transfer unit and a current comparison unit of the current detection unit according to the first embodiment of the present invention.

【図５】本発明の実施の形態１に係る昇圧回路の構成の
一例を示すブロック図である。FIG. 5 is a block diagram showing an example of a configuration of a booster circuit according to the first embodiment of the present invention.

【図６】本発明の実施の形態１に係る昇圧回路の電流検
知手段の構成の一例を示す回路図である。FIG. 6 is a circuit diagram illustrating an example of a configuration of a current detection unit of the booster circuit according to the first embodiment of the present invention.

【図７】本発明の実施の形態１に係る昇圧回路の動作状
態を説明するための図である。FIG. 7 is a diagram illustrating an operation state of the booster circuit according to the first embodiment of the present invention.

【図８】本発明の実施の形態２に係る昇圧回路の構成を
示すブロック図である。FIG. 8 is a block diagram showing a configuration of a booster circuit according to a second embodiment of the present invention.

【図９】本発明の実施の形態２に係る昇圧回路の構成の
一例を示すブロック図である。FIG. 9 is a block diagram showing an example of a configuration of a booster circuit according to a second embodiment of the present invention.

【図１０】本発明の実施の形態２に係る昇圧回路の動作
状態を説明するための図である。FIG. 10 is a diagram illustrating an operation state of a booster circuit according to a second embodiment of the present invention.

【図１１】本発明の実施の形態３に係る昇圧回路の構成
を示すブロック図である。FIG. 11 is a block diagram showing a configuration of a booster circuit according to a third embodiment of the present invention.

【図１２】本発明の実施の形態３に係る電源電圧検知手
段の構成を示す回路図である。FIG. 12 is a circuit diagram showing a configuration of a power supply voltage detecting unit according to Embodiment 3 of the present invention.

【図１３】本発明の実施の形態３に係る昇圧回路の構成
の一例を示すブロック図である。FIG. 13 is a block diagram showing an example of a configuration of a booster circuit according to a third embodiment of the present invention.

【図１４】本発明の実施の形態３に係る昇圧回路の電源
電圧検知手段の構成の一例を示す回路図である。FIG. 14 is a circuit diagram illustrating an example of a configuration of a power supply voltage detecting unit of the booster circuit according to the third embodiment of the present invention.

【図１５】本発明の実施の形態３に係る昇圧回路の動作
状態を説明するための図である。FIG. 15 is a diagram illustrating an operation state of the booster circuit according to the third embodiment of the present invention.

【図１６】従来の昇圧回路の構成を示すブロック図であ
る。FIG. 16 is a block diagram showing a configuration of a conventional booster circuit.

【符号の説明】[Explanation of symbols]

１ 基準電位発生回路 ２、２１〜２ｎ 判定回路 ３ 昇圧電位感知回路 ４ 昇圧クロック伝達スイッチ ４１〜４ｎ スイッチ ５ 昇圧クロック発生回路 ６ 昇圧手段 ６１〜６ｎ ポンプ回路 ７ 昇圧手段 ７１〜７ｎ+1 ポンプ回路 ８ リミッター手段 ８０ ツェナーダイオード ９ ポンプ回路制御手段 ９１〜９ｎ スイッチ １０ 電流検知手段 １００ 電流転写部 １０１〜１０ｎ 電流比較部 １１１〜１１ｎ 基準定電流源 １２ 昇圧クロック発生手段 １３ 電圧安定化手段 １４ 制御手段 １５ 基準電位発生手段 １６ 電源電圧検知手段 １７ 電圧比較手段 １７１〜１７ｎ 電圧比較部 REFERENCE SIGNS LIST 1 reference potential generation circuit 2, 21 to 2 n determination circuit 3 boosted potential sensing circuit 4 boosted clock transmission switch 41 to 4 n switch 5 boosted clock generation circuit 6 booster means 61 to 6 n pump circuit 7 booster means 71 to 7 n + 1 pump circuit 8 Limiter unit 80 Zener diode 9 Pump circuit control unit 91 to 9n switch 10 Current detection unit 100 Current transfer unit 101 to 10n Current comparison unit 111 to 11n Reference constant current source 12 Boost clock generation unit 13 Voltage stabilization unit 14 Control unit 15 Reference Potential generating means 16 Power supply voltage detecting means 17 Voltage comparing means 171 to 17n Voltage comparing unit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西田 要一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AD10 5F038 AC20 AV04 AV06 BB01 BB02 BG03 BG05 BG06 CD06 CD16 DF07 DF08 EZ20 5H730 AA14 AA17 BB02 BB57 BB82 DD04 FD01 FD11  ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Ikuo Fuchigami 1006 Kadoma Kadoma, Osaka Prefecture Inside Matsushita Electric Industrial Co., Ltd. (72) Inventor Tomio Kimura 1006 Kadoma Kadoma, Kazuma, Osaka Prefecture F-term in Matsushita Electric Industrial Co., Ltd. FD11

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 活性化信号の入力により昇圧クロックを
発生する昇圧クロック発生手段と、 前記昇圧クロックの入力により駆動され、入力電圧を昇
圧して出力電圧を発生する、並列に接続された複数のポ
ンプ回路を有する昇圧手段と、 前記出力電圧を所定の電圧に制御するリミッター手段
と、 前記リミッター手段に流れる電流を検知して、所定の制
御信号を発生する電流検知手段と、 前記制御信号に応じて前記昇圧クロックを前記昇圧手段
に供給し、前記各ポンプ回路を制御するポンプ回路制御
手段と、を備えた、 ことを特徴とする昇圧回路。1. A boosting clock generating means for generating a boosting clock in response to an input of an activation signal, and a plurality of parallel-connected clock generators driven by an input of the boosting clock to boost an input voltage to generate an output voltage A booster having a pump circuit; a limiter for controlling the output voltage to a predetermined voltage; a current detector for detecting a current flowing through the limiter to generate a predetermined control signal; Pump circuit control means for supplying the boost clock to the boost means and controlling each of the pump circuits. 【請求項２】 請求項１に記載の昇圧回路において、 前記電流検知手段は、前記リミッター手段に流れる電流
を転写する電流転写部と、該転写された電流と基準電流
とを比較して前記制御信号を出力する電流比較部を少な
くとも１つ以上有する電流比較手段と、からなる、 ことを特徴とする昇圧回路。2. The step-up circuit according to claim 1, wherein the current detection unit compares the transferred current with a reference current and a current transfer unit that transfers a current flowing to the limiter unit. And a current comparing means having at least one current comparing section for outputting a signal. 【請求項３】 請求項２に記載の昇圧回路において、 前記電流転写部は、第１ソース端子を接地端子に接続さ
れ、かつ、第１のゲート端子を第１のドレイン端子に接
続された第１のトランジスタで構成され、 前記電流比較部は、第２のソース端子を接地端子に接続
され、第２のゲート端子を前記電流転写端子に接続さ
れ、第２のドレイン端子の電圧を前記制御信号として出
力する第２のトランジスタと、電源電圧端子と前記第２
のドレイン端子間に接続される基準定電流源とで構成さ
れ、 前記第１のゲート端子は、前記リミッター手段から供給
される電流入力端子であり、かつ、前記第１のゲート端
子は前記電流転写部の電流転写端子である、 ことを特徴とする昇圧回路。3. The step-up circuit according to claim 2, wherein the current transfer unit has a first source terminal connected to a ground terminal, and a first gate terminal connected to a first drain terminal. The current comparison unit has a second source terminal connected to a ground terminal, a second gate terminal connected to the current transfer terminal, and a voltage of a second drain terminal, the control signal being supplied to the control signal. A second transistor that outputs the power supply voltage, a power supply voltage terminal, and the second transistor.
The first gate terminal is a current input terminal supplied from the limiter means, and the first gate terminal is the current transfer terminal. A current transfer terminal of the section. 【請求項４】 請求項１ないし請求項３のいずれかに記
載の昇圧回路において、 前記ポンプ回路制御手段は、前記リミッター手段に流れ
る電流が過剰な場合、駆動するポンプ回路の数を減少さ
せ、前記リミッター手段に流れる電流が過少な場合、駆
動するポンプ回路の数を増加させるように制御する、 ことを特徴とする昇圧回路。4. The booster circuit according to claim 1, wherein the pump circuit control means reduces the number of pump circuits to be driven when the current flowing through the limiter means is excessive, When the current flowing through the limiter means is too small, control is performed so as to increase the number of pump circuits to be driven. 【請求項５】 請求項１ないし請求項４のいずれかに記
載の昇圧回路において、 前記ポンプ回路制御手段は、前記昇圧クロックを前記各
ポンプ回路に接続する複数のスイッチを有し、前記複数
のスイッチは前記制御信号に応じて段階的に導通状態ま
たは非導通状態を切り替える、 ことを特徴とする昇圧回路。5. The booster circuit according to claim 1, wherein said pump circuit control means includes a plurality of switches for connecting said boosted clock to each of said pump circuits. A booster circuit, wherein the switch switches between a conductive state and a non-conductive state stepwise according to the control signal. 【請求項６】 活性化信号の入力により昇圧クロックを
発生する昇圧クロック発生手段と、 前記昇圧クロックの入力により駆動され、入力電圧を昇
圧して出力電圧を発生する、並列に接続された複数のポ
ンプ回路を有する昇圧手段と、 前記出力電圧を所定の電圧に制御する電圧安定化手段
と、 制御信号を発生する制御手段と、 前記制御信号に応じて前記昇圧クロックを前記昇圧手段
に供給し、前記各ポンプ回路を制御するポンプ回路制御
手段と、を備えた、 ことを特徴とする昇圧回路。6. A boosting clock generating means for generating a boosting clock in response to an input of an activation signal, and a plurality of parallel-connected driving means driven by the input of the boosting clock for boosting an input voltage to generate an output voltage. Boosting means having a pump circuit; voltage stabilizing means for controlling the output voltage to a predetermined voltage; control means for generating a control signal; supplying the boosting clock to the boosting means in response to the control signal; And a pump circuit control means for controlling each of the pump circuits. 【請求項７】 請求項６に記載の昇圧回路において、 前記ポンプ回路制御手段は、前記昇圧クロックを前記各
ポンプ回路に接続する複数のスイッチを有し、前記複数
のスイッチは前記制御信号に応じて段階的に導通状態ま
たは非導通状態を切り替える、 ことを特徴とする昇圧回路。7. The booster circuit according to claim 6, wherein said pump circuit control means has a plurality of switches for connecting said boosted clock to said pump circuits, and said plurality of switches are responsive to said control signal. Switching between a conducting state and a non-conducting state step by step. 【請求項８】 活性化信号の入力により昇圧クロックを
発生する昇圧クロック発生手段と、 前記昇圧クロックの入力により駆動され、入力電圧を昇
圧して出力電圧を発生する、並列に接続された複数のポ
ンプ回路を有する昇圧手段と、 前記出力電圧を所定の電圧に制御する電圧安定化手段
と、 基準電位を発生する基準電位発生手段と、 前記基準電位の入力により電源電圧を検知し、該検知し
た電源電圧の電位に応じて制御信号を発生する電源電圧
検知手段と、 前記制御信号に応じて前記昇圧クロックを前記昇圧手段
に供給し、前記複数のポンプ回路を制御するポンプ回路
制御手段と、を備えた、 ことを特徴とする昇圧回路。8. A boosting clock generating means for generating a boosting clock in response to an input of an activation signal, and a plurality of parallel-connected clock generators driven by the input of the boosting clock to boost an input voltage to generate an output voltage. Boosting means having a pump circuit; voltage stabilizing means for controlling the output voltage to a predetermined voltage; reference potential generating means for generating a reference potential; and detecting a power supply voltage by inputting the reference potential. Power supply voltage detecting means for generating a control signal according to the potential of the power supply voltage; and a pump circuit control means for supplying the boosted clock to the boosting means in response to the control signal and controlling the plurality of pump circuits. A booster circuit, comprising: 【請求項９】 請求項８に記載の昇圧回路において、 前記電源電圧検知手段は、電源電圧端子と接地端子間に
直列に接続された複数の抵抗と、前記電源電圧が前記複
数の抵抗によって分圧された各抵抗分圧電圧と前記基準
電位とを比較して前記制御信号を出力する電圧比較手段
と、からなる、 ことを特徴とする昇圧回路。9. The booster circuit according to claim 8, wherein the power supply voltage detecting means includes a plurality of resistors connected in series between a power supply voltage terminal and a ground terminal, and the power supply voltage is divided by the plurality of resistors. Voltage boosting means for comparing each of the compressed resistance divided voltages with the reference potential and outputting the control signal. 【請求項１０】 請求項８または請求項９に記載の昇圧
回路において、 前記ポンプ回路制御手段は、前記電源電圧が上昇した場
合、駆動するポンプ回路の数を減少させ、前記電源電圧
が下降した場合、駆動するポンプ回路の数を増加させる
ように制御する、 ことを特徴とする昇圧回路。10. The booster circuit according to claim 8, wherein, when the power supply voltage rises, the pump circuit control means reduces the number of pump circuits to be driven, and the power supply voltage falls. A step-up circuit for controlling the number of pump circuits to be driven. 【請求項１１】 請求項８ないし１０のいずれかに記載
の昇圧回路において、 前記ポンプ回路制御手段は、前記昇圧クロックを前記各
ポンプ回路に接続する複数のスイッチを有し、前記複数
のスイッチは前記制御信号に応じて段階的に導通状態ま
たは非導通状態を切り替える、 ことを特徴とする昇圧回路。11. The booster circuit according to claim 8, wherein said pump circuit control means has a plurality of switches for connecting said booster clock to said pump circuits, and said plurality of switches are A step-up circuit that switches between a conducting state and a non-conducting state stepwise according to the control signal.