JP2002140051A - 液晶表示装置及びその駆動方法ならびに液晶表示装置を用いた携帯情報装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 静止画表示時の低消費電力化が可能な液晶表
示装置及び液晶表示装置を用いた携帯情報装置の提供を
課題とする。 【解決手段】 ｎビット（ｎは自然数）のデジタル信号
を入力して画像表示を行う液晶表示装置において、１画
素あたりｎ個の記憶回路を内臓する。このｎ個の記憶回
路に記憶されたｎビットのデジタル信号は、画素毎に形
成されたＤ／Ａコンバータにより対応するアナログ信号
に変換され、液晶素子に入力される。よって、静止画像
を表示する際は、一旦記憶回路にデジタル信号を書き込
んだ後は、記憶されたデジタル信号を、反復して用い
る。この際、ソース信号線駆動回路その他の駆動を停止
することができる。こうして液晶表示装置の消費電力を
低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体表示装置
（以下、表示装置と表記する）に関し、特に、絶縁体上
に作製される薄膜トランジスタを有するアクティブマト
リクス型表示装置に関する。その中で特に、映像信号と
してデジタル信号を用いるアクティブマトリクス型液晶
表示装置に関する。また、この表示装置を用いた携帯情
報装置に関する。特に、アクティブマトリクス型液晶表
示装置を用いた携帯電話、ＰＤＡ、携帯パーソナルコン
ピュータ、携帯ナビゲーションシステム、電子書籍など
の携帯情報装置に関する。

【０００２】

【従来の技術】近年、絶縁体上、特にガラス基板上に半
導体薄膜を形成した表示装置、特に薄膜トランジスタ
（以下、ＴＦＴと表記する）を用いたアクティブマトリ
クス型表示装置の普及が顕著となっている。ＴＦＴを使
用したアクティブマトリクス型表示装置は、マトリクス
状に配置された数十万から数百万個のＴＦＴを有し、各
画素の電荷を制御することによって画像の表示を行って
いる。

【０００３】さらに最近の技術として、画素を構成する
画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて
駆動回路を同時形成するポリシリコンＴＦＴに関する技
術が発展してきており、装置の小型化、低消費電力化に
大いに貢献している。それに伴って、近年その応用分野
の拡大が著しいモバイル機器の表示部等に、液晶表示装
置は不可欠なデバイスとなってきている。

【０００４】通常のデジタル方式の液晶表示装置の概略
図を、図１３に示す。中央に画素部１３０８が配置され
ている。画素部の上側には、ソース信号線を制御するた
めの、ソース信号線駆動回路１３０１が配置されてい
る。ソース信号線駆動回路１３０１は、シフトレジスタ
回路１３０３、第１のラッチ回路１３０４、第２のラッ
チ回路１３０５、Ｄ／Ａ変換回路（Ｄ／Ａコンバータ）
１３０６、アナログスイッチ１３０７等を有する。画素
部の左右には、ゲート信号線を制御するための、ゲート
信号線駆動回路１３０２が配置されている。なお、図１
３においては、ゲート信号線駆動回路１３０２は、画素
部の左右両側に配置されているが、片側配置でも構わな
い。ただし、両側配置としたほうが、駆動効率、駆動信
頼性の面から見て望ましい。

【０００５】ソース信号線駆動回路１３０１に関して
は、図１４に示すような構成を有している。図１４に例
として示す駆動回路は、水平方向解像度１０２４画素、
３ビットデジタル階調信号に対応したソース信号線駆動
回路であり、シフトレジスタ回路（ＳＲ）１４０１、第
１のラッチ回路（ＬＡＴ１）１４０２、第２のラッチ回
路（ＬＡＴ２）１４０３、Ｄ／Ａ変換回路（Ｄ／Ａ）１
４０４等を有する。なお、図１４では図示していない
が、必要に応じてバッファ回路、レベルシフタ回路等を
配置しても良い。

【０００６】図１３および図１４を用いて動作について
簡単に説明する。まず、シフトレジスタ回路１３０３
（図１４中、ＳＲと表記）にクロック信号（Ｓ−ＣＬ
Ｋ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−ＳＰ）
が入力され、順次パルスが出力される。続いて、それら
のパルスは第１のラッチ回路１３０４（図１４中、ＬＡ
Ｔ１と表記）に入力され、同じく第１のラッチ回路１３
０４に入力されたデジタル信号（Digital Data）をそれ
ぞれ保持していく。ここで、Ｄ１が最上位ビット（ＭＳ
Ｂ：Most Significant Bit）、Ｄ３が最下位ビット（Ｌ
ＳＢ：Least Significant Bit）である。第１のラッチ
回路１３０４において、１水平周期分のデジタル信号の
保持が完了すると、帰線期間中に、第１のラッチ回路１
３０４で保持されているデジタル信号は、ラッチ信号
（Latch Pulse）の入力に従い、一斉に第２のラッチ回
路１３０５（図１４中、ＬＡＴ２と表記）へと転送され
る。

【０００７】その後、再びシフトレジスタ回路１３０３
が動作し、次の水平周期分のデジタル信号の保持が開始
される。同時に、第２のラッチ回路１３０５で保持され
ているデジタル信号は、Ｄ／Ａコンバータ１３０６（図
１４中、Ｄ／Ａと表記）にてアナログ信号へと変換され
る。このアナログ信号は、ソース信号線を経由して画素
に書き込まれる。この動作を繰り返すことによって、画
像の表示が行われる。

【０００８】また、上述の従来の液晶表示装置を用いた
携帯情報端装置について説明する。

【０００９】携帯情報装置として、携帯情報端末を例に
説明する。図３４に、従来の携帯情報端末のブロック図
を示す。携帯情報端末ではユーザーが必要に応じて、求
める情報を引き出すことが要求される。その情報は、ま
ず、その携帯情報端末内の記憶装置（ＤＲＡＭ１５０
９、フラッシュメモリ１５１０など）に記憶されている
もの、または携帯情報端末に差し込まれるメモリーカー
ド１５０３に記憶されているもの、外部インターフェイ
スポート１５０５を介して外部機器と接続して情報を得
る物などがある。これらの情報はペン入力タブレット１
５０１より入力されるユーザーの指示に基づいて、ＣＰ
Ｕ１５０６により処理され、液晶表示装置１５１３は表
示を行う。

【００１０】具体的には、ペン入力ダブレット１５０１
より入力された信号は、検出回路１５０２により検出さ
れ、ダブレットインターフェイス１５１８に入力され
る。この入力信号は、ダブレットインターフェイス１５
１８により処理され、映像信号入力回路１５０７等に入
力される。必要なデータをＣＰＵ１５０６が処理し、そ
れをＶＲＡＭ１５１１に格納してある画像フォーマット
に基づき、画像データに変換し、ＬＣＤコントローラ１
５１２に送付する。ここでＬＣＤコントローラ１５１２
は液晶表示装置１５１３を駆動する信号を生成し、表示
装置を駆動し、表示を行う。

【００１１】携帯情報装置として、携帯電話を例に説明
する。図３５に、従来の携帯電話のブロック図を示す。
携帯電話は電波を送受信する送受信回路１６１５と、受
信した信号を音声処理する音声処理回路１６０２、スピ
ーカ１６１４、マイク１６０８、またデータを入力する
キーボード１６０１、キーボード１６０１より入力され
た信号を処理する、キーボードインターフェイス１６１
８などを有している。

【００１２】キーボードより入力されるユーザーの指示
に基づいて、記憶装置（ＤＲＡＭ１６０９、フラッシュ
メモリ１６１０など）に記憶されているもの、または携
帯電話に差し込まれるメモリーカード１６０３に記憶さ
れているもの、外部インターフェイスポート１６０５を
介して外部機器と接続して得る情報等がＣＰＵ１６０６
により処理され、液晶表示装置１６１３は表示を行う。

【００１３】具体的には、キーボード１６０１より入力
された信号は、キーボードインターフェイス１６１８に
より処理され、映像信号処理回路１６０７等に入力され
る。必要なデータをＣＰＵ１６０６が処理し、それをＶ
ＲＡＭ１６１１に格納してある画像フォーマットに基づ
き、画像データに変換し、ＬＣＤコントローラ１６１２
に送付する。ここでＬＣＤコントローラ１６１２は液晶
表示装置１６１３を駆動する信号を生成し、表示装置を
駆動し、表示を行う。

【００１４】なお、送受信回路１６１５の構造の例とし
て、図２６を示す。

【００１５】送受信回路１６１５は、アンテナ２６６
２、フィルタ２６６３、２６６７、２６６８、２６７
２、２６７６、スイッチ２６６４、アンプ２６６５、２
６６６、２６７７、第１周波数変換回路２６６９、第２
周波数変換回路２６７３、周波数変換回路２６７１、発
振回路２６７０、２６７４、直交変換器２６７５、デー
タ復調回路２６７８、データ変調回路２６７９を含む。

【００１６】

【発明が解決しようとする課題】一般的なアクティブマ
トリクス型液晶表示装置においては、動画の表示をスム
ーズに行うため、１秒間に６０回前後、画面表示の更新
が行われる。すなわち、１フレーム毎にデジタル信号を
供給し、その都度画素への書き込みを行う必要がある。
たとえ、映像が静止画であったとしても、１フレーム毎
に同一の信号を供給しつづけなければならないため、外
部回路、駆動回路などが連続して同じデジタル信号の繰
り返し処理を行う必要がある。

【００１７】静止画のデジタル信号を一旦、外部の記憶
回路に書き込み、以後は１フレーム毎に外部の記憶回路
から液晶表示装置にデジタル信号を供給する方法もある
が、いずれの場合にも外部の記憶回路と駆動回路とは動
作し続ける必要があることに変わりはない。

【００１８】また、従来の携帯情報装置では、組み込ま
れた表示装置が画像を表示する場合、たとえその画像が
静止画像であっても、同一の映像のデータを１秒間に６
０回づつ、表示装置に送り続けていた。即ち、図３４
中、破線で囲った部分（ＣＰＵ１５０６にある映像信号
処理回路１５０７、ＶＲＡＭ１５１１、ＬＣＤコントロ
ーラ１５１２、液晶表示装置１５１３のソース信号線駆
動回路及びゲート信号線駆動回路、ペン入力ダブレット
１５０１、検出回路１５０２、ダブレットインターフェ
イス１５１８）は画像の表示を行っている限り、動作を
行い続けていた。また、図３５中、破線で囲った部分
（ＣＰＵ１６０６にある映像信号処理回路１６０７、Ｖ
ＲＡＭ１６１１、ＬＣＤコントローラ１６１２、液晶表
示装置１６１３のソース信号線駆動回路及びゲート信号
線駆動回路、キーボード１６０１、キーボードインター
フェイス１６１８）は画像の表示を行っている限り、動
作を行い続けていた。

【００１９】ここで、画素数の少ないパッシブマトリク
ス型表示装置においては、記憶回路を表示装置のドライ
バＩＣもしくはコントローラの中に内蔵し、ＶＲＡＭを
停止するものも存在するが、アクティブマトリクス型表
示装置のような多数の画素を用いる表示装置では、ドラ
イバ内もしくはコントローラ内に記憶回路を有するのは
チップサイズの観点から、非現実的である。よって、従
来の携帯情報装置では、静止画を表示する場合において
も、多くの回路は動作を続けねばならず、消費電力の低
減に対して、妨げと成っていた。

【００２０】また、モバイル機器においては、低消費電
力化が大きく望まれている。さらに、このモバイル機器
においては、静止画モードで使用されることが大部分を
占めているにもかかわらず、前述のように駆動回路は静
止画表示の際にも動作し続けているため、低消費電力化
への足かせとなっている。

【００２１】本発明は前述のような問題点を鑑見て、静
止画の表示時における駆動回路などの消費電力を低減す
ることを課題とする。

【００２２】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明では次のような手段を用いた。

【００２３】画素内に複数の記憶回路と、画素毎にデジ
タル信号を記憶させる。静止画の場合、一度書き込みを
行えば、それ以降、画素に書き込まれる情報は同様であ
るので、フレーム毎に信号の入力を行わなくとも、記憶
回路に記憶されている信号を読み出すことによって静止
画を継続的に表示することができる。すなわち、静止画
を表示する際は、最低１フレーム分の信号の処理動作を
行って以降は、ソース信号線駆動回路や画像信号処理回
路等を停止させておくことが可能となり、それに伴って
電力消費を大きく低減することが可能となる。

【００２４】以下に、本発明の液晶表示装置及びそれを
用いた携帯情報装置の構成について記載する。

【００２５】本発明によって、画素を有する液晶表示装
置において、前記画素は、複数の記憶回路と、Ｄ／Ａコ
ンバータとを有することを特徴とする液晶表示装置が提
供される。

【００２６】本発明によって、画素を有する液晶表示装
置において、前記画素は、ｎ（ｎは、２以上の自然数）
個の記憶回路と、前記ｎ個の記憶回路に記憶されたデジ
タル信号をアナログ信号に変換するＤ／Ａコンバータと
を有することを特徴とする液晶表示装置が提供される。

【００２７】本発明によって、画素を有し、前記画素
は、液晶素子を有し、アナログ信号が前記液晶素子に入
力される液晶表示装置において、前記画素は、ｎ（ｎは
２以上の自然数）個の記憶回路と、前記ｎ個の記憶回路
に記憶されたデジタル信号を前記アナログ信号に変換す
るＤ／Ａコンバータとを有することを特徴とする液晶表
示装置が提供される。

【００２８】本発明によって、画素を有する液晶表示装
置において、前記画素は、ｎ×ｍ（ｎ及びｍは、２以上
の自然数）個の記憶回路と、前記ｎ×ｍ個の記憶回路に
記憶されたｎビット分のデジタル信号をアナログ信号に
変換するＤ／Ａコンバータとを有することを特徴とする
液晶表示装置が提供される。

【００２９】本発明によって、画素を有する液晶表示装
置の駆動方法において、前記画素は、ｎ×ｍ（ｎ及びｍ
は、２以上の自然数）個の記憶回路と、前記ｎ×ｍ個の
記憶回路に記憶されたｎビット分のデジタル信号をアナ
ログ信号に変換するＤ／Ａコンバータとを有し、前記画
素が、ｍフレーム分のデジタル信号を記憶することを特
徴とする液晶表示装置が提供される。

【００３０】ソース信号線を有し、前記記憶回路及び前
記Ｄ／Ａコンバータは、前記ソース信号線と重なって配
置されていることを特徴とした液晶表示装置であっても
よい。

【００３１】ゲート信号線を有し、前記記憶回路及び前
記Ｄ／Ａコンバータは、前記ゲート信号線と重なって配
置されていることを特徴とした液晶表示装置であっても
よい。

【００３２】本発明によって、画素を有し、前記画素
は、液晶素子を有する液晶表示装置において、前記画素
は、ソース信号線と、ｎ（ｎは２以上の自然数）本のゲ
ート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、Ｄ
／Ａコンバータとを有し、前記ｎ個のＴＦＴのゲート電
極はそれぞれ、前記ｎ本のゲート信号線のうちのそれぞ
れ１本に接続され、ソース領域とドレイン領域の一方
は、前記ソース信号線に接続され、もう一方はそれぞ
れ、前記ｎ個の記憶回路のうちのそれぞれ１つの入力端
子に接続され、前記ｎ個の記憶回路の出力端子はそれぞ
れ、前記Ｄ／Ａコンバータの入力端子に接続され、前記
Ｄ／Ａコンバータの出力端子は、液晶素子に接続されて
いることを特徴とする液晶表示装置が提供される。

【００３３】本発明によって、画素を有し、前記画素
は、液晶素子を有する液晶表示装置において、前記画素
は、ｎ（ｎは２以上の自然数）本のソース信号線と、ゲ
ート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回路と、Ｄ
／Ａコンバータとを有し、前記ｎ個のＴＦＴのゲート電
極は、前記ゲート信号線に接続され、ソース領域とドレ
イン領域の一方はそれぞれ、前記ｎ本のソース信号線の
うちのそれぞれ１つに接続され、もう一方はそれぞれ、
前記ｎ個の記憶回路のうちのそれぞれ１つの入力端子に
接続され、前記ｎ個の記憶回路の出力端子はそれぞれ、
前記Ｄ／Ａコンバータの入力端子に接続され、前記Ｄ／
Ａコンバータの出力端子は、前記液晶素子に接続されて
いることを特徴とする液晶表示装置が提供される。

【００３４】ソース信号線駆動回路を有し、前記ソース
信号線駆動回路は、シフトレジスタと、前記シフトレジ
スタからのサンプリングパルスによってｎビットのデジ
タル信号を保持する第１のラッチ回路と、前記第１のラ
ッチ回路に保持された前記ｎビットのデジタル信号が転
送される第２のラッチ回路と、前記第２のラッチ回路に
転送された前記ｎビットのデジタル信号を１ビットずつ
順に選択し前記ソース信号線に入力するスイッチとを有
することを特徴とする液晶表示装置であってもよい。

【００３５】ソース信号線駆動回路を有し、前記ソース
信号線駆動回路は、シフトレジスタと、前記シフトレジ
スタからのサンプリングパルスによって１ビットのデジ
タル信号を保持する第１のラッチ回路と、前記第１のラ
ッチ回路に保持された前記１ビットのデジタル信号が転
送される第２のラッチ回路とを有することを特徴とする
液晶表示装置であってもよい。

【００３６】ソース信号線駆動回路を有し、前記ソース
信号線駆動回路は、シフトレジスタと、前記シフトレジ
スタからのサンプリングパルスによってｎビットのデジ
タル信号を保持する第１のラッチ回路とを有することを
特徴とする液晶表示装置であってもよい。

【００３７】ソース信号線駆動回路を有し、前記ソース
信号線駆動回路は、シフトレジスタと、前記シフトレジ
スタからのサンプリングパルスによってｎビットのデジ
タル信号を保持する第１のラッチ回路と、前記第１のラ
ッチ回路に保持されたｎビットのデジタル信号を前記ｎ
本のソース信号線に入力するｎ個のスイッチとを有する
ことを特徴とする液晶表示装置であってもよい。

【００３８】前記記憶回路はスタティック型メモリ（Ｓ
ＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミ
ック型メモリ（ＤＲＡＭ）であることを特徴とする液晶
表示装置であってもよい。

【００３９】前記記憶回路は、ガラス基板上、プラスチ
ック基板上、ステンレス基板上または単結晶ウェハ上に
形成されていることを特徴とする液晶表示装置であって
もよい。

【００４０】前記液晶表示装置を用いることを特徴とす
るテレビ、パーソナルコンピュータ、携帯端末、ビデオ
カメラまたはヘッドマウントディスプレイであってもよ
い。

【００４１】本発明によって、マトリクス状に配置され
た複数の画素を有する液晶表示装置の駆動方法におい
て、前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ
／Ａコンバータとを有し、前記複数の画素のうち、特定
の行の画素または特定の列の画素が有する前記複数の記
憶回路のデータを書き換えることを特徴とする液晶表示
装置の駆動方法が提供される。

【００４２】本発明によって、複数の画素と、前記複数
の画素に映像信号を入力するソース信号線駆動回路とを
有する液晶表示装置の駆動方法において、前記複数の画
素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータと
を有し、静止画を表示するとき、前記ソース信号線駆動
回路の動作を停止することを特徴とする液晶表示装置の
駆動方法が提供される。

【００４３】前記記憶回路はスタティック型メモリ（Ｓ
ＲＡＭ）、強誘電体メモリ（ＦＲＡＭ）またはダイナミ
ック型メモリ（ＤＲＡＭ）であることを特徴とする液晶
表示装置の駆動方法であってもよい。

【００４４】前記記憶回路は、ガラス基板上、プラスチ
ック基板上、ステンレス基板上または単結晶ウェハ上に
形成されていることを特徴とする液晶表示装置の駆動方
法であってもよい。

【００４５】前記駆動方法の前記液晶表示装置を用いる
ことを特徴とするテレビ、パーソナルコンピュータ、携
帯端末、ビデオカメラまたはヘッドマウントディスプレ
イであってもよい。

【００４６】本発明によって、液晶表示装置と、ＣＰＵ
とを有する携帯情報装置の駆動方法において、前記液晶
表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコン
バータと、前記複数の記憶回路に信号を出力する駆動回
路とを有し、前記ＣＰＵは、前記駆動回路を制御する第
１の回路と、前記携帯情報装置に入力される信号を制御
する第２の回路とを有し、前記液晶表示装置が静止画を
表示するとき、前記第１の回路を停止することを特徴と
する携帯情報装置の駆動方法が提供される。

【００４７】本発明によって、液晶表示装置と、ＶＲＡ
Ｍとを有する携帯情報装置の駆動方法において、前記液
晶表示装置は、画素中に、複数の記憶回路と、Ｄ／Ａコ
ンバータとを有し、前記液晶表示装置が静止画を表示す
るとき、前記ＶＲＡＭのデータの読み出し操作を停止す
ることを特徴とする携帯情報装置の駆動方法が提供され
る。

【００４８】本発明によって、液晶表示装置を有する携
帯情報装置の駆動方法において、前記液晶表示装置は、
画素中に、複数の記憶回路と、Ｄ／Ａコンバータとを有
し、前記液晶表示装置が静止画を表示するとき、前記液
晶表示装置のソース信号線駆動回路を停止することを特
徴とする携帯情報装置の駆動方法が提供される。

【００４９】前記複数の記憶回路は、１フレーム期間に
１度読み出し操作が行われることを特徴とする携帯情報
装置の駆動方法であってもよい。

【００５０】本発明によって、液晶表示装置を有する携
帯情報装置の駆動方法において、前記液晶表示装置はマ
トリクス状に配置された複数の画素を有し、前記複数の
画素はそれぞれ、複数の記憶回路と、Ｄ／Ａコンバータ
とを有し、前記液晶表示装置は、前記複数の画素のう
ち、特定の行の画素または特定の列の画素が有する前記
複数の記憶回路のデータを書き換えることを特徴とする
携帯情報装置の駆動方法が提供される。

【００５１】前記携帯情報装置は、携帯電話、パーソナ
ルコンピュータ、ナビゲーションシステム、ＰＤＡまた
は電子書籍であることを特徴とする携帯情報装置の駆動
方法であってもよい。

【００５２】

【発明の実施の形態】図２は、記憶回路を有する画素を
用いた表示装置における、ソース信号線駆動回路および
一部の画素の構成を示したものである。この回路は、３
ビットデジタル階調信号に対応したものであり、シフト
レジスタ回路（ＳＲ）２０１、第１のラッチ回路（ＬＡ
Ｔ１）２０２、第２のラッチ回路（ＬＡＴ２）２０３、
ビット信号選択スイッチ（ＳＷ）２０４、画素（Ｐｉｘ
ｅｌ）２０５を有する。２１０は、ゲート信号線駆動回
路あるいは外部から直接供給される信号であり、画素の
説明とともに後述する。

【００５３】図１は、図２における画素２０５における
回路構成を詳細に示したものである。この画素は、３ビ
ットデジタル階調信号に対応したものであり、液晶素子
（ＬＣ）、保持容量（Ｃｓ）、記憶回路（１０５〜１０
７）及びＤ／Ａ（Ｄ／Ａコンバータ：１１１）等を有し
ている。１０１はソース信号線、１０２〜１０４は書き
込み用ゲート信号線、１０８〜１１０は書き込み用ＴＦ
Ｔである。

【００５４】Ｄ／Ａコンバータ１１１の具体例は実施例
にて記述するが、実施例に記述された以外の方式を用い
てＤ／Ａコンバータを構成してもかまわない。

【００５５】図３は、図１に示した本発明の表示装置に
おけるタイミングチャートである。表示装置は３ビット
デジタル階調信号、ＶＧＡのものを対象としている。図
１〜図３を用いて、駆動方法について説明する。なお、
各番号は、図１〜図３のものをそのまま用いる（図番は
省略する）。

【００５６】図２および図３（Ａ）（Ｂ）を参照する。
図３（Ａ）において、各フレーム期間をα、β、γと表
記して説明する。まず、区間αにおける回路動作につい
て説明する。

【００５７】従来のデジタル方式の駆動回路の場合と同
様に、シフトレジスタ回路２０１にクロック信号（Ｓ−
ＣＬＫ、Ｓ−ＣＬＫｂ）およびスタートパルス（Ｓ−Ｓ
Ｐ）が入力され、順次サンプリングパルスが出力され
る。続いて、サンプリングパルスは第１のラッチ回路２
０２（ＬＡＴ１）に入力され、同じく第１のラッチ回路
２０２に入力されたデジタル信号（Digital Data）をそ
れぞれ保持していく。この期間を、本明細書においては
ドットデータサンプリング期間と表記する。１水平期間
分のドットデータサンプリング期間は、図３（Ａ）にお
いて１〜４８０で示す各期間である。デジタル信号は３
ビットであり、Ｄ１がＭＳＢ（Most Significant Bi
t）、Ｄ３がＬＳＢ（Least Significant Bit）である。
第１のラッチ回路２０２において、１水平周期分のデジ
タル信号の保持が完了すると、帰線期間中に、第１のラ
ッチ回路２０２で保持されているデジタル信号は、ラッ
チ信号（Latch Pulse）の入力に従い、一斉に第２のラ
ッチ回路２０３（ＬＡＴ２）へと転送される。

【００５８】続いて、再びシフトレジスタ回路２０１か
ら出力されるサンプリングパルスに従い、次の水平周期
分のデジタル信号の保持動作が行われる。

【００５９】一方、第２のラッチ回路２０３に転送され
たデジタル信号は、画素内に配置された記憶回路に書き
込まれる。図３（Ｂ）に示すように、次列のドットデー
タサンプリング期間をI、IIおよびIIIと３分割し、第２
のラッチ回路に保持されているデジタル信号をソース信
号線に出力する。このとき、ビット信号選択スイッチ２
０４によって、各ビットの信号が順番にソース信号線に
出力されるようにする。

【００６０】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路１０５にデジタル信号が書き込まれる。続いて、期間
IIでは、書き込み用ゲート信号線１０３にパルスが入力
されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込
み用ゲート信号線１０４にパルスが入力されてＴＦＴ１
１０が導通し、記憶回路１０７にデジタル信号が書き込
まれる。

【００６１】以上で、１水平期間分のデジタル信号の処
理が終了する。図３（Ｂ）の期間は、図３（Ａ）におい
て※印で示された期間である。以上の動作を最終段まで
行うことにより、１フレーム分のデジタル信号が記憶回
路１０５に書き込まれる。

【００６２】書き込まれたデジタル信号は、Ｄ／Ａ１１
１によってアナログ信号に変換され、液晶素子に入力さ
れる。このアナログ信号に応じて液晶素子の透過率が変
化し、階調を表現する。ここでは、３ビットであるか
ら、輝度は０〜７までの８段階が得られる。

【００６３】以上の動作を繰り返して、映像の表示が継
続的に行われる。ここで、静止画を表示する場合には、
最初の動作で記憶回路１０５〜１０７に、いったんデジ
タル信号が記憶されてからは、各フレーム期間で記憶回
路１０５〜１０７に記憶されたデジタル信号を反復して
読み出せば良い。

【００６４】フレーム期間毎に、記憶回路にそれぞれ記
憶されたデジタル信号を反復して読み出し、Ｄ／Ａ１１
１においてアナログ信号に変換する操作は、ＤＡＣコン
トローラを用いて制御すればよい。

【００６５】もしくは、記憶回路の出力をそれぞれ、読
み出し用ＴＦＴ（図示せず）を介してＤ／Ａ１１１に入
力するようにする。この読み出し用ＴＦＴのオン・オフ
を操作することによって、各フレーム期間毎に、記憶回
路に記憶されたデジタル信号を反復して読み出してもよ
い。

【００６６】このとき、読み出し用ＴＦＴのゲート電極
が接続された読み出し用ゲート信号線（図示せず）に信
号を入力する動作は、読み出し用のゲート信号線駆動回
路（図示せず）を用いて行う。

【００６７】したがって、静止画が表示されている期間
中は、ソース信号線駆動回路の駆動を停止させることが
出来る。

【００６８】さらに、記憶回路へのデジタル信号の書き
込み、あるいは記憶回路からのデジタル信号の読み出し
は、ゲート信号線１本単位で行うことが可能である。す
なわち、ソース信号線駆動回路を短期間のみ動作させ、
画面の一部のみを書き換えるなどといった表示方法をと
ることも出来る。

【００６９】この場合は、ゲート信号線駆動回路とし
て、デコーダを使うのが望ましい。デコーダを使用する
場合には、特開平８−１０１６６９に開示された回路を
用いればよく、図２３に一例を示す。また、ソース信号
線駆動回路にもデコーダを用いて部分書き換えを行うこ
とも可能である。

【００７０】また、本実施形態においては、１画素内に
３つの記憶回路を有し、３ビットのデジタル信号を１フ
レーム分だけ記憶する機能を有しているが、本発明は、
記憶回路をこの数に限定しない。例えば、ｎ（ｎは、２
以上の自然数）ビットのデジタル信号をｍ（ｍは、２以
上の自然数）フレーム分だけ記憶するには、１画素内に
ｎ×ｍ個の記憶回路を有していれば良い。

【００７１】以上の方法により、画素内に実装された記
憶回路を用いてデジタル信号の記憶を行うことにより、
静止画を表示する際に各フレーム期間で記憶回路に記憶
されたデジタル信号を反復して用いる。これによって、
外部回路、ソース信号線駆動回路などを駆動することな
く、継続的に静止画表示が可能となる。よって、液晶表
示装置の低消費電力化に大きく貢献することが出来る。

【００７２】また、ソース信号線駆動回路に関しては、
ビット数に応じて増加するラッチ回路等の配置の問題か
ら、必ずしも絶縁体上に一体形成する必要はなく、その
一部あるいは全部を外付けで構成しても良い。

【００７３】さらに、本実施形態にて示したソース信号
線駆動回路においては、ビット数に応じたラッチ回路を
配置しているが、１ビット分のみ配置して動作させるこ
とも可能である。この場合、上位ビットから下位ビット
のデジタル信号を直列にラッチ回路に入力すれば良い。

【００７４】図２４は、上述した構成の液晶表示装置を
用いた本発明の携帯情報装置の構成を示したものであ
る。静止画を表示する場合、表示装置２４１３の画素の
内部にある、記憶回路に映像信号を記憶させ、記憶した
映像信号を呼び出すことによって、表示をおこなう。よ
って、従来、動作させていたＣＰＵ２４０６の内部回路
のうち、映像信号処理回路２４０７、ＶＲＡＭ（Video
RAM）２４１１、表示装置２４１３の中のソース信号線
駆動回路を停止することが可能となる。

【００７５】以下その内容について、具体的に説明をお
こなう。ペン入力タブレット２４０１からの入力が一定
時間の間行われない、もしくは外部インターフェイスポ
ート２４０５から、映像表示を変えなければならないよ
うな信号入力が一定時間されない場合、ＣＰＵ２４０６
は静止画モードであると判断をおこなう。ＣＰＵ２４０
６がそのような判断を行った場合、ＣＰＵ２４０６は以
下のような動作をおこなう。ＬＣＤコントローラ２４１
２を介して、表示装置２４１３のソース信号線駆動回路
を停止させる。具体的には、ソース信号線駆動回路への
スタートパルス、クロック信号、映像データ信号の供給
を停止することによって、ソース信号線駆動回路の動作
を停止させることができる。このときゲート信号線駆動
回路は停止させずに、信号の供給をうけ、記憶回路のデ
ータを反復して読み出す操作をおこなう。

【００７６】ゲート信号線駆動回路はソース信号線駆動
回路に比べて、一般的には、１／１００以下の周波数で
駆動されるため、動作を停止しなくとも，消費電力上は
問題にならない。もちろん、液晶の画質上の問題、例え
ば、焼きつき現象が発生しないような液晶材料を使用す
る場合には、ゲート信号線駆動回路を停止してもよい。
このような動作によって、表示装置２４１３はゲート信
号線駆動回路のみ、または、ソース信号線駆動回路とゲ
ート信号線駆動回路の両方の信号線駆動回路を停止させ
て、表示をおこなう。

【００７７】次に、ＣＰＵ２４０６は、ＣＰＵ２４０６
内部の映像信号処理回路２４０７および、ＶＲＡＭ２４
１１を停止する。前述したように、表示装置２４１３
は、その内部の記憶回路に蓄えられた映像データで表示
を行っているので、新たに映像データを表示装置に入力
する必要性がない。よって、映像データを発生、加工す
る映像信号処理回路２４０７、ＶＲＡＭ２４１１などは
動作していなくてもかまわない。以上により、ＣＰＵ２
４０６内部の電力削減、ＶＲＡＭ２４１１の電力削減、
ソース信号線駆動回路の電力削減が達成される。

【００７８】また、ペン入力タブレット２４０１に入力
がされ、映像信号が入力された場合は、ペン入力タブレ
ットの検出回路２４０２からダブレットインターフェイ
ス２４１８を介して、ＣＰＵ２４０６に表示内容を変え
るような指示がだされ、ＣＰＵ２４０６は停止していた
ＶＲＡＭ２４１１、映像信号処理回路２４０７を動作さ
せる。そして、ＬＣＤコントローラ２４１２を介して、
表示装置２４１３のソース線信号駆動回路にスタートパ
ルス、クロック信号、映像データを供給し、新たな映像
信号を画素に書き込むことができる。

【００７９】この様に、図２４中、破線で囲った部分
（ゲート信号線駆動回路、ＬＣＤコントローラ２４１
２、ペン入力ダブレット２４０１、検出回路２４０２、
ダブレットインターフェイス２４１８）が動作していれ
ば、この携帯情報端末は静止画を表示し続けることがで
きる。

【００８０】図２５は本発明を使用した携帯電話の例で
ある。動作は図２４の携帯情報端末とおおよそ同じであ
る。携帯情報端末と異なるのは、携帯電話では、入力
は、キーボード２５０１によって行われ、キーボードイ
ンターフェイス２５１８を介してＣＰＵ２５０６で制御
されることと、外部からのデータは、電話会社の通信系
を介して、アンテナに入力され、送受信回路２５１５で
増幅されたのち、ＣＰＵ２５０６で制御されることであ
る。静止画を表示する場合は、携帯情報端末と同様に、
映像信号処理回路２５０７、ＶＲＡＭ２５１１、ソース
信号線駆動回路などは停止させることができる。

【００８１】この様に、図２５中、破線で囲った部分
（ゲート信号線駆動回路、ＬＣＤコントローラ２５１
２、キーボード２５０１、キーボードインターフェイス
２５１８）が動作していれば、この携帯電話は静止画を
表示し続けることができる。

【００８２】

【実施例】以下に本発明の実施例について記述する。

【００８３】[実施例１]本実施例においては、実施形態
において示した回路における画素を、具体的にトランジ
スタ等を用いて構成し、その動作について説明する。

【００８４】図８は、図１に示した画素と同様のもの
で、Ｄ／Ａ１１１を実際に回路で構成した例である。図
中、各部に付した番号において、図１と同じ部位につい
ては、図１と同じ番号を付している。記憶回路１０５〜
１０７の各々に、書き込み用ＴＦＴ１０８〜１１０を設
け、記憶回路選択信号線（書き込み用ゲート信号線）１
０２〜１０４をもって制御する。

【００８５】図４は、記憶回路の一例を示したものであ
る。点線枠４５０で示される部分が記憶回路（図８中、
１０５〜１０７で示す部分）であり、４５１は書き込み
用ＴＦＴ（図８中、１０８〜１１０で示す部分）であ
る。ここで示した記憶回路４５０には、フリップフロッ
プを利用したスタティック型メモリ（Static RAM : SRA
M）を用いているが、記憶回路に関してはこの構成に限
定しない。

【００８６】本実施例にて図８で示した回路の駆動は、
実施形態にて図３を用いて示したタイミングチャートに
従って駆動することが出来る。図３、図８を用いて、記
憶回路選択部の実際の駆動方法を加えて、回路動作につ
いて説明する。なお、各番号は、図３、図８のものをそ
のまま用いる（図番は省略する）。

【００８７】図３（Ａ）（Ｂ）を参照する。図３（Ａ）
において、各フレーム期間をα、β、γと表記して説明
する。まず、区間αにおける回路動作について説明す
る。

【００８８】シフトレジスタ回路から第２のラッチ回路
までの駆動方法に関しては実施形態にて示したものと同
様であるのでそれに従う。

【００８９】期間Iでは、書き込み用ゲート信号線１０
２にパルスが入力されてＴＦＴ１０８が導通し、記憶回
路１０５にデジタル信号が書き込まれる。続いて、期間
IIでは、書き込み用ゲート信号線１０３にパルスが入力
されてＴＦＴ１０９が導通し、記憶回路１０６にデジタ
ル信号が書き込まれる。最後に、期間IIIでは、書き込
み用ゲート信号線１０４にパルスが入力されてＴＦＴ１
１０が導通し、記憶回路１０７にデジタル信号が書き込
まれる。

【００９０】以上で、１水平期間分のデジタル信号の処
理が終了する。図３（Ｂ）の期間は、図３（Ａ）におい
て※印で示された期間である。以上の動作を最終段まで
行うことにより、１フレーム分のデジタル信号が記憶回
路１０５〜１０７に書き込まれる。

【００９１】書き込まれたデジタル信号は、Ｄ／Ａ１１
１によってアナログ信号に変換され、液晶素子に入力さ
れる。このアナログ信号に応じて液晶素子の透過率は変
化し、階調を表現する。ここでは、３ビットであるか
ら、輝度は０〜７までの８段階が得られる。

【００９２】以上のようにして、１フレーム期間分の表
示が行われる。一方、駆動回路側では、同時に次のフレ
ーム期間のデジタル信号の処理が行われている。

【００９３】以上の手順を繰り返すことにより、映像の
表示を行う。

【００９４】なお、静止画の表示を行う場合には、ある
フレームのデジタル信号の、記憶回路への書き込みが終
了したら、ソース信号線駆動回路を停止させ、同じ記憶
回路に書き込まれている信号を、毎フレームで読み込ん
で表示を行う。

【００９５】この際、図８において図示していないが、
各画素の各記憶回路の出力が、読み出し用ＴＦＴを介し
てＤ／Ａに入力されるようにし、この読み出し用ＴＦＴ
を、操作することによって、フレーム期間毎に記憶回路
の信号を反復して読み出すことができる。この読み出し
用ＴＦＴを操作する回路は、公知の構成の回路を自由に
用いることができる。

【００９６】また、記憶回路に入力された信号を、常に
Ｄ／Ａ回路に入力し、対応するアナログ信号を液晶素子
に出力して、静止画の表示を行うこともできる。この場
合は、書き込み用ＴＦＴが選択され、新たに記憶回路に
情報が書き込まれるまで、画素は、同じ輝度の表示を続
ける。この駆動方法では、前述の読み出し用ＴＦＴ等は
必要ない。

【００９７】このような方法により、静止画の表示中に
おける消費電力を大きく低減することが出来る。

【００９８】[実施例２]本実施例においては、画素部の
記憶回路への書き込みを点順次で行うことにより、ソー
ス信号線駆動回路の第２のラッチ回路を省略した例につ
いて記す。

【００９９】図５は、記憶回路を有する画素を用いた液
晶表示装置における、ソース信号線駆動回路および一部
の画素の構成を示したものである。この回路は、３ビッ
トデジタル階調信号に対応したものであり、シフトレジ
スタ回路（ＳＲ）５０１、ラッチ回路（ＬＡＴ１）５０
２、画素（Ｐｉｘｅｌ）５０３を有する。５１０は、ゲ
ート信号線駆動回路等から直接供給される信号であり、
画素の説明とともに後述する。

【０１００】図６は、図５に示した画素５０３の回路構
成の詳細図である。実施例１と同様、３ビットデジタル
階調信号に対応したものであり、液晶素子（ＬＣ）、保
持容量（Ｃｓ）、記憶回路（６０５〜６０７）及びＤ／
Ａ（Ｄ／Ａコンバータ：６１１）等を有している。６０
１は第１ビット（ＭＳＢ）信号用ソース信号線、６０２
は第２ビット信号用ソース信号線、６０３は第３ビット
（ＬＳＢ）信号用ソース信号線、６０４は書き込み用ゲ
ート信号線、６０８〜６１０は書き込み用ＴＦＴであ
る。

【０１０１】図７は、本実施例にて示した回路の駆動に
関するタイミングチャートである。図６および図７を用
いて説明する。

【０１０２】シフトレジスタ回路５０１からラッチ回路
（ＬＡＴ１）５０２までの動作は実施形態および実施例
１と同様に行われる。図７（Ｂ）に示すように、第１段
目でのラッチ動作が終了すると、直ちに画素の記憶回路
への書き込みを開始する。書き込み用ゲート信号線６０
４にパルスが入力され、書き込み用ＴＦＴ６０８〜６１
０が導通し、記憶回路への書き込みが可能な状態とな
る。ラッチ回路５０２に保持されたビット毎のデジタル
信号は、３本のソース信号線６０１〜６０３を経由し
て、同時に書き込まれる。

【０１０３】第１段目でラッチ回路に保持されたデジタ
ル信号が、記憶回路へ書き込まれているとき、次段では
続くサンプリングパルスに従って、ラッチ回路において
デジタル信号の保持が行われている。このようにして、
順次記憶回路への書き込みが行われていく。

【０１０４】最終段まで上記動作を繰り返し、１水平期
間が終了する。

【０１０５】なお、図７（Ｂ）で示す期間は、図７
（Ａ）において、※※で示す期間に相当する。

【０１０６】全ての水平期間１〜４８０に対して同様の
操作を行う。

【０１０７】以上で、１フレーム目の表示期間が完了す
る。区間βでは、次のフレームにおけるデジタル信号の
処理が行われる。

【０１０８】以上の手順を繰り返すことにより、映像の
表示を行う。なお、静止画の表示を行う場合には、ある
フレームのデジタル信号の、記憶回路への書き込みが終
了したら、ソース信号線駆動回路を停止させ、同じ記憶
回路に書き込まれている信号を毎フレームで読み込んで
表示を行う。このような方法により、静止画の表示中に
おける消費電力を大きく低減することが出来る。さら
に、実施形態にて示した回路と比較すると、ラッチ回路
の数を１／２とすることが出来、回路配置の省スペース
化による装置全体の小型化に貢献出来る。

【０１０９】[実施例３]本実施例においては、実施例２
にて示した、第２のラッチ回路を省略した液晶表示装置
の回路構成を応用し、線順次駆動により画素内の記憶回
路への書き込みを行う方法を用いた液晶表示装置の例に
ついて記す。

【０１１０】図１７は、本実施例にて示す液晶表示装置
のソース信号線駆動回路の回路構成例を示している。こ
の回路は、３ビットデジタル階調信号に対応したもので
あり、シフトレジスタ回路１７０１、ラッチ回路１７０
２、スイッチ回路１７０３、画素１７０４を有する。１
７１０は、ゲート信号線駆動回路あるいは外部から直接
供給される信号である。画素の回路構成に関しては、実
施例２のものと同様で良いので、図６をそのまま参照す
る。

【０１１１】図１８は、本実施例にて示した回路の駆動
に関するタイミングチャートである。図６、図１７およ
び図１８を用いて説明する。

【０１１２】シフトレジスタ回路１７０１からサンプリ
ングパルスが出力され、ラッチ回路１７０２で、サンプ
リングパルスに従ってデジタル信号を保持するまでの動
作は、実施例１および実施例２と同様である。本実施例
では、ラッチ回路１７０２と画素１７０４内の記憶回路
との間に、スイッチ回路１７０３を有しているため、ラ
ッチ回路でのデジタル信号の保持が完了しても、直ちに
記憶回路への書き込みが開始されない。ドットデータサ
ンプリング期間が終了するまでの間は、スイッチ回路１
７０３は閉じたままであり、その間、ラッチ回路ではデ
ジタル信号が保持され続ける。

【０１１３】図１８（Ｂ）に示すように、１水平期間分
のデジタル信号の保持が完了すると、その後の帰線期間
中にラッチ信号（Latch Pulse）が入力されてスイッチ
回路１７０３が一斉に開き、ラッチ回路１７０２で保持
されていたデジタル信号は一斉に画素１７０４内の記憶
回路に書き込まれる。このときの書き込み動作に関わ
る、画素１７０４内の動作、さらに次のフレーム期間に
おける表示の際の読み出し動作に関わる、画素１７０４
内の動作については、実施例２と同様で良いので、ここ
では説明を省略する。

【０１１４】図１８（Ｂ）で示す期間は、図１８（Ａ）
において、※※※で示す期間である。

【０１１５】以上の方法によって、第２のラッチ回路を
省略したソース信号線駆動回路においても、線順次の書
き込み駆動を容易に行うことが出来る。

【０１１６】[実施例４]本実施例では、Ｄ／Ａコンバー
タとして、複数の階調電圧線を選択する方式のものを用
いた例を示す。図８に、その回路図を示す。

【０１１７】３ビットのデジタル信号を処理する場合、
８本の階調電圧線があり、それぞれにスイッチＴＦＴが
接続されている。記憶回路の出力は、デコーダを介し
て、それらのスイッチＴＦＴを選択的に駆動する。スイ
ッチはトランスミッションゲートを用いても良い。

【０１１８】なお、図８において、記憶回路１０５〜１
０７のそれぞれからの出力は、記憶回路に記憶された信
号及びその信号の反転信号によって構成される。

【０１１９】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１２０】[実施例５]本実施例では、実施例４におい
て図８で示したＤ／Ａコンバータとは異なる構造のもの
を用いた例を示す。図９に、その回路図を示す。

【０１２１】実施例４において図８で示したものと同様
に階調電圧線を選択する方式であるが、図８では、素子
の数が多く、画素内で素子の占める面積が大きくなる。
そのため、図９では、スイッチを直列接続し、デコーダ
とスイッチを兼ねて素子数を減らしている。スイッチは
トランスミッションゲートを用いても良い。

【０１２２】なお、図９において、記憶回路１０５〜１
０７のそれぞれからの出力は、記憶回路に記憶された信
号及びその信号の反転信号によって構成される。

【０１２３】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１２４】[実施例６]本実施例では、実施例４や実施
例５において図８や図９で示したＤ／Ａコンバータとは
異なる構造のものを用いた例を示す。図２０に、その回
路図を示す。

【０１２５】図８や図９で示したＤ／Ａコンバータで
は、階調電圧線を用いるため、階調数の分だけ配線が必
要となり、多階調化には適さない。そのため、図２０で
は、容量Ｃ１〜Ｃ３の組み合わせによって、基準電圧を
分圧し、階調電圧を作っている。この様な容量分割方式
では、容量Ｃ１〜Ｃ３の比で階調が作られるため、多様
な階調が表現可能である。

【０１２６】この様な容量分割方式のＤ／Ａコンバータ
は、AMLCD99 Digest of Technical Papers p29〜32に記
載してある。

【０１２７】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１２８】[実施例７]本実施例では、実施例４や実施
例５及び実施例６において図８や図９及び図２０で示し
たＤ／Ａコンバータとは異なる構造のものを用いた例を
示す。図２１に、その回路図を示す。

【０１２９】図２１に示したものは、実施例６で示した
図２０のＤ／Ａコンバータをさらに簡略化したものであ
る。容量Ｃ１〜Ｃ３それぞれの２つの電極のうち液晶素
子と接続されていない方の電極は、リセット時にはＶ_L
に接続され、非リセット時には、Ｖ_HまたはＶ_Lのいずれ
かに接続されるが、その接続をスイッチのみで構成でき
る。スイッチはトランスミッションゲートを用いても良
い。

【０１３０】なお、図２１において、記憶回路１０５〜
１０７のそれぞれからの出力は、記憶回路に記憶された
信号及びその信号の反転信号によって構成される。

【０１３１】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。

【０１３２】[実施例８]図２２に示す様に、ソース信号
線駆動回路のラッチ回路を１ビット分のみ有し、代わり
にソース信号線駆動回路を３倍の速度で動作させ、１ラ
イン期間中に、第１ビットデータ、第２ビットデータ、
第３ビットデータの順にデータをソース信号線駆動回路
に入力し、実施例１のソース信号線駆動回路と同様の効
果を得られる。

【０１３３】この方式では、外部にデータを順に入れ替
えるための回路が必要であるが、ソース信号線駆動回路
は小さくすることが可能である。

【０１３４】[実施例９]本実施例では、本発明の表示装
置の画素部とその周辺に設けられる駆動回路部（ソース
信号線側駆動回路、ゲート信号線側駆動回路、画素選択
信号線側駆動回路）のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路部に関しては基本単位であるＣＭＯＳ回路を図示する
こととする。

【０１３５】まず、図１０（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００[nm]（好ましくは５０〜１００[nm]）形成し、同様
にＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００[nm]（好ましくは１００
〜１５０[nm]）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。

【０１３６】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。

【０１３７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm²](代表的には２
００〜３００[mJ/cm²])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm²](代表的には３５０〜５００[mJ/c
m²])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。

【０１３８】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm²]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。

【０１３９】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。

【０１４０】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【０１４１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【０１４２】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
組み合わせの一例で望ましいものとしては、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＷとする組み合わせ、第１の導電膜５
００８を窒化タンタル（ＴａＮ）で形成し、第２の導電
膜５００９をＡｌとする組み合わせ、第１の導電膜５０
０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＣｕとする組み合わせ等が挙げられる。

【０１４３】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【０１４４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図１０（Ｂ））

【０１４５】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０¹³〜５×１０
¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]とし
て行う。Ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１６がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２０が形成される。第１の不純物領域５０１
７〜５０２０には１×１０²⁰〜１×１０²¹[atoms/cm³]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図１０（Ｂ））

【０１４６】次に、図１０（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２１〜５０２６
（第１の導電層５０２１ａ〜５０２６ａと第２の導電層
５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２１〜５０２６で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。

【０１４７】Ｗ膜やＴａ膜の、ＣＦ₄とＣｌ₂の混合ガス
によるエッチング反応は、生成されるラジカルまたはイ
オン種と反応生成物の蒸気圧から推測することが出来
る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較する
と、Ｗのフッ化物であるＷＦ₆が極端に高く、その他の
ＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従っ
て、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエ
ッチングされる。しかし、この混合ガスに適量のＯ₂を
添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラ
ジカルまたはＦイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いＷ膜のエッチング速度が増大す
る。一方、ＴａはＦが増大しても相対的にエッチング速
度の増加は少ない。また、ＴａはＷに比較して酸化され
やすいので、Ｏ₂を添加することでＴａの表面が酸化さ
れる。Ｔａの酸化物はフッ素や塩素と反応しないため、
さらにＴａ膜のエッチング速度は低下する。従って、Ｗ
膜とＴａ膜とのエッチング速度に差を作ることが可能と
なりＷ膜のエッチング速度をＴａ膜よりも大きくするこ
とが可能となる。

【０１４８】そして、図１１（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図１０（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２１
〜５０２６を不純物元素に対するマスクとして用い、第
１の導電層５０２１ａ〜５０２６ａの下側の領域の半導
体層にも不純物元素が添加されるようにドーピングす
る。こうして、第２の不純物領域５０２７〜５０３１が
形成される。この第２の不純物領域５０２７〜５０３１
に添加されたリン（Ｐ）の濃度は、第１の導電層５０２
１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな
濃度勾配を有している。なお、第１の導電層５０２１ａ
〜５０２６ａのテーパー部と重なる半導体層において、
第１の導電層５０２１ａ〜５０２６ａのテーパー部の端
部から内側に向かって若干、不純物濃度が低くなってい
るものの、ほぼ同程度の濃度である。

【０１４９】続いて、図１１（Ｂ）に示すように第３の
エッチング処理を行う。エッチングガスにＣＨＦ₆を用
い、反応性イオンエッチング法（ＲＩＥ法）を用いて行
う。第３のエッチング処理により、第１の導電層５０２
１ａ〜５０２６ａのテーパー部を部分的にエッチングし
て、第１の導電層が半導体層と重なる領域が縮小され
る。第３のエッチング処理によって、第３の形状の導電
層５０３２〜５０３７（第１の導電層５０３２ａ〜５０
３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成
する。このとき、ゲート絶縁膜５００７においては、第
３の形状の導電層５０３２〜５０３７で覆われない領域
はさらに２０〜５０[nm]程度エッチングされ薄くなった
領域が形成される。

【０１５０】第３のエッチング処理によって、第２の不
純物領域５０２７〜５０３１においては、第１の導電層
５０３２ａ〜５０３７ａと重なる第２の不純物領域５０
２７ａ〜５０３１ａと、第１の不純物領域と第２の不純
物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。

【０１５１】そして、図１１（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４に、第
1の導電型とは逆の導電型の第４の不純物領域５０３９
〜５０４４を形成する。第３の形状の導電層５０３３ｂ
を不純物元素に対するマスクとして用い、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
を形成する島状半導体層５００３、５００５、保持容量
部５００６および配線部５０３４はレジストマスク５０
３８で全面を被覆しておく。不純物領域５０３９〜５０
４４にはそれぞれ異なる濃度でリンが添加されている
が、ジボラン（Ｂ ₂Ｈ₆）を用いたイオンドープ法で形成
し、そのいずれの領域においても不純物濃度が２×１０
²⁰〜２×１０²¹[atoms/cm³]となるようにする。

【０１５２】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３２、５０３３、５０３５、５０３
６がゲート電極として機能する。また、５０３４は島状
のソース信号線として機能する。５０３７は容量配線と
して機能する。

【０１５３】レジストマスク５０３８を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３２〜５０３７に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。

【０１５４】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１５５】次いで、第１の層間絶縁膜５０４５は酸化
窒化シリコン膜を１００〜２００[nm]の厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
５０４６を形成する。次いで、コンタクトホールを形成
するためのエッチング工程を行う。

【０１５６】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線５０４
７、５０４８、ドレイン領域とコンタクトを形成するド
レイン配線５０４９を形成する。また、画素部において
は、接続電極５０５０、画素電極５０５１、５０５２を
形成する（図１２（Ａ））。この接続電極５０５０によ
り、ソース信号線５０３４は、画素ＴＦＴと電気的に接
続される。なお、画素電極５０５２及び保持容量は隣り
合う画素のものである。

【０１５７】以上のようにして、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴを有する駆動回路部と、画素ＴＦ
Ｔ、保持容量を有する画素部とを同一基板上に形成する
ことができる。本明細書中ではこのような基板をアクテ
ィブマトリクス基板と呼ぶ。

【０１５８】ブラックマトリクスを用いることなく、画
素電極間の隙間を遮光することができるように、画素電
極の端部をソース信号線やゲート信号線と重なるように
配置されている。

【０１５９】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（ソ
ース信号線、ゲート信号線、容量配線）、ｐチャネル領
域のマスクパターン、コンタクトホールパターン、第２
配線パターン（画素電極、接続電極含む））とすること
ができる。その結果、工程を短縮し、製造コストの低減
及び歩留まりの向上に寄与することができる。

【０１６０】続いて、図１２（Ａ）の状態のアクティブ
マトリクス基板を得た後、図１２（Ｂ）において、アク
ティブマトリクス基板上に配向膜５０５３を形成しラビ
ング処理を行う。

【０１６１】一方、対向基板５０５４を用意する。対向
基板５０５４にはカラーフィルター層５０５５〜５０５
７、オーバーコート層５０５８を形成する。カラーフィ
ルター層はＴＦＴの上方で赤色のカラーフィルター層５
０５５と青色のカラーフィルター層５０５６とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともＴＦＴ
と、接続電極と画素電極との間を遮光する必要があるた
め、それらの位置を遮光するように赤色のカラーフィル
ターと青色のカラーフィルターを重ねて配置することが
好ましい。

【０１６２】また、接続電極５０５０に合わせて赤色の
カラーフィルター層５０５５、青色のカラーフィルター
層５０５６、緑色のカラーフィルター層５０５７とを重
ね合わせてスペーサを形成する。各色のカラーフィルタ
ーはアクリル樹脂に顔料を混合したもので１〜３[μm]
の厚さで形成する。これは感光性材料を用い、マスクを
用いて所定のパターンに形成することができる。スペー
サの高さはオーバーコート層５０５８の厚さ１〜４[μ
m]を考慮することにより２〜７[μm]、好ましくは４〜
６[μm]とすることができ、この高さによりアクティブ
マトリクス基板と対向基板とを貼り合わせた時のギャッ
プを形成する。オーバーコート層５０５８は光硬化型ま
たは熱硬化型の有機樹脂材料で形成し、例えば、ポリイ
ミドやアクリル樹脂などを用いる。

【０１６３】スペーサの配置は任意に決定すれば良い
が、例えば図１２（Ｂ）で示すように接続電極上に位置
が合うように対向基板５０５４上に配置すると良い。ま
た、駆動回路部のＴＦＴ上にその位置を合わせてスペー
サを対向基板５０５４上に配置してもよい。このスペー
サは駆動回路部の全面に渡って配置しても良いし、ソー
ス配線およびドレイン配線を覆うようにして配置しても
良い。

【０１６４】オーバーコート層５０５８を形成した後、
対向電極５０５９をパターニング形成し、配向膜５０６
０を形成した後ラビング処理を行う。

【０１６５】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５０
６２で貼り合わせる。シール剤５０６２にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５０６１を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０６
１には公知の液晶材料を用いれば良い。このようにして
図１２（Ｂ）に示すアクティブマトリクス型液晶表示装
置が完成する。

【０１６６】なお、上記の行程により作製されるアクテ
ィブマトリクス型液晶表示装置におけるＴＦＴはトップ
ゲート構造をとっているが、ボトムゲート構造のＴＦＴ
やその他の構造のＴＦＴに対しても本実施例は容易に適
用され得る。

【０１６７】また、本実施例においては、ガラス基板上
を使用しているが、ガラス基板に限らず、プラスチック
基板、ステンレス基板、単結晶ウェハ等、ガラス基板以
外のものを使用することによっても実施が可能である。

【０１６８】本実施例は、実施例１〜実施例８と自由に
組み合わせて実施することが可能である。

【０１６９】[実施例１０]本発明の液晶表示装置は、そ
の画素部に記憶回路を複数有するため、１つの画素を構
成する素子の数が通常の画素よりも多くなる。よって、
透過型の液晶表示装置の場合、開口率の低下による輝度
不足が考えられることから、本発明は、反射型の液晶表
示装置に適用されるのが望ましい。本実施例において、
作製工程の一例を示す。

【０１７０】実施例９に従い、図１９（Ａ）に示すアク
ティブマトリクス基板（図１２（Ａ）と同様）を作製す
る。続いて、第３の層間絶縁膜５２０１として、樹脂膜
を形成した後、画素電極部にコンタクトホールを開口
し、反射電極５２０２を形成する。反射電極５２０２と
しては、Ａｌ、Ａｇを主成分とする膜、あるいはそれら
の積層膜等の、反射性に優れた材料を用いることが望ま
しい。

【０１７１】一方、対向基板５０５４を用意する。対向
基板５０５４には、本実施例においては対向電極５２０
５をパターニングして形成している。対向電極５２０５
は、透明導電膜として形成する。透明導電膜としては、
酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれ
る）または酸化インジウムと酸化亜鉛との化合物からな
る材料を用いることが出来る。

【０１７２】特に図示していないが、カラー液晶表示装
置の作製の際には、カラーフィルタ層を形成する。この
とき、隣接した色の異なるカラーフィルタ層を重ねて形
成し、ＴＦＴ部分の遮光膜を兼ねる構成とすると良い。

【０１７３】その後、アクティブマトリクス基板および
対向基板に、配向膜５２０３および５２０４を形成し、
ラビング処理を行う。

【０１７４】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５２
０６で貼り合わせる。シール剤５２０６にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５２０７を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５２０
７には公知の液晶材料を用いれば良い。このようにして
図１９（Ｂ）に示す反射型の液晶表示装置が完成する。

【０１７５】なお、本実施例においては、ガラス基板に
限らず、プラスチック基板、ステンレス基板、単結晶ウ
ェハ等、ガラス基板以外のものを使用することも可能で
ある。

【０１７６】また、画素の半分を反射電極、残る半分を
透明電極とした、半透過型の表示装置として作製する場
合にも、本発明は容易に適用することが出来る。

【０１７７】本実施例は、実施例１〜実施例８と自由に
組み合わせて実施することが可能である。

【０１７８】[実施例１１]本実施例では、本発明の液晶
表示装置を作製した例について、図２７を用いて説明す
る。

【０１７９】図２７（Ａ）は、ＴＦＴ基板と対向基板と
の間に液晶を封止することによって形成された液晶表示
装置の上面図であり、図２７（Ｂ）は、図２７（Ａ）の
Ａ−Ａ’における断面図、図２７（Ｃ）は図２７（Ａ）
のＢ−Ｂ’における断面図である。

【０１８０】ＴＦＴ基板４００１上に設けられた画素部
４００２と、ソース信号線駆動回路４００３と、第１及
び第２のゲート信号線駆動回路４００４ａ、ｂとを囲む
ようにして、シール材４００９が設けられている。また
画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、ｂと
の上に対向基板４００８が設けられている。ＴＦＴ基板
４００１とシール材４００９と対向基板４００８とで囲
まれた空間に液晶４２１０が充填されている。

【０１８１】またＴＦＴ基板４００１上に設けられた画
素部４００２と、ソース信号線駆動回路４００３と、第
１及び第２のゲート信号線駆動回路４００４ａ、ｂと
は、複数のＴＦＴを有している。図２７（Ｂ）では代表
的に、下地膜４０１０上に形成された、ソース信号線駆
動回路４００３に含まれる駆動ＴＦＴ（但し、ここでは
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）
４２０１及び画素部４００２に含まれる画素ＴＦＴ（画
素電極にかかる電圧を制御するＴＦＴ）４２０２を図示
した。

【０１８２】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴ及びｎチャネ
ル型ＴＦＴが用いられ、画素ＴＦＴ４２０２には公知の
方法で作製されたｐチャネル型ＴＦＴが用いられる。ま
た、画素部４００２には画素ＴＦＴ４２０２のゲート電
極に電気的に接続された保持容量（図示せず）が設けら
れる。

【０１８３】駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０
２上には層間絶縁膜（平坦化膜）４３０１が形成され、
その上に画素ＴＦＴ４２０２のドレインと電気的に接続
する画素電極４２０３が形成される。

【０１８４】対向基板４００８上には対向電極４２０５
が形成されている。なお図２７（Ｂ）では図示していな
いが、カラーフィルターや偏光板を適宜設ける。そして
対向電極４２０５には所定の電圧が与えられている。

【０１８５】以上のようにして、画素電極４２０３、液
晶４２１０及び対向電極４２０５からなる液晶セルが形
成される。

【０１８６】４００５は引き回し配線であり、画素部４
００２、ソース信号線駆動回路４００３、第１のゲート
信号線駆動回路４００４ａ、第２のゲート信号線駆動回
路４００４ｂと外部の電源とを接続している。引き回し
配線４００５ａはシール材４００９とＴＦＴ基板４００
１との間を通り、異方導電性フィルム４３００を介して
ＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的
に接続される。

【０１８７】対向基板４００８としては、ガラス材、金
属材（代表的にはステンレス材）、セラミックス材、プ
ラスチック材（プラスチックフィルムも含む）を用いる
ことができる。プラスチック材としては、ＦＲＰ（Ｆｉ
ｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリル樹脂フィルムを用いることができる。また、アル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることもできる。

【０１８８】但し、画素電極からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。

【０１８９】図２７（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。

【０１９０】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。ＴＦＴ基板４００
１とＦＰＣ４００６とを熱圧着することで、ＴＦＴ基板
４００１上の導電性膜４２０３ａとＦＰＣ４００６上の
ＦＰＣ用配線４３０１とが、導電性フィラー４３００ａ
によって電気的に接続される。

【０１９１】本実施例は、実施例１〜実施例１０と自由
に組み合わせて実施することが可能である。

【０１９２】[実施例１２]本実施例では、本発明の液晶
表示装置として、透過型の液晶表示装置を使用した場合
の例を示す。

【０１９３】デサインルールを１μｍルール、画素ピッ
チを１００ｐｐｉ程度とすれば、画素内部の記憶回路及
びＤ／Ａコンバータ等は、ソース信号線の下に配置する
ことが可能となり、開口率の低下の問題を解決すること
ができる。これにより、本発明を反射型の液晶表示装置
だけでなく透過型の液晶表示装置にも適用できる。

【０１９４】図３０に、上記構成の透過型液晶表示装置
の画素の上面図を模式的に示す。

【０１９５】３３０１は画素、３３０２〜３３０４は記
憶回路、３３０５はＤ／Ａコンバータ（図中Ｄ／Ａと記
載）、３３０６は画素電極、３３０７はソース信号線で
ある。なお、対向電極やカラーフィルタ及び保持容量等
は図示していない。ここで、記憶回路３３０２〜３３０
４及びＤ／Ａコンバータ３３０５は、ソース信号線３３
０７と重ねて形成されている。

【０１９６】なお図示していないが、ソース信号線３３
０７の下ではなくゲート信号線と重ねて、これらの記憶
回路３３０２〜３３０４及びＤ／Ａコンバータ３３０５
等を配置することも可能である。

【０１９７】[実施例１３]実施例１〜実施例１２にて示
した、本発明の液晶表示装置の画素部においては、記憶
回路は、スタティック型メモリ（Static RAM : SRAM）
を用いて構成していたが、記憶回路はＳＲＡＭのみに限
定されない。本発明の液晶表示装置の画素部に適用可能
な記憶回路には、他にダイナミック型メモリ（Dynamic
RAM : DRAM）等があげられる。

【０１９８】さらに、特に図示しないが、他の形式の記
憶回路として、強誘電体メモリ（Ferroelectric RAM :
FRAM）を利用して本発明の液晶表示装置の画素部を構成
することも可能である。ＦＲＡＭは、ＳＲＡＭやＤＲＡ
Ｍと同等の書き込み速度を有する不揮発性メモリであ
り、その書き込み電圧が低い等の特徴を利用して、本発
明の液晶表示装置のさらなる低消費電力化が可能であ
る。またその他、フラッシュメモリ等によっても、構成
は可能である。

【０１９９】本実施例は、実施例１〜実施例１２と自由
に組み合わせて実施することが可能である。

【０２００】[実施例１４]本発明を適用して作製した駆
動回路を用いたアクティブマトリクス型液晶表示装置に
は様々な用途がある。本実施例では、本発明を適用して
作製した駆動回路を用いた表示装置を組み込んだ半導体
装置について説明する。

【０２０１】このような表示装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ等が挙げられる。それらの一例を図１５およ
び図１６に示す。

【０２０２】図１５（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明は表示部２６０４に適用す
ることができる。

【０２０３】図１５（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明は表示部２６１２に適用する
ことができる。

【０２０４】図１５（Ｃ）はモバイルコンピュータある
いは携帯情報端末であり、本体２６２１、カメラ部２６
２２、受像部２６２３、操作スイッチ２６２４、表示部
２６２５で構成されている。本発明は表示部２６２５に
適用することができる。

【０２０５】図１５（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明は表示部２６３２に適用す
ることができる。

【０２０６】図１５（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明は表
示部２６４３に適用することができる。

【０２０７】図１５（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部２６５２に適用することができる。

【０２０８】図１６（Ａ）はパーソナルコンピュータで
あり、本体２２０１、画像入力部２２０２、表示部２２
０３、キーボード２２０４で構成される。本発明は表示
部２２０３に適用することができる。

【０２０９】図１６（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２２１１、表示部
２２１２、スピーカー部２２１３、記録媒体２２１４、
操作スイッチ２２１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部２２１２に適用することができる。

【０２１０】図１６（Ｃ）はデジタルカメラであり、本
体２２２１、表示部２２２２、接眼部２２２３、操作ス
イッチ２２２４、受像部（図示しない）で構成される。
本発明は表示部２２２２に適用することができる。

【０２１１】図１６（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２２３１、バンド部２２３２で
構成される。本発明は表示部２２３１に適用することが
できる。

【０２１２】[実施例１５]本実施例では、本発明の携帯
情報端末の外観図について述べる。図３１に示すのは本
発明の構成を有する携帯情報端末であり、２７０１は表
示用パネル、２７０２は操作用パネルである。表示用パ
ネル２７０１と操作用パネル２７０２とは接続部２７０
３において接続されている。そして接続部２７０３にお
ける、表示用パネル２７０１の表示部２７０４が設けら
れている面と操作用パネル２７０２の操作キー２７０６
が設けられている面との角度θは、任意に変えることが
できる。

【０２１３】表示用パネル２７０１は表示部２７０４を
有している。また図３１に示した携帯情報端末は電話と
しての機能を有しており、表示用パネル２７０１は音声
出力部２７０５を有しており、音声が音声出力部２７０
５から出力される。表示部２７０４には本発明の液晶表
示装置が用いられている。

【０２１４】表示部２７０４のアスペクト比は１６：
９、４：３など任意に選択することができる。表示部２
７０４のサイズは対角１インチ〜４．５インチ程度が望
ましい。

【０２１５】操作用パネル２７０２は操作キー２７０
６、電源スイッチ２７０７、音声入力部２７０８を有し
ている。なお図３１では操作キー２７０６と電源スイッ
チ２７０７とを別個に設けたが、操作キー２７０６の中
に電源スイッチ２７０７が含まれる構成にしても良い。
音声入力部２７０８において、音声が入力される。

【０２１６】なお図３１では表示用パネル２７０１が音
声出力部２７０５を有し、操作用パネル２７０２が音声
入力部２７０８を有しているが、本実施例はこの構成に
限定されない。表示用パネル２７０１が音声入力部２７
０８を有し、操作用パネル２７０２が音声出力部２７０
５を有していても良い。また音声出力部２７０５と音声
入力部２７０８とが共に表示用パネル２７０１に設けら
れていても良いし、音声出力部２７０５と音声入力部２
７０８とが共に操作用パネル２７０２に設けられていて
も良い。

【０２１７】なお図３２では図３１で示した携帯情報端
末の操作キー２７０６を人差し指で操作している例につ
いて示した。また図３３では図３１で示した携帯情報端
末の操作キー２７０６を親指で操作している例について
示した。なお操作キー２７０６は操作用パネル２７０２
の側面に設けても良い。操作は片手（きき手）の人差し
指のみ、または親指のみでも可能である。

【０２１８】[実施例１６]本実施例では、本発明の携帯
情報装置を応用した電子機器について、図２８及び図２
９を用いて説明する。

【０２１９】本発明の携帯情報装置としてパーソナルコ
ンピュータがある。図２８（Ａ）はパーソナルコンピュ
ータであり、本体２８０１、画像入力部２８０２、表示
部２８０３、キーボード２８０４等を含む。表示部２８
０３として、画素毎に記憶回路を有する液晶表示装置を
用いることで、パーソナルコンピュータの低消費電力化
を実現できる。

【０２２０】本発明の携帯情報装置としてナビゲーショ
ン装置がある。図２８（Ｂ）はナビゲーション装置であ
り、本体２８１１、表示部２８１２、スピーカ部２８１
３、記憶媒体２８１４、操作スイッチ２８１５等を含
む。表示部２８１２として、画素毎に記憶回路を有する
液晶表示装置を用いることで、ナビゲーション装置の低
消費電力化を実現できる。

【０２２１】本発明の携帯情報装置として電子書籍があ
る。図２８（Ｃ）は電子書籍であり、本体２８５１、表
示部２８５２、記憶媒体２８５３、操作スイッチ２８５
４、アンテナ２８５５等を含み、ミニディスク（ＭＤ）
やＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ）に記憶されたデータや、アンテナで受信したデータ
を表示するものである。表示部２８５２として、画素毎
に記憶回路を有する液晶表示装置を用いることで、電子
書籍の低消費電力化を実現できる。

【０２２２】本発明の携帯情報装置として携帯電話があ
る。図２９（Ａ）は携帯電話であり、表示用パネル２９
０１、操作用パネル２９０２、接続部２９０３、表示部
２９０４、音声出力部２９０５、操作キー２９０６、電
源スイッチ２９０７、音声入力部２９０８、アンテナ２
９０９、ＣＣＤ受光部２９１０、外部入力ポート２９１
１等を含む。表示部２９０４として、画素毎に記憶回路
を有する液晶表示装置を用いることで、携帯電話の低消
費電力化を実現できる。

【０２２３】本発明の携帯情報装置としてＰＤＡがあ
る。図２９（Ｂ）はＰＤＡであり、表示部及びペン入力
ダブレット３００４、操作キー３００６、電源スイッチ
３００７、外部入力ポート３０１１、入力用ペン３０１
２等を含む。表示部３００４として、画素毎に記憶回路
を有する液晶表示装置を用いることで、ＰＤＡの低消費
電力化を実現できる。

【０２２４】[実施例１７]本実施例では、図２０に示し
た構成と同様の構成の画素を有する液晶表示装置におい
て、各画素の有する記憶回路に保持されＤ／Ａコンバー
タに入力されている信号を、対応するアナログ信号に変
換する操作を、ＤＡＣコントローラ（図示せず）を用い
て制御する場合について図３７を用いて説明する。

【０２２５】なお、本実施例において、各画素の有する
記憶回路に保持されＤ／Ａコンバータに入力されている
信号を、対応するアナログ信号に変換し、Ｄ／Ａコンバ
ータから出力する操作を、記憶回路の読み出し操作と呼
ぶことにする。

【０２２６】図３７において、画素は、書き込み用ＴＦ
Ｔ１０８〜１１０と、記憶回路１０５〜１０７と、ソー
ス信号線１０１と、書き込み用ゲート信号線１０２〜１
０４と、Ｄ／Ａコンバータ４００と、液晶素子ＬＣと、
保持容量Ｃｓとを有する。

【０２２７】書き込み用ＴＦＴ１０８〜１１０のソース
領域もしくはドレイン領域の一方は、ソース信号線１０
１に接続され、もう一方はそれぞれ、記憶回路１０５〜
１０７の入力にそれぞれ接続されている。書き込み用Ｔ
ＦＴ１０８〜１１０のゲート電極はそれぞれ、書き込み
用ゲート信号線１０２〜１０４にそれぞれ接続されてい
る。記憶回路１０５〜１０７の出力は、Ｄ／Ａコンバー
タ４００の入力ｉｎ１〜ｉｎ３にそれぞれ接続されてい
る。Ｄ／Ａコンバータ４００の出力ｏｕｔは、液晶素子
ＬＣ及び保持容量Ｃｓの一方の電極に接続されている。

【０２２８】Ｄ／Ａコンバータ４００は、ＮＡＮＤ回路
４４１〜４４３、インバータ４４４〜４４６及び４６
１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜
４４９ｂ、スイッチ４６０、コンデンサＣ１〜Ｃ３、リ
セット用信号線４５２、低圧側階調電源線４５３、高圧
側階調電源線４５４、中間圧側階調電源線４５５によっ
て構成されている。

【０２２９】記憶回路１０５〜１０７にデジタル信号を
記憶するまでの動作については、実施の形態や実施例１
で示した動作と同様であるので、説明は省略する。

【０２３０】以下、Ｄ／Ａコンバータ４００の動作につ
いて説明する。

【０２３１】リセット用信号線４５２に入力された信号
ｒｅｓによって、スイッチ４６０が導通状態になり、容
量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側の電位は、
中間圧側階調電源線４５５の電位Ｖ_Mに固定されてい
る。また、高圧側階調電源線４５４の電位は、低圧側階
調電源線４５３の電位Ｖ_Lと等しく設定されている。こ
のとき、ｉｎ１〜ｉｎ３にデジタル信号が入力されて
も、容量Ｃ１〜Ｃ３には、信号は書き込まれない。

【０２３２】この後、リセット用信号線４５２の信号ｒ
ｅｓが変化し、スイッチ４６０がオフとなって、容量Ｃ
１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次
に、高圧側階調電源線４５４の電位が、低圧側階調電源
線４５３の電位Ｖ_Lと異なる値Ｖ_Hに変化する。この時端
子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ
回路４４１〜４４３の出力が変化し、スイッチ４４７〜
４４９のそれぞれにおいて、２つのスイッチのどちらか
がオンの状態となって、高圧側階調電源線の電位Ｖ_Hも
しくは低圧側階調電源線Ｖ_Lの電位が、容量Ｃ１〜Ｃ３
の電極に印加される。

【０２３３】ここで、この容量Ｃ１〜Ｃ３の値は、各ビ
ットに対応して設定されている。例えば、Ｃ１：Ｃ２：
Ｃ３が１：２：４となるように設定されている。

【０２３４】この容量Ｃ１〜Ｃ３に印加された電圧によ
って容量Ｃ１〜Ｃ３のｏｕｔ端子側の電位が変化し、出
力の電位が変化する。つまり、入力されたｉｎ１〜ｉｎ
３のデジタル信号に応じたアナログの信号がｏｕｔ端子
より出力される。

【０２３５】リセット用信号線４５２に入力された信号
ｒｅｓ及び、高圧側階調電源線４５４の電位等を、ＤＡ
Ｃコントローラによって制御することによって、入力さ
れたデジタル信号に対するアナログ信号の、Ｄ／Ａコン
バータ４００からの出力を制御することができる。

【０２３６】一旦画素の有する記憶回路にデジタル信号
を書き込んだ後は、ＤＡＣコントローラを用いて上記動
作を繰り返し、記憶回路に保持されたデジタル信号の読
み出し操作を反復することによって、静止画を表示する
ことができる。

【０２３７】このとき、ソース信号線駆動回路及びゲー
ト信号線駆動回路の動作を停止することができる。

【０２３８】なお、図３７では、３個の記憶回路を配置
した構成の画素を例に説明したが、これに限定されな
い。一般に、各画素にｎ（ｎは、２以上の自然数）個の
記憶回路を配置した構成の画素を有する液晶表示装置に
応用することができる。

【０２３９】ＤＡＣコントローラは、公知の構成の回路
を自由に用いることができる。

【０２４０】[実施例１８]本実施例では、本発明の画素
の構成の例について図３６を用いて説明する。

【０２４１】図３６において、図１と同じ部分は同じ符
号を用いて示し、説明は省略する。

【０２４２】図３６において、記憶回路１０５〜１０７
の出力はそれぞれ、読み出し用ＴＦＴ１２１〜１２３を
介して、Ｄ／Ａ１１１に入力されている。ここで、読み
出し用ＴＦＴ１２１〜１２３のゲート電極は、読み出し
用ゲート信号線１２４に接続されている。

【０２４３】図３６の構成の画素において、各記憶回路
１０５〜１０７に信号を書き込む動作は、実施形態及び
実施例と同じであるので、ここでは説明は省略する。

【０２４４】静止画を表示する際、一旦記憶回路１０５
〜１０７にデジタル信号を記憶した後は、読み出し用ゲ
ート信号線１２４に信号を入力することによって、読み
出し用ＴＦＴ１２１〜１２３をオンにし、記憶回路１０
５〜１０７に保持されたデジタル信号をＤ／Ａ１１１に
入力する。ここで本実施例のように各画素が読み出し用
ＴＦＴを有する場合、記憶回路１０５〜１０７に保持さ
れたデジタル信号をＤ／Ａ１１１に入力することを、記
憶回路の信号の読み出し操作と呼ぶことにする。

【０２４５】読み出し用ＴＦＴ１２１〜１２３のオン・
オフを切り換え、読み出し操作を、反復することによっ
て、静止画を表示することができる。

【０２４６】ここで、読み出し操作は、読み出し用ゲー
ト信号線を選択して行われるが、この読み出し用ゲート
信号線１２４は、読み出し用ゲート信号線駆動回路を用
いて駆動することができる。

【０２４７】この読み出し用ゲート信号線駆動回路は、
公知のゲート信号線駆動回路等を自由に用いることがで
きる。

【０２４８】なお、図３６では、３個の記憶回路を配置
した構成の画素を例に説明したが、これに限定されな
い。一般に、各画素にｎ（ｎは、２以上の自然数）個の
記憶回路を配置した構成の画素を有する液晶表示装置に
応用することができる。

【０２４９】[実施例１９]本実施例では、本発明の液晶
表示装置の画素の構成を図３８に示す。

【０２５０】図３８において、図１と同じ部分は同じ符
号を用いて示し、説明は省略する。

【０２５１】記憶回路１４１ａ〜１４３ａと、記憶回路
１４１ｂ〜１４３ｂが各画素に配置されている。

【０２５２】選択スイッチ１５１は、書き込み用ＴＦＴ
１０８と記憶回路１４１ａまたは記憶回路１４１ｂとの
接続を選択する。選択スイッチ１５２は、書き込み用Ｔ
ＦＴ１０９と記憶回路１４２ａまたは記憶回路１４２ｂ
との接続を選択する。選択スイッチ１５３は、書き込み
用ＴＦＴ１１０と記憶回路１４３ａまたは記憶回路１４
３ｂとの接続を選択する。

【０２５３】選択スイッチ１５４は、Ｄ／Ａ１１１と記
憶回路１４１ａまたは記憶回路１４１ｂとの接続を選択
する。選択スイッチ１５５は、Ｄ／Ａ１１１と記憶回路
１４２ａまたは記憶回路１４２ｂとの接続を選択する。
選択スイッチ１５６は、Ｄ／Ａ１１１と記憶回路１４３
ａまたは記憶回路１４３ｂとの接続を選択する。

【０２５４】選択スイッチ１５１〜１５３及び選択スイ
ッチ１５４〜１５６によって、記憶回路１４１ａ〜１４
３ａにデジタル信号を記憶する場合と、記憶回路１４１
ｂ〜１４３ｂにデジタル信号を記憶する場合とを選択す
ることができる。また、記憶回路１４１ａ〜１４３ａか
らデジタル信号をＤ／Ａ１１１に入力する場合と、記憶
回路１４１ｂ〜１４３ｂからデジタル信号をＤ／Ａ１１
１に入力する場合とを選択することができる。

【０２５５】各画素において、選択された各記憶回路に
デジタル信号を入力する動作、及び選択された各記憶回
路に保持されたデジタル信号を読み出す動作について
は、実施の形態や実施例１と同様であるので説明は省略
する。

【０２５６】画素は、記憶回路１４１ａ〜１４３ａを用
いて、１フレーム期間分の３ビットのデジタル信号を記
憶し、記憶回路１４１ｂ〜１４３ｂを用いて、前記フレ
ーム期間とは別のフレーム期間の３ビット分の信号を記
憶することができる。

【０２５７】図３８においては、３ビット分のデジタル
信号を２フレーム分記憶する回路を示すが、本実施例は
これに限定されない。一般に、ｎ（ｎは、２以上の自然
数）ビット分のデジタル信号をｍ（ｍは、２以上の自然
数）フレーム分記憶可能な画素を有する液晶表示装置に
応用することができる。

【０２５８】

【発明の効果】各画素の内部に配置された複数の記憶回
路を用いてデジタル信号の記憶を行うことにより、静止
画を表示する際に各フレーム期間で記憶回路に記憶され
たデジタル信号を反復して用いる。これによって、継続
的に静止画表示を行う際に、ソース信号線駆動回路を停
止させておくことが可能となる。よって、液晶表示装置
全体の低消費電力化に大きく貢献することが出来る。

【０２５９】また、液晶表示装置を組み込んだ携帯情報
装置において、液晶表示装置に入力する信号を処理す
る、映像信号処理回路等の回路も、継続的に静止画表示
を行う際は、停止させておくことが可能になるため、携
帯情報装置の低消費電力化に大きく貢献する。

【０２６０】

【図面の簡単な説明】

【図１】 複数の記憶回路を内部に有する本発明の画
素の回路図。

【図２】 本発明の画素を用いて表示を行うためのソ
ース信号線駆動回路の回路構成を示す図。

【図３】 本発明の画素を用いて表示を行うためのタ
イミングチャートを示す図。

【図４】 記憶回路の詳細な回路図。

【図５】 第２のラッチ回路を持たないソース信号線
駆動回路の回路構成を示す図。

【図６】 図５のソース信号線駆動回路によって駆動
される本発明の画素の回路図。

【図７】 図５及び図６に記載の回路を用いて表示を
行うためのタイミングチャートを示す図。

【図８】 本発明の液晶表示装置のＤ／Ａコンバータ
の構成を示す図。

【図９】 本発明の液晶表示装置のＤ／Ａコンバータ
の構成を示す図。

【図１０】 本発明の画素を有する液晶表示装置の作製
工程例を示す図。

【図１１】 本発明の画素を有する液晶表示装置の作製
工程例を示す図。

【図１２】 本発明の画素を有する液晶表示装置の作製
工程例を示す図。

【図１３】 従来の液晶表示装置の全体の回路構成を簡
略に示す図。

【図１４】 従来の液晶表示装置のソース信号線駆動回
路の回路構成を示す図。

【図１５】 本発明の画素を有する表示装置の適用が可
能な電子装置を示す図。

【図１６】 本発明の画素を有する表示装置の適用が可
能な電子装置を示す図。

【図１７】 第２のラッチ回路を持たないソース信号線
駆動回路の回路構成を示す図。

【図１８】 図１７に記載の回路を用いて表示を行うた
めのタイミングチャートを示す図。

【図１９】 反射型液晶表示装置の作製工程例を示す
図。

【図２０】 本発明の液晶表示装置のＤ／Ａコンバータ
の構成を示す図。

【図２１】 本発明の液晶表示装置のＤ／Ａコンバータ
の構成を示す図。

【図２２】 １ビット処理分のラッチ回路を有するソー
ス信号線駆動回路の回路構成を示す図。

【図２３】 デコーダを用いたゲート信号線駆動回路を
示す図。

【図２４】 本発明を用いた携帯情報端末のブロック
図。

【図２５】 本発明を用いた携帯電話のブロック図。

【図２６】 携帯電話の送受信部のブロック図。

【図２７】 本発明の携帯情報装置の液晶表示装置の上
面図及び断面図。

【図２８】 本発明の携帯情報装置の応用例を示す図。

【図２９】 本発明の携帯情報装置の応用例を示す図。

【図３０】 本発明の携帯情報装置の液晶表示装置の画
素の上面図。

【図３１】 本発明の携帯情報端末の例を示す図。

【図３２】 本発明の携帯情報端末の例を示す図。

【図３３】 本発明の携帯情報端末の例を示す図。

【図３４】 従来の携帯情報端末のブロック図。

【図３５】 従来の携帯電話のブロック図。

【図３６】 本発明の液晶表示装置の画素の構成を示
す図。

【図３７】 本発明の液晶表示装置の画素の構成を示
す図。

【図３８】 本発明の液晶表示装置の画素の構成を示
す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３１ Ｇ０９Ｇ 3/20 ６３１Ｍ ６６０ ６６０Ｕ Ｈ０３Ｍ 1/66 Ｈ０３Ｍ 1/66 Ｃ Ｆターム(参考） 2H093 NB23 NC11 NC12 NC21 NC29 NC34 ND39 5C006 AA16 AC11 AC24 AF03 AF04 AF69 AF83 BB16 BC12 BC16 BC20 BF03 BF04 FA04 FA47 5C080 AA10 BB05 DD26 EE29 FF11 GG15 GG17 JJ02 JJ03 JJ06 KK02 KK07 KK43 KK47 5J022 AB01 BA06 CA10 CD02 CD04 CE08 CG01

Claims (27)

【特許請求の範囲】
1. 【請求項１】画素を有する液晶表示装置において、 前記画素は、複数の記憶回路と、Ｄ／Ａコンバータとを
   有することを特徴とする液晶表示装置。
2. 【請求項２】画素を有する液晶表示装置において、 前記画素は、ｎ（ｎは、２以上の自然数）個の記憶回路
   と、前記ｎ個の記憶回路に記憶されたデジタル信号をア
   ナログ信号に変換するＤ／Ａコンバータとを有すること
   を特徴とする液晶表示装置。
3. 【請求項３】画素を有し、 前記画素は、液晶素子を有し、 アナログ信号が前記液晶素子に入力される液晶表示装置
   において、 前記画素は、ｎ（ｎは２以上の自然数）個の記憶回路
   と、前記ｎ個の記憶回路に記憶されたデジタル信号を前
   記アナログ信号に変換するＤ／Ａコンバータとを有する
   ことを特徴とする液晶表示装置。
4. 【請求項４】画素を有する液晶表示装置において、 前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個
   の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎ
   ビット分のデジタル信号をアナログ信号に変換するＤ／
   Ａコンバータとを有することを特徴とする液晶表示装
   置。
5. 【請求項５】画素を有する液晶表示装置の駆動方法にお
   いて、 前記画素は、ｎ×ｍ（ｎ及びｍは、２以上の自然数）個
   の記憶回路と、前記ｎ×ｍ個の記憶回路に記憶されたｎ
   ビット分のデジタル信号をアナログ信号に変換するＤ／
   Ａコンバータとを有し、 前記画素が、ｍフレーム分のデジタル信号を記憶するこ
   とを特徴とする液晶表示装置。
6. 【請求項６】請求項１乃至請求項５のいずれか一項にお
   いて、 ソース信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ソース
   信号線と重なって配置されていることを特徴とした液晶
   表示装置。
7. 【請求項７】請求項１乃至請求項５のいずれか一項にお
   いて、 ゲート信号線を有し、 前記記憶回路及び前記Ｄ／Ａコンバータは、前記ゲート
   信号線と重なって配置されていることを特徴とした液晶
   表示装置。
8. 【請求項８】画素を有し、 前記画素は、液晶素子を有する液晶表示装置において、 前記画素は、ソース信号線と、ｎ（ｎは２以上の自然
   数）本のゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶
   回路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲート電極はそれぞれ、前記ｎ本の
   ゲート信号線のうちのそれぞれ１本に接続され、ソース
   領域とドレイン領域の一方は、前記ソース信号線に接続
   され、もう一方はそれぞれ、前記ｎ個の記憶回路のうち
   のそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａ
   コンバータの入力端子に接続され、 前記Ｄ／Ａコンバータの出力端子は、液晶素子に接続さ
   れていることを特徴とする液晶表示装置。
9. 【請求項９】画素を有し、 前記画素は、液晶素子を有する液晶表示装置において、 前記画素は、ｎ（ｎは２以上の自然数）本のソース信号
   線と、ゲート信号線と、ｎ個のＴＦＴと、ｎ個の記憶回
   路と、Ｄ／Ａコンバータとを有し、 前記ｎ個のＴＦＴのゲート電極は、前記ゲート信号線に
   接続され、ソース領域とドレイン領域の一方はそれぞ
   れ、前記ｎ本のソース信号線のうちのそれぞれ１つに接
   続され、もう一方はそれぞれ、前記ｎ個の記憶回路のう
   ちのそれぞれ１つの入力端子に接続され、 前記ｎ個の記憶回路の出力端子はそれぞれ、前記Ｄ／Ａ
   コンバータの入力端子に接続され、 前記Ｄ／Ａコンバータの出力端子は、前記液晶素子に接
   続されていることを特徴とする液晶表示装置。
10. 【請求項１０】請求項８において、 ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前記
    シフトレジスタからのサンプリングパルスによってｎビ
    ットのデジタル信号を保持する第１のラッチ回路と、前
    記第１のラッチ回路に保持された前記ｎビットのデジタ
    ル信号が転送される第２のラッチ回路と、前記第２のラ
    ッチ回路に転送された前記ｎビットのデジタル信号を１
    ビットずつ順に選択し前記ソース信号線に入力するスイ
    ッチとを有することを特徴とする液晶表示装置。
11. 【請求項１１】請求項８において、 ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前記
    シフトレジスタからのサンプリングパルスによって１ビ
    ットのデジタル信号を保持する第１のラッチ回路と、前
    記第１のラッチ回路に保持された前記１ビットのデジタ
    ル信号が転送される第２のラッチ回路とを有することを
    特徴とする液晶表示装置。
12. 【請求項１２】請求項９において、 ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前記
    シフトレジスタからのサンプリングパルスによってｎビ
    ットのデジタル信号を保持する第１のラッチ回路とを有
    することを特徴とする液晶表示装置。
13. 【請求項１３】請求項９において、 ソース信号線駆動回路を有し、 前記ソース信号線駆動回路は、シフトレジスタと、前記
    シフトレジスタからのサンプリングパルスによってｎビ
    ットのデジタル信号を保持する第１のラッチ回路と、前
    記第１のラッチ回路に保持されたｎビットのデジタル信
    号を前記ｎ本のソース信号線に入力するｎ個のスイッチ
    とを有することを特徴とする液晶表示装置。
14. 【請求項１４】請求項１乃至請求項１３のいずれか一項
    において、 前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強
    誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ
    （ＤＲＡＭ）であることを特徴とする液晶表示装置。
15. 【請求項１５】請求項１乃至請求項１４のいずれか一項
    において、 前記記憶回路は、ガラス基板上、プラスチック基板上、
    ステンレス基板上または単結晶ウェハ上に形成されてい
    ることを特徴とする液晶表示装置。
16. 【請求項１６】請求項１乃至請求項１５のいずれか一項
    において、 前記液晶表示装置を用いることを特徴とするテレビ、パ
    ーソナルコンピュータ、携帯端末、ビデオカメラまたは
    ヘッドマウントディスプレイ。
17. 【請求項１７】マトリクス状に配置された複数の画素を
    有する液晶表示装置の駆動方法において、 前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａ
    コンバータとを有し、 前記複数の画素のうち、特定の行の画素または特定の列
    の画素が有する前記複数の記憶回路のデータを書き換え
    ることを特徴とする液晶表示装置の駆動方法。
18. 【請求項１８】複数の画素と、前記複数の画素に映像信
    号を入力するソース信号線駆動回路とを有する液晶表示
    装置の駆動方法において、 前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａ
    コンバータとを有し、 静止画を表示するとき、前記ソース信号線駆動回路の動
    作を停止することを特徴とする液晶表示装置の駆動方
    法。
19. 【請求項１９】請求項１７または請求項１８において、 前記記憶回路はスタティック型メモリ（ＳＲＡＭ）、強
    誘電体メモリ（ＦＲＡＭ）またはダイナミック型メモリ
    （ＤＲＡＭ）であることを特徴とする液晶表示装置の駆
    動方法。
20. 【請求項２０】請求項１７乃至請求項１９のいずれか一
    項において、 前記記憶回路は、ガラス基板上、プラスチック基板上、
    ステンレス基板上または単結晶ウェハ上に形成されてい
    ることを特徴とする液晶表示装置の駆動方法。
21. 【請求項２１】請求項１７乃至請求項２０のいずれか一
    項において、 前記駆動方法の前記液晶表示装置を用いることを特徴と
    するテレビ、パーソナルコンピュータ、携帯端末、ビデ
    オカメラまたはヘッドマウントディスプレイ。
22. 【請求項２２】液晶表示装置と、ＣＰＵとを有する携帯
    情報装置の駆動方法において、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ
    ／Ａコンバータと、前記複数の記憶回路に信号を出力す
    る駆動回路とを有し、 前記ＣＰＵは、前記駆動回路を制御する第１の回路と、
    前記携帯情報装置に入力される信号を制御する第２の回
    路とを有し、 前記液晶表示装置が静止画を表示するとき、前記第１の
    回路を停止することを特徴とする携帯情報装置の駆動方
    法。
23. 【請求項２３】液晶表示装置と、ＶＲＡＭとを有する携
    帯情報装置の駆動方法において、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ
    ／Ａコンバータとを有し、 前記液晶表示装置が静止画を表示するとき、前記ＶＲＡ
    Ｍのデータの読み出し操作を停止することを特徴とする
    携帯情報装置の駆動方法。
24. 【請求項２４】液晶表示装置を有する携帯情報装置の駆
    動方法において、 前記液晶表示装置は、画素中に、複数の記憶回路と、Ｄ
    ／Ａコンバータとを有し、 前記液晶表示装置が静止画を表示するとき、前記液晶表
    示装置のソース信号線駆動回路を停止することを特徴と
    する携帯情報装置の駆動方法。
25. 【請求項２５】請求項２２乃至請求項２４のいずれか一
    項において、 前記複数の記憶回路は、１フレーム期間に１度読み出し
    操作が行われることを特徴とする携帯情報装置の駆動方
    法。
26. 【請求項２６】液晶表示装置を有する携帯情報装置の駆
    動方法において、 前記液晶表示装置はマトリクス状に配置された複数の画
    素を有し、 前記複数の画素はそれぞれ、複数の記憶回路と、Ｄ／Ａ
    コンバータとを有し、 前記液晶表示装置は、前記複数の画素のうち、特定の行
    の画素または特定の列の画素が有する前記複数の記憶回
    路のデータを書き換えることを特徴とする携帯情報装置
    の駆動方法。
27. 【請求項２７】請求項２２乃至請求項２６のいずれか一
    項において、 前記携帯情報装置は、携帯電話、パーソナルコンピュー
    タ、ナビゲーションシステム、ＰＤＡまたは電子書籍で
    あることを特徴とする携帯情報装置の駆動方法。