JP2002140044A - 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器 - Google Patents
液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器Info
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- JP2002140044A JP2002140044A JP2000333170A JP2000333170A JP2002140044A JP 2002140044 A JP2002140044 A JP 2002140044A JP 2000333170 A JP2000333170 A JP 2000333170A JP 2000333170 A JP2000333170 A JP 2000333170A JP 2002140044 A JP2002140044 A JP 2002140044A
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Mobile Radio Communication Systems (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 デジタル映像信号に基づいて階調表示を行な
う液晶表示装置において、画素ピッチを確保して表示品
位を維持するとともに、消費電力を削減する。 【解決手段】 第1ラッチ部42は、指定されたタイミ
ングにおいて映像信号を取込んでラッチする。第1ラッ
チ部による映像信号の取込処理が完了すると、第2ラッ
チ部43は、第1ラッチ部42から転送された映像信号
を受けてラッチする。デコード部44は、第2ラッチ部
43にラッチされた映像信号に基づいてデコード処理を
実行する。ラッチ部を2段階に設定することにより、第
1ラッチ部43による映像信号の取込処理と、デコード
部44によるデコード処理とを並行に処理できるので、
これらの処理動作を低速化して低消費電力化を図ること
ができる。
う液晶表示装置において、画素ピッチを確保して表示品
位を維持するとともに、消費電力を削減する。 【解決手段】 第1ラッチ部42は、指定されたタイミ
ングにおいて映像信号を取込んでラッチする。第1ラッ
チ部による映像信号の取込処理が完了すると、第2ラッ
チ部43は、第1ラッチ部42から転送された映像信号
を受けてラッチする。デコード部44は、第2ラッチ部
43にラッチされた映像信号に基づいてデコード処理を
実行する。ラッチ部を2段階に設定することにより、第
1ラッチ部43による映像信号の取込処理と、デコード
部44によるデコード処理とを並行に処理できるので、
これらの処理動作を低速化して低消費電力化を図ること
ができる。
Description
【0001】
【発明の属する技術分野】この発明は、液晶表示装置に
関し、より特定的にはデジタル信号に基づいて階調表示
を行なう液晶表示装置ならびにそれを備える携帯電話機
および携帯情報端末機器に関する。
関し、より特定的にはデジタル信号に基づいて階調表示
を行なう液晶表示装置ならびにそれを備える携帯電話機
および携帯情報端末機器に関する。
【0002】
【従来の技術】パーソナルコンピュータ、テレビジョン
受像機、携帯電話機および携帯情報端末機器などのディ
スプレイパネルとして、液晶表示装置が用いられるよう
になってきている。液晶表示装置は、従来のディスプレ
イ装置に比較して、低消費電力化や小型軽量化の面でメ
リットが大きい。
受像機、携帯電話機および携帯情報端末機器などのディ
スプレイパネルとして、液晶表示装置が用いられるよう
になってきている。液晶表示装置は、従来のディスプレ
イ装置に比較して、低消費電力化や小型軽量化の面でメ
リットが大きい。
【0003】図41は、従来の液晶表示装置500の全
体構成を説明する概略ブロック図である。
体構成を説明する概略ブロック図である。
【0004】図41を参照して、液晶表示装置500
は、行列状に配置される複数の画素510を含む液晶表
示部520を備える。カラー液晶表示装置においては、
R(Red)、G(Green)およびB(Blue)の各1つの画
素から1つの表示単位515が形成される。
は、行列状に配置される複数の画素510を含む液晶表
示部520を備える。カラー液晶表示装置においては、
R(Red)、G(Green)およびB(Blue)の各1つの画
素から1つの表示単位515が形成される。
【0005】液晶表示部520においては、画素の列
(以下、単に画素列とも称する)ごとに水平走査線HS
Lが設けられ、画素の行(以下、単に画素行とも称す
る)ごとに垂直走査線VSLが配置される。また、各画
素行ごとに共通配線CLが配置される。
(以下、単に画素列とも称する)ごとに水平走査線HS
Lが設けられ、画素の行(以下、単に画素行とも称す
る)ごとに垂直走査線VSLが配置される。また、各画
素行ごとに共通配線CLが配置される。
【0006】詳細は図示しないが、各画素は、対向して
設けられる画素電極と共通電極とを有する液晶表示素子
と、液晶表示素子と並列に設けられる保持容量と、対応
する垂直走査線VSLの活性化に応じてオンするスイッ
チ素子であるTFT(Thin Film Transistor)素子とを
有する。TFT素子は、対応する水平走査線HSLと画
素電極との間に接続される。共通電極は、共通配線CL
と結合される。画素電極と共通電極との間の電位差に応
じて液晶の配向性が変化することにより、液晶表示素子
の輝度(反射率)が変化する。
設けられる画素電極と共通電極とを有する液晶表示素子
と、液晶表示素子と並列に設けられる保持容量と、対応
する垂直走査線VSLの活性化に応じてオンするスイッ
チ素子であるTFT(Thin Film Transistor)素子とを
有する。TFT素子は、対応する水平走査線HSLと画
素電極との間に接続される。共通電極は、共通配線CL
と結合される。画素電極と共通電極との間の電位差に応
じて液晶の配向性が変化することにより、液晶表示素子
の輝度(反射率)が変化する。
【0007】液晶表示装置500は、さらに、液晶表示
部520中の画素行を一定の垂直走査周期で順に走査す
る垂直走査回路530と、画素列を一定の水平走査周期
で順に走査して、階調表示信号を水平走査線HSLを介
して各画素に供給する水平走査回路540とを備える。
部520中の画素行を一定の垂直走査周期で順に走査す
る垂直走査回路530と、画素列を一定の水平走査周期
で順に走査して、階調表示信号を水平走査線HSLを介
して各画素に供給する水平走査回路540とを備える。
【0008】垂直走査回路530は、所定周期に基づい
て、垂直走査線VSLを1本ずつ順に活性化することに
よって、画素行の垂直走査を実行する。水平走査回路5
40は、nビット(n:自然数)のデジタル信号である
映像信号を受けて、映像信号のデコード結果に応じた電
位レベルを有する階調表示信号を水平走査の対象となる
水平走査線HSLに出力する。
て、垂直走査線VSLを1本ずつ順に活性化することに
よって、画素行の垂直走査を実行する。水平走査回路5
40は、nビット(n:自然数)のデジタル信号である
映像信号を受けて、映像信号のデコード結果に応じた電
位レベルを有する階調表示信号を水平走査の対象となる
水平走査線HSLに出力する。
【0009】いわゆる点順次駆動の場合には、垂直走査
の対象となる1つの画素行に属する各画素は、水平走査
線HSLを介して水平走査回路540によって順次階調
表示信号の供給を受ける。
の対象となる1つの画素行に属する各画素は、水平走査
線HSLを介して水平走査回路540によって順次階調
表示信号の供給を受ける。
【0010】1つの画素行に対応するすべての画素に対
して水平走査が行なわれた後に、垂直走査回路530に
よって、これまで選択されていた垂直走査線VSLは非
活性化されて、次の垂直走査線VSLが活性化される。
これに応じて、TFT素子はオフされるが、TFT素子
のオフ期間においても保持容量によって画素電極ノード
の電位レベルは保持される。
して水平走査が行なわれた後に、垂直走査回路530に
よって、これまで選択されていた垂直走査線VSLは非
活性化されて、次の垂直走査線VSLが活性化される。
これに応じて、TFT素子はオフされるが、TFT素子
のオフ期間においても保持容量によって画素電極ノード
の電位レベルは保持される。
【0011】同様の水平走査が、次の画素行に対しても
順次実行され、すべての画素行が走査(これを1フレー
ムとも称する)された後に、再び先頭の垂直走査線VS
Lが活性化される。このように、すべての画素が、1フ
レームごとに階調表示信号を書込まれることによって、
画像の表示が実行されることとなる。
順次実行され、すべての画素行が走査(これを1フレー
ムとも称する)された後に、再び先頭の垂直走査線VS
Lが活性化される。このように、すべての画素が、1フ
レームごとに階調表示信号を書込まれることによって、
画像の表示が実行されることとなる。
【0012】各画素においては、画素電極の電位レベル
に応じた輝度が得られるので、階調表示信号の電位レベ
ルを、中間的な輝度に対応する電位レベルとすることに
よって、階調表示を行なうことができる。
に応じた輝度が得られるので、階調表示信号の電位レベ
ルを、中間的な輝度に対応する電位レベルとすることに
よって、階調表示を行なうことができる。
【0013】図42は、デジタル映像信号に基づいて階
調表示を行なうための従来の水平走査回路540の構成
を示すブロック図である。
調表示を行なうための従来の水平走査回路540の構成
を示すブロック図である。
【0014】図42においては、映像信号が4ビットの
デジタル信号である場合、すなわちn=4の場合につい
て示している。図42は、R、GおよびBの3画素から
なる1つの表示単位に対応する水平走査回路の構成を示
している。
デジタル信号である場合、すなわちn=4の場合につい
て示している。図42は、R、GおよびBの3画素から
なる1つの表示単位に対応する水平走査回路の構成を示
している。
【0015】図42を参照して、クロック信号CLKh
は、水平走査周期に対応する周波数を有するクロック信
号である。表示単位の各列ごとに走査回路542が設け
られる。これらの走査回路は、クロック信号CLKhに
基づいて一定周期で順に選択されて、対応する3個のデ
コード回路544R,544G,544Bを活性化す
る。
は、水平走査周期に対応する周波数を有するクロック信
号である。表示単位の各列ごとに走査回路542が設け
られる。これらの走査回路は、クロック信号CLKhに
基づいて一定周期で順に選択されて、対応する3個のデ
コード回路544R,544G,544Bを活性化す
る。
【0016】デコード回路544R,544G,544
Bは、R、GおよびBの画素に対応してそれぞれ設けら
れる。4ビットの映像信号も、R、GおよびBの画素ご
とに伝達される。映像データ線RDLは、R画素に対応
する4ビットの映像信号DR0〜DR3を伝達する。以
下において、映像信号を構成する各ビットを映像信号ビ
ットとも称する。
Bは、R、GおよびBの画素に対応してそれぞれ設けら
れる。4ビットの映像信号も、R、GおよびBの画素ご
とに伝達される。映像データ線RDLは、R画素に対応
する4ビットの映像信号DR0〜DR3を伝達する。以
下において、映像信号を構成する各ビットを映像信号ビ
ットとも称する。
【0017】同様に、映像データ線GDLおよびBDL
は、G画素に対応する映像信号DG0〜DG3および、
B画素に対応する映像信号DB0〜DB3をそれぞれ伝
達する。
は、G画素に対応する映像信号DG0〜DG3および、
B画素に対応する映像信号DB0〜DB3をそれぞれ伝
達する。
【0018】R画素に対応して設けられるデコード回路
544Rは、走査回路542によって活性化されたタイ
ミングで映像データ線RDLから映像信号ビットDR0
〜DR3を取込み、制御信号TFに応じたタイミングで
4ビットの映像信号のデコードを実行して、2nすなわ
ち16個のデコード信号DSG0〜DSG15を出力す
る。
544Rは、走査回路542によって活性化されたタイ
ミングで映像データ線RDLから映像信号ビットDR0
〜DR3を取込み、制御信号TFに応じたタイミングで
4ビットの映像信号のデコードを実行して、2nすなわ
ち16個のデコード信号DSG0〜DSG15を出力す
る。
【0019】G画素およびB画素にそれぞれ対応して設
けられるデコード回路544Bおよび544Gも同様
に、対応する映像信号のデコードを実行して、2n=1
6ビットのデコード信号を生成する。このように映像信
号をn=4ビットのデジタル信号とすることにより、各
画素において24=16(2n)階調の階調表示を実行す
ることが可能となる。
けられるデコード回路544Bおよび544Gも同様
に、対応する映像信号のデコードを実行して、2n=1
6ビットのデコード信号を生成する。このように映像信
号をn=4ビットのデジタル信号とすることにより、各
画素において24=16(2n)階調の階調表示を実行す
ることが可能となる。
【0020】R、GおよびB画素にそれぞれ対応して、
階調制御回路546R,546Gおよび546Bがそれ
ぞれ設けられる。
階調制御回路546R,546Gおよび546Bがそれ
ぞれ設けられる。
【0021】各階調制御回路は、16階調の階調表示を
実行するための16個の階調制御信号SIG0〜SIG
15を受けて、対応する映像信号のデコード結果に応じ
て、16個のうちの1個の階調制御信号を選択して水平
走査線HSLに出力する。水平走査線HSLに伝達され
た階調制御信号は、各画素に伝達される。
実行するための16個の階調制御信号SIG0〜SIG
15を受けて、対応する映像信号のデコード結果に応じ
て、16個のうちの1個の階調制御信号を選択して水平
走査線HSLに出力する。水平走査線HSLに伝達され
た階調制御信号は、各画素に伝達される。
【0022】図43は、従来のデコード回路および階調
制御回路の構成を詳細に説明するブロック図である。
制御回路の構成を詳細に説明するブロック図である。
【0023】図43においては、R画素に対応して設け
られる、デコード回路544Rおよび階調制御回路54
6Rの構成が代表的に示される。
られる、デコード回路544Rおよび階調制御回路54
6Rの構成が代表的に示される。
【0024】図43を参照して、デコード回路544R
は、映像信号ビットに対応してそれぞれ設けられるサン
プリングユニットSU0〜SU3と、サンプリングユニ
ットSU0〜SU3によってサンプリングされた映像信
号ビットに基づいてデコードを実行するデコードユニッ
ト545Rとを有する。
は、映像信号ビットに対応してそれぞれ設けられるサン
プリングユニットSU0〜SU3と、サンプリングユニ
ットSU0〜SU3によってサンプリングされた映像信
号ビットに基づいてデコードを実行するデコードユニッ
ト545Rとを有する。
【0025】サンプリングユニットSU0〜SU3は、
走査回路542によって指定されたタイミングにおい
て、映像データ線RDLに伝達される映像信号をサンプ
リングする。
走査回路542によって指定されたタイミングにおい
て、映像データ線RDLに伝達される映像信号をサンプ
リングする。
【0026】デコードユニット545Rは、サンプリン
グされた4ビットの映像信号に基づいてデコードを実行
し、映像信号の4ビットの信号レベルの組合せに応じ
て、デコード信号DSG0〜DSG15のうちのいずれ
か1個を選択的に活性化する。
グされた4ビットの映像信号に基づいてデコードを実行
し、映像信号の4ビットの信号レベルの組合せに応じ
て、デコード信号DSG0〜DSG15のうちのいずれ
か1個を選択的に活性化する。
【0027】階調制御回路546Gは、16(=24)
個の階調制御信号SIG0〜SIG15に対応してそれ
ぞれ設けられるアナログスイッチSW0〜SW15を有
する。
個の階調制御信号SIG0〜SIG15に対応してそれ
ぞれ設けられるアナログスイッチSW0〜SW15を有
する。
【0028】図44は、アナログスイッチの構成を示す
回路図である。図44には、代表的にアナログスイッチ
SW0の構成が示される。
回路図である。図44には、代表的にアナログスイッチ
SW0の構成が示される。
【0029】図44を参照して、アナログスイッチSW
0は、デコード信号DSG0の活性化に応じてオンする
トランスファゲートTGaを有する。トランスファゲー
トTGaのオンによって、階調制御信号SIG0が水平
走査線HSLに伝達される。
0は、デコード信号DSG0の活性化に応じてオンする
トランスファゲートTGaを有する。トランスファゲー
トTGaのオンによって、階調制御信号SIG0が水平
走査線HSLに伝達される。
【0030】他のアナログスイッチSW1〜SW15も
同様の構成を有し、対応するデコード信号の活性化に応
答して、対応する階調制御信号を水平走査線HSLに伝
達する。
同様の構成を有し、対応するデコード信号の活性化に応
答して、対応する階調制御信号を水平走査線HSLに伝
達する。
【0031】再び図43を参照して、階調制御回路54
6Rが有する16個のスイッチSW0〜SW15は、4
ビットの映像信号のデコード結果に応じて、いずれか1
個がオンされる。したがって16(=24)個の階調制
御信号SIG0〜SIG15を、それぞれ電位レベルの
異なる電位信号とすれば、4ビットの映像信号のデコー
ド結果に基づいて、16段階の電位レベルのうちのいず
れか1個を水平走査線HSLを介して各画素に伝達する
ことができる。このような構成とすることによって、n
=4ビットの映像信号による、各画素における2n=1
6階調の階調表示が可能となる。
6Rが有する16個のスイッチSW0〜SW15は、4
ビットの映像信号のデコード結果に応じて、いずれか1
個がオンされる。したがって16(=24)個の階調制
御信号SIG0〜SIG15を、それぞれ電位レベルの
異なる電位信号とすれば、4ビットの映像信号のデコー
ド結果に基づいて、16段階の電位レベルのうちのいず
れか1個を水平走査線HSLを介して各画素に伝達する
ことができる。このような構成とすることによって、n
=4ビットの映像信号による、各画素における2n=1
6階調の階調表示が可能となる。
【0032】
【発明が解決しようとする課題】このように、従来の液
晶表示装置500においては、高階調表示化に伴って、
水平方向に並列伝達されるデコード信号(図43におけ
るデコード信号DSG0〜DSG15)が増加すること
から、水平走査回路の面積が増大して水平方向の画素ピ
ッチの確保が困難になるという問題点が生じていた。
晶表示装置500においては、高階調表示化に伴って、
水平方向に並列伝達されるデコード信号(図43におけ
るデコード信号DSG0〜DSG15)が増加すること
から、水平走査回路の面積が増大して水平方向の画素ピ
ッチの確保が困難になるという問題点が生じていた。
【0033】また、バッテリ駆動される携帯機器にディ
スプレイパネルとして用いられる液晶表示装置に対して
は、低消費電力化の要求が高い。液晶表示装置の消費電
力は、フレーム周波数×垂直走査線本数の周波数で動作
する垂直走査回路530、およびフレーム周波数×垂直
走査線本数×水平走査線本数の周波数で動作する水平走
査回路540において、高速で動作するシフトレジスタ
回路(図示せず)の電力が大部分を占める。したがっ
て、低消費電力化に対しては、動作周波数を低減した
り、間欠的な動作によって走査期間を拡大することが有
効である。
スプレイパネルとして用いられる液晶表示装置に対して
は、低消費電力化の要求が高い。液晶表示装置の消費電
力は、フレーム周波数×垂直走査線本数の周波数で動作
する垂直走査回路530、およびフレーム周波数×垂直
走査線本数×水平走査線本数の周波数で動作する水平走
査回路540において、高速で動作するシフトレジスタ
回路(図示せず)の電力が大部分を占める。したがっ
て、低消費電力化に対しては、動作周波数を低減した
り、間欠的な動作によって走査期間を拡大することが有
効である。
【0034】しかし、このように動作周波数の低減や間
欠動作を行なうと、液晶表示素子に対する映像電位信号
の書換周期、すなわちフレーム周期が長くなるため、そ
の間に液晶表示素子で生じる電圧降下が大きくなってし
まう。このように液晶表示素子の電圧が時間的に低下し
ていくと、反射率(輝度)が大きく変化してフリッカと
して観測される。また、平均電圧も低下するために、十
分なコントラストを確保できず、これらの問題点によっ
て表示品位の低下を招いてしまう。
欠動作を行なうと、液晶表示素子に対する映像電位信号
の書換周期、すなわちフレーム周期が長くなるため、そ
の間に液晶表示素子で生じる電圧降下が大きくなってし
まう。このように液晶表示素子の電圧が時間的に低下し
ていくと、反射率(輝度)が大きく変化してフリッカと
して観測される。また、平均電圧も低下するために、十
分なコントラストを確保できず、これらの問題点によっ
て表示品位の低下を招いてしまう。
【0035】したがって、表示品位の確保と低消費電力
化の両立を図ることが重要である。この発明は、このよ
うな問題点を解決するためになされたものであって、そ
の目的は、デジタル信号である映像信号に基づいて階調
表示を行なう液晶表示装置において、画素ピッチを確保
して高い表示品位を維持するとともに、消費電力を削減
することである。
化の両立を図ることが重要である。この発明は、このよ
うな問題点を解決するためになされたものであって、そ
の目的は、デジタル信号である映像信号に基づいて階調
表示を行なう液晶表示装置において、画素ピッチを確保
して高い表示品位を維持するとともに、消費電力を削減
することである。
【0036】この発明の他の目的は、デジタル信号に基
づく階調表示を表示品位を損なうことなく低消費電力で
実行する液晶表示部を有する携帯電話機および携帯情報
端末機器を提供することである。
づく階調表示を表示品位を損なうことなく低消費電力で
実行する液晶表示部を有する携帯電話機および携帯情報
端末機器を提供することである。
【0037】
【課題を解決するための手段】請求項1記載の液晶表示
装置は、nビット(n:2以上の自然数)の映像信号に
応じた階調表示を行なう液晶表示装置であって、行列状
に配置される複数の画素を含む液晶表示部と、画素行に
対応してそれぞれ配置される複数の垂直走査線と、画素
列に対応してそれぞれ配置される複数の水平走査線と、
画素行を垂直走査するために複数の垂直走査線の各々を
一定周期で順に活性化する垂直走査回路と、画素列を水
平走査するための水平走査回路と、画素に書込むための
画素電位信号を生成する画素電位信号生成回路と、画素
行に対応してそれぞれ配置され画素電位信号を伝達する
ための複数の画素信号線とを備える。水平走査回路は、
画素列に対応してそれぞれ設けられ映像信号を取込んで
保持するための複数の第1のラッチ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路から転送さ
れた映像信号を保持するための複数の第2のラッチ回路
と、垂直走査の対象に対応する映像信号を取込むため
に、複数の第1ラッチ回路の各々を順次動作させるシフ
トレジスタ回路と、画素列に対応してそれぞれ設けら
れ、第2のラッチ回路に保持された映像信号をデコード
し、水平走査の対象に対応する水平走査線に対して、映
像信号のデコード結果に応じて活性化期間が変化する階
調表示信号を出力するための複数のデコード回路とを含
む。各画素は、画素電極および共通電極の間の電位差に
応じた輝度を表示する液晶表示素子と、複数の水平走査
線のうちの対応する1つの電位に応じて、複数の画素信
号線のうちの対応する1つと画素電極とを電気的に結合
するための液晶駆動回路とを含む。
装置は、nビット(n:2以上の自然数)の映像信号に
応じた階調表示を行なう液晶表示装置であって、行列状
に配置される複数の画素を含む液晶表示部と、画素行に
対応してそれぞれ配置される複数の垂直走査線と、画素
列に対応してそれぞれ配置される複数の水平走査線と、
画素行を垂直走査するために複数の垂直走査線の各々を
一定周期で順に活性化する垂直走査回路と、画素列を水
平走査するための水平走査回路と、画素に書込むための
画素電位信号を生成する画素電位信号生成回路と、画素
行に対応してそれぞれ配置され画素電位信号を伝達する
ための複数の画素信号線とを備える。水平走査回路は、
画素列に対応してそれぞれ設けられ映像信号を取込んで
保持するための複数の第1のラッチ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路から転送さ
れた映像信号を保持するための複数の第2のラッチ回路
と、垂直走査の対象に対応する映像信号を取込むため
に、複数の第1ラッチ回路の各々を順次動作させるシフ
トレジスタ回路と、画素列に対応してそれぞれ設けら
れ、第2のラッチ回路に保持された映像信号をデコード
し、水平走査の対象に対応する水平走査線に対して、映
像信号のデコード結果に応じて活性化期間が変化する階
調表示信号を出力するための複数のデコード回路とを含
む。各画素は、画素電極および共通電極の間の電位差に
応じた輝度を表示する液晶表示素子と、複数の水平走査
線のうちの対応する1つの電位に応じて、複数の画素信
号線のうちの対応する1つと画素電極とを電気的に結合
するための液晶駆動回路とを含む。
【0038】請求項2記載の液晶表示装置は、請求項1
記載の液晶表示装置であって、複数のデコード回路の各
々における垂直走査の対象に対応するデコード処理は、
複数の第1のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。
記載の液晶表示装置であって、複数のデコード回路の各
々における垂直走査の対象に対応するデコード処理は、
複数の第1のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。
【0039】請求項3記載の液晶表示装置は、請求項1
記載の液晶表示装置であって、各画素は、各々が液晶表
示素子と液晶駆動回路を有する複数の副画素に分割さ
れ、複数の垂直走査線、複数の水平走査線および複数の
画素信号線は、各副画素の行および列にそれぞれ対応す
るようにさらに配置され、液晶表示装置は、副画素の行
に対応してそれぞれ配置されて、垂直走査回路によって
活性化が制御される複数の副垂直走査線と、副画素の行
に対応してそれぞれ配置されて、最大輝度および最小輝
度のうちの一方に対応する電位を供給するための複数の
共通電極電位配線とをさらに備え、液晶駆動回路は、対
応する垂直走査線の活性化に応答して、対応する水平走
査線と制御ノードとの間を結合するための第1のトラン
ジスタスイッチと、制御ノードの電位レベルを保持する
ための制御容量素子と、対応する副垂直走査線の活性化
に応答して、対応する共通電極電位配線および画素信号
線のうちの制御ノードの電位レベルに応じた一方を画素
電極と接続するための電位供給回路と、対応する垂直走
査線の活性化に応答して、対応する画素信号線と画素電
極ノードを結合するための第2のトランジスタスイッチ
とを含む。
記載の液晶表示装置であって、各画素は、各々が液晶表
示素子と液晶駆動回路を有する複数の副画素に分割さ
れ、複数の垂直走査線、複数の水平走査線および複数の
画素信号線は、各副画素の行および列にそれぞれ対応す
るようにさらに配置され、液晶表示装置は、副画素の行
に対応してそれぞれ配置されて、垂直走査回路によって
活性化が制御される複数の副垂直走査線と、副画素の行
に対応してそれぞれ配置されて、最大輝度および最小輝
度のうちの一方に対応する電位を供給するための複数の
共通電極電位配線とをさらに備え、液晶駆動回路は、対
応する垂直走査線の活性化に応答して、対応する水平走
査線と制御ノードとの間を結合するための第1のトラン
ジスタスイッチと、制御ノードの電位レベルを保持する
ための制御容量素子と、対応する副垂直走査線の活性化
に応答して、対応する共通電極電位配線および画素信号
線のうちの制御ノードの電位レベルに応じた一方を画素
電極と接続するための電位供給回路と、対応する垂直走
査線の活性化に応答して、対応する画素信号線と画素電
極ノードを結合するための第2のトランジスタスイッチ
とを含む。
【0040】請求項4記載の液晶表示装置は、請求項3
記載の液晶表示装置であって、第1および第2の動作モ
ードのいずれか一方に従って動作し、垂直走査回路は、
第1の動作モードにおいて、垂直走査線を第1の周期で
選択的に活性化するとともに、副垂直走査線を非活性化
し、画素電位信号生成回路は、第1の動作モードにおい
て、最小輝度および最大輝度にそれぞれ対応する電位間
で画素電位信号の電位レベルを時間的に変化させ、第1
の動作モードにおいて、同一の画素に属する副画素に対
しては、共通の階調表示信号が伝達され、垂直走査回路
は、第2の動作モードにおいて、副垂直走査線を第1の
周期で選択的に活性化するとともに、垂直走査線を第1
の周期より長い第2の周期で選択的に活性化し、水平走
査回路は、第2の動作モードにおいて、第2の周期に対
応して第1の動作モード時よりも長い周期で水平走査を
行ない、画素電位信号生成回路は、第2の動作モードに
おいて、画素電位信号の電位レベルを最大輝度および最
小輝度の他方に対応する電位に設定し、第2の動作モー
ドにおいて、同一の画素に属する副画素の各々の輝度
は、互いに独立した階調表示信号にそれぞれ従って、最
大輝度および最小輝度のいずれか一方に設定される。
記載の液晶表示装置であって、第1および第2の動作モ
ードのいずれか一方に従って動作し、垂直走査回路は、
第1の動作モードにおいて、垂直走査線を第1の周期で
選択的に活性化するとともに、副垂直走査線を非活性化
し、画素電位信号生成回路は、第1の動作モードにおい
て、最小輝度および最大輝度にそれぞれ対応する電位間
で画素電位信号の電位レベルを時間的に変化させ、第1
の動作モードにおいて、同一の画素に属する副画素に対
しては、共通の階調表示信号が伝達され、垂直走査回路
は、第2の動作モードにおいて、副垂直走査線を第1の
周期で選択的に活性化するとともに、垂直走査線を第1
の周期より長い第2の周期で選択的に活性化し、水平走
査回路は、第2の動作モードにおいて、第2の周期に対
応して第1の動作モード時よりも長い周期で水平走査を
行ない、画素電位信号生成回路は、第2の動作モードに
おいて、画素電位信号の電位レベルを最大輝度および最
小輝度の他方に対応する電位に設定し、第2の動作モー
ドにおいて、同一の画素に属する副画素の各々の輝度
は、互いに独立した階調表示信号にそれぞれ従って、最
大輝度および最小輝度のいずれか一方に設定される。
【0041】請求項5記載の液晶表示装置は、第1およ
び第2の動作モードのいずれかに従って、nビット
(n:2以上の自然数)の映像信号に応じた階調表示を
行なう液晶表示装置であって、各々が複数の副画素に分
割されて、行列状に配置される複数の画素を含む液晶表
示部と、副画素の行に対応してそれぞれ配置される複数
の第1および第2の垂直走査線と、副画素の列に対応し
てそれぞれ配置される複数の水平走査線と、副画素の行
を垂直走査するために複数の第1および第2の垂直走査
線の各々を一定周期で順に活性化する垂直走査回路と、
副画素の列を水平走査するために、水平走査の対象とな
る水平走査線に対して、映像信号のデコード結果に応じ
て活性化期間が変化する階調表示信号を出力する水平走
査回路と、副画素に書込むための画素電位信号を生成す
る画素電位信号生成回路と、副画素の行に対応してそれ
ぞれ配置され、画素電位信号を伝達するための複数の画
素信号線と、副画素の行に対応してそれぞれ配置され、
最大輝度および最小輝度の一方と対応する電位を供給す
るための複数の共通電極電位配線とを備える。各副画素
は、対応する共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する第1の垂直走査線の活性化に応答し
て、対応する水平走査線と制御ノードとの間を結合する
第1のトランジスタスイッチと、制御ノードの電位レベ
ルを保持するための制御容量素子と、対応する第2の垂
直走査線の活性化に応答して、対応する共通電極電位配
線および画素信号線のうちの制御ノードの電位レベルに
応じた一方を画素電極と接続するための電位供給回路
と、対応する第1の垂直走査線の活性化に応答して、対
応する画素信号線と画素電極ノードを結合するための第
2のトランジスタスイッチとを有し、第1の動作モード
時には、同一の画素に属する副画素の各々の輝度は、共
通の階調表示信号に基づいて、最大輝度および最小輝度
を含む階調的な複数の輝度のうちのいずれか1つに設定
され、第2の動作モード時には、同一の画素に属する副
画素の各々の輝度は、独立した階調表示信号に基づいて
最大輝度および最小輝度のいずれか一方に設定される。
び第2の動作モードのいずれかに従って、nビット
(n:2以上の自然数)の映像信号に応じた階調表示を
行なう液晶表示装置であって、各々が複数の副画素に分
割されて、行列状に配置される複数の画素を含む液晶表
示部と、副画素の行に対応してそれぞれ配置される複数
の第1および第2の垂直走査線と、副画素の列に対応し
てそれぞれ配置される複数の水平走査線と、副画素の行
を垂直走査するために複数の第1および第2の垂直走査
線の各々を一定周期で順に活性化する垂直走査回路と、
副画素の列を水平走査するために、水平走査の対象とな
る水平走査線に対して、映像信号のデコード結果に応じ
て活性化期間が変化する階調表示信号を出力する水平走
査回路と、副画素に書込むための画素電位信号を生成す
る画素電位信号生成回路と、副画素の行に対応してそれ
ぞれ配置され、画素電位信号を伝達するための複数の画
素信号線と、副画素の行に対応してそれぞれ配置され、
最大輝度および最小輝度の一方と対応する電位を供給す
るための複数の共通電極電位配線とを備える。各副画素
は、対応する共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する第1の垂直走査線の活性化に応答し
て、対応する水平走査線と制御ノードとの間を結合する
第1のトランジスタスイッチと、制御ノードの電位レベ
ルを保持するための制御容量素子と、対応する第2の垂
直走査線の活性化に応答して、対応する共通電極電位配
線および画素信号線のうちの制御ノードの電位レベルに
応じた一方を画素電極と接続するための電位供給回路
と、対応する第1の垂直走査線の活性化に応答して、対
応する画素信号線と画素電極ノードを結合するための第
2のトランジスタスイッチとを有し、第1の動作モード
時には、同一の画素に属する副画素の各々の輝度は、共
通の階調表示信号に基づいて、最大輝度および最小輝度
を含む階調的な複数の輝度のうちのいずれか1つに設定
され、第2の動作モード時には、同一の画素に属する副
画素の各々の輝度は、独立した階調表示信号に基づいて
最大輝度および最小輝度のいずれか一方に設定される。
【0042】請求項6記載の液晶表示装置は、請求項5
記載の液晶表示装置であって、第1の動作モード時にお
いて、所定期間を2n個の期間に分割するための所定周
波数を有する第1のメインデコードクロック信号を含
む、同期したn個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、n個のメ
インデコードクロック信号のうちの第i番目(i:2以
上n以下の自然数)のメインデコードクロック信号は、
所定周波数の1/2(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第2の動作モード時において、
互いに異なる活性化期間を有するn個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第1のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第1ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第1
の動作モード時において、n個のメインデコードクロッ
ク信号および映像信号に基づいて、2n個の期間のうち
の映像信号のデコード結果に応じた1個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
2の動作モード時において、n個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のnビットのデコード結果に応じて制御する。
記載の液晶表示装置であって、第1の動作モード時にお
いて、所定期間を2n個の期間に分割するための所定周
波数を有する第1のメインデコードクロック信号を含
む、同期したn個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、n個のメ
インデコードクロック信号のうちの第i番目(i:2以
上n以下の自然数)のメインデコードクロック信号は、
所定周波数の1/2(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第2の動作モード時において、
互いに異なる活性化期間を有するn個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第1のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第1ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第1
の動作モード時において、n個のメインデコードクロッ
ク信号および映像信号に基づいて、2n個の期間のうち
の映像信号のデコード結果に応じた1個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
2の動作モード時において、n個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のnビットのデコード結果に応じて制御する。
【0043】請求項7記載の液晶表示装置は、請求項6
記載の液晶表示装置であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第1のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第2のラッチ回路をさらに含み、各デコード回路
は、第2のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第1の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。
記載の液晶表示装置であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第1のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第2のラッチ回路をさらに含み、各デコード回路
は、第2のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第1の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。
【0044】請求項8記載の液晶表示装置は、請求項5
記載の液晶表示装置であって、垂直走査回路は、第1の
動作モードにおいて、第1の垂直走査線を第1の周期で
選択的に活性化するとともに、第2の副垂直走査線を非
活性状態に維持し、画素電位信号生成回路は、第1の動
作モードにおいて、最小輝度および最大輝度にそれぞれ
対応する電位間で画素電位信号の電位レベルを時間的に
変化させ、垂直走査回路は、第2の動作モードにおい
て、第2の垂直走査線を第1の周期で選択的に活性化す
るとともに、第1の垂直走査線を第1の周期より長い第
2の周期で選択的に活性化し、水平走査回路は、第2の
動作モードにおいて、第2の周期に対応して第1の動作
モードよりも長い周期で水平走査を行ない、画素電位信
号生成回路は、第2の動作モードにおいて、画素電位信
号の電位レベルを、最大輝度および最小輝度にそれぞれ
対応する電位のうちの複数の共通電極電位配線が供給す
る電位と相補の電位に設定する。
記載の液晶表示装置であって、垂直走査回路は、第1の
動作モードにおいて、第1の垂直走査線を第1の周期で
選択的に活性化するとともに、第2の副垂直走査線を非
活性状態に維持し、画素電位信号生成回路は、第1の動
作モードにおいて、最小輝度および最大輝度にそれぞれ
対応する電位間で画素電位信号の電位レベルを時間的に
変化させ、垂直走査回路は、第2の動作モードにおい
て、第2の垂直走査線を第1の周期で選択的に活性化す
るとともに、第1の垂直走査線を第1の周期より長い第
2の周期で選択的に活性化し、水平走査回路は、第2の
動作モードにおいて、第2の周期に対応して第1の動作
モードよりも長い周期で水平走査を行ない、画素電位信
号生成回路は、第2の動作モードにおいて、画素電位信
号の電位レベルを、最大輝度および最小輝度にそれぞれ
対応する電位のうちの複数の共通電極電位配線が供給す
る電位と相補の電位に設定する。
【0045】請求項9記載の液晶表示装置は、請求項8
記載の液晶表示装置であって、第2の動作モードにおい
て、第1の垂直走査線が非活性化されている期間中にお
ける水平走査線の電位は、最大輝度の表示に対応する制
御ノードの所定電位レベルに設定される。
記載の液晶表示装置であって、第2の動作モードにおい
て、第1の垂直走査線が非活性化されている期間中にお
ける水平走査線の電位は、最大輝度の表示に対応する制
御ノードの所定電位レベルに設定される。
【0046】請求項10記載の液晶表示装置は、請求項
9記載の液晶表示装置であって、画素電位信号生成回路
と複数の画素信号線との間にそれぞれ配置され、垂直走
査回路に制御されて、垂直走査に同期してオン/オフす
る複数の充電スイッチ回路をさらに備え、垂直走査回路
は、水平走査線の電位が所定電位レベルに遷移するタイ
ミングにおいて、複数の充電スイッチ回路の各々をオン
する。
9記載の液晶表示装置であって、画素電位信号生成回路
と複数の画素信号線との間にそれぞれ配置され、垂直走
査回路に制御されて、垂直走査に同期してオン/オフす
る複数の充電スイッチ回路をさらに備え、垂直走査回路
は、水平走査線の電位が所定電位レベルに遷移するタイ
ミングにおいて、複数の充電スイッチ回路の各々をオン
する。
【0047】請求項11記載の液晶表示装置は、請求項
5記載の液晶表示装置であって、各副画素は、対応する
水平走査線と制御ノードとの間に、第1のトランジスタ
スイッチと直列に電気的に結合され、対応する第1の垂
直走査線の活性化に応答してオンする第3のトランジス
タスイッチを有する。
5記載の液晶表示装置であって、各副画素は、対応する
水平走査線と制御ノードとの間に、第1のトランジスタ
スイッチと直列に電気的に結合され、対応する第1の垂
直走査線の活性化に応答してオンする第3のトランジス
タスイッチを有する。
【0048】請求項12記載の液晶表示装置は、請求項
11記載の液晶表示装置であって、各副画素は、第1お
よび第3のトランジスタスイッチのトランジスタスイッ
チの少なくとも一方を介して、対応する水平走査線およ
び制御ノードと結合される中間ノードと、対応する水平
走査線と非結合の内部ノードとの間に結合されるリーク
防止キャパシタをさらに有する。
11記載の液晶表示装置であって、各副画素は、第1お
よび第3のトランジスタスイッチのトランジスタスイッ
チの少なくとも一方を介して、対応する水平走査線およ
び制御ノードと結合される中間ノードと、対応する水平
走査線と非結合の内部ノードとの間に結合されるリーク
防止キャパシタをさらに有する。
【0049】請求項13記載の液晶表示装置は、請求項
5記載の液晶表示装置であって、電位供給回路は、対応
する画素信号線と内部ノードとの間に電気的に結合さ
れ、制御ノードの電位に応じて動作する第3のトランジ
スタスイッチと、対応する共通電極電位配線と内部ノー
ドとの間に電気的に結合され、制御ノードの電位に応じ
て第3のトランジスタスイッチと相補的に動作する第4
のトランジスタスイッチと、内部ノードと画素電極ノー
ドとの間に電気的に結合され、対応する第2の垂直走査
線の電位に応じて動作する第5のトランジスタスイッチ
とを有する。
5記載の液晶表示装置であって、電位供給回路は、対応
する画素信号線と内部ノードとの間に電気的に結合さ
れ、制御ノードの電位に応じて動作する第3のトランジ
スタスイッチと、対応する共通電極電位配線と内部ノー
ドとの間に電気的に結合され、制御ノードの電位に応じ
て第3のトランジスタスイッチと相補的に動作する第4
のトランジスタスイッチと、内部ノードと画素電極ノー
ドとの間に電気的に結合され、対応する第2の垂直走査
線の電位に応じて動作する第5のトランジスタスイッチ
とを有する。
【0050】請求項14記載の液晶表示装置は、請求項
13記載の液晶表示装置であって、電位供給回路は、さ
らに、内部ノードと第3のトランジスタスイッチとの間
に電気的に結合される第6のトランジスタスイッチと、
内部ノードと第4のトランジスタスイッチとの間に電気
的に結合される第7のトランジスタスイッチとを有し、
第6および第7のトランジスタスイッチの各々は、対応
する第2の垂直走査線の電位に応じて動作する。
13記載の液晶表示装置であって、電位供給回路は、さ
らに、内部ノードと第3のトランジスタスイッチとの間
に電気的に結合される第6のトランジスタスイッチと、
内部ノードと第4のトランジスタスイッチとの間に電気
的に結合される第7のトランジスタスイッチとを有し、
第6および第7のトランジスタスイッチの各々は、対応
する第2の垂直走査線の電位に応じて動作する。
【0051】請求項15記載の携帯電話機は、第1およ
び第2の動作モードのいずれかに従って、nビット
(n:2以上の自然数)の映像信号に応じた階調表示を
行なう液晶表示装置を備える。液晶表示装置は、各々が
複数の副画素に分割されて、行列状に配置される複数の
画素を含む液晶表示部と、副画素の行に対応してそれぞ
れ配置される複数の第1および第2の垂直走査線と、副
画素の列に対応してそれぞれ配置される複数の水平走査
線と、副画素の行を垂直走査するために複数の第1およ
び第2の垂直走査線の各々を一定周期で順に活性化する
垂直走査回路と、副画素の列を水平走査するために、水
平走査の対象となる水平走査線に対して、映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、副画素に書込むための画素
電位信号を生成する画素電位信号生成回路と、副画素の
行に対応してそれぞれ配置され、画素電位信号を伝達す
るための複数の画素信号線と、副画素の行に対応してそ
れぞれ配置され、最大輝度および最小輝度の一方と対応
する電位を供給するための複数の共通電極電位配線とを
備える。各副画素は、対応する共通電極電位配線に結合
される共通電極と画素電極と間の電位差に応じた輝度を
表示する液晶表示素子と、対応する第1の垂直走査線の
活性化に応答して、対応する水平走査線と制御ノードと
の間を結合する第1のトランジスタスイッチと、制御ノ
ードの電位レベルを保持するための制御容量素子と、対
応する第2の垂直走査線の活性化に応答して、対応する
共通電極電位配線および画素信号線のうちの制御ノード
の電位レベルに応じた一方を画素電極と接続するための
電位供給回路と、対応する第1の垂直走査線の活性化に
応答して、対応する画素信号線と画素電極ノードを結合
するための第2のトランジスタスイッチとを有し、第1
の動作モード時には、同一の画素に属する副画素の各々
の輝度は、共通の階調表示信号に基づいて、最大輝度お
よび最小輝度を含む階調的な複数の輝度のうちのいずれ
か1つに設定され、第2の動作モード時には、同一の画
素に属する副画素の各々の輝度は、独立した階調表示信
号に基づいて最大輝度および最小輝度のいずれか一方に
設定される。
び第2の動作モードのいずれかに従って、nビット
(n:2以上の自然数)の映像信号に応じた階調表示を
行なう液晶表示装置を備える。液晶表示装置は、各々が
複数の副画素に分割されて、行列状に配置される複数の
画素を含む液晶表示部と、副画素の行に対応してそれぞ
れ配置される複数の第1および第2の垂直走査線と、副
画素の列に対応してそれぞれ配置される複数の水平走査
線と、副画素の行を垂直走査するために複数の第1およ
び第2の垂直走査線の各々を一定周期で順に活性化する
垂直走査回路と、副画素の列を水平走査するために、水
平走査の対象となる水平走査線に対して、映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、副画素に書込むための画素
電位信号を生成する画素電位信号生成回路と、副画素の
行に対応してそれぞれ配置され、画素電位信号を伝達す
るための複数の画素信号線と、副画素の行に対応してそ
れぞれ配置され、最大輝度および最小輝度の一方と対応
する電位を供給するための複数の共通電極電位配線とを
備える。各副画素は、対応する共通電極電位配線に結合
される共通電極と画素電極と間の電位差に応じた輝度を
表示する液晶表示素子と、対応する第1の垂直走査線の
活性化に応答して、対応する水平走査線と制御ノードと
の間を結合する第1のトランジスタスイッチと、制御ノ
ードの電位レベルを保持するための制御容量素子と、対
応する第2の垂直走査線の活性化に応答して、対応する
共通電極電位配線および画素信号線のうちの制御ノード
の電位レベルに応じた一方を画素電極と接続するための
電位供給回路と、対応する第1の垂直走査線の活性化に
応答して、対応する画素信号線と画素電極ノードを結合
するための第2のトランジスタスイッチとを有し、第1
の動作モード時には、同一の画素に属する副画素の各々
の輝度は、共通の階調表示信号に基づいて、最大輝度お
よび最小輝度を含む階調的な複数の輝度のうちのいずれ
か1つに設定され、第2の動作モード時には、同一の画
素に属する副画素の各々の輝度は、独立した階調表示信
号に基づいて最大輝度および最小輝度のいずれか一方に
設定される。
【0052】請求項16記載の携帯電話機は、請求項1
5記載の携帯電話機であって、第1の動作モード時にお
いて、所定期間を2n個の期間に分割するための所定周
波数を有する第1のメインデコードクロック信号を含
む、同期したn個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、n個のメ
インデコードクロック信号のうちの第i番目(i:2以
上n以下の自然数)のメインデコードクロック信号は、
所定周波数の1/2(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第2の動作モード時において、
互いに異なる活性化期間を有するn個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第1のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第1ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第1
の動作モード時において、n個のメインデコードクロッ
ク信号および映像信号に基づいて、2n個の期間のうち
の映像信号のデコード結果に応じた1個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
2の動作モード時において、n個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のnビットのデコード結果に応じて制御する。
5記載の携帯電話機であって、第1の動作モード時にお
いて、所定期間を2n個の期間に分割するための所定周
波数を有する第1のメインデコードクロック信号を含
む、同期したn個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、n個のメ
インデコードクロック信号のうちの第i番目(i:2以
上n以下の自然数)のメインデコードクロック信号は、
所定周波数の1/2(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第2の動作モード時において、
互いに異なる活性化期間を有するn個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第1のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第1ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第1のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第1
の動作モード時において、n個のメインデコードクロッ
ク信号および映像信号に基づいて、2n個の期間のうち
の映像信号のデコード結果に応じた1個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
2の動作モード時において、n個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のnビットのデコード結果に応じて制御する。
【0053】請求項17記載の携帯電話機は、請求項1
6記載の携帯電話機であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第1のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第2のラッチ回路をさらに含み、各デコード回路
は、第2のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第1の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。
6記載の携帯電話機であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第1のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第2のラッチ回路をさらに含み、各デコード回路
は、第2のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第1の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。
【0054】請求項18記載の携帯情報端末機器は、第
1および第2の動作モードのいずれかに従って、nビッ
ト(n:2以上の自然数)の映像信号に応じた階調表示
を行なう液晶表示装置を備える。液晶表示装置は、各々
が複数の副画素に分割されて、行列状に配置される複数
の画素を含む液晶表示部と、副画素の行に対応してそれ
ぞれ配置される複数の第1および第2の垂直走査線と、
副画素の列に対応してそれぞれ配置される複数の水平走
査線と、副画素の行を垂直走査するために複数の第1お
よび第2の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、副画素の列を水平走査するために、
水平走査の対象となる水平走査線に対して、映像信号の
デコード結果に応じて活性化期間が変化する階調表示信
号を出力する水平走査回路と、副画素に書込むための画
素電位信号を生成する画素電位信号生成回路と、副画素
の行に対応してそれぞれ配置され、画素電位信号を伝達
するための複数の画素信号線と、副画素の行に対応して
それぞれ配置され、最大輝度および最小輝度の一方と対
応する電位を供給するための複数の共通電極電位配線と
を備える。各副画素は、対応する共通電極電位配線に結
合される共通電極と画素電極と間の電位差に応じた輝度
を表示する液晶表示素子と、対応する第1の垂直走査線
の活性化に応答して、対応する水平走査線と制御ノード
との間を結合する第1のトランジスタスイッチと、制御
ノードの電位レベルを保持するための制御容量素子と、
対応する第2の垂直走査線の活性化に応答して、対応す
る共通電極電位配線および画素信号線のうちの制御ノー
ドの電位レベルに応じた一方を画素電極と接続するため
の電位供給回路と、対応する第1の垂直走査線の活性化
に応答して、対応する画素信号線と画素電極ノードを結
合するための第2のトランジスタスイッチとを有し、第
1の動作モード時には、同一の画素に属する副画素の各
々の輝度は、共通の階調表示信号に基づいて、最大輝度
および最小輝度を含む階調的な複数の輝度のうちのいず
れか1つに設定され、第2の動作モード時には、同一の
画素に属する副画素の各々の輝度は、独立した階調表示
信号に基づいて最大輝度および最小輝度のいずれか一方
に設定される。
1および第2の動作モードのいずれかに従って、nビッ
ト(n:2以上の自然数)の映像信号に応じた階調表示
を行なう液晶表示装置を備える。液晶表示装置は、各々
が複数の副画素に分割されて、行列状に配置される複数
の画素を含む液晶表示部と、副画素の行に対応してそれ
ぞれ配置される複数の第1および第2の垂直走査線と、
副画素の列に対応してそれぞれ配置される複数の水平走
査線と、副画素の行を垂直走査するために複数の第1お
よび第2の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、副画素の列を水平走査するために、
水平走査の対象となる水平走査線に対して、映像信号の
デコード結果に応じて活性化期間が変化する階調表示信
号を出力する水平走査回路と、副画素に書込むための画
素電位信号を生成する画素電位信号生成回路と、副画素
の行に対応してそれぞれ配置され、画素電位信号を伝達
するための複数の画素信号線と、副画素の行に対応して
それぞれ配置され、最大輝度および最小輝度の一方と対
応する電位を供給するための複数の共通電極電位配線と
を備える。各副画素は、対応する共通電極電位配線に結
合される共通電極と画素電極と間の電位差に応じた輝度
を表示する液晶表示素子と、対応する第1の垂直走査線
の活性化に応答して、対応する水平走査線と制御ノード
との間を結合する第1のトランジスタスイッチと、制御
ノードの電位レベルを保持するための制御容量素子と、
対応する第2の垂直走査線の活性化に応答して、対応す
る共通電極電位配線および画素信号線のうちの制御ノー
ドの電位レベルに応じた一方を画素電極と接続するため
の電位供給回路と、対応する第1の垂直走査線の活性化
に応答して、対応する画素信号線と画素電極ノードを結
合するための第2のトランジスタスイッチとを有し、第
1の動作モード時には、同一の画素に属する副画素の各
々の輝度は、共通の階調表示信号に基づいて、最大輝度
および最小輝度を含む階調的な複数の輝度のうちのいず
れか1つに設定され、第2の動作モード時には、同一の
画素に属する副画素の各々の輝度は、独立した階調表示
信号に基づいて最大輝度および最小輝度のいずれか一方
に設定される。
【0055】請求項19記載の携帯情報端末機器は、請
求項18記載の携帯情報端末機器であって、第1の動作
モード時において、所定期間を2n個の期間に分割する
ための所定周波数を有する第1のメインデコードクロッ
ク信号を含む、同期したn個のメインデコードクロック
信号を生成するデコードクロック生成回路をさらに備
え、n個のメインデコードクロック信号のうちの第i番
目(i:2以上n以下の自然数)のメインデコードクロ
ック信号は、所定周波数の1/2(n-1)の周波数を有
し、デコードクロック信号生成回路は、第2の動作モー
ド時において、互いに異なる活性化期間を有するn個の
サブデコードクロック信号を生成し、水平走査回路は、
画素列に対応してそれぞれ設けられ、映像信号を取込ん
で保持するための複数の第1のラッチ回路と、垂直走査
の対象に対応する映像信号を取込むために、複数の第1
ラッチ回路の各々を順次動作させるシフトレジスタ回路
と、画素列に対応してそれぞれ設けられ、第1のラッチ
回路に保持された映像信号に基づいて、階調表示信号を
出力するための複数のデコード回路とを含み、各デコー
ド回路は、第1の動作モード時において、n個のメイン
デコードクロック信号および映像信号に基づいて、2n
個の期間のうちの映像信号のデコード結果に応じた1個
の期間において活性化されるデコードパルス信号を生成
するとともに、デコードパルス信号の活性化タイミング
に応じて、階調表示信号の活性化期間を設定し、各デコ
ード回路は、第2の動作モード時において、n個のサブ
デコードクロック信号および映像信号に基づいて、互い
に異なる活性化期間のそれぞれにおける階調表示信号の
活性化を、映像信号のnビットのデコード結果に応じて
制御する。
求項18記載の携帯情報端末機器であって、第1の動作
モード時において、所定期間を2n個の期間に分割する
ための所定周波数を有する第1のメインデコードクロッ
ク信号を含む、同期したn個のメインデコードクロック
信号を生成するデコードクロック生成回路をさらに備
え、n個のメインデコードクロック信号のうちの第i番
目(i:2以上n以下の自然数)のメインデコードクロ
ック信号は、所定周波数の1/2(n-1)の周波数を有
し、デコードクロック信号生成回路は、第2の動作モー
ド時において、互いに異なる活性化期間を有するn個の
サブデコードクロック信号を生成し、水平走査回路は、
画素列に対応してそれぞれ設けられ、映像信号を取込ん
で保持するための複数の第1のラッチ回路と、垂直走査
の対象に対応する映像信号を取込むために、複数の第1
ラッチ回路の各々を順次動作させるシフトレジスタ回路
と、画素列に対応してそれぞれ設けられ、第1のラッチ
回路に保持された映像信号に基づいて、階調表示信号を
出力するための複数のデコード回路とを含み、各デコー
ド回路は、第1の動作モード時において、n個のメイン
デコードクロック信号および映像信号に基づいて、2n
個の期間のうちの映像信号のデコード結果に応じた1個
の期間において活性化されるデコードパルス信号を生成
するとともに、デコードパルス信号の活性化タイミング
に応じて、階調表示信号の活性化期間を設定し、各デコ
ード回路は、第2の動作モード時において、n個のサブ
デコードクロック信号および映像信号に基づいて、互い
に異なる活性化期間のそれぞれにおける階調表示信号の
活性化を、映像信号のnビットのデコード結果に応じて
制御する。
【0056】請求項20記載の携帯情報端末機器は、請
求項19記載の携帯情報端末機器であって、水平走査回
路は、副画素の列に対応してそれぞれ設けられ、複数の
第1のラッチ回路から転送された映像信号をそれぞれ保
持するための複数の第2のラッチ回路をさらに含み、各
デコード回路は、第2のラッチ回路に保持された映像信
号をデコードして階調制御信号を出力し、各デコード回
路における垂直走査の対象に対応するデコード処理は、
複数の第1のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。
求項19記載の携帯情報端末機器であって、水平走査回
路は、副画素の列に対応してそれぞれ設けられ、複数の
第1のラッチ回路から転送された映像信号をそれぞれ保
持するための複数の第2のラッチ回路をさらに含み、各
デコード回路は、第2のラッチ回路に保持された映像信
号をデコードして階調制御信号を出力し、各デコード回
路における垂直走査の対象に対応するデコード処理は、
複数の第1のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。
【0057】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。
態について図面を参照して詳しく説明する。
【0058】[実施の形態1] [全体構成と動作モード]図1は、本発明の実施の形態
に従う液晶表示装置100の全体構成を示すブロック図
である。
に従う液晶表示装置100の全体構成を示すブロック図
である。
【0059】図1を参照して、液晶表示装置100は、
行列状に配置された複数の画素110を有する液晶表示
部10を備える。カラー液晶表示装置においては、R
(Red)、G(Green)およびB(Blue)各1つの画素か
ら1つの表示単位15が形成される。なお、液晶表示装
置100によって、白黒表示を行なう場合には、各画素
110によって1つずつの表示単位15を形成すればよ
い。
行列状に配置された複数の画素110を有する液晶表示
部10を備える。カラー液晶表示装置においては、R
(Red)、G(Green)およびB(Blue)各1つの画素か
ら1つの表示単位15が形成される。なお、液晶表示装
置100によって、白黒表示を行なう場合には、各画素
110によって1つずつの表示単位15を形成すればよ
い。
【0060】図2は、画素110の構成を示す概念図で
ある。図2を参照して、画素110は、複数の副画素に
分割される。図1および図2においては、1つの画素を
映像信号のビット数n=4個の副画素SPX0〜SPX
3に分割する例を示している。このように、各画素を複
数の副画素に分割することにより、各副画素について、
オン(最大輝度)およびオフ(最小輝度)をデジタル的
に独立に制御することによって、画素全体としては、オ
ン選択された副画素の面積に応じた階調表示を行なうこ
とが可能である。
ある。図2を参照して、画素110は、複数の副画素に
分割される。図1および図2においては、1つの画素を
映像信号のビット数n=4個の副画素SPX0〜SPX
3に分割する例を示している。このように、各画素を複
数の副画素に分割することにより、各副画素について、
オン(最大輝度)およびオフ(最小輝度)をデジタル的
に独立に制御することによって、画素全体としては、オ
ン選択された副画素の面積に応じた階調表示を行なうこ
とが可能である。
【0061】たとえば、図2に示すように、副画素SP
X0〜SPX3の表示面積を、それぞれS、2S、4S
および8Sと設定することにより、n=4個の副画素の
オン/オフ選択によって、2n=16階調の階調表示を
実行することができる。
X0〜SPX3の表示面積を、それぞれS、2S、4S
および8Sと設定することにより、n=4個の副画素の
オン/オフ選択によって、2n=16階調の階調表示を
実行することができる。
【0062】一方、最大輝度と最小輝度とを含んで段階
的設定される複数の輝度レベルのうちの1つを映像信号
に応じて選択し、各副画素において選択された同一の輝
度レベルを表示することによっても、画素全体としての
階調表示を行なうことができる。
的設定される複数の輝度レベルのうちの1つを映像信号
に応じて選択し、各副画素において選択された同一の輝
度レベルを表示することによっても、画素全体としての
階調表示を行なうことができる。
【0063】各画素110は、同様のメッシュによって
n=4個副画素に分割される。これにより、液晶表示部
10においては、副画素が行列状に配置されることにな
る。液晶表示装置200においては、垂直走査線、水平
走査線および画素信号線は、この副画素の各行もしくは
各列に対応して設けられる。なお、以下においては、副
画素を総括的に表記する場合には、符号SPXを用いる
こととする。
n=4個副画素に分割される。これにより、液晶表示部
10においては、副画素が行列状に配置されることにな
る。液晶表示装置200においては、垂直走査線、水平
走査線および画素信号線は、この副画素の各行もしくは
各列に対応して設けられる。なお、以下においては、副
画素を総括的に表記する場合には、符号SPXを用いる
こととする。
【0064】再び図1を参照して、液晶表示部10にお
いては、副画素の列ごとに水平走査線HSLが設けら
れ、副画素の行ごとに第1および第2の垂直走査線VS
L1,VSL2が配置される。また、各副画素に対して
共通電極電位Vcmを供給するための共通配線CLおよ
び映像を表示するための電位信号である画素電位信号V
pxを供給するための画素信号線VPLが副画素の各行
ごとに配置される。
いては、副画素の列ごとに水平走査線HSLが設けら
れ、副画素の行ごとに第1および第2の垂直走査線VS
L1,VSL2が配置される。また、各副画素に対して
共通電極電位Vcmを供給するための共通配線CLおよ
び映像を表示するための電位信号である画素電位信号V
pxを供給するための画素信号線VPLが副画素の各行
ごとに配置される。
【0065】液晶表示装置100は、さらに、液晶表示
部10中の画素行を一定の走査周期で順に走査するため
の垂直走査回路30aおよび30bと、画素列を一定の
水平走査周期で順に走査するための水平走査回路40と
を備える。
部10中の画素行を一定の走査周期で順に走査するため
の垂直走査回路30aおよび30bと、画素列を一定の
水平走査周期で順に走査するための水平走査回路40と
を備える。
【0066】垂直走査回路30aおよび30bは、垂直
走査周期に基づいて、垂直走査線VSL1もしくはVS
L2を順に活性化することによって、画素行の走査を実
行する。垂直走査回路30aは、画素行のうち奇数行の
垂直走査を実行して、奇数行のうちのいずれか1つを周
期的に活性化する。一方、垂直走査回路30bは、画素
行のうち偶数行に対する垂直走査を実行して、偶数行の
うちのいずれか1つを周期的に活性化する。垂直走査回
路30aおよび30bによって、交互に奇数行のうちの
1行もしくは偶数行のうちの1行が順次選択的に活性化
されることにより、各画素行が周期的に垂直走査され
る。
走査周期に基づいて、垂直走査線VSL1もしくはVS
L2を順に活性化することによって、画素行の走査を実
行する。垂直走査回路30aは、画素行のうち奇数行の
垂直走査を実行して、奇数行のうちのいずれか1つを周
期的に活性化する。一方、垂直走査回路30bは、画素
行のうち偶数行に対する垂直走査を実行して、偶数行の
うちのいずれか1つを周期的に活性化する。垂直走査回
路30aおよび30bによって、交互に奇数行のうちの
1行もしくは偶数行のうちの1行が順次選択的に活性化
されることにより、各画素行が周期的に垂直走査され
る。
【0067】垂直走査回路30aおよび30bは、液晶
表示部10を挟んで対向するように配置される。このよ
うに、垂直走査回路30aおよび30bに分割配置する
ことにより、2行分の画素ピッチのレイアウト面積を使
用できるため、垂直方向の画素ピッチを容易に加工して
解像度の向上を図ることが可能になる。
表示部10を挟んで対向するように配置される。このよ
うに、垂直走査回路30aおよび30bに分割配置する
ことにより、2行分の画素ピッチのレイアウト面積を使
用できるため、垂直方向の画素ピッチを容易に加工して
解像度の向上を図ることが可能になる。
【0068】水平走査回路40は、nビット(n:自然
数)のデジタル信号である映像信号を受けて、映像信号
に応じた階調表示を実行するための階調表示信号SCG
を(水平走査の対象となる)水平走査線HSLに出力す
る。
数)のデジタル信号である映像信号を受けて、映像信号
に応じた階調表示を実行するための階調表示信号SCG
を(水平走査の対象となる)水平走査線HSLに出力す
る。
【0069】液晶表示装置100は、さらに、水平走査
および垂直走査に関するクロック信号および制御信号を
生成する主制御回路50と、映像信号のデコード処理に
それぞれ使用される、n個のデコードクロックを生成す
るデコードクロック生成回路60と、2n個のタイミン
グパルスを生成するタイミングパルス生成回路70と、
2n個の階調制御信号を生成する階調制御信号生成回路
80とを備える。デコードクロック、タイミングパルス
および階調制御信号の個数は、階調表示を制御するため
の映像信号のビット数nに応じて定められる。
および垂直走査に関するクロック信号および制御信号を
生成する主制御回路50と、映像信号のデコード処理に
それぞれ使用される、n個のデコードクロックを生成す
るデコードクロック生成回路60と、2n個のタイミン
グパルスを生成するタイミングパルス生成回路70と、
2n個の階調制御信号を生成する階調制御信号生成回路
80とを備える。デコードクロック、タイミングパルス
および階調制御信号の個数は、階調表示を制御するため
の映像信号のビット数nに応じて定められる。
【0070】水平走査回路40は、nビットの映像信
号、n個のデコードクロック、2n個のタイミングパル
スおよび2n個の階調制御信号を受けて、映像信号に応
じた階調表示を実行するための階調表示信号SCGを水
平走査線HSLに出力する。
号、n個のデコードクロック、2n個のタイミングパル
スおよび2n個の階調制御信号を受けて、映像信号に応
じた階調表示を実行するための階調表示信号SCGを水
平走査線HSLに出力する。
【0071】以下、本実施の形態においては、n=4の
場合について説明する。したがって、デコードクロック
はT0〜T3の4個の信号であり、タイミングパルスは
LP0〜LP15の16個の信号であり、階調制御信号
はSIG0〜SIG15の16個の信号である。
場合について説明する。したがって、デコードクロック
はT0〜T3の4個の信号であり、タイミングパルスは
LP0〜LP15の16個の信号であり、階調制御信号
はSIG0〜SIG15の16個の信号である。
【0072】図3は、副画素の構成を示す回路図であ
る。図3を参照して、副画素SPXは、液晶駆動回路1
11と、液晶表示素子14とを有する。液晶表示素子1
4は、対向して設けられる画素電極および共通電極を有
する。以下においては、液晶表示装置の画素電極と接続
されるノードを画素電極ノードNaと示し、共通電極と
接続されるノードを共通電極ノードNbと示すこととす
る。共通電極の電位は、共通電極電位Vcmに固定され
る。
る。図3を参照して、副画素SPXは、液晶駆動回路1
11と、液晶表示素子14とを有する。液晶表示素子1
4は、対向して設けられる画素電極および共通電極を有
する。以下においては、液晶表示装置の画素電極と接続
されるノードを画素電極ノードNaと示し、共通電極と
接続されるノードを共通電極ノードNbと示すこととす
る。共通電極の電位は、共通電極電位Vcmに固定され
る。
【0073】画素電極ノードNaと共通電極ノードNb
との間に生じる電極間電位差に応じて、液晶表示素子1
4中の液晶の配向性が変化し、これに応じて液晶表示素
子14の輝度(反射率)が変化する。これにより、各画
素の輝度をコントロールすることが可能となる。すなわ
ち、最大輝度に対応する電位差と最小輝度に対応する電
位差との間の中間の電位差を共通電極と画素電極との間
に印加することによって、中間的な輝度を表示すること
ができる。この電位差を段階的に設定することにより、
階調的な輝度を表示することが可能となる。なお、以下
においては、共通電極と画素電極との間の電位差を単に
「電極間電位差」とも称する。また、本明細書中におい
ては、電極間電位差が零である場合に、液晶表示素子が
最大輝度を表示するものとして説明する。
との間に生じる電極間電位差に応じて、液晶表示素子1
4中の液晶の配向性が変化し、これに応じて液晶表示素
子14の輝度(反射率)が変化する。これにより、各画
素の輝度をコントロールすることが可能となる。すなわ
ち、最大輝度に対応する電位差と最小輝度に対応する電
位差との間の中間の電位差を共通電極と画素電極との間
に印加することによって、中間的な輝度を表示すること
ができる。この電位差を段階的に設定することにより、
階調的な輝度を表示することが可能となる。なお、以下
においては、共通電極と画素電極との間の電位差を単に
「電極間電位差」とも称する。また、本明細書中におい
ては、電極間電位差が零である場合に、液晶表示素子が
最大輝度を表示するものとして説明する。
【0074】各副画素SPXに対応して、階調表示信号
SCGを伝達するための水平走査線HSLと、第1およ
び第2の垂直走査線VSL1,VSL2と、共通電極電
位Vcmを伝達する共通配線CLと、画素信号線VPL
とが配置される。
SCGを伝達するための水平走査線HSLと、第1およ
び第2の垂直走査線VSL1,VSL2と、共通電極電
位Vcmを伝達する共通配線CLと、画素信号線VPL
とが配置される。
【0075】液晶駆動回路111は、第1の垂直走査線
VSL1の活性化(Hレベル)に応答して水平走査線H
SLと制御ノードNxとを電気的に結合するためのトラ
ンジスタスイッチであるTFT(Thin Film Transisto
r)素子12を含む。以下、本実施の形態においては、
画素内に設けられるトランジスタスイッチの代表例とし
てTFT素子を用いるものとする。
VSL1の活性化(Hレベル)に応答して水平走査線H
SLと制御ノードNxとを電気的に結合するためのトラ
ンジスタスイッチであるTFT(Thin Film Transisto
r)素子12を含む。以下、本実施の形態においては、
画素内に設けられるトランジスタスイッチの代表例とし
てTFT素子を用いるものとする。
【0076】液晶駆動回路111は、さらに、共通配線
CLと制御ノードNxとの間に結合されて制御ノードN
xの電位レベルを保持するための制御容量素子116
と、第2の垂直走査線VSL2の活性化(Hレベル)に
応答して、共通配線CLおよび画素信号線VPLのうち
の制御ノードNxの電位レベルに応じた一方を、画素電
極ノードNaと電気的に結合するための画素電位供給回
路112と、保持容量13とを有する。
CLと制御ノードNxとの間に結合されて制御ノードN
xの電位レベルを保持するための制御容量素子116
と、第2の垂直走査線VSL2の活性化(Hレベル)に
応答して、共通配線CLおよび画素信号線VPLのうち
の制御ノードNxの電位レベルに応じた一方を、画素電
極ノードNaと電気的に結合するための画素電位供給回
路112と、保持容量13とを有する。
【0077】液晶駆動回路111は、さらに、第1の垂
直走査線VSL1の活性化(Hレベル)に応答して画素
電極ノードNaと画素信号線VPLとを電気的に結合す
るためのTFT素子123とを有する。
直走査線VSL1の活性化(Hレベル)に応答して画素
電極ノードNaと画素信号線VPLとを電気的に結合す
るためのTFT素子123とを有する。
【0078】画素電位供給回路112は、制御ノードN
xの電位レベルに応じて相補的にオン/オフするTFT
素子114および118と、垂直走査線VSL2の活性
化(Hレベル)に応答して、同一タイミングでオンする
TFT素子122および124とを有する。TFT素子
114および118を相補的にオン/オフさせるため
に、TFT素子114をn型TFT素子として、TFT
素子118をP型TFT素子とすることにより実現でき
る。
xの電位レベルに応じて相補的にオン/オフするTFT
素子114および118と、垂直走査線VSL2の活性
化(Hレベル)に応答して、同一タイミングでオンする
TFT素子122および124とを有する。TFT素子
114および118を相補的にオン/オフさせるため
に、TFT素子114をn型TFT素子として、TFT
素子118をP型TFT素子とすることにより実現でき
る。
【0079】垂直走査線VSL2の活性化(Hレベル)
期間中においては、TFT素子122および124がオ
ンするので、制御ノードNxの電位レベルに応じてTF
T素子114および118のいずれかがオンすることに
より、共通配線CLおよび画素信号線VPLのうちのい
ずれか一方と画素電極ノードNaとが電気的に結合され
る。
期間中においては、TFT素子122および124がオ
ンするので、制御ノードNxの電位レベルに応じてTF
T素子114および118のいずれかがオンすることに
より、共通配線CLおよび画素信号線VPLのうちのい
ずれか一方と画素電極ノードNaとが電気的に結合され
る。
【0080】したがって、第1の垂直走査線VSL1お
よび水平走査線HSLを活性化して映像信号に対応する
階調表示信号を画素に繰り返し書込む必要がなく、第2
の垂直走査線VSL2を垂直走査周期で周期的に活性化
するのみでよい。すなわち、制御容量素子116によっ
て保持された制御ノードNxに応じて画素電極ノードN
aを再充電して、各副画素における最大輝度/最小輝度
の表示を継続的に実行して、同一の表示内容を保持する
ことが可能となる。
よび水平走査線HSLを活性化して映像信号に対応する
階調表示信号を画素に繰り返し書込む必要がなく、第2
の垂直走査線VSL2を垂直走査周期で周期的に活性化
するのみでよい。すなわち、制御容量素子116によっ
て保持された制御ノードNxに応じて画素電極ノードN
aを再充電して、各副画素における最大輝度/最小輝度
の表示を継続的に実行して、同一の表示内容を保持する
ことが可能となる。
【0081】このような制御容量素子116を有しない
画素の構成においては、同一の表示内容を保持する場合
においても、垂直走査周期ごとに同一データを繰返し書
込む必要が生じる。このように、液晶駆動回路内に制御
容量素子116を設けて、副画素の最大輝度/最小輝度
選択(以下、副画素のオン/オフ選択とも称する)を示
す信号を各副画素内で保持する構成とすることにより、
表示画面を変化させる必要がない場合におけるデータ書
換周期を大幅に延長することができる。
画素の構成においては、同一の表示内容を保持する場合
においても、垂直走査周期ごとに同一データを繰返し書
込む必要が生じる。このように、液晶駆動回路内に制御
容量素子116を設けて、副画素の最大輝度/最小輝度
選択(以下、副画素のオン/オフ選択とも称する)を示
す信号を各副画素内で保持する構成とすることにより、
表示画面を変化させる必要がない場合におけるデータ書
換周期を大幅に延長することができる。
【0082】これにより、たとえば携帯電話機の待ち受
け時に相当するような、同一の表示画像が長時間表示さ
れる場合において、データ書換回数を極力少なくするこ
とが可能となり、消費電力の低減を図ることが可能であ
る。すなわちこのような構成は、低消費電力化が特に要
求される携帯電話、携帯情報端末機器等に適した構成で
あると言える。
け時に相当するような、同一の表示画像が長時間表示さ
れる場合において、データ書換回数を極力少なくするこ
とが可能となり、消費電力の低減を図ることが可能であ
る。すなわちこのような構成は、低消費電力化が特に要
求される携帯電話、携帯情報端末機器等に適した構成で
あると言える。
【0083】以下においては、このように同一の表示内
容を保持する場合に適した、副画素のオン/オフ選択に
よって階調表示を実行する動作モードを「待機モード」
とも称する。
容を保持する場合に適した、副画素のオン/オフ選択に
よって階調表示を実行する動作モードを「待機モード」
とも称する。
【0084】一方、高速の動画を表示する等、各画素に
おける表示内容を常時変更する必要がある場合、すなわ
ち各副画素において画素電極電位を常に書換える必要が
ある場合が存在する。以下においては、このような場合
に対応した、各副画素において中間的な輝度を表示する
動作モードを「通常モード」とも称する。
おける表示内容を常時変更する必要がある場合、すなわ
ち各副画素において画素電極電位を常に書換える必要が
ある場合が存在する。以下においては、このような場合
に対応した、各副画素において中間的な輝度を表示する
動作モードを「通常モード」とも称する。
【0085】通常モードにおいては、第1の垂直走査線
VSL1がHレベルに活性化されている期間中、TFT
素子12および123がオンし、さらにTFT素子12
が水平走査線HSLの電位レベルに応じてオンすること
から、第1の垂直走査線VSL1の活性化期間中の水平
走査線HSLの活性化期間(Hレベル)において、画素
信号線VPLと画素電極ノードNaとをTFT素子11
4および123を介して結合することができる。
VSL1がHレベルに活性化されている期間中、TFT
素子12および123がオンし、さらにTFT素子12
が水平走査線HSLの電位レベルに応じてオンすること
から、第1の垂直走査線VSL1の活性化期間中の水平
走査線HSLの活性化期間(Hレベル)において、画素
信号線VPLと画素電極ノードNaとをTFT素子11
4および123を介して結合することができる。
【0086】これにより、画素信号線VPLに伝達され
る画素電位信号Vpxの電位レベルを時間的に変化させ
て、水平走査線HSLの活性化期間を映像信号のデコー
ド結果に応じて制御することにより、映像信号のデコー
ド結果に応じた電位レベルを画素電極ノードNaに伝達
して、中間階調表示を実行することができる。
る画素電位信号Vpxの電位レベルを時間的に変化させ
て、水平走査線HSLの活性化期間を映像信号のデコー
ド結果に応じて制御することにより、映像信号のデコー
ド結果に応じた電位レベルを画素電極ノードNaに伝達
して、中間階調表示を実行することができる。
【0087】次に、通常モードおよび待機モード時のそ
れぞれにおける画素電極電位の書込動作について説明す
る。
れぞれにおける画素電極電位の書込動作について説明す
る。
【0088】図4は、通常モード時における画素電極電
位の書込を説明するタイミングチャートである。
位の書込を説明するタイミングチャートである。
【0089】図4を参照して、同一画素を構成する副画
素SPX0〜SPX3にそれぞれ対応する第1の垂直走
査線VSL1−0〜VSL1−3は、垂直走査周期Tv
ごとに一定の共通期間Hレベルに活性化され、画素電極
電位の書込が実行される。一方、副画素SPX0〜SP
X3にそれぞれ対応する第2の垂直走査線VSL2−0
〜VSL2−3の各々は、非活性状態(Lレベル)に維
持される。
素SPX0〜SPX3にそれぞれ対応する第1の垂直走
査線VSL1−0〜VSL1−3は、垂直走査周期Tv
ごとに一定の共通期間Hレベルに活性化され、画素電極
電位の書込が実行される。一方、副画素SPX0〜SP
X3にそれぞれ対応する第2の垂直走査線VSL2−0
〜VSL2−3の各々は、非活性状態(Lレベル)に維
持される。
【0090】したがって、図3に示される画素電位供給
回路112による、第2の垂直走査線の活性化に応答し
た、画素電極ノードNaの周期的な再充電は実行されな
い。通常モード時における、画素電極電位の書込は、第
1の垂直走査線VSL1の活性化に応答してオンするT
FT素子12および123と、水平走査線HSLに伝達
される階調表示信号SCGの活性化期間においてオンす
るTFT素子114とによって行なわれる。すなわち、
図3における、画素信号線VPL〜TFT素子114〜
内部ノードNy〜TFT素子123〜画素電極ノードN
aの経路によって、画素信号線VPLと画素電極ノード
Naとが接続されて、画素電位信号Vpxが画素電極ノ
ードNaに書込まれる。
回路112による、第2の垂直走査線の活性化に応答し
た、画素電極ノードNaの周期的な再充電は実行されな
い。通常モード時における、画素電極電位の書込は、第
1の垂直走査線VSL1の活性化に応答してオンするT
FT素子12および123と、水平走査線HSLに伝達
される階調表示信号SCGの活性化期間においてオンす
るTFT素子114とによって行なわれる。すなわち、
図3における、画素信号線VPL〜TFT素子114〜
内部ノードNy〜TFT素子123〜画素電極ノードN
aの経路によって、画素信号線VPLと画素電極ノード
Naとが接続されて、画素電位信号Vpxが画素電極ノ
ードNaに書込まれる。
【0091】通常モード時においては、画素信号線VP
Lに伝達される画素電位信号Vpxは、時間的に電位レ
ベルが変化するように、たとえば階段波状に設定され
る。
Lに伝達される画素電位信号Vpxは、時間的に電位レ
ベルが変化するように、たとえば階段波状に設定され
る。
【0092】同一画素を構成する副画素SPX0〜SP
X3に対しては、共通の水平走査線HSLによって共通
の階調表示信号SCGが伝達される。したがって、副画
素SPX0〜SPX3の各々は、階調表示信号SCGの
パルス幅(活性化期間:時刻t2〜txの期間)に応答
した共通の電位レベルを画素電極電位として書込まれ
る。この結果、同一画素を構成する各副画素は、最大輝
度と最小輝度とを含んで段階的に設定される複数の輝度
レベルのうちの、映像信号に応じて選択された共通の輝
度レベルを表示する。
X3に対しては、共通の水平走査線HSLによって共通
の階調表示信号SCGが伝達される。したがって、副画
素SPX0〜SPX3の各々は、階調表示信号SCGの
パルス幅(活性化期間:時刻t2〜txの期間)に応答
した共通の電位レベルを画素電極電位として書込まれ
る。この結果、同一画素を構成する各副画素は、最大輝
度と最小輝度とを含んで段階的に設定される複数の輝度
レベルのうちの、映像信号に応じて選択された共通の輝
度レベルを表示する。
【0093】同様のデータ書込は、垂直走査周期Tvご
とに周期的に実行されるので、各画素における表示内容
を垂直走査周期Tvごとに書換えて、高速の動画等に対
応した表示を行なうことができる。
とに周期的に実行されるので、各画素における表示内容
を垂直走査周期Tvごとに書換えて、高速の動画等に対
応した表示を行なうことができる。
【0094】なお、通常モード時においては、画素電位
信号Vpxは、時間変化に対応して電位レベルが推移す
る信号であればよいため、図4に示した階段状の他に例
えば三角波を用いることもできる。しかし、三角波のよ
うに連続的に電位レベルが変化する信号を用いると、水
平走査線HSLが非活性化されるタイミングが素子特性
等に起因してばらつくことによって画素電極電位が直接
影響を受けるので、同一の映像信号に対する階調表示の
ばらつきを生じさせてしまうおそれが生じる。
信号Vpxは、時間変化に対応して電位レベルが推移す
る信号であればよいため、図4に示した階段状の他に例
えば三角波を用いることもできる。しかし、三角波のよ
うに連続的に電位レベルが変化する信号を用いると、水
平走査線HSLが非活性化されるタイミングが素子特性
等に起因してばらつくことによって画素電極電位が直接
影響を受けるので、同一の映像信号に対する階調表示の
ばらつきを生じさせてしまうおそれが生じる。
【0095】図5は、待機モード時における画素電極電
位の書込を説明するタイミングチャートである。
位の書込を説明するタイミングチャートである。
【0096】図5を参照して、待機モードは、第1の垂
直走査線VSL1の活性化に応答したデータ書込が行な
われるリフレッシュ期間と、第2の垂直走査線VSL2
の活性化に応答した画素電極ノードNaの周期的な再充
電が行なわれるホールド期間とを有する。
直走査線VSL1の活性化に応答したデータ書込が行な
われるリフレッシュ期間と、第2の垂直走査線VSL2
の活性化に応答した画素電極ノードNaの周期的な再充
電が行なわれるホールド期間とを有する。
【0097】リフレッシュ期間においては、互いに独立
した4つの期間のそれぞれにおいて、副画素SPX0〜
SPX3にそれぞれ対応する第1の垂直走査線VSL1
−0〜VSL1−3が順に活性化される。これに応じ
て、各副画素において対応するTFT素子が順にオンし
て、水平走査線HSLに伝達された階調表示信号SCG
が制御ノードNxに取込まれ保持される。このように、
リフレッシュ期間において、副画素の制御容量素子11
6に対して、副画素のオン/オフ選択を指示する電位信
号を書込むことができる。
した4つの期間のそれぞれにおいて、副画素SPX0〜
SPX3にそれぞれ対応する第1の垂直走査線VSL1
−0〜VSL1−3が順に活性化される。これに応じ
て、各副画素において対応するTFT素子が順にオンし
て、水平走査線HSLに伝達された階調表示信号SCG
が制御ノードNxに取込まれ保持される。このように、
リフレッシュ期間において、副画素の制御容量素子11
6に対して、副画素のオン/オフ選択を指示する電位信
号を書込むことができる。
【0098】さらに時刻tyにおいて、第2の垂直走査
線VSL2−0〜VSL2−3の各々が活性化(Hレベ
ル)される。
線VSL2−0〜VSL2−3の各々が活性化(Hレベ
ル)される。
【0099】ホールド期間においては、第1の垂直走査
線VSL1−0〜VSL1−3は、非活性状態(Lレベ
ル)に維持され、第2の垂直走査線VSL2−0〜VS
L2−3は、たとえば垂直走査周期Tvごとに周期的に
活性化(Hレベル)される。
線VSL1−0〜VSL1−3は、非活性状態(Lレベ
ル)に維持され、第2の垂直走査線VSL2−0〜VS
L2−3は、たとえば垂直走査周期Tvごとに周期的に
活性化(Hレベル)される。
【0100】第2の垂直走査線の活性化に応答して、画
素電極ノードNaは、制御容量素子116によって制御
ノードNxに保持された電位レベルに応じて、共通配線
CLもしくは画素信号線VPLと電気的に結合される。
素電極ノードNaは、制御容量素子116によって制御
ノードNxに保持された電位レベルに応じて、共通配線
CLもしくは画素信号線VPLと電気的に結合される。
【0101】待機モード時においては、画素信号線VP
Lに伝達される画素電位信号Vpxは、最大輝度に対応
する電位レベルを有する。なお、図示するように、一定
の周期で画素電位信号Vpxの極性を反転することによ
り、液晶画素における焼付の発生を防止することができ
る。
Lに伝達される画素電位信号Vpxは、最大輝度に対応
する電位レベルを有する。なお、図示するように、一定
の周期で画素電位信号Vpxの極性を反転することによ
り、液晶画素における焼付の発生を防止することができ
る。
【0102】したがって、各副画素の画素電極電位は、
第2の垂直走査線VSL2の活性化ごとに、制御ノード
Nxの電位レベルに応じて、最大輝度および最小輝度に
それぞれ対応する電位の一方に充電される。
第2の垂直走査線VSL2の活性化ごとに、制御ノード
Nxの電位レベルに応じて、最大輝度および最小輝度に
それぞれ対応する電位の一方に充電される。
【0103】これにより、映像信号のデコード結果に応
じてリフレッシュ期間に書込まれた各副画素のオン/オ
フ選択に応じて、画素電極ノードNaを周期的に再充電
できる。第2の垂直走査線VSL2−0〜VSL2−3
の非活性時(Lレベル)において、各副画素における画
素電極電位は保持容量13によって保持される。
じてリフレッシュ期間に書込まれた各副画素のオン/オ
フ選択に応じて、画素電極ノードNaを周期的に再充電
できる。第2の垂直走査線VSL2−0〜VSL2−3
の非活性時(Lレベル)において、各副画素における画
素電極電位は保持容量13によって保持される。
【0104】この結果、同一の表示内容を続けて表示す
る待機モードにおいては、第1の垂直走査線および水平
走査線を活性化して、水平信号に対応する階調表示信号
を画素に書込む周期Trf(リフレッシュ周期とも称す
る)をかなり長くとることができる。すなわち、ホール
ド期間において水平走査回路40を動作させる必要がな
い。
る待機モードにおいては、第1の垂直走査線および水平
走査線を活性化して、水平信号に対応する階調表示信号
を画素に書込む周期Trf(リフレッシュ周期とも称す
る)をかなり長くとることができる。すなわち、ホール
ド期間において水平走査回路40を動作させる必要がな
い。
【0105】したがって、待機モードにおける低消費電
力化を図ることができる。また、垂直走査周期Tvによ
って、画素電極ノードNaは再充電されるため、画素電
極電位の低下は小さく、フリッカやコンラストの低下と
いった表示品位の低下を防止できる。
力化を図ることができる。また、垂直走査周期Tvによ
って、画素電極ノードNaは再充電されるため、画素電
極電位の低下は小さく、フリッカやコンラストの低下と
いった表示品位の低下を防止できる。
【0106】[映像信号の取込処理およびデコード処
理]以下において、通常モードおよび待機モードにおけ
るnビットの映像信号に基づいた階調表示を制御するた
めの階調表示信号SCGの生成について詳しく説明す
る。
理]以下において、通常モードおよび待機モードにおけ
るnビットの映像信号に基づいた階調表示を制御するた
めの階調表示信号SCGの生成について詳しく説明す
る。
【0107】図6は、水平走査回路40の構成を示す概
略ブロック図である。図6を参照して、水平走査回路4
0は、水平走査周期に用いるタイミング信号を生成する
ためのシフトレジスタ回路41と、2段階に設けられた
第1ラッチ部42および第2ラッチ部43と、映像信号
のデコード処理を実行するためのデコード部44と、レ
ベルシフタ回路47とを有する。
略ブロック図である。図6を参照して、水平走査回路4
0は、水平走査周期に用いるタイミング信号を生成する
ためのシフトレジスタ回路41と、2段階に設けられた
第1ラッチ部42および第2ラッチ部43と、映像信号
のデコード処理を実行するためのデコード部44と、レ
ベルシフタ回路47とを有する。
【0108】第1ラッチ部42は、シフトレジスタ回路
41から出力されたタイミング信号信号LT1に応答し
て、映像データ線RDL,GDL,BDLを伝送される
デジタル映像信号を取込んでラッチする。第2ラッチ部
43は、第1ラッチ部でラッチされた映像信号の転送を
受けて、その内容をラッチする。
41から出力されたタイミング信号信号LT1に応答し
て、映像データ線RDL,GDL,BDLを伝送される
デジタル映像信号を取込んでラッチする。第2ラッチ部
43は、第1ラッチ部でラッチされた映像信号の転送を
受けて、その内容をラッチする。
【0109】デコード部44は、第2ラッチ部43にラ
ッチされた映像信号と、デコードクロック生成回路60
からのデコードパルスT0〜T3と、タイミングパルス
生成回路70からのタイミングパルスLP0〜LP15
と、階調制御信号生成回路80からの階調制御信号SI
G0〜SIG15とを受けて、映像信号のデコード結果
に応じた階調表示信号SCGを生成する。
ッチされた映像信号と、デコードクロック生成回路60
からのデコードパルスT0〜T3と、タイミングパルス
生成回路70からのタイミングパルスLP0〜LP15
と、階調制御信号生成回路80からの階調制御信号SI
G0〜SIG15とを受けて、映像信号のデコード結果
に応じた階調表示信号SCGを生成する。
【0110】レベルシフタ回路47は、階調表示信号S
CGの電位レベルを、映像信号のデコード処理に適した
電位レベルから、液晶素子の駆動に適した電位レベルに
変換する。レベルシフタ回路47によって電位レベルを
変換された階調表示信号SCGは、水平走査線HSLに
伝達される。
CGの電位レベルを、映像信号のデコード処理に適した
電位レベルから、液晶素子の駆動に適した電位レベルに
変換する。レベルシフタ回路47によって電位レベルを
変換された階調表示信号SCGは、水平走査線HSLに
伝達される。
【0111】図7は、水平走査回路40の構成をさらに
詳細に示すブロック図である。図7は、R、GおよびB
の3画素からなる1つの表示体に対応する水平走査回路
の構成を示している。
詳細に示すブロック図である。図7は、R、GおよびB
の3画素からなる1つの表示体に対応する水平走査回路
の構成を示している。
【0112】図7を参照して、水平走査周期に対応する
周波数を有するクロック信号CLKhは、シフトレジス
タ回路41内で生成される。シフトレジスタ回路41
は、さらに、表示単位の各列(画素列と区別するために
「段」とも称する)ごとに配置された走査回路を有す
る。図7においては、m段目の表示単位に対応した走査
回路SCmが代表的に示される。
周波数を有するクロック信号CLKhは、シフトレジス
タ回路41内で生成される。シフトレジスタ回路41
は、さらに、表示単位の各列(画素列と区別するために
「段」とも称する)ごとに配置された走査回路を有す
る。図7においては、m段目の表示単位に対応した走査
回路SCmが代表的に示される。
【0113】映像信号は、R、GおよびBの画素にそれ
ぞれ対応する独立の4ビットの信号として、映像データ
線RDL、GDLおよびBDLによってそれぞれ伝達さ
れる。映像データ線RDL、GDLおよびBDLの各々
は、4ビットの映像信号を伝達するための4本の映像デ
ータ線を総括的に表記したものである。
ぞれ対応する独立の4ビットの信号として、映像データ
線RDL、GDLおよびBDLによってそれぞれ伝達さ
れる。映像データ線RDL、GDLおよびBDLの各々
は、4ビットの映像信号を伝達するための4本の映像デ
ータ線を総括的に表記したものである。
【0114】垂直走査の対象となる画素行に属する各画
素に対応する映像信号群は、映像データ線RDL、GD
LおよびBDLの各々によって、直列に伝送される。
素に対応する映像信号群は、映像データ線RDL、GD
LおよびBDLの各々によって、直列に伝送される。
【0115】走査回路は、クロック信号CLKhに応答
して、一定周期で順に選択される。第m段目に対応する
走査回路SCmは、第m段目に対応する映像信号のラッ
チタイミングを指示するラッチタイミング信号LT1m
を生成する。
して、一定周期で順に選択される。第m段目に対応する
走査回路SCmは、第m段目に対応する映像信号のラッ
チタイミングを指示するラッチタイミング信号LT1m
を生成する。
【0116】第1ラッチ部42は、画素(R)列に対応
して設けられ、映像信号DR0〜DR3をラッチするた
めの第1ラッチ回路42Rと、画素(G)列に対応して
設けられ、映像信号DG0〜DG3をラッチするための
第1ラッチ回路42Gと、画素(B)列に対応して設け
られ、映像信号DB0〜DB3をラッチするための第1
ラッチ回路42Bとを有する。第1ラッチ部42を構成
する第1ラッチ回路42R,42G,42Bは、ラッチ
タイミング信号LT1mに応答して動作する。
して設けられ、映像信号DR0〜DR3をラッチするた
めの第1ラッチ回路42Rと、画素(G)列に対応して
設けられ、映像信号DG0〜DG3をラッチするための
第1ラッチ回路42Gと、画素(B)列に対応して設け
られ、映像信号DB0〜DB3をラッチするための第1
ラッチ回路42Bとを有する。第1ラッチ部42を構成
する第1ラッチ回路42R,42G,42Bは、ラッチ
タイミング信号LT1mに応答して動作する。
【0117】このような構成とすることにより、映像デ
ータ線RDL,GDL,BDLを共有して、それぞれの
表示段において対応する映像信号を取込むことができ
る。
ータ線RDL,GDL,BDLを共有して、それぞれの
表示段において対応する映像信号を取込むことができ
る。
【0118】第2ラッチ部43は、画素(R)列に対応
して設けられる第2ラッチ回路43Rと、画素(G)列
に対応して設けられる第2ラッチ回路43Gと、画素
(B)列に対応して設けられる第2ラッチ回路43Bと
を有する。第2ラッチ部43を構成する第2ラッチ回路
43R,43G,43Bは、ラッチタイミング信号LT
2に応答して動作する。
して設けられる第2ラッチ回路43Rと、画素(G)列
に対応して設けられる第2ラッチ回路43Gと、画素
(B)列に対応して設けられる第2ラッチ回路43Bと
を有する。第2ラッチ部43を構成する第2ラッチ回路
43R,43G,43Bは、ラッチタイミング信号LT
2に応答して動作する。
【0119】ラッチタイミング信号LT2は、垂直走査
の対象となる画素行を選択している期間(以下「垂直走
査選択期間」とも称する)において、第1のラッチ部4
2における映像信号の取込処理が終了した後に活性化さ
れる。
の対象となる画素行を選択している期間(以下「垂直走
査選択期間」とも称する)において、第1のラッチ部4
2における映像信号の取込処理が終了した後に活性化さ
れる。
【0120】図8は、第1ラッチ回路および第2ラッチ
回路における映像信号の取込タイミングおよび転送タイ
ミングを説明するタイミングチャートである。
回路における映像信号の取込タイミングおよび転送タイ
ミングを説明するタイミングチャートである。
【0121】図8を参照して、映像データ線RDL,G
DL,BDLは、各垂直走査選択期間において、垂直走
査の対象となる画素行に対応する映像信号群を伝達す
る。図8の例においては、第k行目の画素行に対応する
映像信号群が伝送される垂直走査選択期間がまず示され
る。
DL,BDLは、各垂直走査選択期間において、垂直走
査の対象となる画素行に対応する映像信号群を伝達す
る。図8の例においては、第k行目の画素行に対応する
映像信号群が伝送される垂直走査選択期間がまず示され
る。
【0122】ラッチタイミング信号LT1mは、第m段
に対応する映像信号が伝送される期間に対応して、Hレ
ベルに活性化される。ラッチタイミング信号LT1mの
活性化に応答して、第m段に対応する第1ラッチ回路4
2R,42G,42Bは、映像信号DR0〜DR3,D
G0〜DG3,DB0〜DB3を映像データ線RDL,
GDL,BDLから取込んでラッチする。
に対応する映像信号が伝送される期間に対応して、Hレ
ベルに活性化される。ラッチタイミング信号LT1mの
活性化に応答して、第m段に対応する第1ラッチ回路4
2R,42G,42Bは、映像信号DR0〜DR3,D
G0〜DG3,DB0〜DB3を映像データ線RDL,
GDL,BDLから取込んでラッチする。
【0123】それぞれの表示段に対応するラッチタイミ
ング信号LT1の各々は、対応する各表示段の映像信号
が伝送されるタイミングに合わせて、一定周期で順に活
性化される。
ング信号LT1の各々は、対応する各表示段の映像信号
が伝送されるタイミングに合わせて、一定周期で順に活
性化される。
【0124】ラッチタイミング信号LT2は、各垂直走
査選択期間において、最終段に対応する第1のラッチ回
路における映像信号の取込処理が終了した後に活性化さ
れる。これに応答して、第1ラッチ部42にラッチされ
た画素行1行分に対応する映像信号は、第2ラッチ部4
3に転送される。
査選択期間において、最終段に対応する第1のラッチ回
路における映像信号の取込処理が終了した後に活性化さ
れる。これに応答して、第1ラッチ部42にラッチされ
た画素行1行分に対応する映像信号は、第2ラッチ部4
3に転送される。
【0125】次の垂直走査選択期間においては、第(k
+1)行に対応する映像信号群が映像データ線RDL,
GDL,BDLに伝達される。これに応答して、同様の
タイミングで、ラッチタイミング信号LT1m(LT
1)およびLT2が活性化される。第2ラッチ部43に
転送された第k行に対応する映像信号のデコード処理
は、第(k+1)行に対応する映像信号の取込処理と並
列に、すなわち同一の垂直走査選択期間において実行さ
れる。同様に、第k行目に対応する映像信号のデータ取
込が行なわれる垂直走査選択期間においては、第(k−
1)行に対応する映像信号のデコード処理が実行さる。
+1)行に対応する映像信号群が映像データ線RDL,
GDL,BDLに伝達される。これに応答して、同様の
タイミングで、ラッチタイミング信号LT1m(LT
1)およびLT2が活性化される。第2ラッチ部43に
転送された第k行に対応する映像信号のデコード処理
は、第(k+1)行に対応する映像信号の取込処理と並
列に、すなわち同一の垂直走査選択期間において実行さ
れる。同様に、第k行目に対応する映像信号のデータ取
込が行なわれる垂直走査選択期間においては、第(k−
1)行に対応する映像信号のデコード処理が実行さる。
【0126】このように、第1ラッチ部42および第2
ラッチ部43を2段階に設けて、映像信号の取込および
転送を実行することにより、垂直走査の対象となる画素
行に対応する映像信号の取込処理とデコード処理とを異
なる垂直走査選択期間にまたがって実行することが可能
となる。
ラッチ部43を2段階に設けて、映像信号の取込および
転送を実行することにより、垂直走査の対象となる画素
行に対応する映像信号の取込処理とデコード処理とを異
なる垂直走査選択期間にまたがって実行することが可能
となる。
【0127】反対に、ラッチ回路が1段階である場合を
考えると、同一の垂直走査選択期間内において、同一の
画素行に対応する映像信号の取込処理とデコード処理と
の両方を終了させる必要があるため、それぞれの処理を
実行するための回路を高速に動作させる必要が生じる。
したがって、このようにラッチ回路を2段階に設けるこ
とによって、これらのラッチ回路自身および、後段のデ
コード回路等の処理を低速化することができ、消費電力
の低減が可能となる。
考えると、同一の垂直走査選択期間内において、同一の
画素行に対応する映像信号の取込処理とデコード処理と
の両方を終了させる必要があるため、それぞれの処理を
実行するための回路を高速に動作させる必要が生じる。
したがって、このようにラッチ回路を2段階に設けるこ
とによって、これらのラッチ回路自身および、後段のデ
コード回路等の処理を低速化することができ、消費電力
の低減が可能となる。
【0128】図9は、第1および第2のラッチ回路の構
成を説明する回路図である。図9においては、画素
(R)列に対応する第1ラッチ回路42Rおよび第2ラ
ッチ回路43Rのうち、映像信号DR0に対応する構成
が示される。
成を説明する回路図である。図9においては、画素
(R)列に対応する第1ラッチ回路42Rおよび第2ラ
ッチ回路43Rのうち、映像信号DR0に対応する構成
が示される。
【0129】図9を参照して、第1ラッチ回路42R
は、映像信号ビットDR0を伝達する配線とノードNl
1との間に結合されるトランスファーゲートTGL1
と、ノードNl1および接地電位(VSS)ノードとの
間に結合されるラッチキャパシタCL1と、ノードNl
1の信号レベルを反転してデータ転送線RTL0に出力
するインバータLIV1とを有する。トランスファーゲ
ートTGL1はラッチタイミング信号LT1mの活性化
に応答してオンする。
は、映像信号ビットDR0を伝達する配線とノードNl
1との間に結合されるトランスファーゲートTGL1
と、ノードNl1および接地電位(VSS)ノードとの
間に結合されるラッチキャパシタCL1と、ノードNl
1の信号レベルを反転してデータ転送線RTL0に出力
するインバータLIV1とを有する。トランスファーゲ
ートTGL1はラッチタイミング信号LT1mの活性化
に応答してオンする。
【0130】第2ラッチ回路43Rは、同様に、データ
転送線RTL0とノードNl2との間に結合されるトラ
ンスファーゲートTGL2と、ノードNl2と電源電圧
(Vcc)ノードとの間に結合されるラッチキャパシタ
CL2と、ノードNl2の信号レベルを反転して対応す
るデコード回路45Rに出力するインバータLIV2と
を有する。トランスファーゲートTGL2は、ラッチタ
イミング信号LT2の活性化に応答してオンする。
転送線RTL0とノードNl2との間に結合されるトラ
ンスファーゲートTGL2と、ノードNl2と電源電圧
(Vcc)ノードとの間に結合されるラッチキャパシタ
CL2と、ノードNl2の信号レベルを反転して対応す
るデコード回路45Rに出力するインバータLIV2と
を有する。トランスファーゲートTGL2は、ラッチタ
イミング信号LT2の活性化に応答してオンする。
【0131】インバータLIV1およびLIV2によっ
て、映像信号のバッファリングが実行される。なお、ラ
ッチキャパシタCL1およびCL2の代わりに、循環結
合されたインバータによってラッチ動作を行なう場合に
は、これらのインバータLIV1およびLIV2は省略
することができる。
て、映像信号のバッファリングが実行される。なお、ラ
ッチキャパシタCL1およびCL2の代わりに、循環結
合されたインバータによってラッチ動作を行なう場合に
は、これらのインバータLIV1およびLIV2は省略
することができる。
【0132】図9に示す第1および第2のラッチ回路4
2R、43Rの構成によって、ラッチタイミング信号L
T1mの活性化に応答して映像信号DR0〜DR3をノ
ードNl1に取込んでラッチし、さらに、ラッチタイミ
ング信号LT2の活性化に応答して、これらの取込んだ
映像信号を対応するデコード回路45Rに伝達すること
ができる。
2R、43Rの構成によって、ラッチタイミング信号L
T1mの活性化に応答して映像信号DR0〜DR3をノ
ードNl1に取込んでラッチし、さらに、ラッチタイミ
ング信号LT2の活性化に応答して、これらの取込んだ
映像信号を対応するデコード回路45Rに伝達すること
ができる。
【0133】その他の映像信号の各々に対応して設けら
れる第1および第2のラッチ回路の構成も図9と同様で
あるので、詳細な説明は繰り返さない。
れる第1および第2のラッチ回路の構成も図9と同様で
あるので、詳細な説明は繰り返さない。
【0134】再び図7を参照して、第1ラッチ部42お
よび第2ラッチ部43によって映像データ線RDL,G
DL,BDLから取込まれ、ラッチされた映像信号DR
0〜DR3,GD0〜DG3,DB0〜DB3は、デコ
ード部44に転送される。デコード部44は、画素
(R)列に対応して設けられるデコード回路45Rおよ
び階調制御回路46Rと、画素(G)列に対応して設け
られるデコード回路45Gおよび階調制御回路46G
と、画素(B)列に対応して設けられるデコード回路4
5Bおよび階調制御回路46Bとを有する。
よび第2ラッチ部43によって映像データ線RDL,G
DL,BDLから取込まれ、ラッチされた映像信号DR
0〜DR3,GD0〜DG3,DB0〜DB3は、デコ
ード部44に転送される。デコード部44は、画素
(R)列に対応して設けられるデコード回路45Rおよ
び階調制御回路46Rと、画素(G)列に対応して設け
られるデコード回路45Gおよび階調制御回路46G
と、画素(B)列に対応して設けられるデコード回路4
5Bおよび階調制御回路46Bとを有する。
【0135】デコード回路45R、45Gおよび45B
は同様の構成を有し、階調制御回路46R、46Gおよ
び46Bも同様の構成を有するので、以下においては、
画素(R)列に対応するデコード回路45Rおよび階調
制御回路46Rの構成について説明する。
は同様の構成を有し、階調制御回路46R、46Gおよ
び46Bも同様の構成を有するので、以下においては、
画素(R)列に対応するデコード回路45Rおよび階調
制御回路46Rの構成について説明する。
【0136】図10は、デコード回路の構成を示す回路
図である。デコード回路45Rは、デコードクロック生
成回路60が生成する4個のデコードクロックT0〜T
3と、第2ラッチ回路43Rから伝達された映像信号D
R0〜DR3の信号レベルの組合せとに応じて、デコー
ドパルスDPを生成する。
図である。デコード回路45Rは、デコードクロック生
成回路60が生成する4個のデコードクロックT0〜T
3と、第2ラッチ回路43Rから伝達された映像信号D
R0〜DR3の信号レベルの組合せとに応じて、デコー
ドパルスDPを生成する。
【0137】デコード回路45Rは、映像信号ビットD
R0とデコードクロックT0との排他的論理和演算結果
を出力する論理ゲートLG10と、映像信号ビットDR
1とデコードクロックT1との排他的論理和演算結果を
出力する論理ゲートLG11と、映像信号ビットDR2
とデコードクロックT2との排他的論理和演算結果を出
力する論理ゲートLG12と、映像信号ビットDR3と
デコードクロックT3との排他的論理和演算結果を出力
する論理ゲートLG13と、論理ゲートLG10〜LG
13の各出力の間の論理積演算結果を出力する論理ゲー
トLG14と、デコードイネーブル信号Tenbと論理
ゲートLG14の出力との間の論理積演算結果をデコー
ドパルスDPとして出力する論理ゲートLG16とを有
する。
R0とデコードクロックT0との排他的論理和演算結果
を出力する論理ゲートLG10と、映像信号ビットDR
1とデコードクロックT1との排他的論理和演算結果を
出力する論理ゲートLG11と、映像信号ビットDR2
とデコードクロックT2との排他的論理和演算結果を出
力する論理ゲートLG12と、映像信号ビットDR3と
デコードクロックT3との排他的論理和演算結果を出力
する論理ゲートLG13と、論理ゲートLG10〜LG
13の各出力の間の論理積演算結果を出力する論理ゲー
トLG14と、デコードイネーブル信号Tenbと論理
ゲートLG14の出力との間の論理積演算結果をデコー
ドパルスDPとして出力する論理ゲートLG16とを有
する。
【0138】図11は、デコード回路の動作を説明する
タイミングチャートである。図11を参照して、デコー
ドクロックT0は、水平走査期間のうちの一部である転
送期間Ttrを2n=16個に分割するためのクロック
信号である。すなわち、デコードクロックT0の周期
は、転送期間Ttrの1/8(=1/2(n-1))であ
る。
タイミングチャートである。図11を参照して、デコー
ドクロックT0は、水平走査期間のうちの一部である転
送期間Ttrを2n=16個に分割するためのクロック
信号である。すなわち、デコードクロックT0の周期
は、転送期間Ttrの1/8(=1/2(n-1))であ
る。
【0139】デコードクロックT1は、デコードクロッ
クT0の1/2の周波数を有し、転送期間Ttrを8等
分するためのクロック信号である。デコードクロックT
2は、デコードクロックT1の1/2の周波数を有し、
転送期間Ttrを4等分するためのクロック信号であ
る。デコードクロックT3は、デコードクロックT2の
1/2の周波数を有し、転送期間Ttrを2等分するた
めのクロック信号である。
クT0の1/2の周波数を有し、転送期間Ttrを8等
分するためのクロック信号である。デコードクロックT
2は、デコードクロックT1の1/2の周波数を有し、
転送期間Ttrを4等分するためのクロック信号であ
る。デコードクロックT3は、デコードクロックT2の
1/2の周波数を有し、転送期間Ttrを2等分するた
めのクロック信号である。
【0140】デコードイネーブル信号Tenbは、転送
期間Ttrにおいて活性化(Hレベル)される。したが
って、論理ゲートLG10〜LG13によって、デコー
ドクロックT0〜T3と各映像信号ビットとの間の一致
比較演算を行ない、さらに、各一致比較結果の論理積演
算を行なうことによって、最も周波数の高いデコードク
ロックT0によって時分割された2n=16個の期間の
うちのいずれか1つにおいて活性化(Hレベル)される
ワンショットパルスがデコードパルスDPとして生成さ
れる。この結果、デコード回路45Rによって生成され
るデコードパルスDPの活性化タイミングに、n=4ビ
ットの映像信号DR0〜DR3のデコード結果を反映す
ることができる。図11においては、映像信号DR0〜
DR3の信号レベルを(DR3、DR2、DR1、DR
0)の順に表記して、映像信号のデコード結果に対応す
るデコードパルスDPの活性化タイミングが示される。
期間Ttrにおいて活性化(Hレベル)される。したが
って、論理ゲートLG10〜LG13によって、デコー
ドクロックT0〜T3と各映像信号ビットとの間の一致
比較演算を行ない、さらに、各一致比較結果の論理積演
算を行なうことによって、最も周波数の高いデコードク
ロックT0によって時分割された2n=16個の期間の
うちのいずれか1つにおいて活性化(Hレベル)される
ワンショットパルスがデコードパルスDPとして生成さ
れる。この結果、デコード回路45Rによって生成され
るデコードパルスDPの活性化タイミングに、n=4ビ
ットの映像信号DR0〜DR3のデコード結果を反映す
ることができる。図11においては、映像信号DR0〜
DR3の信号レベルを(DR3、DR2、DR1、DR
0)の順に表記して、映像信号のデコード結果に対応す
るデコードパルスDPの活性化タイミングが示される。
【0141】図12は、デコードクロック生成回路60
の構成を示す図である。図12を参照して、デコードク
ロック生成回路60は、カウンタ回路62を有する。カ
ウンタ回路62は、デコードクロックT0と等しい周波
数を有するクロック信号DCLKおよびカウンタ値を初
期化するためのカウントリセット信号DRSTとを受け
て、デコードクロックT0〜T3を生成する。
の構成を示す図である。図12を参照して、デコードク
ロック生成回路60は、カウンタ回路62を有する。カ
ウンタ回路62は、デコードクロックT0と等しい周波
数を有するクロック信号DCLKおよびカウンタ値を初
期化するためのカウントリセット信号DRSTとを受け
て、デコードクロックT0〜T3を生成する。
【0142】カウンタ回路62は、クロック信号TCL
Kの立上り/立下がりエッジごとに4ビットのカウント
信号のカウントアップを実行する。このカウント信号の
各ビットを最下位ビット側からT0、T1、T2および
T3の順に割付けることによって、図11で説明したよ
うなデコードクロックT0〜T3を出力することができ
る。
Kの立上り/立下がりエッジごとに4ビットのカウント
信号のカウントアップを実行する。このカウント信号の
各ビットを最下位ビット側からT0、T1、T2および
T3の順に割付けることによって、図11で説明したよ
うなデコードクロックT0〜T3を出力することができ
る。
【0143】カウンタ回路62は、カウントリセット信
号DRSTの活性化に応じて、カウント値をクリアす
る。図12のタイミングチャートにおいては、時刻t0
からt1の間のリセット期間中に、カウントリセット信
号DRSTは一旦活性化される。
号DRSTの活性化に応じて、カウント値をクリアす
る。図12のタイミングチャートにおいては、時刻t0
からt1の間のリセット期間中に、カウントリセット信
号DRSTは一旦活性化される。
【0144】図13は、階調制御回路の構成を示すブロ
ック図である。図13を参照して、階調制御回路46R
は、デコード回路45RからのデコードパルスDPに応
じて、2n=16個の階調制御信号SIG0〜SIG1
5のうちから1個を選択する。選択された階調制御信号
は、画素(R)に対応する階調表示信号SCGとして、
レベルシフタ回路47を介して水平走査線HSLに供給
される。
ック図である。図13を参照して、階調制御回路46R
は、デコード回路45RからのデコードパルスDPに応
じて、2n=16個の階調制御信号SIG0〜SIG1
5のうちから1個を選択する。選択された階調制御信号
は、画素(R)に対応する階調表示信号SCGとして、
レベルシフタ回路47を介して水平走査線HSLに供給
される。
【0145】階調制御回路46Rは、2n=16個の階
調制御信号SIG0〜SIG15に対応してそれぞれ設
けられる、ラッチ回路LA0〜LA15およびスイッチ
SW0〜SW15を有する。具体的には、階調制御信号
SIG0に対応して、ラッチ回路LA0およびスイッチ
SW0が設けられ、階調制御信号SIG1に対応してラ
ッチ回路LA1およびスイッチSW1が設けられる。以
下同様に、各階調制御信号に応じて、ラッチ回路および
アナログスイッチが設けられる。
調制御信号SIG0〜SIG15に対応してそれぞれ設
けられる、ラッチ回路LA0〜LA15およびスイッチ
SW0〜SW15を有する。具体的には、階調制御信号
SIG0に対応して、ラッチ回路LA0およびスイッチ
SW0が設けられ、階調制御信号SIG1に対応してラ
ッチ回路LA1およびスイッチSW1が設けられる。以
下同様に、各階調制御信号に応じて、ラッチ回路および
アナログスイッチが設けられる。
【0146】ラッチ回路LA0〜LA15は、対応する
タイミングパルスLP0〜LP15の活性化タイミング
に応じて、デコードパルスDPの信号レベルを取込んで
ラッチする。スイッチSW0〜SW15は、対応するラ
ッチ回路LA0〜LA15がラッチする信号レベルに応
答してそれぞれオン/オフする。
タイミングパルスLP0〜LP15の活性化タイミング
に応じて、デコードパルスDPの信号レベルを取込んで
ラッチする。スイッチSW0〜SW15は、対応するラ
ッチ回路LA0〜LA15がラッチする信号レベルに応
答してそれぞれオン/オフする。
【0147】図14は、タイミングパルス生成回路70
の構成を示す回路図である。図14を参照して、タイミ
ングパルス生成回路70は、デコードクロックT0〜T
3を入力とするデコードユニット71を有する。デコー
ドユニット71は、図10に示されたデコード回路45
Rと同様の構成を有する。したがって、デコードユニッ
ト71が出力する2n=16個のワンショットパルス
は、図11に示した2n=16通りのデコード結果にそ
れぞれ対応するデコードパルスDPと同一である。
の構成を示す回路図である。図14を参照して、タイミ
ングパルス生成回路70は、デコードクロックT0〜T
3を入力とするデコードユニット71を有する。デコー
ドユニット71は、図10に示されたデコード回路45
Rと同様の構成を有する。したがって、デコードユニッ
ト71が出力する2n=16個のワンショットパルス
は、図11に示した2n=16通りのデコード結果にそ
れぞれ対応するデコードパルスDPと同一である。
【0148】デコードユニット71から出力された16
個のワンショットパルスは、ラッチリセット信号LRS
Tと一致比較を行なった上で、タイミングパルスLP0
〜LP15として出力される。
個のワンショットパルスは、ラッチリセット信号LRS
Tと一致比較を行なった上で、タイミングパルスLP0
〜LP15として出力される。
【0149】図15は、タイミングパルスLP0〜LP
15の活性化タイミングを説明するタイミングチャート
である。
15の活性化タイミングを説明するタイミングチャート
である。
【0150】図15を参照して、ラッチリセット信号L
RSTは、水平走査期間が開始される時刻t0からt1
までの間のリセット期間Trsにおいて、活性化(Hレ
ベル)される。これに応じて、タイミングパルスLP0
〜LP15の各々は、リセット期間において、一旦活性
化される。これに応じて、リセット期間においては、ラ
ッチ回路LA0〜LA15がラッチする信号レベルは、
一旦Lレベルにクリアされる。
RSTは、水平走査期間が開始される時刻t0からt1
までの間のリセット期間Trsにおいて、活性化(Hレ
ベル)される。これに応じて、タイミングパルスLP0
〜LP15の各々は、リセット期間において、一旦活性
化される。これに応じて、リセット期間においては、ラ
ッチ回路LA0〜LA15がラッチする信号レベルは、
一旦Lレベルにクリアされる。
【0151】図11で説明したように、時刻t1からt
2の間の転送期間Ttrにおいて、デコード回路が出力
する16通りのワンショットパルスは、互いに異なる期
間において活性化される。同様に、タイミングパルスL
P0〜LP15の各々も、転送期間内において互いに異
なるタイミングで順に活性化される。したがって、転送
期間内においては、タイミングパルスLP0〜LP15
と、2n=16通りのデコード結果に対応するデコード
パルスDPとのそれぞれが同期している。
2の間の転送期間Ttrにおいて、デコード回路が出力
する16通りのワンショットパルスは、互いに異なる期
間において活性化される。同様に、タイミングパルスL
P0〜LP15の各々も、転送期間内において互いに異
なるタイミングで順に活性化される。したがって、転送
期間内においては、タイミングパルスLP0〜LP15
と、2n=16通りのデコード結果に対応するデコード
パルスDPとのそれぞれが同期している。
【0152】映像信号DR0〜DR3の信号レベルを、
(DR3、DR2、DR1、DR0)の順に表記する
と、たとえば、映像信号が(0011)である場合に
は、デコードパルスDPは、タイミングパルスのうちの
LP3と同期する。この場合には、ラッチ回路LA3の
みにデコードパルスの活性状態(Hレベル)が取込ま
れ、タイミングパルスLP3の活性化タイミングである
時刻taからラッチ回路LA3のラッチする信号レベル
がLレベルからHレベルに変化して、このHレベルが維
持される。
(DR3、DR2、DR1、DR0)の順に表記する
と、たとえば、映像信号が(0011)である場合に
は、デコードパルスDPは、タイミングパルスのうちの
LP3と同期する。この場合には、ラッチ回路LA3の
みにデコードパルスの活性状態(Hレベル)が取込ま
れ、タイミングパルスLP3の活性化タイミングである
時刻taからラッチ回路LA3のラッチする信号レベル
がLレベルからHレベルに変化して、このHレベルが維
持される。
【0153】また、映像信号が(1111)である場合
は、デコードパルスDPは、タイミングパルスのうちの
LP15と同期する。この場合には、ラッチ回路LA0
〜LA15のうち、ラッチ回路LA15のラッチする信
号レベルのみがタイミングパルスLP15の活性化タイ
ミングtbよりHレベルに立上がり保持される。
は、デコードパルスDPは、タイミングパルスのうちの
LP15と同期する。この場合には、ラッチ回路LA0
〜LA15のうち、ラッチ回路LA15のラッチする信
号レベルのみがタイミングパルスLP15の活性化タイ
ミングtbよりHレベルに立上がり保持される。
【0154】したがって、転送期間Ttrが終了して、
ラッチ期間が開始される時刻t2においては、ラッチ回
路LA0〜LA15のうちの映像信号のデコード結果に
応答した1個がHレベルデータを保持する。これに応じ
て、図14に示したスイッチSW0〜SW15のうちの
1個が選択的にオンされる。この結果、階調制御信号S
IG0〜SIG15のうちの4ビットの映像信号のデコ
ード結果に対応する1個が、階調表示信号SCGとして
画素(R)に対応する水平走査線HSLに伝達される。
ラッチ期間が開始される時刻t2においては、ラッチ回
路LA0〜LA15のうちの映像信号のデコード結果に
応答した1個がHレベルデータを保持する。これに応じ
て、図14に示したスイッチSW0〜SW15のうちの
1個が選択的にオンされる。この結果、階調制御信号S
IG0〜SIG15のうちの4ビットの映像信号のデコ
ード結果に対応する1個が、階調表示信号SCGとして
画素(R)に対応する水平走査線HSLに伝達される。
【0155】[通常モードと待機モードとの切換]図4
および5によって説明したように、待機モードと通常モ
ードとの間においては、階調表示信号SCGに対するデ
コード結果の反映方法が異なる。したがって、これらの
モードに対応して、階調制御信号SIG0〜SIG15
および画素電位信号Vpxの出力を切換える必要が生じ
る。
および5によって説明したように、待機モードと通常モ
ードとの間においては、階調表示信号SCGに対するデ
コード結果の反映方法が異なる。したがって、これらの
モードに対応して、階調制御信号SIG0〜SIG15
および画素電位信号Vpxの出力を切換える必要が生じ
る。
【0156】図16は、階調制御信号生成回路80およ
び画素電位信号生成回路90の構成を示すブロック図で
ある。
び画素電位信号生成回路90の構成を示すブロック図で
ある。
【0157】図16(a)を参照して、階調制御信号生
成回路80は、通常モード時に使用される階調制御信号
を生成するための階調制御信号生成回路80nと、待機
モード時に使用される階調制御信号を生成するための階
調制御信号生成回路80sと、階調制御信号生成回路8
0nおよび80sからそれぞれ出力された階調制御信号
を、選択されたモードを示すためのモード指示信号/S
TDに応じて選択的に出力するセレクタ81とを有す
る。
成回路80は、通常モード時に使用される階調制御信号
を生成するための階調制御信号生成回路80nと、待機
モード時に使用される階調制御信号を生成するための階
調制御信号生成回路80sと、階調制御信号生成回路8
0nおよび80sからそれぞれ出力された階調制御信号
を、選択されたモードを示すためのモード指示信号/S
TDに応じて選択的に出力するセレクタ81とを有す
る。
【0158】モード指示信号/STDは、待機モード時
においてLレベルに活性化され、通常モード時において
Hレベルに非活性化される。
においてLレベルに活性化され、通常モード時において
Hレベルに非活性化される。
【0159】したがって、セレクタ81は、通常モード
時においては、階調制御信号生成回路80nの出力する
階調制御信号SIG0〜SIG15を水平走査回路40
に対して出力する。一方、待機モード時においては、セ
レクタ81は、階調制御信号生成回路80sによって出
力される階調制御信号SIG0〜SIG15を水平走査
回路40に対して出力する。
時においては、階調制御信号生成回路80nの出力する
階調制御信号SIG0〜SIG15を水平走査回路40
に対して出力する。一方、待機モード時においては、セ
レクタ81は、階調制御信号生成回路80sによって出
力される階調制御信号SIG0〜SIG15を水平走査
回路40に対して出力する。
【0160】また、待機モード時における階調制御信号
生成回路80nおよび通常モード時における階調制御信
号生成回路80sの動作は必要ないため、モード指示信
号/STDに応答して、これらの回路の動作を停止させ
ることとしてもよい。これにより消費電力の低減を図る
ことができる。
生成回路80nおよび通常モード時における階調制御信
号生成回路80sの動作は必要ないため、モード指示信
号/STDに応答して、これらの回路の動作を停止させ
ることとしてもよい。これにより消費電力の低減を図る
ことができる。
【0161】図16(b)を参照して、画素電位信号生
成回路90は、階調制御信号生成回路80と同様の構成
を有し、通常モード時に対応する画素電位信号を生成す
るための画素電位信号生成回路90nと、待機モード時
に対応する画素電位信号Vpxを生成する画素電位信号
生成回路90sと、両者の出力を受けてモード指示信号
/STDに応じていずれか一方を選択的に出力するセレ
クタ91とを備える。
成回路90は、階調制御信号生成回路80と同様の構成
を有し、通常モード時に対応する画素電位信号を生成す
るための画素電位信号生成回路90nと、待機モード時
に対応する画素電位信号Vpxを生成する画素電位信号
生成回路90sと、両者の出力を受けてモード指示信号
/STDに応じていずれか一方を選択的に出力するセレ
クタ91とを備える。
【0162】セレクタ91は、通常モード時において
は、画素電位信号生成回路90nが生成する画素電位信
号Vpxを画素信号線VPLに対して出力する。一方、
待機モード時においては、セレクタ91は、画素電位信
号生成回路90sが生成する画素電位信号Vpxを画素
信号線VPLに対して出力する。
は、画素電位信号生成回路90nが生成する画素電位信
号Vpxを画素信号線VPLに対して出力する。一方、
待機モード時においては、セレクタ91は、画素電位信
号生成回路90sが生成する画素電位信号Vpxを画素
信号線VPLに対して出力する。
【0163】画素電位信号生成回路90nおよび90s
についても、階調制御信号生成回路80nおよび80s
と同様に、モード指示信号/STDに応答した動作を行
なわせて消費電力の低減を図ることができる。
についても、階調制御信号生成回路80nおよび80s
と同様に、モード指示信号/STDに応答した動作を行
なわせて消費電力の低減を図ることができる。
【0164】まず、通常モード時における階調制御信号
および画素電位信号の生成について説明する。
および画素電位信号の生成について説明する。
【0165】図17は、通常モード時における階調制御
信号の設定を説明するタイミングチャートである。
信号の設定を説明するタイミングチャートである。
【0166】図17を参照して、通常モード時において
は、階調制御信号SIG0〜SIG15は、それぞれパ
ルス幅の異なるデジタル信号に設定される。階調制御信
号SIG0〜SIG15の活性化(Lレベル→Hレベル
遷移)タイミングは同期しているが、非活性化タイミン
グ(Hレベル→Lレベル遷移)はそれぞれ異なる。
は、階調制御信号SIG0〜SIG15は、それぞれパ
ルス幅の異なるデジタル信号に設定される。階調制御信
号SIG0〜SIG15の活性化(Lレベル→Hレベル
遷移)タイミングは同期しているが、非活性化タイミン
グ(Hレベル→Lレベル遷移)はそれぞれ異なる。
【0167】図18は、通常モードで用いられる階調制
御信号生成回路80nの構成を示すブロック図である。
御信号生成回路80nの構成を示すブロック図である。
【0168】図18を参照して、階調制御信号生成回路
80nは、4ビットのカウンタ回路82aと、カウンタ
回路82aが出力する4ビットのカウント信号T0′〜
T3′をデコードするデコードユニット84と、デコー
ドユニット84の出力する2 n=16個のワンショット
パルスにそれぞれ対応して設けられるフリップフロップ
FF−0〜FF−15とを有する。
80nは、4ビットのカウンタ回路82aと、カウンタ
回路82aが出力する4ビットのカウント信号T0′〜
T3′をデコードするデコードユニット84と、デコー
ドユニット84の出力する2 n=16個のワンショット
パルスにそれぞれ対応して設けられるフリップフロップ
FF−0〜FF−15とを有する。
【0169】カウンタ回路82aは、サンプリングクロ
ックSCLKおよびサンプリングリセット信号SRST
に応じて動作する。サンプリングクロックSCLKは、
図10におけるサンプリング/ラッチ期間Tslを2n
=16分割するための周波数を有するクロック信号であ
る。サンプリングリセット信号SRSTは、カウンタ回
路82aのカウント信号をリセットするための信号であ
り、サンプリング/ラッチ期間Tslが開始される時刻
t2において活性化される。
ックSCLKおよびサンプリングリセット信号SRST
に応じて動作する。サンプリングクロックSCLKは、
図10におけるサンプリング/ラッチ期間Tslを2n
=16分割するための周波数を有するクロック信号であ
る。サンプリングリセット信号SRSTは、カウンタ回
路82aのカウント信号をリセットするための信号であ
り、サンプリング/ラッチ期間Tslが開始される時刻
t2において活性化される。
【0170】カウンタ回路82aが出力するカウント信
号T0′〜T3′は、図11で説明したデコードクロッ
クT0〜T3について、転送期間Ttrをサンプリング
/ラッチ期間Tslに置換えた信号となる。したがっ
て、デコードユニット84が出力する2n=16個のワ
ンショットパルスは、図11に示した16通りのデコー
ド結果にそれぞれ対応するデコードパルスDPと同様で
あり、サンプリング/ラッチ期間Tslを2n=16個
に分割したいずれかの期間において、活性化されたワン
ショットパルスとなる。
号T0′〜T3′は、図11で説明したデコードクロッ
クT0〜T3について、転送期間Ttrをサンプリング
/ラッチ期間Tslに置換えた信号となる。したがっ
て、デコードユニット84が出力する2n=16個のワ
ンショットパルスは、図11に示した16通りのデコー
ド結果にそれぞれ対応するデコードパルスDPと同様で
あり、サンプリング/ラッチ期間Tslを2n=16個
に分割したいずれかの期間において、活性化されたワン
ショットパルスとなる。
【0171】フリップフロップFF−0〜FF−15の
各々は、セット入力としてイネーブル信号SIGenb
を共通に受ける。したがって、フリップフロップFF−
0〜FF−15がそれぞれ出力する階調制御信号SIG
0〜SIG15の立上がりタイミングは同期する。一
方、フリップフロップFF−0〜FF−15は、デコー
ドユニット84が出力する2n=16個のワンショット
パルスをリセット入力としてそれぞれ受ける。
各々は、セット入力としてイネーブル信号SIGenb
を共通に受ける。したがって、フリップフロップFF−
0〜FF−15がそれぞれ出力する階調制御信号SIG
0〜SIG15の立上がりタイミングは同期する。一
方、フリップフロップFF−0〜FF−15は、デコー
ドユニット84が出力する2n=16個のワンショット
パルスをリセット入力としてそれぞれ受ける。
【0172】したがって、フリップフロップFF−0〜
FF−15がそれぞれ出力する階調制御信号SIG0〜
SIG15は、SIG0からSIG15の順に、活性化
期間(Hレベル期間)が長く設定されるパルス信号とな
る。
FF−15がそれぞれ出力する階調制御信号SIG0〜
SIG15は、SIG0からSIG15の順に、活性化
期間(Hレベル期間)が長く設定されるパルス信号とな
る。
【0173】この結果、階調制御回路46Rが出力する
階調表示信号SCGのパルス幅、すなわち活性化期間
は、4ビットの映像信号のデコード結果に応じて設定さ
れる。
階調表示信号SCGのパルス幅、すなわち活性化期間
は、4ビットの映像信号のデコード結果に応じて設定さ
れる。
【0174】図19は、通常モードで用いられる画素電
位信号生成回路90nの構成を示すブロック図である。
位信号生成回路90nの構成を示すブロック図である。
【0175】図19を参照して、画素電位信号生成回路
90nは、階調制御信号生成回路80と共通のサンプリ
ングクロックSCLKおよびサンプリングリセット信号
SRSTに応じて動作するカウンタ回路82bと、カウ
ンタ回路82bの出力する4ビットのカウント信号T
0′〜T3′の信号レベルの組合せに応じた電位Vda
を出力するD/Aコンバータ回路94と、D/Aコンバ
ータ回路94が出力する電位Vdaと共通電極電位Vc
mとの間の電位差の絶対値を維持して、共通電極電位V
cmを基準とする極性のみを反転する電位反転レギュレ
ータ95と、D/Aコンバータの出力と電位反転レギュ
レータ95の出力とのいずれか一方を極性切替信号に応
じて出力する切替回路96とを有する。
90nは、階調制御信号生成回路80と共通のサンプリ
ングクロックSCLKおよびサンプリングリセット信号
SRSTに応じて動作するカウンタ回路82bと、カウ
ンタ回路82bの出力する4ビットのカウント信号T
0′〜T3′の信号レベルの組合せに応じた電位Vda
を出力するD/Aコンバータ回路94と、D/Aコンバ
ータ回路94が出力する電位Vdaと共通電極電位Vc
mとの間の電位差の絶対値を維持して、共通電極電位V
cmを基準とする極性のみを反転する電位反転レギュレ
ータ95と、D/Aコンバータの出力と電位反転レギュ
レータ95の出力とのいずれか一方を極性切替信号に応
じて出力する切替回路96とを有する。
【0176】切替回路96は、画素信号線VPLによっ
て伝達される画素電位信号Vpxを出力する。カウント
信号T0′〜T3′は、サンプリングクロックSCLK
の活性化エッジに応じてカウントアップされて、D/A
コンバータ回路94の出力電位はステップ状に増加す
る。水平走査周期の開始ごとにサンプリングリセット信
号SRSTは活性化される。これにより、画素電位信号
Vpxは、図13に示すような階段状の電位信号とな
る。また、極性切替信号によって、画素電位信号Vpx
の共通電極電位Vcmを基準とする極性を切換えること
ができる。これにより、共通電極電位Vcmを基準とす
る正電位領域および負電位領域の両方において、画素電
位信号Vpxを生成することができる。この結果、各液
晶表示素子を交流駆動して焼付きの発生を防止すること
ができる。なお、以下においては、画素電位信号Vpx
の共通電極電位Vcmを基準とした極性を、単に「極
性」と表現することとする。
て伝達される画素電位信号Vpxを出力する。カウント
信号T0′〜T3′は、サンプリングクロックSCLK
の活性化エッジに応じてカウントアップされて、D/A
コンバータ回路94の出力電位はステップ状に増加す
る。水平走査周期の開始ごとにサンプリングリセット信
号SRSTは活性化される。これにより、画素電位信号
Vpxは、図13に示すような階段状の電位信号とな
る。また、極性切替信号によって、画素電位信号Vpx
の共通電極電位Vcmを基準とする極性を切換えること
ができる。これにより、共通電極電位Vcmを基準とす
る正電位領域および負電位領域の両方において、画素電
位信号Vpxを生成することができる。この結果、各液
晶表示素子を交流駆動して焼付きの発生を防止すること
ができる。なお、以下においては、画素電位信号Vpx
の共通電極電位Vcmを基準とした極性を、単に「極
性」と表現することとする。
【0177】次に、待機モード時における階調制御信号
および画素電位信号の生成について説明する。
および画素電位信号の生成について説明する。
【0178】図20は、待機モード時における階調制御
信号の設定を説明するタイミングチャートである。
信号の設定を説明するタイミングチャートである。
【0179】図20を参照して、サンプリング/ラッチ
期間Tslは、各画素に含まれる副画素の個数分の期間
Tdv0〜Tdv3に分割される。サンプリング/ラッ
チ期間の4分割された期間Tdv0〜Tdv3は、副画
素SPX0〜SPX3のオン/オフ状態を制御するため
の情報をそれぞれ有する。すなわち、これら4個の期間
Tdv0〜Tdv3についての、Hレベル/Lレベルの
16通りの組合せは、16個の階調制御信号SIG0〜
SIG15とそれぞれ対応する。
期間Tslは、各画素に含まれる副画素の個数分の期間
Tdv0〜Tdv3に分割される。サンプリング/ラッ
チ期間の4分割された期間Tdv0〜Tdv3は、副画
素SPX0〜SPX3のオン/オフ状態を制御するため
の情報をそれぞれ有する。すなわち、これら4個の期間
Tdv0〜Tdv3についての、Hレベル/Lレベルの
16通りの組合せは、16個の階調制御信号SIG0〜
SIG15とそれぞれ対応する。
【0180】図21は、待機モードで用いられる階調制
御信号生成回路80sの構成を示す回路図である。
御信号生成回路80sの構成を示す回路図である。
【0181】図21を参照して、階調制御信号生成回路
80sは、クロック信号DSCLKおよカウントリセッ
ト信号DRSTに応じて、2ビットのカウント信号を生
成するカウンタ回路85と、カウンタ回路85が生成す
る2ビットのカウント信号に応じたデコードを行なうデ
コードユニット86とを有する。
80sは、クロック信号DSCLKおよカウントリセッ
ト信号DRSTに応じて、2ビットのカウント信号を生
成するカウンタ回路85と、カウンタ回路85が生成す
る2ビットのカウント信号に応じたデコードを行なうデ
コードユニット86とを有する。
【0182】クロック信号DSCLKは、サンプリング
/ラッチ期間Tslを4分割するために、その周期はT
sl/2に設定される。カウンタ回路85は、クロック
信号DSCLKの立上がり/立下がりエッジに応答し
て、2ビットのカウント信号のカウントアップを実行す
る。カウンタ回路85のカウント動作は、カウントリセ
ット信号DRSTの活性化によって初期値にクリアされ
る。
/ラッチ期間Tslを4分割するために、その周期はT
sl/2に設定される。カウンタ回路85は、クロック
信号DSCLKの立上がり/立下がりエッジに応答し
て、2ビットのカウント信号のカウントアップを実行す
る。カウンタ回路85のカウント動作は、カウントリセ
ット信号DRSTの活性化によって初期値にクリアされ
る。
【0183】デコードユニット86は、既に説明したデ
コード回路45Rと同様の構成を有し、2ビットのカウ
ント信号に対応するデコードを実行する。したがって、
デコードユニット86の出力信号OUT0,OUT1,
OUT2およびOUT3は、それぞれ図20におけるS
IG1,SIG2,SIG4およびSIG8に相当す
る。
コード回路45Rと同様の構成を有し、2ビットのカウ
ント信号に対応するデコードを実行する。したがって、
デコードユニット86の出力信号OUT0,OUT1,
OUT2およびOUT3は、それぞれ図20におけるS
IG1,SIG2,SIG4およびSIG8に相当す
る。
【0184】階調制御信号生成回路80sは、さらに、
論理回路87を有する。論理回路87は、デコードユニ
ット86から出力される4個の出力信号OUT0〜OU
T3を組合せることによって、図20に示されるような
16通りの階調制御信号SIG0〜SIG15を生成す
る。
論理回路87を有する。論理回路87は、デコードユニ
ット86から出力される4個の出力信号OUT0〜OU
T3を組合せることによって、図20に示されるような
16通りの階調制御信号SIG0〜SIG15を生成す
る。
【0185】図22は、待機モードで用いられる画素電
位信号生成回路90sの構成を示す回路図である。
位信号生成回路90sの構成を示す回路図である。
【0186】図22を参照して、画素電位信号生成回路
90sは、一定電位Vdの極性を反転する電位反転レギ
ュレータ97と、極性切替信号に応答して、共通電極電
位Vcmとの間の電位差が等しくかつ極性がそれぞれ異
なる電位Vdおよび−Vdのいずれか一方を画素電位信
号Vpxとして出力する切替回路98とを有する。
90sは、一定電位Vdの極性を反転する電位反転レギ
ュレータ97と、極性切替信号に応答して、共通電極電
位Vcmとの間の電位差が等しくかつ極性がそれぞれ異
なる電位Vdおよび−Vdのいずれか一方を画素電位信
号Vpxとして出力する切替回路98とを有する。
【0187】このように、各画素における階調表示は、
時間的に電位レベルが変化する画素電位信号Vpxを伝
達する画素信号線VPLと、各画素中の画素電極ノード
Naとを接続するタイミングによって制御される。
時間的に電位レベルが変化する画素電位信号Vpxを伝
達する画素信号線VPLと、各画素中の画素電極ノード
Naとを接続するタイミングによって制御される。
【0188】このように、図2に示される副画素SPX
に分割された画素110を用いて、高速の動画表示等に
対応できる通常モードと、静止画を低消費電力で表示で
きる待機モードとの両方に基づく表示を行なうことがで
きる。
に分割された画素110を用いて、高速の動画表示等に
対応できる通常モードと、静止画を低消費電力で表示で
きる待機モードとの両方に基づく表示を行なうことがで
きる。
【0189】[画素信号線による画素電位信号の供給]
本発明に従う液晶表示装置においては、特に通常モード
において、画素信号線VPLによって伝達される画素電
位信号Vpxが信号伝搬遅延や波形の鈍り等を生じるこ
となく、所定の時間的変位をとることが必要となる。し
かし、画素信号線VPLには、信号線そのものの浮遊容
量および垂直走査線VSLの活性化に応答して画素信号
線と接続される液晶表示素子の容量(以下、液晶容量と
称する)が存在する。したがって、画素電位信号Vpx
の伝搬には、これらの容量を負荷とする充電を行なうこ
とが必要となる。このため、各画素信号線の容量負荷を
抑制することが重要である。
本発明に従う液晶表示装置においては、特に通常モード
において、画素信号線VPLによって伝達される画素電
位信号Vpxが信号伝搬遅延や波形の鈍り等を生じるこ
となく、所定の時間的変位をとることが必要となる。し
かし、画素信号線VPLには、信号線そのものの浮遊容
量および垂直走査線VSLの活性化に応答して画素信号
線と接続される液晶表示素子の容量(以下、液晶容量と
称する)が存在する。したがって、画素電位信号Vpx
の伝搬には、これらの容量を負荷とする充電を行なうこ
とが必要となる。このため、各画素信号線の容量負荷を
抑制することが重要である。
【0190】図23は、画素信号線による画素電位信号
の供給を説明するブロック図である。
の供給を説明するブロック図である。
【0191】図23を参照して、すでに説明したよう
に、奇数行と偶数行とにそれぞれ対応して分割配置され
た垂直走査回路30aおよび30bによって、垂直走査
は実行される。同一画素に属する副画素は、通常モード
において共通の画素電位信号を用いる必要があるため、
画素電位信号の供給タイミングは、画素の列に対応して
制御する必要がある。したがって、図23においては、
各画素110をマトリクス状に表記し、画素信号線およ
び垂直走査線についても画素行に対応させて総括的に表
記している。図示を省略しているが、実際には、各画素
110は、図2に示すように副画素に分割されており、
画素信号線および垂直走査線についても副画素の行ごと
に配置されている。
に、奇数行と偶数行とにそれぞれ対応して分割配置され
た垂直走査回路30aおよび30bによって、垂直走査
は実行される。同一画素に属する副画素は、通常モード
において共通の画素電位信号を用いる必要があるため、
画素電位信号の供給タイミングは、画素の列に対応して
制御する必要がある。したがって、図23においては、
各画素110をマトリクス状に表記し、画素信号線およ
び垂直走査線についても画素行に対応させて総括的に表
記している。図示を省略しているが、実際には、各画素
110は、図2に示すように副画素に分割されており、
画素信号線および垂直走査線についても副画素の行ごと
に配置されている。
【0192】たとえば、第1番目の画素行に属する各画
素を構成する副画素の行にそれぞれ対応して、4本の画
素信号線VPLが実際には設けられている。これらの画
素信号線は、第1行の画素行に対応する画素信号線VP
L(1)と各画素内において結合される。同様に、第1
行の画素行に対応して総括的に表記される垂直走査線V
SL(1)の活性化タイミングは、たとえば図4に示さ
れた通常モード時における第1の垂直走査線VSL1−
0〜VSL1−3の活性化タイミングに相当する。
素を構成する副画素の行にそれぞれ対応して、4本の画
素信号線VPLが実際には設けられている。これらの画
素信号線は、第1行の画素行に対応する画素信号線VP
L(1)と各画素内において結合される。同様に、第1
行の画素行に対応して総括的に表記される垂直走査線V
SL(1)の活性化タイミングは、たとえば図4に示さ
れた通常モード時における第1の垂直走査線VSL1−
0〜VSL1−3の活性化タイミングに相当する。
【0193】各画素信号線VPLの充電は、複数の充電
スイッチを介して実行される。画素信号線VPLの両端
にそれぞれ配置された2個の充電スイッチCSWaおよ
びCSWbによって、各画素信号線VPLを充電する構
成を示している。
スイッチを介して実行される。画素信号線VPLの両端
にそれぞれ配置された2個の充電スイッチCSWaおよ
びCSWbによって、各画素信号線VPLを充電する構
成を示している。
【0194】充電スイッチCSWaおよびCSWbは、
画素行の2行ごと、すなわち連続する奇数行および偶数
行で形成される画素行の組ごとに配置される。たとえ
ば、第1番目の画素行と第2番目の画素行とは1つの組
を形成し、これに対応して1つの組を形成する画素信号
線VPL(1)およびVPL(2)は電気的に結合され
る。結合された画素信号線の組の両端において、画素電
位信号生成回路90との間に充電スイッチCSWaおよ
びCSWbがそれぞれ配置される。
画素行の2行ごと、すなわち連続する奇数行および偶数
行で形成される画素行の組ごとに配置される。たとえ
ば、第1番目の画素行と第2番目の画素行とは1つの組
を形成し、これに対応して1つの組を形成する画素信号
線VPL(1)およびVPL(2)は電気的に結合され
る。結合された画素信号線の組の両端において、画素電
位信号生成回路90との間に充電スイッチCSWaおよ
びCSWbがそれぞれ配置される。
【0195】充電スイッチCSWaおよびCSWbは、
液晶表示部10に隣接する両側の領域に、垂直走査回路
30aおよび30bにそれぞれ近接して設けられる。充
電スイッチCSWaおよびCSWbは、垂直走査に同期
するように、垂直走査回路30aおよび30bのそれぞ
れによってオン/オフ制御される。
液晶表示部10に隣接する両側の領域に、垂直走査回路
30aおよび30bにそれぞれ近接して設けられる。充
電スイッチCSWaおよびCSWbは、垂直走査に同期
するように、垂直走査回路30aおよび30bのそれぞ
れによってオン/オフ制御される。
【0196】図24は、図23に示された充電スイッチ
の動作を説明するタイミングチャートである。図24に
は、代表的に第m番目(m:自然数)および第(m+
1)番目の画素行で形成される画素行の組に対応する充
電スイッチCSWa,CSWbの動作タイミングが示さ
れる。
の動作を説明するタイミングチャートである。図24に
は、代表的に第m番目(m:自然数)および第(m+
1)番目の画素行で形成される画素行の組に対応する充
電スイッチCSWa,CSWbの動作タイミングが示さ
れる。
【0197】図24を参照して、充電スイッチCSWa
およびCSWbは、共通のタイミングでオン/オフさ
れ、対応する組を形成する画素行が垂直走査の対象とな
っている期間においてオンする。したがって、充電スイ
ッチCSWaおよびCSWbは、第m行および第(m+
1)行が垂直走査の対象となる期間、すなわち垂直走査
線VSL(m)およびVSL(m+1)の活性化期間に
対応してオンする。このようにして、垂直走査に同期し
て充電スイッチがオンされ、垂直走査の対象となる画素
行に対して画素電位信号Vpxを供給することができ
る。
およびCSWbは、共通のタイミングでオン/オフさ
れ、対応する組を形成する画素行が垂直走査の対象とな
っている期間においてオンする。したがって、充電スイ
ッチCSWaおよびCSWbは、第m行および第(m+
1)行が垂直走査の対象となる期間、すなわち垂直走査
線VSL(m)およびVSL(m+1)の活性化期間に
対応してオンする。このようにして、垂直走査に同期し
て充電スイッチがオンされ、垂直走査の対象となる画素
行に対して画素電位信号Vpxを供給することができ
る。
【0198】このような充電スイッチを設けることによ
り、画素電位信号Vpxが伝搬される画素信号線VPL
の浮遊容量を垂直走査の対象に対応させて低減すること
ができる。これにより、画素電位信号Vpxの伝搬遅延
を低減して、画素電位信号Vpxを用いた階調表示をよ
り正確に実行することができる。また、画素電位信号V
pxの伝達において、垂直走査の対象となる画素行に対
応する画素信号線VPLのみを充電するので、消費電力
の低減を図ることもできる。
り、画素電位信号Vpxが伝搬される画素信号線VPL
の浮遊容量を垂直走査の対象に対応させて低減すること
ができる。これにより、画素電位信号Vpxの伝搬遅延
を低減して、画素電位信号Vpxを用いた階調表示をよ
り正確に実行することができる。また、画素電位信号V
pxの伝達において、垂直走査の対象となる画素行に対
応する画素信号線VPLのみを充電するので、消費電力
の低減を図ることもできる。
【0199】次に、各画素信号線の両側において、画素
信号線2本ごとに充電スイッチを配置する効果を説明す
る。
信号線2本ごとに充電スイッチを配置する効果を説明す
る。
【0200】図25は、各画素信号線ごとに充電スイッ
チを配置する構成を示すブロック図である。
チを配置する構成を示すブロック図である。
【0201】図25を参照して、充電スイッチCSW
は、各画素信号線VPLに対応して設けられる。奇数行
に対応して設けられる充電スイッチCSWの各々は、垂
直走査回路30aによってオン/オフ制御される。同様
に、偶数行に対応して設けられる充電スイッチCSW
は、垂直走査回路30bに制御されてオン/オフする。
このような構成としても、垂直走査回路を分割配置して
垂直方向の画素ピッチを確保した上で、画素電位信号V
pxの伝搬遅延および波形の鈍りの発生を抑制すること
ができる。
は、各画素信号線VPLに対応して設けられる。奇数行
に対応して設けられる充電スイッチCSWの各々は、垂
直走査回路30aによってオン/オフ制御される。同様
に、偶数行に対応して設けられる充電スイッチCSW
は、垂直走査回路30bに制御されてオン/オフする。
このような構成としても、垂直走査回路を分割配置して
垂直方向の画素ピッチを確保した上で、画素電位信号V
pxの伝搬遅延および波形の鈍りの発生を抑制すること
ができる。
【0202】ここで、画素行1行分に相当する画素信号
線VPLの浮遊容量をCsとし、画素行1行分の液晶容
量をClと表記すると、図25の構成においては、充電
スイッチ1個当たりの負荷容量は、「Cs+Cl」で示
される。
線VPLの浮遊容量をCsとし、画素行1行分の液晶容
量をClと表記すると、図25の構成においては、充電
スイッチ1個当たりの負荷容量は、「Cs+Cl」で示
される。
【0203】一方、図23の構成においては、充電スイ
ッチを画素行の2行ごとに配置する構成とするものの、
各画素上の垂直走査は、垂直走査回路30aおよび30
bによって1行ずつ実行されるので、画素信号線と結合
される液晶表示素子が2行分となることはなく、結合さ
れた2行分の画素信号線VPLの負荷は、常に1行分の
液晶表示素子に対応する液晶容量に止まる。したがっ
て、充電スイッチCSWaおよびCSWbの両方で負担
すべき負荷容量は、「2・Cs+Cl」で示される。よ
って、充電スイッチ1個当りの負荷容量は、「Cs+
(Cl/2)」で示される。一般に、画素信号線の浮遊
容量は、1行分の液晶容量と比較すると非常に小さく、
Cs<<Clが成立するため、充電スイッチ1個当たり
の負荷は、図25の場合と比較して、ほぼ半分に軽減さ
れる。
ッチを画素行の2行ごとに配置する構成とするものの、
各画素上の垂直走査は、垂直走査回路30aおよび30
bによって1行ずつ実行されるので、画素信号線と結合
される液晶表示素子が2行分となることはなく、結合さ
れた2行分の画素信号線VPLの負荷は、常に1行分の
液晶表示素子に対応する液晶容量に止まる。したがっ
て、充電スイッチCSWaおよびCSWbの両方で負担
すべき負荷容量は、「2・Cs+Cl」で示される。よ
って、充電スイッチ1個当りの負荷容量は、「Cs+
(Cl/2)」で示される。一般に、画素信号線の浮遊
容量は、1行分の液晶容量と比較すると非常に小さく、
Cs<<Clが成立するため、充電スイッチ1個当たり
の負荷は、図25の場合と比較して、ほぼ半分に軽減さ
れる。
【0204】この結果、各充電スイッチの電流駆動力を
小さく設計することができる。また、充電スイッチSW
aおよびSWbは、画素行の1組ごと、すなわち2行ご
とに配置される構成となっているので、充電スイッチの
総数は、図25の構成と同数となる。この結果、充電ス
イッチの小型化による垂直方向における画素のさらなる
狭ピッチ化を低消費電力化とともに図ることができる。
小さく設計することができる。また、充電スイッチSW
aおよびSWbは、画素行の1組ごと、すなわち2行ご
とに配置される構成となっているので、充電スイッチの
総数は、図25の構成と同数となる。この結果、充電ス
イッチの小型化による垂直方向における画素のさらなる
狭ピッチ化を低消費電力化とともに図ることができる。
【0205】なお、実施の形態1においては、垂直走査
回路を奇数行に対応する部分と偶数行に対応する部分と
に分割配置する構成を示しているが、本願発明の適用は
このような場合に限られるものではない。すなわち、垂
直走査回路を分割配置せずに単一の回路によってすべて
の画素行の垂直走査を実行する構成や、垂直走査回路を
さらに複数の部分に分割配置する構成に対しても、本願
発明の水平走査回路の構成、通常/待機モードの切換、
および画素信号線に対する充電スイッチの配置などを適
用することができる。
回路を奇数行に対応する部分と偶数行に対応する部分と
に分割配置する構成を示しているが、本願発明の適用は
このような場合に限られるものではない。すなわち、垂
直走査回路を分割配置せずに単一の回路によってすべて
の画素行の垂直走査を実行する構成や、垂直走査回路を
さらに複数の部分に分割配置する構成に対しても、本願
発明の水平走査回路の構成、通常/待機モードの切換、
および画素信号線に対する充電スイッチの配置などを適
用することができる。
【0206】[実施の形態2]実施の形態2において
は、通常モードと待機モードとの両方に対応して、映像
信号を効率的に処理するデコード回路の構成について説
明する。
は、通常モードと待機モードとの両方に対応して、映像
信号を効率的に処理するデコード回路の構成について説
明する。
【0207】図26は、実施の形態2に従う水平走査回
路40の構成を示すブロック図である。
路40の構成を示すブロック図である。
【0208】図26を図7と比較して、実施の形態2に
従う水平走査回路40は、デコード回路45R,45
G,45Bに代えて、デコード回路145R,145
G,145Bを有する。また、実施の形態2に従う水平
走査回路においては、2n=16個ずつののタイミング
パルスLP0〜LP15および階調制御信号SIG0〜
SIG15を用いることなく、すなわち階調制御回路4
6R,46G,46Bを省略して、階調表示信号SCG
の生成を行なうことができる。
従う水平走査回路40は、デコード回路45R,45
G,45Bに代えて、デコード回路145R,145
G,145Bを有する。また、実施の形態2に従う水平
走査回路においては、2n=16個ずつののタイミング
パルスLP0〜LP15および階調制御信号SIG0〜
SIG15を用いることなく、すなわち階調制御回路4
6R,46G,46Bを省略して、階調表示信号SCG
の生成を行なうことができる。
【0209】図27は、実施の形態2に従うデコード回
路の構成を示す回路図である。図26に示されるデコー
ド回路145R,145Gおよび145Bの構成は同様
であるので、図27においては、映像信号DR0〜DR
3に対応して設けられるデコード回路145Rの構成を
代表的に示す。
路の構成を示す回路図である。図26に示されるデコー
ド回路145R,145Gおよび145Bの構成は同様
であるので、図27においては、映像信号DR0〜DR
3に対応して設けられるデコード回路145Rの構成を
代表的に示す。
【0210】図27を参照して、映像信号DR0〜DR
3に対応して設けられる、第1ラッチ回路42Rおよび
第2ラッチ回路43Rの構成は実施の形態1と同様であ
るので説明は繰返さない。第1ラッチ回路42Rおよび
第2ラッチ回路43Rによって、ラッチタイミング信号
LT1mに応答したタイミングにおいて映像信号DR0
〜DR3を取込み、かつラッチタイミング信号LT2に
応答したタイミングので映像信号DR0〜DR3をデコ
ード回路145Rに伝達する。
3に対応して設けられる、第1ラッチ回路42Rおよび
第2ラッチ回路43Rの構成は実施の形態1と同様であ
るので説明は繰返さない。第1ラッチ回路42Rおよび
第2ラッチ回路43Rによって、ラッチタイミング信号
LT1mに応答したタイミングにおいて映像信号DR0
〜DR3を取込み、かつラッチタイミング信号LT2に
応答したタイミングので映像信号DR0〜DR3をデコ
ード回路145Rに伝達する。
【0211】デコード回路145R,145G,145
Bに共通して、通常モードにおけるデコード処理に用い
られるデコードクロックTN0〜TN3と、待機モード
におけるデコード処理に用いられるデコードクロックT
S0〜TS3と、制御信号Tenb,PSTとが用いら
れる。したがって、実施の形態2においては、デコード
処理を行なうための信号線は、2n+2=10本必要と
なる。一方、図7に示した実施の形態1においては、こ
れらの信号線は、(n+1)+2・2n=37本必要で
あったので、デコード処理に必要な信号線の本数を大幅
に削減できていることがわかる。
Bに共通して、通常モードにおけるデコード処理に用い
られるデコードクロックTN0〜TN3と、待機モード
におけるデコード処理に用いられるデコードクロックT
S0〜TS3と、制御信号Tenb,PSTとが用いら
れる。したがって、実施の形態2においては、デコード
処理を行なうための信号線は、2n+2=10本必要と
なる。一方、図7に示した実施の形態1においては、こ
れらの信号線は、(n+1)+2・2n=37本必要で
あったので、デコード処理に必要な信号線の本数を大幅
に削減できていることがわかる。
【0212】デコード回路145Rは、映像信号ビット
DR0とデコードクロックTN0との間の排他的論理和
演算結果を出力する論理ゲートLG20と、映像信号D
R1ビットとデコードクロックTN1との間の排他的論
理和演算結果を出力する論理ゲートLG21と、映像信
号ビットDR2とデコードクロックTN2との間の排他
的論理和演算結果を出力する論理ゲートLG22と、映
像信号ビットDR3とデコードクロックTN3との間の
排他的論理和演算結果を出力する論理ゲートLG23と
を有する。
DR0とデコードクロックTN0との間の排他的論理和
演算結果を出力する論理ゲートLG20と、映像信号D
R1ビットとデコードクロックTN1との間の排他的論
理和演算結果を出力する論理ゲートLG21と、映像信
号ビットDR2とデコードクロックTN2との間の排他
的論理和演算結果を出力する論理ゲートLG22と、映
像信号ビットDR3とデコードクロックTN3との間の
排他的論理和演算結果を出力する論理ゲートLG23と
を有する。
【0213】デコード回路145Rは、さらに、論理ゲ
ートLG20の出力とデコードクロックTS0との間の
NAND演算結果を出力する論理ゲートLG24と、論
理ゲートLG24の出力とデコードクロックTS0との
間のNAND論理演算結果を出力する論理ゲートLG2
5と、論理ゲートLG21の出力とデコードクロックT
S1との間のNAND演算結果を出力する論理ゲートL
G26と、論理ゲートLG26の出力とデコードクロッ
クTS1との間のNAND論理演算結果を出力する論理
ゲートLG27とを有する。
ートLG20の出力とデコードクロックTS0との間の
NAND演算結果を出力する論理ゲートLG24と、論
理ゲートLG24の出力とデコードクロックTS0との
間のNAND論理演算結果を出力する論理ゲートLG2
5と、論理ゲートLG21の出力とデコードクロックT
S1との間のNAND演算結果を出力する論理ゲートL
G26と、論理ゲートLG26の出力とデコードクロッ
クTS1との間のNAND論理演算結果を出力する論理
ゲートLG27とを有する。
【0214】デコード回路145Rは、さらに、論理ゲ
ートLG22の出力とデコードクロックTS2との間の
NAND演算結果を出力する論理ゲートLG28と、論
理ゲートLG28の出力とデコードクロックTS2との
間のNAND論理演算結果を出力する論理ゲートLG2
9と、論理ゲートLG23の出力とデコードクロックT
S3との間のNAND演算結果を出力する論理ゲートL
G30と、論理ゲートLG30の出力とデコードクロッ
クTS3との間のNAND論理演算結果を出力する論理
ゲートLG31と、論理ゲートLG25、LG27、L
G29およびLG31の各出力の間のAND演算結果を
出力する論理ゲートLG32とを有する。
ートLG22の出力とデコードクロックTS2との間の
NAND演算結果を出力する論理ゲートLG28と、論
理ゲートLG28の出力とデコードクロックTS2との
間のNAND論理演算結果を出力する論理ゲートLG2
9と、論理ゲートLG23の出力とデコードクロックT
S3との間のNAND演算結果を出力する論理ゲートL
G30と、論理ゲートLG30の出力とデコードクロッ
クTS3との間のNAND論理演算結果を出力する論理
ゲートLG31と、論理ゲートLG25、LG27、L
G29およびLG31の各出力の間のAND演算結果を
出力する論理ゲートLG32とを有する。
【0215】図28は、デコードクロックTN0〜TN
3およびTS0〜TS3を説明するタイミングチャート
である。
3およびTS0〜TS3を説明するタイミングチャート
である。
【0216】図28を参照して、通常モードにおいて
は、デコードクロックTN0〜TN3は、図12に示さ
れた実施の形態1におけるデコードクロックT0〜T3
と同様に設定される。ただし、実施の形態1において
は、デコードクロックT0〜T3は、転送期間Ttrを
分割する周波数で設定されたのに対して、実施の形態2
におけるデコードクロックTN0〜TN3は、たとえば
図20に示される水平走査期間中のサンプリング/ラッ
チ期間Tslを分割するように設定される。
は、デコードクロックTN0〜TN3は、図12に示さ
れた実施の形態1におけるデコードクロックT0〜T3
と同様に設定される。ただし、実施の形態1において
は、デコードクロックT0〜T3は、転送期間Ttrを
分割する周波数で設定されたのに対して、実施の形態2
におけるデコードクロックTN0〜TN3は、たとえば
図20に示される水平走査期間中のサンプリング/ラッ
チ期間Tslを分割するように設定される。
【0217】一方、待機モードに対応するデコードクロ
ックTS0〜TS3の信号レベルは、通常モード時にお
いては、Hレベルに固定的に維持される。
ックTS0〜TS3の信号レベルは、通常モード時にお
いては、Hレベルに固定的に維持される。
【0218】待機モード時においては、デコードクロッ
クTN0〜TN3が、Hレベルに固定的に設定される。
一方、デコードクロックTS0〜TS3は、実施の形態
1において、図20に示された階調制御信号SIG0、
SIG2、SIG4、SIG8とそれぞれ同様に設定さ
れる。すなわち、デコードクロックTS0〜TS3は、
待機モード時のリフレッシュ期間に対応して、サンプリ
ング/ラッチ期間Tslをn=4分割して設定される期
間Tdv0〜Tdv3のそれぞれにおいてHレベルに活
性化される。
クTN0〜TN3が、Hレベルに固定的に設定される。
一方、デコードクロックTS0〜TS3は、実施の形態
1において、図20に示された階調制御信号SIG0、
SIG2、SIG4、SIG8とそれぞれ同様に設定さ
れる。すなわち、デコードクロックTS0〜TS3は、
待機モード時のリフレッシュ期間に対応して、サンプリ
ング/ラッチ期間Tslをn=4分割して設定される期
間Tdv0〜Tdv3のそれぞれにおいてHレベルに活
性化される。
【0219】図27を再び参照して、このようにデコー
ドクロックTN0〜TN3およびTS0〜TS3を設定
することによって、通常モード時においては、たとえば
論理ゲートLG20は、図8に示される論理ゲートLG
10と同様の動作を実行する。また論理ゲートLG24
およびLG25は、デコードクロックTS0の信号レベ
ルがHレベルに固定されることから、等価的には信号バ
ッファとして機能することとなる。その他の映像信号ビ
ットDR1〜DR3についても同様である。
ドクロックTN0〜TN3およびTS0〜TS3を設定
することによって、通常モード時においては、たとえば
論理ゲートLG20は、図8に示される論理ゲートLG
10と同様の動作を実行する。また論理ゲートLG24
およびLG25は、デコードクロックTS0の信号レベ
ルがHレベルに固定されることから、等価的には信号バ
ッファとして機能することとなる。その他の映像信号ビ
ットDR1〜DR3についても同様である。
【0220】したがって、通常モード時におけるデコー
ド処理においては、論理ゲートLG20〜LG23は、
図10に示される論理ゲートLG10〜LG13に相当
し、論理ゲートLG32は、図10に示される論理ゲー
トLG14に相当する。
ド処理においては、論理ゲートLG20〜LG23は、
図10に示される論理ゲートLG10〜LG13に相当
し、論理ゲートLG32は、図10に示される論理ゲー
トLG14に相当する。
【0221】一方、待機モード時においては、論理ゲー
トLG20〜LG23は、デコードクロックTN0〜T
N3の信号レベルがHレベルに固定されることから、対
応する映像信号DR0〜DR3のそれぞれのビットを反
転して出力する。
トLG20〜LG23は、デコードクロックTN0〜T
N3の信号レベルがHレベルに固定されることから、対
応する映像信号DR0〜DR3のそれぞれのビットを反
転して出力する。
【0222】したがって、映像信号ビットDR0に対応
する論理ゲートLG25の出力は、デコードクロックT
S0の信号レベルがLレベルである期間においては、H
レベルに固定される。また、デコードクロックTS0の
信号レベルがHレベルに設定される期間においては、対
応する映像信号ビットDR0の信号レベルに応じて、論
理ゲートLG25の出力する信号レベルは変化する。す
なわち、論理ゲートLG25の出力は、映像信号ビット
DR0がHレベルである場合において、デコードクロッ
クTS0がHレベルに活性化される期間において、Lレ
ベルに設定される。その他の期間においては、論理ゲー
トLG25の出力はHレベルに維持される。一方、映像
信号ビットDR0がLレベルである場合には、論理ゲー
トLG25の出力はHレベルに維持される。
する論理ゲートLG25の出力は、デコードクロックT
S0の信号レベルがLレベルである期間においては、H
レベルに固定される。また、デコードクロックTS0の
信号レベルがHレベルに設定される期間においては、対
応する映像信号ビットDR0の信号レベルに応じて、論
理ゲートLG25の出力する信号レベルは変化する。す
なわち、論理ゲートLG25の出力は、映像信号ビット
DR0がHレベルである場合において、デコードクロッ
クTS0がHレベルに活性化される期間において、Lレ
ベルに設定される。その他の期間においては、論理ゲー
トLG25の出力はHレベルに維持される。一方、映像
信号ビットDR0がLレベルである場合には、論理ゲー
トLG25の出力はHレベルに維持される。
【0223】他の映像信号ビットDR1〜DR3にそれ
ぞれ対応する論理ゲートLG27、LG29およびLG
31の出力も、論理ゲートLG25の出力と同様に設定
される。論理ゲートLG32は、映像信号DR0〜DR
3のそれぞれのビットに対応する論理ゲートLG25、
LG27、LG29およびLG31の出力間のAND論
理演算結果を出力する。これらの論理ゲートの出力レベ
ルは、対応する映像信号の信号レベルに応じて、互いに
独立した期間のそれぞれにおいてLレベルに活性化され
るので、論理ゲートLG32によって、これらのこれら
の論理ゲートの出力に関する負論理のOR演算を行なう
ことできる。
ぞれ対応する論理ゲートLG27、LG29およびLG
31の出力も、論理ゲートLG25の出力と同様に設定
される。論理ゲートLG32は、映像信号DR0〜DR
3のそれぞれのビットに対応する論理ゲートLG25、
LG27、LG29およびLG31の出力間のAND論
理演算結果を出力する。これらの論理ゲートの出力レベ
ルは、対応する映像信号の信号レベルに応じて、互いに
独立した期間のそれぞれにおいてLレベルに活性化され
るので、論理ゲートLG32によって、これらのこれら
の論理ゲートの出力に関する負論理のOR演算を行なう
ことできる。
【0224】したがって、論理ゲートLG32の出力
は、図20に示した階調制御信号SIG0〜SIG15
のうちの1つについて、その信号レベルを反転したもの
に相当する。
は、図20に示した階調制御信号SIG0〜SIG15
のうちの1つについて、その信号レベルを反転したもの
に相当する。
【0225】デコード回路145Rは、さらに、論理ゲ
ートLG32の出力とデコードイネーブル信号Tenb
との間のNAND論理演算結果を出力する論理ゲートL
G34と、論理ゲートLG34の出力信号FINに応答
して動作するフリップフロップ146と、通常モード時
においてフリップフロップ146の出力を反転して階調
表示信号SCGとして出力するためのクロックドインバ
ータCIVnと、待機モード時において、論理ゲートL
G32の出力を反転して階調表示信号CSGとして出力
するためのクロックドインバータCIVsとを有する。
ートLG32の出力とデコードイネーブル信号Tenb
との間のNAND論理演算結果を出力する論理ゲートL
G34と、論理ゲートLG34の出力信号FINに応答
して動作するフリップフロップ146と、通常モード時
においてフリップフロップ146の出力を反転して階調
表示信号SCGとして出力するためのクロックドインバ
ータCIVnと、待機モード時において、論理ゲートL
G32の出力を反転して階調表示信号CSGとして出力
するためのクロックドインバータCIVsとを有する。
【0226】クロックドインバータCIVnは、モード
指示信号/STDがHレベルに設定される通常モード時
において活性化される。クロックドインバータCIVs
は、クロックドインバータCIVnと相補的に動作し
て、モード指示信号/STDがLレベルに設定される待
機モード時において活性化される。
指示信号/STDがHレベルに設定される通常モード時
において活性化される。クロックドインバータCIVs
は、クロックドインバータCIVnと相補的に動作し
て、モード指示信号/STDがLレベルに設定される待
機モード時において活性化される。
【0227】図29は、通常モード時におけるデコード
処理に使用されるフリップフロップ146の構成を示す
回路図である。
処理に使用されるフリップフロップ146の構成を示す
回路図である。
【0228】図29を参照して、フリップフロップ14
6は、論理ゲートLG34の出力FINを反転するため
のインバータFIV1と、フリップフロップのD端子に
入力されるHレベル電圧(Vcc)を反転するためのイ
ンバータFIV2と、リセット信号PSTとインバータ
FIV2の出力との間におけるNOR演算結果をQ端子
に相当するノードに出力する論理ゲートLG35と、Q
端子の信号レベルを反転して論理ゲートLG35の入力
の一方に循環するためのインバータFIV3とを有す
る。
6は、論理ゲートLG34の出力FINを反転するため
のインバータFIV1と、フリップフロップのD端子に
入力されるHレベル電圧(Vcc)を反転するためのイ
ンバータFIV2と、リセット信号PSTとインバータ
FIV2の出力との間におけるNOR演算結果をQ端子
に相当するノードに出力する論理ゲートLG35と、Q
端子の信号レベルを反転して論理ゲートLG35の入力
の一方に循環するためのインバータFIV3とを有す
る。
【0229】リセット信号PSTがHレベルに活性化さ
れている期間においては、その他の条件に関らず、Q端
子の信号レベルはLレベルに固定される。すなわち、リ
セット信号PSTの活性化(Hレベル)に応答して、Q
端子の信号レベルはLレベルにリセットされる。すなわ
ち、階調表示信号は、Hレベルに設定される。
れている期間においては、その他の条件に関らず、Q端
子の信号レベルはLレベルに固定される。すなわち、リ
セット信号PSTの活性化(Hレベル)に応答して、Q
端子の信号レベルはLレベルにリセットされる。すなわ
ち、階調表示信号は、Hレベルに設定される。
【0230】インバータFIV2およびFIV3は、論
理ゲート34の出力信号FINおよびその反転信号をト
リガとするクロックドインバータである。したがって、
信号FINがHレベルである期間においては、D端子に
入力されたHレベル電圧が反転されて論理ゲートLG3
5に入力されるので、Q端子の信号レベルはLレベルに
設定される。クロックドインバータFIV3は、信号F
INがLレベルである期間中において、Q端子の信号レ
ベルをLレベルに維持するために設けられるラッチ回路
を形成する。
理ゲート34の出力信号FINおよびその反転信号をト
リガとするクロックドインバータである。したがって、
信号FINがHレベルである期間においては、D端子に
入力されたHレベル電圧が反転されて論理ゲートLG3
5に入力されるので、Q端子の信号レベルはLレベルに
設定される。クロックドインバータFIV3は、信号F
INがLレベルである期間中において、Q端子の信号レ
ベルをLレベルに維持するために設けられるラッチ回路
を形成する。
【0231】図30は、通常モード時における階調表示
信号CSGの設定を説明するタイミングチャートであ
る。
信号CSGの設定を説明するタイミングチャートであ
る。
【0232】図30を参照して、通常モード時において
は、デコードクロックTN0〜TN3を用いたデコード
処理を実行することによって、実施の形態1におけるデ
コードパルスDPの反転信号に相当する信号FINを論
理ゲートLG34の出力として得ることができる。信号
FINは、サンプリング/ラッチ期間Tslを2n=1
6分割した期間のいずれかにおいてLレベルに活性化さ
れる。
は、デコードクロックTN0〜TN3を用いたデコード
処理を実行することによって、実施の形態1におけるデ
コードパルスDPの反転信号に相当する信号FINを論
理ゲートLG34の出力として得ることができる。信号
FINは、サンプリング/ラッチ期間Tslを2n=1
6分割した期間のいずれかにおいてLレベルに活性化さ
れる。
【0233】リセット&転送期間中において、フリップ
フロップ146のリセット信号PSTが活性化される。
これに応答して、映像信号のデコード結果によらず、階
調表示信号CSGはLレベルからHレベルに変化する。
フロップ146のリセット信号PSTが活性化される。
これに応答して、映像信号のデコード結果によらず、階
調表示信号CSGはLレベルからHレベルに変化する。
【0234】階調表示信号CSGは、サンプリング/ラ
ッチ期間(Tsl)において、映像信号のデコード結果
に対応した信号FINの活性化(Hレベル→Lレベル変
化)に応答して、HレベルからLレベルに変化する。
ッチ期間(Tsl)において、映像信号のデコード結果
に対応した信号FINの活性化(Hレベル→Lレベル変
化)に応答して、HレベルからLレベルに変化する。
【0235】これにより、階調表示信号CSGは、実施
の形態1の場合と同様に、映像信号のデコード結果に応
答したパルス幅(活性化期間:Hレベル期間)を有する
こととなる。
の形態1の場合と同様に、映像信号のデコード結果に応
答したパルス幅(活性化期間:Hレベル期間)を有する
こととなる。
【0236】図31は、待機モード時における階調表示
信号CSGの生成を説明するタイミングチャートであ
る。
信号CSGの生成を説明するタイミングチャートであ
る。
【0237】図31を参照して、待機モード時のデコー
ド処理に用いられるデコードクロックTS0〜TS3
は、既に説明された期間Tdv0〜Tdv3のそれぞれ
においてHレベルに設定される。映像信号DR0〜DR
3のデコード結果は、論理ゲートLG32によって負の
論理和演算がとられて出力される。これをさらにクロッ
クドインバータCIVsによって反転することにより、
階調表示信号CSGを、図20に示される階調制御信号
SIG0〜SIG15と同様に、デコード結果に応じて
生成することができる。
ド処理に用いられるデコードクロックTS0〜TS3
は、既に説明された期間Tdv0〜Tdv3のそれぞれ
においてHレベルに設定される。映像信号DR0〜DR
3のデコード結果は、論理ゲートLG32によって負の
論理和演算がとられて出力される。これをさらにクロッ
クドインバータCIVsによって反転することにより、
階調表示信号CSGを、図20に示される階調制御信号
SIG0〜SIG15と同様に、デコード結果に応じて
生成することができる。
【0238】このように、実施の形態2に従うデコード
回路の構成によれば、デコード処理に必要な信号数を削
減して、簡易な構成によって通常モード/待機モードの
両方に対応したデコード処理を行なうことができる。
回路の構成によれば、デコード処理に必要な信号数を削
減して、簡易な構成によって通常モード/待機モードの
両方に対応したデコード処理を行なうことができる。
【0239】[実施の形態3]実施の形態1で説明した
ように、待機モード時における消費電力は、リフレッシ
ュ期間を設定する周期、すなわちリフレッシュ周期(図
5におけるTrf)によって決定される。したがって、
待機モード時のホールド期間中において、各副画素にお
けるリーク防止を図ることが重要である。
ように、待機モード時における消費電力は、リフレッシ
ュ期間を設定する周期、すなわちリフレッシュ周期(図
5におけるTrf)によって決定される。したがって、
待機モード時のホールド期間中において、各副画素にお
けるリーク防止を図ることが重要である。
【0240】図32は、副画素におけるリーク電流の発
生を説明する回路図である。図32を参照して、副画素
SPXの構成は、図3で説明したのと同様である。すな
わち、待機モードのホールド期間中においては、制御ノ
ードNxの信号レベルに応じて、画素電極ノードNaが
表示内容に応じた電位レベルに再充電される。したがっ
て、制御ノードNxが高電位状態(Hレベル)である場
合には、副画素は最小輝度の表示を維持し、制御ノード
Nxが低電位状態(Lレベル)である場合には、副画素
は最大輝度の表示を維持する。
生を説明する回路図である。図32を参照して、副画素
SPXの構成は、図3で説明したのと同様である。すな
わち、待機モードのホールド期間中においては、制御ノ
ードNxの信号レベルに応じて、画素電極ノードNaが
表示内容に応じた電位レベルに再充電される。したがっ
て、制御ノードNxが高電位状態(Hレベル)である場
合には、副画素は最小輝度の表示を維持し、制御ノード
Nxが低電位状態(Lレベル)である場合には、副画素
は最大輝度の表示を維持する。
【0241】しかしながら、図5で説明したように、ホ
ールド期間中において水平走査線HSLの信号レベルを
Lレベルに設定することにより、制御ノードNxにおい
て、Hレベル電位を保持する場合には、TFT素子12
の両端に印加される電位差に起因してリーク電流が発生
してしまう。このリーク電流によって、制御ノードNx
に保持されるHレベル電位は徐々に低下してしまう。制
御ノードNxの電位が低下すると、TFT素子114の
ゲート電位も低下するため、画素電位信号Vpxの電位
レベルを十分に画素電極ノードNaに伝達することがで
きなくなってしまう。したがって、制御ノードNxから
のリーク電流の影響によって、リフレッシュ期間は制約
を受ける。
ールド期間中において水平走査線HSLの信号レベルを
Lレベルに設定することにより、制御ノードNxにおい
て、Hレベル電位を保持する場合には、TFT素子12
の両端に印加される電位差に起因してリーク電流が発生
してしまう。このリーク電流によって、制御ノードNx
に保持されるHレベル電位は徐々に低下してしまう。制
御ノードNxの電位が低下すると、TFT素子114の
ゲート電位も低下するため、画素電位信号Vpxの電位
レベルを十分に画素電極ノードNaに伝達することがで
きなくなってしまう。したがって、制御ノードNxから
のリーク電流の影響によって、リフレッシュ期間は制約
を受ける。
【0242】図33は、液晶表示素子における電極間電
位差と輝度との間の関係を説明する図である。
位差と輝度との間の関係を説明する図である。
【0243】図33を参照して、電極間電位差が0であ
る場合に、液晶表示素子は最大輝度を表示する。電極間
電位差が増加するにしたがって輝度は減少し、画素電位
信号Vpxの最大電位であるVpと共通電極電位Vcm
との差、すなわち|Vp−Vcm|に相当する電位差に
おいて、液晶表示素子は最小輝度を表示する。
る場合に、液晶表示素子は最大輝度を表示する。電極間
電位差が増加するにしたがって輝度は減少し、画素電位
信号Vpxの最大電位であるVpと共通電極電位Vcm
との差、すなわち|Vp−Vcm|に相当する電位差に
おいて、液晶表示素子は最小輝度を表示する。
【0244】待機モードにおいては、各副画素SPX
は、最大輝度(白)もしくは最小輝度(黒)のいずれか
を表示する。ここで、リーク電流によって、最大輝度お
よび最小輝度に対応する状態から、電極間電位差がΔV
leakだけ変化した場合における輝度の変化について
説明する。
は、最大輝度(白)もしくは最小輝度(黒)のいずれか
を表示する。ここで、リーク電流によって、最大輝度お
よび最小輝度に対応する状態から、電極間電位差がΔV
leakだけ変化した場合における輝度の変化について
説明する。
【0245】図33に示されるように、電極間電位差と
輝度との間の関係においては、最大輝度(白)付近の領
域においては、変化係数は一般に小さくなる。一方、最
小輝度(黒)付近の領域においては、変化係数は比較的
大きくなる。したがって、リーク電流によって同一レベ
ルの電位差変化ΔVleakが生じた場合においても、
これに起因して発生する輝度変化は異なってくる。すな
わち、最小輝度表示時における輝度変化Δbmnは、最
大輝度表示時における輝度変化Δbmxよりも大きくな
ってしまう。したがって、制御ノードNxにおいては、
最小輝度(黒)表示に対するリーク防止を強化すること
が重要である。
輝度との間の関係においては、最大輝度(白)付近の領
域においては、変化係数は一般に小さくなる。一方、最
小輝度(黒)付近の領域においては、変化係数は比較的
大きくなる。したがって、リーク電流によって同一レベ
ルの電位差変化ΔVleakが生じた場合においても、
これに起因して発生する輝度変化は異なってくる。すな
わち、最小輝度表示時における輝度変化Δbmnは、最
大輝度表示時における輝度変化Δbmxよりも大きくな
ってしまう。したがって、制御ノードNxにおいては、
最小輝度(黒)表示に対するリーク防止を強化すること
が重要である。
【0246】一方、ユーザの視認性の観点からも、同様
の結論が導かれる。すなわち、最大輝度表示時における
輝度の変化よりも、最小輝度表示時における輝度の変化
の方が、より敏感にユーザに認識されてしまう。したが
って、各副画素においては、最小輝度(黒表示)に対応
する電位レベルのリーク防止を強化する必要があること
がわかる。
の結論が導かれる。すなわち、最大輝度表示時における
輝度の変化よりも、最小輝度表示時における輝度の変化
の方が、より敏感にユーザに認識されてしまう。したが
って、各副画素においては、最小輝度(黒表示)に対応
する電位レベルのリーク防止を強化する必要があること
がわかる。
【0247】図34は、待機モードのホールド期間中に
おける実施の形態3に従う水平走査線HSLの電位設定
を説明するタイミングチャートである。
おける実施の形態3に従う水平走査線HSLの電位設定
を説明するタイミングチャートである。
【0248】図34を図5と比較して、実施の形態3に
おいては、ホールド期間中において、水平走査線HSL
の電位を最小輝度表示時における制御ノードNxの電位
に相当するHレベルに設定する点が異なる。その他の動
作については、図5で説明したのと同様であるので詳細
な説明は繰返さない。
おいては、ホールド期間中において、水平走査線HSL
の電位を最小輝度表示時における制御ノードNxの電位
に相当するHレベルに設定する点が異なる。その他の動
作については、図5で説明したのと同様であるので詳細
な説明は繰返さない。
【0249】再び図32を参照して、このようにホール
ド期間中において水平走査線HSLの電位レベルをHレ
ベルとすることにより、最小輝度を表示する副画素にお
いて、TFT素子12の両端の電位差をほぼ0にするこ
とができる。これにより、TFT素子12を流れるリー
ク電流の発生を低減して、制御ノードNxに保持された
Hレベル電位からのリークを防止することが可能とな
る。この結果、待機モード時における表示品位の向上お
よび、リフレッシュ周期の拡大によるさらなる低消費電
力化を図ることが可能となる。
ド期間中において水平走査線HSLの電位レベルをHレ
ベルとすることにより、最小輝度を表示する副画素にお
いて、TFT素子12の両端の電位差をほぼ0にするこ
とができる。これにより、TFT素子12を流れるリー
ク電流の発生を低減して、制御ノードNxに保持された
Hレベル電位からのリークを防止することが可能とな
る。この結果、待機モード時における表示品位の向上お
よび、リフレッシュ周期の拡大によるさらなる低消費電
力化を図ることが可能となる。
【0250】実施の形態1においては、たとえば階段波
状に設定される通常モード時に使用される画素電位信号
Vpxの電位変化をシャープに伝搬するために、画素信
号線VPLに対応して充電スイッチを配置する構成につ
いて説明した。図32においては、画素信号線VPLに
対応して設けられるスイッチを総称的にCSWと示すこ
ととする。
状に設定される通常モード時に使用される画素電位信号
Vpxの電位変化をシャープに伝搬するために、画素信
号線VPLに対応して充電スイッチを配置する構成につ
いて説明した。図32においては、画素信号線VPLに
対応して設けられるスイッチを総称的にCSWと示すこ
ととする。
【0251】再び図32を参照して、保持容量13およ
び液晶表示素子14の電極は、副画素SPXの領域全体
を使用して配置されるので、実際のレイアウトでは、画
素信号線VPLおよびこれらの電極は、水平方向におい
て重なり合うように、高さ方向において互いに独立した
層にそれぞれ配置されることとなる。したがって、画素
信号線VPLに生じた電位レベルの変動は、画素信号線
VPLとこれらの電極間の容量結合によって、画素電極
電位にも影響を及ぼしてしまう。
び液晶表示素子14の電極は、副画素SPXの領域全体
を使用して配置されるので、実際のレイアウトでは、画
素信号線VPLおよびこれらの電極は、水平方向におい
て重なり合うように、高さ方向において互いに独立した
層にそれぞれ配置されることとなる。したがって、画素
信号線VPLに生じた電位レベルの変動は、画素信号線
VPLとこれらの電極間の容量結合によって、画素電極
電位にも影響を及ぼしてしまう。
【0252】図34に示すように、制御ノードNxのリ
ーク防止のために、待機モード時において、リフレッシ
ュ期間からホールド期間への移行時において、水平走査
線HSLの電位レベルをLレベルからHレベルに変化さ
せるが、この水平走査線HSLにおける電位変動は、容
量結合によって画素信号線VPLに伝達される。さら
に、画素信号線VPLの電位変動は、画素電極電位にも
影響を及ぼす。
ーク防止のために、待機モード時において、リフレッシ
ュ期間からホールド期間への移行時において、水平走査
線HSLの電位レベルをLレベルからHレベルに変化さ
せるが、この水平走査線HSLにおける電位変動は、容
量結合によって画素信号線VPLに伝達される。さら
に、画素信号線VPLの電位変動は、画素電極電位にも
影響を及ぼす。
【0253】したがって、このような容量結合の存在に
よって、リーク防止のための電位レベル設定が、待機モ
ード時のホールド期間中の表示内容に悪影響を及ぼす可
能性がある。
よって、リーク防止のための電位レベル設定が、待機モ
ード時のホールド期間中の表示内容に悪影響を及ぼす可
能性がある。
【0254】水平走査線HSLと画素信号線VPLとの
間の容量結合を考えると、画素信号線VPLがフローテ
ィング状態にある場合において、水平走査線HSLの電
位変化の影響をより受け易くなる。したがって、水平走
査線HSLの電位レベルを変化させる期間中において、
充電スイッチCSWをオン状態とすることにより、画素
電極電位の変動を抑制することが可能である。
間の容量結合を考えると、画素信号線VPLがフローテ
ィング状態にある場合において、水平走査線HSLの電
位変化の影響をより受け易くなる。したがって、水平走
査線HSLの電位レベルを変化させる期間中において、
充電スイッチCSWをオン状態とすることにより、画素
電極電位の変動を抑制することが可能である。
【0255】図35は、実施の形態3に従う充電スイッ
チの動作タイミングを説明するタイミングチャートであ
る。
チの動作タイミングを説明するタイミングチャートであ
る。
【0256】図35を参照して、各画素信号線VPLに
対応して設けられる各充電スイッチCSWは、待機モー
ド時におけるリフレッシュ期間からホールド期間への移
行時において、一定期間ターンオンされる。すなわち、
このターンオン期間は、リーク防止のために水平走査線
HSLの電位がLレベルからHレベルへ変化する期間を
含むように設定される。
対応して設けられる各充電スイッチCSWは、待機モー
ド時におけるリフレッシュ期間からホールド期間への移
行時において、一定期間ターンオンされる。すなわち、
このターンオン期間は、リーク防止のために水平走査線
HSLの電位がLレベルからHレベルへ変化する期間を
含むように設定される。
【0257】これにより、各副画素における待機モード
のホールド期間中におけるリークを防止して消費電力を
低減するとともに、これに起因する表示品位の低下を防
止することができる。
のホールド期間中におけるリークを防止して消費電力を
低減するとともに、これに起因する表示品位の低下を防
止することができる。
【0258】[実施の形態4]実施の形態4において
は、リーク防止を強化した副画素の構成のバリエーショ
ンについて説明する。
は、リーク防止を強化した副画素の構成のバリエーショ
ンについて説明する。
【0259】図36は、実施の形態4に従う副画素の構
成を示す回路図である。図36を図3と比較して、実施
の形態4に従う副画素においては、水平走査線HSLと
制御ノードNxとの間に、TFT素子12と直列に結合
されるリーク防止のためのTFT素子12lcがさらに
配置される点で異なる。TFT素子12lcは、TFT
素子12と同様に、第1の垂直走査線VSLの電位に応
じて動作する。その他の部分の構成および動作について
は、図3の場合と同様であるので詳細な説明は繰返さな
い。
成を示す回路図である。図36を図3と比較して、実施
の形態4に従う副画素においては、水平走査線HSLと
制御ノードNxとの間に、TFT素子12と直列に結合
されるリーク防止のためのTFT素子12lcがさらに
配置される点で異なる。TFT素子12lcは、TFT
素子12と同様に、第1の垂直走査線VSLの電位に応
じて動作する。その他の部分の構成および動作について
は、図3の場合と同様であるので詳細な説明は繰返さな
い。
【0260】実施の形態3で説明したように、制御ノー
ドNxからのリークを防止することが重要である。した
がって、実施の形態4に従う副画素においては、リーク
電流経路となる制御ノードNxおよび水平走査線HSL
の間に複数個のTFT素子を配置して、副画素が表示す
る輝度に関らずリーク電流の防止を図ることができる。
リーク防止用のTFT素子をさらに設けて複数個とする
ことも可能である。
ドNxからのリークを防止することが重要である。した
がって、実施の形態4に従う副画素においては、リーク
電流経路となる制御ノードNxおよび水平走査線HSL
の間に複数個のTFT素子を配置して、副画素が表示す
る輝度に関らずリーク電流の防止を図ることができる。
リーク防止用のTFT素子をさらに設けて複数個とする
ことも可能である。
【0261】[実施の形態4の変形例1]図37は、本
発明の実施の形態4の変形例1に従う副画素の構成を示
す回路図である。
発明の実施の形態4の変形例1に従う副画素の構成を示
す回路図である。
【0262】図37を図36と比較して、実施の形態4
の変形例1に従う副画素においては、TFT素子12お
よび12lcを介して、水平走査線HSLおよび制御ノ
ードNxと結合される中間ノードNx′と電極の一方が
結合されるリーク防止キャパシタ125がさらに配置さ
れる点で異なる。
の変形例1に従う副画素においては、TFT素子12お
よび12lcを介して、水平走査線HSLおよび制御ノ
ードNxと結合される中間ノードNx′と電極の一方が
結合されるリーク防止キャパシタ125がさらに配置さ
れる点で異なる。
【0263】リーク防止キャパシタ125の電極の他方
は、図37においては画素信号線VPLと結合されてい
るが、この電極の他方は、必ずしも画素信号線VPLと
結合させる必要はなく、中間ノードNx′と独立の任意
のノードを選択して結合させることができる。その他の
部分については、図39の場合と同様であるので詳細な
説明は繰返さない。
は、図37においては画素信号線VPLと結合されてい
るが、この電極の他方は、必ずしも画素信号線VPLと
結合させる必要はなく、中間ノードNx′と独立の任意
のノードを選択して結合させることができる。その他の
部分については、図39の場合と同様であるので詳細な
説明は繰返さない。
【0264】このような構成とすることにより、制御ノ
ードNxと水平走査線HSLとの間にリーク電流が生じ
た場合においても、まず中間ノードNx′の電位レベル
が変化することになる。このため、TFT素子12lc
に生じるリーク電流Il1が比較的大きい場合であって
も、中間ノードNx′と制御ノードNxとの間に結合さ
れるTFT素子12のリーク電流Il2は低く抑えるこ
とができる。この結果、リークが生じた場合において
も、制御ノードNxの電位レベル変化をより抑制するこ
とが可能となる。これにより、実施の形態4に従う構成
と比較して、待機モード時における表示品位の向上およ
び低消費電力化をさらに図ることが可能となる。
ードNxと水平走査線HSLとの間にリーク電流が生じ
た場合においても、まず中間ノードNx′の電位レベル
が変化することになる。このため、TFT素子12lc
に生じるリーク電流Il1が比較的大きい場合であって
も、中間ノードNx′と制御ノードNxとの間に結合さ
れるTFT素子12のリーク電流Il2は低く抑えるこ
とができる。この結果、リークが生じた場合において
も、制御ノードNxの電位レベル変化をより抑制するこ
とが可能となる。これにより、実施の形態4に従う構成
と比較して、待機モード時における表示品位の向上およ
び低消費電力化をさらに図ることが可能となる。
【0265】[実施の形態4の変形例2]図38は、本
発明の実施の形態4の変形例2に従う副画素の構成を示
す回路図である。
発明の実施の形態4の変形例2に従う副画素の構成を示
す回路図である。
【0266】図38を図3と比較して、実施の形態4の
変形例2に従う副画素においては、TFT素子122お
よび124と接続される内部ノードNzが画素電極ノー
ドNaから切離され、内部ノードNzと画素電極ノード
Naとの間に新たにTFT素子130が配置される点で
異なる。その他の部分の構成および動作は、図3の場合
と同様であるので詳細な説明は繰返さない。
変形例2に従う副画素においては、TFT素子122お
よび124と接続される内部ノードNzが画素電極ノー
ドNaから切離され、内部ノードNzと画素電極ノード
Naとの間に新たにTFT素子130が配置される点で
異なる。その他の部分の構成および動作は、図3の場合
と同様であるので詳細な説明は繰返さない。
【0267】TFT素子130のゲートは第2の垂直走
査線VSL2と結合される。したがって、TFT素子1
30は、待機モード時のホールド期間中において、TF
T素子122および124と同様のタイミングで動作す
る。すなわち、TFT素子130は、第2の垂直走査線
VSL2の活性化(Hレベルへ)に応答してターンオン
し、その他の期間においてはオフ状態を維持する。
査線VSL2と結合される。したがって、TFT素子1
30は、待機モード時のホールド期間中において、TF
T素子122および124と同様のタイミングで動作す
る。すなわち、TFT素子130は、第2の垂直走査線
VSL2の活性化(Hレベルへ)に応答してターンオン
し、その他の期間においてはオフ状態を維持する。
【0268】これにより、TFT素子130は、画素電
極ノードNaからのリークを防止する機能を有する。待
機モード時のホールド期間中においては、画素電極ノー
ドNaに対して、画素電極ノードNa〜TFT素子13
0〜TFT素子122〜TFT素子114〜画素信号線
VPLと、画素電極ノードNa〜TFT素子130〜T
FT素子124〜TFT素子118〜共通配線CLとの
2つのリーク電流経路が存在することになるが、TFT
素子130は、いずれのリーク電流経路に対しても、リ
ーク電流を阻止する機能を有する。
極ノードNaからのリークを防止する機能を有する。待
機モード時のホールド期間中においては、画素電極ノー
ドNaに対して、画素電極ノードNa〜TFT素子13
0〜TFT素子122〜TFT素子114〜画素信号線
VPLと、画素電極ノードNa〜TFT素子130〜T
FT素子124〜TFT素子118〜共通配線CLとの
2つのリーク電流経路が存在することになるが、TFT
素子130は、いずれのリーク電流経路に対しても、リ
ーク電流を阻止する機能を有する。
【0269】このような構成とすることにより、少ない
個数のTFT素子の追加によって、より強力に画素電極
ノードNaの待機モード時におけるリーク防止を行なう
ことができる。これにより、通常モードおよび待機モー
ドのいずれにおいても、表示品位の向上および走査周期
の緩和による低消費電力化を図ることが可能になる。
個数のTFT素子の追加によって、より強力に画素電極
ノードNaの待機モード時におけるリーク防止を行なう
ことができる。これにより、通常モードおよび待機モー
ドのいずれにおいても、表示品位の向上および走査周期
の緩和による低消費電力化を図ることが可能になる。
【0270】[実施の形態5]以上述べたように、図3
および図36〜38に示した構成の副画素SPXを用い
て、待機モードと通常モードとを使い分けることによっ
て、高速の動画表示および静止画の低消費電力表示を両
立することができる。そこで、このような画素の構成
は、携帯電話や携帯情報端末機器等のバッテリ駆動機器
に適している。
および図36〜38に示した構成の副画素SPXを用い
て、待機モードと通常モードとを使い分けることによっ
て、高速の動画表示および静止画の低消費電力表示を両
立することができる。そこで、このような画素の構成
は、携帯電話や携帯情報端末機器等のバッテリ駆動機器
に適している。
【0271】図39は、本発明の実施の形態5に従う携
帯電話機400の構成を示す概念図である。
帯電話機400の構成を示す概念図である。
【0272】図39を参照して、携帯電話機400は実
施の形態1から4の各々、もしくはこれらの組合せに従
う液晶表示装置100の液晶表示部10を表示部として
備える。液晶表示装置100の構成の詳細については既
に説明したとおりであるので繰返さない。これにより、
低消費電力化を図るとともに、デジタルデータの映像信
号に基づいて、回路面積を削減した階調表示が実行でき
るので、携帯電話機に要求される低消費電力化および小
型軽量化にマッチした構成とすることができる。また、
通常モードを使用することにより、高速な動画表示にも
対応することができる。
施の形態1から4の各々、もしくはこれらの組合せに従
う液晶表示装置100の液晶表示部10を表示部として
備える。液晶表示装置100の構成の詳細については既
に説明したとおりであるので繰返さない。これにより、
低消費電力化を図るとともに、デジタルデータの映像信
号に基づいて、回路面積を削減した階調表示が実行でき
るので、携帯電話機に要求される低消費電力化および小
型軽量化にマッチした構成とすることができる。また、
通常モードを使用することにより、高速な動画表示にも
対応することができる。
【0273】図40は、本発明の実施の形態5に従う携
帯情報端末機器410の構成を示す概念図である。
帯情報端末機器410の構成を示す概念図である。
【0274】図40を参照して、携帯情報端末機器41
0は、実施の形態1から4の各々、もしくはこれらの組
合せに従う液晶表示装置100の液晶表示部10を表示
部として備える。これにより、携帯情報端末機器410
は、携帯電話機400と同様に、低消費電力化および小
型軽量化を有効に図ることが可能となり、高速の動画表
示にも対応することが可能となる。
0は、実施の形態1から4の各々、もしくはこれらの組
合せに従う液晶表示装置100の液晶表示部10を表示
部として備える。これにより、携帯情報端末機器410
は、携帯電話機400と同様に、低消費電力化および小
型軽量化を有効に図ることが可能となり、高速の動画表
示にも対応することが可能となる。
【0275】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0276】
【発明の効果】請求項1および2に記載の液晶表示装置
は、2段階に設けられた第1および第2のラッチ回路の
それぞれによって、映像信号の取込処理およびデコード
回路への転送処理を並列処理として分担して行なうの
で、ラッチ回路自身および、デコード回路における処理
動作を低速化することができ、消費電力の削減が可能で
ある。
は、2段階に設けられた第1および第2のラッチ回路の
それぞれによって、映像信号の取込処理およびデコード
回路への転送処理を並列処理として分担して行なうの
で、ラッチ回路自身および、デコード回路における処理
動作を低速化することができ、消費電力の削減が可能で
ある。
【0277】請求項3記載の液晶表示装置は、請求項1
記載の液晶表示装置が奏する効果に加えて、各画素を副
画素に分割し、各副画素において制御ノードに保持され
た情報に基づいて画素電極を最大輝度/最小輝度の一方
に周期的に再充電できるので、同一の表示内容を低消費
電力で保持できる。
記載の液晶表示装置が奏する効果に加えて、各画素を副
画素に分割し、各副画素において制御ノードに保持され
た情報に基づいて画素電極を最大輝度/最小輝度の一方
に周期的に再充電できるので、同一の表示内容を低消費
電力で保持できる。
【0278】請求項4記載の液晶表示装置は、請求項3
記載の液晶表示装置が奏する効果に加えて、高速の動画
表示に適した、各副画素における表示内容を垂直走査に
応じて書換え可能な第1の動作モードと、同一の表示内
容を保持する場合に適した、副画素の最大輝度/最小輝
度選択の組合わせによって階調表示を実行する低消費電
力の第2の動作モードとのいずれかを選択して画像表示
を行なうことができる。
記載の液晶表示装置が奏する効果に加えて、高速の動画
表示に適した、各副画素における表示内容を垂直走査に
応じて書換え可能な第1の動作モードと、同一の表示内
容を保持する場合に適した、副画素の最大輝度/最小輝
度選択の組合わせによって階調表示を実行する低消費電
力の第2の動作モードとのいずれかを選択して画像表示
を行なうことができる。
【0279】請求項5および8に記載の液晶表示装置
は、高速の動画表示に適した、各副画素における表示内
容を垂直走査に応じて書換え可能な第1の動作モード
と、同一の表示内容を保持する場合に適した、副画素の
最大輝度/最小輝度選択の組合わせによって階調表示を
実行する低消費電力の第2の動作モードとのいずれかを
選択して、デジタル信号に基づく階調的な画像表示を行
なうことができる。
は、高速の動画表示に適した、各副画素における表示内
容を垂直走査に応じて書換え可能な第1の動作モード
と、同一の表示内容を保持する場合に適した、副画素の
最大輝度/最小輝度選択の組合わせによって階調表示を
実行する低消費電力の第2の動作モードとのいずれかを
選択して、デジタル信号に基づく階調的な画像表示を行
なうことができる。
【0280】請求項6記載の液晶表示装置は、請求項5
記載の液晶表示装置が奏する効果に加えて、デコード処
理に必要な信号数を削減して、第1の動作モードおよび
第2の動作モードの両方に対応したデコード処理を行な
うことができる。
記載の液晶表示装置が奏する効果に加えて、デコード処
理に必要な信号数を削減して、第1の動作モードおよび
第2の動作モードの両方に対応したデコード処理を行な
うことができる。
【0281】請求項7記載の液晶表示装置は、請求項6
記載の液晶表示装置が奏する効果に加えて、2段階に設
けられた第1および第2のラッチ回路によって、映像信
号の取込処理およびデコード回路への転送処理を分担し
て行なうので、ラッチ回路自身およびデコード回路にお
ける処理動作を並列処理して低速で行なうことができ、
消費電力の削減が可能である。
記載の液晶表示装置が奏する効果に加えて、2段階に設
けられた第1および第2のラッチ回路によって、映像信
号の取込処理およびデコード回路への転送処理を分担し
て行なうので、ラッチ回路自身およびデコード回路にお
ける処理動作を並列処理して低速で行なうことができ、
消費電力の削減が可能である。
【0282】請求項9から12に記載の液晶表示装置
は、請求項5および8記載にの液晶表示装置が奏する効
果に加えて、第2の動作モード時において副画素中の制
御ノードに生じるリーク電流を防止できるので、第2の
動作モードにおける表示品位の維持と消費電力の削減と
を両立して実行できる。
は、請求項5および8記載にの液晶表示装置が奏する効
果に加えて、第2の動作モード時において副画素中の制
御ノードに生じるリーク電流を防止できるので、第2の
動作モードにおける表示品位の維持と消費電力の削減と
を両立して実行できる。
【0283】請求項13および14に記載の液晶表示装
置は、請求項5記載の液晶表示装置が奏する効果に加え
て、副画素中の画素電極ノードからのリーク電流を防止
できるので、表示品位の維持と消費電力の削減とを両立
して実行できる。
置は、請求項5記載の液晶表示装置が奏する効果に加え
て、副画素中の画素電極ノードからのリーク電流を防止
できるので、表示品位の維持と消費電力の削減とを両立
して実行できる。
【0284】請求項15記載の携帯電話機は、高速の動
画表示に適した、各副画素における表示内容を垂直走査
に応じて書換え可能な第1の動作モードと、同一の表示
内容を保持する場合に適した、副画素の最大輝度/最小
輝度選択の組合わせによって階調表示を実行する低消費
電力の第2の動作モードとのいずれかを選択して、デジ
タル信号に基づく階調的な画像表示を行なうことが可能
な液晶表示装置を備える。したがって、高速の動画表示
に対応するとともに低消費電力化を図ることできる。
画表示に適した、各副画素における表示内容を垂直走査
に応じて書換え可能な第1の動作モードと、同一の表示
内容を保持する場合に適した、副画素の最大輝度/最小
輝度選択の組合わせによって階調表示を実行する低消費
電力の第2の動作モードとのいずれかを選択して、デジ
タル信号に基づく階調的な画像表示を行なうことが可能
な液晶表示装置を備える。したがって、高速の動画表示
に対応するとともに低消費電力化を図ることできる。
【0285】請求項16記載の携帯電話機は、請求項1
5記載の携帯電話機が奏する効果に加えて、液晶表示装
置におけるデコード処理に必要な信号数を削減して、第
1の動作モードおよび第2の動作モードの両方に対応し
たデコード処理を行なうことができる。この結果、回路
面積削減による小型軽量化を図ることができる。
5記載の携帯電話機が奏する効果に加えて、液晶表示装
置におけるデコード処理に必要な信号数を削減して、第
1の動作モードおよび第2の動作モードの両方に対応し
たデコード処理を行なうことができる。この結果、回路
面積削減による小型軽量化を図ることができる。
【0286】請求項17記載の液晶表示装置は、請求項
16記載の携帯電話機が奏する効果に加えて、2段階に
設けられた第1および第2のラッチ回路によって、映像
信号の取込処理およびデコード回路への転送処理を分担
して行なうので、ラッチ回路自身および、デコード回路
における処理動作を低速で行なうことができ、消費電力
をさらに削減することができる。
16記載の携帯電話機が奏する効果に加えて、2段階に
設けられた第1および第2のラッチ回路によって、映像
信号の取込処理およびデコード回路への転送処理を分担
して行なうので、ラッチ回路自身および、デコード回路
における処理動作を低速で行なうことができ、消費電力
をさらに削減することができる。
【0287】請求項18記載の携帯情報端末機器は、高
速の動画表示に適した、各副画素における表示内容を垂
直走査に応じて書換え可能な第1の動作モードと、同一
の表示内容を保持する場合に適した、副画素の最大輝度
/最小輝度選択の組合わせによって階調表示を実行する
低消費電力の第2の動作モードとのいずれかを選択し
て、デジタル信号に基づく階調的な画像表示を行なうこ
とが可能な液晶表示装置を備える。したがって、高速の
動画表示に対応するとともに低消費電力化を図ることで
きる。
速の動画表示に適した、各副画素における表示内容を垂
直走査に応じて書換え可能な第1の動作モードと、同一
の表示内容を保持する場合に適した、副画素の最大輝度
/最小輝度選択の組合わせによって階調表示を実行する
低消費電力の第2の動作モードとのいずれかを選択し
て、デジタル信号に基づく階調的な画像表示を行なうこ
とが可能な液晶表示装置を備える。したがって、高速の
動画表示に対応するとともに低消費電力化を図ることで
きる。
【0288】請求項19記載の携帯情報端末機器は、請
求項18記載の携帯情報端末機器が奏する効果に加え
て、液晶表示装置におけるデコード処理に必要な信号数
を削減して、第1の動作モードおよび第2の動作モード
の両方に対応したデコード処理を行なうことができる。
この結果、回路面積削減による小型軽量化を図ることが
できる。
求項18記載の携帯情報端末機器が奏する効果に加え
て、液晶表示装置におけるデコード処理に必要な信号数
を削減して、第1の動作モードおよび第2の動作モード
の両方に対応したデコード処理を行なうことができる。
この結果、回路面積削減による小型軽量化を図ることが
できる。
【0289】請求項20記載の携帯情報端末機器は、請
求項19記載の携帯情報端末機器が奏する効果に加え
て、2段階に設けられた第1および第2のラッチ回路に
よって、映像信号の取込処理およびデコード回路への転
送処理を分担して行なうので、ラッチ回路自身および、
デコード回路における処理動作を低速で行なうことがで
き、消費電力をさらに削減することができる。
求項19記載の携帯情報端末機器が奏する効果に加え
て、2段階に設けられた第1および第2のラッチ回路に
よって、映像信号の取込処理およびデコード回路への転
送処理を分担して行なうので、ラッチ回路自身および、
デコード回路における処理動作を低速で行なうことがで
き、消費電力をさらに削減することができる。
【図1】 本発明の実施の形態に従う液晶表示装置10
0の全体構成を示すブロック図である。
0の全体構成を示すブロック図である。
【図2】 画素110の構成を示す概念図である。
【図3】 副画素の構成を示す回路図である。
【図4】 通常モード時における画素電極電位の書込を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図5】 待機モード時における画素電極電位の書込を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図6】 水平走査回路40の構成を示す概略ブロック
図である。
図である。
【図7】 水平走査回路40の構成をさらに詳細に示す
ブロック図である。
ブロック図である。
【図8】 第1ラッチ回路および第2ラッチ回路におけ
る映像信号の取込タイミングおよび転送タイミングを説
明するタイミングチャートである。
る映像信号の取込タイミングおよび転送タイミングを説
明するタイミングチャートである。
【図9】 第1および第2のラッチ回路の構成を説明す
る回路図である。
る回路図である。
【図10】 デコード回路の構成を示す回路図である。
【図11】 デコード回路の動作を説明するタイミング
チャートである。
チャートである。
【図12】 デコードクロック生成回路60の構成を示
す図である。
す図である。
【図13】 階調制御回路の構成を示すブロック図であ
る。
る。
【図14】 タイミングパルス生成回路70の構成を示
す回路図である。
す回路図である。
【図15】 タイミングパルスLP0〜LP15の活性
化タイミングを説明するタイミングチャートである。
化タイミングを説明するタイミングチャートである。
【図16】 階調制御信号生成回路80および画素電位
信号生成回路90の構成を示すブロック図である。
信号生成回路90の構成を示すブロック図である。
【図17】 通常モード時における階調制御信号の設定
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図18】 通常モードで用いられる階調制御信号生成
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図19】 通常モードで用いられる画素電位信号生成
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図20】 待機モード時における階調制御信号の設定
を説明するタイミングチャートである。
を説明するタイミングチャートである。
【図21】 待機モードで用いられる階調制御信号生成
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図22】 待機モードで用いられる画素電位信号生成
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図23】 画素信号線による画素電位信号の供給を説
明するブロック図である。
明するブロック図である。
【図24】 図23に示された充電スイッチの動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図25】 各画素信号線ごとに充電スイッチを配置す
る構成を示すブロック図である。
る構成を示すブロック図である。
【図26】 実施の形態2に従う水平走査回路40の構
成を示すブロック図である。
成を示すブロック図である。
【図27】 実施の形態2に従うデコード回路の構成を
示す回路図である。
示す回路図である。
【図28】 デコードクロックTN0〜TN3およびT
S0〜TS3を説明するタイミングチャートである。
S0〜TS3を説明するタイミングチャートである。
【図29】 通常モード時におけるデコード処理に使用
されるフリップフロップ146の構成を示す回路図であ
る。
されるフリップフロップ146の構成を示す回路図であ
る。
【図30】 通常モード時における階調表示信号CSG
の設定を説明するタイミングチャートである。
の設定を説明するタイミングチャートである。
【図31】 待機モード時における階調表示信号CSG
の生成を説明するタイミングチャートである。
の生成を説明するタイミングチャートである。
【図32】 副画素におけるリーク電流の発生を説明す
る回路図である。
る回路図である。
【図33】 液晶表示素子における電極間電位差と輝度
との間の関係を説明する図である。
との間の関係を説明する図である。
【図34】 待機モードのホールド期間中における実施
の形態3に従う水平走査線HSLの電位設定を説明する
タイミングチャートである。
の形態3に従う水平走査線HSLの電位設定を説明する
タイミングチャートである。
【図35】 実施の形態3に従う充電スイッチの動作タ
イミングを説明するタイミングチャートである。
イミングを説明するタイミングチャートである。
【図36】 実施の形態4に従う副画素の構成を示す回
路図である。
路図である。
【図37】 本発明の実施の形態4の変形例1に従う副
画素の構成を示す回路図である。
画素の構成を示す回路図である。
【図38】 本発明の実施の形態4の変形例2に従う副
画素の構成を示す回路図である。
画素の構成を示す回路図である。
【図39】 本発明の実施の形態5に従う携帯電話機4
00の構成を示す概念図である。
00の構成を示す概念図である。
【図40】 本発明の実施の形態5に従う携帯情報端末
機器410の構成を示す概念図である。
機器410の構成を示す概念図である。
【図41】 従来の液晶表示装置500の全体構成を説
明する概略ブロック図である。
明する概略ブロック図である。
【図42】 デジタル映像信号に基づいて階調表示を行
なうための従来の水平走査回路540の構成を示すブロ
ック図である。
なうための従来の水平走査回路540の構成を示すブロ
ック図である。
【図43】 従来のデコード回路および階調制御回路の
構成を詳細に説明するブロック図である。
構成を詳細に説明するブロック図である。
【図44】 アナログスイッチの構成を示す回路図であ
る。
る。
20 液晶表示部、30a,30b 垂直走査回路、4
0 水平走査回路、41 シフトレジスタ回路、42
第1ラッチ部、42R,42G,42B 第1ラッチ回
路、43 第2ラッチ部、43R,43G,43B 第
2ラッチ回路、44 デコード部、45R,45G,4
5B,145R,145G,145Bデコード回路、4
6R,46G,46B 階調制御回路、47 レベルシ
フタ回路、60 デコードクロック生成回路、70 タ
イミングパルス生成回路、80,80n,80s 階調
制御信号生成回路、90,90n,90s 画素電位信
号生成回路、110 画素、CL 共通配線、CSG
階調表示信号、HSL水平走査線、Na 画素電極ノー
ド、Nb 共通電極ノード、SPX,SPX0,SPX
1,SPX2,SPX3 副画素、VPL 画素信号
線、Vpx 画素電位信号、CSW,CSWa,CSW
b 充電スイッチ、VSL1,VSL2垂直走査線。
0 水平走査回路、41 シフトレジスタ回路、42
第1ラッチ部、42R,42G,42B 第1ラッチ回
路、43 第2ラッチ部、43R,43G,43B 第
2ラッチ回路、44 デコード部、45R,45G,4
5B,145R,145G,145Bデコード回路、4
6R,46G,46B 階調制御回路、47 レベルシ
フタ回路、60 デコードクロック生成回路、70 タ
イミングパルス生成回路、80,80n,80s 階調
制御信号生成回路、90,90n,90s 画素電位信
号生成回路、110 画素、CL 共通配線、CSG
階調表示信号、HSL水平走査線、Na 画素電極ノー
ド、Nb 共通電極ノード、SPX,SPX0,SPX
1,SPX2,SPX3 副画素、VPL 画素信号
線、Vpx 画素電位信号、CSW,CSWa,CSW
b 充電スイッチ、VSL1,VSL2垂直走査線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/20 623 G09G 3/20 623D 641 641G 641A H04Q 7/38 H04B 7/26 109T (72)発明者 時岡 秀忠 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 井上 満夫 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 Fターム(参考) 2H093 NA41 NA51 NC22 NC26 ND06 ND07 ND34 ND39 5B069 AA01 BA05 BB04 BB07 BB09 BB13 HA10 5C006 AA01 AA12 AA15 AA22 AC27 AF72 BB16 BC03 BC06 BC12 BC20 BF03 BF04 BF06 BF11 BF22 BF24 BF26 BF27 FA15 FA47 FA56 5C080 AA10 BB05 CC03 DD06 DD26 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5K067 AA43 BB04 EE02 FF02 FF23
Claims (20)
- 【請求項1】 nビット(n:2以上の自然数)の映像
信号に応じた階調表示を行なう液晶表示装置であって、 行列状に配置される複数の画素を含む液晶表示部と、 画素行に対応してそれぞれ配置される複数の垂直走査線
と、 画素列に対応してそれぞれ配置される複数の水平走査線
と、 前記画素行を垂直走査するために前記複数の垂直走査線
の各々を一定周期で順に活性化する垂直走査回路と、 前記画素列を水平走査するための水平走査回路とを備
え、 前記水平走査回路は、 前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第1のラッチ回路と、 前記画素列に対応してそれぞれ設けられ、前記複数の第
1のラッチ回路から転送された前記映像信号をそれぞれ
保持するための複数の第2のラッチ回路と、 前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第1ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、 前記画素列に対応してそれぞれ設けられ、前記第2のラ
ッチ回路に保持された前記映像信号をデコードし、前記
水平走査の対象に対応する前記水平走査線に対して、前
記映像信号のデコード結果に応じて活性化期間が変化す
る階調表示信号を出力するための複数のデコード回路と
を含み、 前記画素に書込むための画素電位信号を生成する画素電
位信号生成回路と、 前記画素行に対応してそれぞれ配置され、前記画素電位
信号を伝達するための複数の画素信号線とをさらに備
え、 各前記画素は、 画素電極および共通電極の間の電位差に応じた輝度を表
示する液晶表示素子と、 前記複数の水平走査線のうちの対応する1つの電位に応
じて、前記複数の画素信号線のうちの対応する1つと前
記画素電極とを電気的に結合するための液晶駆動回路と
を含む、液晶表示装置。 - 【請求項2】 前記複数のデコード回路の各々における
前記垂直走査の対象に対応するデコード処理は、前記複
数の第1のラッチ回路による次の前記垂直走査の対象に
対応する前記映像信号の取込処理と並列に実行される、
請求項1記載の液晶表示装置。 - 【請求項3】 各前記画素は、各々が前記液晶表示素子
と前記液晶駆動回路を有する複数の副画素に分割され、 前記複数の垂直走査線、前記複数の水平走査線および前
記複数の画素信号線は、各前記副画素の行および列にそ
れぞれ対応するようにさらに配置され、 前記液晶表示装置は、 前記副画素の行に対応してそれぞれ配置されて、前記垂
直走査回路によって活性化が制御される複数の副垂直走
査線と、 前記副画素の行に対応してそれぞれ配置されて、最大輝
度および最小輝度のうちの一方に対応する電位を供給す
るための複数の共通電極電位配線とをさらに備え、 前記液晶駆動回路は、 対応する前記垂直走査線の活性化に応答して、対応する
前記水平走査線と制御ノードとの間を結合するための第
1のトランジスタスイッチと、 前記制御ノードの電位レベルを保持するための制御容量
素子と、 対応する前記副垂直走査線の活性化に応答して、対応す
る前記共通電極電位配線および前記画素信号線のうちの
前記制御ノードの電位レベルに応じた一方を前記画素電
極と接続するための電位供給回路と、 対応する前記垂直走査線の活性化に応答して、対応する
前記画素信号線と前記画素電極ノードを結合するための
第2のトランジスタスイッチとを含む、請求項1記載の
液晶表示装置。 - 【請求項4】 前記液晶表示装置は、第1および第2の
動作モードのいずれか一方に従って動作し、 前記垂直走査回路は、前記第1の動作モードにおいて、
前記垂直走査線を前記第1の周期で選択的に活性化する
とともに、前記副垂直走査線を非活性化し、 前記画素電位信号生成回路は、前記第1の動作モードに
おいて、前記最小輝度および前記最大輝度にそれぞれ対
応する電位間で前記画素電位信号の電位レベルを時間的
に変化させ、 前記第1の動作モードにおいて、同一の前記画素に属す
る前記副画素に対しては、共通の前記階調表示信号が伝
達され、 前記垂直走査回路は、前記第2の動作モードにおいて、
前記副垂直走査線を前記第1の周期で選択的に活性化す
るとともに、前記垂直走査線を前記第1の周期より長い
第2の周期で選択的に活性化し、 前記水平走査回路は、前記第2の動作モードにおいて、
前記第2の周期に対応して前記第1の動作モード時より
も長い周期で水平走査を行ない、 前記画素電位信号生成回路は、前記第2の動作モードに
おいて、前記画素電位信号の電位レベルを前記最大輝度
および前記最小輝度の他方に対応する電位に設定し、 前記第2の動作モードにおいて、同一の前記画素に属す
る前記副画素の各々の輝度は、互いに独立した前記階調
表示信号にそれぞれ従って、前記最大輝度および前記最
小輝度のいずれか一方に設定される、請求項3記載の液
晶表示装置。 - 【請求項5】 第1および第2の動作モードのいずれか
に従って、nビット(n:2以上の自然数)の映像信号
に応じた階調表示を行なう液晶表示装置であって、 各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、 前記副画素の行に対応してそれぞれ配置される複数の第
1および第2の垂直走査線と、 前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、 前記副画素の行を垂直走査するために前記複数の第1お
よび第2の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、 前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、 前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、 前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、 前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、 各前記副画素は、 対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
1のトランジスタスイッチと、 前記制御ノードの電位レベルを保持するための制御容量
素子と、 対応する前記第2の垂直走査線の活性化に応答して、対
応する前記共通電極電位配線および前記画素信号線のう
ちの前記制御ノードの電位レベルに応じた一方を前記画
素電極と接続するための電位供給回路と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第2のトランジスタスイッチとを有し、 前記第1の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか1つに設定され、 前記第2の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、液晶表示装置。 - 【請求項6】 前記第1の動作モード時において、所定
期間を2n個の期間に分割するための所定周波数を有す
る第1のメインデコードクロック信号を含む、同期した
n個のメインデコードクロック信号を生成するデコード
クロック生成回路をさらに備え、 前記n個のメインデコードクロック信号のうちの第i番
目(i:2以上n以下の自然数)のメインデコードクロ
ック信号は、前記所定周波数の1/2(n-1)の周波数を
有し、 前記デコードクロック信号生成回路は、前記第2の動作
モード時において、互いに異なる活性化期間を有するn
個のサブデコードクロック信号を生成し、前記水平走査
回路は、 前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第1のラッチ回路と、 前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第1ラッチ回路の各々を順次動作させ
るためのシフトレジスタ回路と、 前記画素列に対応してそれぞれ設けられ、前記第1のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、 各前記デコード回路は、前記第1の動作モード時におい
て、前記n個のメインデコードクロック信号および前記
映像信号に基づいて、前記2n個の期間のうちの前記映
像信号のデコード結果に応じた1個の期間において活性
化されるデコードパルス信号を生成するとともに、前記
デコードパルス信号の活性化タイミングに応じて、前記
階調表示信号の前記活性化期間を設定し、 各前記デコード回路は、前記第2の動作モード時におい
て、前記n個のサブデコードクロック信号および前記映
像信号に基づいて、前記互いに異なる活性化期間のそれ
ぞれにおける前記階調表示信号の活性化を、前記映像信
号のnビットのデコード結果に応じて制御する、請求項
5記載の液晶表示装置。 - 【請求項7】 前記水平走査回路は、 前記副画素の列に対応してそれぞれ設けられ、前記複数
の第1のラッチ回路から転送された前記映像信号をそれ
ぞれ保持するための複数の第2のラッチ回路をさらに含
み、 各前記デコード回路は、前記第2のラッチ回路に保持さ
れた前記映像信号をデコードして前記階調制御信号を出
力し、 各前記デコード回路における前記垂直走査の対象に対応
するデコード処理は、前記複数の第1のラッチ回路によ
る次の前記垂直走査の対象に対応する前記映像信号の取
込処理と並列に実行される、請求項6記載の液晶表示装
置。 - 【請求項8】 前記垂直走査回路は、前記第1の動作モ
ードにおいて、前記第1の垂直走査線を前記第1の周期
で選択的に活性化するとともに、前記第2の副垂直走査
線を非活性状態に維持し、 前記画素電位信号生成回路は、前記第1の動作モードに
おいて、前記最小輝度および前記最大輝度にそれぞれ対
応する電位間で前記画素電位信号の電位レベルを時間的
に変化させ、 前記垂直走査回路は、前記第2の動作モードにおいて、
前記第2の垂直走査線を前記第1の周期で選択的に活性
化するとともに、前記第1の垂直走査線を前記第1の周
期より長い第2の周期で選択的に活性化し、 前記水平走査回路は、前記第2の動作モードにおいて、
前記第2の周期に対応して前記第1の動作モードよりも
長い周期で水平走査を行ない、 前記画素電位信号生成回路は、前記第2の動作モードに
おいて、前記画素電位信号の電位レベルを、前記最大輝
度および前記最小輝度にそれぞれ対応する電位のうちの
前記複数の共通電極電位配線が供給する電位と相補の電
位に設定する、請求項5記載の液晶表示装置。 - 【請求項9】 前記第2の動作モードにおいて、前記第
1の垂直走査線が非活性化されている期間中における前
記水平走査線の電位は、前記最大輝度の表示に対応する
前記制御ノードの所定電位レベルに設定される、請求項
8記載の液晶表示装置。 - 【請求項10】 前記画素電位信号生成回路と前記複数
の画素信号線との間にそれぞれ配置され、前記垂直走査
回路に制御されて、前記垂直走査に同期してオン/オフ
する複数の充電スイッチ回路をさらに備え、 前記垂直走査回路は、前記水平走査線の電位が前記所定
電位レベルに遷移するタイミングにおいて、前記複数の
充電スイッチ回路の各々をオンする、請求項9記載の液
晶表示装置。 - 【請求項11】 各前記副画素は、 前記対応する水平走査線と前記制御ノードとの間に、前
記第1のトランジスタスイッチと直列に電気的に結合さ
れ、前記対応する第1の垂直走査線の活性化に応答して
オンする第3のトランジスタスイッチを有する、請求項
5記載の液晶表示装置。 - 【請求項12】 各前記副画素は、 前記第1および第3のトランジスタスイッチのトランジ
スタスイッチの少なくとも一方を介して、前記対応する
水平走査線および前記制御ノードと結合される中間ノー
ドと、前記対応する水平走査線と非結合の内部ノードと
の間に結合されるリーク防止キャパシタをさらに有す
る、請求項11記載の液晶表示装置。 - 【請求項13】 前記電位供給回路は、 対応する前記画素信号線と内部ノードとの間に電気的に
結合され、前記制御ノードの電位に応じて動作する第3
のトランジスタスイッチと、 対応する前記共通電極電位配線と前記内部ノードとの間
に電気的に結合され、前記制御ノードの電位に応じて前
記第3のトランジスタスイッチと相補的に動作する第4
のトランジスタスイッチと、 前記内部ノードと前記画素電極ノードとの間に電気的に
結合され、対応する前記第2の垂直走査線の電位に応じ
て動作する第5のトランジスタスイッチとを有する、請
求項5記載の液晶表示装置。 - 【請求項14】 前記電位供給回路は、さらに、 前記内部ノードと前記第3のトランジスタスイッチとの
間に電気的に結合される第6のトランジスタスイッチ
と、 前記内部ノードと前記第4のトランジスタスイッチとの
間に電気的に結合される第7のトランジスタスイッチと
を有し、 前記第6および第7のトランジスタスイッチの各々は、
前記対応する第2の垂直走査線の電位に応じて動作す
る、請求項13記載の液晶表示装置。 - 【請求項15】 携帯電話機であって、 第1および第2の動作モードのいずれかに従って、nビ
ット(n:2以上の自然数)の映像信号に応じた階調表
示を行なう液晶表示装置を備え、 前記液晶表示装置は、 各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、 前記副画素の行に対応してそれぞれ配置される複数の第
1および第2の垂直走査線と、 前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、 前記副画素の行を垂直走査するために前記複数の第1お
よび第2の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、 前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、 前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、 前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、 前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、 各前記副画素は、 対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
1のトランジスタスイッチと、 前記制御ノードの電位レベルを保持するための制御容量
素子と、 対応する前記第2の垂直走査線の活性化に応答して、対
応する前記共通電極電位配線および前記画素信号線のう
ちの前記制御ノードの電位レベルに応じた一方を前記画
素電極と接続するための電位供給回路と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第2のトランジスタスイッチとを有し、 前記第1の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか1つに設定され、 前記第2の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、携帯電話機。 - 【請求項16】 前記第1の動作モード時において、所
定期間を2n個の期間に分割するための所定周波数を有
する第1のメインデコードクロック信号を含む、同期し
たn個のメインデコードクロック信号を生成するデコー
ドクロック生成回路をさらに備え、 前記n個のメインデコードクロック信号のうちの第i番
目(i:2以上n以下の自然数)のメインデコードクロ
ック信号は、前記所定周波数の1/2(n-1)の周波数を
有し、 前記デコードクロック信号生成回路は、前記第2の動作
モード時において、互いに異なる活性化期間を有するn
個のサブデコードクロック信号を生成し、前記水平走査
回路は、 前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第1のラッチ回路と、 前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第1ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、 前記画素列に対応してそれぞれ設けられ、前記第1のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、 各前記デコード回路は、前記第1の動作モード時におい
て、前記n個のメインデコードクロック信号および前記
映像信号に基づいて、前記2n個の期間のうちの前記映
像信号のデコード結果に応じた1個の期間において活性
化されるデコードパルス信号を生成するとともに、前記
デコードパルス信号の活性化タイミングに応じて、前記
階調表示信号の前記活性化期間を設定し、 各前記デコード回路は、前記第2の動作モード時におい
て、前記n個のサブデコードクロック信号および前記映
像信号に基づいて、前記互いに異なる活性化期間のそれ
ぞれにおける前記階調表示信号の活性化を、前記映像信
号のnビットのデコード結果に応じて制御する、請求項
15記載の携帯電話機。 - 【請求項17】 前記水平走査回路は、 前記副画素の列に対応してそれぞれ設けられ、前記複数
の第1のラッチ回路から転送された前記映像信号をそれ
ぞれ保持するための複数の第2のラッチ回路をさらに含
み、 各前記デコード回路は、前記第2のラッチ回路に保持さ
れた前記映像信号をデコードして前記階調制御信号を出
力し、 各前記デコード回路における前記垂直走査の対象に対応
するデコード処理は、前記複数の第1のラッチ回路によ
る次の前記垂直走査の対象に対応する前記映像信号の取
込処理と並列に実行される、請求項16記載の携帯電話
機。 - 【請求項18】 携帯情報端末機器であって、 第1および第2の動作モードのいずれかに従って、nビ
ット(n:2以上の自然数)の映像信号に応じた階調表
示を行なう液晶表示装置を備え、前記液晶表示装置は、 各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、 前記副画素の行に対応してそれぞれ配置される複数の第
1および第2の垂直走査線と、 前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、 前記副画素の行を垂直走査するために前記複数の第1お
よび第2の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、 前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、 前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、 前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、 前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、 各前記副画素は、 対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
1のトランジスタスイッチと、 前記制御ノードの電位レベルを保持するための制御容量
素子と、対応する前記第2の垂直走査線の活性化に応答
して、対応する前記共通電極電 位配線および前記画素信号線のうちの前記制御ノードの
電位レベルに応じた一方を前記画素電極と接続するため
の電位供給回路と、 対応する前記第1の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第2のトランジスタスイッチとを有し、 前記第1の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか1つに設定され、 前記第2の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、携帯情報端末機器。 - 【請求項19】 前記第1の動作モード時において、所
定期間を2n個の期間に分割するための所定周波数を有
する第1のメインデコードクロック信号を含む、同期し
たn個のメインデコードクロック信号を生成するデコー
ドクロック生成回路をさらに備え、 前記n個のメインデコードクロック信号のうちの第i番
目(i:2以上n以下の自然数)のメインデコードクロ
ック信号は、前記所定周波数の1/2(n-1)の周波数を
有し、 前記デコードクロック信号生成回路は、前記第2の動作
モード時において、互いに異なる活性化期間を有するn
個のサブデコードクロック信号を生成し、前記水平走査
回路は、 前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第1のラッチ回路と、 前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第1ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、 前記画素列に対応してそれぞれ設けられ、前記第1のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、各前記デコード回路は、前記第1の動作モード時に
おいて、前記n個のメインデコードクロック信号および
前記映像信号に基づいて、前記2n個の期間のうちの前
記映像信号のデコード結果に応じた1個の期間において
活性化されるデコードパルス信号を生成するとともに、
前記デコードパルス信号の活性化タイミングに応じて、
前記階調表示信号の前記活性化期間を設定し、各前記デ
コード回路は、前記第2の動作モード時において、前記
n個のサブデコードクロック信号および前記映像信号に
基づいて、前記互いに異なる活性化期間のそれぞれにお
ける前記階調表示信号の活性化を、前記映像信号のnビ
ットのデコード結果に応じて制御する、請求項18記載
の携帯情報端末機器。 - 【請求項20】 前記水平走査回路は、前記副画素の列
に対応してそれぞれ設けられ、前記複数の第1のラッチ
回路から転送された前記映像信号をそれぞれ保持するた
めの複数の第2のラッチ回路をさらに含み、各前記デコ
ード回路は、前記第2のラッチ回路に保持された前記映
像信号をデコードして前記階調制御信号を出力し、各前
記デコード回路における前記垂直走査の対象に対応する
デコード処理は、前記複数の第1のラッチ回路による次
の前記垂直走査の対象に対応する前記映像信号の取込処
理と並列に実行される、請求項19記載の携帯情報端末
機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000333170A JP2002140044A (ja) | 2000-10-31 | 2000-10-31 | 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000333170A JP2002140044A (ja) | 2000-10-31 | 2000-10-31 | 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002140044A true JP2002140044A (ja) | 2002-05-17 |
Family
ID=18809288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000333170A Withdrawn JP2002140044A (ja) | 2000-10-31 | 2000-10-31 | 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002140044A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011095565A (ja) * | 2009-10-30 | 2011-05-12 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
JP2011095564A (ja) * | 2009-10-30 | 2011-05-12 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
CN110442313A (zh) * | 2019-06-27 | 2019-11-12 | 华为技术有限公司 | 一种显示属性调整方法以及相关设备 |
US10623676B2 (en) | 2017-07-03 | 2020-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device and camera system |
-
2000
- 2000-10-31 JP JP2000333170A patent/JP2002140044A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011095565A (ja) * | 2009-10-30 | 2011-05-12 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
JP2011095564A (ja) * | 2009-10-30 | 2011-05-12 | Seiko Epson Corp | 電気泳動表示装置とその駆動方法、及び電子機器 |
US10623676B2 (en) | 2017-07-03 | 2020-04-14 | Panasonic Intellectual Property Management Co., Ltd. | Imaging device and camera system |
CN110442313A (zh) * | 2019-06-27 | 2019-11-12 | 华为技术有限公司 | 一种显示属性调整方法以及相关设备 |
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Legal Events
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---|---|---|---|
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