JP2002140044A

JP2002140044A - 液晶表示装置ならびにそれを備えた携帯電話機および携帯情報端末機器

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Publication number: JP2002140044A
Application number: JP2000333170A
Authority: JP
Inventors: Hiroyuki Murai; 博之村井; Masashi Agari; 将史上里; Hidetada Tokioka; 秀忠時岡; Mitsuo Inoue; 満夫井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2002-05-17

Abstract

(57)【要約】【課題】デジタル映像信号に基づいて階調表示を行な
う液晶表示装置において、画素ピッチを確保して表示品
位を維持するとともに、消費電力を削減する。【解決手段】第１ラッチ部４２は、指定されたタイミ
ングにおいて映像信号を取込んでラッチする。第１ラッ
チ部による映像信号の取込処理が完了すると、第２ラッ
チ部４３は、第１ラッチ部４２から転送された映像信号
を受けてラッチする。デコード部４４は、第２ラッチ部
４３にラッチされた映像信号に基づいてデコード処理を
実行する。ラッチ部を２段階に設定することにより、第
１ラッチ部４３による映像信号の取込処理と、デコード
部４４によるデコード処理とを並行に処理できるので、
これらの処理動作を低速化して低消費電力化を図ること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示装置に
関し、より特定的にはデジタル信号に基づいて階調表示
を行なう液晶表示装置ならびにそれを備える携帯電話機
および携帯情報端末機器に関する。

【０００２】

【従来の技術】パーソナルコンピュータ、テレビジョン
受像機、携帯電話機および携帯情報端末機器などのディ
スプレイパネルとして、液晶表示装置が用いられるよう
になってきている。液晶表示装置は、従来のディスプレ
イ装置に比較して、低消費電力化や小型軽量化の面でメ
リットが大きい。

【０００３】図４１は、従来の液晶表示装置５００の全
体構成を説明する概略ブロック図である。

【０００４】図４１を参照して、液晶表示装置５００
は、行列状に配置される複数の画素５１０を含む液晶表
示部５２０を備える。カラー液晶表示装置においては、
Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画
素から１つの表示単位５１５が形成される。

【０００５】液晶表示部５２０においては、画素の列
（以下、単に画素列とも称する）ごとに水平走査線ＨＳ
Ｌが設けられ、画素の行（以下、単に画素行とも称す
る）ごとに垂直走査線ＶＳＬが配置される。また、各画
素行ごとに共通配線ＣＬが配置される。

【０００６】詳細は図示しないが、各画素は、対向して
設けられる画素電極と共通電極とを有する液晶表示素子
と、液晶表示素子と並列に設けられる保持容量と、対応
する垂直走査線ＶＳＬの活性化に応じてオンするスイッ
チ素子であるＴＦＴ（Thin Film Transistor）素子とを
有する。ＴＦＴ素子は、対応する水平走査線ＨＳＬと画
素電極との間に接続される。共通電極は、共通配線ＣＬ
と結合される。画素電極と共通電極との間の電位差に応
じて液晶の配向性が変化することにより、液晶表示素子
の輝度（反射率）が変化する。

【０００７】液晶表示装置５００は、さらに、液晶表示
部５２０中の画素行を一定の垂直走査周期で順に走査す
る垂直走査回路５３０と、画素列を一定の水平走査周期
で順に走査して、階調表示信号を水平走査線ＨＳＬを介
して各画素に供給する水平走査回路５４０とを備える。

【０００８】垂直走査回路５３０は、所定周期に基づい
て、垂直走査線ＶＳＬを１本ずつ順に活性化することに
よって、画素行の垂直走査を実行する。水平走査回路５
４０は、ｎビット（ｎ：自然数）のデジタル信号である
映像信号を受けて、映像信号のデコード結果に応じた電
位レベルを有する階調表示信号を水平走査の対象となる
水平走査線ＨＳＬに出力する。

【０００９】いわゆる点順次駆動の場合には、垂直走査
の対象となる１つの画素行に属する各画素は、水平走査
線ＨＳＬを介して水平走査回路５４０によって順次階調
表示信号の供給を受ける。

【００１０】１つの画素行に対応するすべての画素に対
して水平走査が行なわれた後に、垂直走査回路５３０に
よって、これまで選択されていた垂直走査線ＶＳＬは非
活性化されて、次の垂直走査線ＶＳＬが活性化される。
これに応じて、ＴＦＴ素子はオフされるが、ＴＦＴ素子
のオフ期間においても保持容量によって画素電極ノード
の電位レベルは保持される。

【００１１】同様の水平走査が、次の画素行に対しても
順次実行され、すべての画素行が走査（これを１フレー
ムとも称する）された後に、再び先頭の垂直走査線ＶＳ
Ｌが活性化される。このように、すべての画素が、１フ
レームごとに階調表示信号を書込まれることによって、
画像の表示が実行されることとなる。

【００１２】各画素においては、画素電極の電位レベル
に応じた輝度が得られるので、階調表示信号の電位レベ
ルを、中間的な輝度に対応する電位レベルとすることに
よって、階調表示を行なうことができる。

【００１３】図４２は、デジタル映像信号に基づいて階
調表示を行なうための従来の水平走査回路５４０の構成
を示すブロック図である。

【００１４】図４２においては、映像信号が４ビットの
デジタル信号である場合、すなわちｎ＝４の場合につい
て示している。図４２は、Ｒ、ＧおよびＢの３画素から
なる１つの表示単位に対応する水平走査回路の構成を示
している。

【００１５】図４２を参照して、クロック信号ＣＬＫｈ
は、水平走査周期に対応する周波数を有するクロック信
号である。表示単位の各列ごとに走査回路５４２が設け
られる。これらの走査回路は、クロック信号ＣＬＫｈに
基づいて一定周期で順に選択されて、対応する３個のデ
コード回路５４４Ｒ，５４４Ｇ，５４４Ｂを活性化す
る。

【００１６】デコード回路５４４Ｒ，５４４Ｇ，５４４
Ｂは、Ｒ、ＧおよびＢの画素に対応してそれぞれ設けら
れる。４ビットの映像信号も、Ｒ、ＧおよびＢの画素ご
とに伝達される。映像データ線ＲＤＬは、Ｒ画素に対応
する４ビットの映像信号ＤＲ０〜ＤＲ３を伝達する。以
下において、映像信号を構成する各ビットを映像信号ビ
ットとも称する。

【００１７】同様に、映像データ線ＧＤＬおよびＢＤＬ
は、Ｇ画素に対応する映像信号ＤＧ０〜ＤＧ３および、
Ｂ画素に対応する映像信号ＤＢ０〜ＤＢ３をそれぞれ伝
達する。

【００１８】Ｒ画素に対応して設けられるデコード回路
５４４Ｒは、走査回路５４２によって活性化されたタイ
ミングで映像データ線ＲＤＬから映像信号ビットＤＲ０
〜ＤＲ３を取込み、制御信号ＴＦに応じたタイミングで
４ビットの映像信号のデコードを実行して、２ⁿすなわ
ち１６個のデコード信号ＤＳＧ０〜ＤＳＧ１５を出力す
る。

【００１９】Ｇ画素およびＢ画素にそれぞれ対応して設
けられるデコード回路５４４Ｂおよび５４４Ｇも同様
に、対応する映像信号のデコードを実行して、２ⁿ＝１
６ビットのデコード信号を生成する。このように映像信
号をｎ＝４ビットのデジタル信号とすることにより、各
画素において２⁴＝１６（２ⁿ）階調の階調表示を実行す
ることが可能となる。

【００２０】Ｒ、ＧおよびＢ画素にそれぞれ対応して、
階調制御回路５４６Ｒ，５４６Ｇおよび５４６Ｂがそれ
ぞれ設けられる。

【００２１】各階調制御回路は、１６階調の階調表示を
実行するための１６個の階調制御信号ＳＩＧ０〜ＳＩＧ
１５を受けて、対応する映像信号のデコード結果に応じ
て、１６個のうちの１個の階調制御信号を選択して水平
走査線ＨＳＬに出力する。水平走査線ＨＳＬに伝達され
た階調制御信号は、各画素に伝達される。

【００２２】図４３は、従来のデコード回路および階調
制御回路の構成を詳細に説明するブロック図である。

【００２３】図４３においては、Ｒ画素に対応して設け
られる、デコード回路５４４Ｒおよび階調制御回路５４
６Ｒの構成が代表的に示される。

【００２４】図４３を参照して、デコード回路５４４Ｒ
は、映像信号ビットに対応してそれぞれ設けられるサン
プリングユニットＳＵ０〜ＳＵ３と、サンプリングユニ
ットＳＵ０〜ＳＵ３によってサンプリングされた映像信
号ビットに基づいてデコードを実行するデコードユニッ
ト５４５Ｒとを有する。

【００２５】サンプリングユニットＳＵ０〜ＳＵ３は、
走査回路５４２によって指定されたタイミングにおい
て、映像データ線ＲＤＬに伝達される映像信号をサンプ
リングする。

【００２６】デコードユニット５４５Ｒは、サンプリン
グされた４ビットの映像信号に基づいてデコードを実行
し、映像信号の４ビットの信号レベルの組合せに応じ
て、デコード信号ＤＳＧ０〜ＤＳＧ１５のうちのいずれ
か１個を選択的に活性化する。

【００２７】階調制御回路５４６Ｇは、１６（＝２⁴）
個の階調制御信号ＳＩＧ０〜ＳＩＧ１５に対応してそれ
ぞれ設けられるアナログスイッチＳＷ０〜ＳＷ１５を有
する。

【００２８】図４４は、アナログスイッチの構成を示す
回路図である。図４４には、代表的にアナログスイッチ
ＳＷ０の構成が示される。

【００２９】図４４を参照して、アナログスイッチＳＷ
０は、デコード信号ＤＳＧ０の活性化に応じてオンする
トランスファゲートＴＧａを有する。トランスファゲー
トＴＧａのオンによって、階調制御信号ＳＩＧ０が水平
走査線ＨＳＬに伝達される。

【００３０】他のアナログスイッチＳＷ１〜ＳＷ１５も
同様の構成を有し、対応するデコード信号の活性化に応
答して、対応する階調制御信号を水平走査線ＨＳＬに伝
達する。

【００３１】再び図４３を参照して、階調制御回路５４
６Ｒが有する１６個のスイッチＳＷ０〜ＳＷ１５は、４
ビットの映像信号のデコード結果に応じて、いずれか１
個がオンされる。したがって１６（＝２⁴）個の階調制
御信号ＳＩＧ０〜ＳＩＧ１５を、それぞれ電位レベルの
異なる電位信号とすれば、４ビットの映像信号のデコー
ド結果に基づいて、１６段階の電位レベルのうちのいず
れか１個を水平走査線ＨＳＬを介して各画素に伝達する
ことができる。このような構成とすることによって、ｎ
＝４ビットの映像信号による、各画素における２ⁿ＝１
６階調の階調表示が可能となる。

【００３２】

【発明が解決しようとする課題】このように、従来の液
晶表示装置５００においては、高階調表示化に伴って、
水平方向に並列伝達されるデコード信号（図４３におけ
るデコード信号ＤＳＧ０〜ＤＳＧ１５）が増加すること
から、水平走査回路の面積が増大して水平方向の画素ピ
ッチの確保が困難になるという問題点が生じていた。

【００３３】また、バッテリ駆動される携帯機器にディ
スプレイパネルとして用いられる液晶表示装置に対して
は、低消費電力化の要求が高い。液晶表示装置の消費電
力は、フレーム周波数×垂直走査線本数の周波数で動作
する垂直走査回路５３０、およびフレーム周波数×垂直
走査線本数×水平走査線本数の周波数で動作する水平走
査回路５４０において、高速で動作するシフトレジスタ
回路（図示せず）の電力が大部分を占める。したがっ
て、低消費電力化に対しては、動作周波数を低減した
り、間欠的な動作によって走査期間を拡大することが有
効である。

【００３４】しかし、このように動作周波数の低減や間
欠動作を行なうと、液晶表示素子に対する映像電位信号
の書換周期、すなわちフレーム周期が長くなるため、そ
の間に液晶表示素子で生じる電圧降下が大きくなってし
まう。このように液晶表示素子の電圧が時間的に低下し
ていくと、反射率（輝度）が大きく変化してフリッカと
して観測される。また、平均電圧も低下するために、十
分なコントラストを確保できず、これらの問題点によっ
て表示品位の低下を招いてしまう。

【００３５】したがって、表示品位の確保と低消費電力
化の両立を図ることが重要である。この発明は、このよ
うな問題点を解決するためになされたものであって、そ
の目的は、デジタル信号である映像信号に基づいて階調
表示を行なう液晶表示装置において、画素ピッチを確保
して高い表示品位を維持するとともに、消費電力を削減
することである。

【００３６】この発明の他の目的は、デジタル信号に基
づく階調表示を表示品位を損なうことなく低消費電力で
実行する液晶表示部を有する携帯電話機および携帯情報
端末機器を提供することである。

【００３７】

【課題を解決するための手段】請求項１記載の液晶表示
装置は、ｎビット（ｎ：２以上の自然数）の映像信号に
応じた階調表示を行なう液晶表示装置であって、行列状
に配置される複数の画素を含む液晶表示部と、画素行に
対応してそれぞれ配置される複数の垂直走査線と、画素
列に対応してそれぞれ配置される複数の水平走査線と、
画素行を垂直走査するために複数の垂直走査線の各々を
一定周期で順に活性化する垂直走査回路と、画素列を水
平走査するための水平走査回路と、画素に書込むための
画素電位信号を生成する画素電位信号生成回路と、画素
行に対応してそれぞれ配置され画素電位信号を伝達する
ための複数の画素信号線とを備える。水平走査回路は、
画素列に対応してそれぞれ設けられ映像信号を取込んで
保持するための複数の第１のラッチ回路と、画素列に対
応してそれぞれ設けられ、第１のラッチ回路から転送さ
れた映像信号を保持するための複数の第２のラッチ回路
と、垂直走査の対象に対応する映像信号を取込むため
に、複数の第１ラッチ回路の各々を順次動作させるシフ
トレジスタ回路と、画素列に対応してそれぞれ設けら
れ、第２のラッチ回路に保持された映像信号をデコード
し、水平走査の対象に対応する水平走査線に対して、映
像信号のデコード結果に応じて活性化期間が変化する階
調表示信号を出力するための複数のデコード回路とを含
む。各画素は、画素電極および共通電極の間の電位差に
応じた輝度を表示する液晶表示素子と、複数の水平走査
線のうちの対応する１つの電位に応じて、複数の画素信
号線のうちの対応する１つと画素電極とを電気的に結合
するための液晶駆動回路とを含む。

【００３８】請求項２記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、複数のデコード回路の各
々における垂直走査の対象に対応するデコード処理は、
複数の第１のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。

【００３９】請求項３記載の液晶表示装置は、請求項１
記載の液晶表示装置であって、各画素は、各々が液晶表
示素子と液晶駆動回路を有する複数の副画素に分割さ
れ、複数の垂直走査線、複数の水平走査線および複数の
画素信号線は、各副画素の行および列にそれぞれ対応す
るようにさらに配置され、液晶表示装置は、副画素の行
に対応してそれぞれ配置されて、垂直走査回路によって
活性化が制御される複数の副垂直走査線と、副画素の行
に対応してそれぞれ配置されて、最大輝度および最小輝
度のうちの一方に対応する電位を供給するための複数の
共通電極電位配線とをさらに備え、液晶駆動回路は、対
応する垂直走査線の活性化に応答して、対応する水平走
査線と制御ノードとの間を結合するための第１のトラン
ジスタスイッチと、制御ノードの電位レベルを保持する
ための制御容量素子と、対応する副垂直走査線の活性化
に応答して、対応する共通電極電位配線および画素信号
線のうちの制御ノードの電位レベルに応じた一方を画素
電極と接続するための電位供給回路と、対応する垂直走
査線の活性化に応答して、対応する画素信号線と画素電
極ノードを結合するための第２のトランジスタスイッチ
とを含む。

【００４０】請求項４記載の液晶表示装置は、請求項３
記載の液晶表示装置であって、第１および第２の動作モ
ードのいずれか一方に従って動作し、垂直走査回路は、
第１の動作モードにおいて、垂直走査線を第１の周期で
選択的に活性化するとともに、副垂直走査線を非活性化
し、画素電位信号生成回路は、第１の動作モードにおい
て、最小輝度および最大輝度にそれぞれ対応する電位間
で画素電位信号の電位レベルを時間的に変化させ、第１
の動作モードにおいて、同一の画素に属する副画素に対
しては、共通の階調表示信号が伝達され、垂直走査回路
は、第２の動作モードにおいて、副垂直走査線を第１の
周期で選択的に活性化するとともに、垂直走査線を第１
の周期より長い第２の周期で選択的に活性化し、水平走
査回路は、第２の動作モードにおいて、第２の周期に対
応して第１の動作モード時よりも長い周期で水平走査を
行ない、画素電位信号生成回路は、第２の動作モードに
おいて、画素電位信号の電位レベルを最大輝度および最
小輝度の他方に対応する電位に設定し、第２の動作モー
ドにおいて、同一の画素に属する副画素の各々の輝度
は、互いに独立した階調表示信号にそれぞれ従って、最
大輝度および最小輝度のいずれか一方に設定される。

【００４１】請求項５記載の液晶表示装置は、第１およ
び第２の動作モードのいずれかに従って、ｎビット
（ｎ：２以上の自然数）の映像信号に応じた階調表示を
行なう液晶表示装置であって、各々が複数の副画素に分
割されて、行列状に配置される複数の画素を含む液晶表
示部と、副画素の行に対応してそれぞれ配置される複数
の第１および第２の垂直走査線と、副画素の列に対応し
てそれぞれ配置される複数の水平走査線と、副画素の行
を垂直走査するために複数の第１および第２の垂直走査
線の各々を一定周期で順に活性化する垂直走査回路と、
副画素の列を水平走査するために、水平走査の対象とな
る水平走査線に対して、映像信号のデコード結果に応じ
て活性化期間が変化する階調表示信号を出力する水平走
査回路と、副画素に書込むための画素電位信号を生成す
る画素電位信号生成回路と、副画素の行に対応してそれ
ぞれ配置され、画素電位信号を伝達するための複数の画
素信号線と、副画素の行に対応してそれぞれ配置され、
最大輝度および最小輝度の一方と対応する電位を供給す
るための複数の共通電極電位配線とを備える。各副画素
は、対応する共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する第１の垂直走査線の活性化に応答し
て、対応する水平走査線と制御ノードとの間を結合する
第１のトランジスタスイッチと、制御ノードの電位レベ
ルを保持するための制御容量素子と、対応する第２の垂
直走査線の活性化に応答して、対応する共通電極電位配
線および画素信号線のうちの制御ノードの電位レベルに
応じた一方を画素電極と接続するための電位供給回路
と、対応する第１の垂直走査線の活性化に応答して、対
応する画素信号線と画素電極ノードを結合するための第
２のトランジスタスイッチとを有し、第１の動作モード
時には、同一の画素に属する副画素の各々の輝度は、共
通の階調表示信号に基づいて、最大輝度および最小輝度
を含む階調的な複数の輝度のうちのいずれか１つに設定
され、第２の動作モード時には、同一の画素に属する副
画素の各々の輝度は、独立した階調表示信号に基づいて
最大輝度および最小輝度のいずれか一方に設定される。

【００４２】請求項６記載の液晶表示装置は、請求項５
記載の液晶表示装置であって、第１の動作モード時にお
いて、所定期間を２ⁿ個の期間に分割するための所定周
波数を有する第１のメインデコードクロック信号を含
む、同期したｎ個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、ｎ個のメ
インデコードクロック信号のうちの第ｉ番目（ｉ：２以
上ｎ以下の自然数）のメインデコードクロック信号は、
所定周波数の１／２^(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第２の動作モード時において、
互いに異なる活性化期間を有するｎ個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第１のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第１ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第１のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第１
の動作モード時において、ｎ個のメインデコードクロッ
ク信号および映像信号に基づいて、２ⁿ個の期間のうち
の映像信号のデコード結果に応じた１個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
２の動作モード時において、ｎ個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のｎビットのデコード結果に応じて制御する。

【００４３】請求項７記載の液晶表示装置は、請求項６
記載の液晶表示装置であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第１のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第２のラッチ回路をさらに含み、各デコード回路
は、第２のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第１の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。

【００４４】請求項８記載の液晶表示装置は、請求項５
記載の液晶表示装置であって、垂直走査回路は、第１の
動作モードにおいて、第１の垂直走査線を第１の周期で
選択的に活性化するとともに、第２の副垂直走査線を非
活性状態に維持し、画素電位信号生成回路は、第１の動
作モードにおいて、最小輝度および最大輝度にそれぞれ
対応する電位間で画素電位信号の電位レベルを時間的に
変化させ、垂直走査回路は、第２の動作モードにおい
て、第２の垂直走査線を第１の周期で選択的に活性化す
るとともに、第１の垂直走査線を第１の周期より長い第
２の周期で選択的に活性化し、水平走査回路は、第２の
動作モードにおいて、第２の周期に対応して第１の動作
モードよりも長い周期で水平走査を行ない、画素電位信
号生成回路は、第２の動作モードにおいて、画素電位信
号の電位レベルを、最大輝度および最小輝度にそれぞれ
対応する電位のうちの複数の共通電極電位配線が供給す
る電位と相補の電位に設定する。

【００４５】請求項９記載の液晶表示装置は、請求項８
記載の液晶表示装置であって、第２の動作モードにおい
て、第１の垂直走査線が非活性化されている期間中にお
ける水平走査線の電位は、最大輝度の表示に対応する制
御ノードの所定電位レベルに設定される。

【００４６】請求項１０記載の液晶表示装置は、請求項
９記載の液晶表示装置であって、画素電位信号生成回路
と複数の画素信号線との間にそれぞれ配置され、垂直走
査回路に制御されて、垂直走査に同期してオン／オフす
る複数の充電スイッチ回路をさらに備え、垂直走査回路
は、水平走査線の電位が所定電位レベルに遷移するタイ
ミングにおいて、複数の充電スイッチ回路の各々をオン
する。

【００４７】請求項１１記載の液晶表示装置は、請求項
５記載の液晶表示装置であって、各副画素は、対応する
水平走査線と制御ノードとの間に、第１のトランジスタ
スイッチと直列に電気的に結合され、対応する第１の垂
直走査線の活性化に応答してオンする第３のトランジス
タスイッチを有する。

【００４８】請求項１２記載の液晶表示装置は、請求項
１１記載の液晶表示装置であって、各副画素は、第１お
よび第３のトランジスタスイッチのトランジスタスイッ
チの少なくとも一方を介して、対応する水平走査線およ
び制御ノードと結合される中間ノードと、対応する水平
走査線と非結合の内部ノードとの間に結合されるリーク
防止キャパシタをさらに有する。

【００４９】請求項１３記載の液晶表示装置は、請求項
５記載の液晶表示装置であって、電位供給回路は、対応
する画素信号線と内部ノードとの間に電気的に結合さ
れ、制御ノードの電位に応じて動作する第３のトランジ
スタスイッチと、対応する共通電極電位配線と内部ノー
ドとの間に電気的に結合され、制御ノードの電位に応じ
て第３のトランジスタスイッチと相補的に動作する第４
のトランジスタスイッチと、内部ノードと画素電極ノー
ドとの間に電気的に結合され、対応する第２の垂直走査
線の電位に応じて動作する第５のトランジスタスイッチ
とを有する。

【００５０】請求項１４記載の液晶表示装置は、請求項
１３記載の液晶表示装置であって、電位供給回路は、さ
らに、内部ノードと第３のトランジスタスイッチとの間
に電気的に結合される第６のトランジスタスイッチと、
内部ノードと第４のトランジスタスイッチとの間に電気
的に結合される第７のトランジスタスイッチとを有し、
第６および第７のトランジスタスイッチの各々は、対応
する第２の垂直走査線の電位に応じて動作する。

【００５１】請求項１５記載の携帯電話機は、第１およ
び第２の動作モードのいずれかに従って、ｎビット
（ｎ：２以上の自然数）の映像信号に応じた階調表示を
行なう液晶表示装置を備える。液晶表示装置は、各々が
複数の副画素に分割されて、行列状に配置される複数の
画素を含む液晶表示部と、副画素の行に対応してそれぞ
れ配置される複数の第１および第２の垂直走査線と、副
画素の列に対応してそれぞれ配置される複数の水平走査
線と、副画素の行を垂直走査するために複数の第１およ
び第２の垂直走査線の各々を一定周期で順に活性化する
垂直走査回路と、副画素の列を水平走査するために、水
平走査の対象となる水平走査線に対して、映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、副画素に書込むための画素
電位信号を生成する画素電位信号生成回路と、副画素の
行に対応してそれぞれ配置され、画素電位信号を伝達す
るための複数の画素信号線と、副画素の行に対応してそ
れぞれ配置され、最大輝度および最小輝度の一方と対応
する電位を供給するための複数の共通電極電位配線とを
備える。各副画素は、対応する共通電極電位配線に結合
される共通電極と画素電極と間の電位差に応じた輝度を
表示する液晶表示素子と、対応する第１の垂直走査線の
活性化に応答して、対応する水平走査線と制御ノードと
の間を結合する第１のトランジスタスイッチと、制御ノ
ードの電位レベルを保持するための制御容量素子と、対
応する第２の垂直走査線の活性化に応答して、対応する
共通電極電位配線および画素信号線のうちの制御ノード
の電位レベルに応じた一方を画素電極と接続するための
電位供給回路と、対応する第１の垂直走査線の活性化に
応答して、対応する画素信号線と画素電極ノードを結合
するための第２のトランジスタスイッチとを有し、第１
の動作モード時には、同一の画素に属する副画素の各々
の輝度は、共通の階調表示信号に基づいて、最大輝度お
よび最小輝度を含む階調的な複数の輝度のうちのいずれ
か１つに設定され、第２の動作モード時には、同一の画
素に属する副画素の各々の輝度は、独立した階調表示信
号に基づいて最大輝度および最小輝度のいずれか一方に
設定される。

【００５２】請求項１６記載の携帯電話機は、請求項１
５記載の携帯電話機であって、第１の動作モード時にお
いて、所定期間を２ⁿ個の期間に分割するための所定周
波数を有する第１のメインデコードクロック信号を含
む、同期したｎ個のメインデコードクロック信号を生成
するデコードクロック生成回路をさらに備え、ｎ個のメ
インデコードクロック信号のうちの第ｉ番目（ｉ：２以
上ｎ以下の自然数）のメインデコードクロック信号は、
所定周波数の１／２^(n-1)の周波数を有し、デコードク
ロック信号生成回路は、第２の動作モード時において、
互いに異なる活性化期間を有するｎ個のサブデコードク
ロック信号を生成し、水平走査回路は、画素列に対応し
てそれぞれ設けられ、映像信号を取込んで保持するため
の複数の第１のラッチ回路と、垂直走査の対象に対応す
る映像信号を取込むために、複数の第１ラッチ回路の各
々を順次動作させるシフトレジスタ回路と、画素列に対
応してそれぞれ設けられ、第１のラッチ回路に保持され
た映像信号に基づいて、階調表示信号を出力するための
複数のデコード回路とを含み、各デコード回路は、第１
の動作モード時において、ｎ個のメインデコードクロッ
ク信号および映像信号に基づいて、２ⁿ個の期間のうち
の映像信号のデコード結果に応じた１個の期間において
活性化されるデコードパルス信号を生成するとともに、
デコードパルス信号の活性化タイミングに応じて、階調
表示信号の活性化期間を設定し、各デコード回路は、第
２の動作モード時において、ｎ個のサブデコードクロッ
ク信号および映像信号に基づいて、互いに異なる活性化
期間のそれぞれにおける階調表示信号の活性化を、映像
信号のｎビットのデコード結果に応じて制御する。

【００５３】請求項１７記載の携帯電話機は、請求項１
６記載の携帯電話機であって、水平走査回路は、副画素
の列に対応してそれぞれ設けられ、複数の第１のラッチ
回路から転送された映像信号をそれぞれ保持するための
複数の第２のラッチ回路をさらに含み、各デコード回路
は、第２のラッチ回路に保持された映像信号をデコード
して階調制御信号を出力し、各デコード回路における垂
直走査の対象に対応するデコード処理は、複数の第１の
ラッチ回路による次の垂直走査の対象に対応する映像信
号の取込処理と並列に実行される。

【００５４】請求項１８記載の携帯情報端末機器は、第
１および第２の動作モードのいずれかに従って、ｎビッ
ト（ｎ：２以上の自然数）の映像信号に応じた階調表示
を行なう液晶表示装置を備える。液晶表示装置は、各々
が複数の副画素に分割されて、行列状に配置される複数
の画素を含む液晶表示部と、副画素の行に対応してそれ
ぞれ配置される複数の第１および第２の垂直走査線と、
副画素の列に対応してそれぞれ配置される複数の水平走
査線と、副画素の行を垂直走査するために複数の第１お
よび第２の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、副画素の列を水平走査するために、
水平走査の対象となる水平走査線に対して、映像信号の
デコード結果に応じて活性化期間が変化する階調表示信
号を出力する水平走査回路と、副画素に書込むための画
素電位信号を生成する画素電位信号生成回路と、副画素
の行に対応してそれぞれ配置され、画素電位信号を伝達
するための複数の画素信号線と、副画素の行に対応して
それぞれ配置され、最大輝度および最小輝度の一方と対
応する電位を供給するための複数の共通電極電位配線と
を備える。各副画素は、対応する共通電極電位配線に結
合される共通電極と画素電極と間の電位差に応じた輝度
を表示する液晶表示素子と、対応する第１の垂直走査線
の活性化に応答して、対応する水平走査線と制御ノード
との間を結合する第１のトランジスタスイッチと、制御
ノードの電位レベルを保持するための制御容量素子と、
対応する第２の垂直走査線の活性化に応答して、対応す
る共通電極電位配線および画素信号線のうちの制御ノー
ドの電位レベルに応じた一方を画素電極と接続するため
の電位供給回路と、対応する第１の垂直走査線の活性化
に応答して、対応する画素信号線と画素電極ノードを結
合するための第２のトランジスタスイッチとを有し、第
１の動作モード時には、同一の画素に属する副画素の各
々の輝度は、共通の階調表示信号に基づいて、最大輝度
および最小輝度を含む階調的な複数の輝度のうちのいず
れか１つに設定され、第２の動作モード時には、同一の
画素に属する副画素の各々の輝度は、独立した階調表示
信号に基づいて最大輝度および最小輝度のいずれか一方
に設定される。

【００５５】請求項１９記載の携帯情報端末機器は、請
求項１８記載の携帯情報端末機器であって、第１の動作
モード時において、所定期間を２ⁿ個の期間に分割する
ための所定周波数を有する第１のメインデコードクロッ
ク信号を含む、同期したｎ個のメインデコードクロック
信号を生成するデコードクロック生成回路をさらに備
え、ｎ個のメインデコードクロック信号のうちの第ｉ番
目（ｉ：２以上ｎ以下の自然数）のメインデコードクロ
ック信号は、所定周波数の１／２^(n-1)の周波数を有
し、デコードクロック信号生成回路は、第２の動作モー
ド時において、互いに異なる活性化期間を有するｎ個の
サブデコードクロック信号を生成し、水平走査回路は、
画素列に対応してそれぞれ設けられ、映像信号を取込ん
で保持するための複数の第１のラッチ回路と、垂直走査
の対象に対応する映像信号を取込むために、複数の第１
ラッチ回路の各々を順次動作させるシフトレジスタ回路
と、画素列に対応してそれぞれ設けられ、第１のラッチ
回路に保持された映像信号に基づいて、階調表示信号を
出力するための複数のデコード回路とを含み、各デコー
ド回路は、第１の動作モード時において、ｎ個のメイン
デコードクロック信号および映像信号に基づいて、２ⁿ
個の期間のうちの映像信号のデコード結果に応じた１個
の期間において活性化されるデコードパルス信号を生成
するとともに、デコードパルス信号の活性化タイミング
に応じて、階調表示信号の活性化期間を設定し、各デコ
ード回路は、第２の動作モード時において、ｎ個のサブ
デコードクロック信号および映像信号に基づいて、互い
に異なる活性化期間のそれぞれにおける階調表示信号の
活性化を、映像信号のｎビットのデコード結果に応じて
制御する。

【００５６】請求項２０記載の携帯情報端末機器は、請
求項１９記載の携帯情報端末機器であって、水平走査回
路は、副画素の列に対応してそれぞれ設けられ、複数の
第１のラッチ回路から転送された映像信号をそれぞれ保
持するための複数の第２のラッチ回路をさらに含み、各
デコード回路は、第２のラッチ回路に保持された映像信
号をデコードして階調制御信号を出力し、各デコード回
路における垂直走査の対象に対応するデコード処理は、
複数の第１のラッチ回路による次の垂直走査の対象に対
応する映像信号の取込処理と並列に実行される。

【００５７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。

【００５８】［実施の形態１］［全体構成と動作モード］図１は、本発明の実施の形態
に従う液晶表示装置１００の全体構成を示すブロック図
である。

【００５９】図１を参照して、液晶表示装置１００は、
行列状に配置された複数の画素１１０を有する液晶表示
部１０を備える。カラー液晶表示装置においては、Ｒ
（Red）、Ｇ（Green）およびＢ（Blue）各１つの画素か
ら１つの表示単位１５が形成される。なお、液晶表示装
置１００によって、白黒表示を行なう場合には、各画素
１１０によって１つずつの表示単位１５を形成すればよ
い。

【００６０】図２は、画素１１０の構成を示す概念図で
ある。図２を参照して、画素１１０は、複数の副画素に
分割される。図１および図２においては、１つの画素を
映像信号のビット数ｎ＝４個の副画素ＳＰＸ０〜ＳＰＸ
３に分割する例を示している。このように、各画素を複
数の副画素に分割することにより、各副画素について、
オン（最大輝度）およびオフ（最小輝度）をデジタル的
に独立に制御することによって、画素全体としては、オ
ン選択された副画素の面積に応じた階調表示を行なうこ
とが可能である。

【００６１】たとえば、図２に示すように、副画素ＳＰ
Ｘ０〜ＳＰＸ３の表示面積を、それぞれＳ、２Ｓ、４Ｓ
および８Ｓと設定することにより、ｎ＝４個の副画素の
オン／オフ選択によって、２ⁿ＝１６階調の階調表示を
実行することができる。

【００６２】一方、最大輝度と最小輝度とを含んで段階
的設定される複数の輝度レベルのうちの１つを映像信号
に応じて選択し、各副画素において選択された同一の輝
度レベルを表示することによっても、画素全体としての
階調表示を行なうことができる。

【００６３】各画素１１０は、同様のメッシュによって
ｎ＝４個副画素に分割される。これにより、液晶表示部
１０においては、副画素が行列状に配置されることにな
る。液晶表示装置２００においては、垂直走査線、水平
走査線および画素信号線は、この副画素の各行もしくは
各列に対応して設けられる。なお、以下においては、副
画素を総括的に表記する場合には、符号ＳＰＸを用いる
こととする。

【００６４】再び図１を参照して、液晶表示部１０にお
いては、副画素の列ごとに水平走査線ＨＳＬが設けら
れ、副画素の行ごとに第１および第２の垂直走査線ＶＳ
Ｌ１，ＶＳＬ２が配置される。また、各副画素に対して
共通電極電位Ｖｃｍを供給するための共通配線ＣＬおよ
び映像を表示するための電位信号である画素電位信号Ｖ
ｐｘを供給するための画素信号線ＶＰＬが副画素の各行
ごとに配置される。

【００６５】液晶表示装置１００は、さらに、液晶表示
部１０中の画素行を一定の走査周期で順に走査するため
の垂直走査回路３０ａおよび３０ｂと、画素列を一定の
水平走査周期で順に走査するための水平走査回路４０と
を備える。

【００６６】垂直走査回路３０ａおよび３０ｂは、垂直
走査周期に基づいて、垂直走査線ＶＳＬ１もしくはＶＳ
Ｌ２を順に活性化することによって、画素行の走査を実
行する。垂直走査回路３０ａは、画素行のうち奇数行の
垂直走査を実行して、奇数行のうちのいずれか１つを周
期的に活性化する。一方、垂直走査回路３０ｂは、画素
行のうち偶数行に対する垂直走査を実行して、偶数行の
うちのいずれか１つを周期的に活性化する。垂直走査回
路３０ａおよび３０ｂによって、交互に奇数行のうちの
１行もしくは偶数行のうちの１行が順次選択的に活性化
されることにより、各画素行が周期的に垂直走査され
る。

【００６７】垂直走査回路３０ａおよび３０ｂは、液晶
表示部１０を挟んで対向するように配置される。このよ
うに、垂直走査回路３０ａおよび３０ｂに分割配置する
ことにより、２行分の画素ピッチのレイアウト面積を使
用できるため、垂直方向の画素ピッチを容易に加工して
解像度の向上を図ることが可能になる。

【００６８】水平走査回路４０は、ｎビット（ｎ：自然
数）のデジタル信号である映像信号を受けて、映像信号
に応じた階調表示を実行するための階調表示信号ＳＣＧ
を（水平走査の対象となる）水平走査線ＨＳＬに出力す
る。

【００６９】液晶表示装置１００は、さらに、水平走査
および垂直走査に関するクロック信号および制御信号を
生成する主制御回路５０と、映像信号のデコード処理に
それぞれ使用される、ｎ個のデコードクロックを生成す
るデコードクロック生成回路６０と、２ⁿ個のタイミン
グパルスを生成するタイミングパルス生成回路７０と、
２ⁿ個の階調制御信号を生成する階調制御信号生成回路
８０とを備える。デコードクロック、タイミングパルス
および階調制御信号の個数は、階調表示を制御するため
の映像信号のビット数ｎに応じて定められる。

【００７０】水平走査回路４０は、ｎビットの映像信
号、ｎ個のデコードクロック、２ⁿ個のタイミングパル
スおよび２ⁿ個の階調制御信号を受けて、映像信号に応
じた階調表示を実行するための階調表示信号ＳＣＧを水
平走査線ＨＳＬに出力する。

【００７１】以下、本実施の形態においては、ｎ＝４の
場合について説明する。したがって、デコードクロック
はＴ０〜Ｔ３の４個の信号であり、タイミングパルスは
ＬＰ０〜ＬＰ１５の１６個の信号であり、階調制御信号
はＳＩＧ０〜ＳＩＧ１５の１６個の信号である。

【００７２】図３は、副画素の構成を示す回路図であ
る。図３を参照して、副画素ＳＰＸは、液晶駆動回路１
１１と、液晶表示素子１４とを有する。液晶表示素子１
４は、対向して設けられる画素電極および共通電極を有
する。以下においては、液晶表示装置の画素電極と接続
されるノードを画素電極ノードＮａと示し、共通電極と
接続されるノードを共通電極ノードＮｂと示すこととす
る。共通電極の電位は、共通電極電位Ｖｃｍに固定され
る。

【００７３】画素電極ノードＮａと共通電極ノードＮｂ
との間に生じる電極間電位差に応じて、液晶表示素子１
４中の液晶の配向性が変化し、これに応じて液晶表示素
子１４の輝度（反射率）が変化する。これにより、各画
素の輝度をコントロールすることが可能となる。すなわ
ち、最大輝度に対応する電位差と最小輝度に対応する電
位差との間の中間の電位差を共通電極と画素電極との間
に印加することによって、中間的な輝度を表示すること
ができる。この電位差を段階的に設定することにより、
階調的な輝度を表示することが可能となる。なお、以下
においては、共通電極と画素電極との間の電位差を単に
「電極間電位差」とも称する。また、本明細書中におい
ては、電極間電位差が零である場合に、液晶表示素子が
最大輝度を表示するものとして説明する。

【００７４】各副画素ＳＰＸに対応して、階調表示信号
ＳＣＧを伝達するための水平走査線ＨＳＬと、第１およ
び第２の垂直走査線ＶＳＬ１，ＶＳＬ２と、共通電極電
位Ｖｃｍを伝達する共通配線ＣＬと、画素信号線ＶＰＬ
とが配置される。

【００７５】液晶駆動回路１１１は、第１の垂直走査線
ＶＳＬ１の活性化（Ｈレベル）に応答して水平走査線Ｈ
ＳＬと制御ノードＮｘとを電気的に結合するためのトラ
ンジスタスイッチであるＴＦＴ（Thin Film Transisto
r）素子１２を含む。以下、本実施の形態においては、
画素内に設けられるトランジスタスイッチの代表例とし
てＴＦＴ素子を用いるものとする。

【００７６】液晶駆動回路１１１は、さらに、共通配線
ＣＬと制御ノードＮｘとの間に結合されて制御ノードＮ
ｘの電位レベルを保持するための制御容量素子１１６
と、第２の垂直走査線ＶＳＬ２の活性化（Ｈレベル）に
応答して、共通配線ＣＬおよび画素信号線ＶＰＬのうち
の制御ノードＮｘの電位レベルに応じた一方を、画素電
極ノードＮａと電気的に結合するための画素電位供給回
路１１２と、保持容量１３とを有する。

【００７７】液晶駆動回路１１１は、さらに、第１の垂
直走査線ＶＳＬ１の活性化（Ｈレベル）に応答して画素
電極ノードＮａと画素信号線ＶＰＬとを電気的に結合す
るためのＴＦＴ素子１２３とを有する。

【００７８】画素電位供給回路１１２は、制御ノードＮ
ｘの電位レベルに応じて相補的にオン／オフするＴＦＴ
素子１１４および１１８と、垂直走査線ＶＳＬ２の活性
化（Ｈレベル）に応答して、同一タイミングでオンする
ＴＦＴ素子１２２および１２４とを有する。ＴＦＴ素子
１１４および１１８を相補的にオン／オフさせるため
に、ＴＦＴ素子１１４をｎ型ＴＦＴ素子として、ＴＦＴ
素子１１８をＰ型ＴＦＴ素子とすることにより実現でき
る。

【００７９】垂直走査線ＶＳＬ２の活性化（Ｈレベル）
期間中においては、ＴＦＴ素子１２２および１２４がオ
ンするので、制御ノードＮｘの電位レベルに応じてＴＦ
Ｔ素子１１４および１１８のいずれかがオンすることに
より、共通配線ＣＬおよび画素信号線ＶＰＬのうちのい
ずれか一方と画素電極ノードＮａとが電気的に結合され
る。

【００８０】したがって、第１の垂直走査線ＶＳＬ１お
よび水平走査線ＨＳＬを活性化して映像信号に対応する
階調表示信号を画素に繰り返し書込む必要がなく、第２
の垂直走査線ＶＳＬ２を垂直走査周期で周期的に活性化
するのみでよい。すなわち、制御容量素子１１６によっ
て保持された制御ノードＮｘに応じて画素電極ノードＮ
ａを再充電して、各副画素における最大輝度／最小輝度
の表示を継続的に実行して、同一の表示内容を保持する
ことが可能となる。

【００８１】このような制御容量素子１１６を有しない
画素の構成においては、同一の表示内容を保持する場合
においても、垂直走査周期ごとに同一データを繰返し書
込む必要が生じる。このように、液晶駆動回路内に制御
容量素子１１６を設けて、副画素の最大輝度／最小輝度
選択（以下、副画素のオン／オフ選択とも称する）を示
す信号を各副画素内で保持する構成とすることにより、
表示画面を変化させる必要がない場合におけるデータ書
換周期を大幅に延長することができる。

【００８２】これにより、たとえば携帯電話機の待ち受
け時に相当するような、同一の表示画像が長時間表示さ
れる場合において、データ書換回数を極力少なくするこ
とが可能となり、消費電力の低減を図ることが可能であ
る。すなわちこのような構成は、低消費電力化が特に要
求される携帯電話、携帯情報端末機器等に適した構成で
あると言える。

【００８３】以下においては、このように同一の表示内
容を保持する場合に適した、副画素のオン／オフ選択に
よって階調表示を実行する動作モードを「待機モード」
とも称する。

【００８４】一方、高速の動画を表示する等、各画素に
おける表示内容を常時変更する必要がある場合、すなわ
ち各副画素において画素電極電位を常に書換える必要が
ある場合が存在する。以下においては、このような場合
に対応した、各副画素において中間的な輝度を表示する
動作モードを「通常モード」とも称する。

【００８５】通常モードにおいては、第１の垂直走査線
ＶＳＬ１がＨレベルに活性化されている期間中、ＴＦＴ
素子１２および１２３がオンし、さらにＴＦＴ素子１２
が水平走査線ＨＳＬの電位レベルに応じてオンすること
から、第１の垂直走査線ＶＳＬ１の活性化期間中の水平
走査線ＨＳＬの活性化期間（Ｈレベル）において、画素
信号線ＶＰＬと画素電極ノードＮａとをＴＦＴ素子１１
４および１２３を介して結合することができる。

【００８６】これにより、画素信号線ＶＰＬに伝達され
る画素電位信号Ｖｐｘの電位レベルを時間的に変化させ
て、水平走査線ＨＳＬの活性化期間を映像信号のデコー
ド結果に応じて制御することにより、映像信号のデコー
ド結果に応じた電位レベルを画素電極ノードＮａに伝達
して、中間階調表示を実行することができる。

【００８７】次に、通常モードおよび待機モード時のそ
れぞれにおける画素電極電位の書込動作について説明す
る。

【００８８】図４は、通常モード時における画素電極電
位の書込を説明するタイミングチャートである。

【００８９】図４を参照して、同一画素を構成する副画
素ＳＰＸ０〜ＳＰＸ３にそれぞれ対応する第１の垂直走
査線ＶＳＬ１−０〜ＶＳＬ１−３は、垂直走査周期Ｔｖ
ごとに一定の共通期間Ｈレベルに活性化され、画素電極
電位の書込が実行される。一方、副画素ＳＰＸ０〜ＳＰ
Ｘ３にそれぞれ対応する第２の垂直走査線ＶＳＬ２−０
〜ＶＳＬ２−３の各々は、非活性状態（Ｌレベル）に維
持される。

【００９０】したがって、図３に示される画素電位供給
回路１１２による、第２の垂直走査線の活性化に応答し
た、画素電極ノードＮａの周期的な再充電は実行されな
い。通常モード時における、画素電極電位の書込は、第
１の垂直走査線ＶＳＬ１の活性化に応答してオンするＴ
ＦＴ素子１２および１２３と、水平走査線ＨＳＬに伝達
される階調表示信号ＳＣＧの活性化期間においてオンす
るＴＦＴ素子１１４とによって行なわれる。すなわち、
図３における、画素信号線ＶＰＬ〜ＴＦＴ素子１１４〜
内部ノードＮｙ〜ＴＦＴ素子１２３〜画素電極ノードＮ
ａの経路によって、画素信号線ＶＰＬと画素電極ノード
Ｎａとが接続されて、画素電位信号Ｖｐｘが画素電極ノ
ードＮａに書込まれる。

【００９１】通常モード時においては、画素信号線ＶＰ
Ｌに伝達される画素電位信号Ｖｐｘは、時間的に電位レ
ベルが変化するように、たとえば階段波状に設定され
る。

【００９２】同一画素を構成する副画素ＳＰＸ０〜ＳＰ
Ｘ３に対しては、共通の水平走査線ＨＳＬによって共通
の階調表示信号ＳＣＧが伝達される。したがって、副画
素ＳＰＸ０〜ＳＰＸ３の各々は、階調表示信号ＳＣＧの
パルス幅（活性化期間：時刻ｔ２〜ｔｘの期間）に応答
した共通の電位レベルを画素電極電位として書込まれ
る。この結果、同一画素を構成する各副画素は、最大輝
度と最小輝度とを含んで段階的に設定される複数の輝度
レベルのうちの、映像信号に応じて選択された共通の輝
度レベルを表示する。

【００９３】同様のデータ書込は、垂直走査周期Ｔｖご
とに周期的に実行されるので、各画素における表示内容
を垂直走査周期Ｔｖごとに書換えて、高速の動画等に対
応した表示を行なうことができる。

【００９４】なお、通常モード時においては、画素電位
信号Ｖｐｘは、時間変化に対応して電位レベルが推移す
る信号であればよいため、図４に示した階段状の他に例
えば三角波を用いることもできる。しかし、三角波のよ
うに連続的に電位レベルが変化する信号を用いると、水
平走査線ＨＳＬが非活性化されるタイミングが素子特性
等に起因してばらつくことによって画素電極電位が直接
影響を受けるので、同一の映像信号に対する階調表示の
ばらつきを生じさせてしまうおそれが生じる。

【００９５】図５は、待機モード時における画素電極電
位の書込を説明するタイミングチャートである。

【００９６】図５を参照して、待機モードは、第１の垂
直走査線ＶＳＬ１の活性化に応答したデータ書込が行な
われるリフレッシュ期間と、第２の垂直走査線ＶＳＬ２
の活性化に応答した画素電極ノードＮａの周期的な再充
電が行なわれるホールド期間とを有する。

【００９７】リフレッシュ期間においては、互いに独立
した４つの期間のそれぞれにおいて、副画素ＳＰＸ０〜
ＳＰＸ３にそれぞれ対応する第１の垂直走査線ＶＳＬ１
−０〜ＶＳＬ１−３が順に活性化される。これに応じ
て、各副画素において対応するＴＦＴ素子が順にオンし
て、水平走査線ＨＳＬに伝達された階調表示信号ＳＣＧ
が制御ノードＮｘに取込まれ保持される。このように、
リフレッシュ期間において、副画素の制御容量素子１１
６に対して、副画素のオン／オフ選択を指示する電位信
号を書込むことができる。

【００９８】さらに時刻ｔｙにおいて、第２の垂直走査
線ＶＳＬ２−０〜ＶＳＬ２−３の各々が活性化（Ｈレベ
ル）される。

【００９９】ホールド期間においては、第１の垂直走査
線ＶＳＬ１−０〜ＶＳＬ１−３は、非活性状態（Ｌレベ
ル）に維持され、第２の垂直走査線ＶＳＬ２−０〜ＶＳ
Ｌ２−３は、たとえば垂直走査周期Ｔｖごとに周期的に
活性化（Ｈレベル）される。

【０１００】第２の垂直走査線の活性化に応答して、画
素電極ノードＮａは、制御容量素子１１６によって制御
ノードＮｘに保持された電位レベルに応じて、共通配線
ＣＬもしくは画素信号線ＶＰＬと電気的に結合される。

【０１０１】待機モード時においては、画素信号線ＶＰ
Ｌに伝達される画素電位信号Ｖｐｘは、最大輝度に対応
する電位レベルを有する。なお、図示するように、一定
の周期で画素電位信号Ｖｐｘの極性を反転することによ
り、液晶画素における焼付の発生を防止することができ
る。

【０１０２】したがって、各副画素の画素電極電位は、
第２の垂直走査線ＶＳＬ２の活性化ごとに、制御ノード
Ｎｘの電位レベルに応じて、最大輝度および最小輝度に
それぞれ対応する電位の一方に充電される。

【０１０３】これにより、映像信号のデコード結果に応
じてリフレッシュ期間に書込まれた各副画素のオン／オ
フ選択に応じて、画素電極ノードＮａを周期的に再充電
できる。第２の垂直走査線ＶＳＬ２−０〜ＶＳＬ２−３
の非活性時（Ｌレベル）において、各副画素における画
素電極電位は保持容量１３によって保持される。

【０１０４】この結果、同一の表示内容を続けて表示す
る待機モードにおいては、第１の垂直走査線および水平
走査線を活性化して、水平信号に対応する階調表示信号
を画素に書込む周期Ｔｒｆ（リフレッシュ周期とも称す
る）をかなり長くとることができる。すなわち、ホール
ド期間において水平走査回路４０を動作させる必要がな
い。

【０１０５】したがって、待機モードにおける低消費電
力化を図ることができる。また、垂直走査周期Ｔｖによ
って、画素電極ノードＮａは再充電されるため、画素電
極電位の低下は小さく、フリッカやコンラストの低下と
いった表示品位の低下を防止できる。

【０１０６】［映像信号の取込処理およびデコード処
理］以下において、通常モードおよび待機モードにおけ
るｎビットの映像信号に基づいた階調表示を制御するた
めの階調表示信号ＳＣＧの生成について詳しく説明す
る。

【０１０７】図６は、水平走査回路４０の構成を示す概
略ブロック図である。図６を参照して、水平走査回路４
０は、水平走査周期に用いるタイミング信号を生成する
ためのシフトレジスタ回路４１と、２段階に設けられた
第１ラッチ部４２および第２ラッチ部４３と、映像信号
のデコード処理を実行するためのデコード部４４と、レ
ベルシフタ回路４７とを有する。

【０１０８】第１ラッチ部４２は、シフトレジスタ回路
４１から出力されたタイミング信号信号ＬＴ１に応答し
て、映像データ線ＲＤＬ，ＧＤＬ，ＢＤＬを伝送される
デジタル映像信号を取込んでラッチする。第２ラッチ部
４３は、第１ラッチ部でラッチされた映像信号の転送を
受けて、その内容をラッチする。

【０１０９】デコード部４４は、第２ラッチ部４３にラ
ッチされた映像信号と、デコードクロック生成回路６０
からのデコードパルスＴ０〜Ｔ３と、タイミングパルス
生成回路７０からのタイミングパルスＬＰ０〜ＬＰ１５
と、階調制御信号生成回路８０からの階調制御信号ＳＩ
Ｇ０〜ＳＩＧ１５とを受けて、映像信号のデコード結果
に応じた階調表示信号ＳＣＧを生成する。

【０１１０】レベルシフタ回路４７は、階調表示信号Ｓ
ＣＧの電位レベルを、映像信号のデコード処理に適した
電位レベルから、液晶素子の駆動に適した電位レベルに
変換する。レベルシフタ回路４７によって電位レベルを
変換された階調表示信号ＳＣＧは、水平走査線ＨＳＬに
伝達される。

【０１１１】図７は、水平走査回路４０の構成をさらに
詳細に示すブロック図である。図７は、Ｒ、ＧおよびＢ
の３画素からなる１つの表示体に対応する水平走査回路
の構成を示している。

【０１１２】図７を参照して、水平走査周期に対応する
周波数を有するクロック信号ＣＬＫｈは、シフトレジス
タ回路４１内で生成される。シフトレジスタ回路４１
は、さらに、表示単位の各列（画素列と区別するために
「段」とも称する）ごとに配置された走査回路を有す
る。図７においては、ｍ段目の表示単位に対応した走査
回路ＳＣｍが代表的に示される。

【０１１３】映像信号は、Ｒ、ＧおよびＢの画素にそれ
ぞれ対応する独立の４ビットの信号として、映像データ
線ＲＤＬ、ＧＤＬおよびＢＤＬによってそれぞれ伝達さ
れる。映像データ線ＲＤＬ、ＧＤＬおよびＢＤＬの各々
は、４ビットの映像信号を伝達するための４本の映像デ
ータ線を総括的に表記したものである。

【０１１４】垂直走査の対象となる画素行に属する各画
素に対応する映像信号群は、映像データ線ＲＤＬ、ＧＤ
ＬおよびＢＤＬの各々によって、直列に伝送される。

【０１１５】走査回路は、クロック信号ＣＬＫｈに応答
して、一定周期で順に選択される。第ｍ段目に対応する
走査回路ＳＣｍは、第ｍ段目に対応する映像信号のラッ
チタイミングを指示するラッチタイミング信号ＬＴ１ｍ
を生成する。

【０１１６】第１ラッチ部４２は、画素（Ｒ）列に対応
して設けられ、映像信号ＤＲ０〜ＤＲ３をラッチするた
めの第１ラッチ回路４２Ｒと、画素（Ｇ）列に対応して
設けられ、映像信号ＤＧ０〜ＤＧ３をラッチするための
第１ラッチ回路４２Ｇと、画素（Ｂ）列に対応して設け
られ、映像信号ＤＢ０〜ＤＢ３をラッチするための第１
ラッチ回路４２Ｂとを有する。第１ラッチ部４２を構成
する第１ラッチ回路４２Ｒ，４２Ｇ，４２Ｂは、ラッチ
タイミング信号ＬＴ１ｍに応答して動作する。

【０１１７】このような構成とすることにより、映像デ
ータ線ＲＤＬ，ＧＤＬ，ＢＤＬを共有して、それぞれの
表示段において対応する映像信号を取込むことができ
る。

【０１１８】第２ラッチ部４３は、画素（Ｒ）列に対応
して設けられる第２ラッチ回路４３Ｒと、画素（Ｇ）列
に対応して設けられる第２ラッチ回路４３Ｇと、画素
（Ｂ）列に対応して設けられる第２ラッチ回路４３Ｂと
を有する。第２ラッチ部４３を構成する第２ラッチ回路
４３Ｒ，４３Ｇ，４３Ｂは、ラッチタイミング信号ＬＴ
２に応答して動作する。

【０１１９】ラッチタイミング信号ＬＴ２は、垂直走査
の対象となる画素行を選択している期間（以下「垂直走
査選択期間」とも称する）において、第１のラッチ部４
２における映像信号の取込処理が終了した後に活性化さ
れる。

【０１２０】図８は、第１ラッチ回路および第２ラッチ
回路における映像信号の取込タイミングおよび転送タイ
ミングを説明するタイミングチャートである。

【０１２１】図８を参照して、映像データ線ＲＤＬ，Ｇ
ＤＬ，ＢＤＬは、各垂直走査選択期間において、垂直走
査の対象となる画素行に対応する映像信号群を伝達す
る。図８の例においては、第ｋ行目の画素行に対応する
映像信号群が伝送される垂直走査選択期間がまず示され
る。

【０１２２】ラッチタイミング信号ＬＴ１ｍは、第ｍ段
に対応する映像信号が伝送される期間に対応して、Ｈレ
ベルに活性化される。ラッチタイミング信号ＬＴ１ｍの
活性化に応答して、第ｍ段に対応する第１ラッチ回路４
２Ｒ，４２Ｇ，４２Ｂは、映像信号ＤＲ０〜ＤＲ３，Ｄ
Ｇ０〜ＤＧ３，ＤＢ０〜ＤＢ３を映像データ線ＲＤＬ，
ＧＤＬ，ＢＤＬから取込んでラッチする。

【０１２３】それぞれの表示段に対応するラッチタイミ
ング信号ＬＴ１の各々は、対応する各表示段の映像信号
が伝送されるタイミングに合わせて、一定周期で順に活
性化される。

【０１２４】ラッチタイミング信号ＬＴ２は、各垂直走
査選択期間において、最終段に対応する第１のラッチ回
路における映像信号の取込処理が終了した後に活性化さ
れる。これに応答して、第１ラッチ部４２にラッチされ
た画素行１行分に対応する映像信号は、第２ラッチ部４
３に転送される。

【０１２５】次の垂直走査選択期間においては、第（ｋ
＋１）行に対応する映像信号群が映像データ線ＲＤＬ，
ＧＤＬ，ＢＤＬに伝達される。これに応答して、同様の
タイミングで、ラッチタイミング信号ＬＴ１ｍ（ＬＴ
１）およびＬＴ２が活性化される。第２ラッチ部４３に
転送された第ｋ行に対応する映像信号のデコード処理
は、第（ｋ＋１）行に対応する映像信号の取込処理と並
列に、すなわち同一の垂直走査選択期間において実行さ
れる。同様に、第ｋ行目に対応する映像信号のデータ取
込が行なわれる垂直走査選択期間においては、第（ｋ−
１）行に対応する映像信号のデコード処理が実行さる。

【０１２６】このように、第１ラッチ部４２および第２
ラッチ部４３を２段階に設けて、映像信号の取込および
転送を実行することにより、垂直走査の対象となる画素
行に対応する映像信号の取込処理とデコード処理とを異
なる垂直走査選択期間にまたがって実行することが可能
となる。

【０１２７】反対に、ラッチ回路が１段階である場合を
考えると、同一の垂直走査選択期間内において、同一の
画素行に対応する映像信号の取込処理とデコード処理と
の両方を終了させる必要があるため、それぞれの処理を
実行するための回路を高速に動作させる必要が生じる。
したがって、このようにラッチ回路を２段階に設けるこ
とによって、これらのラッチ回路自身および、後段のデ
コード回路等の処理を低速化することができ、消費電力
の低減が可能となる。

【０１２８】図９は、第１および第２のラッチ回路の構
成を説明する回路図である。図９においては、画素
（Ｒ）列に対応する第１ラッチ回路４２Ｒおよび第２ラ
ッチ回路４３Ｒのうち、映像信号ＤＲ０に対応する構成
が示される。

【０１２９】図９を参照して、第１ラッチ回路４２Ｒ
は、映像信号ビットＤＲ０を伝達する配線とノードＮｌ
１との間に結合されるトランスファーゲートＴＧＬ１
と、ノードＮｌ１および接地電位（ＶＳＳ）ノードとの
間に結合されるラッチキャパシタＣＬ１と、ノードＮｌ
１の信号レベルを反転してデータ転送線ＲＴＬ０に出力
するインバータＬＩＶ１とを有する。トランスファーゲ
ートＴＧＬ１はラッチタイミング信号ＬＴ１ｍの活性化
に応答してオンする。

【０１３０】第２ラッチ回路４３Ｒは、同様に、データ
転送線ＲＴＬ０とノードＮｌ２との間に結合されるトラ
ンスファーゲートＴＧＬ２と、ノードＮｌ２と電源電圧
（Ｖｃｃ）ノードとの間に結合されるラッチキャパシタ
ＣＬ２と、ノードＮｌ２の信号レベルを反転して対応す
るデコード回路４５Ｒに出力するインバータＬＩＶ２と
を有する。トランスファーゲートＴＧＬ２は、ラッチタ
イミング信号ＬＴ２の活性化に応答してオンする。

【０１３１】インバータＬＩＶ１およびＬＩＶ２によっ
て、映像信号のバッファリングが実行される。なお、ラ
ッチキャパシタＣＬ１およびＣＬ２の代わりに、循環結
合されたインバータによってラッチ動作を行なう場合に
は、これらのインバータＬＩＶ１およびＬＩＶ２は省略
することができる。

【０１３２】図９に示す第１および第２のラッチ回路４
２Ｒ、４３Ｒの構成によって、ラッチタイミング信号Ｌ
Ｔ１ｍの活性化に応答して映像信号ＤＲ０〜ＤＲ３をノ
ードＮｌ１に取込んでラッチし、さらに、ラッチタイミ
ング信号ＬＴ２の活性化に応答して、これらの取込んだ
映像信号を対応するデコード回路４５Ｒに伝達すること
ができる。

【０１３３】その他の映像信号の各々に対応して設けら
れる第１および第２のラッチ回路の構成も図９と同様で
あるので、詳細な説明は繰り返さない。

【０１３４】再び図７を参照して、第１ラッチ部４２お
よび第２ラッチ部４３によって映像データ線ＲＤＬ，Ｇ
ＤＬ，ＢＤＬから取込まれ、ラッチされた映像信号ＤＲ
０〜ＤＲ３，ＧＤ０〜ＤＧ３，ＤＢ０〜ＤＢ３は、デコ
ード部４４に転送される。デコード部４４は、画素
（Ｒ）列に対応して設けられるデコード回路４５Ｒおよ
び階調制御回路４６Ｒと、画素（Ｇ）列に対応して設け
られるデコード回路４５Ｇおよび階調制御回路４６Ｇ
と、画素（Ｂ）列に対応して設けられるデコード回路４
５Ｂおよび階調制御回路４６Ｂとを有する。

【０１３５】デコード回路４５Ｒ、４５Ｇおよび４５Ｂ
は同様の構成を有し、階調制御回路４６Ｒ、４６Ｇおよ
び４６Ｂも同様の構成を有するので、以下においては、
画素（Ｒ）列に対応するデコード回路４５Ｒおよび階調
制御回路４６Ｒの構成について説明する。

【０１３６】図１０は、デコード回路の構成を示す回路
図である。デコード回路４５Ｒは、デコードクロック生
成回路６０が生成する４個のデコードクロックＴ０〜Ｔ
３と、第２ラッチ回路４３Ｒから伝達された映像信号Ｄ
Ｒ０〜ＤＲ３の信号レベルの組合せとに応じて、デコー
ドパルスＤＰを生成する。

【０１３７】デコード回路４５Ｒは、映像信号ビットＤ
Ｒ０とデコードクロックＴ０との排他的論理和演算結果
を出力する論理ゲートＬＧ１０と、映像信号ビットＤＲ
１とデコードクロックＴ１との排他的論理和演算結果を
出力する論理ゲートＬＧ１１と、映像信号ビットＤＲ２
とデコードクロックＴ２との排他的論理和演算結果を出
力する論理ゲートＬＧ１２と、映像信号ビットＤＲ３と
デコードクロックＴ３との排他的論理和演算結果を出力
する論理ゲートＬＧ１３と、論理ゲートＬＧ１０〜ＬＧ
１３の各出力の間の論理積演算結果を出力する論理ゲー
トＬＧ１４と、デコードイネーブル信号Ｔｅｎｂと論理
ゲートＬＧ１４の出力との間の論理積演算結果をデコー
ドパルスＤＰとして出力する論理ゲートＬＧ１６とを有
する。

【０１３８】図１１は、デコード回路の動作を説明する
タイミングチャートである。図１１を参照して、デコー
ドクロックＴ０は、水平走査期間のうちの一部である転
送期間Ｔｔｒを２ⁿ＝１６個に分割するためのクロック
信号である。すなわち、デコードクロックＴ０の周期
は、転送期間Ｔｔｒの１／８（＝１／２^(n-1)）であ
る。

【０１３９】デコードクロックＴ１は、デコードクロッ
クＴ０の１／２の周波数を有し、転送期間Ｔｔｒを８等
分するためのクロック信号である。デコードクロックＴ
２は、デコードクロックＴ１の１／２の周波数を有し、
転送期間Ｔｔｒを４等分するためのクロック信号であ
る。デコードクロックＴ３は、デコードクロックＴ２の
１／２の周波数を有し、転送期間Ｔｔｒを２等分するた
めのクロック信号である。

【０１４０】デコードイネーブル信号Ｔｅｎｂは、転送
期間Ｔｔｒにおいて活性化（Ｈレベル）される。したが
って、論理ゲートＬＧ１０〜ＬＧ１３によって、デコー
ドクロックＴ０〜Ｔ３と各映像信号ビットとの間の一致
比較演算を行ない、さらに、各一致比較結果の論理積演
算を行なうことによって、最も周波数の高いデコードク
ロックＴ０によって時分割された２ⁿ＝１６個の期間の
うちのいずれか１つにおいて活性化（Ｈレベル）される
ワンショットパルスがデコードパルスＤＰとして生成さ
れる。この結果、デコード回路４５Ｒによって生成され
るデコードパルスＤＰの活性化タイミングに、ｎ＝４ビ
ットの映像信号ＤＲ０〜ＤＲ３のデコード結果を反映す
ることができる。図１１においては、映像信号ＤＲ０〜
ＤＲ３の信号レベルを（ＤＲ３、ＤＲ２、ＤＲ１、ＤＲ
０）の順に表記して、映像信号のデコード結果に対応す
るデコードパルスＤＰの活性化タイミングが示される。

【０１４１】図１２は、デコードクロック生成回路６０
の構成を示す図である。図１２を参照して、デコードク
ロック生成回路６０は、カウンタ回路６２を有する。カ
ウンタ回路６２は、デコードクロックＴ０と等しい周波
数を有するクロック信号ＤＣＬＫおよびカウンタ値を初
期化するためのカウントリセット信号ＤＲＳＴとを受け
て、デコードクロックＴ０〜Ｔ３を生成する。

【０１４２】カウンタ回路６２は、クロック信号ＴＣＬ
Ｋの立上り／立下がりエッジごとに４ビットのカウント
信号のカウントアップを実行する。このカウント信号の
各ビットを最下位ビット側からＴ０、Ｔ１、Ｔ２および
Ｔ３の順に割付けることによって、図１１で説明したよ
うなデコードクロックＴ０〜Ｔ３を出力することができ
る。

【０１４３】カウンタ回路６２は、カウントリセット信
号ＤＲＳＴの活性化に応じて、カウント値をクリアす
る。図１２のタイミングチャートにおいては、時刻ｔ０
からｔ１の間のリセット期間中に、カウントリセット信
号ＤＲＳＴは一旦活性化される。

【０１４４】図１３は、階調制御回路の構成を示すブロ
ック図である。図１３を参照して、階調制御回路４６Ｒ
は、デコード回路４５ＲからのデコードパルスＤＰに応
じて、２ⁿ＝１６個の階調制御信号ＳＩＧ０〜ＳＩＧ１
５のうちから１個を選択する。選択された階調制御信号
は、画素（Ｒ）に対応する階調表示信号ＳＣＧとして、
レベルシフタ回路４７を介して水平走査線ＨＳＬに供給
される。

【０１４５】階調制御回路４６Ｒは、２ⁿ＝１６個の階
調制御信号ＳＩＧ０〜ＳＩＧ１５に対応してそれぞれ設
けられる、ラッチ回路ＬＡ０〜ＬＡ１５およびスイッチ
ＳＷ０〜ＳＷ１５を有する。具体的には、階調制御信号
ＳＩＧ０に対応して、ラッチ回路ＬＡ０およびスイッチ
ＳＷ０が設けられ、階調制御信号ＳＩＧ１に対応してラ
ッチ回路ＬＡ１およびスイッチＳＷ１が設けられる。以
下同様に、各階調制御信号に応じて、ラッチ回路および
アナログスイッチが設けられる。

【０１４６】ラッチ回路ＬＡ０〜ＬＡ１５は、対応する
タイミングパルスＬＰ０〜ＬＰ１５の活性化タイミング
に応じて、デコードパルスＤＰの信号レベルを取込んで
ラッチする。スイッチＳＷ０〜ＳＷ１５は、対応するラ
ッチ回路ＬＡ０〜ＬＡ１５がラッチする信号レベルに応
答してそれぞれオン／オフする。

【０１４７】図１４は、タイミングパルス生成回路７０
の構成を示す回路図である。図１４を参照して、タイミ
ングパルス生成回路７０は、デコードクロックＴ０〜Ｔ
３を入力とするデコードユニット７１を有する。デコー
ドユニット７１は、図１０に示されたデコード回路４５
Ｒと同様の構成を有する。したがって、デコードユニッ
ト７１が出力する２ⁿ＝１６個のワンショットパルス
は、図１１に示した２ⁿ＝１６通りのデコード結果にそ
れぞれ対応するデコードパルスＤＰと同一である。

【０１４８】デコードユニット７１から出力された１６
個のワンショットパルスは、ラッチリセット信号ＬＲＳ
Ｔと一致比較を行なった上で、タイミングパルスＬＰ０
〜ＬＰ１５として出力される。

【０１４９】図１５は、タイミングパルスＬＰ０〜ＬＰ
１５の活性化タイミングを説明するタイミングチャート
である。

【０１５０】図１５を参照して、ラッチリセット信号Ｌ
ＲＳＴは、水平走査期間が開始される時刻ｔ０からｔ１
までの間のリセット期間Ｔｒｓにおいて、活性化（Ｈレ
ベル）される。これに応じて、タイミングパルスＬＰ０
〜ＬＰ１５の各々は、リセット期間において、一旦活性
化される。これに応じて、リセット期間においては、ラ
ッチ回路ＬＡ０〜ＬＡ１５がラッチする信号レベルは、
一旦Ｌレベルにクリアされる。

【０１５１】図１１で説明したように、時刻ｔ１からｔ
２の間の転送期間Ｔｔｒにおいて、デコード回路が出力
する１６通りのワンショットパルスは、互いに異なる期
間において活性化される。同様に、タイミングパルスＬ
Ｐ０〜ＬＰ１５の各々も、転送期間内において互いに異
なるタイミングで順に活性化される。したがって、転送
期間内においては、タイミングパルスＬＰ０〜ＬＰ１５
と、２ⁿ＝１６通りのデコード結果に対応するデコード
パルスＤＰとのそれぞれが同期している。

【０１５２】映像信号ＤＲ０〜ＤＲ３の信号レベルを、
（ＤＲ３、ＤＲ２、ＤＲ１、ＤＲ０）の順に表記する
と、たとえば、映像信号が（００１１）である場合に
は、デコードパルスＤＰは、タイミングパルスのうちの
ＬＰ３と同期する。この場合には、ラッチ回路ＬＡ３の
みにデコードパルスの活性状態（Ｈレベル）が取込ま
れ、タイミングパルスＬＰ３の活性化タイミングである
時刻ｔａからラッチ回路ＬＡ３のラッチする信号レベル
がＬレベルからＨレベルに変化して、このＨレベルが維
持される。

【０１５３】また、映像信号が（１１１１）である場合
は、デコードパルスＤＰは、タイミングパルスのうちの
ＬＰ１５と同期する。この場合には、ラッチ回路ＬＡ０
〜ＬＡ１５のうち、ラッチ回路ＬＡ１５のラッチする信
号レベルのみがタイミングパルスＬＰ１５の活性化タイ
ミングｔｂよりＨレベルに立上がり保持される。

【０１５４】したがって、転送期間Ｔｔｒが終了して、
ラッチ期間が開始される時刻ｔ２においては、ラッチ回
路ＬＡ０〜ＬＡ１５のうちの映像信号のデコード結果に
応答した１個がＨレベルデータを保持する。これに応じ
て、図１４に示したスイッチＳＷ０〜ＳＷ１５のうちの
１個が選択的にオンされる。この結果、階調制御信号Ｓ
ＩＧ０〜ＳＩＧ１５のうちの４ビットの映像信号のデコ
ード結果に対応する１個が、階調表示信号ＳＣＧとして
画素（Ｒ）に対応する水平走査線ＨＳＬに伝達される。

【０１５５】［通常モードと待機モードとの切換］図４
および５によって説明したように、待機モードと通常モ
ードとの間においては、階調表示信号ＳＣＧに対するデ
コード結果の反映方法が異なる。したがって、これらの
モードに対応して、階調制御信号ＳＩＧ０〜ＳＩＧ１５
および画素電位信号Ｖｐｘの出力を切換える必要が生じ
る。

【０１５６】図１６は、階調制御信号生成回路８０およ
び画素電位信号生成回路９０の構成を示すブロック図で
ある。

【０１５７】図１６（ａ）を参照して、階調制御信号生
成回路８０は、通常モード時に使用される階調制御信号
を生成するための階調制御信号生成回路８０ｎと、待機
モード時に使用される階調制御信号を生成するための階
調制御信号生成回路８０ｓと、階調制御信号生成回路８
０ｎおよび８０ｓからそれぞれ出力された階調制御信号
を、選択されたモードを示すためのモード指示信号／Ｓ
ＴＤに応じて選択的に出力するセレクタ８１とを有す
る。

【０１５８】モード指示信号／ＳＴＤは、待機モード時
においてＬレベルに活性化され、通常モード時において
Ｈレベルに非活性化される。

【０１５９】したがって、セレクタ８１は、通常モード
時においては、階調制御信号生成回路８０ｎの出力する
階調制御信号ＳＩＧ０〜ＳＩＧ１５を水平走査回路４０
に対して出力する。一方、待機モード時においては、セ
レクタ８１は、階調制御信号生成回路８０ｓによって出
力される階調制御信号ＳＩＧ０〜ＳＩＧ１５を水平走査
回路４０に対して出力する。

【０１６０】また、待機モード時における階調制御信号
生成回路８０ｎおよび通常モード時における階調制御信
号生成回路８０ｓの動作は必要ないため、モード指示信
号／ＳＴＤに応答して、これらの回路の動作を停止させ
ることとしてもよい。これにより消費電力の低減を図る
ことができる。

【０１６１】図１６（ｂ）を参照して、画素電位信号生
成回路９０は、階調制御信号生成回路８０と同様の構成
を有し、通常モード時に対応する画素電位信号を生成す
るための画素電位信号生成回路９０ｎと、待機モード時
に対応する画素電位信号Ｖｐｘを生成する画素電位信号
生成回路９０ｓと、両者の出力を受けてモード指示信号
／ＳＴＤに応じていずれか一方を選択的に出力するセレ
クタ９１とを備える。

【０１６２】セレクタ９１は、通常モード時において
は、画素電位信号生成回路９０ｎが生成する画素電位信
号Ｖｐｘを画素信号線ＶＰＬに対して出力する。一方、
待機モード時においては、セレクタ９１は、画素電位信
号生成回路９０ｓが生成する画素電位信号Ｖｐｘを画素
信号線ＶＰＬに対して出力する。

【０１６３】画素電位信号生成回路９０ｎおよび９０ｓ
についても、階調制御信号生成回路８０ｎおよび８０ｓ
と同様に、モード指示信号／ＳＴＤに応答した動作を行
なわせて消費電力の低減を図ることができる。

【０１６４】まず、通常モード時における階調制御信号
および画素電位信号の生成について説明する。

【０１６５】図１７は、通常モード時における階調制御
信号の設定を説明するタイミングチャートである。

【０１６６】図１７を参照して、通常モード時において
は、階調制御信号ＳＩＧ０〜ＳＩＧ１５は、それぞれパ
ルス幅の異なるデジタル信号に設定される。階調制御信
号ＳＩＧ０〜ＳＩＧ１５の活性化（Ｌレベル→Ｈレベル
遷移）タイミングは同期しているが、非活性化タイミン
グ（Ｈレベル→Ｌレベル遷移）はそれぞれ異なる。

【０１６７】図１８は、通常モードで用いられる階調制
御信号生成回路８０ｎの構成を示すブロック図である。

【０１６８】図１８を参照して、階調制御信号生成回路
８０ｎは、４ビットのカウンタ回路８２ａと、カウンタ
回路８２ａが出力する４ビットのカウント信号Ｔ０′〜
Ｔ３′をデコードするデコードユニット８４と、デコー
ドユニット８４の出力する２ ⁿ＝１６個のワンショット
パルスにそれぞれ対応して設けられるフリップフロップ
ＦＦ−０〜ＦＦ−１５とを有する。

【０１６９】カウンタ回路８２ａは、サンプリングクロ
ックＳＣＬＫおよびサンプリングリセット信号ＳＲＳＴ
に応じて動作する。サンプリングクロックＳＣＬＫは、
図１０におけるサンプリング／ラッチ期間Ｔｓｌを２ⁿ
＝１６分割するための周波数を有するクロック信号であ
る。サンプリングリセット信号ＳＲＳＴは、カウンタ回
路８２ａのカウント信号をリセットするための信号であ
り、サンプリング／ラッチ期間Ｔｓｌが開始される時刻
ｔ２において活性化される。

【０１７０】カウンタ回路８２ａが出力するカウント信
号Ｔ０′〜Ｔ３′は、図１１で説明したデコードクロッ
クＴ０〜Ｔ３について、転送期間Ｔｔｒをサンプリング
／ラッチ期間Ｔｓｌに置換えた信号となる。したがっ
て、デコードユニット８４が出力する２ⁿ＝１６個のワ
ンショットパルスは、図１１に示した１６通りのデコー
ド結果にそれぞれ対応するデコードパルスＤＰと同様で
あり、サンプリング／ラッチ期間Ｔｓｌを２ⁿ＝１６個
に分割したいずれかの期間において、活性化されたワン
ショットパルスとなる。

【０１７１】フリップフロップＦＦ−０〜ＦＦ−１５の
各々は、セット入力としてイネーブル信号ＳＩＧｅｎｂ
を共通に受ける。したがって、フリップフロップＦＦ−
０〜ＦＦ−１５がそれぞれ出力する階調制御信号ＳＩＧ
０〜ＳＩＧ１５の立上がりタイミングは同期する。一
方、フリップフロップＦＦ−０〜ＦＦ−１５は、デコー
ドユニット８４が出力する２ⁿ＝１６個のワンショット
パルスをリセット入力としてそれぞれ受ける。

【０１７２】したがって、フリップフロップＦＦ−０〜
ＦＦ−１５がそれぞれ出力する階調制御信号ＳＩＧ０〜
ＳＩＧ１５は、ＳＩＧ０からＳＩＧ１５の順に、活性化
期間（Ｈレベル期間）が長く設定されるパルス信号とな
る。

【０１７３】この結果、階調制御回路４６Ｒが出力する
階調表示信号ＳＣＧのパルス幅、すなわち活性化期間
は、４ビットの映像信号のデコード結果に応じて設定さ
れる。

【０１７４】図１９は、通常モードで用いられる画素電
位信号生成回路９０ｎの構成を示すブロック図である。

【０１７５】図１９を参照して、画素電位信号生成回路
９０ｎは、階調制御信号生成回路８０と共通のサンプリ
ングクロックＳＣＬＫおよびサンプリングリセット信号
ＳＲＳＴに応じて動作するカウンタ回路８２ｂと、カウ
ンタ回路８２ｂの出力する４ビットのカウント信号Ｔ
０′〜Ｔ３′の信号レベルの組合せに応じた電位Ｖｄａ
を出力するＤ／Ａコンバータ回路９４と、Ｄ／Ａコンバ
ータ回路９４が出力する電位Ｖｄａと共通電極電位Ｖｃ
ｍとの間の電位差の絶対値を維持して、共通電極電位Ｖ
ｃｍを基準とする極性のみを反転する電位反転レギュレ
ータ９５と、Ｄ／Ａコンバータの出力と電位反転レギュ
レータ９５の出力とのいずれか一方を極性切替信号に応
じて出力する切替回路９６とを有する。

【０１７６】切替回路９６は、画素信号線ＶＰＬによっ
て伝達される画素電位信号Ｖｐｘを出力する。カウント
信号Ｔ０′〜Ｔ３′は、サンプリングクロックＳＣＬＫ
の活性化エッジに応じてカウントアップされて、Ｄ／Ａ
コンバータ回路９４の出力電位はステップ状に増加す
る。水平走査周期の開始ごとにサンプリングリセット信
号ＳＲＳＴは活性化される。これにより、画素電位信号
Ｖｐｘは、図１３に示すような階段状の電位信号とな
る。また、極性切替信号によって、画素電位信号Ｖｐｘ
の共通電極電位Ｖｃｍを基準とする極性を切換えること
ができる。これにより、共通電極電位Ｖｃｍを基準とす
る正電位領域および負電位領域の両方において、画素電
位信号Ｖｐｘを生成することができる。この結果、各液
晶表示素子を交流駆動して焼付きの発生を防止すること
ができる。なお、以下においては、画素電位信号Ｖｐｘ
の共通電極電位Ｖｃｍを基準とした極性を、単に「極
性」と表現することとする。

【０１７７】次に、待機モード時における階調制御信号
および画素電位信号の生成について説明する。

【０１７８】図２０は、待機モード時における階調制御
信号の設定を説明するタイミングチャートである。

【０１７９】図２０を参照して、サンプリング／ラッチ
期間Ｔｓｌは、各画素に含まれる副画素の個数分の期間
Ｔｄｖ０〜Ｔｄｖ３に分割される。サンプリング／ラッ
チ期間の４分割された期間Ｔｄｖ０〜Ｔｄｖ３は、副画
素ＳＰＸ０〜ＳＰＸ３のオン／オフ状態を制御するため
の情報をそれぞれ有する。すなわち、これら４個の期間
Ｔｄｖ０〜Ｔｄｖ３についての、Ｈレベル／Ｌレベルの
１６通りの組合せは、１６個の階調制御信号ＳＩＧ０〜
ＳＩＧ１５とそれぞれ対応する。

【０１８０】図２１は、待機モードで用いられる階調制
御信号生成回路８０ｓの構成を示す回路図である。

【０１８１】図２１を参照して、階調制御信号生成回路
８０ｓは、クロック信号ＤＳＣＬＫおよカウントリセッ
ト信号ＤＲＳＴに応じて、２ビットのカウント信号を生
成するカウンタ回路８５と、カウンタ回路８５が生成す
る２ビットのカウント信号に応じたデコードを行なうデ
コードユニット８６とを有する。

【０１８２】クロック信号ＤＳＣＬＫは、サンプリング
／ラッチ期間Ｔｓｌを４分割するために、その周期はＴ
ｓｌ／２に設定される。カウンタ回路８５は、クロック
信号ＤＳＣＬＫの立上がり／立下がりエッジに応答し
て、２ビットのカウント信号のカウントアップを実行す
る。カウンタ回路８５のカウント動作は、カウントリセ
ット信号ＤＲＳＴの活性化によって初期値にクリアされ
る。

【０１８３】デコードユニット８６は、既に説明したデ
コード回路４５Ｒと同様の構成を有し、２ビットのカウ
ント信号に対応するデコードを実行する。したがって、
デコードユニット８６の出力信号ＯＵＴ０，ＯＵＴ１，
ＯＵＴ２およびＯＵＴ３は、それぞれ図２０におけるＳ
ＩＧ１，ＳＩＧ２，ＳＩＧ４およびＳＩＧ８に相当す
る。

【０１８４】階調制御信号生成回路８０ｓは、さらに、
論理回路８７を有する。論理回路８７は、デコードユニ
ット８６から出力される４個の出力信号ＯＵＴ０〜ＯＵ
Ｔ３を組合せることによって、図２０に示されるような
１６通りの階調制御信号ＳＩＧ０〜ＳＩＧ１５を生成す
る。

【０１８５】図２２は、待機モードで用いられる画素電
位信号生成回路９０ｓの構成を示す回路図である。

【０１８６】図２２を参照して、画素電位信号生成回路
９０ｓは、一定電位Ｖｄの極性を反転する電位反転レギ
ュレータ９７と、極性切替信号に応答して、共通電極電
位Ｖｃｍとの間の電位差が等しくかつ極性がそれぞれ異
なる電位Ｖｄおよび−Ｖｄのいずれか一方を画素電位信
号Ｖｐｘとして出力する切替回路９８とを有する。

【０１８７】このように、各画素における階調表示は、
時間的に電位レベルが変化する画素電位信号Ｖｐｘを伝
達する画素信号線ＶＰＬと、各画素中の画素電極ノード
Ｎａとを接続するタイミングによって制御される。

【０１８８】このように、図２に示される副画素ＳＰＸ
に分割された画素１１０を用いて、高速の動画表示等に
対応できる通常モードと、静止画を低消費電力で表示で
きる待機モードとの両方に基づく表示を行なうことがで
きる。

【０１８９】［画素信号線による画素電位信号の供給］
本発明に従う液晶表示装置においては、特に通常モード
において、画素信号線ＶＰＬによって伝達される画素電
位信号Ｖｐｘが信号伝搬遅延や波形の鈍り等を生じるこ
となく、所定の時間的変位をとることが必要となる。し
かし、画素信号線ＶＰＬには、信号線そのものの浮遊容
量および垂直走査線ＶＳＬの活性化に応答して画素信号
線と接続される液晶表示素子の容量（以下、液晶容量と
称する）が存在する。したがって、画素電位信号Ｖｐｘ
の伝搬には、これらの容量を負荷とする充電を行なうこ
とが必要となる。このため、各画素信号線の容量負荷を
抑制することが重要である。

【０１９０】図２３は、画素信号線による画素電位信号
の供給を説明するブロック図である。

【０１９１】図２３を参照して、すでに説明したよう
に、奇数行と偶数行とにそれぞれ対応して分割配置され
た垂直走査回路３０ａおよび３０ｂによって、垂直走査
は実行される。同一画素に属する副画素は、通常モード
において共通の画素電位信号を用いる必要があるため、
画素電位信号の供給タイミングは、画素の列に対応して
制御する必要がある。したがって、図２３においては、
各画素１１０をマトリクス状に表記し、画素信号線およ
び垂直走査線についても画素行に対応させて総括的に表
記している。図示を省略しているが、実際には、各画素
１１０は、図２に示すように副画素に分割されており、
画素信号線および垂直走査線についても副画素の行ごと
に配置されている。

【０１９２】たとえば、第１番目の画素行に属する各画
素を構成する副画素の行にそれぞれ対応して、４本の画
素信号線ＶＰＬが実際には設けられている。これらの画
素信号線は、第１行の画素行に対応する画素信号線ＶＰ
Ｌ（１）と各画素内において結合される。同様に、第１
行の画素行に対応して総括的に表記される垂直走査線Ｖ
ＳＬ（１）の活性化タイミングは、たとえば図４に示さ
れた通常モード時における第１の垂直走査線ＶＳＬ１−
０〜ＶＳＬ１−３の活性化タイミングに相当する。

【０１９３】各画素信号線ＶＰＬの充電は、複数の充電
スイッチを介して実行される。画素信号線ＶＰＬの両端
にそれぞれ配置された２個の充電スイッチＣＳＷａおよ
びＣＳＷｂによって、各画素信号線ＶＰＬを充電する構
成を示している。

【０１９４】充電スイッチＣＳＷａおよびＣＳＷｂは、
画素行の２行ごと、すなわち連続する奇数行および偶数
行で形成される画素行の組ごとに配置される。たとえ
ば、第１番目の画素行と第２番目の画素行とは１つの組
を形成し、これに対応して１つの組を形成する画素信号
線ＶＰＬ（１）およびＶＰＬ（２）は電気的に結合され
る。結合された画素信号線の組の両端において、画素電
位信号生成回路９０との間に充電スイッチＣＳＷａおよ
びＣＳＷｂがそれぞれ配置される。

【０１９５】充電スイッチＣＳＷａおよびＣＳＷｂは、
液晶表示部１０に隣接する両側の領域に、垂直走査回路
３０ａおよび３０ｂにそれぞれ近接して設けられる。充
電スイッチＣＳＷａおよびＣＳＷｂは、垂直走査に同期
するように、垂直走査回路３０ａおよび３０ｂのそれぞ
れによってオン／オフ制御される。

【０１９６】図２４は、図２３に示された充電スイッチ
の動作を説明するタイミングチャートである。図２４に
は、代表的に第ｍ番目（ｍ：自然数）および第（ｍ＋
１）番目の画素行で形成される画素行の組に対応する充
電スイッチＣＳＷａ，ＣＳＷｂの動作タイミングが示さ
れる。

【０１９７】図２４を参照して、充電スイッチＣＳＷａ
およびＣＳＷｂは、共通のタイミングでオン／オフさ
れ、対応する組を形成する画素行が垂直走査の対象とな
っている期間においてオンする。したがって、充電スイ
ッチＣＳＷａおよびＣＳＷｂは、第ｍ行および第（ｍ＋
１）行が垂直走査の対象となる期間、すなわち垂直走査
線ＶＳＬ（ｍ）およびＶＳＬ（ｍ＋１）の活性化期間に
対応してオンする。このようにして、垂直走査に同期し
て充電スイッチがオンされ、垂直走査の対象となる画素
行に対して画素電位信号Ｖｐｘを供給することができ
る。

【０１９８】このような充電スイッチを設けることによ
り、画素電位信号Ｖｐｘが伝搬される画素信号線ＶＰＬ
の浮遊容量を垂直走査の対象に対応させて低減すること
ができる。これにより、画素電位信号Ｖｐｘの伝搬遅延
を低減して、画素電位信号Ｖｐｘを用いた階調表示をよ
り正確に実行することができる。また、画素電位信号Ｖ
ｐｘの伝達において、垂直走査の対象となる画素行に対
応する画素信号線ＶＰＬのみを充電するので、消費電力
の低減を図ることもできる。

【０１９９】次に、各画素信号線の両側において、画素
信号線２本ごとに充電スイッチを配置する効果を説明す
る。

【０２００】図２５は、各画素信号線ごとに充電スイッ
チを配置する構成を示すブロック図である。

【０２０１】図２５を参照して、充電スイッチＣＳＷ
は、各画素信号線ＶＰＬに対応して設けられる。奇数行
に対応して設けられる充電スイッチＣＳＷの各々は、垂
直走査回路３０ａによってオン／オフ制御される。同様
に、偶数行に対応して設けられる充電スイッチＣＳＷ
は、垂直走査回路３０ｂに制御されてオン／オフする。
このような構成としても、垂直走査回路を分割配置して
垂直方向の画素ピッチを確保した上で、画素電位信号Ｖ
ｐｘの伝搬遅延および波形の鈍りの発生を抑制すること
ができる。

【０２０２】ここで、画素行１行分に相当する画素信号
線ＶＰＬの浮遊容量をＣｓとし、画素行１行分の液晶容
量をＣｌと表記すると、図２５の構成においては、充電
スイッチ１個当たりの負荷容量は、「Ｃｓ＋Ｃｌ」で示
される。

【０２０３】一方、図２３の構成においては、充電スイ
ッチを画素行の２行ごとに配置する構成とするものの、
各画素上の垂直走査は、垂直走査回路３０ａおよび３０
ｂによって１行ずつ実行されるので、画素信号線と結合
される液晶表示素子が２行分となることはなく、結合さ
れた２行分の画素信号線ＶＰＬの負荷は、常に１行分の
液晶表示素子に対応する液晶容量に止まる。したがっ
て、充電スイッチＣＳＷａおよびＣＳＷｂの両方で負担
すべき負荷容量は、「２・Ｃｓ＋Ｃｌ」で示される。よ
って、充電スイッチ１個当りの負荷容量は、「Ｃｓ＋
（Ｃｌ／２）」で示される。一般に、画素信号線の浮遊
容量は、１行分の液晶容量と比較すると非常に小さく、
Ｃｓ＜＜Ｃｌが成立するため、充電スイッチ１個当たり
の負荷は、図２５の場合と比較して、ほぼ半分に軽減さ
れる。

【０２０４】この結果、各充電スイッチの電流駆動力を
小さく設計することができる。また、充電スイッチＳＷ
ａおよびＳＷｂは、画素行の１組ごと、すなわち２行ご
とに配置される構成となっているので、充電スイッチの
総数は、図２５の構成と同数となる。この結果、充電ス
イッチの小型化による垂直方向における画素のさらなる
狭ピッチ化を低消費電力化とともに図ることができる。

【０２０５】なお、実施の形態１においては、垂直走査
回路を奇数行に対応する部分と偶数行に対応する部分と
に分割配置する構成を示しているが、本願発明の適用は
このような場合に限られるものではない。すなわち、垂
直走査回路を分割配置せずに単一の回路によってすべて
の画素行の垂直走査を実行する構成や、垂直走査回路を
さらに複数の部分に分割配置する構成に対しても、本願
発明の水平走査回路の構成、通常／待機モードの切換、
および画素信号線に対する充電スイッチの配置などを適
用することができる。

【０２０６】［実施の形態２］実施の形態２において
は、通常モードと待機モードとの両方に対応して、映像
信号を効率的に処理するデコード回路の構成について説
明する。

【０２０７】図２６は、実施の形態２に従う水平走査回
路４０の構成を示すブロック図である。

【０２０８】図２６を図７と比較して、実施の形態２に
従う水平走査回路４０は、デコード回路４５Ｒ，４５
Ｇ，４５Ｂに代えて、デコード回路１４５Ｒ，１４５
Ｇ，１４５Ｂを有する。また、実施の形態２に従う水平
走査回路においては、２ⁿ＝１６個ずつののタイミング
パルスＬＰ０〜ＬＰ１５および階調制御信号ＳＩＧ０〜
ＳＩＧ１５を用いることなく、すなわち階調制御回路４
６Ｒ，４６Ｇ，４６Ｂを省略して、階調表示信号ＳＣＧ
の生成を行なうことができる。

【０２０９】図２７は、実施の形態２に従うデコード回
路の構成を示す回路図である。図２６に示されるデコー
ド回路１４５Ｒ，１４５Ｇおよび１４５Ｂの構成は同様
であるので、図２７においては、映像信号ＤＲ０〜ＤＲ
３に対応して設けられるデコード回路１４５Ｒの構成を
代表的に示す。

【０２１０】図２７を参照して、映像信号ＤＲ０〜ＤＲ
３に対応して設けられる、第１ラッチ回路４２Ｒおよび
第２ラッチ回路４３Ｒの構成は実施の形態１と同様であ
るので説明は繰返さない。第１ラッチ回路４２Ｒおよび
第２ラッチ回路４３Ｒによって、ラッチタイミング信号
ＬＴ１ｍに応答したタイミングにおいて映像信号ＤＲ０
〜ＤＲ３を取込み、かつラッチタイミング信号ＬＴ２に
応答したタイミングので映像信号ＤＲ０〜ＤＲ３をデコ
ード回路１４５Ｒに伝達する。

【０２１１】デコード回路１４５Ｒ，１４５Ｇ，１４５
Ｂに共通して、通常モードにおけるデコード処理に用い
られるデコードクロックＴＮ０〜ＴＮ３と、待機モード
におけるデコード処理に用いられるデコードクロックＴ
Ｓ０〜ＴＳ３と、制御信号Ｔｅｎｂ，ＰＳＴとが用いら
れる。したがって、実施の形態２においては、デコード
処理を行なうための信号線は、２ｎ＋２＝１０本必要と
なる。一方、図７に示した実施の形態１においては、こ
れらの信号線は、（ｎ＋１）＋２・２ⁿ＝３７本必要で
あったので、デコード処理に必要な信号線の本数を大幅
に削減できていることがわかる。

【０２１２】デコード回路１４５Ｒは、映像信号ビット
ＤＲ０とデコードクロックＴＮ０との間の排他的論理和
演算結果を出力する論理ゲートＬＧ２０と、映像信号Ｄ
Ｒ１ビットとデコードクロックＴＮ１との間の排他的論
理和演算結果を出力する論理ゲートＬＧ２１と、映像信
号ビットＤＲ２とデコードクロックＴＮ２との間の排他
的論理和演算結果を出力する論理ゲートＬＧ２２と、映
像信号ビットＤＲ３とデコードクロックＴＮ３との間の
排他的論理和演算結果を出力する論理ゲートＬＧ２３と
を有する。

【０２１３】デコード回路１４５Ｒは、さらに、論理ゲ
ートＬＧ２０の出力とデコードクロックＴＳ０との間の
ＮＡＮＤ演算結果を出力する論理ゲートＬＧ２４と、論
理ゲートＬＧ２４の出力とデコードクロックＴＳ０との
間のＮＡＮＤ論理演算結果を出力する論理ゲートＬＧ２
５と、論理ゲートＬＧ２１の出力とデコードクロックＴ
Ｓ１との間のＮＡＮＤ演算結果を出力する論理ゲートＬ
Ｇ２６と、論理ゲートＬＧ２６の出力とデコードクロッ
クＴＳ１との間のＮＡＮＤ論理演算結果を出力する論理
ゲートＬＧ２７とを有する。

【０２１４】デコード回路１４５Ｒは、さらに、論理ゲ
ートＬＧ２２の出力とデコードクロックＴＳ２との間の
ＮＡＮＤ演算結果を出力する論理ゲートＬＧ２８と、論
理ゲートＬＧ２８の出力とデコードクロックＴＳ２との
間のＮＡＮＤ論理演算結果を出力する論理ゲートＬＧ２
９と、論理ゲートＬＧ２３の出力とデコードクロックＴ
Ｓ３との間のＮＡＮＤ演算結果を出力する論理ゲートＬ
Ｇ３０と、論理ゲートＬＧ３０の出力とデコードクロッ
クＴＳ３との間のＮＡＮＤ論理演算結果を出力する論理
ゲートＬＧ３１と、論理ゲートＬＧ２５、ＬＧ２７、Ｌ
Ｇ２９およびＬＧ３１の各出力の間のＡＮＤ演算結果を
出力する論理ゲートＬＧ３２とを有する。

【０２１５】図２８は、デコードクロックＴＮ０〜ＴＮ
３およびＴＳ０〜ＴＳ３を説明するタイミングチャート
である。

【０２１６】図２８を参照して、通常モードにおいて
は、デコードクロックＴＮ０〜ＴＮ３は、図１２に示さ
れた実施の形態１におけるデコードクロックＴ０〜Ｔ３
と同様に設定される。ただし、実施の形態１において
は、デコードクロックＴ０〜Ｔ３は、転送期間Ｔｔｒを
分割する周波数で設定されたのに対して、実施の形態２
におけるデコードクロックＴＮ０〜ＴＮ３は、たとえば
図２０に示される水平走査期間中のサンプリング／ラッ
チ期間Ｔｓｌを分割するように設定される。

【０２１７】一方、待機モードに対応するデコードクロ
ックＴＳ０〜ＴＳ３の信号レベルは、通常モード時にお
いては、Ｈレベルに固定的に維持される。

【０２１８】待機モード時においては、デコードクロッ
クＴＮ０〜ＴＮ３が、Ｈレベルに固定的に設定される。
一方、デコードクロックＴＳ０〜ＴＳ３は、実施の形態
１において、図２０に示された階調制御信号ＳＩＧ０、
ＳＩＧ２、ＳＩＧ４、ＳＩＧ８とそれぞれ同様に設定さ
れる。すなわち、デコードクロックＴＳ０〜ＴＳ３は、
待機モード時のリフレッシュ期間に対応して、サンプリ
ング／ラッチ期間Ｔｓｌをｎ＝４分割して設定される期
間Ｔｄｖ０〜Ｔｄｖ３のそれぞれにおいてＨレベルに活
性化される。

【０２１９】図２７を再び参照して、このようにデコー
ドクロックＴＮ０〜ＴＮ３およびＴＳ０〜ＴＳ３を設定
することによって、通常モード時においては、たとえば
論理ゲートＬＧ２０は、図８に示される論理ゲートＬＧ
１０と同様の動作を実行する。また論理ゲートＬＧ２４
およびＬＧ２５は、デコードクロックＴＳ０の信号レベ
ルがＨレベルに固定されることから、等価的には信号バ
ッファとして機能することとなる。その他の映像信号ビ
ットＤＲ１〜ＤＲ３についても同様である。

【０２２０】したがって、通常モード時におけるデコー
ド処理においては、論理ゲートＬＧ２０〜ＬＧ２３は、
図１０に示される論理ゲートＬＧ１０〜ＬＧ１３に相当
し、論理ゲートＬＧ３２は、図１０に示される論理ゲー
トＬＧ１４に相当する。

【０２２１】一方、待機モード時においては、論理ゲー
トＬＧ２０〜ＬＧ２３は、デコードクロックＴＮ０〜Ｔ
Ｎ３の信号レベルがＨレベルに固定されることから、対
応する映像信号ＤＲ０〜ＤＲ３のそれぞれのビットを反
転して出力する。

【０２２２】したがって、映像信号ビットＤＲ０に対応
する論理ゲートＬＧ２５の出力は、デコードクロックＴ
Ｓ０の信号レベルがＬレベルである期間においては、Ｈ
レベルに固定される。また、デコードクロックＴＳ０の
信号レベルがＨレベルに設定される期間においては、対
応する映像信号ビットＤＲ０の信号レベルに応じて、論
理ゲートＬＧ２５の出力する信号レベルは変化する。す
なわち、論理ゲートＬＧ２５の出力は、映像信号ビット
ＤＲ０がＨレベルである場合において、デコードクロッ
クＴＳ０がＨレベルに活性化される期間において、Ｌレ
ベルに設定される。その他の期間においては、論理ゲー
トＬＧ２５の出力はＨレベルに維持される。一方、映像
信号ビットＤＲ０がＬレベルである場合には、論理ゲー
トＬＧ２５の出力はＨレベルに維持される。

【０２２３】他の映像信号ビットＤＲ１〜ＤＲ３にそれ
ぞれ対応する論理ゲートＬＧ２７、ＬＧ２９およびＬＧ
３１の出力も、論理ゲートＬＧ２５の出力と同様に設定
される。論理ゲートＬＧ３２は、映像信号ＤＲ０〜ＤＲ
３のそれぞれのビットに対応する論理ゲートＬＧ２５、
ＬＧ２７、ＬＧ２９およびＬＧ３１の出力間のＡＮＤ論
理演算結果を出力する。これらの論理ゲートの出力レベ
ルは、対応する映像信号の信号レベルに応じて、互いに
独立した期間のそれぞれにおいてＬレベルに活性化され
るので、論理ゲートＬＧ３２によって、これらのこれら
の論理ゲートの出力に関する負論理のＯＲ演算を行なう
ことできる。

【０２２４】したがって、論理ゲートＬＧ３２の出力
は、図２０に示した階調制御信号ＳＩＧ０〜ＳＩＧ１５
のうちの１つについて、その信号レベルを反転したもの
に相当する。

【０２２５】デコード回路１４５Ｒは、さらに、論理ゲ
ートＬＧ３２の出力とデコードイネーブル信号Ｔｅｎｂ
との間のＮＡＮＤ論理演算結果を出力する論理ゲートＬ
Ｇ３４と、論理ゲートＬＧ３４の出力信号ＦＩＮに応答
して動作するフリップフロップ１４６と、通常モード時
においてフリップフロップ１４６の出力を反転して階調
表示信号ＳＣＧとして出力するためのクロックドインバ
ータＣＩＶｎと、待機モード時において、論理ゲートＬ
Ｇ３２の出力を反転して階調表示信号ＣＳＧとして出力
するためのクロックドインバータＣＩＶｓとを有する。

【０２２６】クロックドインバータＣＩＶｎは、モード
指示信号／ＳＴＤがＨレベルに設定される通常モード時
において活性化される。クロックドインバータＣＩＶｓ
は、クロックドインバータＣＩＶｎと相補的に動作し
て、モード指示信号／ＳＴＤがＬレベルに設定される待
機モード時において活性化される。

【０２２７】図２９は、通常モード時におけるデコード
処理に使用されるフリップフロップ１４６の構成を示す
回路図である。

【０２２８】図２９を参照して、フリップフロップ１４
６は、論理ゲートＬＧ３４の出力ＦＩＮを反転するため
のインバータＦＩＶ１と、フリップフロップのＤ端子に
入力されるＨレベル電圧（Ｖｃｃ）を反転するためのイ
ンバータＦＩＶ２と、リセット信号ＰＳＴとインバータ
ＦＩＶ２の出力との間におけるＮＯＲ演算結果をＱ端子
に相当するノードに出力する論理ゲートＬＧ３５と、Ｑ
端子の信号レベルを反転して論理ゲートＬＧ３５の入力
の一方に循環するためのインバータＦＩＶ３とを有す
る。

【０２２９】リセット信号ＰＳＴがＨレベルに活性化さ
れている期間においては、その他の条件に関らず、Ｑ端
子の信号レベルはＬレベルに固定される。すなわち、リ
セット信号ＰＳＴの活性化（Ｈレベル）に応答して、Ｑ
端子の信号レベルはＬレベルにリセットされる。すなわ
ち、階調表示信号は、Ｈレベルに設定される。

【０２３０】インバータＦＩＶ２およびＦＩＶ３は、論
理ゲート３４の出力信号ＦＩＮおよびその反転信号をト
リガとするクロックドインバータである。したがって、
信号ＦＩＮがＨレベルである期間においては、Ｄ端子に
入力されたＨレベル電圧が反転されて論理ゲートＬＧ３
５に入力されるので、Ｑ端子の信号レベルはＬレベルに
設定される。クロックドインバータＦＩＶ３は、信号Ｆ
ＩＮがＬレベルである期間中において、Ｑ端子の信号レ
ベルをＬレベルに維持するために設けられるラッチ回路
を形成する。

【０２３１】図３０は、通常モード時における階調表示
信号ＣＳＧの設定を説明するタイミングチャートであ
る。

【０２３２】図３０を参照して、通常モード時において
は、デコードクロックＴＮ０〜ＴＮ３を用いたデコード
処理を実行することによって、実施の形態１におけるデ
コードパルスＤＰの反転信号に相当する信号ＦＩＮを論
理ゲートＬＧ３４の出力として得ることができる。信号
ＦＩＮは、サンプリング／ラッチ期間Ｔｓｌを２ⁿ＝１
６分割した期間のいずれかにおいてＬレベルに活性化さ
れる。

【０２３３】リセット＆転送期間中において、フリップ
フロップ１４６のリセット信号ＰＳＴが活性化される。
これに応答して、映像信号のデコード結果によらず、階
調表示信号ＣＳＧはＬレベルからＨレベルに変化する。

【０２３４】階調表示信号ＣＳＧは、サンプリング／ラ
ッチ期間（Ｔｓｌ）において、映像信号のデコード結果
に対応した信号ＦＩＮの活性化（Ｈレベル→Ｌレベル変
化）に応答して、ＨレベルからＬレベルに変化する。

【０２３５】これにより、階調表示信号ＣＳＧは、実施
の形態１の場合と同様に、映像信号のデコード結果に応
答したパルス幅（活性化期間：Ｈレベル期間）を有する
こととなる。

【０２３６】図３１は、待機モード時における階調表示
信号ＣＳＧの生成を説明するタイミングチャートであ
る。

【０２３７】図３１を参照して、待機モード時のデコー
ド処理に用いられるデコードクロックＴＳ０〜ＴＳ３
は、既に説明された期間Ｔｄｖ０〜Ｔｄｖ３のそれぞれ
においてＨレベルに設定される。映像信号ＤＲ０〜ＤＲ
３のデコード結果は、論理ゲートＬＧ３２によって負の
論理和演算がとられて出力される。これをさらにクロッ
クドインバータＣＩＶｓによって反転することにより、
階調表示信号ＣＳＧを、図２０に示される階調制御信号
ＳＩＧ０〜ＳＩＧ１５と同様に、デコード結果に応じて
生成することができる。

【０２３８】このように、実施の形態２に従うデコード
回路の構成によれば、デコード処理に必要な信号数を削
減して、簡易な構成によって通常モード／待機モードの
両方に対応したデコード処理を行なうことができる。

【０２３９】［実施の形態３］実施の形態１で説明した
ように、待機モード時における消費電力は、リフレッシ
ュ期間を設定する周期、すなわちリフレッシュ周期（図
５におけるＴｒｆ）によって決定される。したがって、
待機モード時のホールド期間中において、各副画素にお
けるリーク防止を図ることが重要である。

【０２４０】図３２は、副画素におけるリーク電流の発
生を説明する回路図である。図３２を参照して、副画素
ＳＰＸの構成は、図３で説明したのと同様である。すな
わち、待機モードのホールド期間中においては、制御ノ
ードＮｘの信号レベルに応じて、画素電極ノードＮａが
表示内容に応じた電位レベルに再充電される。したがっ
て、制御ノードＮｘが高電位状態（Ｈレベル）である場
合には、副画素は最小輝度の表示を維持し、制御ノード
Ｎｘが低電位状態（Ｌレベル）である場合には、副画素
は最大輝度の表示を維持する。

【０２４１】しかしながら、図５で説明したように、ホ
ールド期間中において水平走査線ＨＳＬの信号レベルを
Ｌレベルに設定することにより、制御ノードＮｘにおい
て、Ｈレベル電位を保持する場合には、ＴＦＴ素子１２
の両端に印加される電位差に起因してリーク電流が発生
してしまう。このリーク電流によって、制御ノードＮｘ
に保持されるＨレベル電位は徐々に低下してしまう。制
御ノードＮｘの電位が低下すると、ＴＦＴ素子１１４の
ゲート電位も低下するため、画素電位信号Ｖｐｘの電位
レベルを十分に画素電極ノードＮａに伝達することがで
きなくなってしまう。したがって、制御ノードＮｘから
のリーク電流の影響によって、リフレッシュ期間は制約
を受ける。

【０２４２】図３３は、液晶表示素子における電極間電
位差と輝度との間の関係を説明する図である。

【０２４３】図３３を参照して、電極間電位差が０であ
る場合に、液晶表示素子は最大輝度を表示する。電極間
電位差が増加するにしたがって輝度は減少し、画素電位
信号Ｖｐｘの最大電位であるＶｐと共通電極電位Ｖｃｍ
との差、すなわち｜Ｖｐ−Ｖｃｍ｜に相当する電位差に
おいて、液晶表示素子は最小輝度を表示する。

【０２４４】待機モードにおいては、各副画素ＳＰＸ
は、最大輝度（白）もしくは最小輝度（黒）のいずれか
を表示する。ここで、リーク電流によって、最大輝度お
よび最小輝度に対応する状態から、電極間電位差がΔＶ
ｌｅａｋだけ変化した場合における輝度の変化について
説明する。

【０２４５】図３３に示されるように、電極間電位差と
輝度との間の関係においては、最大輝度（白）付近の領
域においては、変化係数は一般に小さくなる。一方、最
小輝度（黒）付近の領域においては、変化係数は比較的
大きくなる。したがって、リーク電流によって同一レベ
ルの電位差変化ΔＶｌｅａｋが生じた場合においても、
これに起因して発生する輝度変化は異なってくる。すな
わち、最小輝度表示時における輝度変化Δｂｍｎは、最
大輝度表示時における輝度変化Δｂｍｘよりも大きくな
ってしまう。したがって、制御ノードＮｘにおいては、
最小輝度（黒）表示に対するリーク防止を強化すること
が重要である。

【０２４６】一方、ユーザの視認性の観点からも、同様
の結論が導かれる。すなわち、最大輝度表示時における
輝度の変化よりも、最小輝度表示時における輝度の変化
の方が、より敏感にユーザに認識されてしまう。したが
って、各副画素においては、最小輝度（黒表示）に対応
する電位レベルのリーク防止を強化する必要があること
がわかる。

【０２４７】図３４は、待機モードのホールド期間中に
おける実施の形態３に従う水平走査線ＨＳＬの電位設定
を説明するタイミングチャートである。

【０２４８】図３４を図５と比較して、実施の形態３に
おいては、ホールド期間中において、水平走査線ＨＳＬ
の電位を最小輝度表示時における制御ノードＮｘの電位
に相当するＨレベルに設定する点が異なる。その他の動
作については、図５で説明したのと同様であるので詳細
な説明は繰返さない。

【０２４９】再び図３２を参照して、このようにホール
ド期間中において水平走査線ＨＳＬの電位レベルをＨレ
ベルとすることにより、最小輝度を表示する副画素にお
いて、ＴＦＴ素子１２の両端の電位差をほぼ０にするこ
とができる。これにより、ＴＦＴ素子１２を流れるリー
ク電流の発生を低減して、制御ノードＮｘに保持された
Ｈレベル電位からのリークを防止することが可能とな
る。この結果、待機モード時における表示品位の向上お
よび、リフレッシュ周期の拡大によるさらなる低消費電
力化を図ることが可能となる。

【０２５０】実施の形態１においては、たとえば階段波
状に設定される通常モード時に使用される画素電位信号
Ｖｐｘの電位変化をシャープに伝搬するために、画素信
号線ＶＰＬに対応して充電スイッチを配置する構成につ
いて説明した。図３２においては、画素信号線ＶＰＬに
対応して設けられるスイッチを総称的にＣＳＷと示すこ
ととする。

【０２５１】再び図３２を参照して、保持容量１３およ
び液晶表示素子１４の電極は、副画素ＳＰＸの領域全体
を使用して配置されるので、実際のレイアウトでは、画
素信号線ＶＰＬおよびこれらの電極は、水平方向におい
て重なり合うように、高さ方向において互いに独立した
層にそれぞれ配置されることとなる。したがって、画素
信号線ＶＰＬに生じた電位レベルの変動は、画素信号線
ＶＰＬとこれらの電極間の容量結合によって、画素電極
電位にも影響を及ぼしてしまう。

【０２５２】図３４に示すように、制御ノードＮｘのリ
ーク防止のために、待機モード時において、リフレッシ
ュ期間からホールド期間への移行時において、水平走査
線ＨＳＬの電位レベルをＬレベルからＨレベルに変化さ
せるが、この水平走査線ＨＳＬにおける電位変動は、容
量結合によって画素信号線ＶＰＬに伝達される。さら
に、画素信号線ＶＰＬの電位変動は、画素電極電位にも
影響を及ぼす。

【０２５３】したがって、このような容量結合の存在に
よって、リーク防止のための電位レベル設定が、待機モ
ード時のホールド期間中の表示内容に悪影響を及ぼす可
能性がある。

【０２５４】水平走査線ＨＳＬと画素信号線ＶＰＬとの
間の容量結合を考えると、画素信号線ＶＰＬがフローテ
ィング状態にある場合において、水平走査線ＨＳＬの電
位変化の影響をより受け易くなる。したがって、水平走
査線ＨＳＬの電位レベルを変化させる期間中において、
充電スイッチＣＳＷをオン状態とすることにより、画素
電極電位の変動を抑制することが可能である。

【０２５５】図３５は、実施の形態３に従う充電スイッ
チの動作タイミングを説明するタイミングチャートであ
る。

【０２５６】図３５を参照して、各画素信号線ＶＰＬに
対応して設けられる各充電スイッチＣＳＷは、待機モー
ド時におけるリフレッシュ期間からホールド期間への移
行時において、一定期間ターンオンされる。すなわち、
このターンオン期間は、リーク防止のために水平走査線
ＨＳＬの電位がＬレベルからＨレベルへ変化する期間を
含むように設定される。

【０２５７】これにより、各副画素における待機モード
のホールド期間中におけるリークを防止して消費電力を
低減するとともに、これに起因する表示品位の低下を防
止することができる。

【０２５８】［実施の形態４］実施の形態４において
は、リーク防止を強化した副画素の構成のバリエーショ
ンについて説明する。

【０２５９】図３６は、実施の形態４に従う副画素の構
成を示す回路図である。図３６を図３と比較して、実施
の形態４に従う副画素においては、水平走査線ＨＳＬと
制御ノードＮｘとの間に、ＴＦＴ素子１２と直列に結合
されるリーク防止のためのＴＦＴ素子１２ｌｃがさらに
配置される点で異なる。ＴＦＴ素子１２ｌｃは、ＴＦＴ
素子１２と同様に、第１の垂直走査線ＶＳＬの電位に応
じて動作する。その他の部分の構成および動作について
は、図３の場合と同様であるので詳細な説明は繰返さな
い。

【０２６０】実施の形態３で説明したように、制御ノー
ドＮｘからのリークを防止することが重要である。した
がって、実施の形態４に従う副画素においては、リーク
電流経路となる制御ノードＮｘおよび水平走査線ＨＳＬ
の間に複数個のＴＦＴ素子を配置して、副画素が表示す
る輝度に関らずリーク電流の防止を図ることができる。
リーク防止用のＴＦＴ素子をさらに設けて複数個とする
ことも可能である。

【０２６１】［実施の形態４の変形例１］図３７は、本
発明の実施の形態４の変形例１に従う副画素の構成を示
す回路図である。

【０２６２】図３７を図３６と比較して、実施の形態４
の変形例１に従う副画素においては、ＴＦＴ素子１２お
よび１２ｌｃを介して、水平走査線ＨＳＬおよび制御ノ
ードＮｘと結合される中間ノードＮｘ′と電極の一方が
結合されるリーク防止キャパシタ１２５がさらに配置さ
れる点で異なる。

【０２６３】リーク防止キャパシタ１２５の電極の他方
は、図３７においては画素信号線ＶＰＬと結合されてい
るが、この電極の他方は、必ずしも画素信号線ＶＰＬと
結合させる必要はなく、中間ノードＮｘ′と独立の任意
のノードを選択して結合させることができる。その他の
部分については、図３９の場合と同様であるので詳細な
説明は繰返さない。

【０２６４】このような構成とすることにより、制御ノ
ードＮｘと水平走査線ＨＳＬとの間にリーク電流が生じ
た場合においても、まず中間ノードＮｘ′の電位レベル
が変化することになる。このため、ＴＦＴ素子１２ｌｃ
に生じるリーク電流Ｉｌ１が比較的大きい場合であって
も、中間ノードＮｘ′と制御ノードＮｘとの間に結合さ
れるＴＦＴ素子１２のリーク電流Ｉｌ２は低く抑えるこ
とができる。この結果、リークが生じた場合において
も、制御ノードＮｘの電位レベル変化をより抑制するこ
とが可能となる。これにより、実施の形態４に従う構成
と比較して、待機モード時における表示品位の向上およ
び低消費電力化をさらに図ることが可能となる。

【０２６５】［実施の形態４の変形例２］図３８は、本
発明の実施の形態４の変形例２に従う副画素の構成を示
す回路図である。

【０２６６】図３８を図３と比較して、実施の形態４の
変形例２に従う副画素においては、ＴＦＴ素子１２２お
よび１２４と接続される内部ノードＮｚが画素電極ノー
ドＮａから切離され、内部ノードＮｚと画素電極ノード
Ｎａとの間に新たにＴＦＴ素子１３０が配置される点で
異なる。その他の部分の構成および動作は、図３の場合
と同様であるので詳細な説明は繰返さない。

【０２６７】ＴＦＴ素子１３０のゲートは第２の垂直走
査線ＶＳＬ２と結合される。したがって、ＴＦＴ素子１
３０は、待機モード時のホールド期間中において、ＴＦ
Ｔ素子１２２および１２４と同様のタイミングで動作す
る。すなわち、ＴＦＴ素子１３０は、第２の垂直走査線
ＶＳＬ２の活性化（Ｈレベルへ）に応答してターンオン
し、その他の期間においてはオフ状態を維持する。

【０２６８】これにより、ＴＦＴ素子１３０は、画素電
極ノードＮａからのリークを防止する機能を有する。待
機モード時のホールド期間中においては、画素電極ノー
ドＮａに対して、画素電極ノードＮａ〜ＴＦＴ素子１３
０〜ＴＦＴ素子１２２〜ＴＦＴ素子１１４〜画素信号線
ＶＰＬと、画素電極ノードＮａ〜ＴＦＴ素子１３０〜Ｔ
ＦＴ素子１２４〜ＴＦＴ素子１１８〜共通配線ＣＬとの
２つのリーク電流経路が存在することになるが、ＴＦＴ
素子１３０は、いずれのリーク電流経路に対しても、リ
ーク電流を阻止する機能を有する。

【０２６９】このような構成とすることにより、少ない
個数のＴＦＴ素子の追加によって、より強力に画素電極
ノードＮａの待機モード時におけるリーク防止を行なう
ことができる。これにより、通常モードおよび待機モー
ドのいずれにおいても、表示品位の向上および走査周期
の緩和による低消費電力化を図ることが可能になる。

【０２７０】［実施の形態５］以上述べたように、図３
および図３６〜３８に示した構成の副画素ＳＰＸを用い
て、待機モードと通常モードとを使い分けることによっ
て、高速の動画表示および静止画の低消費電力表示を両
立することができる。そこで、このような画素の構成
は、携帯電話や携帯情報端末機器等のバッテリ駆動機器
に適している。

【０２７１】図３９は、本発明の実施の形態５に従う携
帯電話機４００の構成を示す概念図である。

【０２７２】図３９を参照して、携帯電話機４００は実
施の形態１から４の各々、もしくはこれらの組合せに従
う液晶表示装置１００の液晶表示部１０を表示部として
備える。液晶表示装置１００の構成の詳細については既
に説明したとおりであるので繰返さない。これにより、
低消費電力化を図るとともに、デジタルデータの映像信
号に基づいて、回路面積を削減した階調表示が実行でき
るので、携帯電話機に要求される低消費電力化および小
型軽量化にマッチした構成とすることができる。また、
通常モードを使用することにより、高速な動画表示にも
対応することができる。

【０２７３】図４０は、本発明の実施の形態５に従う携
帯情報端末機器４１０の構成を示す概念図である。

【０２７４】図４０を参照して、携帯情報端末機器４１
０は、実施の形態１から４の各々、もしくはこれらの組
合せに従う液晶表示装置１００の液晶表示部１０を表示
部として備える。これにより、携帯情報端末機器４１０
は、携帯電話機４００と同様に、低消費電力化および小
型軽量化を有効に図ることが可能となり、高速の動画表
示にも対応することが可能となる。

【０２７５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２７６】

【発明の効果】請求項１および２に記載の液晶表示装置
は、２段階に設けられた第１および第２のラッチ回路の
それぞれによって、映像信号の取込処理およびデコード
回路への転送処理を並列処理として分担して行なうの
で、ラッチ回路自身および、デコード回路における処理
動作を低速化することができ、消費電力の削減が可能で
ある。

【０２７７】請求項３記載の液晶表示装置は、請求項１
記載の液晶表示装置が奏する効果に加えて、各画素を副
画素に分割し、各副画素において制御ノードに保持され
た情報に基づいて画素電極を最大輝度／最小輝度の一方
に周期的に再充電できるので、同一の表示内容を低消費
電力で保持できる。

【０２７８】請求項４記載の液晶表示装置は、請求項３
記載の液晶表示装置が奏する効果に加えて、高速の動画
表示に適した、各副画素における表示内容を垂直走査に
応じて書換え可能な第１の動作モードと、同一の表示内
容を保持する場合に適した、副画素の最大輝度／最小輝
度選択の組合わせによって階調表示を実行する低消費電
力の第２の動作モードとのいずれかを選択して画像表示
を行なうことができる。

【０２７９】請求項５および８に記載の液晶表示装置
は、高速の動画表示に適した、各副画素における表示内
容を垂直走査に応じて書換え可能な第１の動作モード
と、同一の表示内容を保持する場合に適した、副画素の
最大輝度／最小輝度選択の組合わせによって階調表示を
実行する低消費電力の第２の動作モードとのいずれかを
選択して、デジタル信号に基づく階調的な画像表示を行
なうことができる。

【０２８０】請求項６記載の液晶表示装置は、請求項５
記載の液晶表示装置が奏する効果に加えて、デコード処
理に必要な信号数を削減して、第１の動作モードおよび
第２の動作モードの両方に対応したデコード処理を行な
うことができる。

【０２８１】請求項７記載の液晶表示装置は、請求項６
記載の液晶表示装置が奏する効果に加えて、２段階に設
けられた第１および第２のラッチ回路によって、映像信
号の取込処理およびデコード回路への転送処理を分担し
て行なうので、ラッチ回路自身およびデコード回路にお
ける処理動作を並列処理して低速で行なうことができ、
消費電力の削減が可能である。

【０２８２】請求項９から１２に記載の液晶表示装置
は、請求項５および８記載にの液晶表示装置が奏する効
果に加えて、第２の動作モード時において副画素中の制
御ノードに生じるリーク電流を防止できるので、第２の
動作モードにおける表示品位の維持と消費電力の削減と
を両立して実行できる。

【０２８３】請求項１３および１４に記載の液晶表示装
置は、請求項５記載の液晶表示装置が奏する効果に加え
て、副画素中の画素電極ノードからのリーク電流を防止
できるので、表示品位の維持と消費電力の削減とを両立
して実行できる。

【０２８４】請求項１５記載の携帯電話機は、高速の動
画表示に適した、各副画素における表示内容を垂直走査
に応じて書換え可能な第１の動作モードと、同一の表示
内容を保持する場合に適した、副画素の最大輝度／最小
輝度選択の組合わせによって階調表示を実行する低消費
電力の第２の動作モードとのいずれかを選択して、デジ
タル信号に基づく階調的な画像表示を行なうことが可能
な液晶表示装置を備える。したがって、高速の動画表示
に対応するとともに低消費電力化を図ることできる。

【０２８５】請求項１６記載の携帯電話機は、請求項１
５記載の携帯電話機が奏する効果に加えて、液晶表示装
置におけるデコード処理に必要な信号数を削減して、第
１の動作モードおよび第２の動作モードの両方に対応し
たデコード処理を行なうことができる。この結果、回路
面積削減による小型軽量化を図ることができる。

【０２８６】請求項１７記載の液晶表示装置は、請求項
１６記載の携帯電話機が奏する効果に加えて、２段階に
設けられた第１および第２のラッチ回路によって、映像
信号の取込処理およびデコード回路への転送処理を分担
して行なうので、ラッチ回路自身および、デコード回路
における処理動作を低速で行なうことができ、消費電力
をさらに削減することができる。

【０２８７】請求項１８記載の携帯情報端末機器は、高
速の動画表示に適した、各副画素における表示内容を垂
直走査に応じて書換え可能な第１の動作モードと、同一
の表示内容を保持する場合に適した、副画素の最大輝度
／最小輝度選択の組合わせによって階調表示を実行する
低消費電力の第２の動作モードとのいずれかを選択し
て、デジタル信号に基づく階調的な画像表示を行なうこ
とが可能な液晶表示装置を備える。したがって、高速の
動画表示に対応するとともに低消費電力化を図ることで
きる。

【０２８８】請求項１９記載の携帯情報端末機器は、請
求項１８記載の携帯情報端末機器が奏する効果に加え
て、液晶表示装置におけるデコード処理に必要な信号数
を削減して、第１の動作モードおよび第２の動作モード
の両方に対応したデコード処理を行なうことができる。
この結果、回路面積削減による小型軽量化を図ることが
できる。

【０２８９】請求項２０記載の携帯情報端末機器は、請
求項１９記載の携帯情報端末機器が奏する効果に加え
て、２段階に設けられた第１および第２のラッチ回路に
よって、映像信号の取込処理およびデコード回路への転
送処理を分担して行なうので、ラッチ回路自身および、
デコード回路における処理動作を低速で行なうことがで
き、消費電力をさらに削減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に従う液晶表示装置１０
０の全体構成を示すブロック図である。

【図２】画素１１０の構成を示す概念図である。

【図３】副画素の構成を示す回路図である。

【図４】通常モード時における画素電極電位の書込を
説明するタイミングチャートである。

【図５】待機モード時における画素電極電位の書込を
説明するタイミングチャートである。

【図６】水平走査回路４０の構成を示す概略ブロック
図である。

【図７】水平走査回路４０の構成をさらに詳細に示す
ブロック図である。

【図８】第１ラッチ回路および第２ラッチ回路におけ
る映像信号の取込タイミングおよび転送タイミングを説
明するタイミングチャートである。

【図９】第１および第２のラッチ回路の構成を説明す
る回路図である。

【図１０】デコード回路の構成を示す回路図である。

【図１１】デコード回路の動作を説明するタイミング
チャートである。

【図１２】デコードクロック生成回路６０の構成を示
す図である。

【図１３】階調制御回路の構成を示すブロック図であ
る。

【図１４】タイミングパルス生成回路７０の構成を示
す回路図である。

【図１５】タイミングパルスＬＰ０〜ＬＰ１５の活性
化タイミングを説明するタイミングチャートである。

【図１６】階調制御信号生成回路８０および画素電位
信号生成回路９０の構成を示すブロック図である。

【図１７】通常モード時における階調制御信号の設定
を説明するタイミングチャートである。

【図１８】通常モードで用いられる階調制御信号生成
回路の構成を示すブロック図である。

【図１９】通常モードで用いられる画素電位信号生成
回路の構成を示すブロック図である。

【図２０】待機モード時における階調制御信号の設定
を説明するタイミングチャートである。

【図２１】待機モードで用いられる階調制御信号生成
回路の構成を示す回路図である。

【図２２】待機モードで用いられる画素電位信号生成
回路の構成を示す回路図である。

【図２３】画素信号線による画素電位信号の供給を説
明するブロック図である。

【図２４】図２３に示された充電スイッチの動作を説
明するタイミングチャートである。

【図２５】各画素信号線ごとに充電スイッチを配置す
る構成を示すブロック図である。

【図２６】実施の形態２に従う水平走査回路４０の構
成を示すブロック図である。

【図２７】実施の形態２に従うデコード回路の構成を
示す回路図である。

【図２８】デコードクロックＴＮ０〜ＴＮ３およびＴ
Ｓ０〜ＴＳ３を説明するタイミングチャートである。

【図２９】通常モード時におけるデコード処理に使用
されるフリップフロップ１４６の構成を示す回路図であ
る。

【図３０】通常モード時における階調表示信号ＣＳＧ
の設定を説明するタイミングチャートである。

【図３１】待機モード時における階調表示信号ＣＳＧ
の生成を説明するタイミングチャートである。

【図３２】副画素におけるリーク電流の発生を説明す
る回路図である。

【図３３】液晶表示素子における電極間電位差と輝度
との間の関係を説明する図である。

【図３４】待機モードのホールド期間中における実施
の形態３に従う水平走査線ＨＳＬの電位設定を説明する
タイミングチャートである。

【図３５】実施の形態３に従う充電スイッチの動作タ
イミングを説明するタイミングチャートである。

【図３６】実施の形態４に従う副画素の構成を示す回
路図である。

【図３７】本発明の実施の形態４の変形例１に従う副
画素の構成を示す回路図である。

【図３８】本発明の実施の形態４の変形例２に従う副
画素の構成を示す回路図である。

【図３９】本発明の実施の形態５に従う携帯電話機４
００の構成を示す概念図である。

【図４０】本発明の実施の形態５に従う携帯情報端末
機器４１０の構成を示す概念図である。

【図４１】従来の液晶表示装置５００の全体構成を説
明する概略ブロック図である。

【図４２】デジタル映像信号に基づいて階調表示を行
なうための従来の水平走査回路５４０の構成を示すブロ
ック図である。

【図４３】従来のデコード回路および階調制御回路の
構成を詳細に説明するブロック図である。

【図４４】アナログスイッチの構成を示す回路図であ
る。

【符号の説明】

２０液晶表示部、３０ａ，３０ｂ垂直走査回路、４
０水平走査回路、４１シフトレジスタ回路、４２
第１ラッチ部、４２Ｒ，４２Ｇ，４２Ｂ第１ラッチ回
路、４３第２ラッチ部、４３Ｒ，４３Ｇ，４３Ｂ第
２ラッチ回路、４４デコード部、４５Ｒ，４５Ｇ，４
５Ｂ，１４５Ｒ，１４５Ｇ，１４５Ｂデコード回路、４
６Ｒ，４６Ｇ，４６Ｂ階調制御回路、４７レベルシ
フタ回路、６０デコードクロック生成回路、７０タ
イミングパルス生成回路、８０，８０ｎ，８０ｓ階調
制御信号生成回路、９０，９０ｎ，９０ｓ画素電位信
号生成回路、１１０画素、ＣＬ共通配線、ＣＳＧ
階調表示信号、ＨＳＬ水平走査線、Ｎａ画素電極ノー
ド、Ｎｂ共通電極ノード、ＳＰＸ，ＳＰＸ０，ＳＰＸ
１，ＳＰＸ２，ＳＰＸ３副画素、ＶＰＬ画素信号
線、Ｖｐｘ画素電位信号、ＣＳＷ，ＣＳＷａ，ＣＳＷ
ｂ充電スイッチ、ＶＳＬ１，ＶＳＬ２垂直走査線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３Ｄ６４１６４１Ｇ６４１ＡＨ０４Ｑ 7/38 Ｈ０４Ｂ 7/26 １０９Ｔ (72)発明者時岡秀忠東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者井上満夫東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 2H093 NA41 NA51 NC22 NC26 ND06 ND07 ND34 ND39 5B069 AA01 BA05 BB04 BB07 BB09 BB13 HA10 5C006 AA01 AA12 AA15 AA22 AC27 AF72 BB16 BC03 BC06 BC12 BC20 BF03 BF04 BF06 BF11 BF22 BF24 BF26 BF27 FA15 FA47 FA56 5C080 AA10 BB05 CC03 DD06 DD26 EE29 FF11 JJ02 JJ03 JJ04 JJ05 5K067 AA43 BB04 EE02 FF02 FF23

Claims

【特許請求の範囲】

【請求項１】ｎビット（ｎ：２以上の自然数）の映像
信号に応じた階調表示を行なう液晶表示装置であって、行列状に配置される複数の画素を含む液晶表示部と、画素行に対応してそれぞれ配置される複数の垂直走査線
と、画素列に対応してそれぞれ配置される複数の水平走査線
と、前記画素行を垂直走査するために前記複数の垂直走査線
の各々を一定周期で順に活性化する垂直走査回路と、前記画素列を水平走査するための水平走査回路とを備
え、前記水平走査回路は、前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第１のラッチ回路と、前記画素列に対応してそれぞれ設けられ、前記複数の第
１のラッチ回路から転送された前記映像信号をそれぞれ
保持するための複数の第２のラッチ回路と、前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第１ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、前記画素列に対応してそれぞれ設けられ、前記第２のラ
ッチ回路に保持された前記映像信号をデコードし、前記
水平走査の対象に対応する前記水平走査線に対して、前
記映像信号のデコード結果に応じて活性化期間が変化す
る階調表示信号を出力するための複数のデコード回路と
を含み、前記画素に書込むための画素電位信号を生成する画素電
位信号生成回路と、前記画素行に対応してそれぞれ配置され、前記画素電位
信号を伝達するための複数の画素信号線とをさらに備
え、各前記画素は、画素電極および共通電極の間の電位差に応じた輝度を表
示する液晶表示素子と、前記複数の水平走査線のうちの対応する１つの電位に応
じて、前記複数の画素信号線のうちの対応する１つと前
記画素電極とを電気的に結合するための液晶駆動回路と
を含む、液晶表示装置。
【請求項２】前記複数のデコード回路の各々における
前記垂直走査の対象に対応するデコード処理は、前記複
数の第１のラッチ回路による次の前記垂直走査の対象に
対応する前記映像信号の取込処理と並列に実行される、
請求項１記載の液晶表示装置。
【請求項３】各前記画素は、各々が前記液晶表示素子
と前記液晶駆動回路を有する複数の副画素に分割され、前記複数の垂直走査線、前記複数の水平走査線および前
記複数の画素信号線は、各前記副画素の行および列にそ
れぞれ対応するようにさらに配置され、前記液晶表示装置は、前記副画素の行に対応してそれぞれ配置されて、前記垂
直走査回路によって活性化が制御される複数の副垂直走
査線と、前記副画素の行に対応してそれぞれ配置されて、最大輝
度および最小輝度のうちの一方に対応する電位を供給す
るための複数の共通電極電位配線とをさらに備え、前記液晶駆動回路は、対応する前記垂直走査線の活性化に応答して、対応する
前記水平走査線と制御ノードとの間を結合するための第
１のトランジスタスイッチと、前記制御ノードの電位レベルを保持するための制御容量
素子と、対応する前記副垂直走査線の活性化に応答して、対応す
る前記共通電極電位配線および前記画素信号線のうちの
前記制御ノードの電位レベルに応じた一方を前記画素電
極と接続するための電位供給回路と、対応する前記垂直走査線の活性化に応答して、対応する
前記画素信号線と前記画素電極ノードを結合するための
第２のトランジスタスイッチとを含む、請求項１記載の
液晶表示装置。
【請求項４】前記液晶表示装置は、第１および第２の
動作モードのいずれか一方に従って動作し、前記垂直走査回路は、前記第１の動作モードにおいて、
前記垂直走査線を前記第１の周期で選択的に活性化する
とともに、前記副垂直走査線を非活性化し、前記画素電位信号生成回路は、前記第１の動作モードに
おいて、前記最小輝度および前記最大輝度にそれぞれ対
応する電位間で前記画素電位信号の電位レベルを時間的
に変化させ、前記第１の動作モードにおいて、同一の前記画素に属す
る前記副画素に対しては、共通の前記階調表示信号が伝
達され、前記垂直走査回路は、前記第２の動作モードにおいて、
前記副垂直走査線を前記第１の周期で選択的に活性化す
るとともに、前記垂直走査線を前記第１の周期より長い
第２の周期で選択的に活性化し、前記水平走査回路は、前記第２の動作モードにおいて、
前記第２の周期に対応して前記第１の動作モード時より
も長い周期で水平走査を行ない、前記画素電位信号生成回路は、前記第２の動作モードに
おいて、前記画素電位信号の電位レベルを前記最大輝度
および前記最小輝度の他方に対応する電位に設定し、前記第２の動作モードにおいて、同一の前記画素に属す
る前記副画素の各々の輝度は、互いに独立した前記階調
表示信号にそれぞれ従って、前記最大輝度および前記最
小輝度のいずれか一方に設定される、請求項３記載の液
晶表示装置。
【請求項５】第１および第２の動作モードのいずれか
に従って、ｎビット（ｎ：２以上の自然数）の映像信号
に応じた階調表示を行なう液晶表示装置であって、各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、前記副画素の行に対応してそれぞれ配置される複数の第
１および第２の垂直走査線と、前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、前記副画素の行を垂直走査するために前記複数の第１お
よび第２の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、各前記副画素は、対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
１のトランジスタスイッチと、前記制御ノードの電位レベルを保持するための制御容量
素子と、対応する前記第２の垂直走査線の活性化に応答して、対
応する前記共通電極電位配線および前記画素信号線のう
ちの前記制御ノードの電位レベルに応じた一方を前記画
素電極と接続するための電位供給回路と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第２のトランジスタスイッチとを有し、前記第１の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか１つに設定され、前記第２の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、液晶表示装置。
【請求項６】前記第１の動作モード時において、所定
期間を２ⁿ個の期間に分割するための所定周波数を有す
る第１のメインデコードクロック信号を含む、同期した
ｎ個のメインデコードクロック信号を生成するデコード
クロック生成回路をさらに備え、前記ｎ個のメインデコードクロック信号のうちの第ｉ番
目（ｉ：２以上ｎ以下の自然数）のメインデコードクロ
ック信号は、前記所定周波数の１／２^(n-1)の周波数を
有し、前記デコードクロック信号生成回路は、前記第２の動作
モード時において、互いに異なる活性化期間を有するｎ
個のサブデコードクロック信号を生成し、前記水平走査
回路は、前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第１のラッチ回路と、前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第１ラッチ回路の各々を順次動作させ
るためのシフトレジスタ回路と、前記画素列に対応してそれぞれ設けられ、前記第１のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、各前記デコード回路は、前記第１の動作モード時におい
て、前記ｎ個のメインデコードクロック信号および前記
映像信号に基づいて、前記２ⁿ個の期間のうちの前記映
像信号のデコード結果に応じた１個の期間において活性
化されるデコードパルス信号を生成するとともに、前記
デコードパルス信号の活性化タイミングに応じて、前記
階調表示信号の前記活性化期間を設定し、各前記デコード回路は、前記第２の動作モード時におい
て、前記ｎ個のサブデコードクロック信号および前記映
像信号に基づいて、前記互いに異なる活性化期間のそれ
ぞれにおける前記階調表示信号の活性化を、前記映像信
号のｎビットのデコード結果に応じて制御する、請求項
５記載の液晶表示装置。
【請求項７】前記水平走査回路は、前記副画素の列に対応してそれぞれ設けられ、前記複数
の第１のラッチ回路から転送された前記映像信号をそれ
ぞれ保持するための複数の第２のラッチ回路をさらに含
み、各前記デコード回路は、前記第２のラッチ回路に保持さ
れた前記映像信号をデコードして前記階調制御信号を出
力し、各前記デコード回路における前記垂直走査の対象に対応
するデコード処理は、前記複数の第１のラッチ回路によ
る次の前記垂直走査の対象に対応する前記映像信号の取
込処理と並列に実行される、請求項６記載の液晶表示装
置。
【請求項８】前記垂直走査回路は、前記第１の動作モ
ードにおいて、前記第１の垂直走査線を前記第１の周期
で選択的に活性化するとともに、前記第２の副垂直走査
線を非活性状態に維持し、前記画素電位信号生成回路は、前記第１の動作モードに
おいて、前記最小輝度および前記最大輝度にそれぞれ対
応する電位間で前記画素電位信号の電位レベルを時間的
に変化させ、前記垂直走査回路は、前記第２の動作モードにおいて、
前記第２の垂直走査線を前記第１の周期で選択的に活性
化するとともに、前記第１の垂直走査線を前記第１の周
期より長い第２の周期で選択的に活性化し、前記水平走査回路は、前記第２の動作モードにおいて、
前記第２の周期に対応して前記第１の動作モードよりも
長い周期で水平走査を行ない、前記画素電位信号生成回路は、前記第２の動作モードに
おいて、前記画素電位信号の電位レベルを、前記最大輝
度および前記最小輝度にそれぞれ対応する電位のうちの
前記複数の共通電極電位配線が供給する電位と相補の電
位に設定する、請求項５記載の液晶表示装置。
【請求項９】前記第２の動作モードにおいて、前記第
１の垂直走査線が非活性化されている期間中における前
記水平走査線の電位は、前記最大輝度の表示に対応する
前記制御ノードの所定電位レベルに設定される、請求項
８記載の液晶表示装置。
【請求項１０】前記画素電位信号生成回路と前記複数
の画素信号線との間にそれぞれ配置され、前記垂直走査
回路に制御されて、前記垂直走査に同期してオン／オフ
する複数の充電スイッチ回路をさらに備え、前記垂直走査回路は、前記水平走査線の電位が前記所定
電位レベルに遷移するタイミングにおいて、前記複数の
充電スイッチ回路の各々をオンする、請求項９記載の液
晶表示装置。
【請求項１１】各前記副画素は、前記対応する水平走査線と前記制御ノードとの間に、前
記第１のトランジスタスイッチと直列に電気的に結合さ
れ、前記対応する第１の垂直走査線の活性化に応答して
オンする第３のトランジスタスイッチを有する、請求項
５記載の液晶表示装置。
【請求項１２】各前記副画素は、前記第１および第３のトランジスタスイッチのトランジ
スタスイッチの少なくとも一方を介して、前記対応する
水平走査線および前記制御ノードと結合される中間ノー
ドと、前記対応する水平走査線と非結合の内部ノードと
の間に結合されるリーク防止キャパシタをさらに有す
る、請求項１１記載の液晶表示装置。
【請求項１３】前記電位供給回路は、対応する前記画素信号線と内部ノードとの間に電気的に
結合され、前記制御ノードの電位に応じて動作する第３
のトランジスタスイッチと、対応する前記共通電極電位配線と前記内部ノードとの間
に電気的に結合され、前記制御ノードの電位に応じて前
記第３のトランジスタスイッチと相補的に動作する第４
のトランジスタスイッチと、前記内部ノードと前記画素電極ノードとの間に電気的に
結合され、対応する前記第２の垂直走査線の電位に応じ
て動作する第５のトランジスタスイッチとを有する、請
求項５記載の液晶表示装置。
【請求項１４】前記電位供給回路は、さらに、前記内部ノードと前記第３のトランジスタスイッチとの
間に電気的に結合される第６のトランジスタスイッチ
と、前記内部ノードと前記第４のトランジスタスイッチとの
間に電気的に結合される第７のトランジスタスイッチと
を有し、前記第６および第７のトランジスタスイッチの各々は、
前記対応する第２の垂直走査線の電位に応じて動作す
る、請求項１３記載の液晶表示装置。
【請求項１５】携帯電話機であって、第１および第２の動作モードのいずれかに従って、ｎビ
ット（ｎ：２以上の自然数）の映像信号に応じた階調表
示を行なう液晶表示装置を備え、前記液晶表示装置は、各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、前記副画素の行に対応してそれぞれ配置される複数の第
１および第２の垂直走査線と、前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、前記副画素の行を垂直走査するために前記複数の第１お
よび第２の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、各前記副画素は、対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
１のトランジスタスイッチと、前記制御ノードの電位レベルを保持するための制御容量
素子と、対応する前記第２の垂直走査線の活性化に応答して、対
応する前記共通電極電位配線および前記画素信号線のう
ちの前記制御ノードの電位レベルに応じた一方を前記画
素電極と接続するための電位供給回路と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第２のトランジスタスイッチとを有し、前記第１の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか１つに設定され、前記第２の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、携帯電話機。
【請求項１６】前記第１の動作モード時において、所
定期間を２ⁿ個の期間に分割するための所定周波数を有
する第１のメインデコードクロック信号を含む、同期し
たｎ個のメインデコードクロック信号を生成するデコー
ドクロック生成回路をさらに備え、前記ｎ個のメインデコードクロック信号のうちの第ｉ番
目（ｉ：２以上ｎ以下の自然数）のメインデコードクロ
ック信号は、前記所定周波数の１／２^(n-1)の周波数を
有し、前記デコードクロック信号生成回路は、前記第２の動作
モード時において、互いに異なる活性化期間を有するｎ
個のサブデコードクロック信号を生成し、前記水平走査
回路は、前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第１のラッチ回路と、前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第１ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、前記画素列に対応してそれぞれ設けられ、前記第１のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、各前記デコード回路は、前記第１の動作モード時におい
て、前記ｎ個のメインデコードクロック信号および前記
映像信号に基づいて、前記２ⁿ個の期間のうちの前記映
像信号のデコード結果に応じた１個の期間において活性
化されるデコードパルス信号を生成するとともに、前記
デコードパルス信号の活性化タイミングに応じて、前記
階調表示信号の前記活性化期間を設定し、各前記デコード回路は、前記第２の動作モード時におい
て、前記ｎ個のサブデコードクロック信号および前記映
像信号に基づいて、前記互いに異なる活性化期間のそれ
ぞれにおける前記階調表示信号の活性化を、前記映像信
号のｎビットのデコード結果に応じて制御する、請求項
１５記載の携帯電話機。
【請求項１７】前記水平走査回路は、前記副画素の列に対応してそれぞれ設けられ、前記複数
の第１のラッチ回路から転送された前記映像信号をそれ
ぞれ保持するための複数の第２のラッチ回路をさらに含
み、各前記デコード回路は、前記第２のラッチ回路に保持さ
れた前記映像信号をデコードして前記階調制御信号を出
力し、各前記デコード回路における前記垂直走査の対象に対応
するデコード処理は、前記複数の第１のラッチ回路によ
る次の前記垂直走査の対象に対応する前記映像信号の取
込処理と並列に実行される、請求項１６記載の携帯電話
機。
【請求項１８】携帯情報端末機器であって、第１および第２の動作モードのいずれかに従って、ｎビ
ット（ｎ：２以上の自然数）の映像信号に応じた階調表
示を行なう液晶表示装置を備え、前記液晶表示装置は、各々が複数の副画素に分割されて、行列状に配置される
複数の画素を含む液晶表示部と、前記副画素の行に対応してそれぞれ配置される複数の第
１および第２の垂直走査線と、前記副画素の列に対応してそれぞれ配置される複数の水
平走査線と、前記副画素の行を垂直走査するために前記複数の第１お
よび第２の垂直走査線の各々を一定周期で順に活性化す
る垂直走査回路と、前記副画素の列を水平走査するために、前記水平走査の
対象となる前記水平走査線に対して、前記映像信号のデ
コード結果に応じて活性化期間が変化する階調表示信号
を出力する水平走査回路と、前記副画素に書込むための画素電位信号を生成する画素
電位信号生成回路と、前記副画素の行に対応してそれぞれ配置され、前記画素
電位信号を伝達するための複数の画素信号線と、前記副画素の行に対応してそれぞれ配置され、最大輝度
および最小輝度の一方と対応する電位を供給するための
複数の共通電極電位配線とを備え、各前記副画素は、対応する前記共通電極電位配線に結合される共通電極と
画素電極と間の電位差に応じた輝度を表示する液晶表示
素子と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記水平走査線と制御ノードとの間を結合する第
１のトランジスタスイッチと、前記制御ノードの電位レベルを保持するための制御容量
素子と、対応する前記第２の垂直走査線の活性化に応答
して、対応する前記共通電極電位配線および前記画素信号線のうちの前記制御ノードの
電位レベルに応じた一方を前記画素電極と接続するため
の電位供給回路と、対応する前記第１の垂直走査線の活性化に応答して、対
応する前記画素信号線と前記画素電極ノードを結合する
ための第２のトランジスタスイッチとを有し、前記第１の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、共通の前記階調表示信
号に基づいて、最大輝度および最小輝度を含む階調的な
複数の輝度のうちのいずれか１つに設定され、前記第２の動作モード時には、同一の前記画素に属する
前記副画素の各々の前記輝度は、独立した階調表示信号
に基づいて前記最大輝度および前記最小輝度のいずれか
一方に設定される、携帯情報端末機器。
【請求項１９】前記第１の動作モード時において、所
定期間を２ⁿ個の期間に分割するための所定周波数を有
する第１のメインデコードクロック信号を含む、同期し
たｎ個のメインデコードクロック信号を生成するデコー
ドクロック生成回路をさらに備え、前記ｎ個のメインデコードクロック信号のうちの第ｉ番
目（ｉ：２以上ｎ以下の自然数）のメインデコードクロ
ック信号は、前記所定周波数の１／２^(n-1)の周波数を
有し、前記デコードクロック信号生成回路は、前記第２の動作
モード時において、互いに異なる活性化期間を有するｎ
個のサブデコードクロック信号を生成し、前記水平走査
回路は、前記画素列に対応してそれぞれ設けられ、前記映像信号
を取込んで保持するための複数の第１のラッチ回路と、前記垂直走査の対象に対応する前記映像信号を取込むた
めに、前記複数の第１ラッチ回路の各々を順次動作させ
るシフトレジスタ回路と、前記画素列に対応してそれぞれ設けられ、前記第１のラ
ッチ回路に保持された前記映像信号に基づいて、前記階
調表示信号を出力するための複数のデコード回路とを含
み、各前記デコード回路は、前記第１の動作モード時に
おいて、前記ｎ個のメインデコードクロック信号および
前記映像信号に基づいて、前記２ⁿ個の期間のうちの前
記映像信号のデコード結果に応じた１個の期間において
活性化されるデコードパルス信号を生成するとともに、
前記デコードパルス信号の活性化タイミングに応じて、
前記階調表示信号の前記活性化期間を設定し、各前記デ
コード回路は、前記第２の動作モード時において、前記
ｎ個のサブデコードクロック信号および前記映像信号に
基づいて、前記互いに異なる活性化期間のそれぞれにお
ける前記階調表示信号の活性化を、前記映像信号のｎビ
ットのデコード結果に応じて制御する、請求項１８記載
の携帯情報端末機器。
【請求項２０】前記水平走査回路は、前記副画素の列
に対応してそれぞれ設けられ、前記複数の第１のラッチ
回路から転送された前記映像信号をそれぞれ保持するた
めの複数の第２のラッチ回路をさらに含み、各前記デコ
ード回路は、前記第２のラッチ回路に保持された前記映
像信号をデコードして前記階調制御信号を出力し、各前
記デコード回路における前記垂直走査の対象に対応する
デコード処理は、前記複数の第１のラッチ回路による次
の前記垂直走査の対象に対応する前記映像信号の取込処
理と並列に実行される、請求項１９記載の携帯情報端末
機器。