JP2002134513A - Method for heat-treating silicon wafer - Google Patents
Method for heat-treating silicon waferInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チョクラルスキー
法（以下、ＣＺ法という。）により作られた点欠陥の凝
集体が存在しないシリコンウェーハにイントリンシック
ゲッタリング（以下、ＩＧ）効果をもたらす熱処理方法
に関する。更に詳しくは、酸素析出核を十分に発現し、
デバイス製造工程の熱処理でＩＧ効果を発揮するシリコ
ンウェーハの熱処理方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention provides an intrinsic gettering (IG) effect on a silicon wafer formed by the Czochralski method (hereinafter, referred to as CZ method) free of point defect aggregates. It relates to a heat treatment method. More specifically, fully express oxygen precipitation nuclei,
The present invention relates to a method for heat-treating a silicon wafer that exhibits an IG effect in a heat treatment in a device manufacturing process.
【０００２】[0002]
【従来の技術】近年、半導体集積回路を製造する工程に
おいて、歩留りを低下させる原因として酸化誘起積層欠
陥（Oxidation Induced Stacking Fault、以下、ＯＳＦ
という。）の核となる酸素析出物の微小欠陥や、結晶に
起因したパーティクル（Crystal Originated Particl
e、以下、ＣＯＰという。）や、或いは侵入型転位（Int
erstitial-type Large Dislocation、以下、Ｌ／Ｄとい
う。）の存在が挙げられている。ＯＳＦは、結晶成長時
にその核となる微小欠陥が導入され、半導体デバイスを
製造する際の熱酸化工程等で顕在化し、作製したデバイ
スのリーク電流の増加等の不良原因になる。またＣＯＰ
は、鏡面研磨後のシリコンウェーハをアンモニアと過酸
化水素の混合液で洗浄したときにウェーハ表面に出現す
る結晶に起因したピットである。このウェーハをパーテ
ィクルカウンタで測定すると、このピットも本来のパー
ティクルとともに光散乱欠陥として検出される。このＣ
ＯＰは電気的特性、例えば酸化膜の経時絶縁破壊特性
（Time Dependent dielectric Breakdown、ＴＤＤ
Ｂ）、酸化膜耐圧特性（Time Zero Dielectric Breakdo
wn、ＴＺＤＢ）等を劣化させる原因となる。またＣＯＰ
がウェーハ表面に存在するとデバイスの配線工程におい
て段差を生じ、断線の原因となり得る。そして素子分離
部分においてもリーク等の原因となり、製品の歩留りを
低くする。更にＬ／Ｄは、転位クラスタとも呼ばれた
り、或いはこの欠陥を生じたシリコンウェーハをフッ酸
を主成分とする選択エッチング液に浸漬するとピットを
生じることから転位ピットとも呼ばれる。このＬ／Ｄ
も、電気的特性、例えばリーク特性、アイソレーション
特性等を劣化させる原因となる。2. Description of the Related Art In recent years, in the process of manufacturing a semiconductor integrated circuit, an oxidation-induced stacking fault (hereinafter referred to as OSF) is a cause of lowering the yield.
That. ) Nuclei of oxygen precipitates and microcrystalline particles (Crystal Originated Particl
e, hereinafter referred to as COP. ) Or interstitial dislocations (Int
erstitial-type Large Dislocation, hereinafter referred to as L / D. ). OSF introduces minute defects serving as nuclei during crystal growth, becomes apparent in a thermal oxidation step or the like when manufacturing a semiconductor device, and causes defects such as an increase in leak current of the manufactured device. Also COP
Are pits caused by crystals that appear on the wafer surface when the mirror-polished silicon wafer is washed with a mixed solution of ammonia and hydrogen peroxide. When this wafer is measured with a particle counter, these pits are also detected as light scattering defects together with the original particles. This C
OP is an electrical characteristic, for example, a time-dependent dielectric breakdown characteristic (Time Dependent dielectric Breakdown, TDD) of an oxide film.
B), oxide film breakdown voltage characteristics (Time Zero Dielectric Breakdo
wn, TZDB) and the like. Also COP
Is present on the wafer surface, a step is generated in a device wiring process, which may cause disconnection. This also causes a leak and the like in the element isolation portion, and lowers the product yield. Further, L / D is also called a dislocation pit because a pit is generated when a silicon wafer having this defect is immersed in a selective etching solution containing hydrofluoric acid as a main component. This L / D
This also causes electrical characteristics such as leak characteristics and isolation characteristics to deteriorate.
【０００３】以上のことから、半導体集積回路を製造す
るために用いられるシリコンウェーハからＯＳＦ、ＣＯ
Ｐ及びＬ／Ｄを減少させることが必要となっている。こ
のＯＳＦ、ＣＯＰ及びＬ／Ｄを有しない無欠陥のシリコ
ンウェーハが特開平１１−１３９３号公報に開示されて
いる。この無欠陥のシリコンウェーハは、シリコン単結
晶インゴット内での空孔型点欠陥の凝集体及び格子間シ
リコン型点欠陥の凝集体がそれぞれ存在しないパーフェ
クト領域を［Ｐ］とするとき、パーフェクト領域［Ｐ］
からなるインゴットから切出されたシリコンウェーハで
ある。パーフェクト領域［Ｐ］は、格子間シリコン型点
欠陥が支配的に存在する領域［Ｉ］と、シリコン単結晶
インゴット内で空孔型点欠陥が支配的に存在する領域
［Ｖ］との間に介在する。このパーフェクト領域［Ｐ］
からなるシリコンウェーハは、インゴットの引上げ速度
をＶ（ｍｍ／分）とし、シリコン融液とインゴットとの
界面近傍におけるインゴット鉛直方向の温度勾配をＧ
（℃／ｍｍ）とするとき、熱酸化処理をした際にリング
状に発生するＯＳＦがウェーハ中心部で消滅するよう
に、Ｖ／Ｇ（ｍｍ2／分・℃）の値を決めて作られる。
一方、半導体デバイスメーカーの中には、ＯＳＦ、ＣＯ
Ｐ及びＬ／Ｄを有しない上に、デバイス工程で生じる金
属汚染をゲッタリングする能力を有するシリコンウェー
ハを求めるメーカーがある。ゲッタリング能力が十分に
備わっていないウェーハでは、デバイス工程で金属によ
り汚染されると、接合リークや、金属不純物によるトラ
ップ準位によるデバイスの動作不良等を生じ、これによ
り製品の歩留りが低下する。[0003] From the above, OSF, CO, etc. can be obtained from a silicon wafer used for manufacturing a semiconductor integrated circuit.
There is a need to reduce P and L / D. A defect-free silicon wafer having no OSF, COP and L / D is disclosed in JP-A-11-1393. This defect-free silicon wafer has a perfect region [P] when a perfect region in which no aggregate of vacancy type point defects and no aggregate of interstitial silicon type point defects are present in a silicon single crystal ingot is defined as [P]. P]
Is a silicon wafer cut from an ingot consisting of The perfect region [P] is located between the region [I] where interstitial silicon type point defects predominantly exist and the region [V] where vacancy type point defects predominantly exist in the silicon single crystal ingot. Intervene. This perfect area [P]
In the silicon wafer made of, the pulling speed of the ingot is V (mm / min), and the temperature gradient in the vertical direction of the ingot near the interface between the silicon melt and the ingot is G.
(° C./mm), V / G (mm 2 / min · ° C.) is determined so that the OSF generated in a ring shape during the thermal oxidation treatment disappears at the center of the wafer. .
On the other hand, some of the semiconductor device manufacturers include OSF, CO
Some manufacturers seek silicon wafers that do not have P and L / D, but also have the ability to getter metal contamination from device processing. If the wafer does not have sufficient gettering ability, contamination with metal in the device process causes junction leakage, device operation failure due to trap levels due to metal impurities, and the like, thereby lowering product yield.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記パーフェ
クト領域［Ｐ］からなるインゴットから切出されたシリ
コンウェーハは、ＯＳＦ、ＣＯＰ及びＬ／Ｄを有しない
けれども、デバイス製造工程の熱処理において、必ずし
もウェーハ内部で酸素析出が起らず、これによりＩＧ効
果が十分に得られないおそれがある。本発明の目的は、
領域［ＰV］と領域［ＰI］の混合領域からなる酸素濃度
が０．９７×１０18〜１．４×１０18ａｔｏｍｓ／ｃｍ
3（旧ＡＳＴＭ）のインゴットから切出されたシリコン
ウェーハであっても、点欠陥の凝集体の存在しないこと
に加えて、高密度で微小な欠陥核を発現し、デバイス製
造工程の熱処理によって高いＩＧ効果を発揮するシリコ
ンウェーハの熱処理方法を提供することにある。本発明
の別の目的は、酸素ドナーキラー処理工程を不要とする
シリコンウェーハの熱処理方法を提供することにある。However, a silicon wafer cut from the ingot having the perfect region [P] does not have an OSF, a COP and an L / D, but is not necessarily a wafer in a heat treatment in a device manufacturing process. Oxygen precipitation does not occur inside, and there is a possibility that the IG effect cannot be sufficiently obtained. The purpose of the present invention is
The oxygen concentration of the mixed region of the region [P V ] and the region [P I ] is 0.97 × 10 18 to 1.4 × 10 18 atoms / cm.
3 Even silicon wafers cut from (former ASTM) ingots exhibit high density and minute defect nuclei in addition to the absence of point defect agglomerates. An object of the present invention is to provide a heat treatment method for a silicon wafer that exhibits an IG effect. Another object of the present invention is to provide a heat treatment method for a silicon wafer which does not require an oxygen donor killer treatment step.
【０００５】[0005]
【課題を解決するための手段】請求項１に係る発明は、
シリコン単結晶インゴット内での格子間シリコン型点欠
陥が支配的に存在する領域を［Ｉ］とし、空孔型点欠陥
が支配的に存在する領域を［Ｖ］とし、格子間シリコン
型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しな
いパーフェクト領域を［Ｐ］とするとき、パーフェクト
領域［Ｐ］からなるインゴットから切出された点欠陥の
凝集体が存在しないシリコンウェーハの熱処理方法であ
る。その特徴ある構成は、上記領域［Ｉ］に隣接しかつ
上記パーフェクト領域［Ｐ］に属し侵入型転位を形成し
得る最低の格子間シリコン濃度未満の領域を［ＰI］と
し、上記領域［Ｖ］に隣接しかつ上記パーフェクト領域
［Ｐ］に属しＣＯＰ又はＦＰＤを形成し得る空孔濃度以
下の領域を［ＰV］とするとき、上記領域［ＰV］と領域
［ＰI］の混合領域からなりかつ酸素濃度が０．９７×
１０18〜１．４×１０18ａｔｏｍｓ／ｃｍ3（旧ＡＳＴ
Ｍ）であるシリコン単結晶インゴットを引上げ、このイ
ンゴットから切出されたシリコンウェーハをシラン化合
物と一酸化二窒素の混合ガス雰囲気下、７００〜９００
℃で３０〜１２０分間保持することにある。The invention according to claim 1 is
The region where interstitial silicon type point defects predominantly exist in a silicon single crystal ingot is [I], the region where vacancy type point defects predominantly exist is [V], and the interstitial silicon type point defects are Assuming that [P] is a perfect region in which no aggregates and no void type point defects are present, heat treatment of a silicon wafer having no point defect aggregates cut out from the ingot formed of the perfect region [P] Is the way. The characteristic configuration is such that a region adjacent to the region [I] and belonging to the perfect region [P] and having a lower interstitial silicon concentration lower than the minimum interstitial silicon concentration capable of forming an interstitial dislocation is referred to as [P I ], and the region [V [P V ] is a mixed region of the above-mentioned region [P V ] and the region [P I ], which is adjacent to the perfect region [P] and has a vacancy concentration below the vacancy concentration capable of forming COP or FPD. Consisting of and having an oxygen concentration of 0.97 ×
10 18 to 1.4 × 10 18 atoms / cm 3 (old AST
M), a silicon single crystal ingot is pulled up, and a silicon wafer cut out of the ingot is subjected to 700 to 900 in a mixed gas atmosphere of a silane compound and nitrous oxide.
C. for 30 to 120 minutes.
【０００６】請求項１に係る発明では、インゴットの酸
素濃度が０．９７×１０18〜１．４×１０18ａｔｏｍｓ
／ｃｍ3（旧ＡＳＴＭ）である場合であって、シリコン
ウェーハが領域［ＰV］と領域［ＰI］の混合領域からな
るときには、このインゴットから切出されたシリコンウ
ェーハを上記条件で熱処理すると、シラン化合物及び一
酸化二窒素が分解し、これによりウェーハに膜が形成さ
れる。この形成された膜により、膜との界面では格子間
シリコンが膜側に取込まれ、基板側の格子間シリコン濃
度が低下する。そのため、ウェーハへの空孔型点欠陥の
導入が容易になる。また、シリコン基板の格子間シリコ
ン濃度が低下することにより、結晶成長時に酸素析出核
が導入されない領域［ＰI］では結晶成長時に酸素析出
核が導入されている領域［ＰV］に近づき、領域［ＰV］
では、その酸素析出核の密度が高まるとともに、混合ガ
スより分解した酸素や窒素が空孔に導入され、これらは
潜在的な核となる。従って、上記熱処理を行ったウェー
ハを半導体デバイスメーカーのデバイス製造工程で熱処
理すると、上記酸素析出核が酸素析出物（Bulk Micro D
efect、以下、ＢＭＤという。）に成長し、領域［ＰV］
と領域［ＰI］の混合領域からなるウェーハであって
も、ウェーハ全面にわたってＩＧ効果を有するようにな
る。According to the first aspect of the present invention, the oxygen concentration of the ingot is 0.97 × 10 18 to 1.4 × 10 18 atoms.
/ Cm 3 (old ASTM), and when the silicon wafer is composed of a mixed region of the region [P V ] and the region [P I ], the silicon wafer cut out from this ingot is heat-treated under the above conditions. The silane compound and nitrous oxide are decomposed, thereby forming a film on the wafer. By the formed film, interstitial silicon is taken into the film side at the interface with the film, and the interstitial silicon concentration on the substrate side decreases. Therefore, introduction of vacancy type point defects into the wafer is facilitated. Also, due to the decrease in the interstitial silicon concentration of the silicon substrate, the region [P I ] where the oxygen precipitation nuclei are not introduced during the crystal growth approaches the region [P V ] where the oxygen precipitation nuclei are introduced during the crystal growth, and the region [P V]
Then, the density of the oxygen precipitation nuclei increases, and oxygen and nitrogen decomposed from the mixed gas are introduced into the vacancies, and these become potential nuclei. Therefore, when a wafer subjected to the above heat treatment is subjected to heat treatment in a device manufacturing process of a semiconductor device maker, the oxygen precipitate nuclei become oxygen precipitates (Bulk Micro D
efect, hereinafter referred to as BMD. ) To grow into the region [P V ]
And the region [P I ], the IG effect is obtained over the entire surface of the wafer.
【０００７】請求項２に係る発明は、請求項１に係る発
明であって、混合ガスがシラン化合物１〜１０体積％と
一酸化二窒素９０〜９９体積％を混合したガスである熱
処理方法である。請求項２に係る発明では、混合ガスは
シラン化合物１〜１０体積％と一酸化二窒素９０〜９９
体積％を混合したガスである。好ましくはシラン化合物
３体積％と一酸化二窒素９７体積％を混合したガスであ
る。シラン化合物が１体積％未満、或いは一酸化二窒素
が９９体積％を越えるとウェーハ表面近傍のシラン濃度
が薄くなるため酸化膜成長レートが遅くなる。シラン化
合物が１０体積％を越える、或いは一酸化二窒素が９０
体積％未満では、酸化反応が十分に行われないため、Ｓ
ｉＯX膜（Ｘ＜２）が成長してしまう。The invention according to claim 2 is the invention according to claim 1, wherein the mixed gas is a gas obtained by mixing 1 to 10% by volume of a silane compound and 90 to 99% by volume of dinitrogen monoxide. is there. In the invention according to claim 2, the mixed gas comprises 1 to 10% by volume of the silane compound and 90 to 99% of dinitrogen monoxide.
It is a gas mixed with volume%. Preferably, the gas is a mixture of 3% by volume of a silane compound and 97% by volume of dinitrogen monoxide. If the amount of the silane compound is less than 1% by volume, or if the amount of dinitrogen monoxide exceeds 99% by volume, the silane concentration near the wafer surface decreases, and the oxide film growth rate becomes slow. More than 10% by volume of silane compound or 90% of nitrous oxide
If the content is less than 10% by volume, the oxidation reaction is not sufficiently performed, so that S
iO X film (X <2) resulting in growth.
【０００８】請求項３に係る発明は、請求項１に係る発
明であって、シラン化合物がモノシラン、ジシラン、ト
リシラン又はジクロルシランである熱処理方法である。
請求項３に係る発明では、シラン化合物は一酸化二窒素
との反応性が向上するモノシランが好ましい。[0008] The invention according to claim 3 is the invention according to claim 1, which is a heat treatment method wherein the silane compound is monosilane, disilane, trisilane or dichlorosilane.
In the invention according to claim 3, the silane compound is preferably a monosilane that improves the reactivity with nitrous oxide.
【０００９】請求項４に係る発明は、シリコン単結晶イ
ンゴット内での格子間シリコン型点欠陥が支配的に存在
する領域を［Ｉ］とし、空孔型点欠陥が支配的に存在す
る領域を［Ｖ］とし、格子間シリコン型点欠陥の凝集体
及び空孔型点欠陥の凝集体が存在しないパーフェクト領
域を［Ｐ］とするとき、パーフェクト領域［Ｐ］からな
るインゴットから切出された点欠陥の凝集体が存在しな
いシリコンウェーハの熱処理方法である。その特徴ある
構成は、上記領域［Ｉ］に隣接しかつ上記パーフェクト
領域［Ｐ］に属し侵入型転位を形成し得る最低の格子間
シリコン濃度未満の領域を［ＰI］とし、上記領域
［Ｖ］に隣接しかつ上記パーフェクト領域［Ｐ］に属し
ＣＯＰ又はＦＰＤを形成し得る空孔濃度以下の領域を
［ＰV］とするとき、上記領域［ＰV］と領域［ＰI］の
混合領域からなりかつ酸素濃度が０．９７×１０18〜
１．４×１０18ａｔｏｍｓ／ｃｍ3（旧ＡＳＴＭ）であ
るシリコン単結晶インゴットを引上げ、このインゴット
から切出されたシリコンウェーハをシラン化合物と酸素
と窒素の混合ガス雰囲気下、３５０〜４５０℃で５〜６
０分間保持することにある。According to a fourth aspect of the present invention, a region where interstitial silicon type point defects are predominantly present in a silicon single crystal ingot is defined as [I], and a region where vacancy type point defects are predominantly present is defined as [I]. When [P] denotes a perfect region where no aggregate of interstitial silicon type point defects and no aggregate of vacancy type point defects are present, the point cut out from the ingot composed of the perfect region [P] is defined as [P]. This is a heat treatment method for a silicon wafer having no defect aggregates. The characteristic configuration is such that a region adjacent to the region [I] and belonging to the perfect region [P] and having a lower interstitial silicon concentration lower than the minimum interstitial silicon concentration capable of forming an interstitial dislocation is referred to as [P I ], and the region [V [P V ] is a mixed region of the above-mentioned region [P V ] and the region [P I ], which is adjacent to the perfect region [P] and has a vacancy concentration below the vacancy concentration capable of forming COP or FPD. And the oxygen concentration is 0.97 × 10 18 ~
A silicon single crystal ingot of 1.4 × 10 18 atoms / cm 3 (former ASTM) is pulled up, and a silicon wafer cut from the ingot is heated at 350 to 450 ° C. in a mixed gas atmosphere of a silane compound, oxygen and nitrogen. 5-6
Hold for 0 minutes.
【００１０】請求項５に係る発明は、請求項４に係る発
明であって、混合ガスがシラン化合物３０〜４０体積％
と酸素５０〜６０体積％と窒素５〜１０体積％を混合し
たガスである熱処理方法である。請求項５に係る発明で
は、混合ガスがシラン化合物３０〜４０体積％と酸素５
０〜６０体積％と窒素５〜１０体積％を混合したガスで
ある。好ましくはシラン化合物３０体積％と酸素６０体
積％と窒素１０体積％を混合したガスである。シラン化
合物が３０体積％未満、或いは酸素が６０体積％を越え
ると酸化反応が早いことからシラン濃度が薄まり、ウェ
ーハ表面に到達するシラン分子が少なくなる理由により
酸素が供給されているところで酸化反応してしまい、Ｓ
ｉＯ2の粉ができてしまう。シラン化合物が４０体積％
を越える、或いは酸素が５０体積％未満では、酸化反応
が十分に行われないため、ＳｉＯX膜（Ｘ＜２）が成長
してしまう。窒素が５体積％未満では、気相反応が起こ
りやすくなるため、パーティクルが発生し易くなる。窒
素が１０体積％を越えるとウェーハ表面近傍のシラン濃
度が薄くなるため酸化膜成長レートが遅くなる。The invention according to claim 5 is the invention according to claim 4, wherein the mixed gas contains 30 to 40% by volume of the silane compound.
This is a heat treatment method in which a gas is obtained by mixing 50 to 60% by volume of oxygen and 5 to 10% by volume of nitrogen. In the invention according to claim 5, the mixed gas contains 30 to 40% by volume of the silane compound and 5% of oxygen.
The gas is a mixture of 0 to 60% by volume and 5 to 10% by volume of nitrogen. Preferably, the gas is a mixture of 30% by volume of a silane compound, 60% by volume of oxygen, and 10% by volume of nitrogen. When the silane compound content is less than 30% by volume or oxygen content exceeds 60% by volume, the oxidation reaction is accelerated, so that the silane concentration is reduced. S
Powder of iO 2 is formed. 40% by volume of silane compound
If the oxygen concentration exceeds 50%, or if the oxygen content is less than 50% by volume, the oxidation reaction is not sufficiently performed, and the SiO x film (X <2) grows. If the content of nitrogen is less than 5% by volume, a gas phase reaction is likely to occur, so that particles are easily generated. If the nitrogen content exceeds 10% by volume, the silane concentration in the vicinity of the wafer surface decreases, so that the oxide film growth rate becomes slow.
【００１１】請求項６に係る発明は、請求項４に係る発
明であって、シラン化合物がモノシラン、ジシラン又は
トリシランである熱処理方法である。請求項６に係る発
明では、シラン化合物は低温による反応性が優れるモノ
シランが好ましい。The invention according to claim 6 is the invention according to claim 4, which is a heat treatment method wherein the silane compound is monosilane, disilane or trisilane. In the invention according to claim 6, the silane compound is preferably a monosilane having excellent reactivity at low temperatures.
【００１２】[0012]
【発明の実施の形態】本発明のシリコンウェーハは、Ｃ
Ｚ法によりホットゾーン炉内のシリコン融液からインゴ
ットをボロンコフ（Voronkov）の理論に基づいた所定の
引上げ速度プロファイルで引上げた後、このインゴット
をスライスして作製される。一般的に、ＣＺ法によりホ
ットゾーン炉内のシリコン融液からシリコン単結晶のイ
ンゴットを引上げたときには、シリコン単結晶における
欠陥として、点欠陥（point defect）と点欠陥の凝集体
（agglomerates：三次元欠陥）が発生する。点欠陥は空
孔型点欠陥と格子間シリコン型点欠陥という二つの一般
的な形態がある。空孔型点欠陥は一つのシリコン原子が
シリコン結晶格子で正常的な位置の一つから離脱したも
のである。このような空孔が空孔型点欠陥になる。一
方、原子がシリコン結晶の格子点以外の位置（インター
スチシャルサイト）で発見されるとこれが格子間シリコ
ン点欠陥になる。DESCRIPTION OF THE PREFERRED EMBODIMENTS The silicon wafer of the present invention has a C
After the ingot is pulled up from the silicon melt in the hot zone furnace by the Z method with a predetermined pulling speed profile based on Voronkov's theory, the ingot is sliced. Generally, when a silicon single crystal ingot is pulled up from a silicon melt in a hot zone furnace by the CZ method, point defects and agglomerates: Defects). Point defects have two general forms: vacancy type point defects and interstitial silicon type point defects. A vacancy-type point defect is one in which one silicon atom has separated from one of the normal positions in the silicon crystal lattice. Such holes become hole type point defects. On the other hand, if an atom is found at a position (interstitial site) other than the lattice point of the silicon crystal, this becomes an interstitial silicon point defect.
【００１３】点欠陥は一般的にシリコン融液（溶融シリ
コン）とインゴット（固状シリコン）の間の接触面で形
成される。しかし、インゴットを継続的に引上げること
によって接触面であった部分は引上げとともに冷却し始
める。冷却の間、空孔型点欠陥又は格子間シリコン型点
欠陥は拡散により互いに合併して、空孔型点欠陥の凝集
体（vacancy agglomerates）又は格子間シリコン型点欠
陥の凝集体（interstitial agglomerates）が形成され
る。言い換えれば、凝集体は点欠陥の合併に起因して発
生する三次元構造である。空孔型点欠陥の凝集体は前述
したＣＯＰの他に、ＬＳＴＤ（Laser ScatteringTomogr
aph Defects）又はＦＰＤ（Flow Pattern Defects）と
呼ばれる欠陥を含み、格子間シリコン型点欠陥の凝集体
は前述したＬ／Ｄと呼ばれる欠陥を含む。ＦＰＤとは、
インゴットをスライスして作製されたシリコンウェーハ
を３０分間セコエッチング（Secco etching、ＨＦ：Ｋ2
Ｃｒ2Ｏ7(0.15mol/l)＝２：１の混合液によるエッチン
グ）したときに現れる特異なフローパターンを呈する痕
跡の源であり、ＬＳＴＤとは、シリコン単結晶内に赤外
線を照射したときにシリコンとは異なる屈折率を有し散
乱光を発生する源である。[0013] Point defects are generally formed at the interface between the silicon melt (molten silicon) and the ingot (solid silicon). However, by continuously pulling up the ingot, the portion that was the contact surface starts to cool down with pulling up. During cooling, vacancy-type point defects or interstitial silicon-type point defects merge with each other by diffusion to form vacancy agglomerates or interstitial agglomerates. Is formed. In other words, the aggregate is a three-dimensional structure generated due to the merging of point defects. Aggregates of vacancy-type point defects are LSTDs (Laser Scattering Tomograms) in addition to the COPs described above.
agg defects or FPDs (Flow Pattern Defects), and the aggregates of interstitial silicon-type point defects include the aforementioned defects called L / D. What is FPD?
The silicon wafer produced by slicing the ingot was secco-etched (HF: K 2) for 30 minutes.
Is a source of traces exhibiting a unique flow pattern that appears when Cr 2 O 7 (0.15 mol / l) = 2: 1 etching mixture), and LSTD means that a silicon single crystal is irradiated with infrared rays Is a source that has a refractive index different from that of silicon and generates scattered light.
【００１４】ボロンコフの理論は、欠陥の数が少ない高
純度インゴットを成長させるために、インゴットの引上
げ速度をＶ（ｍｍ／分）、インゴットとシリコン融液の
界面近傍のインゴット中の温度勾配をＧ（℃／ｍｍ）と
するときに、Ｖ／Ｇ（ｍｍ2／分・℃）を制御すること
である。この理論では、図１に示すように、Ｖ／Ｇを横
軸にとり、空孔型点欠陥濃度と格子間シリコン型点欠陥
濃度を同一の縦軸にとって、Ｖ／Ｇと点欠陥濃度との関
係を図式的に表現し、空孔領域と格子間シリコン領域の
境界がＶ／Ｇによって決定されることを説明している。
より詳しくは、Ｖ／Ｇ比が臨界点以上では空孔型点欠陥
濃度が優勢なインゴットが形成される反面、Ｖ／Ｇ比が
臨界点以下では格子間シリコン型点欠陥濃度が優勢なイ
ンゴットが形成される。図１において、［Ｉ］は格子間
シリコン型点欠陥が支配的であって、格子間シリコン型
点欠陥が存在する領域（(Ｖ／Ｇ)1以下）を示し、
［Ｖ］はインゴット内での空孔型点欠陥が支配的であっ
て、空孔型点欠陥の凝集体が存在する領域（(Ｖ／Ｇ)2
以上）を示し、［Ｐ］は空孔型点欠陥の凝集体及び格子
間シリコン型点欠陥の凝集体が存在しないパーフェクト
領域（(Ｖ／Ｇ)1〜(Ｖ／Ｇ)2）を示す。領域［Ｐ］に隣
接する領域［Ｖ］にはＯＳＦ核を形成する領域［ＯＳ
Ｆ］（(Ｖ／Ｇ)2〜(Ｖ／Ｇ)3）が存在する。Boronkov's theory states that in order to grow a high-purity ingot having a small number of defects, the pulling speed of the ingot is V (mm / min), and the temperature gradient in the ingot near the interface between the ingot and the silicon melt is G. (° C./mm) means controlling V / G (mm 2 / min · ° C.). In this theory, as shown in FIG. 1, the relationship between V / G and point defect concentration is plotted with V / G plotted on the horizontal axis and vacancy type point defect density and interstitial silicon point defect density on the same vertical axis. Is schematically illustrated, and it is described that the boundary between the hole region and the interstitial silicon region is determined by V / G.
More specifically, when the V / G ratio is above the critical point, an ingot having a predominant vacancy-type point defect concentration is formed, while when the V / G ratio is below the critical point, an ingot having a predominant interstitial silicon-type point defect concentration is formed. It is formed. In FIG. 1, [I] indicates a region ((V / G) 1 or less) where an interstitial silicon type point defect is dominant and an interstitial silicon type point defect exists.
[V] is a region ((V / G) 2 where the vacancy type point defect in the ingot is dominant and the vacancy type point defect aggregate exists.
[P] indicates a perfect region ((V / G) 1 to (V / G) 2 ) where no aggregate of vacancy type point defects and no aggregate of interstitial silicon type point defects exist. In the region [V] adjacent to the region [P], the region [OS
F] ((V / G) 2 to (V / G) 3 ).
【００１５】このパーフェクト領域［Ｐ］は更に領域
［ＰI］と領域［ＰV］に分類される。［ＰI］はＶ／Ｇ
比が上記(Ｖ／Ｇ)1から臨界点までの領域であり、
［ＰV］はＶ／Ｇ比が臨界点から上記(Ｖ／Ｇ)2までの領
域である。即ち、［ＰI］は領域［Ｉ］に隣接し、かつ
侵入型転位を形成し得る最低の格子間シリコン型点欠陥
濃度未満の格子間シリコン型点欠陥濃度を有する領域で
あり、［ＰV］は領域［Ｖ］に隣接し、かつＯＳＦを形
成し得る最低の空孔型点欠陥濃度未満の空孔型点欠陥濃
度を有する領域である。本発明の所定の引上げ速度プロ
ファイルは、インゴットがホットゾーン炉内のシリコン
溶融物から引上げられる時、温度勾配に対する引上げ速
度の比（Ｖ／Ｇ）が格子間シリコン型点欠陥の凝集体の
発生を防止する第１臨界比（(Ｖ／Ｇ)1）以上であっ
て、空孔型点欠陥の凝集体をインゴットの中央にある空
孔型点欠陥が支配的に存在する領域内に制限する第２臨
界比（(Ｖ／Ｇ)2）以下に維持されるように決められ
る。The perfect area [P] is further classified into an area [P I ] and an area [P V ]. [P I ] is V / G
The ratio is from (V / G) 1 to the critical point,
[P V ] is a region where the V / G ratio is from the critical point to the above (V / G) 2 . That is, [P I ] is a region adjacent to the region [I] and having an interstitial silicon type point defect concentration lower than the lowest interstitial silicon type point defect concentration capable of forming an interstitial dislocation, and [P V] ] Is a region adjacent to the region [V] and having a vacancy-type point defect concentration lower than the lowest vacancy-type point defect concentration capable of forming an OSF. The predetermined pull rate profile of the present invention is such that when the ingot is pulled from the silicon melt in a hot zone furnace, the ratio of the pull rate to the temperature gradient (V / G) reduces the generation of interstitial silicon-type point defect aggregates. The first critical ratio ((V / G) 1 ) or more, which limits the agglomerates of vacancy-type point defects to a region in the center of the ingot where vacancy-type point defects predominantly exist. It is determined so as to be maintained at 2 critical ratio ((V / G) 2 ) or less.
【００１６】この引上げ速度のプロファイルは、実験的
に基準インゴットを軸方向にスライスすることで、又は
これらの技術を組合わせることで、シミュレーションに
よって上記ボロンコフの理論に基づき決定される。即
ち、この決定は、シミュレーションの後、軸方向にスラ
イスしたインゴットを横断方向にスライスしてウェーハ
状態で確認し、更にシミュレーションを繰り返すことに
よりなされる。シミュレーションのために複数種類の引
上げ速度が所定の範囲で決められ、複数個の基準インゴ
ットが成長される。図２に示すように、シミュレーショ
ンのための引上げ速度プロファイルは１．２ｍｍ／分の
ような高い引上げ速度（a）から０．５ｍｍ／分の低い
引上げ速度（c）及び再び高い引上げ速度（d）に調整さ
れる。上記低い引上げ速度は０．４ｍｍ／分又はそれ以
下であることもあってもよく、引上げ速度（b）及び
（d）での変化は線形的なものが望ましい。異なった速
度で引上げられた複数個の基準インゴットは各別に軸方
向にスライスされる。最適のＶ／Ｇが軸方向のスライ
ス、ウェーハの確認及びシミュレーションの結果の相関
関係から決定され、続いて最適な引上げ速度プロファイ
ルが決定され、そのプロファイルでインゴットが製造さ
れる。実際の引上げ速度プロファイルは所望のインゴッ
トの直径、使用される特定のホットゾーン炉及びシリコ
ン融液の品質等を含めてこれに限定されない多くの変数
に依存する。The profile of the pulling speed is determined by simulating the reference ingot in the axial direction experimentally or by combining these techniques, based on the above-mentioned Bornkov theory by simulation. That is, this determination is made by, after the simulation, slicing the ingot sliced in the axial direction in the transverse direction, confirming it in the wafer state, and repeating the simulation. For the simulation, a plurality of kinds of pulling speeds are determined within a predetermined range, and a plurality of reference ingots are grown. As shown in FIG. 2, the pulling speed profile for the simulation is from a high pulling speed (a) such as 1.2 mm / min to a low pulling speed (c) of 0.5 mm / min and again a high pulling speed (d). It is adjusted to. The low pull rate may be 0.4 mm / min or less, and the change in pull rates (b) and (d) is preferably linear. A plurality of reference ingots pulled at different speeds are separately sliced in the axial direction. The optimal V / G is determined from the correlation of the results of the axial slicing, wafer verification and simulation, followed by the determination of the optimal pulling speed profile and the production of the ingot. The actual pulling speed profile will depend on many variables including but not limited to the desired ingot diameter, the particular hot zone furnace used and the quality of the silicon melt.
【００１７】引上げ速度を徐々に低下させてＶ／Ｇを連
続的に低下させたときのインゴットの断面図を描いてみ
ると、図３に示される事実が分かる。図３には、インゴ
ット内での空孔型点欠陥が支配的に存在する領域が
［Ｖ］、格子間シリコン型点欠陥が支配的に存在する領
域が［Ｉ］、及び空孔型点欠陥の凝集体及び格子間シリ
コン型点欠陥の凝集体が存在しないパーフェクト領域が
［Ｐ］としてそれぞれ示される。前述したようにパーフ
ェクト領域［Ｐ］は更に領域［ＰI］と領域［ＰV］に分
類される。領域［ＰV］はパーフェクト領域［Ｐ］の中
でも凝集体にならない空孔型点欠陥が存在する領域であ
り、領域［ＰI］はパーフェクト領域［Ｐ］の中でも凝
集体にならない格子間シリコン型点欠陥が存在する領域
である。図３に示すように、インゴットの軸方向位置Ｐ
1は、中央に空孔型点欠陥が支配的に存在する領域を含
む。位置Ｐ3は格子間シリコン型点欠陥が支配的に存在
するリング領域及び中央のパーフェクト領域を含む。ま
た位置Ｐ2は、本発明に関連する中央に空孔型点欠陥の
凝集体もなく、縁部分に格子間シリコン型点欠陥の凝集
体もないので全てパーフェクト領域である。FIG. 3 shows the fact that a drawing of a sectional view of the ingot when V / G is continuously reduced by gradually lowering the pulling speed can be understood. FIG. 3 shows a region [V] in which vacancy type point defects predominantly exist in the ingot, a region [I] in which interstitial silicon type point defects predominantly exist, and a vacancy type point defect. The perfect regions where no aggregates of the above-mentioned and aggregates of interstitial silicon type point defects are present are indicated as [P], respectively. As described above, the perfect area [P] is further classified into an area [P I ] and an area [P V ]. The region [P V ] is a region where vacancy type point defects which do not form an aggregate exist in the perfect region [P], and the region [P I ] is an interstitial silicon type which does not form an aggregate in the perfect region [P]. This is an area where a point defect exists. As shown in FIG. 3, the axial position P of the ingot
1 includes a region where vacancy-type point defects predominantly exist in the center. Position P 3 includes the ring area and the central perfect area that exists dominantly interstitial silicon type point defects. The position P 2 is a perfect region because there are no aggregates of vacancy-type point defects at the center and no aggregates of interstitial silicon-type point defects at the edges related to the present invention.
【００１８】図３から明らかなように、位置Ｐ1に対応
したウェーハＷ1は、中央に空孔型点欠陥が支配的に存
在する領域を含む。位置Ｐ3に対応したウェーハＷ3は、
格子間シリコン型点欠陥が支配的に存在するリング及び
中央のパーフェクト領域を含む。また位置Ｐ2に対応し
たウェーハＷ2は、本発明に係るウェーハであって、中
央に空孔型点欠陥の凝集体もないし、縁部分に格子間シ
リコン型点欠陥の凝集体もないので全てパーフェクト領
域であって、領域［ＰV］と領域［ＰI］とが混在する領
域である。この空孔型点欠陥が支配的に存在する領域の
パーフェクト領域に接する僅かな領域（図１の(Ｖ／Ｇ)
2〜(Ｖ／Ｇ)3）は、ウェーハ面内でＣＯＰもＬ／Ｄも発
生していない領域である。しかしこのシリコンウェーハ
Ｗ1に対して、従来のＯＳＦ顕在化熱処理に従った、酸
素雰囲気下、１０００℃±３０℃の温度で２〜５時間熱
処理し、引続き１１３０℃±３０℃の温度で１〜１６時
間熱処理すると、ＯＳＦを生じる。図４Ａに示すよう
に、ウェーハＷ1ではウェーハの半径の１／２付近にＯ
ＳＦリングが発生する。このＯＳＦリングで囲まれた空
孔型点欠陥が支配的に存在する領域はＣＯＰが出現する
傾向がある。As is apparent from FIG. 3, the wafer W 1 corresponding to the position P 1 includes a region in which vacancy type point defects predominantly exist in the center. The wafer W 3 corresponding to the position P 3 is
It includes a ring in which interstitial silicon type point defects predominantly exist and a central perfect region. The wafer W 2 corresponding to the position P 2 is the wafer according to the present invention, and has no void-type point defect aggregates in the center and no interstitial silicon-type point defect aggregates at the edge portion. This is a perfect area in which the area [P V ] and the area [P I ] are mixed. A small area (V / G in FIG. 1) in contact with the perfect area of the area where the vacancy type point defect is predominantly present.
2 to (V / G) 3 ) is a region where neither COP nor L / D occurs in the wafer surface. However against the silicon wafer W 1, according to the conventional OSF manifestation heat treatment under an oxygen atmosphere, and heat-treated 2-5 hours at a temperature of 1000 ° C. ± 30 ° C., subsequently 1130 ° C.. 1 to a temperature of ± 30 ° C. Heat treatment for 16 hours produces OSF. As shown in FIG. 4A, O around half the radius of the wafer in the wafer W 1
An SF ring occurs. COP tends to appear in a region surrounded by the OSF ring and in which vacancy-type point defects are predominantly present.
【００１９】なお、ＣＯＰやＬ／Ｄなどの点欠陥の凝集
体は検出方法によって検出感度、検出下限値が異なる値
を示すことがある。そのため、本明細書において、「点
欠陥の凝集体が存在しない」の意味は、鏡面加工された
シリコン単結晶を無攪拌セコエッチングを施した後に光
学顕微鏡により、観察面積とエッチング取り代との積を
検査体積として観察した際に、フローパターン（空孔型
欠陥）及び転位クラスタ（格子間シリコン型点欠陥）の
各凝集体が１×１０-3ｃｍ3の検査体積に対して１個欠
陥が検出された場合を検出下限値（１×１０3個／ｃ
ｍ3）とするとき、点欠陥の凝集体の数が上記検出下限
値以下であることをいう。In addition, aggregates of point defects such as COP and L / D may show different values of detection sensitivity and detection lower limit depending on the detection method. Therefore, in the present specification, "there is no aggregate of point defects" means the product of the observation area and the etching allowance by an optical microscope after subjecting a mirror-finished silicon single crystal to non-stirring seco etching. When observed as an inspection volume, one agglomerate of flow pattern (vacancy type defect) and dislocation cluster (interstitial silicon type point defect) has one defect per 1 × 10 −3 cm 3 of inspection volume. The lower limit (1 × 10 3 / c)
m 3 ) means that the number of point defect aggregates is not more than the lower limit of detection.
【００２０】本発明のシリコンウェーハは上述したウェ
ーハＷ2であって、その平面図は図４Ｂに示される。ウ
ェーハＷ2は本発明の熱処理によりこのウェーハＷ2に所
望の密度以上の酸素析出核を発生させるために、その酸
素濃度が０．９７×１０18〜１．４×１０18ａｔｏｍｓ
／ｃｍ3（旧ＡＳＴＭ）であることが必要である。The silicon wafer of the present invention is a wafer W 2 mentioned above, a plan view is shown in Figure 4B. Wafer W 2 in order to heat treatment by generating a desired density or more oxygen precipitation nuclei in the wafer W 2 of the present invention, the oxygen concentration of 0.97 × 10 18 ~1.4 × 10 18 atoms
/ Cm 3 (old ASTM).
【００２１】次に上記シリコンウェーハＷ2の熱処理に
ついて説明する。本発明の第１の熱処理方法はウェーハ
Ｗ2をシラン化合物と一酸化二窒素の混合ガス雰囲気
下、７００〜９００℃で３０〜１２０分間保持すること
を特徴とする。本発明の第１の熱処理方法は、ウェーハ
の表面をＨＴＯ（High Temperature Oxide）処理すると
きの熱処理条件（保持温度７００〜９００℃、保持時間
３０〜１２０分）に含まれる。なお、ＨＴＯは中温熱Ｃ
ＶＤ酸化膜である。このＨＴＯは一般にエピタキシャル
プロセスに用いられ、加工の際の保護膜として形成され
る。また、Ａｌ配線以下のポリシリコン状の層間絶縁膜
などにも使用されている。このＨＴＯ処理によるウェー
ハへの酸化膜の形成を請求項１に係る熱処理条件に従っ
て行えば、酸化膜の形成によって、本発明の目的を達成
することができる。このときの酸化膜の厚さは５００Å
〜５０００Åである。なお、このウェーハの形態は、酸
化膜をそのまま残存させて次工程でのポリッシング工程
で除去してもよいし、或いはフッ酸を水で希釈した酸エ
ッチング液により酸化膜を除去してもよい。更に上記熱
処理を行うことにより、ウェーハプロセスのうちの酸素
ドナーキラー処理が不要となる。[0021] will now be described heat treatment of the silicon wafer W 2. The first heat treatment method the silane compound wafer W 2 mixed gas atmosphere of dinitrogen monoxide of the invention is characterized in that retaining 30 to 120 minutes at 700 to 900 ° C.. The first heat treatment method of the present invention is included in heat treatment conditions (holding temperature: 700 to 900 ° C., holding time: 30 to 120 minutes) when HTO (High Temperature Oxide) processing is performed on the surface of the wafer. HTO is medium temperature C
This is a VD oxide film. This HTO is generally used for an epitaxial process, and is formed as a protective film at the time of processing. It is also used as a polysilicon-like interlayer insulating film below the Al wiring. If the oxide film is formed on the wafer by the HTO process in accordance with the heat treatment condition according to claim 1, the object of the present invention can be achieved by forming the oxide film. At this time, the thickness of the oxide film is 500 mm.
５5000Å. In this wafer form, the oxide film may be left as it is and removed in the polishing step in the next step, or the oxide film may be removed using an acid etching solution obtained by diluting hydrofluoric acid with water. Further, by performing the heat treatment, the oxygen donor killer treatment in the wafer process becomes unnecessary.
【００２２】保持温度が７００℃未満の場合には、一酸
化二窒素が十分に分解せず酸化膜が形成されない。従っ
て、酸素析出核が十分に増加せず、半導体デバイスメー
カーのデバイス製造工程で熱処理を行ったときに、ＩＧ
効果を奏するのに必要なＢＭＤ密度が得られない。保持
温度の上限が９００℃であるのは、現在一般的に使われ
ているＣＶＤ装置の最高限界温度が９００℃であるため
である。また、保持時間が３０分未満では、シリコン基
板中に微小欠陥核が十分に形成されない。保持時間が１
２０分以上では生産性が低下する。When the holding temperature is lower than 700 ° C., dinitrogen monoxide is not sufficiently decomposed and an oxide film is not formed. Therefore, oxygen precipitation nuclei do not increase sufficiently, and when heat treatment is performed in the device manufacturing process of a semiconductor device manufacturer, IG
The BMD density required for achieving the effect cannot be obtained. The upper limit of the holding temperature is 900 ° C. because the highest limit temperature of the CVD apparatus generally used at present is 900 ° C. On the other hand, if the holding time is less than 30 minutes, minute defect nuclei are not sufficiently formed in the silicon substrate. Retention time 1
If the time is longer than 20 minutes, the productivity is reduced.
【００２３】本発明の第１の熱処理方法は具体的には、
図５に示すように、先ずシリコンウェーハをＣＶＤ装置
のチャンバに入れ、７００〜９００℃、好ましくは７５
０〜８５０℃の範囲で所定スピード５〜３０ｃｍ／分、
好ましくは１０ｃｍ／分のスピードでロードした後にそ
の所定温度で３０〜９０分保持して不活性ガスによりチ
ャンバ内をパージする。パージガスは通常Ｎ2ガスが用
いられる。シリコンウェーハを７００〜９００℃の範囲
で所定スピード１０ｃｍ／分でロードしたのは、スルー
プット（単位時間当りに処理できる数量）を少しでも多
くするためである。次いでこのシリコンウェーハを７０
０〜９００℃、好ましくは７５０〜８５０℃の範囲の所
定温度で３０〜１２０分間保持した状態でシラン化合物
と一酸化二窒素の混合ガスをチャンバ内に注入し、ウェ
ーハの表面に中温熱ＣＶＤ酸化膜を形成する。ここで３
０〜１２０分間保持するのは、シリコンウェーハ中に微
小欠陥核を十分に形成させるためである。次に所定温度
で３０分保持して混合ガスの立ち下げ処理を行う。更に
上記中温熱ＣＶＤ酸化膜を形成したウェーハをチャンバ
から取出して常温まで自然冷却する。中温熱ＣＶＤ酸化
膜形成後にウェーハを所定スピード１０ｃｍ／分でアン
ロードしたのは少しでもスループットを多くするためで
ある。The first heat treatment method of the present invention specifically includes
As shown in FIG. 5, first, a silicon wafer is put into a chamber of a CVD apparatus, and 700 to 900 ° C., preferably 75
A predetermined speed of 5 to 30 cm / min in a range of 0 to 850 ° C.
Preferably, after loading at a speed of 10 cm / min, the chamber is purged with an inert gas while maintaining the predetermined temperature for 30 to 90 minutes. The purge gas is typically N 2 gas is used. The silicon wafer was loaded at a predetermined speed of 10 cm / min in the range of 700 to 900 ° C. in order to increase the throughput (the number that can be processed per unit time) as much as possible. Next, this silicon wafer is
A gas mixture of a silane compound and dinitrogen monoxide is injected into the chamber while being kept at a predetermined temperature in the range of 0 to 900 ° C., preferably 750 to 850 ° C. for 30 to 120 minutes, and the medium temperature thermal CVD oxidation is performed on the surface of the wafer. Form a film. Where 3
The reason why the holding time is 0 to 120 minutes is to sufficiently form minute defect nuclei in the silicon wafer. Next, the mixed gas is dropped at a predetermined temperature for 30 minutes. Further, the wafer on which the above-mentioned intermediate temperature CVD oxide film is formed is taken out of the chamber and naturally cooled to room temperature. The reason why the wafer was unloaded at a predetermined speed of 10 cm / min after the formation of the intermediate temperature CVD oxide film is to increase the throughput at all.
【００２４】本発明の第２の熱処理方法はウェーハＷ2
をシラン化合物と酸素と窒素の混合ガス雰囲気下、３５
０〜４５０℃で５〜６０分間保持することを特徴とす
る。本発明の第２の熱処理方法は、ウェーハの表面をＬ
ＴＯ（Low Temperature Oxide）処理するときの熱処理
条件（保持温度３５０〜４５０℃、保持時間５〜６０
分）に含まれる。なお、ＬＴＯは低温熱ＣＶＤ酸化膜で
ある。このＬＴＯ処理は一般に形成温度が低いことから
Ａｌ配線以降の層間絶縁膜に用いられる。このＬＴＯ処
理によるウェーハへの酸化膜の形成を請求項４に係る熱
処理条件に従って行えば、酸化膜の形成によって、本発
明の目的を達成することができる。このときの酸化膜の
厚さは５００Å〜５０００Åである。なお、このウェー
ハの形態は、酸化膜をそのまま残存させて次工程でのポ
リッシング工程で除去してもよいし、或いはフッ酸を水
で希釈した酸エッチング液により酸化膜を除去してもよ
い。In the second heat treatment method of the present invention, the wafer W 2
In a mixed gas atmosphere of a silane compound, oxygen and nitrogen, 35
It is characterized by holding at 0 to 450 ° C. for 5 to 60 minutes. According to the second heat treatment method of the present invention, the surface of the wafer is L
Heat treatment conditions for TO (Low Temperature Oxide) treatment (retention temperature 350-450 ° C, retention time 5-60
Minutes). LTO is a low-temperature thermal CVD oxide film. This LTO process is generally used for the interlayer insulating film after the Al wiring because the forming temperature is low. If the oxide film is formed on the wafer by the LTO process in accordance with the heat treatment condition according to claim 4, the object of the present invention can be achieved by forming the oxide film. At this time, the thickness of the oxide film is 500 ° to 5000 °. In this wafer form, the oxide film may be left as it is and removed in the polishing step in the next step, or the oxide film may be removed using an acid etching solution obtained by diluting hydrofluoric acid with water.
【００２５】[0025]
【実施例】次に本発明の実施例を比較例とともに説明す
る。 ＜実施例１＞シリコン単結晶引上げ装置を用いて直径８
インチのボロン（Ｂ）がドープされたｐ型のシリコンイ
ンゴットを引上げた。このインゴットは直胴部の長さが
１２００ｍｍ、結晶方位が（１００）、抵抗率が約１０
Ωｃｍ、酸素濃度が１．０×１０18ａｔｏｍｓ／ｃｍ3
（旧ＡＳＴＭ）であった。インゴットは、引上げ時のＶ
／Ｇを０．１４ｍｍ2／分・℃から０．２２ｍｍ2／分・
℃まで連続的に減少させながら、同一条件で２本育成し
た。そのうちの１本のインゴットは図３に示すように引
上げ方向にインゴット中心を切断し、各領域の位置を調
べ、別の１本から図３のＰ2に対応する位置のシリコン
ウェーハＷ2を切出し、試料とした。この例では試料と
なるウェーハは、中心部に領域［ＰV］を有し、その周
囲に領域［ＰI］を有し、更にその周囲に領域［ＰV］を
有する図４Ｂに示すウェーハＷ2である。インゴットか
ら切出し鏡面研磨したこのウェーハＷ2を３体積％のモ
ノシランと９７体積％の一酸化二窒素を混合したガスの
雰囲気下で、８００℃で６０分間保持する熱処理を行っ
た。Next, examples of the present invention will be described together with comparative examples. <Example 1> Diameter 8 using a silicon single crystal pulling apparatus
An inch of boron (B) doped p-type silicon ingot was pulled up. This ingot has a straight body length of 1200 mm, a crystal orientation of (100), and a resistivity of about 10
Ωcm, oxygen concentration is 1.0 × 10 18 atoms / cm 3
(Old ASTM). Ingot is V when pulling
0.22mm 2 / min · / a G from 0.14mm 2 / minute · ℃
While continuously reducing the temperature to ° C., two plants were grown under the same conditions. One of the ingots cuts the center of the ingot in the pulling direction as shown in FIG. 3, checks the position of each region, and cuts out another silicon wafer W 2 at a position corresponding to P 2 in FIG. 3. , As a sample. In this example, the wafer serving as a sample has a region [P V ] at the center, a region [P I ] around the region, and further has a region [P V ] around the wafer W shown in FIG. 4B. 2 Under an atmosphere of cut mirror-polished with the wafer W 2 3 vol% of monosilane and 97% by volume of dinitrogen monoxide were mixed gas from the ingot was heat-treated to hold 60 minutes at 800 ° C..
【００２６】＜比較例１＞実施例１と同じインゴットか
ら切出し鏡面研磨したウェーハＷ2の熱処理を行わなか
った。 ＜比較評価１＞半導体デバイスメーカーのデバイス製造
工程における熱処理に模して、実施例１及び比較例１の
ウェーハＷ2をそれぞれ窒素及び酸素の混合ガス雰囲気
下、８００℃で４時間保持した後、窒素及び酸素の混合
ガス雰囲気下、１０００℃で１６時間保持する熱処理を
行った。熱処理後、酸化膜除去を行い、ヨウ素パッシベ
ーションにより、ライフタイムを測定した。図６に実施
例１及び比較例１のライフタイムのウェーハ径方向分布
図を示す。図６より明らかなように、比較例１では［Ｐ
I］の領域は析出が抑制されてしまうため、ライフタイ
ムが高くなっている。これに対して実施例１では中心か
ら端部までの全面にライフタイムが抑制されていること
が判る。バルク中に何らかの微小欠陥核が存在し、それ
によってライフタイムが低下したと考えられる。<Comparative Example 1> A heat treatment was not performed on the wafer W 2 cut out from the same ingot as in Example 1 and mirror-polished. <Comparative Evaluation 1> Simulating heat treatment in a device manufacturing process of a semiconductor device manufacturer, wafers W 2 of Example 1 and Comparative Example 1 were each held at 800 ° C. for 4 hours in a mixed gas atmosphere of nitrogen and oxygen, Heat treatment was performed at 1000 ° C. for 16 hours in a mixed gas atmosphere of nitrogen and oxygen. After the heat treatment, the oxide film was removed, and the lifetime was measured by iodine passivation. FIG. 6 shows a distribution diagram of the lifetime in the wafer radial direction in Example 1 and Comparative Example 1. As is clear from FIG. 6, [P
In the region [ I ], the precipitation is suppressed, so that the lifetime is long. On the other hand, in Example 1, it can be seen that the lifetime is suppressed over the entire surface from the center to the end. It is considered that some small defect nuclei existed in the bulk, which reduced the lifetime.
【００２７】＜比較評価２＞比較評価１での微小欠陥核
を確認するため、実施例１及び比較例１のウェーハＷ2
を用意し、これらウェーハＷ2の表面に濃度が８×１０
12ａｔｏｍｓ／ｃｍ3のＦｅを含む溶液を滴下し、スピ
ンコートすることにより、ウェーハ表面をＦｅで強制的
に汚染した。汚染したウェーハＷ2を８００℃で４時間
熱処理した後、１０００℃で１６時間熱処理して、Ｆｅ
元素をウェーハのバルク中に拡散させた。汚染したＦｅ
のＩＧ効果を確かめるため、これらのウェーハをＤＬＴ
Ｓ（DeepLevel Transient Spectroscopy）法によりウェ
ーハ表面のＦｅ濃度を測定した。実施例１及び比較例１
のＦｅ濃度のウェーハ径方向分布図を図７に示す。図７
より明らかなように、比較例１では汚染した濃度である
８×１０12ａｔｏｍｓ／ｃｍ3のＦｅが検出された。こ
れに対して、本発明の熱処理方法を施した実施例１では
Ｆｅ濃度がほぼ径方向に均一に２×１０12ａｔｏｍｓ／
ｃｍ3まで低下していることが判る。<Comparative Evaluation 2> In order to confirm the micro defect nuclei in Comparative Evaluation 1, the wafer W 2 of Example 1 and Comparative Example 1 was used.
And a concentration of 8 × 10 on the surface of these wafers W 2.
A solution containing 12 atoms / cm 3 of Fe was dropped and spin-coated to forcibly contaminate the wafer surface with Fe. The contaminated wafer W 2 was heat-treated at 800 ° C. for 4 hours, and then heat-treated at 1000 ° C. for 16 hours to obtain Fe
The elements were diffused into the bulk of the wafer. Contaminated Fe
In order to confirm the IG effect of
The Fe concentration on the wafer surface was measured by the S (Deep Level Transient Spectroscopy) method. Example 1 and Comparative Example 1
FIG. 7 shows a distribution diagram of the Fe concentration in the wafer radial direction. FIG.
As is clear, in Comparative Example 1, 8 × 10 12 atoms / cm 3 of Fe, which is a contaminated concentration, was detected. In contrast, in Example 1 in which the heat treatment method of the present invention was applied, the Fe concentration was substantially uniform in the radial direction at 2 × 10 12 atoms / s.
It can be seen that it has decreased to cm 3 .
【００２８】[0028]
【発明の効果】以上述べたように、本発明の熱処理方法
によれば、領域［ＰV］と領域［ＰI］の混合領域からな
りかつ酸素濃度が０．９７×１０18〜１．４×１０18ａ
ｔｏｍｓ／ｃｍ3（旧ＡＳＴＭ）であるシリコンウェー
ハをシラン化合物と一酸化二窒素の混合ガス雰囲気下、
７００〜９００℃で３０〜１２０分間保持するか、又は
シリコンウェーハをシラン化合物と酸素と窒素の混合ガ
ス雰囲気下、３５０〜４５０℃で５〜６０分間保持する
ことにより、点欠陥の凝集体が存在しないことに加え
て、領域［ＰI］にも所望の密度以上の微小欠陥核が形
成される。この熱処理を終了したウェーハは半導体デバ
イスメーカーのデバイス製造工程の熱処理を行うことに
よってＩＧ効果を発揮することができる。更に本発明の
熱処理を行うことにより、従来行われていた酸素ドナー
キラー処理が不要となる利点もある。As described above, according to the heat treatment method of the present invention, the heat treatment method comprises a mixed region of the region [P V ] and the region [P I ] and has an oxygen concentration of 0.97 × 10 18 to 1.4. × 10 18 a
tos / cm 3 (former ASTM) silicon wafer under a mixed gas atmosphere of silane compound and nitrous oxide
By holding the wafer at 700 to 900 ° C. for 30 to 120 minutes, or holding the silicon wafer at 350 to 450 ° C. for 5 to 60 minutes in a mixed gas atmosphere of a silane compound and oxygen and nitrogen, an aggregate of point defects is present. In addition, a micro defect nucleus having a density higher than a desired density is formed in the region [P I ]. The IG effect can be exhibited by performing the heat treatment in the device manufacturing process of the semiconductor device maker on the wafer after the heat treatment. Further, by performing the heat treatment of the present invention, there is also an advantage that the oxygen donor killer treatment conventionally performed becomes unnecessary.
【図１】ボロンコフの理論を基づいた、Ｖ／Ｇ比が臨界
点以上では空孔豊富インゴットが形成され、Ｖ／Ｇ比が
臨界点以下では格子間シリコン豊富インゴットが形成さ
れることを示す図。FIG. 1 is a diagram based on Bornkov's theory showing that when the V / G ratio is above the critical point, a vacancy-rich ingot is formed, and when the V / G ratio is below the critical point, an interstitial silicon-rich ingot is formed. .
【図２】所望の引上げ速度プロファイルを決定するため
の引上げ速度の変化を示す特性図。FIG. 2 is a characteristic diagram showing a change in pulling speed for determining a desired pulling speed profile.
【図３】本発明による基準インゴットの空孔が支配的に
存在する領域、格子間シリコンが支配的に存在する領域
及びパーフェクト領域を示すＸ線トポグラフィの概略
図。FIG. 3 is a schematic diagram of an X-ray topography showing a region where holes of a reference ingot are predominantly present, a region where interstitial silicon is predominantly present, and a perfect region according to the present invention.
【図４】Ａ 図３の位置Ｐ1に対応するシリコンウェー
ハＷ1にＯＳＦリングが出現する状況を示すウェーハＷ1
の平面図。Ｂ 図３の位置Ｐ2に対応するシリコンウェ
ーハＷ2の平面図。4A is a wafer W 1 showing a situation in which an OSF ring appears on a silicon wafer W 1 corresponding to a position P 1 in FIG.
FIG. Plan view of a silicon wafer W 2 corresponding to the position P 2 of the B Figure 3.
【図５】ウェーハにＨＴＯを形成する前後の熱処理温度
の時間に対する変化を示す図。FIG. 5 is a diagram showing a change in a heat treatment temperature with respect to time before and after HTO is formed on a wafer.
【図６】実施例１及び比較例１のライフタイムのウェー
ハ径方向分布図。FIG. 6 is a distribution diagram of the lifetime in the wafer radial direction in Example 1 and Comparative Example 1.
【図７】比較評価２における実施例１及び比較例１のＦ
ｅ濃度のウェーハ径方向分布図。FIG. 7 shows F of Example 1 and Comparative Example 1 in Comparative Evaluation 2.
FIG. 7 is a distribution diagram of e concentration in a wafer radial direction.
Claims (6)
シリコン型点欠陥が支配的に存在する領域を［Ｉ］と
し、空孔型点欠陥が支配的に存在する領域を［Ｖ］と
し、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥
の凝集体が存在しないパーフェクト領域を［Ｐ］とする
とき、 前記パーフェクト領域［Ｐ］からなるインゴットから切
出された点欠陥の凝集体が存在しないシリコンウェーハ
の熱処理方法であって、 前記領域［Ｉ］に隣接しかつ前記パーフェクト領域
［Ｐ］に属し侵入型転位を形成し得る最低の格子間シリ
コン濃度未満の領域を［ＰI］とし、前記領域［Ｖ］に
隣接しかつ前記パーフェクト領域［Ｐ］に属しＣＯＰ又
はＦＰＤを形成し得る空孔濃度以下の領域を［ＰV］と
するとき、 前記領域［ＰV］と領域［ＰI］の混合領域からなりかつ
酸素濃度が０．９７×１０18〜１．４×１０18ａｔｏｍ
ｓ／ｃｍ3（旧ＡＳＴＭ）であるシリコン単結晶インゴ
ットを引上げ、 前記インゴットから切出されたシリコンウェーハをシラ
ン化合物と一酸化二窒素の混合ガス雰囲気下、７００〜
９００℃で３０〜１２０分間保持することを特徴とする
シリコンウェーハの熱処理方法。A region where interstitial silicon type point defects predominantly exist in a silicon single crystal ingot is [I], a region where vacancy type point defects predominantly exist is [V], When a perfect region in which no aggregate of silicon-type point defects and no aggregate of void-type point defects are present is defined as [P], the aggregate of point defects cut out from the ingot including the perfect region [P] is A heat treatment method for a silicon wafer that does not exist, wherein a region adjacent to the region [I] and belonging to the perfect region [P] and having a minimum interstitial silicon concentration below which the interstitial dislocations can be formed is defined as [P I ]. When a region adjacent to the region [V] and belonging to the perfect region [P] and having a vacancy concentration below the vacancy concentration capable of forming a COP or FPD is [P V ], the region [P V ] and the region [P I ] Region and the oxygen concentration is 0.97 × 10 18 to 1.4 × 10 18 atom
A silicon single crystal ingot of s / cm 3 (former ASTM) was pulled up, and a silicon wafer cut out of the ingot was treated under a mixed gas atmosphere of a silane compound and dinitrogen monoxide at 700-700.
A heat treatment method for a silicon wafer, wherein the heat treatment is performed at 900 ° C. for 30 to 120 minutes.
と一酸化二窒素９０〜９９体積％を混合したガスである
請求項１記載の熱処理方法。2. A mixed gas containing 1 to 10% by volume of a silane compound.
The heat treatment method according to claim 1, wherein the gas is a gas obtained by mixing 90 to 99% by volume of nitrogen and nitrous oxide.
トリシラン又はジクロルシランである請求項１記載の熱
処理方法。3. The silane compound is monosilane, disilane,
The heat treatment method according to claim 1, wherein the heat treatment is trisilane or dichlorosilane.
シリコン型点欠陥が支配的に存在する領域を［Ｉ］と
し、空孔型点欠陥が支配的に存在する領域を［Ｖ］と
し、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥
の凝集体が存在しないパーフェクト領域を［Ｐ］とする
とき、 前記パーフェクト領域［Ｐ］からなるインゴットから切
出された点欠陥の凝集体が存在しないシリコンウェーハ
の熱処理方法であって、 前記領域［Ｉ］に隣接しかつ前記パーフェクト領域
［Ｐ］に属し侵入型転位を形成し得る最低の格子間シリ
コン濃度未満の領域を［ＰI］とし、前記領域［Ｖ］に
隣接しかつ前記パーフェクト領域［Ｐ］に属しＣＯＰ又
はＦＰＤを形成し得る空孔濃度以下の領域を［ＰV］と
するとき、 前記領域［ＰV］と領域［ＰI］の混合領域からなりかつ
酸素濃度が０．９７×１０18〜１．４×１０18ａｔｏｍ
ｓ／ｃｍ3（旧ＡＳＴＭ）であるシリコン単結晶インゴ
ットを引上げ、 前記インゴットから切出されたシリコンウェーハをシラ
ン化合物と酸素と窒素の混合ガス雰囲気下、３５０〜４
５０℃で５〜６０分間保持することを特徴とするシリコ
ンウェーハの熱処理方法。4. A region where interstitial silicon type point defects are predominantly present in a silicon single crystal ingot is [I], a region where vacancy type point defects are predominantly present is [V], When a perfect region in which no aggregate of silicon-type point defects and no aggregate of void-type point defects are present is defined as [P], the aggregate of point defects cut out from the ingot including the perfect region [P] is A heat treatment method for a silicon wafer that does not exist, wherein a region adjacent to the region [I] and belonging to the perfect region [P] and having a minimum interstitial silicon concentration below which the interstitial dislocations can be formed is defined as [P I ]. When a region adjacent to the region [V] and belonging to the perfect region [P] and having a vacancy concentration below the vacancy concentration capable of forming a COP or FPD is [P V ], the region [P V ] and the region [P I ] Region and the oxygen concentration is 0.97 × 10 18 to 1.4 × 10 18 atom
A silicon single crystal ingot of s / cm 3 (former ASTM) is pulled up, and a silicon wafer cut out of the ingot is subjected to 350 to 4 under a mixed gas atmosphere of a silane compound, oxygen and nitrogen.
A heat treatment method for a silicon wafer, wherein the heat treatment is performed at 50 ° C. for 5 to 60 minutes.
％と酸素５０〜６０体積％と窒素５〜１０体積％を混合
したガスである請求項４記載の熱処理方法。5. The heat treatment method according to claim 4, wherein the mixed gas is a gas obtained by mixing 30 to 40% by volume of a silane compound, 50 to 60% by volume of oxygen, and 5 to 10% by volume of nitrogen.
はトリシランである請求項４記載の熱処理方法。6. The heat treatment method according to claim 4, wherein the silane compound is monosilane, disilane or trisilane.
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|---|---|---|---|
| JP2000328794A JP2002134513A (en) | 2000-10-27 | 2000-10-27 | Method for heat-treating silicon wafer |
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|---|---|
| JP (1) | JP2002134513A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8476149B2 (en) | 2008-07-31 | 2013-07-02 | Global Wafers Japan Co., Ltd. | Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process |
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- 2000-10-27 JP JP2000328794A patent/JP2002134513A/en active Pending
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