JP2002124731A - Manufacturing method of optical semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、光情報通信等で用
いられる光半導体装置の製造方法に関する発明である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an optical semiconductor device used in optical information communication and the like.
【０００２】[0002]
【従来の技術】近年、光通信はその大容量、超高速性に
より多くの情報通信網で用いられている。このような光
通信網では、発光素子や受光素子などに光半導体部品が
広く利用されており、その研究開発が盛んである。光半
導体部品の研究開発は半導体レーザ（LD) やフォトダイ
オード(PD)のような個別部品は勿論のこと、LDやPD、半
導体光増幅器(SOA) 、電界吸収型光変調器(EA)等の、半
導体で作製可能な光デバイスを、半導体基板上にモノリ
シック集積することも精力的に行われている。モノリシ
ック集積では、各々の機能に最適化された活性層構造お
よび導波路構造を用いること、それらを高い結合効率を
保ったまま接続することが重要な課題の一つである。2. Description of the Related Art In recent years, optical communication has been used in many information communication networks due to its large capacity and ultra-high speed. In such an optical communication network, an optical semiconductor component is widely used for a light emitting element, a light receiving element, and the like, and research and development thereof are active. Research and development of optical semiconductor components include not only individual components such as semiconductor lasers (LD) and photodiodes (PD), but also LDs, PDs, semiconductor optical amplifiers (SOA), electroabsorption optical modulators (EA), etc. Also, optical devices that can be made of semiconductors are monolithically integrated on a semiconductor substrate. One of the important issues in monolithic integration is to use an active layer structure and a waveguide structure optimized for each function and to connect them while maintaining high coupling efficiency.
【０００３】[0003]
【発明が解決しようとする課題】図１〜３を用いて、従
来のモノリシック集積された光半導体装置の製造方法に
ついて説明する。ここでは、活性層としてGaInAsP 系結
晶層を有する半導体光増幅器(SOA) と電界吸収型光変調
器(EA)とが、導波路層で接続されている光半導体装置の
製造方法について説明する。A method of manufacturing a conventional monolithically integrated optical semiconductor device will be described with reference to FIGS. Here, a method of manufacturing an optical semiconductor device in which a semiconductor optical amplifier (SOA) having a GaInAsP-based crystal layer as an active layer and an electro-absorption optical modulator (EA) are connected by a waveguide layer will be described.
【０００４】図１のように、まずInP 基板１上にEA活性
層２とInP クラッド層３を形成し、右半分をウエットエ
ッチングで除去した後、SOA 活性層４とInP クラッド層
５を順次MOVPE 法（有機金属気相成長法）により形成す
る。MOVPE 法ではSiO2膜を用いた選択成長が可能なた
め、図のような構造を作製することが可能となる。この
ときの活性層２，４同士の界面およびクラッド層３，５
同士の界面は次工程で除去されるので、形状等は特に考
慮する必要はない。As shown in FIG. 1, first, an EA active layer 2 and an InP cladding layer 3 are formed on an InP substrate 1, and the right half is removed by wet etching. Then, the SOA active layer 4 and the InP cladding layer 5 are sequentially removed by MOVPE. It is formed by a method (metal organic chemical vapor deposition). In the MOVPE method, since selective growth using an SiO 2 film is possible, a structure as shown in the figure can be manufactured. At this time, the interface between the active layers 2 and 4 and the cladding layers 3 and 5
Since the interface between them is removed in the next step, the shape and the like need not be particularly considered.
【０００５】この２つの活性層２，４を導波路層で接続
するには、両クラッド層（InP クラッド層３およびInP
クラッド層５）の上にSiO2膜からなるマスク６を形成し
て、両活性層（EA活性層２およびSOA 活性層４）の下面
までエッチングする工程と、導波路層をMOVPE 法により
選択成長させる工程が必要となる。ここで、EA活性層及
びSOA 活性層の必要部分をマスクして両活性層下までエ
ッチングする工程においては、プラズマ化したエッチン
グガスを用いて行うドライエッチングと、エッチング溶
液を用いて行うウェットエッチングとがある。[0005] To connect the two active layers 2 and 4 with a waveguide layer, two cladding layers (InP cladding layer 3 and InP cladding layer 3 and InP cladding layer 3) are used.
Forming a mask 6 made of an SiO 2 film on the cladding layer 5), etching to the lower surfaces of both active layers (EA active layer 2 and SOA active layer 4), and selectively growing the waveguide layer by MOVPE method Requires a step of causing Here, in the step of masking the required portions of the EA active layer and the SOA active layer and etching down to below both active layers, dry etching using a plasma etching gas and wet etching using an etching solution are performed. There is.
【０００６】前者の場合、活性層を挟む基板とクラッド
層はInP からなるため、GaInAsP 層とInP 層の両方をエ
ッチングできるドライエッチング法が用いられる。従っ
て、この工程では、本質的にGaInAsP 層とInP 層とのエ
ッチングレート差を大きく取ることができない。このた
め、精度良く活性層直下でエッチングを停止させること
は困難である。装置状態の変動等によってエッチングレ
ートにばらつきが生じることにより、InP 基板の上面も
エッチングされることがある。In the former case, since the substrate and the cladding layer sandwiching the active layer are made of InP, a dry etching method capable of etching both the GaInAsP layer and the InP layer is used. Therefore, in this step, a large difference in etching rate between the GaInAsP layer and the InP layer cannot be essentially obtained. For this reason, it is difficult to accurately stop etching immediately below the active layer. When the etching rate fluctuates due to fluctuations in the state of the apparatus, the upper surface of the InP substrate may be etched.
【０００７】例えば、図２（ａ）に示すようにInP 基板
１の上面がエッチングされて、そのエッチング深さＡ分
の厚さで、EA活性層２およびSOA 活性層４とInP 基板１
との間にInP 層１０が形成されることがある。その結
果、図２（ｂ）に示すように、次工程で形成される導波
路層７と両活性層（EA活性層２およびSOA 活性層４）と
の間に光軸ずれが生じ、各層間での光結合効率が大幅に
劣化することになる。なお、符号８はInP クラッド層で
ある。For example, as shown in FIG. 2A, the upper surface of the InP substrate 1 is etched, and the EA active layer 2 and the SOA active layer 4 and the InP substrate 1 have a thickness corresponding to the etching depth A.
In some cases, the InP layer 10 is formed. As a result, as shown in FIG. 2B, an optical axis shift occurs between the waveguide layer 7 formed in the next step and both the active layers (EA active layer 2 and SOA active layer 4), and each layer In this case, the optical coupling efficiency is greatly deteriorated. Reference numeral 8 is an InP cladding layer.
【０００８】後者の場合には、InP 層とGaInAsP 系結晶
層を選択的にエッチングできる２種類のエッチング溶液
を用いることで、精度良く活性層直下でエッチングを停
止させることが可能であるが、活性層およびクラッド層
側面へのサイドエッチが生じる。さらにSOA 活性層４と
EA活性層２では層構造が異なるため、当然ながらエッチ
ングレートも異なる。従って、両活性層２，４がともに
最適にエッチングされるエッチング条件を得ることは困
難である。In the latter case, it is possible to accurately stop the etching immediately below the active layer by using two types of etching solutions capable of selectively etching the InP layer and the GaInAsP-based crystal layer. Side etching occurs on the side surfaces of the layer and the cladding layer. Furthermore, the SOA active layer 4
Since the EA active layer 2 has a different layer structure, it naturally has a different etching rate. Therefore, it is difficult to obtain an etching condition under which both the active layers 2 and 4 are optimally etched.
【０００９】例えば、図３（ａ）に示すように、両活性
層２，４のエッチング側壁の形状は大きく変化し、しか
も両活性層２，４は異なる量Ｂ１，Ｂ２でサイドエッチ
ングされる。その結果、図３（ｂ）に示すように、次工
程でMOVPE 法により導波路層７を形成する際に、異常成
長が誘発される。これにより、各層間の光結合効率にお
いて導波路形状の変動、即ち屈折率の変動による放射損
失等が増加して、大きな問題となる可能性がある。For example, as shown in FIG. 3A, the shapes of the etched side walls of the active layers 2 and 4 are greatly changed, and the active layers 2 and 4 are side-etched by different amounts B1 and B2. As a result, as shown in FIG. 3B, abnormal growth is induced when the waveguide layer 7 is formed by the MOVPE method in the next step. As a result, fluctuations in the waveguide shape, that is, radiation loss due to fluctuations in the refractive index, etc., increase in the optical coupling efficiency between the layers, which may cause a serious problem.
【００１０】本発明は、このような従来技術の問題点に
着目してなされたものであり、半導体基板上に形成され
た複数の半導体素子の活性層（GaInAsP 系結晶層）同士
が導波路層で接続されている光半導体装置の製造方法に
おいて、導波路層による光結合効率を高くすることので
きる方法を提供することを課題とする。The present invention has been made in view of such problems of the prior art, and the active layers (GaInAsP-based crystal layers) of a plurality of semiconductor elements formed on a semiconductor substrate are connected to each other by a waveguide layer. It is an object of the present invention to provide a method for increasing the optical coupling efficiency of a waveguide layer in a method of manufacturing an optical semiconductor device connected by the method described above.
【００１１】[0011]
【課題を解決するための手段】この課題を解決するため
に、本発明は、GaInAsP 系結晶層を含む薄膜積層構造を
半導体基板上に形成した後に、エッチングガスとしてＣ
Ｈ4 及びＨ2 を用いた反応性イオンエッチングで前記薄
膜積層構造の半導体素子形成領域以外の部分を選択的に
除去することにより、活性層としてGaInAsP 系結晶層を
有する複数の半導体素子部を半導体基板上に形成する工
程と、複数の半導体素子部の活性層同士を導波路層で接
続するために、半導体基板上の半導体素子部が形成され
た領域以外の部分に導波路層を形成する工程と、を有す
る光半導体装置の製造方法において、前記薄膜積層構造
を半導体基板上に形成する前に、当該半導体基板上に、
GaInAlAs系結晶層からなるエッチングストップ層を、光
学的特性（屈折率、発光波長等）が半導体基板と同じに
なる組成で形成することを特徴とする光半導体装置の製
造方法を提供する。In order to solve this problem, the present invention provides a method of forming a thin film laminated structure including a GaInAsP-based crystal layer on a semiconductor substrate, and then forming a C layer as an etching gas.
By selectively removing portions other than the semiconductor element forming region of the thin film laminated structure by reactive ion etching using H 4 and H 2 , a plurality of semiconductor element portions having a GaInAsP-based crystal layer as an active layer are formed into a semiconductor. Forming a waveguide layer on a portion of the semiconductor substrate other than the region where the semiconductor element portion is formed in order to connect active layers of the plurality of semiconductor element portions with the waveguide layer; In the method for manufacturing an optical semiconductor device having, before forming the thin film laminated structure on a semiconductor substrate, on the semiconductor substrate,
Provided is a method for manufacturing an optical semiconductor device, characterized in that an etching stop layer made of a GaInAlAs-based crystal layer is formed with a composition having optical characteristics (refractive index, emission wavelength, etc.) the same as those of a semiconductor substrate.
【００１２】GaInAsP 系結晶およびGaInAlAs系結晶は、
MOVPE 法によりInP 基板上に格子整合して形成できるた
め、良好な活性層や導波路層を得ることが出来る。ま
た、四元混晶のため、格子整合を保ったまま組成波長を
GaInAsP 系では約０．９μｍ〜１．６μｍ、GaInAlAs系
では約０．８μｍ〜１．６μｍまで変化させること出来
る。すなわち、GaInAsP 系結晶およびGaInAlAs系結晶
は、組成を変化させることにより発光波長を変化させる
ことができる。これに伴って屈折率も任意に変化させる
ことができる。The GaInAsP-based crystal and the GaInAlAs-based crystal are:
Since it can be formed lattice-matched on the InP substrate by MOVPE, good active layers and waveguide layers can be obtained. Also, because of the quaternary mixed crystal, the composition wavelength can be adjusted while maintaining lattice matching.
The thickness can be changed from about 0.9 μm to 1.6 μm in the GaInAsP system and from about 0.8 μm to 1.6 μm in the GaInAlAs system. That is, the emission wavelength of the GaInAsP-based crystal and the GaInAlAs-based crystal can be changed by changing the composition. Accordingly, the refractive index can be arbitrarily changed.
【００１３】InP 基板上に形成されたGaInAsP 系結晶層
に対して、CH4 とH2ガスを用いた反応性イオンエッチン
グ(CH4/H2-RIE)を行うと、このエッチングでは、半導体
表面でプラズマ化したCH4 ガスとGa,In が反応して基板
から離脱する過程を経て、GaInAsP 系結晶層のエッチン
グが進行する。従って、この方法では、GaInAsP 系結晶
層だけでなくInP 基板もエッチングされる。When a GaInAsP-based crystal layer formed on an InP substrate is subjected to reactive ion etching (CH 4 / H 2 -RIE) using CH 4 and H 2 gas, the etching is performed on the semiconductor surface. The etching of the GaInAsP-based crystal layer proceeds through a process in which the CH 4 gas converted into plasma and Ga, In react with each other and are separated from the substrate. Therefore, according to this method, not only the GaInAsP-based crystal layer but also the InP substrate is etched.
【００１４】これに対して、GaInAlAs系結晶層を CH4/H
2-RIE でエッチングすると、CH4 ガスとAlとの反応が弱
いため、Alはほとんど離脱しない。そのため、GaInAlAs
系結晶層は CH4/H2-RIE でエッチングされない。CH4/H2
-RIEによるGaInAsP 系結晶とGaInAlAs系結晶とのエッチ
ングレート差は２０倍以上にすることができる。したが
って、GaInAsP 系結晶層を含む薄膜積層構造を半導体基
板上に形成する前に、当該半導体基板上にGaInAlAs系結
晶層を形成することにより、 CH4/H2-RIE で前記薄膜積
層構造の半導体素子形成領域以外の部分を選択的に除去
する際に、GaInAlAs系結晶層で CH4/H2-RIE がストップ
するため、半導体基板の上面はエッチングされない。こ
れにより、複数の半導体素子部の活性層同士を導波路層
で接続するために、半導体基板上の半導体素子部が形成
された領域以外の部分に導波路層を形成する工程で、導
波路層と活性層との間に光軸ずれが生じることが防止さ
れる。その結果、光結合効率の劣化が防止される。On the other hand, the GaInAlAs-based crystal layer is made of CH 4 / H
When etched by 2- RIE, Al is hardly released because the reaction between CH 4 gas and Al is weak. Therefore, GaInAlAs
The base crystal layer is not etched by CH 4 / H 2 -RIE. CH 4 / H 2
The etching rate difference between the GaInAsP-based crystal and the GaInAlAs-based crystal by -RIE can be made 20 times or more. Therefore, by forming the GaInAlAs-based crystal layer on the semiconductor substrate before forming the thin-film stacked structure including the GaInAsP-based crystal layer on the semiconductor substrate, the semiconductor of the thin-film stacked structure is formed by CH 4 / H 2 -RIE. When the portion other than the element formation region is selectively removed, CH 4 / H 2 -RIE stops at the GaInAlAs-based crystal layer, so that the upper surface of the semiconductor substrate is not etched. Accordingly, in order to connect the active layers of the plurality of semiconductor element portions with each other with the waveguide layer, the waveguide layer is formed in a portion of the semiconductor substrate other than the region where the semiconductor element portion is formed. Of the optical axis between the substrate and the active layer is prevented. As a result, deterioration of the optical coupling efficiency is prevented.
【００１５】また、GaInAlAs系結晶層からなるエッチン
グストップ層を、光学的特性（屈折率、発光波長等）が
半導体基板と同じになる組成で形成することにより、こ
のエッチングストップ層によって、基板上に形成される
半導体素子の光学的性能が低下することが防止される。
なお、上記エッチングストップ作用を効果的に得るため
には、GaInAlAs系結晶層の組成を、Alが一定値以上（例
えば、Ga,In,Al中の構成比で５％以上）含有する組成に
する必要がある。Further, by forming an etching stop layer made of a GaInAlAs-based crystal layer with a composition having the same optical characteristics (refractive index, emission wavelength, etc.) as that of the semiconductor substrate, the etching stop layer allows the etching stop layer to be formed on the substrate. The optical performance of the formed semiconductor element is prevented from being reduced.
In order to effectively obtain the above-mentioned etching stop effect, the composition of the GaInAlAs-based crystal layer is set to a composition in which Al contains a certain value or more (for example, 5% or more in the composition ratio of Ga, In, and Al). There is a need.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図４を用いて、本発明の一実施形態に相当
する光半導体装置の製造方法を説明する。先ず、InP 基
板１上の全面に、GaInAlAs系結晶層からなるエッチング
ストップ層９を形成する。このGaInAlAs系結晶層９は、
適当な層厚で、発光波長（屈折率）がInP 基板１と同等
となるようにGa、InおよびAlの組成を調節して形成す
る。その後、GaInAlAs系結晶層９上の全面にGaInAsP 系
EA活性層２とInP クラッド層３を形成し、基板の半分の
領域（EA側領域）上にSiO2膜を形成する。この状態で、
前記領域以外のＥＡ活性層２およびInP クラッド層３を
ウェットエッチングにより除去し、このエッチングをGa
InAlAs層９直上で停止させる。Embodiments of the present invention will be described below. A method of manufacturing an optical semiconductor device according to one embodiment of the present invention will be described with reference to FIG. First, an etching stop layer 9 made of a GaInAlAs-based crystal layer is formed on the entire surface of the InP substrate 1. This GaInAlAs-based crystal layer 9
It is formed with an appropriate layer thickness by adjusting the composition of Ga, In and Al so that the emission wavelength (refractive index) is equivalent to that of the InP substrate 1. Thereafter, a GaInAsP-based crystal layer 9
The EA active layer 2 and the InP cladding layer 3 are formed, and an SiO 2 film is formed on a half region (EA side region) of the substrate. In this state,
The EA active layer 2 and the InP cladding layer 3 other than the above-mentioned region are removed by wet etching, and this etching is
Stop immediately above the InAlAs layer 9.
【００１７】その後、ＥＡ活性層２およびInP クラッド
層３が除去された領域（SOA 側領域）に、GaInAsP 系SO
A 活性層４およびInP クラッド層５を形成する。その
後、EA側領域のEA素子領域上と、SOA 側領域上のSOA 素
子領域上に、SiO2膜からなるマスク６を形成する。この
ように、InP 基板１上にGaInAlAs系結晶層９を介して、
活性層２，４およびInP クラッド層３，５からなる薄膜
積層構造を形成した後に、この薄膜積層構造に対してCH
4/H2-RIEを行うと、前述したように、GaInAlAs系結晶層
９に達した時点でエッチングが進行しなくなる。従っ
て、たとえエッチング速度等に変動があっても、図４
（ａ）に示すように、GaInAlAs系結晶層９の直上で、全
ての層（GaInAsP 系ＥＡ活性層２、InP クラッド層３、
GaInAsP 系SOA 活性層４、InP クラッド層５）のエッチ
ングが精度よく停止する。After that, a GaInAsP-based SO is added to a region (SOA side region) where the EA active layer 2 and the InP cladding layer 3 are removed.
A Active layer 4 and InP clad layer 5 are formed. Thereafter, a mask 6 made of a SiO 2 film is formed on the EA element region on the EA side region and on the SOA element region on the SOA side region. Thus, the GaInAlAs-based crystal layer 9 is formed on the InP substrate 1
After forming a thin film laminated structure composed of the active layers 2 and 4 and the InP clad layers 3 and 5,
When 4 / H 2 -RIE is performed, as described above, the etching does not proceed when reaching the GaInAlAs-based crystal layer 9. Therefore, even if the etching rate and the like fluctuate, FIG.
As shown in (a), immediately above the GaInAlAs-based crystal layer 9, all the layers (GaInAsP-based EA active layer 2, InP clad layer 3,
Etching of the GaInAsP-based SOA active layer 4 and the InP clad layer 5) stops accurately.
【００１８】これにより、図４（ｂ）に示すように、次
工程で形成されるGaInAsP 系導波路層７と活性層２，４
との軸ずれが生じないようにすることができる。また、
ドライエッチングであるためサイドエッチングが生じ
ず、次工程のGaInAsP 系導波路成長で異常成長が誘発さ
れない。このため、放射損失等による光結合効率の劣化
が生じない。As a result, as shown in FIG. 4B, the GaInAsP-based waveguide layer 7 and the active layers 2 and 4 formed in the next step are formed.
Can be prevented from occurring. Also,
Since it is dry etching, side etching does not occur, and abnormal growth is not induced in the next step of growing a GaInAsP-based waveguide. Therefore, deterioration of the optical coupling efficiency due to radiation loss or the like does not occur.
【００１９】さらに、GaInAlAs系結晶層９の組成波長を
InP 基板１と同等とする、即ち屈折率をInP 基板１と同
等にすることで、導波路の屈折率分布は、GaInAlAs系結
晶層９が無い場合と同じになる。そのため、エッチング
ストップ層としてGaInAlAs系結晶層９を設けることに伴
って、EA活性層２およびSOA 活性層４の構造を変更する
必要はない。Further, the composition wavelength of the GaInAlAs-based crystal layer 9 is
By making the refractive index equal to that of the InP substrate 1, that is, by making the refractive index equal to that of the InP substrate 1, the refractive index distribution of the waveguide becomes the same as that without the GaInAlAs-based crystal layer 9. Therefore, it is not necessary to change the structures of the EA active layer 2 and the SOA active layer 4 with the provision of the GaInAlAs-based crystal layer 9 as an etching stop layer.
【００２０】以上のように、この実施形態の方法によれ
ば、各層間で高い光結合効率を有する高性能なモノリシ
ック集積素子が実現できる。なお、本発明の方法で使用
する半導体基板はInP 基板に限定されず、例えばＧａＡ
ｓ基板等でもよい。ＧａＡｓ基板を用いる場合には、基
板とエッチングストップ層との屈折率を同じにするため
に、GaInAlAs系結晶層（エッチングストップ層）とＧａ
Ａｓ基板との間にGaInAsP 層等を設けることが好まし
い。As described above, according to the method of this embodiment, a high-performance monolithic integrated device having high optical coupling efficiency between the layers can be realized. The semiconductor substrate used in the method of the present invention is not limited to an InP substrate, but may be, for example, GaAs.
An s substrate or the like may be used. In the case of using a GaAs substrate, the GaInAlAs-based crystal layer (etching stop layer) and the Ga
It is preferable to provide a GaInAsP layer and the like between the As substrate.
【００２１】[0021]
【実施例】図５〜１５を用いて、本発明の実施例につい
て説明する。この実施例では、先ず、n-InP 基板１上の
全面に、GaInAlAs系結晶層（エッチングストップ層）９
と、薄InP 層１１をMOVPE 法により形成する。次に、Ga
InAsP 多重量子井戸(MQW)EA 活性層２、p-InP クラッド
層３を順次形成する。なお、薄InP 層１１は必須ではな
いが、薄InP 層１１を設けることにより、GaInAlAs系結
晶層９上に直接、活性層２を結晶成長させた場合より
も、活性層２が容易に結晶成長する効果がある。An embodiment of the present invention will be described with reference to FIGS. In this embodiment, first, a GaInAlAs-based crystal layer (etching stop layer) 9 is formed on the entire surface of the n-InP substrate 1.
Then, the thin InP layer 11 is formed by the MOVPE method. Next, Ga
An InAsP multiple quantum well (MQW) EA active layer 2 and a p-InP cladding layer 3 are sequentially formed. Although the thin InP layer 11 is not essential, the provision of the thin InP layer 11 allows the active layer 2 to grow more easily than when the active layer 2 is grown directly on the GaInAlAs-based crystal layer 9. Has the effect of doing
【００２２】次に、p-InP クラッド層３上の全面にSiO2
膜をプラズマCVD 法により形成し、フォトリソグラフィ
法とCF4/H2-RIEにより、EA側領域２０以外のSiO2膜を除
去して、EA側領域２０にSiO2膜６１を残す。図５はこの
状態を示す。次に、このSiO2膜６１をマスクとして、p-
InP クラッド層３とEA活性層２をそれぞれ塩酸系、硫酸
系のウェットエッチングにより除去する。図６はこの状
態を示す。Next, SiO 2 is formed on the entire surface of the p-InP cladding layer 3.
The film is formed by the plasma CVD method, and the SiO 2 film other than the EA side region 20 is removed by photolithography and CF 4 / H 2 -RIE, leaving the SiO 2 film 61 in the EA side region 20. FIG. 5 shows this state. Next, using this SiO 2 film 61 as a mask, p-
The InP cladding layer 3 and the EA active layer 2 are removed by hydrochloric acid-based and sulfuric acid-based wet etching, respectively. FIG. 6 shows this state.
【００２３】次に、SiO2膜６１をマスクとした選択MOVP
E 法により、GaInAsP バルクSOA 活性層４、p-InP クラ
ッド層５を、SOA 側領域４０に形成する。図７はこの状
態を示す。図７の薄膜積層構造Ｋ（活性層（GaInAsP 系
結晶層）２，４と、クラッド層３，５と、薄InP 層１１
とからなる積層構造）が、GaInAsP 系結晶層を含む薄膜
積層構造に相当する。Next, selective MOVP using the SiO 2 film 61 as a mask
By the E method, a GaInAsP bulk SOA active layer 4 and a p-InP cladding layer 5 are formed in the SOA side region 40. FIG. 7 shows this state. The thin film laminated structure K (active layers (GaInAsP-based crystal layers) 2 and 4), cladding layers 3 and 5, and thin InP layer 11 shown in FIG.
Is equivalent to a thin-film laminated structure including a GaInAsP-based crystal layer.
【００２４】次に、このSiO2膜６１を除去し、EA側領域
２０およびSOA 側領域４０の全面に新たにSiO2膜を形成
した後に、フォトリソグラフィ法とCF4/H2-RIEを用い
て、EA素子領域およびSOA 素子領域にSiO2膜６を残し、
それ以外のSiO2膜を除去する。図８はこの状態を示す。
その後、このSiO2膜６をマスクとして、薄膜積層構造Ｋ
（p-InP クラッド層３，５、薄InP 層１１、EA活性層
２、およびSOA 活性層４）のEA素子領域およびSOA 素子
領域以外の部分を、CH4/H2-RIEにより除去する。これに
より、n-InP 基板１上に、GaInAlAs系結晶層９を介し
て、EA部（半導体素子部）２１とSOA 部（半導体素子
部）４１が形成される。図９はこの状態を示す。Next, after removing the SiO 2 film 61 and forming a new SiO 2 film on the entire surface of the EA side region 20 and the SOA side region 40, a photolithography method and CF 4 / H 2 -RIE are used. To leave the SiO 2 film 6 in the EA element region and the SOA element region,
Other SiO 2 films are removed. FIG. 8 shows this state.
Thereafter, using this SiO 2 film 6 as a mask, the thin film laminated structure K
Portions other than the EA element region and the SOA element region of the (p-InP cladding layers 3 and 5, the thin InP layer 11, the EA active layer 2, and the SOA active layer 4) are removed by CH 4 / H 2 -RIE. Thus, an EA section (semiconductor element section) 21 and an SOA section (semiconductor element section) 41 are formed on the n-InP substrate 1 via the GaInAlAs-based crystal layer 9. FIG. 9 shows this state.
【００２５】次に、このSiO2膜６をマスクとした選択MO
VPE 成長により、EA部２１とSOA 部４１の周囲のGaInAl
As系結晶層９上に、薄InP 層１１、GaInAsP 導波路層
７、p-InP クラッド層８を形成する。図１０はこの状態
を示す。次に、図１０の積層体Ｍ上からSiO2膜６を除去
した後に、新たにSiO2膜を積層体Ｍ上の全面に形成し、
フォトリソグラフィ法とCF4/H2-RIEを用いて、EA部２１
およびSOA 部４１のSI-BH 領域に相当するSiO2膜を除去
する。これにより、積層体Ｍの上面にメサストライプ用
のSiO2膜パターン６２が形成される。このSiO2膜パター
ン６２をマスクとしたBr2/N2-RIEを行うことにより、積
層体Ｍをメサストライプ状にする。図１１はこの状態を
示す。Next, a selective MO using this SiO 2 film 6 as a mask
GaInAl around the EA section 21 and SOA section 41 by VPE growth
On the As-based crystal layer 9, a thin InP layer 11, a GaInAsP waveguide layer 7, and a p-InP cladding layer 8 are formed. FIG. 10 shows this state. Next, after removing the SiO 2 film 6 from above the laminate M of FIG. 10, a new SiO 2 film is formed on the entire surface of the laminate M,
EA part 21 using photolithography and CF 4 / H 2 -RIE
Then, the SiO 2 film corresponding to the SI-BH region of the SOA part 41 is removed. Thereby, the SiO 2 film pattern 62 for the mesa stripe is formed on the upper surface of the multilayer body M. By performing Br 2 / N 2 -RIE using the SiO 2 film pattern 62 as a mask, the laminate M is formed into a mesa stripe shape. FIG. 11 shows this state.
【００２６】次に、このSiO2膜パターン６２を選択成長
用マスクとして用い、Fe-InPによるSI-BH 構造１５を選
択MOVPE 法により形成する。図１２はこの状態を示す。
次に、積層体Ｍ上からSiO2膜パターン６２を除去した後
に、新たにSiO2膜を積層体Ｍ上の全面に形成し、フォト
リソグラフィ法とCF4/H2-RIEを用いて、SiO2膜パターン
６３を形成する。SiO2膜パターン６３は、導波路層７お
よびp-InP クラッド層８の導波路形成領域部６３ａと、
EA部２１の電極形成領域部６３ｂと、SOA 部４１の電極
形成領域部６３ｃとからなる。図１３はこの状態を示
す。Next, using the SiO 2 film pattern 62 as a mask for selective growth, an SI-BH structure 15 of Fe-InP is formed by a selective MOVPE method. FIG. 12 shows this state.
Next, after removing the SiO 2 film pattern 62 from above the laminate M, a new SiO 2 film is formed on the entire surface of the laminate M, and the SiO 2 film is formed by photolithography and CF 4 / H 2 -RIE. A two- layer pattern 63 is formed. The SiO 2 film pattern 63 includes a waveguide forming region 63 a of the waveguide layer 7 and the p-InP cladding layer 8,
It comprises an electrode formation region 63b of the EA portion 21 and an electrode formation region 63c of the SOA portion 41. FIG. 13 shows this state.
【００２７】次に、このSiO2膜パターン６３をマスクと
して、Br2/N2-RIEにより、EA部２１とSOA 部４１とを接
続するハイメサ導波路Ｄを形成する。図１４はこの状態
を示す。次に、SiO2膜パターン６３を除去して、EA部２
１およびSOA 部４１の表面にAuZnNi p型電極１６、裏面
にAuGeNi n電極１７をそれぞれ形成する。次に、ハイメ
サ導波路Ｄの両端面を劈開した後に、この両端面にAR膜
１８を形成する。Next, using the SiO 2 film pattern 63 as a mask, a high-mesa waveguide D connecting the EA section 21 and the SOA section 41 is formed by Br 2 / N 2 -RIE. FIG. 14 shows this state. Next, the SiO 2 film pattern 63 is removed, and the EA portion 2 is removed.
The AuZnNi p-type electrode 16 is formed on the front surface of the SOA portion 1 and the SOA portion 41, and the AuGeNin electrode 17 is formed on the back surface. Next, after cleaving both end faces of the high-mesa waveguide D, the AR films 18 are formed on the both end faces.
【００２８】以上の工程によって、GaInAsP 系EA活性層
２を有する電界吸収型光変調器(EA)と、GaInAsP 系SOA
活性層４を有する半導体光増幅器(SOA) とが、導波路層
７により高い光結合効率で接続されている光半導体装置
が製造される。Through the above steps, an electroabsorption optical modulator (EA) having a GaInAsP-based EA active layer 2 and a GaInAsP-based SOA
An optical semiconductor device in which the semiconductor optical amplifier (SOA) having the active layer 4 is connected to the waveguide layer 7 with high optical coupling efficiency is manufactured.
【００２９】[0029]
【発明の効果】以上説明したように、本発明の方法によ
れば、半導体基板上に形成された複数の半導体素子の活
性層（GaInAsP 系結晶層）同士が導波路層で接続されて
いる光半導体装置の製造方法において、導波路層による
光結合効率を高くすることができる。その結果、光情報
通信等に用いる高性能なモノシリック集積光素子を実現
することが出来る。As described above, according to the method of the present invention, the light in which the active layers (GaInAsP-based crystal layers) of a plurality of semiconductor elements formed on a semiconductor substrate are connected by a waveguide layer. In the method of manufacturing a semiconductor device, the optical coupling efficiency of the waveguide layer can be increased. As a result, a high-performance monolithic integrated optical device used for optical information communication and the like can be realized.
【図１】従来のモノリシック集積された光半導体装置の
製造方法について説明する斜視図である。FIG. 1 is a perspective view illustrating a method for manufacturing a conventional monolithically integrated optical semiconductor device.
【図２】従来のモノリシック集積された光半導体装置の
製造方法について説明する斜視図である。FIG. 2 is a perspective view illustrating a method for manufacturing a conventional monolithically integrated optical semiconductor device.
【図３】従来のモノリシック集積された光半導体装置の
製造方法について説明する斜視図である。FIG. 3 is a perspective view illustrating a method for manufacturing a conventional monolithically integrated optical semiconductor device.
【図４】本発明の実施形態を説明するための斜視図であ
る。FIG. 4 is a perspective view illustrating an embodiment of the present invention.
【図５】本発明の実施例を説明するための斜視図であ
る。FIG. 5 is a perspective view for explaining an embodiment of the present invention.
【図６】本発明の実施例を説明するための斜視図であ
る。FIG. 6 is a perspective view illustrating an embodiment of the present invention.
【図７】本発明の実施例を説明するための斜視図であ
る。FIG. 7 is a perspective view for explaining an embodiment of the present invention.
【図８】本発明の実施例を説明するための斜視図であ
る。FIG. 8 is a perspective view for explaining an embodiment of the present invention.
【図９】本発明の実施例を説明するための斜視図であ
る。FIG. 9 is a perspective view for explaining an embodiment of the present invention.
【図１０】本発明の実施例を説明するための斜視図であ
る。FIG. 10 is a perspective view for explaining an embodiment of the present invention.
【図１１】本発明の実施例を説明するための斜視図であ
る。FIG. 11 is a perspective view for explaining an embodiment of the present invention.
【図１２】本発明の実施例を説明するための斜視図であ
る。FIG. 12 is a perspective view for explaining an embodiment of the present invention.
【図１３】本発明の実施例を説明するための斜視図であ
る。FIG. 13 is a perspective view illustrating an embodiment of the present invention.
【図１４】本発明の実施例を説明するための斜視図であ
る。FIG. 14 is a perspective view illustrating an embodiment of the present invention.
【図１５】本発明の実施例を説明するための斜視図であ
る。FIG. 15 is a perspective view for explaining an embodiment of the present invention.
１ InP 基板（半導体基板） １１ 薄InP 層 ２ GaInAsP 系EA活性層 ２１ EA部（半導体素子部） ３ InP クラッド層 ４ GaInAsP 系SOA 活性層 ４１ SOA 部（半導体素子部） ５ InP クラッド層 ６ SiO2膜からなるマスク ７ GaInAsP 導波路層 ８ InP クラッド層 ９ GaInAlAs系結晶層（エッチングストップ層） １５ Fe-InPによるSI-BH 構造 １６ AuZnNi p型電極 １７ AuGeNi n電極 １８ AR膜 ６２ SiO2膜パターン ６３ SiO2膜パターン Ｄ ハイメサ導波路 Ｍ 積層体 Ｋ 薄膜積層構造Reference Signs List 1 InP substrate (semiconductor substrate) 11 Thin InP layer 2 GaInAsP-based EA active layer 21 EA section (semiconductor element section) 3 InP clad layer 4 GaInAsP-based SOA active layer 41 SOA section (semiconductor element section) 5 InP clad layer 6 SiO 2 Mask made of film 7 GaInAsP waveguide layer 8 InP clad layer 9 GaInAlAs-based crystal layer (etching stop layer) 15 SI-BH structure by Fe-InP 16 AuZnNi p-type electrode 17 AuGeNin electrode 18 AR film 62 SiO 2 film pattern 63 SiO 2 film pattern D High mesa waveguide M Stack K Thin film stack
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H047 KA04 MA07 PA01 PA24 QA02 QA07 TA32 2H079 AA02 AA13 BA01 CA04 DA16 EA03 EA07 EA08 EB04 HA16 JA07 KA18 5F073 AA22 AA53 AA74 AB12 AB21 AB25 CA12 DA05 DA23 DA25 DA35 EA29 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H047 KA04 MA07 PA01 PA24 QA02 QA07 TA32 2H079 AA02 AA13 BA01 CA04 DA16 EA03 EA07 EA08 EB04 HA16 JA07 KA18 5F073 AA22 AA53 AA74 AB12 AB21 AB25 CA12 DA05 DA29 DA25 DA
Claims (1)
半導体基板上に形成した後に、エッチングガスとしてＣ
Ｈ4 及びＨ2 を用いた反応性イオンエッチングで前記薄
膜積層構造の半導体素子形成領域以外の部分を選択的に
除去することにより、活性層としてGaInAsP 系結晶層を
有する複数の半導体素子部を半導体基板上に形成する工
程と、 複数の半導体素子部の活性層同士を導波路層で接続する
ために、半導体基板上の半導体素子部が形成された領域
以外の部分に導波路層を形成する工程と、を有する光半
導体装置の製造方法において、 前記薄膜積層構造を半導体基板上に形成する前に、当該
半導体基板上に、GaInAlAs系結晶層からなるエッチング
ストップ層を、光学的特性が半導体基板と同じになる組
成で形成することを特徴とする光半導体装置の製造方
法。After forming a thin film laminated structure including a GaInAsP-based crystal layer on a semiconductor substrate, C is used as an etching gas.
By selectively removing portions other than the semiconductor element forming region of the thin film laminated structure by reactive ion etching using H 4 and H 2 , a plurality of semiconductor element portions having a GaInAsP-based crystal layer as an active layer are formed into a semiconductor. Forming a waveguide layer on a portion of the semiconductor substrate other than the region where the semiconductor element portion is formed in order to connect active layers of the plurality of semiconductor element portions with the waveguide layer; In the method for manufacturing an optical semiconductor device having, before forming the thin film laminated structure on a semiconductor substrate, an etching stop layer made of a GaInAlAs-based crystal layer on the semiconductor substrate, the optical characteristics of the semiconductor substrate A method for manufacturing an optical semiconductor device, wherein the optical semiconductor device is formed with the same composition.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000318685A JP2002124731A (en) | 2000-10-19 | 2000-10-19 | Manufacturing method of optical semiconductor device |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| JP2002124731A true JP2002124731A (en) | 2002-04-26 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006133723A (en) * | 2004-10-08 | 2006-05-25 | Sony Corp | Light guide module and optoelectric hybrid device, and their manufacturing method |
| WO2023248329A1 (en) * | 2022-06-21 | 2023-12-28 | 日本電信電話株式会社 | Semiconductor device |
-
2000
- 2000-10-19 JP JP2000318685A patent/JP2002124731A/en active Pending
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| WO2023248329A1 (en) * | 2022-06-21 | 2023-12-28 | 日本電信電話株式会社 | Semiconductor device |
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