JP2002118226A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 従来よりも厚みが薄く、且つ半導体素子と配
線基板との電気的な接続信頼性が向上された半導体装
置、及び、それを従来よりも少ない工程数で製造するこ
とができる製造方法を提供すること 【解決手段】 スタッドバンプ用スルーホール２０２ａ
（貫通孔）が形成されたポリイミドフィルム２０２（絶
縁性の樹脂フィルム）と、このポリイミドフィルム２０
２の一方の面に形成され、少なくとも該一方の面におけ
るスタッドバンプ用スルーホール２０２ａの開口部を覆
う配線パターン２０３と、この配線パターン２０３上に
フリップチップ接続された第１の半導体素子２０６と、
上記スタッドバンプ用スルーホール２０２ａを介して配
線パターン２０３と電気的に接続するように、ポリイミ
ドフィルム２０２の他方の面側にフリップチップ接続さ
れた第２の半導体素子２０９と、はんだバンプ２０５
（外部接続端子）とを備えたことを特徴とする半導体装
置２０１による。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を備えた半導体装置及びその製造方法に関する。より詳
細には、複数の半導体素子を備えた半導体装置の小型
化、及び該半導体装置の製造方法の低コスト化に有用な
技術に関する。
【０００２】
【従来の技術】近年、電子機器の小型化に伴い、電子機
器に搭載される半導体装置の小型化が要求されている。
一例を挙げると、限られた実装領域で記憶容量を増やす
ために、複数の半導体素子（メモリ）を備えた半導体装
置が求められている。この従来例に係る半導体装置につ
いて、図１０を参照しながら説明する。図１０は、従来
例に係る半導体装置の断面図である。
【０００３】図１０に示される半導体装置１０１は、配
線基板１０９上に半導体素子１０６をフリップチップ接
続して成る半導体装置１０８を上下に２つ積層した構造
を有している。配線基板１０９は、ポリイミドフィルム
１０２と配線パターン１０３とから成る。このうち、ポ
リイミドフィルム１０２には、スルーホール１０２ａ、
１０２ａ、・・・が開口されている。そして、１０７、
１０７、・・・は、はんだバンプであり、それらはスル
ーホール１０２ａ、１０２ａ、・・・を介して上記の配
線パターン１０３と電気的に接続されている。なお、配
線パターン１０３は、銅より成るものである。
【０００４】また、半導体素子１０６に着目すると、そ
の電極端子形成面上には、金より成るスタッドバンプ１
０５、１０５、・・・が形成されている。このスタッド
バンプ１０５、１０５、・・・は半導体素子１０６の電
極端子であり、それらは異方性導電膜１０４を介して配
線パターン１０３と電気的に接続されている。図示の如
く、下側の半導体装置１０８の配線パターン１０３上
に、上側の半導体装置１０８のはんだバンプ１０７、１
０７、・・・が接合されており、それにより上下の半導
体装置１０８同士が電気的かつ機械的に接続されてい
る。そして、下側の半導体装置１０８のはんだバンプ１
０７、１０７、・・・が実装基板１１０に当接した状態
で該はんだバンプ１０７、１０７、・・・をリフローす
ることにより、半導体装置１０１と実装基板１１０とが
電気的かつ機械的に接続される。また、下側及び上側の
半導体装置１０８の厚みは約３００μｍであり、半導体
装置１０１の全体の厚みは約６００μｍである。
【０００５】この半導体装置１０１によれば、その厚み
方向に半導体素子１０６を２個備えているので、２つの
半導体素子１０６を一平面内に配列する場合よりも実装
面積を小さくすることができる。次に、図１１乃至図１
３を参照しながら、この従来例に係る半導体装置１０１
の製造方法について説明する。図１１乃至図１３は、従
来例に係る半導体装置の製造方法について示す断面図で
ある。
【０００６】まず最初に、上側の半導体装置１０８を製
造するために、図１１（ａ）に示すように、銅箔１１１
が接着された長尺状のポリイミドフィルム１０２を用意
する。次に、図１１（ｂ）に示すように、銅箔１１１上
にフォトレジスト１１２を塗布する。
【０００７】次いで、図１１（ｃ）に示すように、フォ
トレジスト１１２に配線パターンを露光する。図中、１
１２ａは、この露光により感光したフォトレジストを示
す。続いて、図１１（ｄ）に示すように、フォトレジス
ト１１２を現像する。これにより、感光したフォトレジ
スト１１２ａのみが銅箔１１１上に残り、配線とならな
い部分にある銅箔１１１の表面が露出する。
【０００８】次に、図１１（ｅ）に示すように、表面が
露出している部分の銅箔１１１をエッチングする。この
工程により、配線とならない部分にある銅箔１１１が除
去され、配線パターン１０３（図１０参照）がポリイミ
ドフィルム１０２上に形成される。次いで、図１２
（ａ）に示すように、配線パターン１０３を鉛直下方に
向け、感光したフォトレジスト１１２ａを除去する。
【０００９】続いて、図１２（ｂ）に示すように、ポリ
イミドフィルム１０２にレーザを照射し、スルーホール
１０２ａ、１０２ａ、・・・（図１０参照）を開口す
る。ここまでの工程により、ポリイミドフィルム１０２
と配線パターン１０３とで構成される配線基板１０９が
完成する。次に、図１２（ｃ）に示すように、配線パタ
ーン１０３を再び鉛直上方に向ける。
【００１０】次いで、図１２（ｄ）に示すように、配線
パターン１０３上に、フィルム状の異方性導電膜１０４
を貼り付ける。続いて、図１２（ｅ）に示すように、異
方性導電膜１０４上に、半導体素子１０６を搭載する。
この段階では、半導体素子１０６は、極弱い力で異方性
導電膜１０４上に載せられており、半導体素子１０６と
配線基板１０９との間にはまだ十分な接着力が得られて
いない。そして、スタッドバンプ１０５、１０５、・・
・と配線パターン１０３との間にも、電気的な接続がま
だ十分に得られていない。
【００１１】続いて、図１３（ａ）に示すように、ステ
ージ１１３上に配線基板１０９を載せ、ツール１１４を
半導体素子１０６に押し当てると共に、異方性導電膜１
０４を加熱する。これにより、異方性導電膜１０４が加
熱・加圧されて硬化し、配線基板１０９と半導体素子１
０６との間に十分な接着力が得られるようになる。ま
た、加圧により、スタッドバンプ１０５、１０５、・・
・と配線パターン１０３とで挟まれた部分にある異方性
導電膜１０４が導電性を帯び、半導体素子１０６と配線
基板とが電気的に接続されるようになる。以下では、異
方性導電膜をこのように加熱・加圧する工程を、本圧着
工程と称することにする。
【００１２】この本圧着工程が終了すると、図１３
（ｂ）に示される工程が次に行われる。この工程では、
スルーホール１０２ａ、１０２ａ、・・・から露出する
配線パターン１０３上に、はんだバンプ１０７、１０
７、・・・を搭載する。以上の図においては、一つの半
導体装置１０８に対応する部分が拡大されて示されてい
るが、実際には、図１３（ｃ）に示すように、長尺状の
ポリイミドフィルム１０２上に複数の半導体装置１０８
が形成される。
【００１３】その後、図１３（ｄ）に示すように、ポリ
イミドフィルム１０２を切断し、上記複数の半導体装置
１０８を個片化する。そして最後に、個片化した半導体
装置１０８の各々について、その電気的特性が予め定め
られたスペックを満たしているかどうかを検査する。以
上により、図１０に示される上側の半導体装置１０８が
完成する。
【００１４】以上の製造工程の要点をまとめると、図１
４のようになる。図１４は、従来例に係る半導体装置の
製造方法の要点を示すフローチャートである。図１４の
左側に示されるように、上記した上側の半導体装置１０
８の製造工程は、要約すると次の６工程から成る。 工程Ｐ１：異方性導電膜１０４の貼り付け（図１２
（ｄ）の工程） 工程Ｐ２：半導体素子１０６搭載（図１２（ｅ）の工
程） 工程Ｐ３：本圧着（図１３（ａ）の工程） 工程Ｐ４：はんだバンプ１０７搭載（図１３（ｂ）の工
程） 工程Ｐ５：個片化（図１３（ｄ）の工程） 工程Ｐ６：検査 また、下側の半導体装置１０８（図１０）参照について
も、図１４の右側に示されるように、上記した上側の半
導体装置１０８の製造工程と同様の６工程を経て製造さ
れる。そして、下側の半導体装置１０８が完成すると、
既に完成している上側半導体装置１０８と積層し、図１
０に示される半導体装置１０１が完成する。
【００１５】
【発明が解決しようとする課題】ところで、電子機器の
小型化を更に進めるには、それに搭載される半導体装置
の厚みはできるだけ薄いのが好ましい。しかしながら、
図１０に示されるように、従来例に係る半導体装置１０
１では厚み方向に配線基板１０９を２つも備えているの
で、この配線基板１０９の厚みの分だけ半導体装置１０
１の厚みが厚くなってしまう。
【００１６】また、ポリイミド樹脂を主体に構成される
配線基板１０９と、シリコンを主体に構成される半導体
素子１０６のそれぞれの熱膨張率を比較すると、配線基
板１０９の熱膨張率の方がはるかに大きい。そのため、
はんだバンプ１０７、１０７、・・・をリフローする場
合のように、半導体装置１０１が加熱される状況におい
て、配線基板１０９と半導体素子１０６との熱膨張率の
差により配線基板１０９に応力が生じ、該配線基板１０
９に反りが生じてしまう。
【００１７】しかしながら、配線基板１０９にこのよう
に反りが生じると、スタッドバンプ１０５、１０５、・
・・が異方性導電膜１０４から剥離し、半導体素子１０
６と配線基板１０９との電気的な接続信頼性が低下して
しまう。一方、半導体装置の製造方法については、半導
体装置の製造コストを低減するために、工程数ができる
だけ少ないのが望ましい。
【００１８】しかしながら、図１４に示されるように、
従来では、上側の半導体装置１０８と下側の半導体装置
１０８の各々が全く同じ工程を経て製造されるので、一
つの半導体装置１０１を製造するのに同じ工程を２回行
わなければならず、工程数が多くなってしまう。具体的
には、図１４に示される工程Ｐ１乃至工程Ｐ６の６工程
を上側及び下側の半導体装置１０８の各々について行わ
なければならず、全部で１２工程（＝６工程×２）もの
工程が必要となってしまう。
【００１９】本発明は係る従来例の問題点に鑑みて創作
されたものであり、従来よりも厚みが薄く、且つ半導体
素子と配線基板との電気的な接続信頼性が向上された半
導体装置、及び、それを従来よりも少ない工程数で製造
することができる製造方法を提供することを目的とする
ものである。
【００２０】
【課題を解決するための手段】上記した課題は、第１の
発明である、貫通孔が形成された絶縁性の樹脂フィルム
と、前記樹脂フィルムの一方の面に形成され、少なくと
も該一方の面における前記貫通孔の開口部を覆う配線パ
ターンと、前記配線パターンと電気的に接続するよう
に、該配線パターン上にフリップチップ接続された第１
の半導体素子と、前記貫通孔を介して前記配線パターン
と電気的に接続するように、前記樹脂フィルムの他方の
面側にフリップチップ接続された第２の半導体素子と、
前記配線パターンと電気的に接続された外部接続端子と
を備えたことを特徴とする半導体装置によって解決す
る。
【００２１】又は、第２の発明である、前記第１の半導
体素子と前記第２の半導体素子とが完全には重ならない
ように、互いにずらして配置されたことを特徴とする第
１の発明に記載の半導体装置によって解決する。又は、
第３の発明である、前記樹脂フィルムのいずれか一方の
面側の前記第１の半導体素子と前記第２の半導体素子と
が重ならない領域に、応力相殺板が固着されたことを特
徴とする第２の発明に記載の半導体装置によって解決す
る 又は、第４の発明である、前記第１の半導体素子及び前
記第２の半導体素子として、同一機能及び同一の電極端
子配列を有するものを用いることを特徴とする第１の発
明乃至第３の発明のいずれか一の発明に記載の半導体装
置によって解決する。
【００２２】又は、第５の発明である、前記樹脂フィル
ムのいずれか一方の面の周縁領域に、補強板が固着され
たことを特徴とする第１の発明乃至第４の発明のいずれ
か一の発明に記載の半導体装置によって解決する。又
は、第６の発明である、絶縁性の樹脂フィルムの一方の
面に配線パターンを形成する工程と、前記樹脂フィルム
に、開口部が前記配線パターンにより覆われた貫通孔を
形成する工程と、前記配線パターン上に第１の異方性導
電膜を形成する工程と、前記配線パターンを形成した後
に、前記樹脂フィルムの他方の面上及び前記貫通孔の内
部に第２の異方性導電膜を形成する工程と、突起状の電
極端子を備えた第１の半導体素子の一方の面を、前記第
１の異方性導電膜上に仮圧着する工程と、突起状の電極
端子を備えた第２の半導体素子の一方の面を、該電極端
子が前記第２の異方性導電膜を介して前記貫通孔に挿入
されるように、前記第２の異方性導電膜上に仮圧着する
工程と、前記第１の異方性導電膜及び前記第２の異方性
導電膜が加熱された状態で、前記第１の半導体素子及び
前記第２の半導体素子の他方の面を同時に加圧して前記
第１の半導体素子及び前記第２の半導体素子の前記電極
端子と前記配線パターンとを電気的に接続する本圧着工
程とを含むことを特徴とする半導体装置の製造方法によ
って解決する。
【００２３】次に、本発明の作用について説明する。本
発明に係る半導体装置によれば、貫通孔の形成された絶
縁性の樹脂フィルムを備えている。この樹脂フィルムの
一方の面には、少なくとも該一方の面における上記開口
部を覆う配線パターンが形成されている。そして、この
配線パターン上には、該配線パターンと電気的に接続す
るように第１の半導体素子がフリップチップ接続されて
いる。
【００２４】一方、上記樹脂フィルムの他方の面には、
上記貫通孔を介して上記配線パターンと電気的に接続す
るように、第２の半導体素子がフリップチップ接続され
ている。そして、外部接続端子が上記の配線パターンに
電気的に接続されている。この構造によると、上記の樹
脂フィルムと配線パターンとで配線基板が構成される
が、該配線基板は半導体装置の厚み方向に１つしか備え
られていない。そのため、半導体装置の厚み方向に配線
基板を２つ備える従来例と比較して、半導体装置の厚み
が薄くされる。
【００２５】更に、上記の構造では、樹脂フィルムの両
方の面側にそれぞれ第１の半導体素子と第２の半導体素
子とを備えているので、樹脂フィルムと半導体素子の熱
膨張率の差に起因して樹脂フィルムの両面に生じる応力
が互いに相殺される。従って、半導体装置が加熱される
状況下においても、従来のように配線基板に反りが生じ
ることが無いので、上記半導体素子と配線基板との電気
的な接続信頼性が向上される。
【００２６】なお、上記第１の半導体素子と上記第２の
半導体装置とをそれらが完全には重ならないように互い
にずらして配置しても良い。このようにすると、上記配
線パターンにおいて、第１の半導体素子と電気的に接続
される部分と、第２の半導体素子と電気的に接続される
部分とが互いに離間して配置されるので、これらの部分
が短絡しなくなる。
【００２７】そして、このように第１の半導体素子と第
２の半導体素子とを互いにずらして配置する場合は、応
力相殺板を設けても良い。この応力相殺板は、上記樹脂
フィルムのいずれか一方の面側において、上記第１の半
導体素子と上記第２の半導体素子とが重ならない領域に
固着されるものである。この領域では、上記２つの半導
体素子が重なっていないので、これらの半導体素子から
樹脂フィルムに作用する応力が相殺されずに残ってい
る。従って、この領域に応力相殺板を固着すると、この
応力相殺板から樹脂フィルムに作用する応力と、相殺さ
れずに残っている応力とが互いに相殺させられ、この領
域における配線基板の反りが抑えられる。
【００２８】また、第１の半導体素子と第２の半導体素
子として、同一機能及び同一の電極端子配列を有するも
のを用いると、上記配線パターンのデザインが簡略化さ
れる。これは、同一の電極端子配列を有するものを用い
ると、樹脂フィルム上に対称軸が存在するようになり、
上記２つの半導体素子の同一の電極端子同士がこの対象
軸に関して線対称の位置関係になるので、該同一の電極
同士を直線的に接続することができるようになるからで
ある。なお、このように同一の電極端子同士を接続する
ことができるのは、上記２つの半導体素子として同一の
機能を有するものを用いたためであることに注意された
い。
【００２９】更に、前記樹脂フィルムのいずれか一方の
面の周縁領域に、補強板を固着しても良い。この補強板
により、半導体装置の強度が高められる。そして、本発
明に係る半導体装置の製造方法によれば、上記第１の半
導体装置と上記第２の半導体素子とが配線パターンに同
時に電気的に接続される本圧着工程が含まれる。２つの
半導体素子を配線パターンにこのように同時に電気的に
接続することにより、半導体装置の製造工程数が削減さ
れるので、該半導体装置の製造コストが安くされる。
【００３０】
【発明の実施の形態】（１）本発明の実施の形態に係る
半導体装置についての説明 まず最初に、本実施形態に係る半導体装置について、図
１乃至図４を参照しながら説明する。図１は、本実施形
態に係る半導体装置の断面図である。図１に示されるよ
うに、本実施形態に係る半導体装置２０１は、厚みが約
２０μｍのポリイミドフィルム２０２（絶縁性の樹脂フ
ィルム）を備えている。このポリイミドフィルム２０２
は、その一方の面上に、厚みが約１２μｍの銅から成る
配線パターン２０３が形成され、更に、はんだバンプ用
スルーホール２０２ｂ、２０２ｂ、・・・が開口されて
いる。これらポリイミドフィルム２０２と配線パターン
２０３とにより、配線基板２０４が構成される。
【００３１】なお、ポリイミドフィルム２０２に代え
て、ガラス・エポキシ樹脂やセラミック等から成るリジ
ッドな基材を用いても良いが、半導体装置２０１の厚み
を薄くするという観点からすると、本実施形態のように
ポリイミドフィルム２０２を用いるのが好ましい。ま
た、ポリイミドフィルム２０２の他方の面上には、はん
だバンプ２０５、２０５、・・・（外部接続端子）が接
合されているが、このはんだバンプ２０５、２０５、・
・・は、上記はんだバンプ用スルーホール２０２ｂを介
して、はんだバンプ用電極パッド２０３ｃと電気的に接
続されている。このはんだバンプ２０５、２０５、・・
・が実装基板（図示せず）に当接した状態で該はんだバ
ンプ２０５、２０５、・・・をリフローすることによ
り、半導体装置２０１が実装基板上に電気的かつ機械的
に接続される。
【００３２】そして、図示の如く、配線基板２０４の両
面には、第１の半導体素子２０６と第２の半導体素子２
０９とがフリップチップ接続されている。これら第１の
半導体素子２０６と第２の半導体素子２０９の厚みは、
いずれも約５０μｍである。ここで、第１の半導体素子
２０６の接続形態を見るために、図１の点線円内を参照
する。これに示されるように、第１の半導体素子２０６
は、金より成るスタッドバンプ（突起状の電極端子）２
０７をその電極端子形成面上に備えている。このスタッ
ドバンプ２０７の高さは約３０μｍである。そして、２
０３ａは、第１の半導体素子用電極パッドであり、これ
は、配線パターン２０３においてスタッドバンプ２０７
に対応する位置に形成されるものである。
【００３３】また、第１の半導体素子２０６と配線基板
２０４との間には、第１の異方性導電膜２０８が形成さ
れている。この第１の異方性導電膜２０８は、スタッド
バンプ２０７の先端部と第１の半導体素子用電極パッド
２０３ａとで挟まれた部分においてのみ、厚み方向に導
電性を帯びている。そして、この導電性を帯びた部分を
介して、スタッドバンプ２０７と第１の半導体素子用電
極パッド２０３ａとが電気的に接続されれている。この
ように、第１の半導体素子２０６と配線パターン２０３
とは、第１の異方性導電膜２０８を介して電気的に接続
されている。
【００３４】引き続き図１の点線円内を参照し、今度は
第２の半導体素子２０９の接続形態に着目する。この第
２の半導体素子２０９は、金より成るスタッドバンプ
（突起状の電極端子）２１１をその電極端子形成面に備
えている。このスタッドバンプ２１１の高さは約３０μ
ｍである。そして、ポリイミドフィルム２０２におい
て、このスタッドバンプ２１１に対応する位置には、ス
タッドバンプ用スルーホール２０２ａ（貫通孔）が開口
されている。
【００３５】ポリイミドフィルム２０２の一方の面上に
は、上記のように配線パターン２０３が形成されている
が、該配線パターン２０３には更に第２の半導体素子用
電極パッド２０３ｂが形成されている。図示の如く、こ
の第２の半導体素子用電極パッド２０３ｂは、スタッド
バンプ用スルーホール２０２ａの開口部を覆うようにし
て形成されている。換言すると、配線パターン２０３
は、スタッドバンプ用スルーホール２０２ａの開口部を
覆うようにして形成されている。
【００３６】スタッドバンプ用スルーホール２０２ａ
は、その内部が第２の異方性導電膜２１０で満たされて
いると共に、スタッドバンプ２１１が挿入されている。
この第２の異方性導電膜２１０は、スタッドバンプ２１
１の先端部と第２の半導体素子用電極パッド２０３ｂと
で挟まれた部分においてのみ、厚み方向に導電性を帯び
ている。そして、この導電性を帯びた部分により、スタ
ッドバンプ２１１と第２の異方性導電膜２１０とが電気
的に接続されている。このように、第２の半導体素子２
０９と配線パターン２０３とは、スタッドバンプ用スル
ーホール２０２ａを介して電気的に接続されている。
【００３７】上のようにして成る半導体装置２０１によ
ると、２つの半導体素子（第１の半導体素子２０６、第
２の半導体素子２０９）をその厚み方向に備えているの
で、該２つの半導体素子を一平面内に配列する場合より
も実装面積を小さくすることができる。これに加えて、
半導体装置２０１は配線基板２０４を厚み方向に１つし
か備えていないため、配線基板１０９を厚み方向に２つ
備える従来例（図１０参照）と比較してその厚みを薄く
することができる。具体的には、半導体装置２０１の厚
みは約３００μｍであり、これは従来例に係る半導体装
置１０１の厚み（約６００μｍ）よりも格段に薄い値で
ある。このことは、近年求められている電子機器の小型
化に大きく寄与する。
【００３８】また、従来の技術の項で説明したように、
ポリイミドとシリコンのそれぞれの熱膨張率が大きく異
なるため、従来では半導体装置１０８（図１０参照）が
加熱される状況下において配線基板１０９（図１０参
照）に反りが生じていた。これに対し、半導体装置２０
１の構造によれば、ポリイミドフィルム２０２の両方の
面側にそれぞれ第１の半導体素子２０６と第２の半導体
素子２０９とを備えている。そのため、第１の半導体素
子２０６からポリイミドフィルム２０２の一方の面（配
線パターン２０３の形成面）に作用する応力と、第２の
半導体素子２０９からポリイミドフィルム２０２の他方
の面に作用する応力とが互いに相殺される。
【００３９】従って、はんだバンプ２０５、２０５、・
・・をリフローする場合のように半導体装置２０１が加
熱される状況下であっても、従来のように配線基板２０
４が応力により反ることが無い。これにより、スタッド
バンプ（２０７、２１１）が異方性導電膜（２０８、２
１０）から剥離することが無くなり、配線パターン２０
３と半導体素子（２０６、２０９）との間の電気的な接
続信頼性を向上させることができる。
【００４０】また、図１に示されるように、第１の半導
体素子２０６と第２の半導体素子２０９とは、厚み方向
から見た場合に完全には重ならないように配置されてい
る。このように配置すると、第１の半導体素子用電極パ
ッド２０３ａと第２の半導体素子用電極パッド２０３ｂ
とをそれらが短絡しないように互いに離間して配置する
ことができる。これができるために、本実施形態におい
ては、点線円内に示されるように、第１の半導体素子２
０６の側壁２０６ａと、第２の半導体素子２０９の側壁
２０９ａとを、紙面の左右方向に約１．２ｍｍ程ずらし
てある。
【００４１】なお、このように第１の半導体素子２０６
と第２の半導体素子２０９とをずらして配置する場合、
これらの半導体素子が重ならないで互いにずれている領
域では、ポリイミドフィルム２０２に作用する応力が上
のように相殺されずに残ることが考えられる。これは、
この領域では、ポリイミドフィルム２０２の片方の面側
にしか半導体素子が固着されていないので、この半導体
素子から上記片方の面に作用する応力を相殺するような
応力が存在しないためである。
【００４２】この点が懸念される場合は、図２に示され
るようなダミーチップ２１２（応力相殺板）を用いるの
が良い。このダミーチップ２１２は、ポリイミドフィル
ム２０２の２つの面のうち配線パターン２０３が形成さ
れてない方の面上に、第２の異方性導電膜２１０を介し
て固着されている。そして、図示の如く、このダミーチ
ップ２１２が固着されている領域は、第１の半導体素子
２０６と第２の半導体素子２０９とがずれている領域で
あり、第１の半導体素子２０６からポリイミドフィルム
２０２に作用する応力が相殺されずに残っている領域で
ある。
【００４３】この領域にダミーチップ２１２を配置する
と、該ダミーチップ２１２からポリイミドフィルム２０
２に作用する応力と、該領域に相殺されずに残っている
応力とを互いに相殺させることができる。これにより、
たとえ第１の半導体素子２０６と第２の半導体素子２０
９とを互いにずらして配置しても、それに伴ってポリイ
ミドフィルム２０２上に残る応力を相殺し、半導体装置
２０１の反りを抑えることができるようになる。
【００４４】なお、このダミーチップ２１２としては、
回路が形成されていないシリコンチップ等が用いられ
る。また、図２においては、ポリイミドフィルム２０２
の２つの面のうち、配線パターン２０３が形成されてな
い方の面上にダミーチップ２１２が固着されているが、
配線パターン２０３が形成されている面上にダミーチッ
プ２１２を固着しても、上記したのと同様の作用、効果
が奏される。
【００４５】ところで、上においては、第１の半導体素
子２０６と第２の半導体素子２０９の種類について特に
言及しなかったが、これらの半導体素子（２０６、２０
９）として同一機能、及び同一の電極端子（スタッドバ
ンプ）配列を有するものを用いると、配線パターン２０
３のデザインを簡略化することができる。これについ
て、図３を参照しながら説明する。図３は、ポリイミド
フィルム２０２とそれに形成された配線パターン２０３
とを、第１の半導体素子２０６側から見た場合の平面図
である。
【００４６】図３において、小文字のアルファベット
ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈ、ｉは、第１の半導体
素子用電極パッド２０３ａの一つ一つを表す記号であ
る。そして、大文字のアルファベットＡ、Ｂ、Ｃ、Ｄ、
Ｅ、Ｆ、Ｇ、Ｈ、Ｉは、第２の半導体素子用電極パッド
２０３ｂの一つ一つを表す記号である。上記したよう
に、第１の半導体素子２０６と第２の半導体素子２０９
とは同一の電極端子配列を有しているで、同じアルファ
ベット（ａとＡ、ｂとＢ、・・・、ｈとＨ）で表される
電極パッドには、２つの半導体素子（２０６、２０９）
の同じスタッドバンプ（図１の２０７、２１１を参照）
が電気的に接続されることになる。そして、２つの半導
体素子（２０６、２０９）は同一の機能を有しているの
で、上記同じアルファベット（ａとＡ、ｂとＢ、・・
・、ｈとＨ）で表される電極パッド同士は、配線パター
ン２０３により電気的に接続し、共通のはんだバンプ２
０５（図１参照）により外部に引き出して構わない。
【００４７】特に、記号Ｆ、Ｇ、Ｈ、Ｉで表されるパッ
ド群と、記号ｆ、ｇ、ｈ、ｉで表されるパッド群に着目
すると、それらは直線状の簡単な配線パターン２０３に
より電気的に接続されている。このように配線パターン
２０３を直線状にできるのは、図中の対称軸に関して上
記２群のパッド群が線対称の関係にあるからである。そ
して、このような対称軸が存在するのは、２つの半導体
素子（２０６、２０９）として同一の電極端子配列を有
するものを用いたためであることに注意されたい。
【００４８】このように、２つの半導体素子（２０６、
２０９）として同一機能、及び同一の電極端子配列を有
するものを用いると、配線パターン２０３のデザインを
簡略化することができる。なお、図３の点線円内に示さ
れるものは、配線パターン２０３の拡大図である。これ
に示されるように、本実施形態においては、配線幅は約
５０μｍであり、そして配線間隔も５０μｍである。
【００４９】更に、図４に示すように、半導体装置２０
１の強度を高めるために、ポリイミドフィルム２０２の
面の周縁領域に、補強板２１３を固着しても良い。図４
は、補強板２１３を固着した場合の半導体装置２０１の
斜視図である。図４においては、ポリイミドフィルム２
０２の２つの面のうち、第１の半導体素子２０６側の面
上に補強板２１３が固着されているが、第２の半導体素
子２０９側（図１参照）の面上に補強板２１３を固着し
ても、半導体装置２０１の強度を高めることができる。
そして、この補強板２１３としては、例えば、ステンレ
ス板、銅板、ＣＦＲＰ（Carbon Fiber Reinforced Pla
stic）板等が用いられ、これらは接着剤（図示せず）に
よりポリイミドフィルム２０２上に接着される。
【００５０】なお、本実施形態においては、半導体素子
（２０６、２０９）が異方性導電膜（２０８、２１０）
を介して配線基板２０４にフリップチップ接続されてい
るが、本発明におけるフリップチップ接続はこれに限ら
れるものではない。例えば、ＣＣＢ（Controlled Colla
pse Bonding Connection）実装、ＥＳＣ（Epoxy Solder
Encapslated Connection)実装、ＳＢＢ（Stud Bump Bo
nding)実装、ＢＩＴ（Bump Interconnection technolog
y ）実装等を用いたフリップチップ接続でも、上記した
のと同様の作用、効果が奏される。
【００５１】（２）本発明の実施の形態に係る半導体装
置の製造方法についての説明 次に、上記した半導体装置２０１の製造方法について、
図５乃至図９を参照しながら説明する。図５乃至図８
は、本実施形態に係る半導体装置の製造方法について示
す断面図である。そして、図９は、本実施形態に係る半
導体装置の製造方法の要点を示すフローチャートであ
る。
【００５２】まず最初に、図５（ａ）に示すように、一
方の面に銅箔２１４が接着された長尺状のポリイミドフ
ィルム２０２（絶縁性の樹脂フィルム）を用意する。後
述するように、銅箔２１４は、後でパターニングされて
配線パターン２０３（図１参照）となるものである。こ
のポリイミドフィルム２０２の厚みは２０μｍであり、
銅箔２１４の厚みは１２μｍである。
【００５３】次に、図５（ｂ）に示すように、銅箔２１
４上にフォトレジスト２１５を塗布する。続いて、図５
（ｃ）に示すように、フォトレジスト２１５に配線パタ
ーンを露光する。図中、２１５ａは、露光により感光し
たフォトレジストを示し、そのパターンは配線パターン
２０３（図１参照）と同様である。
【００５４】次いで、図５（ｄ）に示すように、フォト
レジスト２１５を現像する。この現像により、上記の露
光で感光しなかった部分のフォトレジスト２１５が除去
される。これにより、感光したフォトレジスト２１５ａ
のみが銅箔２１４上に残り、銅箔２１４において配線と
ならない部分の表面が露出する。次に、図５（ｅ）に示
すように、感光したフォトレジスト２１５ａをマスクに
して、銅箔２１４をウエットエッチングする。このウエ
ットエッチングにより、第１の半導体素子用電極パッド
２０３ａ、第２の半導体素子用電極パッド２０３ｂ、及
びはんだバンプ用電極パッド２０３ｃ等から成る配線パ
ターン２０３が、ポリイミドフィルム２０２の一方の面
に形成される。
【００５５】続いて、図６（ａ）に示すように、感光し
たフォトレジスト２１５ａを除去する。次いで、図６
（ｂ）に示すように、ポリイミドフィルム２０２の２つ
の面のうち、配線パターン２０３が形成されている方の
面を鉛直下向きに向ける。次に、図６（ｃ）に示すよう
に、ポリイミドフィルム２０２にレーザを照射し、はん
だバンプ用スルーホール２０２ｂ、２０２ｂ、・・・と
スタッドバンプ用スルーホール（貫通孔）２０２ａ、２
０２ａ、・・・とを開口する。この際に用いるレーザと
しては、例えばエキシマレーザ、ＹＡＧレーザ、ＣＯ2
レーザ等がある。
【００５６】同図に示されるように、スタッドバンプ用
スルーホール２０２ａ、２０２ａ、・・・の開口部は、
配線パターン２０３の一部である第２の半導体素子用電
極パッド２０３ｂにより覆われている。ここまでの工程
により、配線基板２０４が作製されたことになる。続い
て、図６（ｄ）に示すように、ポリイミドフィルム２０
２の２つの面のうち、配線パターン２０３が形成されて
いない方の面上に、フィルム状の第２の異方性導電膜２
１０を接着する。この接着では、ポリイミドフィルム２
０２の面上だけでなく、スタッドバンプ用スルーホール
２０２ａ、２０２ａ、・・・の内部にも第２の異方性導
電膜２１０が形成される。
【００５７】次いで、図６（ｅ）に示すように、ポリイ
ミドフィルム２０２の２つの面のうち、配線パターン２
０３が形成されている方の面を鉛直上向きに向ける。そ
して、この配線パターン２０３上にフィルム状の異方性
導電膜を接着することにより、第１の異方性導電膜２０
８を形成する。次に、図７（ａ）に示すように、第１の
半導体素子２０６の電極端子形成面を第１の異方性導電
膜２０８上に仮圧着する。ここで、仮圧着とは、第１の
半導体素子２０６を鉛直下向きに向けても（すなわち、
図に示される構造を上下に反転しても）、重力により第
１の半導体素子２０６が第１の異方性導電膜２０８から
剥離してしまわない程度に圧着することを意味する。
【００５８】この仮圧着により、スタッドバンプ２０７
（突起状の電極端子）が第１の異方性導電膜２０８中に
埋め込まれ、該スタッドバンプ２０７の先端部が第１の
半導体素子用電極パッド２０３ａの表面に近接するよう
になるが、該先端部と該表面とが接することはなく、そ
れらは第１の異方性導電膜２０８により隔てられている
（同図の点線円内を参照）。また、この仮圧着の段階で
は、第１の異方性導電膜２０８はまだ導電性を帯びてお
らず、スタッドバンプ２０７と第１の半導体素子用電極
パッド２０３ａとは電気的に接続されていない。
【００５９】続いて、図７（ｂ）に示すように、第１の
半導体素子２０６を鉛直下向きに向けた状態で、第２の
半導体素子２０９の電極端子形成面を第２の異方性導電
膜２１０上に仮圧着する。この仮圧着では、第２の異方
性導電膜２１０を介して、スタッドバンプ２１１（突起
状の電極端子）がスタッドバンプ用スルーホール２０２
ａに挿入される。同図の点線円内に示されるように、こ
の仮圧着により、スタッドバンプ２１１の先端部が第２
の半導体素子用電極パッド２０３ｂの表面に近接するよ
うになる。しかし、これら先端部と表面とが接すること
はなく、それらは第２の異方性導電膜２１０により隔て
られている。
【００６０】また、この仮圧着の段階では、第２の異方
性導電膜２１０はまだ導電性を帯びておらず、スタッド
バンプ２０７と第２の半導体素子用電極パッド２０３ｂ
とは電気的に接続されていない。次いで、上の仮圧着が
終了すると、図７（ｃ）に示される本圧着工程が行われ
る。この本圧着工程においては、まず、ステージ２１６
上に、第１の半導体素子２０６の電極端子形成面の反対
面を載せる。そして、第１の異方性導電膜２０８及び第
２の異方性導電膜２１０の各々が加熱された状態で、第
２の半導体素子２０９の電極端子形成面の反対面をツー
ル２１７で加圧する。このようにすると、第１の半導体
素子２０６の電極端子形成面の反対面も、ステージ２１
６により加圧されるようになる。
【００６１】第１の半導体素子２０６と第２の半導体素
子２０９を上のように加圧すると、これらの半導体素子
とポリイミドフィルム２０２とで挟まれた第１の異方性
導電膜２０８及び第２の異方性導電膜２１０が、加熱下
において加圧されることになる。このように加熱・加圧
すると、第１の異方性導電膜２０８において、スタッド
バンプ２０７の先端部と第１の半導体素子用電極パッド
２０３ａとの間にある部分（図７（ａ）の点線円内を参
照）が、厚み方向に導電性を帯びるようになる。同様
に、第２の異方性導電膜２１０も、スタッドバンプ２１
１の先端部と第２の半導体素子用電極パッド２０３ｂと
の間にある部分（図７（ｂ）の点線円内を参照）が、厚
み方向に導電性を帯びるようになる。
【００６２】これにより、スタッドバンプ２０７及びス
タッドバンプ２１１が、それぞれ第１の半導体素子用電
極パッド２０３ａ及び第２の半導体素子用電極パッド２
０３ｂに電気的に接続されることになる。更に、この加
熱・加圧により、第１の異方性導電膜２０８と第２の異
方性導電膜２１０とが硬化し、第１の半導体素子２０６
と第２の半導体素子２０９とがこれらの異方性導電膜を
介して十分な接着力で配線基板２０４に接着される。
【００６３】このように、この本圧着工程では、２つの
半導体素子（２０６、２０９）が配線基板２０４に同時
に搭載することができる。そのため、２つの半導体素子
を別々に搭載していた従来例と比較して工程数が減ら
せ、半導体装置２０１の製造コストを安くすることがで
きるようになる。この本圧着工程が終了すると、次に図
７（ｄ）に示される工程が行われる。この工程では、は
んだバンプ２０５がはんだバンプ用電極パッド２０３ｃ
上に搭載される。
【００６４】以上の図においては、一つの半導体装置２
０１に対応する部分が拡大されて示されているが、実際
には、図８（ａ）に示すように、長尺状のポリイミドフ
ィルム２０２上に複数の半導体装置２０１が形成され
る。その後、図８（ｂ）に示すように、ポリイミドフィ
ルム２０２を切断し、上記複数の半導体装置２１０を個
片化する。
【００６５】この後は、個片化された半導体装置２０１
の各々について、その電気的特性が予め定められたスペ
ックを満たしているかどうかが検査される。以上によ
り、本実施形態に係る半導体装置２０１が完成する。以
上の製造工程の要点をまとめると、図９のようになる。
図９に示されるように、半導体装置２０１の製造工程
は、要約すると次の８工程から成る。
【００６６】 工程Ｓ１：第２の異方性導電膜２１０の形成（図６
（ｄ）の工程） 工程Ｓ２：第１の異方性導電膜２０８の形成（図６
（ｅ）の工程） 工程Ｓ３：第１の半導体素子２０６の仮圧着（図７
（ａ）の工程） 工程Ｓ４：第２の半導体素子２０９の仮圧着（図７
（ｂ）の工程） 工程Ｓ５：第１の半導体素子２０６及び第２の半導体素
子２０９の本圧着（図７（ｃ）の工程） 工程Ｓ６：はんだバンプ２０５搭載（図７（ｄ）の工
程） 工程Ｓ７：個片化（図８（ｂ）の工程） 工程Ｓ８：検査 従来例に係る半導体装置の製造方法では、図１４に示し
て説明したように、半導体装置１０１が完成するまでに
全部で１２工程が必要であった。これに対し、本実施形
態に係る半導体装置の製造方法では、従来よりも少ない
８工程で半導体装置２０１を完成させることができる。
特に、工程Ｓ５（本圧着工程）においては、２つの半導
体素子（２０６、２０９）の本圧着が１工程で済まされ
ており、工程数の大幅な削減が図られている。これによ
り、本実施形態に係る半導体装置の製造方法では、従来
よりも安い製造コストで半導体装置２０１を製造するこ
とができる。
【００６７】
【発明の効果】以上説明したように、本発明に係る半導
体装置によると、樹脂フィルムと配線パターンとで構成
される配線基板を厚み方向に１つしか備えていないの
で、厚み方向に配線基板を２つ備える従来例と比較し
て、その厚みを薄くすることができる。
【００６８】また、この半導体装置は、樹脂フィルムの
両方の面側にそれぞれ第１の半導体素子と第２の半導体
素子とを備えているので、樹脂フィルムの両面に作用す
る応力が互いに相殺され、配線基板の反りを抑えること
ができる。これにより、半導体素子の電極端子が従来の
ように異方性導電膜から剥離することが無くなるので、
半導体素子と配線基板との電気的な接続信頼性を向上さ
せることができる。
【００６９】更に、第１の半導体素子と第２の半導体素
子とをそれらが完全には重ならないように配置すると、
配線パターンにおいて、第１の半導体素子と電気的に接
続される部分と、第２の半導体素子と電気的に接続され
る部分とを互いに離間して配置することができ、これら
の部分が短絡しないようにすることができる。そして、
このように第１の半導体素子と第２の半導体素子とをず
らして配置する場合は、樹脂フィルムのいずれか一方の
面側において、上記第１の半導体素子と第２の半導体素
子とが重ならない領域に応力相殺板を固着することによ
り、上記領域における配線基板の反りが抑えられる。
【００７０】また、上記第１の半導体素子と第２の半導
体素子として、同一機能及び同一の電極端子配列を有す
るものを用いると、上記配線パターンのデザインを簡略
化することができる。更にまた、樹脂フィルムのいずれ
か一方の面の周縁領域に補強板を固着することにより、
半導体装置の強度が高められる。
【００７１】そして、本発明に係る半導体装置の製造方
法によると、本圧着工程において上記第１の半導体装置
と上記第２の半導体素子とが配線パターンに同時に電気
的に接続されるので、半導体装置の製造工程数の削減が
図られ、該半導体装置の製造工程を安くすることができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の断面図
である。
【図２】応力相殺板を設けた場合の本発明の実施の形態
に係る半導体装置の断面図である。
【図３】本発明の実施の形態に係る半導体装置の配線パ
ターンの平面図である。
【図４】補強板を設けた場合の本発明の実施の形態に係
る半導体装置の斜視図である。
【図５】本発明の実施の形態に係る半導体装置の製造方
法について示す断面図（その１）である。
【図６】本発明の実施の形態に係る半導体装置の製造方
法について示す断面図（その２）である。
【図７】本発明の実施の形態に係る半導体装置の製造方
法について示す断面図（その３）である。
【図８】本発明の実施の形態に係る半導体装置の製造方
法について示す断面図（その４）である。
【図９】本発明の実施の形態に係る半導体装置の製造方
法の要点を示す断面図である。
【図１０】従来例に係る半導体装置の断面図である。
【図１１】従来例に係る半導体装置の製造方法について
示す断面図（その１）である。
【図１２】従来例に係る半導体装置の製造方法について
示す断面図（その２）である。
【図１３】従来例に係る半導体装置の製造方法について
示す断面図（その３）である。
【図１４】従来例に係る半導体装置の製造方法の要点を
示すフローチャートである。
【符号の説明】
１０１、２０１・・・半導体装置、 １０２、２０２・・・ポリイミドフィルム、 １０２ａ・・・スルーホール、 １０３、２０３・・・配線パターン、 １０４・・・異方性導電膜、 １０５、２０７、２１１・・・スタッドバンプ、 １０６・・・半導体素子、 １０７、２０５・・・はんだバンプ、 １０８・・・半導体装置、 １０９、２０４・・・配線基板 １１０・・・実装基板、 １１１、２１４・・・銅箔、 １１２、２１５・・・フォトレジスト、 １１２ａ、２１５ａ・・・感光したフォトレジスト、 １１３、２１６・・・ステージ、 １１４、２１７・・・ツール、 ２０２ａ・・・スタッドバンプ用スルーホール、 ２０２ｂ・・・はんだバンプ用スルーホール、 ２０３ａ・・・第１の半導体素子用電極パッド、 ２０３ｂ・・・第２の半導体素子用電極パッド、 ２０３ｃ・・・はんだバンプ用電極パッド、 ２０６・・・第１の半導体素子、 ２０８・・・第１の異方性導電膜、 ２０９・・・第２の半導体素子、 ２１０・・・第２の異方性導電膜、 ２１２・・・ダミーチップ、 ２１３・・・補強板。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 貫通孔が形成された絶縁性の樹脂フィル
    ムと、 前記樹脂フィルムの一方の面に形成され、少なくとも該
    一方の面における前記貫通孔の開口部を覆う配線パター
    ンと、 前記配線パターンと電気的に接続するように、該配線パ
    ターン上にフリップチップ接続された第１の半導体素子
    と、 前記貫通孔を介して前記配線パターンと電気的に接続す
    るように、前記樹脂フィルムの他方の面側にフリップチ
    ップ接続された第２の半導体素子と、 前記配線パターンと電気的に接続された外部接続端子と
    を備えたことを特徴とする半導体装置。
  2. 【請求項２】 前記第１の半導体素子と前記第２の半導
    体素子とが完全には重ならないように、互いにずらして
    配置されたことを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記樹脂フィルムのいずれか一方の面側
    の前記第１の半導体素子と前記第２の半導体素子とが重
    ならない領域に、応力相殺板が固着されたことを特徴と
    する請求項２に記載の半導体装置。
  4. 【請求項４】 前記第１の半導体素子及び前記第２の半
    導体素子として、同一機能及び同一の電極端子配列を有
    するものを用いることを特徴とする請求項１乃至請求項
    ３のいずれか一項に記載の半導体装置。
  5. 【請求項５】 前記樹脂フィルムのいずれか一方の面の
    周縁領域に、補強板が固着されたことを特徴とする請求
    項１乃至請求項４のいずれか一項に記載の半導体装置。
  6. 【請求項６】 絶縁性の樹脂フィルムの一方の面に配線
    パターンを形成する工程と、 前記樹脂フィルムに、開口部が前記配線パターンにより
    覆われた貫通孔を形成する工程と、 前記配線パターン上に第１の異方性導電膜を形成する工
    程と、 前記配線パターンを形成した後に、前記樹脂フィルムの
    他方の面及び前記貫通孔の内部に第２の異方性導電膜を
    形成する工程と、 突起状の電極端子を備えた第１の半導体素子の一方の面
    を、前記第１の異方性導電膜上に仮圧着する工程と、 突起状の電極端子を備えた第２の半導体素子の一方の面
    を、該電極端子が前記第２の異方性導電膜を介して前記
    貫通孔に挿入されるように、前記第２の異方性導電膜上
    に仮圧着する工程と、 前記第１の異方性導電膜及び前記第２の異方性導電膜が
    加熱された状態で、前記第１の半導体素子及び前記第２
    の半導体素子の他方の面を同時に加圧して前記第１の半
    導体素子及び前記第２の半導体素子の前記電極端子と前
    記配線パターンとを電気的に接続する本圧着工程とを含
    むことを特徴とする半導体装置の製造方法。
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