JP2002118192A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 本発明は特に高周波用途の半導体素子を気密
中空パッケージに収納した半導体装置において、気密中
空パッケージの蓋体としてガラス板を用いた半導体装置
およびその製造方法に関する。 【解決手段】 本発明では、基板２１ａの表面側に第１
主面２２ａを具備する。第１主面２２ａにはアイランド
部２６が形成され半導体チップ２９等が固着される。半
導体チップ２９等は、柱状部２３および透明なガラス板
３６により中空密閉される。そして、柱状部２３とガラ
ス板３６とは、エポキシ系樹脂から成る遮光性接着樹脂
で接着されるが、このことにより、半導体チップ２９に
光が直接当たることを防ぐことができ、半導体チップ２
９の特性劣化を抑制することができる半導体装置および
その製造方法を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は特に高周波用途の半
導体素子および過電流保護機能を気密中空パッケージに
収納した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図９に従来の中空パッケージを用いた半
導体装置の一例を示した。この電子部品は、セラミック
などからなるベース基板１、外部接続用のリード２、同
じくセラミック等からなるキャップ３からなり、リード
２の素子搭載部４表面に半導体チップ５を固着し、半導
体チップ５とリード２とをボンディングワイヤ６で接続
し、半導体チップ５をキャップ３が構成する気密空間７
内部に封止したものである（例えば、特開平１０−１７
３１１７号）。
【０００３】斯かる部品を製造するときは、リード２を
リードフレームの状態で供給し、該リードフレームに対
して半導体チップ５をダイボンド、ワイヤボンドし、そ
してリードフレーム下面にベース基板１を貼り付け、そ
してリード２を挟むようにしてキャップ３をベース基板
１に貼り付け、そしてリード２を切断、整形するという
工程を経る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置では、リードフレームに対してベース基板１
とキャップ３を素子毎に貼り付けるので、製造工程が複
雑であり、大量生産には向かないという課題があった。
【０００５】更に、半導体チップ５をセラミック等から
なるキャップ３が構成する気密空間７内部に封止してい
たため、接着部の状態を外観検査において確認すること
ができず、接着不良を起こした半導体装置を取り除くこ
とが困難であるという課題があった。
【０００６】
【課題を解決するための手段】上記した各事情に鑑みて
成されたものであり、本発明の半導体装置は、絶縁物よ
り成る支持基板と、該支持基板の表面に設けた導電パタ
ーンと該導電パターンと電気的に接続され裏面に設けた
外部接続端子と、前記支持基板の前記導電パターン上に
設けた回路素子と、前記回路素子を覆い前記支持基板と
の間に気密中空部を形成して接着されたガラス板と,前
記ガラス板の接着面全面に塗布した接着樹脂とを有する
ことを特徴とする。
【０００７】本発明の半導体装置は、好適には、前記回
路素子を気密中空するのに用いられる前記ガラス板は、
接着面全面に遮光性接着樹脂が塗布されることで、接着
部の状態を外観検査において確認することができ、ま
た、前記回路素子に光が直接あたることを防ぐことがで
き、前記回路素子の特性が変化することを避ける構造を
有することを特徴とする。
【０００８】上記した課題を解決するために、本発明の
半導体装置の製造方法は、表面に多数個の搭載部を形成
した導電パターンを設け、裏面に外部接続端子を設けた
支持基板を準備する工程と、前記各搭載部に回路素子を
固着する工程と、前記回路素子を覆い前記支持基板との
間に前記各搭載部毎に気密中空部を形成するガラス板の
接着面全面に接着樹脂を塗布する工程と、前記ガラス板
と前記支持基板とを接着し、前記各搭載部毎に気密中空
部を形成する工程と、前記支持基板と前記ガラス板との
接着部をダイシングして前記各掲載部毎に分離する工程
とを有することを特徴とする。
【０００９】本発明の半導体装置の製造方法は、好適に
は、気密中空を形成する工程において、気密中空を形成
する前記ガラス板の接着面全面にあらかじめ遮光性接着
樹脂を塗布しておくことで、複数の半導体素子を一度に
形成することができるため、製造工程が簡素であり、大
量生産が可能であることを特徴とする工程である。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
【００１１】図１は、本発明の半導体装置の１実施例を
示す（Ａ）断面図、（Ｂ）平面図である。大判基板２１
から分離された基板２１ａは、セラミックやガラスエポ
キシ等の絶縁材料からなり１００〜３００μｍの板厚
と、平面視で（図１（Ｂ）のように観測して）長辺×短
辺が２．５ｍｍ×１．９ｍｍ程度の矩形形状を有してい
る。基板２１ａは更に、表面側に第１主面２２ａを、裏
面側に第２主面２２ｂを各々具備し、これらの表面は互
いに平行に延在する。柱状部２３は基板２１ａの外周近
傍を高さ０．４ｍｍ、幅が０．５ｍｍ程度で取り囲むよ
うに設けられた環状の柱状部であり、柱状部２３によっ
て基板２１ａの中央部分を凹ませた凹部２４を形成して
いる。基板２１ａと柱状部２３とは、各々別個に形成さ
れた部材を接着剤３７で固着したものである。尚、基板
２１ａと柱状部２３とがあらかじめ一体化したものであ
っても良い。
【００１２】基板２１ａの第１主面２２ａの表面は平坦
に形成されており、その表面には金メッキなどの導電パ
ターンによってアイランド部２６と電極部２７、２８が
形成されている。そして、基板２１ａのアイランド部２
６には例えばショットキーバリアダイオードやＭＯＳＦ
ＥＴ素子等の半導体チップ２９がダイボンドされてい
る。半導体チップ２９の表面に形成した電極パッドと電
極部２７、２８とがボンディングワイヤ３０で接続され
ている。
【００１３】基板２１ａの第２主面２２ｂの表面には金
メッキなどの導電パターンによって外部接続端子３２、
３３、３４が形成されている。更に電極部３２、３３、
３４には基板２１ａの第１主面２２ａから第２主面２２
ｂを貫通するビアホール３５が設けられる。ビアホール
３５の内部はタングステン、銀、銅などの導電材料によ
って埋設されており、アイランド部２６を外部接続端子
３２に、電極部２７を外部接続端子３３に、電極部２８
を外部接続端子３４に各々電気的に接続する。外部接続
端子３２、３３、３４は、その端部が基板２１の端部か
ら０．０１〜０．１ｍｍ程度後退されている。また、電
極部２７、２８のビアホール３５上は平坦でないため、
ボンディングワイヤ３０は、各々電極部２７、２８のビ
アホール３５上を避けて接続されているのが好ましい。
外部接続端子３２、３３、３４は、あらかじめ大判基板
２１に形成されている。
【００１４】凹部２４内部を密閉空間とするため、板厚
が０．１〜０．３ｍｍ程度の透明なガラス板３６が蓋体
として用いられる。ガラス板３６は、大判基板２１上に
多数形成された凹部２４を被覆するため、ガラス板３６
の接着面全面には、遮光性接着材３７があらかじめ塗布
されている。そして、凹部２４形成する柱状部２３の上
部とガラス板３６の接着面が接着することにより、半導
体チップ２９と金属細線３０は完全に気密空間内に収納
される。
【００１５】ここで、遮光性接着樹脂３７がガラス板３
６の接着面全面に塗布されることで、ガラス板３６を透
過した光が遮光性接着樹脂３７で遮断され、凹部２４内
部の半導体チップ２９等には、光が直接当たらない構造
となっている。
【００１６】半導体チップ２９周辺は、ダイシングによ
って切断された柱状部２３が取り囲み、更にその上部を
切断されたガラス板３６が密閉する。柱状部２３と基板
２１ａの第１主面２２ａとが、及び柱状部２３とガラス
板３６とが接着剤３７によって接着される。これによっ
て半導体チップ２９と金属細線３０は凹部２４が構成す
る気密空間内に収納される。基板２１ａ、柱状部２３及
びガラス板３６の外周端面は、ダイシングによって切断
された平坦な切断端面となる。
【００１７】上記した半導体装置は、実装基板上の電極
パターンに対して外部接続電極３２、３３、３４を対向
接着する様にして実装される。
【００１８】ここで、基板の上を樹脂層で被覆し、各搭
載部に固着した半導体チップの各々を共通の樹脂層で被
覆する場合の実施例について簡単に説明する。
【００１９】製造工程における機械的強度を維持し得る
板厚２００〜３５０μｍの基板上に搭載部を複数個分、
例えば１００個分を１０行１０列に縦横に配置した大判
の基板を準備する。基板は、セラミックやガラスエポキ
シ等からなる絶縁基板である。そして、各搭載部毎に半
導体チップをダイボンドし、所定量のエポキシ系液体樹
脂を滴下（ポッティング）し、すべての半導体チップを
共通の樹脂層で被覆する。滴下した樹脂層を１００〜２
００度、数時間の熱処理（キュア）にて硬化させた後
に、湾曲面を研削することによって樹脂層の表面を平坦
面に加工する。研削にはダイシング装置を用い、ダイシ
ングブレードによって樹脂層の表面が基板から一定の高
さに揃うように、樹脂層表面を削る。この工程では、樹
脂層の膜厚を０．３〜１．０ｍｍに成形する。前記ブレ
ードには様々な板厚のものが準備されており、比較的厚
めのブレードを用いて、切削を複数回繰り返すことで全
体を平坦面に形成する。
【００２０】次に、図２は、ヒューズを用いた過電流保
護装置の実施例を示す（Ａ）断面図、（Ｂ）平面図であ
る。基板５１はセラミックやガラスエポキシ等の絶縁材
料からなる。１００〜３００μｍの板厚と、平面視で
（図２（Ｂ）のように観測して）長辺×短辺が２．５ｍ
ｍ×１．９ｍｍ程度の矩形形状を有している。基板５１
は更に、表面側に第１主面５２ａを、裏面側に第２主面
５２ｂを各々具備する。柱状部５３は基板５１の外周近
傍を高さ０．４ｍｍ、幅が０．５ｍｍ程度で取り囲むよ
うに設けられた環状の側部であり、柱状部５３によって
基板５１の中央部分を凹ませた凹部５４を形成してい
る。基板５１と柱状部５３とは、各々別個に形成された
部材を接着剤６１固着したものである。尚、基板５１と
柱状部５３とがあらかじめ一体化したものであっても良
い。
【００２１】基板５１の第１主面５２ａの表面は平坦に
形成されており、その表面には金メッキなどの導電パタ
ーンによって電極部５５、５６が形成されている。電極
部５５、５６間には例えば直径が３０μｍの金属細線５
７がワイヤボンドによって打たれている。金属細線５７
は純度９９．９９％の金線や、半田の細線等からなり、
電極部５５に１ｓｔボンドが打たれ凹部５４の高さに収
まる様な高さのワイヤループで電極部５６に２ｎｄボン
ドされる。
【００２２】基板５１の第２主面５２ｂの表面には金メ
ッキなどの導電パターンによって外部接続端子５８、５
９が形成されている。更に電極部５５、５６の下部には
基板５１を貫通するビアホール６０が設けられる。ビア
ホール６０の内部はタングステンなどの導電材料によっ
て埋設されており、電極部５５を外部接続端子５８に、
電極部５６を外部接続端子５９に各々電気的に接続す
る。外部接続端子５８、５９は、その端部が基板５１の
端部から０．０１〜０．１ｍｍ程度後退されている。ま
た、電極部２７、２８のビアホール３５上は平坦でない
ため、ボンディングワイヤ３０は、各々電極部２７、２
８のビアホール３５上を避けて接続されているのが好ま
しい。
【００２３】凹部５４内部を密閉空間とするため、板厚
が０．１〜０．３ｍｍ程度の透明なガラス板６２が蓋体
として用いられる。ガラス板６２は、大判基板２１上に
多数形成された凹部５４を被覆するため、ガラス板６２
の接着面全面には、遮光性接着材６１があらかじめ塗布
されている。そして、凹部５４形成する柱状部５３の上
部とガラス板６２の接着面が接着することにより、金属
細線５７は完全に気密空間内に収納される。
【００２４】ここで、遮光性接着樹脂６１がガラス板６
２の接着面全面に塗布されることで、ガラス板６２を透
過した光が遮光性接着樹脂６１で遮断され、凹部５４内
部の金属細線５７等には、光が直接当たらない構造とな
っている。
【００２５】上記した過電流保護装置は、実装基板上の
電極パターンに対して外部接続電極５８、５９を対向接
着する様にして実装される。外部接続端子５８、５９間
に定格以上の過電流が流れたとき、該過電流は金属細線
５７を流れ金属細線５７の固有抵抗によって急激な温度
上昇をもたらす。この発熱により、金属細線５７が溶断
して過電流に対する保護機能を果たす。上記の直径３０
μｍの金（Ａｕ）線であれば、ワイヤ長、約０．７ｍｍ
の場合、溶断電流は約４Ａ（１〜５秒）となる。多くの
場合、放熱性と抵抗の関係から電極部５５、５６に近い
箇所よりは、金属細線５７の真中近傍で溶断する。この
とき、溶断箇所が樹脂などの他の素材に接していないの
で、外観上で、装置が発火、発煙、変色、変形すること
がない装置を得ることが出来る。また、金属細線２７が
溶断することによって、過電流時に端子間が完全にオー
プンとなる素子とすることが出来る。
【００２６】尚、ヒューズ素子としては、金属細線の他
に電極部５５、５６を形成する導電パターンの一部をく
さび状に幅狭にして連続させたものや、ポリシリコン抵
抗体を固着すること等によっても形成することが出来
る。要は溶断箇所が凹部５４内に収納されていればよ
い。また、凹部５４内部は大気中で密閉するが、例えば
窒素雰囲気等の不燃性ガスを充填することも可能であ
る。
【００２７】上記したように、本発明の半導体装置は、
半導体チップ２９、ボンディングワイヤ３０等を気密中
空するのに透明なガラス板３６を用いることで、ガラス
板３６と柱状部２３との接着部の状態を外観検査におい
て確認することができる。また、ガラス板３６の接着面
には、遮光性接着樹脂３７が全面に塗布されているた
め、ガラス板３６を透過した光が凹部２４内に入射し、
半導体チップ２９等に直接当たり、半導体チップ２９等
の特性が劣化することを抑制することができる。
【００２８】更に、本発明の半導体装置では、柱状部２
３およびガラス板３６を用いることで中空構造を形成す
ることができ、基板２１ａ上にダイボンドされた半導体
チップ２９等は、中空部である凹部２４が構成する気密
空間内に収納される。そのことにより、基板２１ａ上を
樹脂層で被覆し、搭載部に固着した半導体チップ２９を
樹脂層で被覆する場合と比べて、材料コストを大幅に低
減することができる。
【００２９】更に、本発明の半導体装置では、柱状部２
３およびガラス板３６を用いることで中空構造を形成す
ることができ、中空構造の蓋体としてガラス板３６を用
いるため半導体素子の表面の平坦化をする工程を必要と
しないため、基板２１ａ上を樹脂層で被覆し、搭載部に
固着した半導体チップ２９を樹脂層で被覆する場合と比
べて、製造コストを大幅に低減することができる。
【００３０】更に、基板２１ａには、第１主面２２ａか
ら第２主面２２ｂを貫通するビアホール３５が設けられ
る。そして、ビアホール３５の内部はタングステン、
銀、銅などの導電材料によって埋設されており、アイラ
ンド部２６を外部接続端子３２に、電極部２７を外部接
続端子３３に、電極部２８を外部接続端子３４に各々電
気的に接続し、内部の素子と前記外部接続端子とを電気
的に接続することができ、基板２１ａから外部に導出さ
れるリードを必要としないため、プリント基板上へ実装
したときにその実装面積を大幅に低減することができ
る。
【００３１】以下に図１に示した本発明の第１の実施例
を詳細に説明する。
【００３２】第１工程：図３（Ａ）参照 先ず、大判の基板２１を準備する。大判基板２１はセラ
ミックやガラスエポキシ等の絶縁材料からなり、１００
〜３００μｍの板厚を具備する。大判基板２１は更に、
表面側に第１主面２２ａを、裏面側に第２主面２２ｂを
各々具備する。符号２３は高さ０．１〜０．５ｍｍ、幅
が０．２５〜０．５ｍｍ程度の一定幅で設けられた格子
状の柱状部であり、柱状部２３によって基板２１の中央
部分を凹ませた凹部２４を形成している。基板２１と柱
状部２３とは、あらかじめ一体化成形され、柱状部２３
を含めて上記した板厚となっている。尚、基板２１と柱
状部２３とを個別に形成して接着固定したものを準備し
ても良い。
【００３３】凹部２４は、例えば１つの大きさが約０．
８ｍｍ×０．６ｍｍの大きさを持ち、基板２１に縦横に
等間隔で配置されている。凹部２４の第１主面２２ａに
は多数組のアイランド部２６と電極部２７、２８が金メ
ッキなどの導電パターンにより描画されている。各凹部
２４とその周囲を囲む第２基板２１ｂの柱状部２３の一
部が素子搭載部４１を構成することになる。
【００３４】第２工程：図３（Ｂ）参照 この様な基板２１を準備した後、各凹部２４毎に、アイ
ランド部２６に半導体チップ２９をダイボンドし、ボン
ディングワイヤ３０をワイヤボンドする。そして、半導
体チップ２９にワイヤボンドしたボンディングワイヤ３
０の片側は、電極部２７、２８に接続される。このとき
のボンディングワイヤ３０のループ高さは、柱状部２３
の高さ以下に収まる高さとする。
【００３５】第３工程：図４（Ａ）、（Ｂ）参照 板厚が０．１〜０．３ｍｍ程度の透明なガラス板３６を
準備し、ガラス板３６の接着面全面に遮光性接着樹脂３
７を塗布する。そして、ガラス板３６は、例えば、大判
基板２１と柱状部２３とを用いることで形成される複数
の凹部２４を含めた搭載部４１上に気密中空構造を構成
する蓋体として接着される。これによって半導体チップ
２９とボンディングワイヤ３０は完全に気密空間内に収
納される。このとき、上記したように、ガラス板３６に
は、全面に遮光性接着樹脂３７が塗布されているため、
一度に大量の半導体素子を形成することができる。
【００３６】ここで、大判基板２１と柱状部２３とは、
後から柱状部２３を接着してもいいし、あらかじめ一体
となって形成されていても良い。また、大判基板２１を
掘削することによって凹部２４を形成しても良い。
【００３７】その後、柱状部２３とガラス板３６とが接
着不良を起こしているかどうかを目視によるチェックが
行われる。
【００３８】第４工程：図４（Ｃ）参照 そして、基板２１表面に形成した合わせマークを基準に
して、各搭載部４１毎に分割して図５に示したような個
別の装置を得る。分割にはダイシングブレード４２を用
い、基板２１の裏面側にダイシングシートを貼り付け、
基板２１とガラス板３６とをダイシングライン４３に沿
って縦横に一括して切断する。尚、ダイシングライン４
３は柱状部２３の中心に位置する。また、ダイシングシ
ートをガラス板３６側に貼り付けて第２主面２２ｂ側か
らダイシングしても良い。
【００３９】以下に、図１に示した本発明の第２の実施
例を説明する。柱状部２３を個別部品として構成した場
合である。
【００４０】第１工程：図６（Ａ）参照 先ず、平板状の大判の基板２１を準備する。大判基板２
１はセラミックやガラスエポキシ等の絶縁材料からな
り、１００〜３００μｍの板厚を具備する。大判基板２
１は更に、表面側に第１主面２２ａを、裏面側に第２主
面２２ｂを各々具備する。第１主面２２ａの表面には多
数組のアイランド部２６と電極部２７、２８が金メッキ
などの導電パターンにより描画されている。アイランド
２６と電極部２７、２８の周囲を囲む領域が素子搭載部
４１を構成し、該素子搭載部４１が等間隔で縦横に多数
個配置される。
【００４１】第２工程：図６（Ｂ）参照 この様な基板２１を準備した後、各素子搭載部４１毎
に、アイランド部２６に半導体チップ２９をダイボンド
し、ボンディングワイヤ３０をワイヤボンドする。そし
て、半導体チップ２９にワイヤボンドしたボンディング
ワイヤ３０の片側は、電極部２７、２８に接続される。
このときのボンディングワイヤ３０のループ高さは、凹
部２４深さ以下に収まる高さとする。
【００４２】第３工程：図７（Ａ）参照 ダイボンド、ワイヤボンドが終了した基板２１に対し
て、素子搭載部４１に対応する箇所に凹部２４（貫通
穴）を持つ第２基板２１ａを第１主面２２ａ表面に接着
固定する。接着にはエポキシ系等の接着剤を用いる。
【００４３】凹部２４は例えば１つの大きさが約０．８
ｍｍ×０．６ｍｍの大きさを持ち、第２基板２１ｂに縦
横に等間隔で配置されている。凹部２４と凹部２４との
間には、柱状部２３が高さ０．１〜０．２ｍｍ、幅が
０．２〜０．５ｍｍ程度の一定幅で格子状に取り囲む。
これで凹部２４にアイランド２６、半導体チップ２９、
電極パット２７、２８等が露出し、これで図３（Ｂ）の
状態と等価になる。この手法であれば、平板状の基板２
１に対してダイボンド、ワイヤボンドが出来るので、吸
着コレットやボンディングツールと柱状部２３との接触
がなく、凹部２４の寸法を縮小できる。
【００４４】第４工程：図７（Ｂ）、（Ｃ）参照 板厚が０．１〜０．３ｍｍ程度の透明なガラス板３６を
準備し、ガラス板３６の接着面全面に遮光性接着樹脂３
７を塗布する。そして、ガラス板３６は、例えば、大判
基板２１と柱状部２３とを用いることで形成される複数
の凹部２４を含めた搭載部４１上に気密中空構造を構成
する蓋体として接着される。これによって半導体チップ
２９とボンディングワイヤ３０は完全に気密空間内に収
納される。このとき、上記したように、ガラス板３６に
は、全面に遮光性接着樹脂３７が塗布されているため、
一度に大量の半導体素子を形成することができる。
【００４５】その後、柱状部２３とガラス板３６とが接
着不良を起こしているかどうかを目視によるチェックが
行われる。
【００４６】第５工程：図８（Ａ）参照 そして、基板２１表面に形成した合わせマークを基準に
して、各搭載部４１毎に分割して図８（Ｂ）に示したよ
うな個別の装置を得る。分割にはダイシングブレード４
２を用い、基板２１の第２主面２２ｂ側にダイシングシ
ートを貼り付け、基板２１、第２基板２１ｂ、及びガラ
ス板３６とをダイシングライン４３に沿って縦横に一括
して切断する。尚、ダイシングライン４３は柱状部２３
の中心に位置する。また、第２主面２２ｂ側からダイシ
ングする構成でも良い。
【００４７】
【発明の効果】上記したように、本発明の半導体装置に
よれば、半導体チップ、ボンディングワイヤ等を気密中
空するのに透明なガラス板を用いることで、ガラス板と
柱状部との接着部の状態を外観検査において確認するこ
とができる。また、ガラス板の接着面には、遮光性接着
樹脂が全面に塗布されているため、ガラス板を透過した
光が凹部内に入射し、半導体チップ等に直接当たり、半
導体チップ等の特性が劣化することを抑制することがで
きる。
【００４８】更に、本発明の半導体装置の製造方法によ
れば、気密中空構造を形成するガラス板の接着面全面に
あらかじめ遮光性接着樹脂が塗布されているため、基板
と柱状部とで形成される多数の凹部に一度に接着するこ
とができるので、製造コストが大幅に低減することがで
き、また、大量生産をすることができる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図２】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図３】本発明を説明するための（Ａ）斜視図、（Ｂ）
斜視図である。
【図４】本発明を説明するための（Ａ）断面図、（Ｂ）
斜視図、（Ｃ）斜視図である。
【図５】本発明を説明するための斜視図である。
【図６】本発明を説明するための（Ａ）斜視図、（Ｂ）
斜視図である。
【図７】本発明を説明するための（Ａ）斜視図、（Ｂ）
断面図、（Ｃ）斜視図である。
【図８】本発明を説明するための（Ａ）斜視図、（Ｂ）
斜視図である。
【図９】従来例を説明するための（Ａ）断面図、（Ｂ）
平面図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 絶縁物より成る支持基板と、 該支持基板の表面に設けた導電パターンと該導電パター
    ンと電気的に接続され裏面に設けた外部接続端子と、 前記支持基板の前記導電パターン上に設けた回路素子
    と、 前記回路素子を覆い前記支持基板との間に気密中空部を
    形成して接着されたガラス板と,前記ガラス板の接着面
    全面に塗布した接着樹脂とを具備することを特徴とする
    半導体装置。
  2. 【請求項２】 前記接着樹脂は、遮光性接着樹脂である
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記回路素子は、半導体素子あるいはヒ
    ューズ素子であることを特徴とする請求項１記載の半導
    体装置。
  4. 【請求項４】 表面に多数個の搭載部を形成した導電パ
    ターンを設け、裏面に外部接続端子を設けた支持基板を
    準備する工程と、 前記各搭載部に回路素子を固着する工程と、 前記回路素子を覆い前記支持基板との間に前記各搭載部
    毎に気密中空部を形成するガラス板の接着面全面に接着
    樹脂を塗布する工程と、 前記ガラス板と前記支持基板とを接着し、前記各搭載部
    毎に気密中空部を形成する工程と、 前記支持基板と前記ガラス板との接着部をダイシングし
    て前記各掲載部毎に分離することを特徴とする半導体装
    置の製造方法。
  5. 【請求項５】 前記接着樹脂は、遮光性接着樹脂である
    ことを特徴とする請求項４記載の半導体装置の製造方
    法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199474A (ja) * 2009-02-27 2010-09-09 Kyocera Chemical Corp 電子部品用中空パッケージ、電子部品用中空パッケージの接着シート、および蓋体、ならびに電子部品の製造方法
JP2013207132A (ja) * 2012-03-29 2013-10-07 Toshiba Corp 半導体パッケージおよびその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1369929B1 (en) * 2002-05-27 2016-08-03 STMicroelectronics Srl A process for manufacturing encapsulated optical sensors, and an encapsulated optical sensor manufactured using this process
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
TWI239080B (en) * 2002-12-31 2005-09-01 Advanced Semiconductor Eng Semiconductor chip package and method for the same
CN100366700C (zh) * 2003-02-25 2008-02-06 株式会社钟化 固化性组合物及其调制方法、遮光糊、遮光用树脂及其形成方法、发光二极管用管壳以及半导体装置
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7605462B2 (en) * 2007-02-23 2009-10-20 Powertech Technology Inc. Universal substrate for a semiconductor device having selectively activated fuses
US20100164677A1 (en) * 2008-12-29 2010-07-01 Chin-Chi Yang Fuse
JP2012039031A (ja) * 2010-08-11 2012-02-23 Nitto Denko Corp 発光装置
JP5981183B2 (ja) * 2012-03-23 2016-08-31 矢崎総業株式会社 表示装置
US11211305B2 (en) 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US10861796B2 (en) 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
US10179730B2 (en) 2016-12-08 2019-01-15 Texas Instruments Incorporated Electronic sensors with sensor die in package structure cavity
US9865537B1 (en) * 2016-12-30 2018-01-09 Texas Instruments Incorporated Methods and apparatus for integrated circuit failsafe fuse package with arc arrest
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
US9929110B1 (en) 2016-12-30 2018-03-27 Texas Instruments Incorporated Integrated circuit wave device and method
US10411150B2 (en) 2016-12-30 2019-09-10 Texas Instruments Incorporated Optical isolation systems and circuits and photon detectors with extended lateral P-N junctions
US10121847B2 (en) 2017-03-17 2018-11-06 Texas Instruments Incorporated Galvanic isolation device
JP6635605B2 (ja) * 2017-10-11 2020-01-29 国立研究開発法人理化学研究所 電流導入端子並びにそれを備えた圧力保持装置及びｘ線撮像装置
KR102592329B1 (ko) * 2018-06-26 2023-10-20 삼성전자주식회사 반도체 패키지 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177568A (ja) * 1988-12-28 1990-07-10 Toppan Printing Co Ltd 半導体装置用透明被覆体
JPH04148553A (ja) * 1990-10-12 1992-05-21 Murata Mfg Co Ltd チップ型電子部品の製造方法
JPH11214549A (ja) * 1998-01-20 1999-08-06 Nec Corp 半導体装置及びその製造方法
JP2000286354A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60239043A (ja) * 1984-05-14 1985-11-27 Oki Electric Ind Co Ltd 半導体装置用パツケ−ジの製造方法
US5160787A (en) * 1989-01-12 1992-11-03 Mitsubishi Gas Chemical Company, Inc. Electrical laminate having ability to absorb ultraviolet rays
US5105260A (en) * 1989-10-31 1992-04-14 Sgs-Thomson Microelectronics, Inc. Rf transistor package with nickel oxide barrier
US5327443A (en) * 1991-10-30 1994-07-05 Rohm Co., Ltd. Package-type semiconductor laser device
US5277356A (en) * 1992-06-17 1994-01-11 Rohm Co., Ltd. Wire bonding method
JPH07225391A (ja) * 1994-02-14 1995-08-22 Toshiba Corp 液晶表示モジュール
US5382310A (en) * 1994-04-29 1995-01-17 Eastman Kodak Company Packaging medical image sensors
US5590787A (en) * 1995-01-04 1997-01-07 Micron Technology, Inc. UV light sensitive die-pac for securing semiconductor dies during transport
JPH08242046A (ja) * 1995-03-03 1996-09-17 Rohm Co Ltd 温度ヒューズ付き半導体装置の構造
JP3423855B2 (ja) * 1996-04-26 2003-07-07 株式会社デンソー 電子部品搭載用構造体および電子部品の実装方法
JP2933038B2 (ja) 1996-12-09 1999-08-09 日本電気株式会社 中空パッケージおよびその製造方法
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
JPH1131751A (ja) * 1997-07-10 1999-02-02 Sony Corp 中空パッケージとその製造方法
JPH1197656A (ja) * 1997-09-22 1999-04-09 Fuji Electric Co Ltd 半導体光センサデバイス
DE19752196C1 (de) 1997-11-25 1999-02-11 Siemens Ag Halbleiterbauelement mit definiertem Verhalten bei einem Ausfall und Verfahren zur Herstellung eines solchen
US6020633A (en) * 1998-03-24 2000-02-01 Xilinx, Inc. Integrated circuit packaged for receiving another integrated circuit
US6111199A (en) * 1998-04-07 2000-08-29 Integrated Device Technology, Inc. Integrated circuit package using a gas to insulate electrical conductors
US5923958A (en) * 1998-05-28 1999-07-13 Pan Pacific Semiconductor Co., Ltd. Method for semiconductor chip packaging
GB9818474D0 (en) 1998-08-26 1998-10-21 Hughes John E Multi-layer interconnect package for optical devices & standard semiconductor chips
JP2000311959A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6525397B1 (en) * 1999-08-17 2003-02-25 National Semiconductor Corporation Extended drain MOSFET for programming an integrated fuse element to high resistance in low voltage process technology
US6507264B1 (en) * 2000-08-28 2003-01-14 Littelfuse, Inc. Integral fuse for use in semiconductor packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02177568A (ja) * 1988-12-28 1990-07-10 Toppan Printing Co Ltd 半導体装置用透明被覆体
JPH04148553A (ja) * 1990-10-12 1992-05-21 Murata Mfg Co Ltd チップ型電子部品の製造方法
JPH11214549A (ja) * 1998-01-20 1999-08-06 Nec Corp 半導体装置及びその製造方法
JP2000286354A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010199474A (ja) * 2009-02-27 2010-09-09 Kyocera Chemical Corp 電子部品用中空パッケージ、電子部品用中空パッケージの接着シート、および蓋体、ならびに電子部品の製造方法
JP2013207132A (ja) * 2012-03-29 2013-10-07 Toshiba Corp 半導体パッケージおよびその製造方法
US9041182B2 (en) 2012-03-29 2015-05-26 Kabushiki Kaisha Toshiba Semiconductor package and method of manufacturing the same

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