JP2002117700A - 遅延時間測定回路を有する半導体集積回路装置 - Google Patents
遅延時間測定回路を有する半導体集積回路装置Info
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- JP2002117700A JP2002117700A JP2000304500A JP2000304500A JP2002117700A JP 2002117700 A JP2002117700 A JP 2002117700A JP 2000304500 A JP2000304500 A JP 2000304500A JP 2000304500 A JP2000304500 A JP 2000304500A JP 2002117700 A JP2002117700 A JP 2002117700A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置の外部からその内部にあ
るセンスアンプ単体の性能を試験・検査するのに利用可
能な測定回路を提供することである。 【解決手段】 外部信号を入力する第1の入力端子と、
第1の制御信号を入力する第2の入力端子と、第2の制
御信号を入力する第3の入力端子と、第2の制御信号に
基づいて、外部信号をセンスアンプの入力ノードへ出力
する第2の選択回路と、センスアンプの入力ノードから
出力ノードへバイパスするバイパスラインと、第1の制
御信号に基づいて、センスアンプの入力ノードの信号を
入力ノードから出力ノードへバイパスラインを経由して
信号伝達する第1の選択回路と、センスアンプの出力ノ
ードの信号を外部に出力する出力端子とを備える遅延時
間測定回路を有する。
るセンスアンプ単体の性能を試験・検査するのに利用可
能な測定回路を提供することである。 【解決手段】 外部信号を入力する第1の入力端子と、
第1の制御信号を入力する第2の入力端子と、第2の制
御信号を入力する第3の入力端子と、第2の制御信号に
基づいて、外部信号をセンスアンプの入力ノードへ出力
する第2の選択回路と、センスアンプの入力ノードから
出力ノードへバイパスするバイパスラインと、第1の制
御信号に基づいて、センスアンプの入力ノードの信号を
入力ノードから出力ノードへバイパスラインを経由して
信号伝達する第1の選択回路と、センスアンプの出力ノ
ードの信号を外部に出力する出力端子とを備える遅延時
間測定回路を有する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
装置に内蔵されるセンスアンプの試験・検査に利用する
測定回路に関する。
装置に内蔵されるセンスアンプの試験・検査に利用する
測定回路に関する。
【0002】
【従来の技術】図15を用いて、従来の技術を説明す
る。図15において、1は、半導体集積回路装置であ
る。51および54は、半導体集積回路装置1の入出力
端子である。6は、半導体集積回路装置1に内蔵される
半導体記憶素子である。半導体記憶素子6は、複数のメ
モリセルをロウ方向とカラム方向とにマトリクス状に配
置したメモリセルアレイ61と、ロウアドレスをデコー
ドするロウアドレスデコーダ62と、カラムアドレスを
デコードするカラムアドレスデコーダ63と、ロウアド
レスとカラムアドレスにより選択されたメモリセルの情
報をセンスするセンスアンプ64とを含む。100は、
半導体集積回路装置1を試験・検査する為に設けた半導
体集積回路1とは別体のLSI試験装置(以下、テスタ
と称する)であり、信号線を介して半導体集積回路1の
入出力端子51、54と電気的に接続する。
る。図15において、1は、半導体集積回路装置であ
る。51および54は、半導体集積回路装置1の入出力
端子である。6は、半導体集積回路装置1に内蔵される
半導体記憶素子である。半導体記憶素子6は、複数のメ
モリセルをロウ方向とカラム方向とにマトリクス状に配
置したメモリセルアレイ61と、ロウアドレスをデコー
ドするロウアドレスデコーダ62と、カラムアドレスを
デコードするカラムアドレスデコーダ63と、ロウアド
レスとカラムアドレスにより選択されたメモリセルの情
報をセンスするセンスアンプ64とを含む。100は、
半導体集積回路装置1を試験・検査する為に設けた半導
体集積回路1とは別体のLSI試験装置(以下、テスタ
と称する)であり、信号線を介して半導体集積回路1の
入出力端子51、54と電気的に接続する。
【0003】次に、動作を説明する。テスタ100は、
半導体集積回路装置1を試験・検査するために、動作ク
ロック等のテスト用信号を信号線に出力し、そのテスト
用信号を入出力端子51を介して半導体集積回路装置1
に入力する。半導体集積回路装置1は、テスタ100か
ら出力されるテスト用信号に基づいて受動的に動作し、
その結果を入出力端子54から信号出力する。テスタ1
00は、半導体集積回路装置1の入出力端子54から出
力される出力信号を取り込み、その取り込んだ信号が、
試験者によってあらかじめプログラムされた期待値と合
致しているか否かを判断し、期待値を満足するものは良
品として、満足しないものは不良品として判定・選別を
行う。また、より良い半導体集積回路装置の製造のた
め、不良品は良品の選別作業とは時間的空間的に隔離さ
れて、封止樹脂除去等して半導体ウエーハを剥き出し状
態にしてから、該ウエーハに直接試験針を接触させて、
不良となった原因を特定する解析作業が行われる。
半導体集積回路装置1を試験・検査するために、動作ク
ロック等のテスト用信号を信号線に出力し、そのテスト
用信号を入出力端子51を介して半導体集積回路装置1
に入力する。半導体集積回路装置1は、テスタ100か
ら出力されるテスト用信号に基づいて受動的に動作し、
その結果を入出力端子54から信号出力する。テスタ1
00は、半導体集積回路装置1の入出力端子54から出
力される出力信号を取り込み、その取り込んだ信号が、
試験者によってあらかじめプログラムされた期待値と合
致しているか否かを判断し、期待値を満足するものは良
品として、満足しないものは不良品として判定・選別を
行う。また、より良い半導体集積回路装置の製造のた
め、不良品は良品の選別作業とは時間的空間的に隔離さ
れて、封止樹脂除去等して半導体ウエーハを剥き出し状
態にしてから、該ウエーハに直接試験針を接触させて、
不良となった原因を特定する解析作業が行われる。
【0004】
【発明が解決しようとする課題】上述のように、テスタ
100による試験・検査では、半導体集積回路装置1の
入出力端子51、54を介して観測し、半導体集積回路
装置1の動作が全体として正しいか否かの判定をするこ
とができる。しかし、半導体集積回路装置1の半導体記
憶素子6の一部を構成するような、さらに内部のセンス
アンプ64については、半導体ウエーハを剥き出し状態
にしなければ試験・検査が不可能であるという課題があ
る。
100による試験・検査では、半導体集積回路装置1の
入出力端子51、54を介して観測し、半導体集積回路
装置1の動作が全体として正しいか否かの判定をするこ
とができる。しかし、半導体集積回路装置1の半導体記
憶素子6の一部を構成するような、さらに内部のセンス
アンプ64については、半導体ウエーハを剥き出し状態
にしなければ試験・検査が不可能であるという課題があ
る。
【0005】また、センスアンプ64等から出力される
内部アナログ信号は、解析に際して信号の取り出し等に
熟練が必要であり、取り出せた信号についても経験的判
断(推測)を必要とする。
内部アナログ信号は、解析に際して信号の取り出し等に
熟練が必要であり、取り出せた信号についても経験的判
断(推測)を必要とする。
【0006】また、半導体ウエーハに試験針を接触させ
ると、内部回路の電気的特性が著しく変化してしまい、
実質的には解析することができなかったという課題もあ
る。この発明は、かかる課題を解決するためになされた
ものであり、半導体集積回路装置の外部からその内部に
あるセンスアンプ単体の性能を試験・検査するのに利用
可能な測定回路を提供する。
ると、内部回路の電気的特性が著しく変化してしまい、
実質的には解析することができなかったという課題もあ
る。この発明は、かかる課題を解決するためになされた
ものであり、半導体集積回路装置の外部からその内部に
あるセンスアンプ単体の性能を試験・検査するのに利用
可能な測定回路を提供する。
【0007】
【課題を解決するための手段】この発明の第1の発明
は、外部信号を入力する第1の入力端子と、第1の制御
信号を入力する第2の入力端子と、第2の制御信号を入
力する第3の入力端子と、第2の制御信号に基づいて、
外部信号をセンスアンプの入力ノードへ出力する第2の
選択回路と、センスアンプの入力ノードから出力ノード
へバイパスするバイパスラインと、第1の制御信号に基
づいて、センスアンプの入力ノードの信号を入力ノード
から出力ノードへバイパスラインを経由して信号伝達す
る第1の選択回路と、センスアンプの出力ノードの信号
を外部に出力する出力端子とを備える遅延時間測定回路
を有する。
は、外部信号を入力する第1の入力端子と、第1の制御
信号を入力する第2の入力端子と、第2の制御信号を入
力する第3の入力端子と、第2の制御信号に基づいて、
外部信号をセンスアンプの入力ノードへ出力する第2の
選択回路と、センスアンプの入力ノードから出力ノード
へバイパスするバイパスラインと、第1の制御信号に基
づいて、センスアンプの入力ノードの信号を入力ノード
から出力ノードへバイパスラインを経由して信号伝達す
る第1の選択回路と、センスアンプの出力ノードの信号
を外部に出力する出力端子とを備える遅延時間測定回路
を有する。
【0008】この発明の第2の発明は、外部信号を入力
する第1の入力端子と、第1の制御信号を入力する第2
の入力端子と、第2の制御信号を入力する第3の入力端
子と、第2の制御信号に基づいて、外部信号を第1のセ
ンスアンプの入力ノードへ出力する第2の選択回路と、
第1のセンスアンプの入力ノードから出力ノードへバイ
パスする第1のバイパスラインと、第2のセンスアンプ
の入力ノードから出力ノードへバイパスする第2のバイ
パスラインと、第1のセンスアンプの出力ノードから第
2のセンスアンプの入力ノードへとバイパスする直鎖バ
イパスラインと、第1の制御信号に基づいて、第1およ
び第2のセンスアンプそれぞれの入力ノード信号を、第
1および第2のセンスアンプそれぞれの入力ノードから
それぞれの出力ノードへ第1および第2のバイパスライ
ンをそれぞれ経由して信号伝達する第1の選択回路と、
第2のセンスアンプの出力ノード信号を外部に出力する
出力端子とを備える遅延時間測定回路を有する。
する第1の入力端子と、第1の制御信号を入力する第2
の入力端子と、第2の制御信号を入力する第3の入力端
子と、第2の制御信号に基づいて、外部信号を第1のセ
ンスアンプの入力ノードへ出力する第2の選択回路と、
第1のセンスアンプの入力ノードから出力ノードへバイ
パスする第1のバイパスラインと、第2のセンスアンプ
の入力ノードから出力ノードへバイパスする第2のバイ
パスラインと、第1のセンスアンプの出力ノードから第
2のセンスアンプの入力ノードへとバイパスする直鎖バ
イパスラインと、第1の制御信号に基づいて、第1およ
び第2のセンスアンプそれぞれの入力ノード信号を、第
1および第2のセンスアンプそれぞれの入力ノードから
それぞれの出力ノードへ第1および第2のバイパスライ
ンをそれぞれ経由して信号伝達する第1の選択回路と、
第2のセンスアンプの出力ノード信号を外部に出力する
出力端子とを備える遅延時間測定回路を有する。
【0009】この発明の第3の発明は、外部信号を入力
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、タイミング信号
をそれぞれ入力し、センスアンプの入力ノードへ入力さ
れる外部信号をセンスアンプの入力ノードでそれぞれサ
ンプリングする第1のサンプルホールド回路と、タイミ
ング信号をそれぞれ入力し、外部信号を入力するセンス
アンプの出力ノードの信号をセンスアンプの出力ノード
でそれぞれサンプリングする第2のサンプルホールド回
路とを備える遅延時間測定回路を有する。
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、タイミング信号
をそれぞれ入力し、センスアンプの入力ノードへ入力さ
れる外部信号をセンスアンプの入力ノードでそれぞれサ
ンプリングする第1のサンプルホールド回路と、タイミ
ング信号をそれぞれ入力し、外部信号を入力するセンス
アンプの出力ノードの信号をセンスアンプの出力ノード
でそれぞれサンプリングする第2のサンプルホールド回
路とを備える遅延時間測定回路を有する。
【0010】この発明の第4の発明は、外部信号を入力
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、複数のタイミン
グ信号の中からいずれか1つを選択して出力する第1の
クロック選択回路と、複数のタイミング信号の中からい
ずれか1つを選択して出力する第2のクロック選択回路
と、第1のクロック選択回路のタイミング出力を入力
し、センスアンプの入力ノードへ入力される外部信号を
センスアンプの入力ノードでサンプリングする第1のサ
ンプルホールド回路と、第2のクロック選択回路のタイ
ミング出力を入力し、外部信号を入力するセンスアンプ
の出力ノードの信号をセンスアンプの出力ノードでサン
プリングする第2のサンプルホールド回路とを備える遅
延時間測定回路を有する。
する入力端子と、等量の遅延時間を持つ複数のタイミン
グ信号を生成するリングオシレータと、複数のタイミン
グ信号の中からいずれか1つを選択して出力する第1の
クロック選択回路と、複数のタイミング信号の中からい
ずれか1つを選択して出力する第2のクロック選択回路
と、第1のクロック選択回路のタイミング出力を入力
し、センスアンプの入力ノードへ入力される外部信号を
センスアンプの入力ノードでサンプリングする第1のサ
ンプルホールド回路と、第2のクロック選択回路のタイ
ミング出力を入力し、外部信号を入力するセンスアンプ
の出力ノードの信号をセンスアンプの出力ノードでサン
プリングする第2のサンプルホールド回路とを備える遅
延時間測定回路を有する。
【0011】この発明の第5の発明は、外部信号を入力
する入力端子と、外部信号を基に、等量の遅延時間を持
つ複数のタイミング信号を生成する遅延回路と、遅延回
路のタイミング出力をそれぞれ入力し、外部信号を入力
するセンスアンプの出力ノードの信号をセンスアンプの
出力ノードでそれぞれサンプリングするサンプルホール
ド回路とを備える遅延時間測定回路を有する。
する入力端子と、外部信号を基に、等量の遅延時間を持
つ複数のタイミング信号を生成する遅延回路と、遅延回
路のタイミング出力をそれぞれ入力し、外部信号を入力
するセンスアンプの出力ノードの信号をセンスアンプの
出力ノードでそれぞれサンプリングするサンプルホール
ド回路とを備える遅延時間測定回路を有する。
【0012】この発明の第6の発明は、リングオシレー
タおよび遅延回路に供給する駆動電圧は、半導体集積回
路に供給する駆動電圧とは独立して供給する。
タおよび遅延回路に供給する駆動電圧は、半導体集積回
路に供給する駆動電圧とは独立して供給する。
【0013】この発明の第7の発明は、基準クロックを
入力する入力端子と、基準クロックに位相を同期させた
同期クロック信号を生成するPLL回路を備え、PLL
回路の同期クロック信号をタイミング信号とする。
入力する入力端子と、基準クロックに位相を同期させた
同期クロック信号を生成するPLL回路を備え、PLL
回路の同期クロック信号をタイミング信号とする。
【0014】
【発明の実施の形態】実施の形態1 図1、図2および図3を用いて、実施の形態1を説明す
る。図1において、1は、半導体集積回路装置である。
2は、半導体集積回路装置1のワンチップに内蔵された
CPUである。3は、Mビットのアドレスバスである。
4は、Nビットのデータバスである。54は、Lビット
分の入出力端子である(L≧M+N)。通常動作時におけ
る入出力端子54は、CPU2から内部バスへのアドレ
ス信号、データ信号、制御信号等を入出力する。
る。図1において、1は、半導体集積回路装置である。
2は、半導体集積回路装置1のワンチップに内蔵された
CPUである。3は、Mビットのアドレスバスである。
4は、Nビットのデータバスである。54は、Lビット
分の入出力端子である(L≧M+N)。通常動作時におけ
る入出力端子54は、CPU2から内部バスへのアドレ
ス信号、データ信号、制御信号等を入出力する。
【0015】6は、半導体記憶素子である。半導体記憶
素子6は、複数のメモリセル60をロウ方向とカラム方
向とにマトリクス状に配置して構成されるメモリセルア
レイ61と、ロウアドレスをアドレスデコードするロウ
アドレスデコーダ62と、カラムアドレスをアドレスデ
コードするカラムアドレスデコーダ63と、ロウアドレ
スデコーダ62とカラムアドレスデコーダ63とによ
り、前記マトリクス状のメモリセルアレイ61内から一
意に選択されるメモリセル60の情報をセンスするセン
スアンプ64とからなっており、さらにセンスアンプ6
4は、センスアンプ64がnビット分のセンスアンプ群
65を構成する。
素子6は、複数のメモリセル60をロウ方向とカラム方
向とにマトリクス状に配置して構成されるメモリセルア
レイ61と、ロウアドレスをアドレスデコードするロウ
アドレスデコーダ62と、カラムアドレスをアドレスデ
コードするカラムアドレスデコーダ63と、ロウアドレ
スデコーダ62とカラムアドレスデコーダ63とによ
り、前記マトリクス状のメモリセルアレイ61内から一
意に選択されるメモリセル60の情報をセンスするセン
スアンプ64とからなっており、さらにセンスアンプ6
4は、センスアンプ64がnビット分のセンスアンプ群
65を構成する。
【0016】7は、メモリコントローラである。メモリ
コントローラ7は、CPU2等から半導体記憶素子6へ
のアクセス動作に基づいて、半導体記憶素子6へロウア
ドレス、カラムアドレス、センスアンプ64を活性化さ
せるセンスアンプ活性化信号SE等の半導体記憶素子6
を制御するのに必要な制御信号を自動生成し、CPU2
等からのデータ信号を半導体記憶素子6へ入出力させ
る。8は、入力した信号を信号増幅するバッファであ
る。バッファ8は、メモリコントローラ7によりその動
作が制御され、信号増幅しないときは高抵抗出力状態と
なるよう制御される。
コントローラ7は、CPU2等から半導体記憶素子6へ
のアクセス動作に基づいて、半導体記憶素子6へロウア
ドレス、カラムアドレス、センスアンプ64を活性化さ
せるセンスアンプ活性化信号SE等の半導体記憶素子6
を制御するのに必要な制御信号を自動生成し、CPU2
等からのデータ信号を半導体記憶素子6へ入出力させ
る。8は、入力した信号を信号増幅するバッファであ
る。バッファ8は、メモリコントローラ7によりその動
作が制御され、信号増幅しないときは高抵抗出力状態と
なるよう制御される。
【0017】9は、トランスミッションゲートスイッチ
により構成した第1の選択回路である。第1の選択回路
9は、センスアンプ64毎に設けられ、入出力端子53
を介して共通に入力する第1の選択信号S1に基づい
て、センスアンプ64の出力ノードNoutの信号、あ
るいは、センスアンプ64をバイパスするバイパスライ
ンBPの信号、のいずれか一方を選択して出力する。
により構成した第1の選択回路である。第1の選択回路
9は、センスアンプ64毎に設けられ、入出力端子53
を介して共通に入力する第1の選択信号S1に基づい
て、センスアンプ64の出力ノードNoutの信号、あ
るいは、センスアンプ64をバイパスするバイパスライ
ンBPの信号、のいずれか一方を選択して出力する。
【0018】10は、トランスミッションゲートスイッ
チにより構成した第2の選択回路である。第2の選択回
路10は、入出力端子52を介して入力する第2の選択
信号S2に基づいて、メモリコントローラ7のセンスア
ンプ活性化信号SE、あるいは、入出力端子51を介し
て入力するノードN0の信号S0、のいずれか一方を選
択して出力する。55は、テストモード切替信号TES
Tを入力する入出力端子である。
チにより構成した第2の選択回路である。第2の選択回
路10は、入出力端子52を介して入力する第2の選択
信号S2に基づいて、メモリコントローラ7のセンスア
ンプ活性化信号SE、あるいは、入出力端子51を介し
て入力するノードN0の信号S0、のいずれか一方を選
択して出力する。55は、テストモード切替信号TES
Tを入力する入出力端子である。
【0019】12は、切り替え回路である。切り替え回
路12は、入出力端子55からテストモード切替信号T
ESTが入力されると、入出力端子54とアドレスバス
3およびデータバス4とを、入出力端子53と第1の選
択信号線S1とを、入出力端子52と第2の選択信号線
S2とを、入出力端子51と第2の選択回路10の入力
ノードN0とを、それぞれ電気的に接続させる。切り替
え回路12は、テストのために入出力端子が増加してし
まうことを防ぐ。
路12は、入出力端子55からテストモード切替信号T
ESTが入力されると、入出力端子54とアドレスバス
3およびデータバス4とを、入出力端子53と第1の選
択信号線S1とを、入出力端子52と第2の選択信号線
S2とを、入出力端子51と第2の選択回路10の入力
ノードN0とを、それぞれ電気的に接続させる。切り替
え回路12は、テストのために入出力端子が増加してし
まうことを防ぐ。
【0020】図2は、半導体集積回路装置1を試験・検
査するテスタ100と、半導体集積回路装置1との接続
を示す図である。テスタ100と半導体集積回路装置1
の入出力端子51〜58は信号線を介して電気的に接続
される。
査するテスタ100と、半導体集積回路装置1との接続
を示す図である。テスタ100と半導体集積回路装置1
の入出力端子51〜58は信号線を介して電気的に接続
される。
【0021】以下に、テスタ100による検査・試験の
動作を説明する。はじめに、半導体集積回路装置1を、
テストモード状態に設定する。その手順について説明す
る。先ず、試験者によって予めプログラムされたテスト
プログラムにしたがって、テスタ100は、テストモー
ド切替信号TESTを出力し、このテストモード切替信
号TESTを切り替え回路12に入出力端子55を介し
て入力させる。
動作を説明する。はじめに、半導体集積回路装置1を、
テストモード状態に設定する。その手順について説明す
る。先ず、試験者によって予めプログラムされたテスト
プログラムにしたがって、テスタ100は、テストモー
ド切替信号TESTを出力し、このテストモード切替信
号TESTを切り替え回路12に入出力端子55を介し
て入力させる。
【0022】このテストモード切替信号TESTを受け
て、切り替え回路12は、テスト用の信号S0と、第1
の選択回路9を制御する第1の選択信号S1と、第2の
選択回路10を制御する第2の選択信号S2とを、それ
ぞれ入出力端子51〜53を介して外部のテスタ100
から直接入力できるように接続を切り替える。さらに、
切り替え回路12は、データバス4を経由して信号伝達
されるCPU2が出力するデータ信号、アドレス信号、
書込制御信号RW等についても入出力端子54を介して
直接入出力できるように接続を切り替える。図3に、セ
ンスアンプ64に焦点をあてたこのときの内部接続の様
子を図示する。以下、図3を用いて動作を説明する。
て、切り替え回路12は、テスト用の信号S0と、第1
の選択回路9を制御する第1の選択信号S1と、第2の
選択回路10を制御する第2の選択信号S2とを、それ
ぞれ入出力端子51〜53を介して外部のテスタ100
から直接入力できるように接続を切り替える。さらに、
切り替え回路12は、データバス4を経由して信号伝達
されるCPU2が出力するデータ信号、アドレス信号、
書込制御信号RW等についても入出力端子54を介して
直接入出力できるように接続を切り替える。図3に、セ
ンスアンプ64に焦点をあてたこのときの内部接続の様
子を図示する。以下、図3を用いて動作を説明する。
【0023】次に、テスタ100は、入出力端子54お
よび切り替え回路12を介して半導体集積回路装置1内
部のメモリコントローラ7に、フルアドレス信号、デー
タ信号、書込制御信号RWとを直接入力する。これらの
制御信号をメモリコントローラ7が受けると、メモリコ
ントローラ7の制御の下にnビット(1アドレス)分のメ
モリセル60に、データが読み書きされる。ここでは、
テスト用データとして、メモリセル60にデータ“1”
を書き込み(記憶)しておく。
よび切り替え回路12を介して半導体集積回路装置1内
部のメモリコントローラ7に、フルアドレス信号、デー
タ信号、書込制御信号RWとを直接入力する。これらの
制御信号をメモリコントローラ7が受けると、メモリコ
ントローラ7の制御の下にnビット(1アドレス)分のメ
モリセル60に、データが読み書きされる。ここでは、
テスト用データとして、メモリセル60にデータ“1”
を書き込み(記憶)しておく。
【0024】次に、テスタ100は、論理“1”の第2
の選択信号S2を出力し、この信号S2を入出力端子5
2を介して第2の選択回路10に入力させる。第2の選
択回路10は、第2の選択信号S2を受けて、入力ノー
ドN0の信号すなわち入出力端子51を介して入力する
信号S0を選択して、出力する。
の選択信号S2を出力し、この信号S2を入出力端子5
2を介して第2の選択回路10に入力させる。第2の選
択回路10は、第2の選択信号S2を受けて、入力ノー
ドN0の信号すなわち入出力端子51を介して入力する
信号S0を選択して、出力する。
【0025】次に、テスタ100は、論理“1”の第1
の選択信号S1を出力し、この信号S1を入出力端子5
3を介して第1の選択回路9に入力させる。第1の選択
回路9は、第1の選択信号S1を受けて、第2の選択回
路10から出力されてセンスアンプ64の入力ノードN
inから出力ノードNoutへとセンスアンプ64をバ
イパスされるバイパスラインBP1の信号を選択して、
出力する。
の選択信号S1を出力し、この信号S1を入出力端子5
3を介して第1の選択回路9に入力させる。第1の選択
回路9は、第1の選択信号S1を受けて、第2の選択回
路10から出力されてセンスアンプ64の入力ノードN
inから出力ノードNoutへとセンスアンプ64をバ
イパスされるバイパスラインBP1の信号を選択して、
出力する。
【0026】第1の選択回路9の出力信号は、次いでバ
ッファ8に入力される。バッファ8の出力信号は、次い
でデータバス4に出力される。データバス4に出力され
た信号は、さらに、切り替え回路12を経由して半導体
集積回路装置1の入出力端子54に出力される。入出力
端子54から出力される信号は、テスタ100に入力さ
れる。
ッファ8に入力される。バッファ8の出力信号は、次い
でデータバス4に出力される。データバス4に出力され
た信号は、さらに、切り替え回路12を経由して半導体
集積回路装置1の入出力端子54に出力される。入出力
端子54から出力される信号は、テスタ100に入力さ
れる。
【0027】以上、テストモード切替信号TEST、論
理“1”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、図3に示す
信号伝達経路Paが形成される。つまり、入出力端子5
1から入力させるテスト用の信号S0は、センスアンプ
64をバイパスして入出力端子54から出力されること
になる。
理“1”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、図3に示す
信号伝達経路Paが形成される。つまり、入出力端子5
1から入力させるテスト用の信号S0は、センスアンプ
64をバイパスして入出力端子54から出力されること
になる。
【0028】次に、テスタ100は、上述の信号伝達経
路Paを形成した後、入出力端子51からテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Paを経由して入出力端子54から出
力されるテスト用信号(n個)をアナログ的に信号観測す
る。
路Paを形成した後、入出力端子51からテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Paを経由して入出力端子54から出
力されるテスト用信号(n個)をアナログ的に信号観測す
る。
【0029】次に、テスタ100は、入出力端子51を
介して信号伝達経路Paに入力する元のテスト用信号S
0と、信号伝達経路Paを経由して入出力端子54から
出力されるテスト用信号とをテスタ100内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Paの
遅延時間(以下、遅延時間Aと称する)を抽出する。
介して信号伝達経路Paに入力する元のテスト用信号S
0と、信号伝達経路Paを経由して入出力端子54から
出力されるテスト用信号とをテスタ100内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Paの
遅延時間(以下、遅延時間Aと称する)を抽出する。
【0030】次に、メモリセル60に書き込みしたデー
タ“1”の読み出しに係る遅延時間を抽出する動作につ
いて説明する。テスタ100は、論理“1”の第2の選
択信号S2を出力し、この信号S2を第2の選択回路1
0に入出力端子52を介して入力させる。第2の選択回
路10は、論理“1”の第2の選択信号S2を受けて、
ノードN0の信号すなわち入出力端子51から入力する
テスト用の信号S0を選択して、出力する。
タ“1”の読み出しに係る遅延時間を抽出する動作につ
いて説明する。テスタ100は、論理“1”の第2の選
択信号S2を出力し、この信号S2を第2の選択回路1
0に入出力端子52を介して入力させる。第2の選択回
路10は、論理“1”の第2の選択信号S2を受けて、
ノードN0の信号すなわち入出力端子51から入力する
テスト用の信号S0を選択して、出力する。
【0031】次に、テスタ100は、論理“0”の第1
の選択信号S1を出力し、この信号S1を第1の選択回
路9に入出力端子53を介して入力させる。第1の選択
回路9は、論理“0”の第1の選択信号S1を受けて、
通常動作時の通りセンスアンプ64の出力ノードNou
tの信号を選択して、出力する。
の選択信号S1を出力し、この信号S1を第1の選択回
路9に入出力端子53を介して入力させる。第1の選択
回路9は、論理“0”の第1の選択信号S1を受けて、
通常動作時の通りセンスアンプ64の出力ノードNou
tの信号を選択して、出力する。
【0032】第1の選択回路9の出力信号は、次いでバ
ッファ8に入力される。バッファ8の出力信号は、次い
でデータバス4に出力される。データバス4に出力され
た信号は、さらに、切り替え回路12を経由して半導体
集積回路装置1の入出力端子54に出力される。入出力
端子54から出力された信号は、テスタ100に入力さ
れる。
ッファ8に入力される。バッファ8の出力信号は、次い
でデータバス4に出力される。データバス4に出力され
た信号は、さらに、切り替え回路12を経由して半導体
集積回路装置1の入出力端子54に出力される。入出力
端子54から出力された信号は、テスタ100に入力さ
れる。
【0033】以上、テストモード切替信号TEST、論
理“0”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、図3に示す
信号伝達経路Pbが形成され、入出力端子51から入力
したテスト用の信号S0は、センスアンプ64を通過し
て入出力端子54から出力されることになる。
理“0”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、図3に示す
信号伝達経路Pbが形成され、入出力端子51から入力
したテスト用の信号S0は、センスアンプ64を通過し
て入出力端子54から出力されることになる。
【0034】次に、テスタ100は、上述の信号伝達経
路Pbを形成した後、信号伝達経路Pbにテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pbを経由して入出力端子54から出
力される信号(n個)を信号観測する。
路Pbを形成した後、信号伝達経路Pbにテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pbを経由して入出力端子54から出
力される信号(n個)を信号観測する。
【0035】ここで、入出力端子51から入力するテス
ト用の信号S0は、センスアンプ64を活性化させる信
号であり、このテスト用信号S0をセンスアンプ64が
受けると、センスアンプ64はメモリセル60のデータ
をセンスする。メモリセル60には予めデータ“1”を
記憶させているので、センスアンプ64は、データ
“1”のデータ信号を出力する。このデータ信号は、バ
ッファ8、データバス4、および、切り替え回路12を
経由して入出力端子54から出力される。
ト用の信号S0は、センスアンプ64を活性化させる信
号であり、このテスト用信号S0をセンスアンプ64が
受けると、センスアンプ64はメモリセル60のデータ
をセンスする。メモリセル60には予めデータ“1”を
記憶させているので、センスアンプ64は、データ
“1”のデータ信号を出力する。このデータ信号は、バ
ッファ8、データバス4、および、切り替え回路12を
経由して入出力端子54から出力される。
【0036】次に、テスタ100は、入出力端子51を
介して信号伝達経路Pbに入力する元のテスト用信号S
0と、入出力端子54を介して信号伝達経路Pbから出
力される信号とをテスタ100内で自己比較させ、両者
の相対的な差、すなわち信号伝達経路Pbでの遅延時間
(以下、遅延時間Bと称する)を抽出する。
介して信号伝達経路Pbに入力する元のテスト用信号S
0と、入出力端子54を介して信号伝達経路Pbから出
力される信号とをテスタ100内で自己比較させ、両者
の相対的な差、すなわち信号伝達経路Pbでの遅延時間
(以下、遅延時間Bと称する)を抽出する。
【0037】最後に、テスタ100内に保持された信号
伝達経路Paでの遅延時間Aと、同信号伝達経路Pbで
の遅延時間Bとをテスタ100内で自己比較させ、両者
の相対的な差、すなわち、メモリセル60の読み出しに
係る各n個のセンスアンプ64の、正味の遅延時間(以
下、遅延時間ABと称する)を抽出する。この遅延時間
ABが、プログラムによって予め設定した期待値の範囲
にあれば良品と判別されるわけである。以下同様にし
て、全アドレス空間についても遅延時間ABを抽出し、
良品を判別する。
伝達経路Paでの遅延時間Aと、同信号伝達経路Pbで
の遅延時間Bとをテスタ100内で自己比較させ、両者
の相対的な差、すなわち、メモリセル60の読み出しに
係る各n個のセンスアンプ64の、正味の遅延時間(以
下、遅延時間ABと称する)を抽出する。この遅延時間
ABが、プログラムによって予め設定した期待値の範囲
にあれば良品と判別されるわけである。以下同様にし
て、全アドレス空間についても遅延時間ABを抽出し、
良品を判別する。
【0038】また、不良品が判別された場合、全アドレ
ス空間をサーチしていれば、センスアンプ64が不良で
あるか、メモリセル60のビット不良であるか、原因の
判別が容易に可能である。なお、第1の選択回路9は、
センスアンプ64の出力ノードNoutとバイパスライ
ンBPの信号のいずれか一方を選択するよう構成した
が、図4に示すように、第2の選択回路10の出力をセ
ンスアンプ64の入力ノードNinとバイパスラインB
Pとに出力を振り分ける様に、第1の選択回路9をセン
スアンプ64の入力ノードNin側に配設するように構
成しても構わない。
ス空間をサーチしていれば、センスアンプ64が不良で
あるか、メモリセル60のビット不良であるか、原因の
判別が容易に可能である。なお、第1の選択回路9は、
センスアンプ64の出力ノードNoutとバイパスライ
ンBPの信号のいずれか一方を選択するよう構成した
が、図4に示すように、第2の選択回路10の出力をセ
ンスアンプ64の入力ノードNinとバイパスラインB
Pとに出力を振り分ける様に、第1の選択回路9をセン
スアンプ64の入力ノードNin側に配設するように構
成しても構わない。
【0039】また、テストのために入出力端子が増加し
てしまっても構わない場合は、切り替え回路12を省略
しても良い。
てしまっても構わない場合は、切り替え回路12を省略
しても良い。
【0040】以上、実施の形態1によれば、半導体集積
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプについて、その
遅延時間ABを半導体集積回路装置の外部から測定でき
るので、センスアンプ単体の性能を試験・検査するのに
有効な測定回路を提供することができる。
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプについて、その
遅延時間ABを半導体集積回路装置の外部から測定でき
るので、センスアンプ単体の性能を試験・検査するのに
有効な測定回路を提供することができる。
【0041】実施の形態2 図5を用いて、実施の形態2を説明する。実施の形態2
は、テストモード時において、センスアンプ群65を構
成する複数のセンスアンプ64を、ある1つのセンスア
ンプ64の出力信号がそれとは別のセンスアンプ64の
入力信号となるように、センスアンプ群65内部でセン
スアンプ64が実質直列に接続されるように第1の選択
回路9を配設した。実施の形態1と同じ構成について
は、特にことわらない限り同じ記号、符号を付してお
り、構成についての説明は同様であるので省略する。
は、テストモード時において、センスアンプ群65を構
成する複数のセンスアンプ64を、ある1つのセンスア
ンプ64の出力信号がそれとは別のセンスアンプ64の
入力信号となるように、センスアンプ群65内部でセン
スアンプ64が実質直列に接続されるように第1の選択
回路9を配設した。実施の形態1と同じ構成について
は、特にことわらない限り同じ記号、符号を付してお
り、構成についての説明は同様であるので省略する。
【0042】はじめに、半導体集積回路装置1を、テス
トモード状態に設定する。その手順について説明をす
る。先ず、テスタ100は、テストモード切替信号TE
STを出力し、この信号TESTを半導体集積回路装置
1に、入出力端子55を介して入力させる。この信号T
ESTを受けて、切り替え回路12は、テスト用の信号
S0と、第1の選択回路9を制御する第1の選択信号S
1と、第2の選択回路10を制御する第2の選択信号S
2とを、それぞれ入出力端子51〜53を介してテスタ
100から直接入力できるように半導体集積回路1内部
の接続を切り替える。さらに、切り替え回路12は、デ
ータバス4を経由して信号伝達されるCPU2が出力す
るデータ信号、アドレス信号、書込制御信号RW等につ
いても入出力端子54を介して直接入出力できるように
接続を切り替える。図5に、このときの内部接続の様子
を図示する。
トモード状態に設定する。その手順について説明をす
る。先ず、テスタ100は、テストモード切替信号TE
STを出力し、この信号TESTを半導体集積回路装置
1に、入出力端子55を介して入力させる。この信号T
ESTを受けて、切り替え回路12は、テスト用の信号
S0と、第1の選択回路9を制御する第1の選択信号S
1と、第2の選択回路10を制御する第2の選択信号S
2とを、それぞれ入出力端子51〜53を介してテスタ
100から直接入力できるように半導体集積回路1内部
の接続を切り替える。さらに、切り替え回路12は、デ
ータバス4を経由して信号伝達されるCPU2が出力す
るデータ信号、アドレス信号、書込制御信号RW等につ
いても入出力端子54を介して直接入出力できるように
接続を切り替える。図5に、このときの内部接続の様子
を図示する。
【0043】次に、テスタ100は、入出力端子54を
介して半導体集積回路装置1内部のメモリコントローラ
7に、フルアドレス信号、データ信号、書込制御信号R
Wとを直接入力する。これらの制御信号をメモリコント
ローラ7が受けると、メモリコントローラ7の制御の下
にnビット(1アドレス分)のメモリセル60に、データ
が読み書きされる。ここでは、テスト用データとして、
メモリセル60にデータ“1”を書き込み(記憶)してお
く。
介して半導体集積回路装置1内部のメモリコントローラ
7に、フルアドレス信号、データ信号、書込制御信号R
Wとを直接入力する。これらの制御信号をメモリコント
ローラ7が受けると、メモリコントローラ7の制御の下
にnビット(1アドレス分)のメモリセル60に、データ
が読み書きされる。ここでは、テスト用データとして、
メモリセル60にデータ“1”を書き込み(記憶)してお
く。
【0044】次に、テスタ100は、論理“1”の第2
の選択信号S2を出力し、この信号S2を第2の選択回
路10に入出力端子52を介して入力させる。第2の選
択回路10は、論理“1”の第2の選択信号S2を受け
て、入出力端子51を介して入力するノードN0の信号
S0を選択して、出力する。
の選択信号S2を出力し、この信号S2を第2の選択回
路10に入出力端子52を介して入力させる。第2の選
択回路10は、論理“1”の第2の選択信号S2を受け
て、入出力端子51を介して入力するノードN0の信号
S0を選択して、出力する。
【0045】次に、テスタ100は、論理“1”の第1
の選択信号S1を出力し、この信号S1を第1の選択回
路9(1)に入出力端子53を介して入力させる。第1の
選択回路9(1)は、第1の選択信号S1を受けて、第2
の選択回路10から出力される出力信号を選択して、バ
イパスラインBP(1)を介して出力ノードNout
(1)に出力する。さらに、第1の選択回路9(2)は、
直鎖バイパスラインBP’(1)を介して出力ノードNo
ut(1)の信号を選択して、次のバイパスラインBP
(2)に出力する。以下、同様にして、第1の選択回路9
(n)は、直鎖バイパスラインBP’(n−1)を介して出
力ノードNout(n−1)の信号を選択して、バイパ
スラインBP(n)を介してNout(n)に出力する。
の選択信号S1を出力し、この信号S1を第1の選択回
路9(1)に入出力端子53を介して入力させる。第1の
選択回路9(1)は、第1の選択信号S1を受けて、第2
の選択回路10から出力される出力信号を選択して、バ
イパスラインBP(1)を介して出力ノードNout
(1)に出力する。さらに、第1の選択回路9(2)は、
直鎖バイパスラインBP’(1)を介して出力ノードNo
ut(1)の信号を選択して、次のバイパスラインBP
(2)に出力する。以下、同様にして、第1の選択回路9
(n)は、直鎖バイパスラインBP’(n−1)を介して出
力ノードNout(n−1)の信号を選択して、バイパ
スラインBP(n)を介してNout(n)に出力する。
【0046】ここで、第1の選択回路9の1つを9(1)
と付番した。他の第1の選択回路9を区別の為9(2)〜
9(n)と付番したが、第1の選択回路9(1)〜9(n)は
各々同じである。メモリセル60(1)〜(n)、センスア
ンプ64(1)〜64(n)、バイパスラインBP(1)〜
(n)、およびバッファ8(1)〜8(n)についても、区別
のため同様に付番した。
と付番した。他の第1の選択回路9を区別の為9(2)〜
9(n)と付番したが、第1の選択回路9(1)〜9(n)は
各々同じである。メモリセル60(1)〜(n)、センスア
ンプ64(1)〜64(n)、バイパスラインBP(1)〜
(n)、およびバッファ8(1)〜8(n)についても、区別
のため同様に付番した。
【0047】出力ノードNout(n)の出力信号は、次
いでバッファ8(n)に入力される。バッファ8(n)の出
力信号は、次いでデータバス4に出力される。データバ
ス4に出力された信号は、さらに、切り替え回路12を
経由して半導体集積回路装置1の入出力端子54に出力
される。入出力端子54から出力される信号は、テスタ
100に入力する。
いでバッファ8(n)に入力される。バッファ8(n)の出
力信号は、次いでデータバス4に出力される。データバ
ス4に出力された信号は、さらに、切り替え回路12を
経由して半導体集積回路装置1の入出力端子54に出力
される。入出力端子54から出力される信号は、テスタ
100に入力する。
【0048】以上、テストモード切替信号TEST、論
理“1”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、信号の伝達
経路は図5に示す信号伝達経路Pcの通りとなり、入出
力端子51から入力させたテスト用の信号S0は、各セ
ンスアンプ64(1)〜(n)をバイパスして入出力端子5
4から出力される。
理“1”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、信号の伝達
経路は図5に示す信号伝達経路Pcの通りとなり、入出
力端子51から入力させたテスト用の信号S0は、各セ
ンスアンプ64(1)〜(n)をバイパスして入出力端子5
4から出力される。
【0049】次に、テスタ100は、上述の信号伝達経
路Pcを形成した後、入出力端子51からテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pcを経由して入出力端子54から出
力されるテスト用信号を信号観測する。
路Pcを形成した後、入出力端子51からテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pcを経由して入出力端子54から出
力されるテスト用信号を信号観測する。
【0050】次に、テスタ100は、入出力端子51を
介して信号伝達経路Pcに入力する元のテスト用信号S
0と、信号伝達経路Pcを経由して入出力端子54から
出力されるテスト用信号とをテスタ100内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Pcの
遅延時間(以下、遅延時間Cと称する)を抽出する。
介して信号伝達経路Pcに入力する元のテスト用信号S
0と、信号伝達経路Pcを経由して入出力端子54から
出力されるテスト用信号とをテスタ100内で自己比較
させ、両者の相対的な差、すなわち信号伝達経路Pcの
遅延時間(以下、遅延時間Cと称する)を抽出する。
【0051】次に、メモリセル60(1)〜(n)に書き込
みしたデータの読み出しに係る遅延時間を抽出する動作
について説明する。テスタ100は、論理“1”の第2
の選択信号S2を出力し、この信号S2を第2の選択回
路10に入出力端子52を介して入力させる。第2の選
択回路10は、論理“1”の第2の選択信号S2を受け
て、入出力端子51を介して入力するテスト用の信号S
0を選択して、出力する。
みしたデータの読み出しに係る遅延時間を抽出する動作
について説明する。テスタ100は、論理“1”の第2
の選択信号S2を出力し、この信号S2を第2の選択回
路10に入出力端子52を介して入力させる。第2の選
択回路10は、論理“1”の第2の選択信号S2を受け
て、入出力端子51を介して入力するテスト用の信号S
0を選択して、出力する。
【0052】次に、テスタ100は、論理“0”の第1
の選択信号S1を出力し、この信号S1を第1の選択回
路9(1)に入出力端子53を介して入力させる。第1の
選択回路9(1)は、第1の選択信号S1を受けて、第2
の選択回路10の出力信号を入力し、センスアンプ64
(1)の入力ノードNin(1)に出力する。さらに、第1
の選択回路9(2)は、センスアンプ64(1)の出力ノー
ドNout(1)の信号を選択して入力し、センスアンプ
64(2)に向けて出力する。以下同様にして、第1の選
択回路9(n)は、センスアンプ64(n−1)の出力ノー
ドNout(n−1)の信号を選択して入力し、センスア
ンプ64(n)に向けて出力する。
の選択信号S1を出力し、この信号S1を第1の選択回
路9(1)に入出力端子53を介して入力させる。第1の
選択回路9(1)は、第1の選択信号S1を受けて、第2
の選択回路10の出力信号を入力し、センスアンプ64
(1)の入力ノードNin(1)に出力する。さらに、第1
の選択回路9(2)は、センスアンプ64(1)の出力ノー
ドNout(1)の信号を選択して入力し、センスアンプ
64(2)に向けて出力する。以下同様にして、第1の選
択回路9(n)は、センスアンプ64(n−1)の出力ノー
ドNout(n−1)の信号を選択して入力し、センスア
ンプ64(n)に向けて出力する。
【0053】センスアンプ64(n)の出力ノードNou
t(n)の信号は、次いでバッファ8(n)に入力される。
バッファ8(n)の出力信号は、次いでデータバス4に出
力される。データバス4に出力された信号は、さらに、
切り替え回路12を経由して半導体集積回路装置1の入
出力端子54に出力される。入出力端子54から出力さ
れる信号は、テスタ100に入力される。
t(n)の信号は、次いでバッファ8(n)に入力される。
バッファ8(n)の出力信号は、次いでデータバス4に出
力される。データバス4に出力された信号は、さらに、
切り替え回路12を経由して半導体集積回路装置1の入
出力端子54に出力される。入出力端子54から出力さ
れる信号は、テスタ100に入力される。
【0054】以上、テストモード切替信号TEST、論
理“0”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、信号の伝達
経路は図5に示す信号伝達経路Pdの通りとなり、入出
力端子51を介して入力したテスト用の信号S0は、実
質上直列接続されたセンスアンプ64を通過して入出力
端子54から出力されることになる。
理“0”の第1の選択信号S1、および、論理“1”の
第2の選択信号S2をそれぞれ入力すると、信号の伝達
経路は図5に示す信号伝達経路Pdの通りとなり、入出
力端子51を介して入力したテスト用の信号S0は、実
質上直列接続されたセンスアンプ64を通過して入出力
端子54から出力されることになる。
【0055】次に、テスタ100は、上述の信号伝達経
路Pdを形成した後、信号伝達経路Pdにテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pdを経由して入出力端子54から出
力される信号を信号観測する。
路Pdを形成した後、信号伝達経路Pdにテスト用の信
号S0を入力しつつそのテスト用信号S0を観測し、一
方、信号伝達経路Pdを経由して入出力端子54から出
力される信号を信号観測する。
【0056】ここで、信号伝達経路Pdに入力するテス
ト用信号S0は、センスアンプ64(1)を活性化させる
信号(“1”)であり、このテスト用信号S0をセンスア
ンプ64(1)が受けると、センスアンプ64(1)はメモ
リセル60(1)のデータをセンスする。メモリセル60
(1)には予めデータ“1”を記憶させているので、セン
スアンプ64(1)は、“1”のデータ信号を出力する。
このセンスアンプ64(1)から出力されたデータ信号を
次段のセンスアンプ64(2)が受けると、センスアンプ
64(2)は活性化されメモリセル60(2)のデータをセ
ンスする。メモリセル60(2)には予めデータ“1”を
記憶させているので、センスアンプ64(2)は、“1”
のデータ信号を出力する。このセンスアンプ64(2)か
ら出力されたデータ信号をさらに次段のセンスアンプ6
4(3)が受けると、センスアンプ64(3)は活性化さ
れ、“1”のデータ信号を出力する。以下順々にして、
センスアンプ64(n)から“1”のデータ信号が出力さ
れる。最終段のセンスアンプ64(n)から出力されるデ
ータ信号は、バッファ8(n)、データバス4、および、
切り替え回路12を経由して入出力端子54から出力さ
れる。
ト用信号S0は、センスアンプ64(1)を活性化させる
信号(“1”)であり、このテスト用信号S0をセンスア
ンプ64(1)が受けると、センスアンプ64(1)はメモ
リセル60(1)のデータをセンスする。メモリセル60
(1)には予めデータ“1”を記憶させているので、セン
スアンプ64(1)は、“1”のデータ信号を出力する。
このセンスアンプ64(1)から出力されたデータ信号を
次段のセンスアンプ64(2)が受けると、センスアンプ
64(2)は活性化されメモリセル60(2)のデータをセ
ンスする。メモリセル60(2)には予めデータ“1”を
記憶させているので、センスアンプ64(2)は、“1”
のデータ信号を出力する。このセンスアンプ64(2)か
ら出力されたデータ信号をさらに次段のセンスアンプ6
4(3)が受けると、センスアンプ64(3)は活性化さ
れ、“1”のデータ信号を出力する。以下順々にして、
センスアンプ64(n)から“1”のデータ信号が出力さ
れる。最終段のセンスアンプ64(n)から出力されるデ
ータ信号は、バッファ8(n)、データバス4、および、
切り替え回路12を経由して入出力端子54から出力さ
れる。
【0057】次に、テスタ100は、入出力端子51を
介して信号伝達経路Pdに入力する元のテスト用信号S
0と、入出力端子54を介して信号伝達経路Pdから出
力されるデータ信号とをテスタ100内で自己比較さ
せ、両者の相対的な差、すなわち信号伝達経路Pdでの
遅延時間(以下、遅延時間Dと称する)を抽出する。
介して信号伝達経路Pdに入力する元のテスト用信号S
0と、入出力端子54を介して信号伝達経路Pdから出
力されるデータ信号とをテスタ100内で自己比較さ
せ、両者の相対的な差、すなわち信号伝達経路Pdでの
遅延時間(以下、遅延時間Dと称する)を抽出する。
【0058】最後に、テスタ100内に保持された信号
伝達経路Pcでの遅延時間Cと、同信号伝達経路Pdで
の遅延時間Dとをテスタ100内で自己比較させ、両者
の相対的な差、すなわちメモリセルを含むセンスアンプ
64(1)〜64(n)における遅延時間の総和(以下、遅
延時間CDと称する)を抽出する。この遅延時間CDが
期待される値であれば、良品と判別されるわけである。
以下同様にして、全アドレス空間についても遅延時間を
抽出し、良品の判別をする。
伝達経路Pcでの遅延時間Cと、同信号伝達経路Pdで
の遅延時間Dとをテスタ100内で自己比較させ、両者
の相対的な差、すなわちメモリセルを含むセンスアンプ
64(1)〜64(n)における遅延時間の総和(以下、遅
延時間CDと称する)を抽出する。この遅延時間CDが
期待される値であれば、良品と判別されるわけである。
以下同様にして、全アドレス空間についても遅延時間を
抽出し、良品の判別をする。
【0059】以上、実施の形態2によれば、半導体集積
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプ64(1)〜64
(n)について、センスアンプn個分の遅延時間CDを外
部から測定することができ、センスアンプ単体の性能を
試験・検査するのに有効な測定回路を提供することがで
きる。
回路装置の内部にあり、かつ微弱なアナログ信号により
試験・検査が困難であったセンスアンプ64(1)〜64
(n)について、センスアンプn個分の遅延時間CDを外
部から測定することができ、センスアンプ単体の性能を
試験・検査するのに有効な測定回路を提供することがで
きる。
【0060】また、実施の形態1のようにセンスアンプ
1つ1つの遅延時間を抽出しなくとも、センスアンプn
個分の遅延時間CDからセンスアンプ1つ分の遅延時間
を平均して抽出できるので、試験・検査が一度で済み、
試験・検査の時間短縮が可能である。
1つ1つの遅延時間を抽出しなくとも、センスアンプn
個分の遅延時間CDからセンスアンプ1つ分の遅延時間
を平均して抽出できるので、試験・検査が一度で済み、
試験・検査の時間短縮が可能である。
【0061】また、センスアンプ1つの遅延時間が、テ
スタ100の測定限界を超える場合には、複数のセンス
アンプ64(1)〜64(n)が実質的に直列に接続される
ことにより遅延時間が積算されるので、入出力端子54
から出力される信号はテスタ100で測定可能になる。
スタ100の測定限界を超える場合には、複数のセンス
アンプ64(1)〜64(n)が実質的に直列に接続される
ことにより遅延時間が積算されるので、入出力端子54
から出力される信号はテスタ100で測定可能になる。
【0062】実施の形態3 図6を用いて、実施の形態3を説明する。図6におい
て、13は、入力した信号をΔt時間信号遅延させて出
力する複数の遅延素子である。14は、入力した信号を
信号反転させて出力する、インバータである。15は、
入出力端子56から入力する第3の制御信号S3に基づ
いて、第1の固定した信号を選択して出力する第1の状
態と、前記インバータ14の出力信号を選択入力して出
力する第2の状態と、に動作接続状態を切り替えるルー
プスイッチである。
て、13は、入力した信号をΔt時間信号遅延させて出
力する複数の遅延素子である。14は、入力した信号を
信号反転させて出力する、インバータである。15は、
入出力端子56から入力する第3の制御信号S3に基づ
いて、第1の固定した信号を選択して出力する第1の状
態と、前記インバータ14の出力信号を選択入力して出
力する第2の状態と、に動作接続状態を切り替えるルー
プスイッチである。
【0063】前記複数の遅延素子13、前記インバータ
14、および前記ループスイッチ15とをループ状に順
に直列接続し、各遅延素子13のそれぞれの出力ノード
N1〜Nn+1からそれぞれΔtづつタイミングの異な
るタイミング信号T1〜Tn+1を導出するリングオシ
レータ16を構成する。
14、および前記ループスイッチ15とをループ状に順
に直列接続し、各遅延素子13のそれぞれの出力ノード
N1〜Nn+1からそれぞれΔtづつタイミングの異な
るタイミング信号T1〜Tn+1を導出するリングオシ
レータ16を構成する。
【0064】FF1(1)〜FF1(n)は、リングオシレ
ータ16から生成されるタイミング信号T1〜Tnをそ
れぞれ受け、センスアンプ64の入力ノードNinの信
号をΔtづつ異なるタイミングでサンプリングするサン
プリング用のラッチである。FF2(1)〜FF2(n)
は、リングオシレータ16から生成されるタイミング信
号Tn+1を受け、前記サンプリング用のラッチFF1
(1)〜FF1(n)の各出力信号Qをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
FF1(1)〜FF1(n)とホールド用のラッチFF2
(1)〜FF2(n)とでサンプルホールド回路17を構成
する。
ータ16から生成されるタイミング信号T1〜Tnをそ
れぞれ受け、センスアンプ64の入力ノードNinの信
号をΔtづつ異なるタイミングでサンプリングするサン
プリング用のラッチである。FF2(1)〜FF2(n)
は、リングオシレータ16から生成されるタイミング信
号Tn+1を受け、前記サンプリング用のラッチFF1
(1)〜FF1(n)の各出力信号Qをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
FF1(1)〜FF1(n)とホールド用のラッチFF2
(1)〜FF2(n)とでサンプルホールド回路17を構成
する。
【0065】FF3(1)〜FF3(n)は、リングオシレ
ータ16から生成されるタイミング信号T1〜Tnをそ
れぞれ受け、センスアンプ64の出力ノードNoutの
信号をΔtづつ異なるタイミングでサンプリングするサ
ンプリング用のラッチである。FF4(1)〜FF4(n)
は、リングオシレータ16から生成されるタイミング信
号Tn+1を受け、前記サンプリング用のラッチFF3
(1)〜FF3(n)の各出力信号Qをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
FF3(1)〜FF3(n)とホールド用のラッチFF4
(1)〜FF4(n)とでサンプルホールド回路18を構成
し、センスアンプ64の出力ノードNoutに配設す
る。
ータ16から生成されるタイミング信号T1〜Tnをそ
れぞれ受け、センスアンプ64の出力ノードNoutの
信号をΔtづつ異なるタイミングでサンプリングするサ
ンプリング用のラッチである。FF4(1)〜FF4(n)
は、リングオシレータ16から生成されるタイミング信
号Tn+1を受け、前記サンプリング用のラッチFF3
(1)〜FF3(n)の各出力信号Qをそれぞれ保持するホ
ールド用のラッチである。前記サンプリング用のラッチ
FF3(1)〜FF3(n)とホールド用のラッチFF4
(1)〜FF4(n)とでサンプルホールド回路18を構成
し、センスアンプ64の出力ノードNoutに配設す
る。
【0066】実施の形態3は、Δtづつタイミングの異
なるタイミング信号T1〜Tn+1を生成するリングオ
シレータ16を設け、さらにリングオシレータ16から
導出するタイミング信号T1〜Tn+1に基づいて、セ
ンスアンプ64の入力ノードNinの信号と出力ノード
Noutの信号をそれぞれサンプリングして保持するサ
ンプルホールド回路17および18を設けることを特徴
とする。
なるタイミング信号T1〜Tn+1を生成するリングオ
シレータ16を設け、さらにリングオシレータ16から
導出するタイミング信号T1〜Tn+1に基づいて、セ
ンスアンプ64の入力ノードNinの信号と出力ノード
Noutの信号をそれぞれサンプリングして保持するサ
ンプルホールド回路17および18を設けることを特徴
とする。
【0067】次に、動作を説明する。はじめに、半導体
集積回路装置1を、テストモード状態に設定する手順に
ついて説明をする。先ず、テスタ100は、テストモー
ド切替信号TESTを出力し、この信号TESTを半導
体集積回路装置1に入出力端子55を介して入力させ
る。この信号TESTを受けて、切り替え回路12は、
テスト用の信号S0と、第1の選択回路9を制御する第
1の選択信号S1と、第2の選択回路10を制御する第
2の選択信号S2とを、それぞれ入出力端子51〜53
を介してテスタ100から直接入力できるように半導体
集積回路装置1内部の接続を切り替える。さらに、切り
替え回路12は、データバス4を経由して信号伝達され
るCPU2が出力するデータ信号、アドレス信号、書込
制御信号RW等についても、入出力端子54を介して直
接入出力できるように接続を切り替える。
集積回路装置1を、テストモード状態に設定する手順に
ついて説明をする。先ず、テスタ100は、テストモー
ド切替信号TESTを出力し、この信号TESTを半導
体集積回路装置1に入出力端子55を介して入力させ
る。この信号TESTを受けて、切り替え回路12は、
テスト用の信号S0と、第1の選択回路9を制御する第
1の選択信号S1と、第2の選択回路10を制御する第
2の選択信号S2とを、それぞれ入出力端子51〜53
を介してテスタ100から直接入力できるように半導体
集積回路装置1内部の接続を切り替える。さらに、切り
替え回路12は、データバス4を経由して信号伝達され
るCPU2が出力するデータ信号、アドレス信号、書込
制御信号RW等についても、入出力端子54を介して直
接入出力できるように接続を切り替える。
【0068】次に、テスタ100は、半導体集積回路装
置1内部のメモリコントローラ7に、アドレス信号、デ
ータ信号、書込制御信号RWとを入出力端子54を介し
て直接入力する。これらの制御信号をメモリコントロー
ラ7が受けると、メモリコントローラ7の制御の下にn
ビット(1アドレス分)のメモリセル60に、データが読
み書きされる。ここでは、テスト用データとして、メモ
リセル60にデータ“1”を書き込み(記憶)しておく。
置1内部のメモリコントローラ7に、アドレス信号、デ
ータ信号、書込制御信号RWとを入出力端子54を介し
て直接入力する。これらの制御信号をメモリコントロー
ラ7が受けると、メモリコントローラ7の制御の下にn
ビット(1アドレス分)のメモリセル60に、データが読
み書きされる。ここでは、テスト用データとして、メモ
リセル60にデータ“1”を書き込み(記憶)しておく。
【0069】次に、入出力端子55、52を介して、テ
ストモード切替信号TEST、論理“1”の制御信号S
2をそれぞれ入力して、入出力端子51から入出力端子
54への信号伝達経路Peおよび信号伝達経路Pfをそ
れぞれ形成する。
ストモード切替信号TEST、論理“1”の制御信号S
2をそれぞれ入力して、入出力端子51から入出力端子
54への信号伝達経路Peおよび信号伝達経路Pfをそ
れぞれ形成する。
【0070】次に、テスタ100は、第3の制御信号S
3を出力し、この信号S3はループスイッチ15に入出
力端子51を介して入力される。ループスイッチ15
は、この信号S3を受けて第1の固定した信号を選択し
て出力する第1の状態から、インバータ14の出力信号
を選択入力して出力する第2の状態(ループの形成)へ接
続状態を切り替える。ループスイッチ15は、第2の状
態に切り替わり、リングオシレータ16は発振を開始す
る。
3を出力し、この信号S3はループスイッチ15に入出
力端子51を介して入力される。ループスイッチ15
は、この信号S3を受けて第1の固定した信号を選択し
て出力する第1の状態から、インバータ14の出力信号
を選択入力して出力する第2の状態(ループの形成)へ接
続状態を切り替える。ループスイッチ15は、第2の状
態に切り替わり、リングオシレータ16は発振を開始す
る。
【0071】各遅延素子13は、Δt時間の信号遅延を
生ずるので、リングオシレータ16の各ノードN1〜N
n+1からは、ノードN1からのタイミング信号T1を
基準にΔtずつ順に信号遅延した信号T2〜Tn+1が
生成される。
生ずるので、リングオシレータ16の各ノードN1〜N
n+1からは、ノードN1からのタイミング信号T1を
基準にΔtずつ順に信号遅延した信号T2〜Tn+1が
生成される。
【0072】次に、テスタ100は、センスアンプ64
を活性化させるためにテスト用の信号S0を出力し、こ
の信号S0を半導体集積回路装置1に入出力端子51を
介して入力させる。このときのサンプルホールド回路1
7および18の動作を、図7および表1を用いて説明す
る。
を活性化させるためにテスト用の信号S0を出力し、こ
の信号S0を半導体集積回路装置1に入出力端子51を
介して入力させる。このときのサンプルホールド回路1
7および18の動作を、図7および表1を用いて説明す
る。
【0073】図7は、リングオシレータ16を構成する
各バッファ13のタイミング信号T1〜Tn+1と、半
導体集積回路装置1の外部に設けたテスタ100から入
力されセンスアンプ64を活性化させるセンスアンプ6
4の入力ノードNinの信号S0と、センスアンプ64
の出力ノードNoutの信号とを各々示している。
各バッファ13のタイミング信号T1〜Tn+1と、半
導体集積回路装置1の外部に設けたテスタ100から入
力されセンスアンプ64を活性化させるセンスアンプ6
4の入力ノードNinの信号S0と、センスアンプ64
の出力ノードNoutの信号とを各々示している。
【0074】表1は、センスアンプ64の入力ノードN
inに配設したサンプルホールド回路17のサンプリン
グ用ラッチFF1(1)〜FF1(n)、ホールド用ラッチ
FF2(1)〜FF2(n)の出力信号、および同じくセン
スアンプ64の出力ノードNoutに配設したサンプル
ホールド回路18の出力信号の様子を示している。
inに配設したサンプルホールド回路17のサンプリン
グ用ラッチFF1(1)〜FF1(n)、ホールド用ラッチ
FF2(1)〜FF2(n)の出力信号、および同じくセン
スアンプ64の出力ノードNoutに配設したサンプル
ホールド回路18の出力信号の様子を示している。
【表1】
【0075】サンプリング用ラッチFF1(1)は、タイ
ミング信号T1でセンスアンプ64の入力ノードNin
の信号S0をサンプリングし、サンプリング用ラッチF
F1(2)はタイミング信号T2で入力ノードNinの信
号S0をサンプリングする。以下、同様にして、サンプ
リング用ラッチFF1(3)〜FF1(n)はタイミング信
号T3〜Tnで入力ノードNinの信号S0をサンプリ
ングする。
ミング信号T1でセンスアンプ64の入力ノードNin
の信号S0をサンプリングし、サンプリング用ラッチF
F1(2)はタイミング信号T2で入力ノードNinの信
号S0をサンプリングする。以下、同様にして、サンプ
リング用ラッチFF1(3)〜FF1(n)はタイミング信
号T3〜Tnで入力ノードNinの信号S0をサンプリ
ングする。
【0076】そして、サンプリング用ラッチFF1(1)
〜(n)にセンスアンプ64の入力ノードNinの信号S
0が各々異なるタイミングT1〜Tnでサンプリングさ
れた後、次のタイミング信号Tn+1でサンプリング用
ラッチFF1(1)〜FF(n)にサンプリングされたデー
タ信号Qが、ホールド用ラッチFF2(1)〜(n)にホー
ルドされる。
〜(n)にセンスアンプ64の入力ノードNinの信号S
0が各々異なるタイミングT1〜Tnでサンプリングさ
れた後、次のタイミング信号Tn+1でサンプリング用
ラッチFF1(1)〜FF(n)にサンプリングされたデー
タ信号Qが、ホールド用ラッチFF2(1)〜(n)にホー
ルドされる。
【0077】表1に示す通り、サンプルホールド回路1
7では、タイミング信号T2を受けるサンプリング用ラ
ッチFF1(2)とタイミング信号T3を受けるサンプリ
ング用ラッチFF1(3)との間でサンプリングデータが
“0”から“1”に切り替わり、入力ノードNinの信
号S0がこのタイミングT2とT3の間に変化したこと
が判る。
7では、タイミング信号T2を受けるサンプリング用ラ
ッチFF1(2)とタイミング信号T3を受けるサンプリ
ング用ラッチFF1(3)との間でサンプリングデータが
“0”から“1”に切り替わり、入力ノードNinの信
号S0がこのタイミングT2とT3の間に変化したこと
が判る。
【0078】一方、センスアンプ64は、この信号S0
を受けて、活性化される。センスアンプ64が活性化す
ると、センスアンプ64はメモリセル60に記憶されて
いるデータ“1”を出力ノードNoutに出力する。サ
ンプルホールド回路18のサンプリング用ラッチFF3
(1)はタイミングT1でセンスアンプ64の出力ノード
Noutの信号をサンプリングし、サンプリング用ラッ
チFF3(2)はタイミングT2でセンスアンプの出力ノ
ードNoutの信号をサンプリングする。以下、同様に
して、サンプリング用ラッチFF3(3)〜FF3(n)は
各々タイミングT3〜Tnでセンスアンプ64の出力ノ
ードNoutの信号をサンプリングする。
を受けて、活性化される。センスアンプ64が活性化す
ると、センスアンプ64はメモリセル60に記憶されて
いるデータ“1”を出力ノードNoutに出力する。サ
ンプルホールド回路18のサンプリング用ラッチFF3
(1)はタイミングT1でセンスアンプ64の出力ノード
Noutの信号をサンプリングし、サンプリング用ラッ
チFF3(2)はタイミングT2でセンスアンプの出力ノ
ードNoutの信号をサンプリングする。以下、同様に
して、サンプリング用ラッチFF3(3)〜FF3(n)は
各々タイミングT3〜Tnでセンスアンプ64の出力ノ
ードNoutの信号をサンプリングする。
【0079】そして、サンプリング用ラッチFF3(1)
〜(n)にセンスアンプ64の出力ノードNoutの信号
が各々異なるタイミングT1〜Tnでサンプリングされ
た後、次のタイミングTn+1でサンプリング用ラッチ
FF3(1)〜FF(n)にサンプリングされたデータ信号
Qが、ホールド用ラッチFF4(1)〜(n)にホールドさ
れる。
〜(n)にセンスアンプ64の出力ノードNoutの信号
が各々異なるタイミングT1〜Tnでサンプリングされ
た後、次のタイミングTn+1でサンプリング用ラッチ
FF3(1)〜FF(n)にサンプリングされたデータ信号
Qが、ホールド用ラッチFF4(1)〜(n)にホールドさ
れる。
【0080】表1に示す通り、サンプルホールド回路1
8では、タイミング信号T8を受けるサンプリング用ラ
ッチFF3(8)とタイミング信号T9を受けるサンプリ
ング用ラッチFF3(9)との間でサンプリングデータが
“0”から“1”に切り替わり、センスアンプ64の出
力ノードNoutの信号がこのタイミングT8とT9の
間に変化したことが判る。
8では、タイミング信号T8を受けるサンプリング用ラ
ッチFF3(8)とタイミング信号T9を受けるサンプリ
ング用ラッチFF3(9)との間でサンプリングデータが
“0”から“1”に切り替わり、センスアンプ64の出
力ノードNoutの信号がこのタイミングT8とT9の
間に変化したことが判る。
【0081】次に、テスタ100は、センスアンプ64
の入力ノードNinに配設したサンプルホールド回路1
7のホールド用ラッチFF2(1)〜(n)の保持情報を、
データバス4、切り替え回路12、および入出力端子5
4を介した信号伝達経路Peを経由して入力する。同様
に、テスタ100は、センスアンプの出力ノードNou
tに配設したサンプルホールド回路18のホールド用ラ
ッチFF4(1)〜(n)の保持情報を、データバス4、切
り替え回路12、および入出力端子54を介した信号伝
達経路Pfを経由して入力する。
の入力ノードNinに配設したサンプルホールド回路1
7のホールド用ラッチFF2(1)〜(n)の保持情報を、
データバス4、切り替え回路12、および入出力端子5
4を介した信号伝達経路Peを経由して入力する。同様
に、テスタ100は、センスアンプの出力ノードNou
tに配設したサンプルホールド回路18のホールド用ラ
ッチFF4(1)〜(n)の保持情報を、データバス4、切
り替え回路12、および入出力端子54を介した信号伝
達経路Pfを経由して入力する。
【0082】テスタ100がホールド用ラッチFF2お
よびホールド用ラッチFF4にホールドされた保持情報
を読み出すタイミングは、テスト用の信号S0を入力し
た後に行う。例えば、インバータ15の出力信号は、リ
ングオシレータ16の1周期毎に変化し、入出力端子5
4を介して出力されるので、この周期を保持情報の取り
出しタイミング基準にしても良い。
よびホールド用ラッチFF4にホールドされた保持情報
を読み出すタイミングは、テスト用の信号S0を入力し
た後に行う。例えば、インバータ15の出力信号は、リ
ングオシレータ16の1周期毎に変化し、入出力端子5
4を介して出力されるので、この周期を保持情報の取り
出しタイミング基準にしても良い。
【0083】また、第3の制御信号S3を入力してルー
プスイッチ15を第1の状態にし、リングオシレータ1
6の発振動作を停止させても良い。リングオシレータ1
6が停止すると、サンプリング用ラッチFF1(1)〜
(n)およびサンプリング用ラッチFF3(1)〜(n)にサ
ンプリングしたデータ、ホールド用ラッチFF2(1)〜
(n)およびホールド用ラッチFF4(1)〜(n)にホール
ドしたデータは変化しない。
プスイッチ15を第1の状態にし、リングオシレータ1
6の発振動作を停止させても良い。リングオシレータ1
6が停止すると、サンプリング用ラッチFF1(1)〜
(n)およびサンプリング用ラッチFF3(1)〜(n)にサ
ンプリングしたデータ、ホールド用ラッチFF2(1)〜
(n)およびホールド用ラッチFF4(1)〜(n)にホール
ドしたデータは変化しない。
【0084】最後に、テスタ100は、サンプルホール
ド回路17のホールド用ラッチFF2とサンプルホール
ド回路18のホールド用ラッチFF4とから取り出した
デジタルデータをテスタ100内で比較する。
ド回路17のホールド用ラッチFF2とサンプルホール
ド回路18のホールド用ラッチFF4とから取り出した
デジタルデータをテスタ100内で比較する。
【0085】表1に示す通り、テスタ100は、サンプ
ルホールド回路17のラッチFF2(1)〜(n)から取り
出すデジタルデータを基に、タイミングT2とT3の間
で入力信号S0がセンスアンプ64を活性化させ始めた
と判定する。また、テスタ100は、サンプルホールド
回路18のラッチFF4(1)〜(n)から取り出すデジタ
ルデータを基に、タイミングT8とT9の間でセンスア
ンプ64が活性化されたと判定する。
ルホールド回路17のラッチFF2(1)〜(n)から取り
出すデジタルデータを基に、タイミングT2とT3の間
で入力信号S0がセンスアンプ64を活性化させ始めた
と判定する。また、テスタ100は、サンプルホールド
回路18のラッチFF4(1)〜(n)から取り出すデジタ
ルデータを基に、タイミングT8とT9の間でセンスア
ンプ64が活性化されたと判定する。
【0086】テスタ100は、2つの判定結果からさら
に比較をし、センスアンプ64の活性化の始まり(T3)
から活性化の完了(T9)までの遅延時間EがΔtの6倍
分であることを抽出する。この遅延時間EFが期待され
る値の範囲内であれば、半導体集積回路装置1は良品と
判別されるわけである。
に比較をし、センスアンプ64の活性化の始まり(T3)
から活性化の完了(T9)までの遅延時間EがΔtの6倍
分であることを抽出する。この遅延時間EFが期待され
る値の範囲内であれば、半導体集積回路装置1は良品と
判別されるわけである。
【0087】なお、図8に示すよう、ホールド用ラッチ
FF2(1)〜(n)およびFF4(1)〜(n)を設けずに、
サンプリング用ラッチFF1(1)〜(n)およびFF3
(1)〜(n)からサンプリングしたデータを読み出し、テ
スタ100内で比較させてもよい。
FF2(1)〜(n)およびFF4(1)〜(n)を設けずに、
サンプリング用ラッチFF1(1)〜(n)およびFF3
(1)〜(n)からサンプリングしたデータを読み出し、テ
スタ100内で比較させてもよい。
【0088】また、実施の形態2においても適用でき、
センスアンプ64の入力ノードNinと出力ノードNo
ut(n)とにそれぞれサンプルホールド回路17、18
を設けても良い。
センスアンプ64の入力ノードNinと出力ノードNo
ut(n)とにそれぞれサンプルホールド回路17、18
を設けても良い。
【0089】以上の通り、実施の形態3は、他の実施の
形態で説明したように入出力端子54から出力されるア
ナログ出力信号を直接比較するのではなく、センスアン
プ64近傍の入力ノードNinと出力ノードNoutと
に配設するサンプルホールド回路17、18にサンプル
ホールドされるデジタルデータを比較するようにした。
そのため、テスタ100がアナログ信号を処理する際に
生じる内部誤差を極力排除した遅延時間EFの抽出が行
え、試験・検査の検出効率が高まる。
形態で説明したように入出力端子54から出力されるア
ナログ出力信号を直接比較するのではなく、センスアン
プ64近傍の入力ノードNinと出力ノードNoutと
に配設するサンプルホールド回路17、18にサンプル
ホールドされるデジタルデータを比較するようにした。
そのため、テスタ100がアナログ信号を処理する際に
生じる内部誤差を極力排除した遅延時間EFの抽出が行
え、試験・検査の検出効率が高まる。
【0090】また、テスタ100の取り扱う信号が、ア
ナログ的信号およびデジタル的信号から、デジタル的信
号だけに内部処理が統一され、テスト冶具やテストプロ
グラム等が簡便になる。
ナログ的信号およびデジタル的信号から、デジタル的信
号だけに内部処理が統一され、テスト冶具やテストプロ
グラム等が簡便になる。
【0091】実施の形態4 図9を用いて実施の形態4を説明する。19は、トラン
スミッションゲートによるスイッチSW11〜SW1n
で構成した、第1のクロック選択回路である。第1のク
ロック選択回路19は、リングオシレータ16の出力ノ
ードN1〜Nnから出力されるタイミング信号T1〜T
nの中から、入出力端子54を介して入力する第4の制
御信号S4に基づいて、いずれか1つをタイミング信号
T01として選択し、出力する。
スミッションゲートによるスイッチSW11〜SW1n
で構成した、第1のクロック選択回路である。第1のク
ロック選択回路19は、リングオシレータ16の出力ノ
ードN1〜Nnから出力されるタイミング信号T1〜T
nの中から、入出力端子54を介して入力する第4の制
御信号S4に基づいて、いずれか1つをタイミング信号
T01として選択し、出力する。
【0092】20は、トランスミッションゲートによる
スイッチSW21〜SW2nで構成した、第2のクロッ
ク選択回路である。第2のクロック選択回路20は、リ
ングオシレータ16の出力ノードN1〜Nnから出力さ
れるタイミング信号T1〜Tnの中から、入出力端子5
4を介して入力する制御信号S5に基づいて、いずれか
1つをタイミング信号T02として選択し、出力する。
スイッチSW21〜SW2nで構成した、第2のクロッ
ク選択回路である。第2のクロック選択回路20は、リ
ングオシレータ16の出力ノードN1〜Nnから出力さ
れるタイミング信号T1〜Tnの中から、入出力端子5
4を介して入力する制御信号S5に基づいて、いずれか
1つをタイミング信号T02として選択し、出力する。
【0093】FF5は、第1のクロック選択回路19で
選択されたタイミング信号T01を受け、センスアンプ
64の入力ノードNinの信号をサンプリングするサン
プリング用ラッチである。FF6はリングオシレータ1
6のタイミング信号Tn+1を受け、サンプリング用ラ
ッチFF5のサンプリングデータを保持するホールド用
ラッチである。サンプリング用ラッチFF5とホールド
用ラッチFF6とで第3のサンプルホールド回路21を
構成する。
選択されたタイミング信号T01を受け、センスアンプ
64の入力ノードNinの信号をサンプリングするサン
プリング用ラッチである。FF6はリングオシレータ1
6のタイミング信号Tn+1を受け、サンプリング用ラ
ッチFF5のサンプリングデータを保持するホールド用
ラッチである。サンプリング用ラッチFF5とホールド
用ラッチFF6とで第3のサンプルホールド回路21を
構成する。
【0094】FF7は、第2のクロック選択回路20で
選択されたタイミング信号T02を受け、センスアンプ
64の出力ノードNoutの信号をサンプリングするサ
ンプリング用ラッチである。FF8は、リングオシレー
タ16のタイミング信号Tn+1を受け、サンプリング
用ラッチFF7のサンプリングデータを保持するホール
ド用ラッチである。サンプリング用ラッチFF7とホー
ルド用ラッチFF8とで第4のサンプルホールド回路2
2を構成する。なお、他の実施の形態と同一の構成には
同一の符号を付しており、説明については重複するので
省略する。
選択されたタイミング信号T02を受け、センスアンプ
64の出力ノードNoutの信号をサンプリングするサ
ンプリング用ラッチである。FF8は、リングオシレー
タ16のタイミング信号Tn+1を受け、サンプリング
用ラッチFF7のサンプリングデータを保持するホール
ド用ラッチである。サンプリング用ラッチFF7とホー
ルド用ラッチFF8とで第4のサンプルホールド回路2
2を構成する。なお、他の実施の形態と同一の構成には
同一の符号を付しており、説明については重複するので
省略する。
【0095】実施の形態4は、実施の形態3における回
路規模の大きなサンプリング用ラッチおよびホールド用
ラッチの所要数を削減する替わりに、タイミング信号T
1〜Tnの中から1つを選択して出力する回路規模の小
さなクロック選択回路19、20を設けたことを特徴と
する。
路規模の大きなサンプリング用ラッチおよびホールド用
ラッチの所要数を削減する替わりに、タイミング信号T
1〜Tnの中から1つを選択して出力する回路規模の小
さなクロック選択回路19、20を設けたことを特徴と
する。
【0096】次に、動作について説明する。はじめに、
テスタ100は、入出力端子55からテストモード切替
信号TESTを入力して、半導体集積回路装置1をテス
トモードに設定し、メモリセル60にデータ“1”を書
き込んでおく。その手順については、実施の形態1乃至
3と同様であるので、説明は省略する。また、テスタ1
00は、半導体集積回路装置1をテストモードに設定し
た後、入出力端子52を介して第2の制御信号S2を入
力する。制御信号S2を受けて、第2の選択回路10
は、入出力端子51を介して入力されるテスト用の信号
S0を選択して出力する。したがって、テスト用の信号
S0は、センスアンプ64の入力ノードNinに入力さ
れる。
テスタ100は、入出力端子55からテストモード切替
信号TESTを入力して、半導体集積回路装置1をテス
トモードに設定し、メモリセル60にデータ“1”を書
き込んでおく。その手順については、実施の形態1乃至
3と同様であるので、説明は省略する。また、テスタ1
00は、半導体集積回路装置1をテストモードに設定し
た後、入出力端子52を介して第2の制御信号S2を入
力する。制御信号S2を受けて、第2の選択回路10
は、入出力端子51を介して入力されるテスト用の信号
S0を選択して出力する。したがって、テスト用の信号
S0は、センスアンプ64の入力ノードNinに入力さ
れる。
【0097】次に、テスタ100は、テスト用の信号S
0と第3の制御信号S3を出力する。ループスイッチ1
5は、入出力端子56を介して第3の制御信号S3が入
力され、第1の状態から第2の状態(ループの形成)に切
り替わる。ループスイッチ15が第2の状態に切り替わ
ると、リングオシレータ16は発振を開始する。各遅延
素子13は、Δt時間の信号遅延を生ずるので、リング
オシレータ16の各ノードN1〜Nn+1からは、ノー
ドN1のタイミング信号T1を基準にΔtずつ順に信号
遅延した信号T2〜Tn+1が生成される。
0と第3の制御信号S3を出力する。ループスイッチ1
5は、入出力端子56を介して第3の制御信号S3が入
力され、第1の状態から第2の状態(ループの形成)に切
り替わる。ループスイッチ15が第2の状態に切り替わ
ると、リングオシレータ16は発振を開始する。各遅延
素子13は、Δt時間の信号遅延を生ずるので、リング
オシレータ16の各ノードN1〜Nn+1からは、ノー
ドN1のタイミング信号T1を基準にΔtずつ順に信号
遅延した信号T2〜Tn+1が生成される。
【0098】次に、テスタ100は、第4の制御信号S
4を出力する。この信号S4を受ける第1のクロック選
択回路19は、リングオシレータ16のタイミング信号
T1〜Tnの中からいずれか1つを選択する。例えば、
タイミング信号T1を選択する。第1のクロック選択回
路19で選択されたタイミング信号T1は、サンプリン
グ用ラッチFF5に入力ノードNinの信号をサンプリ
ングするサンプリングタイミング信号T01として入力
される。
4を出力する。この信号S4を受ける第1のクロック選
択回路19は、リングオシレータ16のタイミング信号
T1〜Tnの中からいずれか1つを選択する。例えば、
タイミング信号T1を選択する。第1のクロック選択回
路19で選択されたタイミング信号T1は、サンプリン
グ用ラッチFF5に入力ノードNinの信号をサンプリ
ングするサンプリングタイミング信号T01として入力
される。
【0099】次に、テスタ100は、前記第4の制御信
号S4とは独立に、第5の制御信号S5を出力する。こ
の信号S5を受ける第2のクロック選択回路20は、リ
ングオシレータ16のタイミング信号T1〜Tnの中か
らいずれか1つを選択する。例えば、タイミング信号T
1を選択する。第2のクロック選択回路20で選択され
たタイミング信号T1は、サンプリング用ラッチFF7
に出力ノードNoutの信号をサンプリングするサンプ
リングタイミング信号T02として入力される。
号S4とは独立に、第5の制御信号S5を出力する。こ
の信号S5を受ける第2のクロック選択回路20は、リ
ングオシレータ16のタイミング信号T1〜Tnの中か
らいずれか1つを選択する。例えば、タイミング信号T
1を選択する。第2のクロック選択回路20で選択され
たタイミング信号T1は、サンプリング用ラッチFF7
に出力ノードNoutの信号をサンプリングするサンプ
リングタイミング信号T02として入力される。
【0100】次に、テスタ100は、センスアンプ64
を活性化させるためのテスト用の信号S0を出力する。
この信号S0は、入出力端子51を介して半導体集積回
路装置1に入力される。テスト用の信号S0は、実施の
形態3および図7表1において説明図示したものと同じ
信号S0である。
を活性化させるためのテスト用の信号S0を出力する。
この信号S0は、入出力端子51を介して半導体集積回
路装置1に入力される。テスト用の信号S0は、実施の
形態3および図7表1において説明図示したものと同じ
信号S0である。
【0101】第3のサンプルホールド回路21内のサン
プリング用ラッチFF5は、タイミング信号T1を受け
てセンスアンプの入力ノードNinの信号をサンプリン
グし、ホールド用ラッチFF6は、タイミング信号T1
を受けてサンプリング用ラッチFF5のサンプリングデ
ータをホールドする。つまり、サンプリング用ラッチF
F5およびホールド用ラッチFF6は、実施の形態3の
サンプリング用ラッチFF1(1)およびホールド用ラッ
チFF2(1)にそれぞれ相当し、また同じ動作をする。
したがって、タイミング信号T1を受ける時のサンプリ
ング用ラッチFF5およびホールド用ラッチFF6には
データ“0”が保持され、このときテスタ100は、デ
ータ“0”を読み出す。
プリング用ラッチFF5は、タイミング信号T1を受け
てセンスアンプの入力ノードNinの信号をサンプリン
グし、ホールド用ラッチFF6は、タイミング信号T1
を受けてサンプリング用ラッチFF5のサンプリングデ
ータをホールドする。つまり、サンプリング用ラッチF
F5およびホールド用ラッチFF6は、実施の形態3の
サンプリング用ラッチFF1(1)およびホールド用ラッ
チFF2(1)にそれぞれ相当し、また同じ動作をする。
したがって、タイミング信号T1を受ける時のサンプリ
ング用ラッチFF5およびホールド用ラッチFF6には
データ“0”が保持され、このときテスタ100は、デ
ータ“0”を読み出す。
【0102】同様に、第4のサンプルホールド回路22
内のサンプリング用ラッチFF7は、タイミング信号T
1を受けてセンスアンプの出力ノードNoutの信号を
サンプリングし、ホールド用ラッチFF8は、タイミン
グ信号T1を受けてサンプリング用ラッチFF7のサン
プリングデータをホールドする。つまり、サンプリング
用ラッチFF7およびホールド用ラッチFF8は、実施
の形態3のサンプリング用ラッチFF3(1)およびホー
ルド用ラッチFF4(1)にそれぞれ相当し、また同じ動
作をする。したがって、タイミング信号T1を受ける時
のサンプリング用ラッチFF7およびホールド用ラッチ
FF8にはデータ“0”が保持され、このときテスタ1
00は、データ“0”を読み出す。
内のサンプリング用ラッチFF7は、タイミング信号T
1を受けてセンスアンプの出力ノードNoutの信号を
サンプリングし、ホールド用ラッチFF8は、タイミン
グ信号T1を受けてサンプリング用ラッチFF7のサン
プリングデータをホールドする。つまり、サンプリング
用ラッチFF7およびホールド用ラッチFF8は、実施
の形態3のサンプリング用ラッチFF3(1)およびホー
ルド用ラッチFF4(1)にそれぞれ相当し、また同じ動
作をする。したがって、タイミング信号T1を受ける時
のサンプリング用ラッチFF7およびホールド用ラッチ
FF8にはデータ“0”が保持され、このときテスタ1
00は、データ“0”を読み出す。
【0103】次に、テスタ100は、第1のクロック選
択回路19内でタイミング信号T2が選択されるよう
に、タイミング信号T1を選択した時とは異なる状態
(値)の第4の制御信号S4を出力する。また、テスタ1
00は、第2のクロック選択回路20内でタイミング信
号T2が選択されるように、第4の制御信号S4とは独
立に第5の制御信号S5を出力する。
択回路19内でタイミング信号T2が選択されるよう
に、タイミング信号T1を選択した時とは異なる状態
(値)の第4の制御信号S4を出力する。また、テスタ1
00は、第2のクロック選択回路20内でタイミング信
号T2が選択されるように、第4の制御信号S4とは独
立に第5の制御信号S5を出力する。
【0104】第3のサンプルホールド回路21内のサン
プリング用ラッチFF5およびホールド用ラッチFF6
は、実施の形態3のサンプリング用ラッチFF1(2)お
よびホールド用ラッチFF2(2)にそれぞれ相当し、ま
た同じ動作をする。したがって、タイミング信号T2を
受ける時のサンプリング用ラッチFF5およびホールド
用ラッチFF6にはデータ“0”が保持され、テスタ1
00は、第3のサンプルホールド回路21からデータ
“0”を読み出す。
プリング用ラッチFF5およびホールド用ラッチFF6
は、実施の形態3のサンプリング用ラッチFF1(2)お
よびホールド用ラッチFF2(2)にそれぞれ相当し、ま
た同じ動作をする。したがって、タイミング信号T2を
受ける時のサンプリング用ラッチFF5およびホールド
用ラッチFF6にはデータ“0”が保持され、テスタ1
00は、第3のサンプルホールド回路21からデータ
“0”を読み出す。
【0105】同様に、第4のサンプルホールド回路22
内のサンプリング用ラッチFF7およびホールド用ラッ
チFF8は、実施の形態3のサンプリング用ラッチFF
3(2)およびホールド用ラッチFF4(2)にそれぞれ相
当し、また同じ動作をする。したがって、タイミング信
号T1を受ける時のサンプリング用ラッチFF7および
ホールド用ラッチFF8にはデータ“0”が保持され、
テスタ100は、第4のサンプルホールド回路22から
データ“0”を読み出す。
内のサンプリング用ラッチFF7およびホールド用ラッ
チFF8は、実施の形態3のサンプリング用ラッチFF
3(2)およびホールド用ラッチFF4(2)にそれぞれ相
当し、また同じ動作をする。したがって、タイミング信
号T1を受ける時のサンプリング用ラッチFF7および
ホールド用ラッチFF8にはデータ“0”が保持され、
テスタ100は、第4のサンプルホールド回路22から
データ“0”を読み出す。
【0106】以下同様にして、テスタ100は、第3の
サンプルホールド回路21から読み出すデータが“1”
に変化するタイミングT3になるまで、順々に第4の制
御信号S4を変化させる。また、テスタ100は、第4
のサンプルホールド回路22から読み出すデータが
“1”に変化するタイミングT9になるまで、順々に第
5の制御信号S5を変化させる。以上から、テスタ10
0は、センスアンプの活性化の始まり(タイミングT3)
から活性化の完了(タイミングT9)までの遅延時間GH
がΔtの6倍であることを抽出する。この遅延時間GH
が所定の時間内であれば、半導体集積回路装置1は良品
と判別されるわけである。
サンプルホールド回路21から読み出すデータが“1”
に変化するタイミングT3になるまで、順々に第4の制
御信号S4を変化させる。また、テスタ100は、第4
のサンプルホールド回路22から読み出すデータが
“1”に変化するタイミングT9になるまで、順々に第
5の制御信号S5を変化させる。以上から、テスタ10
0は、センスアンプの活性化の始まり(タイミングT3)
から活性化の完了(タイミングT9)までの遅延時間GH
がΔtの6倍であることを抽出する。この遅延時間GH
が所定の時間内であれば、半導体集積回路装置1は良品
と判別されるわけである。
【0107】なお、ホールド用ラッチFF6およびFF
8を設けずに、サンプリング用ラッチFF5およびFF
7からサンプリングしたデータを読み出し、テスタ10
0内で比較させても良い。
8を設けずに、サンプリング用ラッチFF5およびFF
7からサンプリングしたデータを読み出し、テスタ10
0内で比較させても良い。
【0108】また、実施の形態4では、第3のサンプル
ホールド回路21および22とに、それぞれに第1のク
ロック選択回路19および第2のクロック選択回路20
とを設けたが、図10に示すように第1のクロック選択
回路19を第3のサンプルホールド回路21および22
とに共用化するように構成してもよい。その場合、サン
プリング用ラッチFF5およびFF7から読み出すデー
タは、第3の制御信号S3が入力された後、センスアン
プがどれだけ遅延して活性化したかを示すことになる。
ホールド回路21および22とに、それぞれに第1のク
ロック選択回路19および第2のクロック選択回路20
とを設けたが、図10に示すように第1のクロック選択
回路19を第3のサンプルホールド回路21および22
とに共用化するように構成してもよい。その場合、サン
プリング用ラッチFF5およびFF7から読み出すデー
タは、第3の制御信号S3が入力された後、センスアン
プがどれだけ遅延して活性化したかを示すことになる。
【0109】以上、実施の形態4によれば、リングオシ
レータで生成される複数のタイミング信号T1〜Tnの
中から、いずれか1つのタイミング信号を選択する1ま
たは複数のクロック選択回路を設け、このクロック選択
回路で選択されたタイミング信号を受けてセンスアンプ
の入力ノードNinの信号をサンプリングして保持する
サンプルホールド回路と、出力ノードNoutの信号を
サンプリングして保持するサンプルホールド回路とを設
けたので、実施の形態3に比較して測定回路の追加によ
る回路面積の増加を小さく抑えることができる。
レータで生成される複数のタイミング信号T1〜Tnの
中から、いずれか1つのタイミング信号を選択する1ま
たは複数のクロック選択回路を設け、このクロック選択
回路で選択されたタイミング信号を受けてセンスアンプ
の入力ノードNinの信号をサンプリングして保持する
サンプルホールド回路と、出力ノードNoutの信号を
サンプリングして保持するサンプルホールド回路とを設
けたので、実施の形態3に比較して測定回路の追加によ
る回路面積の増加を小さく抑えることができる。
【0110】実施の形態5 図11を用いて、実施の形態5を説明する。図11にお
いて、16Aは、センスアンプ64の入力ノードNin
の信号を入力して、入力した信号をΔtずつ信号遅延さ
せる複数の遅延素子13により構成した遅延回路であ
る。遅延回路16Aを構成する遅延素子13の各出力ノ
ードN’1〜N’nからは、それぞれ異なるタイミング
信号T’1〜T’nが出力される。実施の形態1乃至4
と同一の構成には同一の符号を付してあり、説明につい
ては省略する。
いて、16Aは、センスアンプ64の入力ノードNin
の信号を入力して、入力した信号をΔtずつ信号遅延さ
せる複数の遅延素子13により構成した遅延回路であ
る。遅延回路16Aを構成する遅延素子13の各出力ノ
ードN’1〜N’nからは、それぞれ異なるタイミング
信号T’1〜T’nが出力される。実施の形態1乃至4
と同一の構成には同一の符号を付してあり、説明につい
ては省略する。
【0111】実施の形態5は、リングオシレータ16の
リング形状を開き、センスアンプ64の入力ノードNi
nの信号を遅延回路16Aに入力するとともに、この入
力ノードNinの信号を基にタイミング信号を生成す
る。また、センスアンプ64の入力ノードNinの信号
をサンプリングするサンプリングホールド回路を省略し
たことが実施の形態3とは異なる。
リング形状を開き、センスアンプ64の入力ノードNi
nの信号を遅延回路16Aに入力するとともに、この入
力ノードNinの信号を基にタイミング信号を生成す
る。また、センスアンプ64の入力ノードNinの信号
をサンプリングするサンプリングホールド回路を省略し
たことが実施の形態3とは異なる。
【0112】次に、動作について説明する。他の実施の
形態と同じように、入出力端子55を介してテストモー
ド切替信号TESTを入力し、半導体集積回路装置1を
テストモードに設定する。この後、メモリセル60にデ
ータ“1”を書き込みしておく。
形態と同じように、入出力端子55を介してテストモー
ド切替信号TESTを入力し、半導体集積回路装置1を
テストモードに設定する。この後、メモリセル60にデ
ータ“1”を書き込みしておく。
【0113】次に、テスタ100は、第2の制御信号S
2を出力し、第2の選択回路10に入出力端子52を介
して入力させる。第2の選択回路10は、第2の制御信
号S2を受けて、入出力端子51を介して入力される信
号S0を選択して出力するように設定される。次に、テ
スタ100は、センスアンプ64を活性化させるテスト
用の信号S0を出力する。
2を出力し、第2の選択回路10に入出力端子52を介
して入力させる。第2の選択回路10は、第2の制御信
号S2を受けて、入出力端子51を介して入力される信
号S0を選択して出力するように設定される。次に、テ
スタ100は、センスアンプ64を活性化させるテスト
用の信号S0を出力する。
【0114】センスアンプ64は、テスタ100から出
力されたテスト用の信号S0を受けて、活性化する。活
性化したセンスアンプ64は、メモリセル60に記憶さ
れたデータ“1”を読み出し、出力ノードNoutにデ
ータ信号を出力する。
力されたテスト用の信号S0を受けて、活性化する。活
性化したセンスアンプ64は、メモリセル60に記憶さ
れたデータ“1”を読み出し、出力ノードNoutにデ
ータ信号を出力する。
【0115】遅延回路16Aでは、センスアンプ64を
活性化させるために入力したテスト用の信号S0を基準
にして、タイミング信号T’1〜T’n+1が生成され
る。この様子を図12に示す。
活性化させるために入力したテスト用の信号S0を基準
にして、タイミング信号T’1〜T’n+1が生成され
る。この様子を図12に示す。
【0116】次に、サンプルホールド回路18は、遅延
回路16Aで生成されるタイミング信号T’1〜T’n
+1に基づいて、センスアンプ64の出力ノードNou
tの信号をサンプリングし、ホールドする。
回路16Aで生成されるタイミング信号T’1〜T’n
+1に基づいて、センスアンプ64の出力ノードNou
tの信号をサンプリングし、ホールドする。
【0117】次に、テスタ100は、サンプリングホー
ルド回路18のホールド用ラッチFF4(1)〜FF4
(n)に保持されているデータを読み出す(信号伝達経路
Pi)。テスタ100に読み出されるデータは、テスト
用の信号S0を基準にしたセンスアンプ64が活性化さ
れるまでの遅延時間Iを表しており、テスト用の信号S
0を時間軸上の時間0とすると、遅延時間IはΔtの6
倍であると抽出される。
ルド回路18のホールド用ラッチFF4(1)〜FF4
(n)に保持されているデータを読み出す(信号伝達経路
Pi)。テスタ100に読み出されるデータは、テスト
用の信号S0を基準にしたセンスアンプ64が活性化さ
れるまでの遅延時間Iを表しており、テスト用の信号S
0を時間軸上の時間0とすると、遅延時間IはΔtの6
倍であると抽出される。
【0118】以上に説明の通り、実施の形態5によれ
ば、テスト用の信号S0に基づいてセンスアンプが活性
化されはじめるのと同時に、このテスト用の信号S0を
元に等量の遅延時間を持つタイミング信号T’1〜T’
n+1を生成するように構成した。これにより、実施の
形態3においてセンスアンプが活性化するのを検出する
ために設けたセンスアンプの入力ノードNinに配設す
るサンプルホールド回路を省略でき、測定回路の回路面
積は増加が小さくて済む。また、出力ノードNoutの
サンプリングのタイミング制御は、センスアンプを活性
化させる信号S0で行えるので、信号S0の観測は不要
となりテスタ100のテストプログラムがより簡便にな
る。
ば、テスト用の信号S0に基づいてセンスアンプが活性
化されはじめるのと同時に、このテスト用の信号S0を
元に等量の遅延時間を持つタイミング信号T’1〜T’
n+1を生成するように構成した。これにより、実施の
形態3においてセンスアンプが活性化するのを検出する
ために設けたセンスアンプの入力ノードNinに配設す
るサンプルホールド回路を省略でき、測定回路の回路面
積は増加が小さくて済む。また、出力ノードNoutの
サンプリングのタイミング制御は、センスアンプを活性
化させる信号S0で行えるので、信号S0の観測は不要
となりテスタ100のテストプログラムがより簡便にな
る。
【0119】実施の形態6 図13を用いて、実施の形態6を説明する。57は、リ
ングオシレータ16の駆動電圧を入力する入出力端子で
あり、駆動電圧はリングオシレータ16を構成する複数
の遅延素子13およびインバータ14に共通して入力す
る。他の実施の形態と同じ構成については、同一の符号
を付しており、説明を省略する。
ングオシレータ16の駆動電圧を入力する入出力端子で
あり、駆動電圧はリングオシレータ16を構成する複数
の遅延素子13およびインバータ14に共通して入力す
る。他の実施の形態と同じ構成については、同一の符号
を付しており、説明を省略する。
【0120】実施の形態3において、リングオシレータ
16を構成する各遅延素子13に対して供給する駆動電
圧は、半導体集積回路装置1に対して供給する駆動電圧
と同じであった。実施の形態6においては、遅延素子1
3に対して供給する駆動電圧は、半導体集積回路装置1
に対して供給する駆動電圧とは異なり、遅延素子13に
対して供給する駆動電圧は入出力端子57を介して供給
することを特徴とする。
16を構成する各遅延素子13に対して供給する駆動電
圧は、半導体集積回路装置1に対して供給する駆動電圧
と同じであった。実施の形態6においては、遅延素子1
3に対して供給する駆動電圧は、半導体集積回路装置1
に対して供給する駆動電圧とは異なり、遅延素子13に
対して供給する駆動電圧は入出力端子57を介して供給
することを特徴とする。
【0121】次に、動作について説明する。実施の形態
3では、リングオシレータ16を構成する各遅延素子1
3での遅延時間Δtは一定であった。これは、遅延素子
13に対して供給する駆動電圧が一定であったためであ
る。一般に、半導体回路の駆動電圧が低くなると半導体
素子での遅延時間が大きくなり、逆に駆動電圧を高くす
ると遅延時間が小さくなることが知られている。この技
術を利用して、遅延素子13で生じる遅延時間を調節す
る。つまり、タイミング信号を微調整することにより、
サンプルホールド回路17および18でサンプリングす
るタイミングをより細かくしたり、逆に粗くして試験・
検査することが可能となる。
3では、リングオシレータ16を構成する各遅延素子1
3での遅延時間Δtは一定であった。これは、遅延素子
13に対して供給する駆動電圧が一定であったためであ
る。一般に、半導体回路の駆動電圧が低くなると半導体
素子での遅延時間が大きくなり、逆に駆動電圧を高くす
ると遅延時間が小さくなることが知られている。この技
術を利用して、遅延素子13で生じる遅延時間を調節す
る。つまり、タイミング信号を微調整することにより、
サンプルホールド回路17および18でサンプリングす
るタイミングをより細かくしたり、逆に粗くして試験・
検査することが可能となる。
【0122】はじめに、テスタ100は、各遅延素子1
3に供給する駆動電圧を、実施の形態3で供給した駆動
電圧とは異なる駆動電圧に変化させる。例えば、駆動電
圧を低くする。すると、リングオシレータ16で生成さ
れるタイミング信号T''1〜T''nは、遅延時間Δtよ
りも、さらに遅延したΔt''の遅延時間を持つように変
化する。入出力端子57から供給するリングオシレータ
16の駆動電圧は、各遅延素子13に共通して入力する
ので、遅延素子13間で遅延時間の差異は実質的に無
く、各遅延素子13で生じる遅延時間は同じΔt''であ
る。
3に供給する駆動電圧を、実施の形態3で供給した駆動
電圧とは異なる駆動電圧に変化させる。例えば、駆動電
圧を低くする。すると、リングオシレータ16で生成さ
れるタイミング信号T''1〜T''nは、遅延時間Δtよ
りも、さらに遅延したΔt''の遅延時間を持つように変
化する。入出力端子57から供給するリングオシレータ
16の駆動電圧は、各遅延素子13に共通して入力する
ので、遅延素子13間で遅延時間の差異は実質的に無
く、各遅延素子13で生じる遅延時間は同じΔt''であ
る。
【0123】次に、リングオシレータ16から導出する
タイミング信号T''1〜T''nは、サンプルホールド回
路17および18に供給される。タイミング信号T''1
〜T''nを受けるサンプルホールド回路17および18
の動作は、サンプリングするタイミングが異なるという
点を除いて実施の形態3と動作は同じであり、説明は省
略する。
タイミング信号T''1〜T''nは、サンプルホールド回
路17および18に供給される。タイミング信号T''1
〜T''nを受けるサンプルホールド回路17および18
の動作は、サンプリングするタイミングが異なるという
点を除いて実施の形態3と動作は同じであり、説明は省
略する。
【0124】なお、実施の形態4および実施の形態5に
おいても、オシレータの駆動電圧は入出力端子57を介
して供給するように変更可能なことはいうまでもない。
また、入出力端子57を介さずに、半導体集積回路装置
1内に駆動電圧を発生する電圧発生回路を設けた場合で
も同様の効果があることはいうまでもない。
おいても、オシレータの駆動電圧は入出力端子57を介
して供給するように変更可能なことはいうまでもない。
また、入出力端子57を介さずに、半導体集積回路装置
1内に駆動電圧を発生する電圧発生回路を設けた場合で
も同様の効果があることはいうまでもない。
【0125】以上、実施の形態6は、リングオシレータ
16の駆動電圧を入力するために専用の入出力端子ある
いは電圧発生回路を設け、半導体集積回路装置の駆動電
圧とは独立してリングオシレータの駆動電圧を入力させ
ることにより、リングオシレータ16で生じるタイミン
グ信号の遅延時間は可変となり、よってセンスアンプの
入出力信号をサンプリングするサンプリングタイミング
を微調整することが可能となる。
16の駆動電圧を入力するために専用の入出力端子ある
いは電圧発生回路を設け、半導体集積回路装置の駆動電
圧とは独立してリングオシレータの駆動電圧を入力させ
ることにより、リングオシレータ16で生じるタイミン
グ信号の遅延時間は可変となり、よってセンスアンプの
入出力信号をサンプリングするサンプリングタイミング
を微調整することが可能となる。
【0126】実施の形態7 図14を用いて実施の形態7を説明する。58は、基準
クロックを入力する、入力端子である。23は、位相同
期ループ(Phase Locked Loop)回路である。位相同期ル
ープ回路23は、基準クロックを入力し、基準クロック
に位相を同期させた同期クロック信号を生成する。他の
実施の形態と同じ構成については、同一の符号を付して
おり、説明を省略する。
クロックを入力する、入力端子である。23は、位相同
期ループ(Phase Locked Loop)回路である。位相同期ル
ープ回路23は、基準クロックを入力し、基準クロック
に位相を同期させた同期クロック信号を生成する。他の
実施の形態と同じ構成については、同一の符号を付して
おり、説明を省略する。
【0127】実施の形態7は、実施の形態3におけるサ
ンプリングホールド回路のタイミング信号発生源をリン
グオシレータに替えて、位相同期ループ回路にしたこと
を特徴とする。
ンプリングホールド回路のタイミング信号発生源をリン
グオシレータに替えて、位相同期ループ回路にしたこと
を特徴とする。
【0128】次に、動作を説明する。半導体素子は、駆
動電圧の変動によりその動作が変化することは、先の実
施の形態で述べたところである。さらに、半導体素子
は、周囲温度の変動によっても、その動作が変化するこ
とが一般に知られている。特に、半導体素子の試験・検
査を行う際は、駆動電圧や周囲温度に幅を持たせて性能
試験することがしばしば行われる。その場合、実施の形
態3のようなリングオシレータを用いたタイミング信号
の生成手段では、タイミング信号の遅延時間が駆動電圧
や周囲温度の変動を直に受けてしまい、正確な試験・検
査を行うことができない。そこで、入出力端子58を介
して基準クロック信号を入力するとともに、基準クロッ
ク信号の位相に同期したタイミング信号を位相同期ルー
プ回路23から生成させ、この同期タイミング信号をサ
ンプルホールド回路17および18に供給する。
動電圧の変動によりその動作が変化することは、先の実
施の形態で述べたところである。さらに、半導体素子
は、周囲温度の変動によっても、その動作が変化するこ
とが一般に知られている。特に、半導体素子の試験・検
査を行う際は、駆動電圧や周囲温度に幅を持たせて性能
試験することがしばしば行われる。その場合、実施の形
態3のようなリングオシレータを用いたタイミング信号
の生成手段では、タイミング信号の遅延時間が駆動電圧
や周囲温度の変動を直に受けてしまい、正確な試験・検
査を行うことができない。そこで、入出力端子58を介
して基準クロック信号を入力するとともに、基準クロッ
ク信号の位相に同期したタイミング信号を位相同期ルー
プ回路23から生成させ、この同期タイミング信号をサ
ンプルホールド回路17および18に供給する。
【0129】位相同期ループ回路23からの同期タイミ
ング信号を受けるサンプルホールド回路17および18
の動作は、実施の形態3と動作は同じであり、説明は省
略する。
ング信号を受けるサンプルホールド回路17および18
の動作は、実施の形態3と動作は同じであり、説明は省
略する。
【0130】位相同期ループ回路23は、動作電圧およ
び周囲温度の変動を受けずにタイミング信号を生成する
ので、半導体集積回路装置の駆動電圧や周囲温度に幅を
持たせる場合でも正しく試験・検査を行うことができ
る。
び周囲温度の変動を受けずにタイミング信号を生成する
ので、半導体集積回路装置の駆動電圧や周囲温度に幅を
持たせる場合でも正しく試験・検査を行うことができ
る。
【0131】また、動作電圧や周囲温度を振る試験・検
査とは独立に、基準クロックだけ、あるいは全てを変化
させて試験・検査することが可能であることはいうまで
もない。
査とは独立に、基準クロックだけ、あるいは全てを変化
させて試験・検査することが可能であることはいうまで
もない。
【0132】また、実施の形態4および実施の形態5に
おいても、位相同期ループ回路からの同期タイミング信
号を生成させるように構成できることはいうまでもな
い。
おいても、位相同期ループ回路からの同期タイミング信
号を生成させるように構成できることはいうまでもな
い。
【0133】以上、実施の形態7によれば、基準クロッ
クに同期した精度の高いクロック信号をサンプルホール
ド回路に供給できるので、半導体集積回路装置の動作温
度の変動や、駆動電圧の変動に対しても試験・検査が影
響を受けない。
クに同期した精度の高いクロック信号をサンプルホール
ド回路に供給できるので、半導体集積回路装置の動作温
度の変動や、駆動電圧の変動に対しても試験・検査が影
響を受けない。
【0134】
【発明の効果】この発明の第1の発明は、半導体集積回
路装置の内部にあり、かつ微弱なアナログ信号により試
験・検査が困難であったセンスアンプについて、内部に
測定回路を設けたので、センスアンプの遅延時間を半導
体集積回路装置の外部から測定でき、センスアンプ単体
の性能を試験・検査することができる効果がある。
路装置の内部にあり、かつ微弱なアナログ信号により試
験・検査が困難であったセンスアンプについて、内部に
測定回路を設けたので、センスアンプの遅延時間を半導
体集積回路装置の外部から測定でき、センスアンプ単体
の性能を試験・検査することができる効果がある。
【0135】この発明の第2の発明は、半導体集積回路
装置の内部にあり、かつ微弱なアナログ信号により試験
・検査が困難であったセンスアンプについて、内部に測
定回路を設けるとともに、センスアンプを実質的に直列
接続したので、直列接続したセンスアンプの遅延時間を
外部から測定することができ、センスアンプ単体の性能
を試験・検査することができる効果がある。
装置の内部にあり、かつ微弱なアナログ信号により試験
・検査が困難であったセンスアンプについて、内部に測
定回路を設けるとともに、センスアンプを実質的に直列
接続したので、直列接続したセンスアンプの遅延時間を
外部から測定することができ、センスアンプ単体の性能
を試験・検査することができる効果がある。
【0136】また、この発明の第2の発明は、実質的に
直列接続されたセンスアンプの遅延時間からセンスアン
プ1つ分の遅延時間を平均して抽出できるので、試験・
検査が一度で済み、試験・検査の時間短縮が可能である
という効果がある。
直列接続されたセンスアンプの遅延時間からセンスアン
プ1つ分の遅延時間を平均して抽出できるので、試験・
検査が一度で済み、試験・検査の時間短縮が可能である
という効果がある。
【0137】この発明の第3の発明は、入出力端子から
出力されるアナログ出力信号を直接比較するのではな
く、センスアンプ近傍に配設するサンプルホールド回路
のデジタルデータを比較するようにしたので、テスタが
アナログ信号を処理する際に生じる内部誤差を極力排除
したセンスアンプの遅延時間の抽出が行え、試験・検査
の検出効率が高まる効果がある。
出力されるアナログ出力信号を直接比較するのではな
く、センスアンプ近傍に配設するサンプルホールド回路
のデジタルデータを比較するようにしたので、テスタが
アナログ信号を処理する際に生じる内部誤差を極力排除
したセンスアンプの遅延時間の抽出が行え、試験・検査
の検出効率が高まる効果がある。
【0138】また、この発明の第3の発明は、テスタの
取り扱う信号が、デジタル的信号だけに内部処理が統一
され、テスト冶具やテストプログラム等が簡便になる効
果がある。
取り扱う信号が、デジタル的信号だけに内部処理が統一
され、テスト冶具やテストプログラム等が簡便になる効
果がある。
【0139】この発明の第4の発明は、リングオシレー
タで生成される複数のタイミング信号の中から、いずれ
か1つのタイミング信号を選択するクロック選択回路
と、クロック選択回路で選択されたタイミング信号を受
けてセンスアンプの入力ノードの信号をサンプリングし
て保持するサンプルホールド回路と、出力ノードの信号
をサンプリングして保持するサンプルホールド回路とを
設けたので、測定回路の回路面積の増加を小さく抑える
ことができる効果がある。
タで生成される複数のタイミング信号の中から、いずれ
か1つのタイミング信号を選択するクロック選択回路
と、クロック選択回路で選択されたタイミング信号を受
けてセンスアンプの入力ノードの信号をサンプリングし
て保持するサンプルホールド回路と、出力ノードの信号
をサンプリングして保持するサンプルホールド回路とを
設けたので、測定回路の回路面積の増加を小さく抑える
ことができる効果がある。
【0140】この発明の第5の発明は、センスアンプを
活性化させる信号を元にタイミング信号を生成するよう
に構成したので、センスアンプの活性化を検出するセン
スアンプの入力ノードNin設けたサンプルホールド回
路を省略し、測定回路の回路面積の増加を小さく抑える
効果がある。
活性化させる信号を元にタイミング信号を生成するよう
に構成したので、センスアンプの活性化を検出するセン
スアンプの入力ノードNin設けたサンプルホールド回
路を省略し、測定回路の回路面積の増加を小さく抑える
効果がある。
【0141】また、この発明の第5の発明は、センスア
ンプに入力する信号を観測しないので、テストプログラ
ムが簡便になる効果がある。
ンプに入力する信号を観測しないので、テストプログラ
ムが簡便になる効果がある。
【0142】この発明の第6の発明は、リングオシレー
タの駆動電圧を入力するために専用の入出力端子あるい
は電圧発生回路を設け、半導体集積回路装置の駆動電圧
とは独立してリングオシレータの駆動電圧を入力させる
ことにより、リングオシレータで生じるタイミング信号
の遅延時間は可変となり、センスアンプの入出力信号を
サンプリングするサンプリングタイミングを微調整する
ことが可能となる効果がある。
タの駆動電圧を入力するために専用の入出力端子あるい
は電圧発生回路を設け、半導体集積回路装置の駆動電圧
とは独立してリングオシレータの駆動電圧を入力させる
ことにより、リングオシレータで生じるタイミング信号
の遅延時間は可変となり、センスアンプの入出力信号を
サンプリングするサンプリングタイミングを微調整する
ことが可能となる効果がある。
【0143】この発明の第7の発明は、基準クロックに
同期した精度の高いクロック信号をセンスアンプのサン
プルホールド回路に供給できるので、半導体集積回路装
置の動作温度の変動や、駆動電圧の変動に対しても試験
・検査が影響を受けない効果がある。
同期した精度の高いクロック信号をセンスアンプのサン
プルホールド回路に供給できるので、半導体集積回路装
置の動作温度の変動や、駆動電圧の変動に対しても試験
・検査が影響を受けない効果がある。
【図1】 実施の形態1による遅延時間測定回路を含む
半導体集積回路装置のブロックを示す図
半導体集積回路装置のブロックを示す図
【図2】 実施の形態1による半導体集積回路装置とL
SI試験装置との接続を示す図
SI試験装置との接続を示す図
【図3】 実施の形態1による遅延時間測定回路を示す
図
図
【図4】 他の形態による実施の形態1の遅延時間測定
回路を示す図
回路を示す図
【図5】 実施の形態2による遅延時間測定回路を示す
図
図
【図6】 実施の形態3による遅延時間測定回路を示す
図
図
【図7】 実施の形態3によるタイミング信号を示す図
【図8】 他の形態による実施の形態3の遅延時間測定
回路を示す図
回路を示す図
【図9】 実施の形態4による遅延時間測定回路を示す
図
図
【図10】 他の形態による実施の形態4の遅延時間測
定回路を示す図
定回路を示す図
【図11】 実施の形態5による遅延時間測定回路を示
す図
す図
【図12】 実施の形態5によるタイミング信号を示す
図
図
【図13】 実施の形態6による遅延時間測定回路を示
す図
す図
【図14】 実施の形態7による遅延時間測定回路を示
す図
す図
【図15】 この発明の従来の技術を示す図
1 半導体集積回路装置、2 CPU、3 アドレスバ
ス、4 データバス、51〜58 入出力端子、6 半
導体記憶素子、60 メモリセル、61 メモリセルア
レイ、62 ロウアドレスデコーダ、63 カラムアド
レスデコーダ、64 センスアンプ、65 センスアン
プ群、7 メモリコントローラ、8 バッファ、9 第
1の選択回路、10 第2の選択回路、12 切り替え
回路、13 遅延素子、14 インバータ、15 ルー
プスイッチ、16 リングオシレータ、16A 遅延回
路、17 第1のサンプルホールド回路、18 第2の
サンプルホールド回路、19 第1のクロック選択回
路、20 第2のクロック選択回路、21 第3のサン
プルホールド回路、22 第4のサンプルホールド回
路、23 位相同期ループ回路、100 LSI試験装
置(テスタ)、S1 第1の制御信号、S2 第2の制
御信号、S3 第3の制御信号、S4 第4の制御信
号、S5 第5の制御信号、SW スイッチ、BP1〜
BPn バイパスライン、Pa〜P 信号の伝達経路、
FF ラッチ、TEST テストモード切替信号。
ス、4 データバス、51〜58 入出力端子、6 半
導体記憶素子、60 メモリセル、61 メモリセルア
レイ、62 ロウアドレスデコーダ、63 カラムアド
レスデコーダ、64 センスアンプ、65 センスアン
プ群、7 メモリコントローラ、8 バッファ、9 第
1の選択回路、10 第2の選択回路、12 切り替え
回路、13 遅延素子、14 インバータ、15 ルー
プスイッチ、16 リングオシレータ、16A 遅延回
路、17 第1のサンプルホールド回路、18 第2の
サンプルホールド回路、19 第1のクロック選択回
路、20 第2のクロック選択回路、21 第3のサン
プルホールド回路、22 第4のサンプルホールド回
路、23 位相同期ループ回路、100 LSI試験装
置(テスタ)、S1 第1の制御信号、S2 第2の制
御信号、S3 第3の制御信号、S4 第4の制御信
号、S5 第5の制御信号、SW スイッチ、BP1〜
BPn バイパスライン、Pa〜P 信号の伝達経路、
FF ラッチ、TEST テストモード切替信号。
Claims (7)
- 【請求項1】 外部信号を入力する第1の入力端子と、 第1の制御信号を入力する第2の入力端子と、 第2の制御信号を入力する第3の入力端子と、 前記第2の制御信号に基づいて、前記外部信号をセンス
アンプの入力ノードへ出力する第2の選択回路と、 前記センスアンプの入力ノードから出力ノードへバイパ
スするバイパスラインと、 前記第1の制御信号に基づいて、前記センスアンプの入
力ノードの信号を前記入力ノードから前記出力ノードへ
前記バイパスラインを経由して信号伝達する第1の選択
回路と、 前記センスアンプの出力ノードの信号を外部に出力する
出力端子とを備える遅延時間測定回路を有する半導体集
積回路装置。 - 【請求項2】 外部信号を入力する第1の入力端子と、 第1の制御信号を入力する第2の入力端子と、 第2の制御信号を入力する第3の入力端子と、 前記第2の制御信号に基づいて、前記外部信号を第1の
センスアンプの入力ノードへ出力する第2の選択回路
と、 前記第1のセンスアンプの入力ノードから出力ノードへ
バイパスする第1のバイパスラインと、 第2のセンスアンプの入力ノードから出力ノードへバイ
パスする第2のバイパスラインと、 前記第1のセンスアンプの出力ノードから前記第2のセ
ンスアンプの入力ノードへとバイパスする直鎖バイパス
ラインと、 前記第1の制御信号に基づいて、前記第1および第2の
センスアンプそれぞれの入力ノード信号を、前記第1お
よび第2のセンスアンプそれぞれの入力ノードからそれ
ぞれの出力ノードへ前記第1および第2のバイパスライ
ンをそれぞれ経由して信号伝達する第1の選択回路と、 前記第2のセンスアンプの出力ノード信号を外部に出力
する出力端子とを備える遅延時間測定回路を有する半導
体集積回路装置。 - 【請求項3】 外部信号を入力する入力端子と、 等量の遅延時間を持つ複数のタイミング信号を生成する
リングオシレータと、 前記タイミング信号をそれぞれ入力し、センスアンプの
入力ノードへ入力される前記外部信号を前記センスアン
プの入力ノードでそれぞれサンプリングする第1のサン
プルホールド回路と、 前記タイミング信号をそれぞれ入力し、前記外部信号を
入力する前記センスアンプの出力ノードの信号を前記セ
ンスアンプの出力ノードでそれぞれサンプリングする第
2のサンプルホールド回路とを備える遅延時間測定回路
を有する半導体集積回路装置。 - 【請求項4】 外部信号を入力する入力端子と、 等量の遅延時間を持つ複数のタイミング信号を生成する
リングオシレータと、 前記複数のタイミング信号の中からいずれか1つを選択
して出力する第1のクロック選択回路と、 前記複数のタイミング信号の中からいずれか1つを選択
して出力する第2のクロック選択回路と、 前記第1のクロック選択回路のタイミング出力を入力
し、センスアンプの入力ノードへ入力される前記外部信
号を前記センスアンプの入力ノードでサンプリングする
第1のサンプルホールド回路と、 前記第2のクロック選択回路のタイミング出力を入力
し、前記外部信号を入力する前記センスアンプの出力ノ
ードの信号を前記センスアンプの出力ノードでサンプリ
ングする第2のサンプルホールド回路とを備える遅延時
間測定回路を有する半導体集積回路装置。 - 【請求項5】 外部信号を入力する入力端子と、 前記外部信号を基に、等量の遅延時間を持つ複数のタイ
ミング信号を生成する遅延回路と、 前記遅延回路のタイミング出力をそれぞれ入力し、前記
外部信号を入力するセンスアンプの出力ノードの信号を
前記センスアンプの出力ノードでそれぞれサンプリング
するサンプルホールド回路とを備える遅延時間測定回路
を有する半導体集積回路装置。 - 【請求項6】 前記リングオシレータおよび遅延回路に
供給する駆動電圧は、半導体集積回路に供給する駆動電
圧とは独立して供給することを特徴とする請求項3乃至
5のいずれか1項に記載の半導体集積回路装置。 - 【請求項7】 基準クロックを入力する入力端子と、 前記基準クロックに位相を同期させた同期クロック信号
を生成するPLL回路を備え、 前記タイミング信号は、前記PLL回路の同期クロック
信号であることを特徴とする請求項3乃至5のいずれか
1項に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000304500A JP2002117700A (ja) | 2000-10-04 | 2000-10-04 | 遅延時間測定回路を有する半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000304500A JP2002117700A (ja) | 2000-10-04 | 2000-10-04 | 遅延時間測定回路を有する半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002117700A true JP2002117700A (ja) | 2002-04-19 |
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ID=18785536
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---|---|---|---|
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---|---|
JP (1) | JP2002117700A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009048754A (ja) * | 2007-08-14 | 2009-03-05 | Hynix Semiconductor Inc | 半導体集積回路 |
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CN101226776B (zh) * | 2007-01-08 | 2013-04-17 | Arm有限公司 | 集成电路的性能控制 |
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- 2000-10-04 JP JP2000304500A patent/JP2002117700A/ja active Pending
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