JP2002117014A - Fast fourier transform circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は高速フーリエ変換回
路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a fast Fourier transform circuit.
【０００２】[0002]
【従来の技術】図３に、従来の１６個のデータを使用し
て高速フーリエ変換を行う回路を示す。2. Description of the Related Art FIG. 3 shows a conventional circuit for performing a fast Fourier transform using 16 data.
【０００３】１，３，４，７，８，１１，１２，１５，
１６，１９，２０，２３，２４，２７，２８はバタフラ
イ演算器である。２は８段シフトレジスタ、５，６は４
段シフトレジスタ、９，１０，１３，１４は２段シフト
レジスタ、１７，１８，２１，２２，２５，２６，２
９，３０は１段シフトレジスタである。３１は１６個の
アドレスをもつメモリ、３２は、メモリ３１に書き込ま
れたデータを並び変える並び変え回路、３３は並び変え
られたデータを記憶する１６個のアドレスを持つバッフ
ァメモリである。[0003] 1,3,4,7,8,11,12,15,
16, 19, 20, 23, 24, 27 and 28 are butterfly operation units. 2 is an 8-stage shift register, 5 and 6 are 4
Stage shift registers, 9, 10, 13, 14 are two-stage shift registers, 17, 18, 21, 22, 25, 26, 2
Reference numerals 9 and 30 denote one-stage shift registers. 31 is a memory having 16 addresses, 32 is a rearrangement circuit for rearranging data written in the memory 31, and 33 is a buffer memory having 16 addresses for storing the rearranged data.
【０００４】図４にバタフライ演算器１の構成の詳細を
示す。その他のバタフライ演算器３，４，７，８，１
１，１２，１５，１６，１９，２０，２３，２４，２
７，２８についても、バタフライ演算器１と同様の構成
をしている。５１は乗算器、５２は加算器、５３は減算
器である。FIG. 4 shows the details of the configuration of the butterfly operation unit 1. Other butterfly operation units 3, 4, 7, 8, 1
1,12,15,16,19,20,23,24,2
7 and 28 have the same configuration as the butterfly operation unit 1. 51 is a multiplier, 52 is an adder, and 53 is a subtractor.
【０００５】まず、図４に従ってバタフライ演算の動作
を説明する。２つの入力データ５４及び５５の一方の入
力データ５５とバタフライ演算器によって決められた回
転子と呼ばれるデータ５６が乗算器５１に入力され乗算
される。乗算器５１の出力データとバタフライ演算器１
のもう一方の入力データ５４が加算器５２と減算器５３
のそれぞれに入力される。そして、加算器５２と減算器
５３の２つの演算結果がそれぞれ出力される。First, the operation of the butterfly operation will be described with reference to FIG. One input data 55 of the two input data 54 and 55 and data 56 called a rotator determined by the butterfly operation unit are input to the multiplier 51 and multiplied. Output data of multiplier 51 and butterfly operation unit 1
The other input data 54 of the adder 52 and the subtractor 53
Is input to each of. Then, two calculation results of the adder 52 and the subtractor 53 are output respectively.
【０００６】次に、図３を用いて従来例の高速フーリエ
変換回路の動作を説明する。１６個のデータがシリアル
に高速フーリエ変換回路に入力される。バタフライ演算
器１は８段シフトレジスタ２により遅延した１番目から
８番目の入力データ列と９番目から１６番目の入力デー
タ列からそれぞれ１つずつ順番に、合計２つの入力デー
タを用いて入力データが無くなるまで８回バタフライ演
算を行う。Next, the operation of the conventional fast Fourier transform circuit will be described with reference to FIG. Sixteen data are serially input to the fast Fourier transform circuit. The butterfly operation unit 1 uses two input data in total, one by one from the first to eighth input data strings and one from the ninth to sixteenth input data strings delayed by the eight-stage shift register 2. Butterfly calculation is performed eight times until is lost.
【０００７】バタフライ演算器１の２つのバタフライ演
算の結果のうち一方は、バタフライ演算器３と４段シフ
トレジスタ５の入力データとなり、もう一方は、バタフ
ライ演算器４と４段シフトレジスタ６の入力データとな
る。One of the results of the two butterfly operations of the butterfly operation unit 1 becomes the input data of the butterfly operation unit 3 and the four-stage shift register 5, and the other is the input data of the butterfly operation unit 4 and the four-stage shift register 6. Data.
【０００８】バタフライ演算器３，４は、４段シフトレ
ジスタ５，６により遅延したバタフライ演算器１の１番
目から４番目までの出力データ列とバタフライ演算器１
の５番目から８番目までの出力データ列からそれぞれ１
つずつ順番に、合計２つの入力データを用いて入力デー
タがなくなるまで４回バタフライ演算を行う。The butterfly operation units 3 and 4 output the first to fourth output data strings of the butterfly operation unit 1 delayed by the four-stage shift registers 5 and 6 and the butterfly operation unit 1
From the fifth to eighth output data strings
Four butterfly operations are sequentially performed one by one using a total of two input data until there is no more input data.
【０００９】バタフライ演算器３の２つのバタフライ演
算の結果の一方は、バタフライ演算器７と２段シフトレ
ジスタ９の入力データとなり、もう一方は、バタフライ
演算器８と２段シフトレジスタ１０の入力となる。バタ
フライ演算器４の２つのバタフライ演算の結果の一方
は、バタフライ演算器１１と２段シフトレジスタ１３の
入力データとなり、もう一方は、バタフライ演算器１２
と２段シフトレジスタ１４の入力となる。One of the results of the two butterfly operations of the butterfly operation unit 3 is input data to the butterfly operation unit 7 and the two-stage shift register 9, and the other is the input data of the butterfly operation unit 8 and the two-stage shift register 10. Become. One of the results of the two butterfly operations of the butterfly operation unit 4 is input data to the butterfly operation unit 11 and the two-stage shift register 13, and the other is the butterfly operation unit 12.
And the input to the two-stage shift register 14.
【００１０】バタフライ演算器７，８は、２段シフトレ
ジスタ９，１０より遅延したバタフライ演算器３の１番
目から２番目の出力データ列とバタフライ演算器３の３
番目から４番目の出力データ列から１つずつ順番に、合
計２つの入力データを用いてバタフライ演算を２回行
う。バタフライ演算器１１，１２は、２段シフトレジス
タ１３，１４より遅延したバタフライ演算器４の１番目
から２番目の出力データ列とバタフライ演算器３の３番
目から４番目の出力データ列から１つずつ順番に、合計
２つの入力データを用いてバタフライ演算を２回行う。The first and second output data strings of the butterfly operation unit 3 delayed by the two-stage shift registers 9 and 10 are output from the butterfly operation units 7 and 8, respectively.
The butterfly operation is performed twice using a total of two pieces of input data in order from the fourth to fourth output data strings. One of the first to second output data sequences of the butterfly operation device 4 and the third to fourth output data sequences of the butterfly operation device 3 delayed from the two-stage shift registers 13 and 14 Each time, the butterfly operation is performed twice using a total of two input data.
【００１１】バタフライ演算器７の２つのバタフライ演
算の結果の一方は、バタフライ演算器１５と１段シフト
レジスタ１７の入力データとなり、もう一方は、バタフ
ライ演算器１６と１段シフトレジスタ１８の入力とな
る。バタフライ演算器８の２つのバタフライ演算の結果
の一方は、バタフライ演算器１９と１段シフトレジスタ
２１の入力データとなり、もう一方は、バタフライ演算
器２０と１段シフトレジスタ２２の入力となる。バタフ
ライ演算器１１の２つのバタフライ演算の結果の一方
は、バタフライ演算器２３と１段シフトレジスタ２５の
入力データとなり、もう一方は、バタフライ演算器２４
と１段シフトレジスタ２６の入力となる。バタフライ演
算器１２の２つのバタフライ演算の結果の一方は、バタ
フライ演算器２７と１段シフトレジスタ２９の入力デー
タとなり、もう一方は、バタフライ演算器２８と１段シ
フトレジスタ３０の入力となる。One of the results of the two butterfly operations of the butterfly operation unit 7 is input data to the butterfly operation unit 15 and the one-stage shift register 17, and the other is the input data of the butterfly operation unit 16 and the one-stage shift register 18. Become. One of the results of the two butterfly operations of the butterfly operation unit 8 becomes the input data of the butterfly operation unit 19 and the one-stage shift register 21, and the other becomes the input of the butterfly operation unit 20 and the one-stage shift register 22. One of the results of the two butterfly operations of the butterfly operation unit 11 is input data to the butterfly operation unit 23 and the one-stage shift register 25, and the other is the butterfly operation unit 24.
And the input to the one-stage shift register 26. One of the results of the two butterfly operations of the butterfly operation unit 12 becomes the input data of the butterfly operation unit 27 and the one-stage shift register 29, and the other becomes the input of the butterfly operation unit 28 and the one-stage shift register 30.
【００１２】バタフライ演算器１５，１６は、１段シフ
トレジスタ１７，１８より遅延したバタフライ演算器７
の１番目の出力データとバタフライ演算器７の２番目の
出力データを用いてバタフライ演算を１回行う。バタフ
ライ演算器１９，２０は、１段シフトレジスタ２１，２
２より遅延したバタフライ演算器８の１番目の出力デー
タとバタフライ演算器８の２番目の出力データを用いて
バタフライ演算を１回行う。バタフライ演算器２３，２
４は、１段シフトレジスタ２５，２６より遅延したバタ
フライ演算器１１の１番目の出力データとバタフライ演
算器１１の２番目の出力データを用いてバタフライ演算
を１回行う。バタフライ演算器２７，２８は、１段シフ
トレジスタ２９，３０より遅延したバタフライ演算器１
２の１番目の出力データとバタフライ演算器１２の２番
目の出力データを用いてバタフライ演算を１回行う。The butterfly operation units 15 and 16 are provided with a butterfly operation unit 7 delayed by one-stage shift registers 17 and 18.
The butterfly operation is performed once by using the first output data of the second operation data and the second output data of the butterfly operation unit 7. Butterfly computing units 19 and 20 include one-stage shift registers 21 and
The butterfly operation is performed once using the first output data of the butterfly operation unit 8 and the second output data of the butterfly operation unit 8 delayed by more than two. Butterfly computing unit 23, 2
4 performs the butterfly operation once using the first output data of the butterfly operation unit 11 and the second output data of the butterfly operation unit 11 delayed by the one-stage shift registers 25 and 26. The butterfly operation units 27 and 28 are the butterfly operation units 1 delayed from the one-stage shift registers 29 and 30.
Butterfly calculation is performed once using the first output data of No. 2 and the second output data of the butterfly calculator 12.
【００１３】バタフライ演算器３，４、バタフライ演算
器７，８，１１，１２、バタフライ演算器１５，１６，
１９，２０，２３，２４，２７，２８はそれぞれ並列処
理を行い、バタフライ演算器１５，１６，１９，２０，
２３，２４，２７，２８の出力データは同時にメモリ３
１に書き込まれる。並び変え回路３２により書き込まれ
た１６個のデータの並び変えを行いバッファメモリ３３
に書き込んでからアドレス０から１５まで順番に出力さ
れる。The butterfly operation units 3 and 4, the butterfly operation units 7, 8, 11 and 12, the butterfly operation units 15 and 16,
19, 20, 23, 24, 27, and 28 respectively perform parallel processing, and the butterfly operation units 15, 16, 19, 20,
The output data of 23, 24, 27 and 28 are simultaneously stored in the memory 3
Written to 1. The 16 data written by the rearrangement circuit 32 are rearranged and the buffer memory 33 is rearranged.
, And are sequentially output from addresses 0 to 15.
【００１４】[0014]
【発明が解決しようとする課題】図３に示すようなシフ
トレジスタとバタフライ演算器の構成では、高速フーリ
エ変換結果データを任意の順番に出力する為には、演算
結果をメモリ３１に保存した後データの並び換えを行う
のでバッファメモリ３３が必要になる。In the configuration of the shift register and the butterfly operation unit as shown in FIG. 3, in order to output the fast Fourier transform result data in an arbitrary order, after storing the operation result in the memory 31, Since the data is rearranged, the buffer memory 33 is required.
【００１５】また、３１，３３のメモリへ供給するクロ
ックは高速フーリエ変換処理時間とデータ並び変えの処
理時間は動作し続ける為、消費電力が大きくなることが
問題である。Further, the clock supplied to the memories 31 and 33 continues to operate during the fast Fourier transform processing time and the data rearrangement processing time, so that there is a problem that power consumption increases.
【００１６】本発明は、上記従来の問題点を解決するも
ので、消費電力が小さい高速フーリエ変換回路を提供す
ることを目的とする。An object of the present invention is to solve the above-mentioned conventional problems and to provide a fast Fourier transform circuit with low power consumption.
【００１７】[0017]
【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載の発明は、複数のバタフライ
演算器から構成され、高速フーリエ変換を行う前段の高
速フーリエ変換部と、複数のバタフライ演算器から構成
され、高速フーリエ変換を行う後段のフーリエ変換部
と、前段のフーリエ変換部と前記後段のフーリエ変換部
との間に位置し前記前段のフーリエ変換部からの出力デ
ータを一時保存する中間メモリと、中間メモリの任意の
アドレスにより前記後段のフーリエ変換部にデータを読
み出す読み出し制御回路とを備えた高速フーリエ変換回
路において、前段のフーリエ変換部から前記中間メモリ
へデータが書き込まれている間は少なくとも前記中間メ
モリへクロック供給を行うクロック制御回路を備えたこ
とを特徴とするものである。In order to achieve this object, an invention according to claim 1 of the present invention comprises a plurality of butterfly operation units, and a high-speed Fourier transform unit at a preceding stage for performing a fast Fourier transform; The output data from the front-stage Fourier transform unit, which is composed of a plurality of butterfly operation units and is located between the front-stage Fourier transform unit and the front-stage Fourier transform unit that performs fast Fourier transform, In a fast Fourier transform circuit including an intermediate memory for temporarily storing data and a read control circuit for reading data to the subsequent Fourier transform unit at an arbitrary address of the intermediate memory, data is written from the preceding Fourier transform unit to the intermediate memory. A clock control circuit for supplying a clock to at least the intermediate memory during the operation. A.
【００１８】また、請求項２記載の発明は、後段のフー
リエ変換部の動作時間は少なくとも前記後段のフーリエ
変換部及び前記読み出し制御回路へクロック供給を行う
クロック制御回路を備えたことを特徴とするものであ
る。Further, the invention according to claim 2 is characterized in that a clock control circuit for supplying a clock to at least the post-stage Fourier transform unit and the read control circuit is provided during the operation time of the post-stage Fourier transform unit. Things.
【００１９】また、請求項３記載の発明は、請求項２記
載の発明に、さらに、クロック制御回路が、前段のフー
リエ変換部から前記中間メモリへデータが書き込まれて
いる間は少なくとも中間メモリへクロック供給を行うク
ロック制御回路を備えたものである。According to a third aspect of the present invention, in addition to the second aspect of the present invention, the clock control circuit further transmits the data to at least the intermediate memory while data is being written from the preceding Fourier transform unit to the intermediate memory. It has a clock control circuit for supplying a clock.
【００２０】上記請求項１〜３の発明により、クロック
供給時間を少なくすることができる。According to the first to third aspects of the present invention, the clock supply time can be reduced.
【００２１】[0021]
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。An embodiment of the present invention will be described below with reference to the drawings.
【００２２】（実施の形態１）図１は本実施形態におけ
る６４個の入力データより高速フーリエ変換を行う回路
を示す図である。図１において、１００は６４段のシフ
トレジスタ、１０１はセレクタ回路、１０２〜１１３は
バタフライ演算器、１１４は６４個のアドレスを持つ中
間メモリ、１１５は読み出し制御回路、１１６〜１２２
はハーフバタフライ演算器である。バタフライ演算器１
０２〜１１３で構成されているフーリエ変換部を前段の
フーリエ変換部１３０と表し、ハーフバタフライ演算器
１１６〜１２２で構成されているフーリエ変換部を後段
のフーリエ変換部１３１と表すものとする。１２３はク
ロック制御回路、１２４はハーフバタフライ演算器用の
回転子を制御する回転子制御回路である。なお、バタフ
ライ演算器１０２〜１１３の詳細については、図４を参
照しながら説明した従来例のバタフライ演算器１と同様
であるのでここでは説明を省略する。(Embodiment 1) FIG. 1 is a diagram showing a circuit for performing a fast Fourier transform from 64 pieces of input data in this embodiment. In FIG. 1, 100 is a 64-stage shift register, 101 is a selector circuit, 102 to 113 are butterfly operation units, 114 is an intermediate memory having 64 addresses, 115 is a read control circuit, and 116 to 122.
Is a half butterfly operation unit. Butterfly computing unit 1
The Fourier transform unit composed of 02 to 113 is referred to as a Fourier transform unit 130 in the preceding stage, and the Fourier transform unit composed of the half-butterfly computing units 116 to 122 is represented as the Fourier transform unit 131 in the subsequent stage. Reference numeral 123 denotes a clock control circuit, and reference numeral 124 denotes a rotator control circuit that controls a rotator for the half butterfly operation unit. The details of the butterfly operation units 102 to 113 are the same as those of the conventional butterfly operation unit 1 described with reference to FIG.
【００２３】ここで、図２を参照しながらハーフバタフ
ライ演算器１１６の構成を詳細に説明する。その他のハ
ーフバタフライ演算器１１７〜１２２についてもハーフ
バタフライ演算器１１６と同様の構成であるので説明を
省略する。図２に示すとおり、１５１は乗算器、１５２
は加算器である。Here, the configuration of the half butterfly operation unit 116 will be described in detail with reference to FIG. The other half butterfly operation units 117 to 122 have the same configuration as that of the half butterfly operation unit 116, and a description thereof will be omitted. As shown in FIG. 2, 151 is a multiplier, 152
Is an adder.
【００２４】まず、図２に従ってバタフライ演算の動作
を説明する。２つの入力データのうち一方の入力データ
１５５と回転子制御回路１２４によって決められた回転
子と呼ばれるデータ１５３が乗算器１５１に入力され乗
算される。その出力データとバタフライ演算器のもう一
方の入力データ１５４が加算器１５２に入力される。加
算器１５２の演算結果が出力される。First, the operation of the butterfly operation will be described with reference to FIG. One of the two input data 155 and data 153 called a rotator determined by the rotator control circuit 124 are input to the multiplier 151 and multiplied. The output data and the other input data 154 of the butterfly operation unit are input to the adder 152. The operation result of the adder 152 is output.
【００２５】次に高速フーリエ変換回路の動作について
図１を用いて説明する。入力データは６４段シフトレジ
スタ１００に入力される。１クロック単位に次のデータ
が入力される。５６段目までデータシフトが完了した時
点で、高速フーリエ変換前段部の処理がスタートする。
セレクタ回路１０１により、シフトレジスタ１００の０
段目と３２段目のデータがバタフライ演算器１０２に入
力される。シフトレジスタ１００の８段目と４０段目の
データがバタフライ演算器１０３に入力される。シフト
レジスタ１００の１６段目と４８段目のデータがバタフ
ライ演算器１０４に入力される。シフトレジスタ１００
の２４段目と５６段目のデータがバタフライ演算器１０
５に入力される。バタフライ演算器１０２，１０３，１
０４，１０５は並列処理が行われる。Next, the operation of the fast Fourier transform circuit will be described with reference to FIG. The input data is input to the 64-stage shift register 100. The next data is input in one clock unit. When the data shift up to the 56th stage is completed, the processing of the former stage of the fast Fourier transform starts.
By the selector circuit 101, 0 of the shift register 100
The data of the second and 32nd stages are input to the butterfly operation unit 102. The data of the eighth and fortieth stages of the shift register 100 are input to the butterfly operation unit 103. Data of the 16th and 48th stages of the shift register 100 are input to the butterfly operation unit 104. Shift register 100
The data of the 24th and 56th stages is the butterfly operation unit 10
5 is input. Butterfly computing units 102, 103, 1
04 and 105 are subjected to parallel processing.
【００２６】バタフライ演算器１０２の２つの演算結果
の一方は、バタフライ演算器１０６の入力データとな
り、もう一方はバタフライ演算器１０８の入力データと
なる。バタフライ演算器１０３の２つの演算結果の一方
はバタフライ演算器１０７の入力となり、もう一方は１
０９の入力データとなる。バタフライ演算器１０４の２
つの演算結果の一方はバタフライ演算器１０６の入力と
なり、もう一方は１０８の入力データとなる。バタフラ
イ演算器１０５の２つの演算結果の一方はバタフライ演
算器１０７の入力となり、もう一方は１０９の入力デー
タとなる。バタフライ演算器１０６，１０７，１０８，
１０９は並列処理が行われる。One of the two operation results of the butterfly operation unit 102 becomes the input data of the butterfly operation unit 106 and the other becomes the input data of the butterfly operation unit 108. One of the two operation results of the butterfly operation unit 103 is an input to the butterfly operation unit 107, and the other is 1
09 is input data. Butterfly computing unit 104-2
One of the two operation results is input to the butterfly operation unit 106, and the other is input data of the butterfly operation unit 108. One of the two operation results of the butterfly operation unit 105 is input to the butterfly operation unit 107, and the other is input data of the butterfly operation unit 109. Butterfly computing units 106, 107, 108,
At 109, parallel processing is performed.
【００２７】バタフライ演算器１０６の２つの演算結果
の一方は、バタフライ演算器１１０の入力データとな
り、もう一方はバタフライ演算器１１１の入力データと
なる。バタフライ演算器１０７の２つの演算結果の一方
はバタフライ演算器１１０の入力となり、もう一方は１
１１の入力データとなる。バタフライ演算器１０８の２
つの演算結果の一方はバタフライ演算器１１２の入力と
なり、もう一方は１１３の入力データとなる。バタフラ
イ演算器１０９の２つの演算結果の一方はバタフライ演
算器１１２の入力となり、もう一方は１１３の入力デー
タとなる。バタフライ演算器１１０，１１１，１１２，
１１３は並列処理が行われる。One of the two operation results of the butterfly operation unit 106 is input data of the butterfly operation unit 110, and the other is input data of the butterfly operation unit 111. One of the two operation results of the butterfly operation unit 107 is input to the butterfly operation unit 110, and the other is 1
It becomes 11 input data. Butterfly computing unit 108-2
One of the two operation results is input to the butterfly operation unit 112, and the other is input data to the 113. One of the two operation results of the butterfly operation unit 109 is input to the butterfly operation unit 112, and the other is input data of the 113. Butterfly computing units 110, 111, 112,
The parallel processing 113 is performed.
【００２８】バタフライ演算器１１０，１１１，１１
２，１１３の８個の出力データは６４個のアドレスを持
つ中間メモリ１１４に書き込まれる。シフトレジスタ１
００の０，８，１６，２４，３２，４０，４８，５６段
目のデータが一組になり、入力データが６４個であるの
で８組のデータができる。中間メモリには１クロック中
に８個の演算結果データが１度に書き込まれる。よって
中間メモリへの書き込みは開始してから８クロック後に
完了する。Butterfly computing units 110, 111, 11
Eight output data of 2,113 are written to the intermediate memory 114 having 64 addresses. Shift register 1
Data of the 0th, eighth, 16, 24th, 32nd, 40th, 48th, and 56th stages of 00 constitute one set, and since there are 64 input data, eight sets of data are created. Eight operation result data are written to the intermediate memory at one time in one clock. Therefore, the writing to the intermediate memory is completed eight clocks after the start.
【００２９】つまり、前段のフーリエ変換部１３０で
は、８クロックで６４個のフーリエ変換処理を完了する
ことができるので、処理時間が短くなるため、クロック
供給時間が減り、結果的に消費電力を減少させることが
できる。That is, in the Fourier transform unit 130 at the preceding stage, 64 Fourier transform processes can be completed in 8 clocks, so that the processing time is shortened, the clock supply time is reduced, and as a result, power consumption is reduced. Can be done.
【００３０】次に、後段部について説明する。クロック
制御回路１２３から中間メモリ１１４へは、書き込み開
始から書き込みが完了するまで動作するクロックを供給
する。Next, the latter part will be described. A clock that operates from the start of writing to the completion of writing is supplied from the clock control circuit 123 to the intermediate memory 114.
【００３１】データ読み出し制御回路１１５により中間
メモリ１１４の任意のアドレスよりデータを読み出し、
ハーフバタフライ演算器１１６，１１７，１１８，１１
９に入力し並列にハーフバタフライ演算を行う。ハーフ
バラフライ演算器１１６，１１７の出力データはバタフ
ライ演算器１２０の入力データとなる。ハーフバタフラ
イ演算器１１８，１１９の出力データはハーフバタフラ
イ演算器１２１の入力データとなる。バタフライ演算器
１２０，１２１は並列処理入力を行う。ハーフバタフラ
イ演算器１２０，１２１の２個の出力データはハーフバ
タフライ演算器１２２に入力し演算を行い最終出力を行
う。クロック制御回路１２３により中間メモリのアドレ
スを制御し、回転子制御回路１２４によりハーフバタフ
ライ演算器１１６〜１２２で用いる回転子を制御するこ
とにより、データの並び変えなしにデータ出力を行う。Data is read from an arbitrary address of the intermediate memory 114 by the data read control circuit 115,
Half butterfly operation units 116, 117, 118, 11
9 and perform a half butterfly operation in parallel. The output data of the half-bowl fly computing units 116 and 117 becomes the input data of the butterfly computing unit 120. The output data of the half butterfly operation units 118 and 119 becomes the input data of the half butterfly operation unit 121. The butterfly computing units 120 and 121 perform parallel processing input. The two output data of the half-butterfly computing units 120 and 121 are input to the half-butterfly computing unit 122 to perform a calculation and perform a final output. The clock control circuit 123 controls the address of the intermediate memory, and the rotator control circuit 124 controls the rotator used in the half-butterfly computing units 116 to 122, thereby outputting data without rearranging the data.
【００３２】なお、後段部の構成では、並び換え回路を
必要としないので、従来、並び換え回路に供給していた
クロック供給は必要なくなり、消費電力を少なくするこ
とができる。Since the rear-stage configuration does not require a rearrangement circuit, the clock supply that has conventionally been supplied to the rearrangement circuit is not required, and power consumption can be reduced.
【００３３】次に、クロック制御回路１２３の構成につ
いて説明する。Next, the configuration of the clock control circuit 123 will be described.
【００３４】ハーフバタフライ演算器１１６〜１２２で
構成されている後段のフーリエ変換部１３１、中間メモ
リ１１４、及び読み出し制御回路１１５には、クロック
制御回路１２３を介してクロックが供給される構成にな
っている。そして、クロック制御回路１２３は、クロッ
クの供給を停止及び開始を制御できる機能を備えてい
る。A clock is supplied to the subsequent Fourier transform unit 131, the intermediate memory 114, and the read control circuit 115, which are constituted by the half butterfly operation units 116 to 122, via the clock control circuit 123. I have. The clock control circuit 123 has a function of controlling the stop and start of the clock supply.
【００３５】本実施の形態では、クロック制御回路１２
３から中間メモリ１１４へのクロック供給は、前段のフ
ーリエ変換部１３０から中間メモリ１１４へ６４個のデ
ータが書き込まれている間のみ行い、その他の時間は中
間メモリ１１４へのクロック供給を停止する。In the present embodiment, the clock control circuit 12
3 is supplied to the intermediate memory 114 only while 64 data are being written from the preceding Fourier transform unit 130 to the intermediate memory 114, and the clock supply to the intermediate memory 114 is stopped at other times.
【００３６】本実施の形態によれば、中間メモリ１１４
へデータが書き込まれている間のみ、中間メモリにクロ
ックが供給されるので、中間メモリ１１４へのクロック
供給時間を減少させることができ、消費電力を小さくす
ることができる。According to the present embodiment, the intermediate memory 114
Since the clock is supplied to the intermediate memory only while data is written to the intermediate memory 114, the clock supply time to the intermediate memory 114 can be reduced, and power consumption can be reduced.
【００３７】なお、中間メモリ１１４へデータが書き込
まれている間以外の時間にクロックが中間メモリ１１４
に供給されていたとしても、クロック制御回路１２３か
らの制御により中間メモリ１１４へのクロック供給を停
止する時間があれば、本実施の形態と同様に、消費電力
を小さくすることができるという効果が得られるのは言
うまでもない。It should be noted that a clock is generated at a time other than while data is being written to the intermediate memory 114.
Even if the clock signal is supplied to the intermediate memory 114, the power consumption can be reduced as in the present embodiment if the clock supply to the intermediate memory 114 is stopped under the control of the clock control circuit 123. It goes without saying that you can get it.
【００３８】（実施の形態２）第２の実施の形態は上記
で説明した実施の形態１と構成は同様であり、クロック
制御回路の制御の方法についてのみ異なる。そこで、実
施の形態１と異なる点についてのみ説明する。(Embodiment 2) The second embodiment has the same configuration as that of the first embodiment described above, and differs only in the method of controlling the clock control circuit. Therefore, only the differences from the first embodiment will be described.
【００３９】第２の実施の形態では、クロック制御回路
１２３からの制御により後段のフーリエ変換部１３１及
び読み出し制御回路１１５へのクロック供給は、後段の
フーリエ変換部の動作時間のみ行い、その他の時間は後
段のフーリエ変換部１３１及び読み出し制御回路１１５
へのクロック供給を停止する。In the second embodiment, under the control of the clock control circuit 123, the clock supply to the subsequent-stage Fourier transform unit 131 and the read-out control circuit 115 is performed only during the operation time of the subsequent-stage Fourier transform unit, and other times are controlled. Is a subsequent-stage Fourier transform unit 131 and readout control circuit 115
Stop the clock supply to.
【００４０】本実施の形態によれば、実施の形態１と同
様にクロック供給時間を減少させることができ、消費電
力を小さくすることができる。According to the present embodiment, similarly to the first embodiment, the clock supply time can be reduced, and the power consumption can be reduced.
【００４１】（実施の形態２の変形例）実施の形態２で
は、クロック制御回路１２３からの制御により後段のフ
ーリエ変換部１３１及び読み出し制御回路１１５へのク
ロック供給は、後段のフーリエ変換部の動作時間のみ行
い、その他の時間は後段のフーリエ変換部１３１及び読
み出し制御回路１１５へのクロック供給を停止している
が、その制御に加え、実施の形態１と同様に中間メモリ
１１４へデータが書き込まれている間のみ、中間メモリ
１１４にクロックを供給する。(Modification of Second Embodiment) In the second embodiment, under the control of the clock control circuit 123, the clock supply to the subsequent-stage Fourier transform unit 131 and read-out control circuit 115 is performed by the operation of the subsequent-stage Fourier transform unit. The clock supply to the Fourier transform unit 131 and the read control circuit 115 at the subsequent stage is stopped during the other times, but in addition to the control, data is written to the intermediate memory 114 as in the first embodiment. Only during this period, a clock is supplied to the intermediate memory 114.
【００４２】上記構成により本実施の形態についても同
様に、クロック供給時間を減少させることができ、消費
電力を小さくすることができる。With the above configuration, the clock supply time can be similarly reduced in this embodiment, and the power consumption can be reduced.
【００４３】なお、上記実施の形態１，２における前段
のフーリエ変換部１３０または後段のフーリエ変換部１
３１を別の構成のフーリエ変換部を採用した場合、クロ
ック制御回路１２３によって上記実施の形態と同様にク
ロック供給を停止させる時間を設けることによって、消
費電力を減少させるという効果が得られるのは明らかで
ある。In the first and second embodiments, the first-stage Fourier transform unit 130 or the second-stage Fourier transform unit 1 is used.
In the case where a Fourier transform unit 31 having another configuration is adopted, it is apparent that the effect of reducing power consumption can be obtained by providing the clock control circuit 123 with a time period for stopping the clock supply as in the above embodiment. It is.
【００４４】[0044]
【発明の効果】以上のように本発明は、高速フーリエ変
換回路へクロック供給を制御することにより、消費電力
を小さくできる効果をもたらす。As described above, the present invention has an effect of reducing power consumption by controlling the clock supply to the fast Fourier transform circuit.
【図１】本発明の高速フーリエ変換回路の構成図FIG. 1 is a configuration diagram of a fast Fourier transform circuit of the present invention.
【図２】本発明の高速フーリエ変換回路で用いたハーフ
バタフライ演算器の構成図FIG. 2 is a configuration diagram of a half butterfly operation unit used in the fast Fourier transform circuit of the present invention.
【図３】従来の高速フーリエ変換回路の構成図FIG. 3 is a configuration diagram of a conventional fast Fourier transform circuit.
【図４】バタフライ演算器の構成図FIG. 4 is a configuration diagram of a butterfly operation unit.
５１ 乗算器 ５２ 加算器 ５３ 減算器 １００ ６４段シフトレジスタ １０１ セレクタ回路 １０２〜１１３ バタフライ演算器 １１４ 中間メモリ １１５ 読み出し制御回路 １１６〜１２２ ハーフバタフライ演算器 １２３ クロック制御回路 １２４ 回転子制御回路 １３０ 前段のフーリエ変換部 １３１ 後段のフーリエ変換部 １５１ 乗算器 １５２ 加算器 REFERENCE SIGNS LIST 51 multiplier 52 adder 53 subtractor 100 64-stage shift register 101 selector circuit 102 to 113 butterfly operation unit 114 intermediate memory 115 read control circuit 116 to 122 half butterfly operation unit 123 clock control circuit 124 rotator control circuit 130 preceding stage Fourier Transformer 131 Post-Fourier Transformer 151 Multiplier 152 Adder
フロントページの続き (72)発明者 白方 亨宗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B056 AA00 BB13 FF01 FF02 FF04 FF07 FF08 Continuation of the front page (72) Inventor Tomoyoshi Shirakata 1006 Kazuma Kadoma, Kazuma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. F term (reference) 5B056 AA00 BB13 FF01 FF02 FF04 FF07 FF08
Claims (3)
速フーリエ変換を行う前段の高速フーリエ変換部と、 複数のバタフライ演算器から構成され、高速フーリエ変
換を行う後段のフーリエ変換部と、 前記前段のフーリエ変換部と前記後段のフーリエ変換部
との間に位置し前記前段のフーリエ変換部からの出力デ
ータを一時保存する中間メモリと、 前記中間メモリの任意のアドレスにより前記後段のフー
リエ変換部にデータを読み出す読み出し制御回路とを備
えた高速フーリエ変換回路において、 前記前段のフーリエ変換部から前記中間メモリへデータ
が書き込まれている間は少なくとも前記中間メモリへク
ロック供給を行うクロック制御回路を備えたことを特徴
とする高速フーリエ変換回路。1. A high-speed Fourier transform unit comprising a plurality of butterfly operation units and performing a fast Fourier transform; a second-stage Fourier transform unit comprising a plurality of butterfly operation units and performing a fast Fourier transform; An intermediate memory that is located between the Fourier transform unit and the subsequent Fourier transform unit and temporarily stores output data from the previous Fourier transform unit, and an arbitrary address of the intermediate memory to the subsequent Fourier transform unit. A fast Fourier transform circuit comprising: a read control circuit that reads data; and a clock control circuit that supplies a clock to at least the intermediate memory while data is being written from the previous Fourier transform unit to the intermediate memory. A fast Fourier transform circuit.
速フーリエ変換を行う前段の高速フーリエ変換部と、 複数のバタフライ演算器から構成され、高速フーリエ変
換を行う後段のフーリエ変換部と、 前記前段のフーリエ変換部と前記後段のフーリエ変換部
との間に位置し前記前段のフーリエ変換部からの出力デ
ータを一時保存する中間メモリと、 前記中間メモリの任意のアドレスにより前記後段のフー
リエ変換部にデータを読み出す読み出し制御回路とを備
えた高速フーリエ変換回路において、 前記後段のフーリエ変換部の動作時間は少なくとも前記
後段のフーリエ変換部及び前記読み出し制御回路へクロ
ック供給を行うクロック制御回路を備えたことを特徴と
する高速フーリエ変換回路。2. A high-speed Fourier transform unit comprising a plurality of butterfly operation units and performing a fast Fourier transform; a second-stage Fourier transform unit comprising a plurality of butterfly operation units and performing a fast Fourier transform; An intermediate memory that is located between the Fourier transform unit and the subsequent Fourier transform unit and temporarily stores output data from the previous Fourier transform unit, and an arbitrary address of the intermediate memory to the subsequent Fourier transform unit. A fast Fourier transform circuit comprising: a read control circuit that reads data; and a clock control circuit that supplies a clock to at least the subsequent Fourier transform unit and the read control circuit during an operation time of the subsequent Fourier transform unit. A fast Fourier transform circuit.
リエ変換部から前記中間メモリへデータが書き込まれて
いる間は少なくとも前記中間メモリへクロック供給を行
うクロック制御回路を備えたことを特徴とする請求項２
記載の高速フーリエ変換回路。3. The clock control circuit according to claim 1, further comprising a clock control circuit for supplying a clock to at least the intermediate memory while data is being written from the previous-stage Fourier transform unit to the intermediate memory. Claim 2
A fast Fourier transform circuit as described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305830A JP2002117014A (en) | 2000-10-05 | 2000-10-05 | Fast fourier transform circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305830A JP2002117014A (en) | 2000-10-05 | 2000-10-05 | Fast fourier transform circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002117014A true JP2002117014A (en) | 2002-04-19 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170072646A (en) * | 2015-12-17 | 2017-06-27 | 삼성전자주식회사 | Apparatus and Method for performing Fourier transform |
-
2000
- 2000-10-05 JP JP2000305830A patent/JP2002117014A/en not_active Withdrawn
Cited By (2)
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| KR20170072646A (en) * | 2015-12-17 | 2017-06-27 | 삼성전자주식회사 | Apparatus and Method for performing Fourier transform |
| KR102526750B1 (en) | 2015-12-17 | 2023-04-27 | 삼성전자주식회사 | Apparatus and Method for performing Fourier transform |
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