JP2002111504A - Digital signal processing device and method - Google Patents
Digital signal processing device and methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル信号を
処理する信号処理装置、例えば、音声または映像信号が
圧縮されたビットストリーム信号をデコードし、元の音
声または映像信号の再生するディジタル信号処理装置及
びその処理方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing apparatus for processing a digital signal, for example, a digital signal processing apparatus for decoding a bit stream signal in which an audio or video signal is compressed and reproducing the original audio or video signal. And its processing method.
【０００２】[0002]
【従来の技術】大容量の音声信号または映像信号を転送
あるいは保存するために、ディジタル化された音声信号
または映像信号を圧縮する技術が開発され、これらの技
術に基づいて制定された信号処理規格、例えば、動画情
報を圧縮するＭＰＥＧ２、またはオーディオ（音声）信
号を圧縮するＭＰＥＧ−２／Ａｕｄｉｏなどがすでに実
用化されている。2. Description of the Related Art Techniques for compressing digitized audio or video signals have been developed to transfer or store large-capacity audio or video signals, and signal processing standards established based on these techniques have been developed. For example, MPEG2 for compressing moving image information, MPEG-2 / Audio for compressing audio (audio) signals, and the like have already been put to practical use.
【０００３】圧縮されたデータから元の信号を再生する
には、デコーダが必要となる。図４には、ＭＰＥＧ−２
／Ａｕｄｉｏ方式で圧縮された音声データから元の音声
信号を再生するＭＰＥＧオーディオデコーダの一例を示
している。図示のように、このデコーダは、入力データ
バッファ１０１、デコード部１０２、及びＰＣＭ（Puls
e-code modulation ）出力部１０９によって構成されて
いる。さらに、デコード部１０２は、ＲＡＭ１（１０
５）、ＲＡＭ２（１０６）、積和演算器１０７及び係数
ＲＯＭ１０８によって構成されている。In order to reproduce the original signal from the compressed data, a decoder is required. FIG. 4 shows MPEG-2
1 shows an example of an MPEG audio decoder that reproduces an original audio signal from audio data compressed by the / Audio method. As shown, the decoder includes an input data buffer 101, a decoding unit 102, and a PCM (Puls
e-code modulation) is constituted by an output unit 109. Further, the decoding unit 102 stores the RAM 1 (10
5), a RAM 2 (106), a product-sum operation unit 107, and a coefficient ROM 108.
【０００４】圧縮された音声信号はシリアルのデータで
あるビットストリームとして転送され、または記録媒体
から読み出される。入力データバッファ１０１に、ビッ
トストリームＢＳＭが入力される。ビットストリームＢ
ＳＭが入力データバッファ１０１によって一時記憶さ
れ、そして、入力の順に内部データバス１０３を介して
デコード部１０２に読み出される。デコード部１０２で
は、積和演算器１０７によって、入力されたビットスト
リームデータをそれぞれの属性に従って分割し、分割し
たデータをそれぞれ所定のメモリに格納される。例え
ば、ビットストリームから分離されたヘッダ情報（Ｈｅ
ａｄｅｒ）、スケールファクタ選択情報（ＳＦ：Scale
factor select information ）、ビット割り当て情報
（Ａｌｌｏｃ）及びサブバンドサンプルデータ（Ｓａｍ
ｐｌｅ）がそれぞれ抽出され、これらの要素データがＲ
ＡＭ１に格納される。[0004] The compressed audio signal is transferred as a bit stream of serial data or read from a recording medium. The bit stream BSM is input to the input data buffer 101. Bit stream B
The SM is temporarily stored in the input data buffer 101, and is read out to the decoding unit 102 via the internal data bus 103 in the order of input. In the decoding unit 102, the input / output unit 107 divides the input bit stream data according to the respective attributes, and stores the divided data in predetermined memories. For example, header information (He
ader), scale factor selection information (SF: Scale)
factor select information), bit allocation information (Alloc) and subband sample data (Sam
ple) are extracted, and these element data are
AM1.
【０００５】ＲＡＭ１に所定量のサブバンドサンプルデ
ータが格納されたあと伸長処理が行われる。この処理に
おいて、係数ＲＯＭ１０８から復号処理に必要な係数が
読み出され、ＲＡＭ１に格納されていたサブバンドサン
プルデータとともに処理され、処理の中間データである
Ｖベクトル（Ｖ ｖｅｃｔｏｒ）データをＲＡＭ２に格
納しながら、ＰＣＭ符号化された音声データが再生され
る。このＰＣＭデータが内部データバス１０３を介して
ＰＣＭ出力部１０９に転送され、ＰＣＭ出力部１０９に
よって、クロック信号ＢＣＫ及びＬＲＣＫに同期して出
力される。After a predetermined amount of sub-band sample data is stored in the RAM 1, decompression processing is performed. In this process, the coefficients necessary for the decoding process are read out from the coefficient ROM 108 and processed together with the sub-band sample data stored in the RAM 1, and V vector (V vector) data which is intermediate data of the process is stored in the RAM 2. Meanwhile, the PCM-coded audio data is reproduced. This PCM data is transferred to the PCM output unit 109 via the internal data bus 103, and is output by the PCM output unit 109 in synchronization with the clock signals BCK and LRCK.
【０００６】上述した音声デコーダでは、非同期処理の
場合、ビットストリームＢＳＭの入力速度とデコード部
１０２の処理速度との間に微小なずれが存在するため、
入力バッファメモリ１０１を設けることによって、この
処理タイミングのずれを吸収することができる。In the above-described audio decoder, in the case of asynchronous processing, since there is a slight shift between the input speed of the bit stream BSM and the processing speed of the decoding unit 102,
By providing the input buffer memory 101, the shift in the processing timing can be absorbed.
【０００７】図５は、上述した従来の音声デコーダの復
号処理のフローチャートを示している。図示のように、
まず、ビットストリームＢＳＭのデータが入力バッファ
メモリ１０１に取り込まれる（ステップＳ１）。そし
て、入力バッファメモリ１０１にビットストリームＢＳ
Ｍのデータが一定量取り込まれるまで待つ（ステップＳ
２）。FIG. 5 shows a flowchart of a decoding process of the above-described conventional audio decoder. As shown,
First, the data of the bit stream BSM is taken into the input buffer memory 101 (step S1). Then, the bit stream BS is stored in the input buffer memory 101.
Wait until a certain amount of M data is captured (step S
2).
【０００８】次に、内部データバス１０３を介して、入
力バッファメモリ１０１に格納されているビットストリ
ームのデータがデコード部１０２に転送され、積和演算
器１０７によって、それぞれの要素に分離される（ステ
ップＳ３）。分離されたヘッダ情報、スケールファクタ
選択情報、ビット割り当て情報及びサブバンドサンプル
データがＲＡＭ１に格納される（ステップＳ４）。Next, the data of the bit stream stored in the input buffer memory 101 is transferred to the decoding unit 102 via the internal data bus 103, and separated into respective elements by the product-sum operation unit 107 ( Step S3). The separated header information, scale factor selection information, bit allocation information, and subband sample data are stored in the RAM 1 (step S4).
【０００９】ＲＡＭ１に一定量のサブバンドサンプルデ
ータが格納されたとき、ビットストリームデータに対し
て、デコード処理（復号処理）が開始される（ステップ
Ｓ５，Ｓ６）。デコード処理によって、圧縮されたデー
タが伸長され、ＰＣＭデータが生成され、出力される
（ステップＳ７）。When a certain amount of sub-band sample data is stored in the RAM 1, decoding processing (decoding processing) is started for the bit stream data (steps S5 and S6). By the decoding process, the compressed data is decompressed, and PCM data is generated and output (step S7).
【００１０】[0010]
【発明が解決しようとする課題】ところで、上述した従
来の音声圧縮ストリームのデコーダでは、圧縮されたビ
ットストリームの要素分解及び圧縮データのデコード処
理を一つのプロセッサ、例えば、図４に示すデコード部
１０２によって行われるので、高速なシステムクロック
が要求され、消費電力の増大につながる。また、処理タ
イミングのずれを吸収するためにビットストリームの入
力部に入力データバッファ１０１が設けられているが、
このデータバッファが大容量のメモリによって構成さ
れ、回路規模の増加を招いてしまうという不利益があ
る。By the way, in the above-mentioned conventional decoder for an audio compressed stream, the element decomposition of the compressed bit stream and the decoding processing of the compressed data are performed by one processor, for example, the decoding unit 102 shown in FIG. Therefore, a high-speed system clock is required, which leads to an increase in power consumption. Further, an input data buffer 101 is provided at the input section of the bit stream to absorb a shift in processing timing.
This data buffer is constituted by a large-capacity memory, and disadvantageously increases the circuit scale.
【００１１】さらに、圧縮されたビットストリームが図
４に示す音声デコーダに非同期で入力された場合、入力
元の転送速度とデコーダ側の処理速度が完全に同期が取
れていない場合、デコーダ側においてサンプルデータの
アンダーフローまたはオーバーフローが発生し、デコー
ド処理が破綻するおそれがある。Further, if the compressed bit stream is asynchronously input to the audio decoder shown in FIG. 4, if the transfer speed of the input source and the processing speed of the decoder are not completely synchronized, the sample on the decoder side Data underflow or overflow may occur, and the decoding process may fail.
【００１２】上記問題を解決するため、入力データバッ
ファの前段に専用のプロセッサを配置し、圧縮されたビ
ットストリームから所望のデータだけを選択して入力デ
ータバッファに転送することで、入力データバッファの
容量を低減させるとともに、圧縮データの解析とデコー
ド処理を別々のプロセッサで行うことによって、それぞ
れのプロセッサの動作速度を低減させ、低消費電力化を
はかる音声デコーダも提案されていたが、容量が少ない
ながらも入力データバッファが必要であり、また非同期
処理によるデータのアンダーフローとオーバーフローの
問題は解決されていない。In order to solve the above-mentioned problem, a dedicated processor is arranged in front of the input data buffer, and only desired data is selected from the compressed bit stream and transferred to the input data buffer. An audio decoder that reduces the capacity and reduces the operating speed of each processor by performing the analysis and decoding of the compressed data by separate processors to reduce the power consumption has also been proposed. However, an input data buffer is required, and the problems of data underflow and overflow due to asynchronous processing have not been solved.
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力データバッファを省略で
き、動作速度を低減し、低消費電力化をはかり、さらに
非同期入力におけるデータのアンダーフローとオーバー
フローを回避できるディジタル信号処理装置及びその処
理方法を提供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to omit an input data buffer, reduce operation speed, reduce power consumption, and furthermore, data underflow at asynchronous input. And to provide a digital signal processing apparatus and a processing method thereof that can avoid overflow.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル信号処理装置は、圧縮された情
報源データと付加情報データで生成されたビットストリ
ームから上記情報源データを再生するディジタル信号処
理装置であって、上記ビットストリームから上記圧縮さ
れた情報源データと上記付加情報データとを分離するデ
ータ分離手段と、上記圧縮された情報源データを格納す
る記憶手段と、クロック信号に応じて設定されたタイミ
ングで上記記憶手段から上記圧縮された情報源データを
読み出し、復号処理を行う復号手段と、上記記憶手段に
格納された上記情報源データの量に応じて、上記クロッ
ク信号の周波数を制御するクロック生成手段とを有す
る。In order to achieve the above object, a digital signal processing apparatus according to the present invention comprises a digital signal processor for reproducing said information source data from a bit stream generated from compressed information source data and additional information data. A signal processing device, comprising: a data separation unit configured to separate the compressed information source data and the additional information data from the bit stream; a storage unit configured to store the compressed information source data; A decoding means for reading out the compressed information source data from the storage means at the set timing and performing a decoding process; and a frequency of the clock signal according to an amount of the information source data stored in the storage means. And clock generation means for controlling
【００１５】また、本発明では、好適には、上記クロッ
ク生成手段は、上記記憶手段に格納された上記圧縮され
た情報源データの量が所定の上限値を越えたとき、上記
クロック信号の周波数を大きく制御し、上記記憶手段に
格納された上記圧縮された情報源データの量が所定の下
限値より小さくなるとき、上記クロック信号の周波数を
小さく制御する。[0015] In the present invention, preferably, the clock generation means, when the amount of the compressed information source data stored in the storage means exceeds a predetermined upper limit, the frequency of the clock signal. When the amount of the compressed information source data stored in the storage means is smaller than a predetermined lower limit, the frequency of the clock signal is controlled to be smaller.
【００１６】また、本発明では、好適には、上記クロッ
ク生成手段は、上記記憶手段に格納された上記圧縮され
た情報源データの量が上記上限値と下限値との間にある
とき、上記クロック信号の周波数を所定の基準値に保持
する。In the present invention, preferably, the clock generation means, when the amount of the compressed information source data stored in the storage means is between the upper limit value and the lower limit value, The frequency of the clock signal is held at a predetermined reference value.
【００１７】また、本発明では、好適には、上記クロッ
ク生成手段は、所定の基準クロック信号と分周信号の位
相を比較する位相比較手段と、上記位相比較手段によっ
て得られた位相差に応じて制御信号を生成する制御信号
生成手段と、上記制御信号に応じて制御された発振周波
数で発振し、上記クロック信号を出力する発振手段と、
上記クロック信号を分周し、分周信号を上記位相比較手
段に供給する位相比較手段とを有する。In the present invention, preferably, the clock generation means preferably includes a phase comparison means for comparing a phase of a predetermined reference clock signal and a phase of the frequency-divided signal, and a phase comparison means for detecting a phase difference obtained by the phase comparison means. Control signal generating means for generating a control signal, and oscillating means for oscillating at an oscillation frequency controlled according to the control signal and outputting the clock signal;
Phase comparing means for dividing the frequency of the clock signal and supplying the frequency-divided signal to the phase comparing means.
【００１８】また、本発明では、好適には、上記クロッ
ク生成手段は、上記記憶手段に格納された上記圧縮され
た情報源データの量が所定の上限値を越えたとき、上記
分周手段お分周比を初期値より大きく制御し、上記記憶
手段に格納された上記圧縮された情報源データの量が所
定の下限値より小さくなるとき、上記分周手段の分周比
を上記初期値より小さく制御する。Further, in the present invention, preferably, the clock generating means is configured to control the frequency dividing means and the frequency dividing means when the amount of the compressed information source data stored in the storage means exceeds a predetermined upper limit. The frequency dividing ratio is controlled to be larger than the initial value, and when the amount of the compressed information source data stored in the storage device becomes smaller than a predetermined lower limit, the frequency dividing ratio of the frequency dividing device is set to be smaller than the initial value. Control small.
【００１９】また、本発明では、好適には、上記クロッ
ク生成手段は、上記記憶手段に格納された上記圧縮され
た情報源データの量が上記上限値と下限値との間にある
とき、上記分周手段の分周比を上記初期値に保持する。In the present invention, preferably, when the amount of the compressed information source data stored in the storage unit is between the upper limit value and the lower limit value, The frequency division ratio of the frequency dividing means is kept at the above initial value.
【００２０】また、本発明のディジタル信号処理装置の
処理方法は、圧縮された情報源データと付加情報データ
で生成されたビットストリームから上記情報源データを
再生するディジタル信号処理方法であって、上記ビット
ストリームから上記圧縮された情報源データと上記付加
情報データとを分離するステップと、上記圧縮された情
報源データをメモリに格納するステップと、クロック信
号に応じて設定されたタイミングで上記メモリから上記
圧縮された情報源データを読み出し、復号処理を行うス
テップと、上記メモリに格納された上記情報源データの
量に応じて、上記クロック信号の周波数を制御するステ
ップとを有する。Further, the processing method of the digital signal processing apparatus of the present invention is a digital signal processing method for reproducing the information source data from a bit stream generated by the compressed information source data and the additional information data. Separating the compressed information source data and the additional information data from the bit stream, storing the compressed information source data in the memory, and outputting the compressed information source data from the memory at a timing set according to a clock signal. Reading out the compressed information source data and performing a decoding process; and controlling the frequency of the clock signal according to the amount of the information source data stored in the memory.
【００２１】[0021]
【発明の実施の形態】図１は本発明に係るディジタル信
号処理装置の一実施形態を示す回路図である。図示のよ
うに、本実施形態のディジタル信号処理装置は、圧縮デ
ータ要素解析部１０、デコード部２０、クロック発生回
路３０及びＰＣＭ出力部４０によって構成されている。
また、図示のように、ディジタル信号処理装置の内部に
は、処理データを各部分回路の間で転送するために、内
部データバス５０と６０がそれぞれ設けられている。さ
らに、デコード部２０は、ヘッダ情報格納レジスタ２０
１、ＲＡＭ１（２０２）、ＲＡＭ２（２０３）、積和演
算器２０４及び係数ＲＯＭ２０５によって構成されてい
る。FIG. 1 is a circuit diagram showing an embodiment of a digital signal processing apparatus according to the present invention. As shown, the digital signal processing device according to the present embodiment includes a compressed data element analysis unit 10, a decoding unit 20, a clock generation circuit 30, and a PCM output unit 40.
As shown in the figure, internal data buses 50 and 60 are provided inside the digital signal processing device for transferring processing data between the respective partial circuits. Further, the decoding unit 20 includes a header information storage register 20.
1, a RAM 1 (202), a RAM 2 (203), a product-sum calculator 204, and a coefficient ROM 205.
【００２２】図１に示すディジタル信号処理装置は、例
えば、圧縮された音声データのビットストリームから元
の音声信号を再生する音声デコーダである。当該デコー
ダに入力されるビットストリームＢＳＭは、例えば、デ
ィジタル化した音声信号がＭＰＥＧ−２／Ａｕｄｉｏ方
式で圧縮されて生成されたものである。The digital signal processing apparatus shown in FIG. 1 is, for example, an audio decoder for reproducing an original audio signal from a compressed audio data bit stream. The bit stream BSM input to the decoder is, for example, a signal generated by compressing a digitized audio signal according to the MPEG-2 / Audio system.
【００２３】以下、図１を参照しつつ、本実施形態のデ
ィジタル信号処理装置の各部分の構成及び機能について
説明する。圧縮データ要素解析部１０は、圧縮されたビ
ットストリームＢＳＭを入力し、当該ビットストリーム
ＢＳＭのそれぞれの構成要素を解析して分離させる。例
えば、圧縮データ要素解析部１０では、入力されたビッ
トストリームＢＳＭに含まれている同期信号に従ってヘ
ッダ情報を検出し、検出したヘッダ情報が内部データバ
ス６０を介して、リアルタイム（実時間）でヘッダ情報
格納レジスタ２０１に転送される。また、ヘッダ情報の
他に、スケールファクタ選択情報（ＳＦ）、アロケーシ
ョン情報（ビット割り当て情報：Ａｌｌｏｃ）、及びサ
ブバンドサンプルデータ（Ｓａｍｐｌｅ）がそれぞれ分
離され、これらの要素データが内部データバス６０を介
して、実時間でＲＡＭ１に転送され、ＲＡＭ１によって
格納される。Hereinafter, the configuration and function of each part of the digital signal processing device of the present embodiment will be described with reference to FIG. The compressed data element analysis unit 10 receives the compressed bit stream BSM and analyzes and separates each component of the bit stream BSM. For example, the compressed data element analysis unit 10 detects header information according to a synchronization signal included in the input bit stream BSM, and detects the header information in real time (real time) via the internal data bus 60. The data is transferred to the information storage register 201. In addition to the header information, scale factor selection information (SF), allocation information (bit allocation information: Alloc), and subband sample data (Sample) are separated, and these element data are transferred via the internal data bus 60. Then, the data is transferred to the RAM 1 in real time and stored by the RAM 1.
【００２４】本実施形態のディジタル信号処理装置にお
いて、圧縮データ要素解析部１０は、専用のロジック回
路によって構成されるので、回路規模が小さく、また、
汎用のプロセッサを用いることより低い処理速度でビッ
トストリームＢＳＭの入力速度に追従できる。このた
め、小規模かつ低速のロジック回路でビットストリーム
ＢＳＭの要素解析と分離を実現でき、汎用プロセッサを
使用するより消費電力の低減を実現できる。In the digital signal processing apparatus of the present embodiment, the compressed data element analysis unit 10 is constituted by a dedicated logic circuit, so that the circuit scale is small and
By using a general-purpose processor, it is possible to follow the input speed of the bit stream BSM at a lower processing speed. Therefore, element analysis and separation of the bit stream BSM can be realized with a small-scale and low-speed logic circuit, and power consumption can be reduced as compared with the case of using a general-purpose processor.
【００２５】ＲＡＭ１（２０２）は、上述したように、
スケールファクタ選択情報、ビット割り当て情報、及び
サブバンドサンプルデータ（以下、便宜上単にサンプル
データと称する）を格納する。ＲＡＭ１に格納されたサ
ンプルデータが所定の量を越えたとき、伸長処理が開始
される。ＲＡＭ２（２０３）は、伸長処理によって生成
された中間データであるＶベクトル（Ｖ ｖｅｃｔｏ
ｒ）を記憶する。As described above, the RAM 1 (202)
It stores scale factor selection information, bit allocation information, and subband sample data (hereinafter simply referred to as sample data for convenience). When the sample data stored in the RAM 1 exceeds a predetermined amount, the decompression process is started. The RAM 2 (203) stores a V vector (V vector) which is intermediate data generated by the decompression process.
r) is stored.
【００２６】積和演算器２０４は、伸長処理において、
ＲＡＭ１に格納されているサンプルデータと係数ＲＯＭ
２０５から読み出した係数とを用いて所定の演算処理を
行う。そして、処理の中間結果であるＶベクトルをＲＡ
Ｍ２に格納しながら、最終の処理結果としてＰＣＭデー
タを出力する。The product-sum operation unit 204 performs
Sample data and coefficient ROM stored in RAM1
Predetermined arithmetic processing is performed using the coefficient read from 205. Then, the V vector, which is the intermediate result of the processing, is
While being stored in M2, PCM data is output as a final processing result.
【００２７】係数ＲＯＭ２０５は、伸長処理に必要な係
数を記憶し、伸長処理のとき当該記憶されている係数を
積和演算器２０４に提供する。The coefficient ROM 205 stores coefficients necessary for the decompression processing, and provides the stored coefficients to the product-sum calculator 204 during the decompression processing.
【００２８】また、ＲＡＭ１を、例えばデータの読み出
し（リード）と書き込み（ライト）がそれぞれ独立に行
われるマルチポートメモリを用いて構成することによっ
て、圧縮データ要素解析部１０によって分離された要素
データの書き込みと伸長処理におけるサンプルデータの
読み出しを同時に行うことができ、ビットストリームＢ
ＳＭの要素解析、分離処理と圧縮データの伸長処理をほ
ぼ並行して実行することが可能となる。Also, by configuring the RAM 1 using, for example, a multi-port memory in which reading (reading) and writing (writing) of data are performed independently of each other, the element data separated by the compressed data Writing and reading of sample data in the decompression process can be performed simultaneously, and the bit stream B
SM element analysis, separation processing, and decompression processing of compressed data can be executed almost in parallel.
【００２９】デコード部２０の伸長処理によって生成さ
れたＰＣＭデータは、内部データバス５０を介してＰＣ
Ｍ出力部４０に出力される。ＰＣＭ出力部４０は、クロ
ック発生回路３０によって供給されたシステムクロック
信号ＳＣＫに従って、クロック信号ＢＣＫとＬＲＣＫを
生成し、これらのクロック信号に同期してＰＣＭデータ
を出力する。The PCM data generated by the decompression process of the decoding unit 20 is transmitted to the PC via the internal data bus 50.
It is output to the M output unit 40. The PCM output unit 40 generates clock signals BCK and LRCK according to the system clock signal SCK supplied by the clock generation circuit 30, and outputs PCM data in synchronization with these clock signals.
【００３０】クロック発生回路３０は、マスタクロック
信号ＭＣＫに応じて、ビットストリームの伸長処理及び
ＰＣＭデータの出力タイミングを制御するシステムクロ
ック信号ＳＣＫを生成し、デコード部２０及びＰＣＭ出
力部４０に供給する。The clock generation circuit 30 generates a system clock signal SCK for controlling bit stream expansion processing and PCM data output timing in accordance with the master clock signal MCK, and supplies it to the decoding unit 20 and the PCM output unit 40. .
【００３１】本実施形態のディジタル信号処理装置にお
いて、信号処理の速度がビットストリームＢＳＭの転送
元との同期がとれない場合に生じるデータのアンダーフ
ローとオーバーフローを防止するために、ＲＡＭ１に格
納されたサンプルデータの量に従って、フラグ信号ＦＬ
Ｇを出力する。そして、当該フラグ信号ＦＬＧに従って
クロック発生回路３０によって生成するシステムクロッ
ク信号ＳＣＫの周波数を微調整する制御機能が設けられ
ている。以下、本実施形態のディジタル信号処理装置に
おけるシステムクロック信号ＳＣＫの周波数制御につい
てさらに詳細に説明する。In the digital signal processing device of the present embodiment, data is stored in the RAM 1 in order to prevent data underflow and overflow that occur when the speed of signal processing is not synchronized with the transfer source of the bit stream BSM. According to the amount of sample data, the flag signal FL
G is output. Further, a control function for finely adjusting the frequency of the system clock signal SCK generated by the clock generation circuit 30 according to the flag signal FLG is provided. Hereinafter, the frequency control of the system clock signal SCK in the digital signal processing device of the present embodiment will be described in more detail.
【００３２】図２はクロック発生回路３０の内部構成を
示す回路図である。図示のように、クロック発生回路３
０は、分周器３０１、位相比較回路３０２、フィルタ３
０３、電圧制御発振器（ＶＣＯ）３０４及び可変分周器
３０５によって構成されているＰＬＬ回路である。FIG. 2 is a circuit diagram showing the internal configuration of the clock generation circuit 30. As shown, the clock generation circuit 3
0 is a frequency divider 301, a phase comparison circuit 302, a filter 3
03, a PLL circuit composed of a voltage controlled oscillator (VCO) 304 and a variable frequency divider 305.
【００３３】分周器３０１は、所定の分周比ｎで入力さ
れたマスタクロック信号ＭＣＫを分周し、分周信号ＳD1
を位相比較回路３０２に出力する。また、分周器３０５
は、ＶＣＯ３０４によって出力されたシステムクロック
信号ＳＣＫを分周比（ｍ＋ｐ）で分周し、分周信号ＳD2
を位相比較回路３０２に出力する。The frequency divider 301 divides the frequency of the master clock signal MCK input at a predetermined frequency division ratio n, and generates a frequency-divided signal S D1.
To the phase comparison circuit 302. The frequency divider 305
Is to divide the system clock signal SCK output by VCO304 at a division ratio (m + p), the divided signal S D2
To the phase comparison circuit 302.
【００３４】位相比較回路３０２は、入力された分周信
号ＳD1とＳD2の位相を比較し、これらの分周信号の位相
差に応じた位相差信号Ｓp を出力する。フィルタ３０３
は、ローパスフィルタによって構成され、位相差信号Ｓ
p の所定の低周波成分を制御信号ＳC としてＶＣＯ３０
４に出力する。The phase comparator 302 compares the phases of the frequency division signal inputted S D1 and S D2, and outputs a phase difference signal S p in accordance with the phase difference of these divided signals. Filter 303
Is constituted by a low-pass filter, and the phase difference signal S
The predetermined low frequency component of p as the control signal S C VCO 30
4 is output.
【００３５】ＶＣＯ３０４は、制御信号ＳC に応じて発
振周波数が制御され、制御された発振周波数でシステム
クロック信号ＳＣＫを生成して出力する。The VCO 304 has an oscillation frequency controlled in accordance with the control signal S C , and generates and outputs a system clock signal SCK at the controlled oscillation frequency.
【００３６】以下、上述した構成を有するクロック発生
回路３０の動作について説明する。クロック発生回路３
０に入力されたマスタクロック信号ＭＣＫは、外部から
供給され、またはディジタル信号処理装置内部に備えら
れた安定した発振源、例えば、水晶発振器などによって
生成された安定した周波数を持つクロック信号である。
ここで、マスタクロック信号ＭＣＫの周波数が、例え
ば、２７ＭＨｚに固定されているとする。Hereinafter, the operation of the clock generation circuit 30 having the above configuration will be described. Clock generation circuit 3
The master clock signal MCK input to 0 is a clock signal having a stable frequency generated from a stable oscillation source, for example, a crystal oscillator or the like, supplied from the outside or provided inside the digital signal processing device.
Here, it is assumed that the frequency of the master clock signal MCK is fixed to, for example, 27 MHz.
【００３７】ＰＬＬ回路がロック状態に安定したとき、
ＶＣＯ３０４によって出力されるシステムクロック信号
ＳＣＫの周波数ｆSCK は、分周器３０１と３０５のそれ
ぞれの分周比によって、次式に従って計算できる。When the PLL circuit is stabilized in the locked state,
The frequency f SCK of the system clock signal SCK output by the VCO 304 can be calculated according to the following equation by using the frequency division ratios of the frequency dividers 301 and 305.
【００３８】[0038]
【数１】 ｆSCK ＝ｆMCK ×（ｍ＋ｐ）／ｎ …（１）F SCK = f MCK × (m + p) / n (1)
【００３９】式（１）において、ｆMCK はマスタクロッ
ク信号ＭＣＫの周波数で、ｐは分周器３０５の分周比を
制御する変数である。In the equation (1), f MCK is the frequency of the master clock signal MCK, and p is a variable for controlling the frequency division ratio of the frequency divider 305.
【００４０】分周器３０１の分周比ｎは、例えば１１２
５に設定される。分周器３０５の分周比を設定する定数
ｍは、例えば７６８に設定される。また、変数ｐの値は
ＲＡＭ１から出力されたフラグ信号ＦＬＧに応じて設定
される。The frequency division ratio n of the frequency divider 301 is, for example, 112
Set to 5. The constant m for setting the frequency division ratio of the frequency divider 305 is set to, for example, 768. The value of the variable p is set according to the flag signal FLG output from the RAM 1.
【００４１】例えば、ｐの値が０に設定され、また、マ
スタクロック信号ＭＣＫの周波数ｆ MCK が、例えば、２
７ＭＨｚであり、さらに、ｍ＝７６８、ｎ＝１１２５の
とき、式（１）によって、システムクロック信号ＳＣＫ
の周波数ｆSCK は、１８．４３２ＭＨｚである。For example, if the value of p is set to 0,
The frequency f of the star clock signal MCK MCK But, for example, 2
7 MHz, and further, when m = 768 and n = 1125,
At this time, according to equation (1), the system clock signal SCK
Frequency fSCK Is 18.432 MHz.
【００４２】ＭＰＥＧ−２／Ａｕｄｉｏの規格によっ
て、音声信号のサンプリング周波数ｆ s は４８ｋＨｚと
定められている。上述したシステムクロック信号ＭＣＫ
の周波数ｆSCK は、３８４ｆs （＝１８．４３２ＭＨ
ｚ）であり、規格に定められた基準値である。According to the MPEG-2 / Audio standard,
And the sampling frequency f of the audio signal s Is 48kHz
Stipulated. The system clock signal MCK described above
Frequency fSCK Is 384fs (= 18.432MH
z), which is a reference value defined in the standard.
【００４３】図１に示すディジタル信号処理装置におい
て、クロック発生回路３０によって生成されたシステム
クロック信号ＳＣＫとビットストリームＢＳＭの入力タ
イミングが同期している場合、即ち、デコード部２０に
おけるデコード処理の速度がビットストリームＢＳＭの
ビットレートと一致した場合、単位時間あたり入力され
たビットストリームＢＳＭのデータがデコード部２０に
よってすべてデコード処理され、データのアンダーフロ
ーまたはオーバーフローが起きない。しかし、システム
クロック信号ＳＣＫを生成するために用いられたマスタ
クロック信号ＭＣＫは、ビットストリームＢＳＭと無関
係に独立した発振回路によって生成されている場合、デ
コード部２０の処理速度とビットストリームＢＳＭの入
力速度は完全に一致することができなく、わずかながら
ずれが生じている。In the digital signal processing device shown in FIG. 1, when the input timing of the system clock signal SCK generated by the clock generation circuit 30 and the input timing of the bit stream BSM are synchronized, that is, the speed of the decoding process in the decoding unit 20 is reduced. When the bit rate matches the bit rate of the bit stream BSM, all the data of the bit stream BSM input per unit time is decoded by the decoding unit 20, and no data underflow or overflow occurs. However, when the master clock signal MCK used to generate the system clock signal SCK is generated by an independent oscillation circuit independently of the bit stream BSM, the processing speed of the decoding unit 20 and the input speed of the bit stream BSM Cannot be completely matched, and there is a slight shift.
【００４４】本実施形態のディジタル信号処理装置で
は、ＲＡＭ１に格納されているサンプルデータの蓄積量
に応じて、フラグ信号ＦＬＧを設定する。さらに、フラ
グ信号ＦＬＧに応じてクロック発生回路３０の発振周波
数を制御することによって、タイミングのずれを解消で
きる。以下、ＲＡＭ１のサンプルデータの蓄積量に応じ
たクロック制御の原理及び制御方法について説明する。In the digital signal processing device of the present embodiment, the flag signal FLG is set according to the amount of sample data stored in the RAM 1. Further, by controlling the oscillation frequency of the clock generation circuit 30 according to the flag signal FLG, it is possible to eliminate a timing deviation. Hereinafter, the principle and control method of clock control according to the amount of sample data stored in the RAM 1 will be described.
【００４５】デコード部２０の処理速度とビットストリ
ームＢＳＭの入力速度がずれた場合、ＲＡＭ１に蓄積さ
れたサンプルデータの量が変化する。例えば、デコード
部２０の処理速度がビットストリームＢＳＭの入力速度
より遅い場合、ＲＡＭ１に蓄積されたサンプルデータの
量が増え、逆にデコード部２０の処理速度がビットスト
リームＢＳＭの入力速度より速い場合、ＲＡＭ１の蓄積
されたサンプルデータの量が減っていく。When the processing speed of the decoding unit 20 is different from the input speed of the bit stream BSM, the amount of the sample data stored in the RAM 1 changes. For example, when the processing speed of the decoding unit 20 is lower than the input speed of the bit stream BSM, the amount of sample data stored in the RAM 1 increases, and when the processing speed of the decoding unit 20 is higher than the input speed of the bit stream BSM, The amount of sample data stored in the RAM 1 decreases.
【００４６】ここで、フラグ信号ＦＬＧは、例えば２ビ
ットのデータからなる。デコード部２０において、予め
ＲＡＭ１におけるサンプルデータ蓄積量の上限値と下限
値が設けられる。ＲＡＭ１においてサンプルデータの蓄
積量が上限値を越えたとき、フラグ信号ＦＬＧが、例え
ば“１０”に設定される。サンプルデータの蓄積量が下
限値より少ない場合、フラグ信号ＦＬＧが、例えば“０
１”に設定される。また、サンプルデータの蓄積量が、
上限値と下限値の間にある場合、フラグ信号ＦＬＧが、
例えば“００”に設定される。Here, the flag signal FLG comprises, for example, 2-bit data. In the decoding unit 20, an upper limit value and a lower limit value of the sample data storage amount in the RAM 1 are set in advance. When the accumulation amount of the sample data in the RAM 1 exceeds the upper limit, the flag signal FLG is set to, for example, “10”. When the accumulation amount of the sample data is smaller than the lower limit, the flag signal FLG is set to, for example, “0”.
1 ”. The accumulated amount of the sample data is
When it is between the upper limit and the lower limit, the flag signal FLG becomes
For example, it is set to “00”.
【００４７】クロック発生回路３０において、入力され
たフラグ信号ＦＬＧの値において、分周器３０５の分周
比を設定する変数ｐの値が制御される。例えば、フラグ
信号ＦＬＧが“００”の場合、ｐの値が０に設定され、
フラグ信号ＦＬＧが“１０”の場合、ｐの値が＋４に設
定され、フラグ信号ＦＬＧが“０１”の場合、ｐの値が
−４に設定される。In the clock generation circuit 30, the value of the variable p for setting the frequency division ratio of the frequency divider 305 is controlled based on the value of the input flag signal FLG. For example, when the flag signal FLG is “00”, the value of p is set to 0,
When the flag signal FLG is "10", the value of p is set to +4, and when the flag signal FLG is "01", the value of p is set to -4.
【００４８】これに応じて、デコード部２０の処理速度
がビットストリームＢＳＭの入力速度とほぼ一致したと
き、ＲＡＭ１のサンプルデータの蓄積量が上限値と下限
値との間に保持され、フラグ信号ＦＬＧが“００”に設
定される。これに応じて、クロック発生回路３０におい
て、変数ｐが０に設定され、分周器３０５の分周比は定
数ｍによって設定される。このときシステムクロック信
号ＳＣＫの周波数ｆSC K が規格によって定められた基準
値（＝１８．４３２ＭＨｚ）に安定するように制御され
る。Accordingly, when the processing speed of the decoding unit 20 substantially matches the input speed of the bit stream BSM, the accumulation amount of the sample data in the RAM 1 is held between the upper limit value and the lower limit value, and the flag signal FLG Is set to “00”. Accordingly, in the clock generation circuit 30, the variable p is set to 0, and the frequency division ratio of the frequency divider 305 is set by a constant m. In this case the frequency f SC K of the system clock signal SCK is controlled to be stable to the reference value determined by the standard (= 18.432 MHz).
【００４９】デコード部２０の処理速度がビットストリ
ームＢＳＭの入力速度より遅く、ＲＡＭ１に蓄積された
サンプルデータの量が増えて上限値を越えたとき、フラ
グ信号ＦＬＧが“１０”に設定される。これに応じて、
クロック発生回路３０において、変数ｐが＋４に設定さ
れ、分周器３０５の分周比は（ｍ＋ｐ＝ｍ＋４）に設定
される。このときシステムクロック信号ＳＣＫの周波数
ｆSCK が基準値（＝１８．４３２ＭＨｚ）より高い周波
数、ここで例えば、１８．５２８ＭＨｚに制御される。
これに応じて、システムクロック信号ＳＣＫを動作クロ
ックとするデコード部２０の処理速度が速くなり、ＲＡ
Ｍ１に蓄積されたサンプルデータの量が減り、上限値よ
り少なくなったとき、フラグ信号ＦＬＧが“００”に設
定され、これに応じてシステムクロック信号ＭＣＫが基
準値に設定される。When the processing speed of the decoding unit 20 is lower than the input speed of the bit stream BSM and the amount of sample data stored in the RAM 1 increases and exceeds the upper limit, the flag signal FLG is set to "10". In response,
In the clock generation circuit 30, the variable p is set to +4, and the frequency division ratio of the frequency divider 305 is set to (m + p = m + 4). At this time, the system clock signal SCK frequency f SCK is the reference value (= 18.432 MHz) higher frequencies, where for example, is controlled to 18.528MHz.
In response to this, the processing speed of the decoding unit 20 using the system clock signal SCK as the operation clock increases, and RA
When the amount of sample data stored in M1 decreases and becomes smaller than the upper limit, the flag signal FLG is set to "00", and the system clock signal MCK is set to the reference value accordingly.
【００５０】デコード部２０の処理速度がビットストリ
ームＢＳＭの入力速度より速く、ＲＡＭ１に蓄積された
サンプルデータの量が減って下限値より少なくなったと
き、フラグ信号ＦＬＧが“０１”に設定される。これに
応じて、クロック発生回路３０において、変数ｐが−４
に設定され、分周器３０５の分周比は（ｍ＋ｐ＝ｍ−
４）に設定される。このときシステムクロック信号ＳＣ
Ｋの周波数ｆSCK が基準値（＝１８．４３２ＭＨｚ）よ
り低い周波数、ここで例えば、１８．３３６ＭＨｚに制
御される。これに応じて、システムクロック信号ＳＣＫ
を動作クロックとするデコード部２０の処理速度が遅く
なり、ＲＡＭ１に蓄積されたサンプルデータの量が増
え、下限値より大きくなったとき、フラグ信号ＦＬＧが
“００”に設定され、これに応じてシステムクロック信
号ＭＣＫが基準値に設定される。When the processing speed of the decoding unit 20 is faster than the input speed of the bit stream BSM, and the amount of sample data stored in the RAM 1 is reduced to be less than the lower limit, the flag signal FLG is set to "01". . Accordingly, in the clock generation circuit 30, the variable p is set to −4.
And the frequency division ratio of the frequency divider 305 is (m + p = m−
4) is set. At this time, the system clock signal SC
The frequency f SCK of K is controlled to a frequency lower than a reference value (= 18.432 MHz), for example, 18.336 MHz. In response, the system clock signal SCK
When the processing speed of the decoding unit 20 using the operation clock becomes slow, the amount of the sample data stored in the RAM 1 increases, and becomes larger than the lower limit value, the flag signal FLG is set to “00”. System clock signal MCK is set to a reference value.
【００５１】上述した制御によって、ＲＡＭ１のサンプ
ルデータの蓄積量に従ってシステムクロック信号ＳＣＫ
の周波数を制御することによって、デコード部２０の処
理速度がビットストリームＢＳＭの入力速度に追従して
微調整されるので、ＲＡＭ１に格納されているサンプル
データのアンダーフローとオーバーフローの発生が回避
され、ビットストリームＢＳＭのデコード処理を正常に
実行できる。By the above-described control, the system clock signal SCK is generated according to the amount of sample data stored in the RAM 1.
, The processing speed of the decoding unit 20 is finely adjusted to follow the input speed of the bit stream BSM, so that underflow and overflow of the sample data stored in the RAM 1 are avoided, The decoding process of the bit stream BSM can be executed normally.
【００５２】システムクロック信号ＭＣＫがＰＣＭ出力
部４０の出力タイミングを制御するに用いられている。
システムクロック信号ＭＣＫの周波数のぶれによって出
力されたＰＣＭデータにわずかな歪みが生じることが考
えられる。しかし、上述したように、分周器３０５の分
周比を設定する定数ｍ（＝７６８）に対して、変数ｐの
値が±４の範囲内設定されるので、システムクロック信
号ＳＣＫの周波数ｆSC K は、±０．５％の範囲内に変動
するので、ＰＣＭデータの出力歪みはわずかであり、通
常の音声信号の再生にはほとんど影響を与えることはな
い。The system clock signal MCK is used to control the output timing of the PCM output unit 40.
It is conceivable that slight distortion occurs in the output PCM data due to the fluctuation of the frequency of the system clock signal MCK. However, as described above, since the value of the variable p is set within a range of ± 4 with respect to the constant m (= 768) for setting the frequency division ratio of the frequency divider 305, the frequency f of the system clock signal SCK is SC K to be used depend on the range of ± 0.5%, output distortion of the PCM data is only, not to provide little effect on the regeneration of normal audio signals.
【００５３】図３は、本実施形態のディジタル信号処理
装置のデコード処理を示すフローチャートである。以
下、図１と図３を参照しながら、本実施形態のディジタ
ル信号処理装置の動作について説明する。FIG. 3 is a flowchart showing a decoding process of the digital signal processing device of the present embodiment. Hereinafter, the operation of the digital signal processing device of the present embodiment will be described with reference to FIGS.
【００５４】デコード処理開始後、圧縮データ要素解析
部１０によって、入力されたビットストリームＢＳＭか
ら、それぞれの要素が解析、分離される（ステップＳＳ
１）。そして、分離された要素データが内部データバス
６０を介して、デコード部２０に転送される。例えば、
分離されたヘッダ情報がヘッダ情報格納レジスタ２０１
に格納され、スケールファクタ選択情報、ビット割り当
て情報、及びサブバンドサンプルデータがＲＡＭ１に格
納される（ステップＳＳ２）。After the decoding process starts, each element is analyzed and separated from the input bit stream BSM by the compressed data element analysis unit 10 (step SS).
1). Then, the separated element data is transferred to the decoding unit 20 via the internal data bus 60. For example,
The separated header information is stored in the header information storage register 201.
And the scale factor selection information, bit allocation information, and subband sample data are stored in the RAM 1 (step SS2).
【００５５】次いで、ＲＡＭ１に格納されているサブバ
ンドサンプルデータが一定の量に蓄積されたか否かの判
断が行われる（ステップＳＳ３）。当該判断の結果、サ
ンプルデータの蓄積量が所定値になるまで、上述したビ
ットストリームの分離と格納処理が継続される。Next, it is determined whether the sub-band sample data stored in the RAM 1 has been accumulated in a fixed amount (step SS3). As a result of the determination, the above-described bit stream separation and storage processing is continued until the storage amount of the sample data reaches a predetermined value.
【００５６】ＲＡＭ１のサンプルデータの蓄積量が上記
所定値になったとき、デコード部２０において、デコー
ド処理即ち、圧縮されたサンプルデータの伸長処理が開
始する（ステップＳＳ４）。当該伸長処理と同時に、上
述したようにＲＡＭ１のサンプルデータの蓄積量に応じ
てフラグ信号ＦＬＧが設定され、それに従ってクロック
発生回路３０によって生成されるシステムクロック信号
ＳＣＫの周波数が制御されるので、デコード処理の速度
がビットストリームＢＳＭの入力速度とほぼ一致するよ
うに制御され、ＲＡＭ１には常に上記上限値と下限値に
よって設定された範囲内のサンプルデータが蓄積され、
伸長処理に供される。When the accumulation amount of the sample data in the RAM 1 reaches the above-mentioned predetermined value, the decoding unit 20 starts the decoding process, that is, the expansion process of the compressed sample data (step SS4). Simultaneously with the decompression processing, the flag signal FLG is set according to the amount of sample data stored in the RAM 1 as described above, and the frequency of the system clock signal SCK generated by the clock generation circuit 30 is controlled accordingly. The processing speed is controlled so as to substantially match the input speed of the bit stream BSM, and the RAM 1 always accumulates sample data within the range set by the upper and lower limits.
It is subjected to elongation processing.
【００５７】伸長処理によって得られたＰＣＭデータが
ＰＣＭ出力部４０に転送され、出力される（ステップＳ
Ｓ５）。The PCM data obtained by the decompression process is transferred to the PCM output unit 40 and output (Step S
S5).
【００５８】以上説明したように、本実施形態によれ
ば、圧縮データ要素解析部１０によって入力されたビッ
トストリームＢＳＭの要素を解析、分離し、デコード部
２０に転送する。デコード部２０ではヘッダ情報をヘッ
ダ情報格納レジスタに格納し、その他ビット割り当て情
報及びサンプルデータなどをＲＡＭ１に格納する。ＲＡ
Ｍ１に蓄積されたサンプルデータが所定の量に達したと
きデコード処理が開始し、サンプルデータを用いて伸長
処理が行われる。ＲＡＭ１のサンプルデータの蓄積量に
応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬ
Ｇに従ってクロック発生回路３０によって生成されるシ
ステムクロック信号ＳＣＫの周波数を制御することによ
って、デコード処理の速度をビットストリームＢＳＭの
入力速度とほぼ一致するように制御でき、サンプルデー
タのアンダーフローとオーバーフローの発生を回避で
き、圧縮信号の復号処理を正常に実行することができ
る。As described above, according to the present embodiment, the elements of the bit stream BSM input by the compressed data element analysis unit 10 are analyzed and separated, and transferred to the decoding unit 20. The decoding unit 20 stores the header information in the header information storage register, and stores other bit allocation information and sample data in the RAM 1. RA
When the sample data accumulated in M1 reaches a predetermined amount, the decoding process starts, and the decompression process is performed using the sample data. The flag signal FLG is set according to the amount of sample data stored in the RAM 1, and the flag signal FLG is set.
By controlling the frequency of the system clock signal SCK generated by the clock generation circuit 30 according to G, the speed of the decoding process can be controlled to substantially match the input speed of the bit stream BSM, and the underflow and the overflow of the sample data can be controlled. Generation can be avoided, and decoding processing of the compressed signal can be performed normally.
【００５９】なお、上述した圧縮ビットストリームの復
号処理は、ＭＰＥＧ−２／Ａｕｄｉｏ規格で圧縮された
音声信号を例にその復号、再生処理を説明したが、本発
明はこれに限定されるものではなく、例えばドルビーデ
ィジタル信号など他の規格の音声圧縮データ、または映
像圧縮データの復号処理にも適用可能である。また、マ
スタクロック信号とそれに基づいて生成されるシステム
クロック信号の関係は、以上説明した例に限定されず、
例えば、クロック発生回路に用いられる分周器の分周比
を他の値に設定し、生成されるシステムクロック信号の
周波数がディジタル信号のサンプリング周波数の整数倍
となるように構成した場合でも同様な効果が得られる。In the above-described decoding process of the compressed bit stream, the decoding and reproduction processes have been described using an example of an audio signal compressed according to the MPEG-2 / Audio standard. However, the present invention is not limited to this. For example, the present invention can be applied to decoding of audio compression data of other standards such as Dolby digital signals or video compression data. Further, the relationship between the master clock signal and the system clock signal generated based on the master clock signal is not limited to the example described above.
For example, the same applies to the case where the frequency division ratio of the frequency divider used in the clock generation circuit is set to another value and the frequency of the generated system clock signal is an integral multiple of the sampling frequency of the digital signal. The effect is obtained.
【００６０】[0060]
【発明の効果】以上説明したように、本発明のディジタ
ル信号処理装置及びその処理方法によれば、ビットスト
リームのデータ要素解析、分離処理を専用の要素解析回
路によって実行でき、バッファメモリが削除され、要素
分離回路の動作速度を下げることができ、消費電力の低
減を実現できる。また、本発明によれば、サンプルデー
タを格納されるメモリのサンプルデータの蓄積量に応じ
てシステムクロック信号の周波数を微調整することによ
って、ビットストリームとデコード処理が非同期で行う
場合でも、デコード処理の速度がビットストリームの入
力速度に応じて制御でき、データのアンダーフローまた
はオーバーフローの発生を防止できる利点がある。As described above, according to the digital signal processing apparatus and the processing method thereof of the present invention, the data element analysis and separation processing of the bit stream can be executed by the dedicated element analysis circuit, and the buffer memory is eliminated. In addition, the operation speed of the element separation circuit can be reduced, and power consumption can be reduced. Further, according to the present invention, even when the decoding process is performed asynchronously with the bit stream, the frequency of the system clock signal is finely adjusted according to the accumulation amount of the sample data in the memory storing the sample data. Can be controlled according to the input speed of the bit stream, and there is an advantage that occurrence of underflow or overflow of data can be prevented.
【図１】本発明に係るディジタル信号処理装置の一実施
形態を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a digital signal processing device according to the present invention.
【図２】クロック発生回路の一構成例を示す回路図であ
る。FIG. 2 is a circuit diagram illustrating a configuration example of a clock generation circuit.
【図３】本実施形態のディジタル信号処理装置のデコー
ド処理を示すフローチャートである。FIG. 3 is a flowchart showing a decoding process of the digital signal processing device of the present embodiment.
【図４】従来の音声圧縮データのデコーダの一構成例を
示す回路図である。FIG. 4 is a circuit diagram showing a configuration example of a conventional decoder for compressed audio data.
【図５】従来の音声圧縮データのデコーダの動作を示す
フローチャートである。FIG. 5 is a flowchart showing the operation of a conventional audio compressed data decoder.
１０…圧縮データ要素解析部、２０…デコード部、３０
…クロック発生回路、４０…ＰＣＭ出力部、５０，６０
…内部データバス、２０１…ヘッダ情報格納レジスタ、
２０２…ＲＡＭ１、２０３…ＲＡＭ２、２０４…積和演
算器、２０５…係数ＲＯＭ、３０１…分周器、３０２…
位相比較回路、３０３…フィルタ、３０４…ＶＣＯ、３
０５…分周器。10: compressed data element analysis unit, 20: decoding unit, 30
... Clock generation circuit, 40 ... PCM output unit, 50, 60
... internal data bus, 201 ... header information storage register,
202 ... RAM1, 203 ... RAM2, 204 ... product-sum calculator, 205 ... coefficient ROM, 301 ... frequency divider, 302 ...
Phase comparison circuit, 303 ... filter, 304 ... VCO, 3
05 ... frequency divider.
フロントページの続き Ｆターム(参考） 5C059 KK08 KK35 MA41 RB02 RC32 SS26 SS30 TA00 TC15 TD12 UA05 UA09 UA29 UA34 UA38 5D045 DA20 5J064 AA00 BA16 BB12 BC01 BC02 BC04 BC08 BC09 BC11 BC14 BC29 BD01 Continued on front page F-term (reference) 5C059 KK08 KK35 MA41 RB02 RC32 SS26 SS30 TA00 TC15 TD12 UA05 UA09 UA29 UA34 UA38 5D045 DA20 5J064 AA00 BA16 BB12 BC01 BC02 BC04 BC08 BC09 BC11 BC14 BC29 BD01
Claims (9)
で生成されたビットストリームから上記情報源データを
再生するディジタル信号処理装置であって、 上記ビットストリームから上記圧縮された情報源データ
と上記付加情報データとを分離するデータ分離手段と、 上記圧縮された情報源データを格納する記憶手段と、 クロック信号に応じて設定されたタイミングで上記記憶
手段から上記圧縮された情報源データを読み出し、復号
処理を行う復号手段と、 上記記憶手段に格納された上記情報源データの量に応じ
て、上記クロック信号の周波数を制御するクロック生成
手段とを有するディジタル信号処理装置。1. A digital signal processor for reproducing said information source data from a bit stream generated from compressed information source data and additional information data, wherein said compressed information source data and said compressed information source data are reproduced from said bit stream. Data separation means for separating the additional information data, storage means for storing the compressed information source data, and reading the compressed information source data from the storage means at a timing set according to a clock signal; A digital signal processing device comprising: decoding means for performing a decoding process; and clock generation means for controlling a frequency of the clock signal in accordance with an amount of the information source data stored in the storage means.
格納された上記圧縮された情報源データの量が所定の上
限値を越えたとき、上記クロック信号の周波数を大きく
制御し、上記記憶手段に格納された上記圧縮された情報
源データの量が所定の下限値より小さくなるとき、上記
クロック信号の周波数を小さく制御する請求項１記載の
ディジタル信号処理装置。2. The clock generating means controls the frequency of the clock signal to be large when the amount of the compressed information source data stored in the storage means exceeds a predetermined upper limit. 2. The digital signal processing apparatus according to claim 1, wherein the frequency of the clock signal is controlled to be small when the amount of the compressed information source data stored in the memory becomes smaller than a predetermined lower limit.
格納された上記圧縮された情報源データの量が上記上限
値と下限値との間にあるとき、上記クロック信号の周波
数を所定の基準値に保持する請求項２記載のディジタル
信号処理装置。3. The clock generating means, when the amount of the compressed information source data stored in the storage means is between the upper limit and the lower limit, sets the frequency of the clock signal to a predetermined reference value. 3. The digital signal processing device according to claim 2, wherein the value is held.
ック信号と分周信号の位相を比較する位相比較手段と、 上記位相比較手段によって得られた位相差に応じて制御
信号を生成する制御信号生成手段と、 上記制御信号に応じて制御された発振周波数で発振し、
上記クロック信号を出力する発振手段と、 上記クロック信号を分周し、分周信号を上記位相比較手
段に供給する位相比較手段とを有する請求項１記載のデ
ィジタル信号処理装置。4. A clock generating means for comparing a phase of a frequency-divided signal with a predetermined reference clock signal, and a control signal for generating a control signal according to a phase difference obtained by the phase comparing means. Generating means, oscillating at an oscillation frequency controlled according to the control signal,
2. The digital signal processing apparatus according to claim 1, further comprising: an oscillating unit that outputs the clock signal; and a phase comparison unit that divides the frequency of the clock signal and supplies the divided signal to the phase comparison unit.
格納された上記圧縮された情報源データの量が所定の上
限値を越えたとき、上記分周手段お分周比を初期値より
大きく制御し、上記記憶手段に格納された上記圧縮され
た情報源データの量が所定の下限値より小さくなると
き、上記分周手段の分周比を上記初期値より小さく制御
する請求項４記載のディジタル信号処理装置。5. The clock generating means, when the amount of the compressed information source data stored in the storage means exceeds a predetermined upper limit, increases the frequency dividing means and the frequency dividing ratio from an initial value. 5. The control method according to claim 4, wherein when the amount of the compressed information source data stored in the storage means is smaller than a predetermined lower limit, the frequency division ratio of the frequency dividing means is controlled to be smaller than the initial value. Digital signal processor.
格納された上記圧縮された情報源データの量が上記上限
値と下限値との間にあるとき、上記分周手段の分周比を
上記初期値に保持する請求項４記載のディジタル信号処
理装置。6. The clock generation means, when the amount of the compressed information source data stored in the storage means is between the upper limit value and the lower limit value, determines the frequency division ratio of the frequency division means. 5. The digital signal processing device according to claim 4, wherein the digital signal processing device holds the initial value.
で生成されたビットストリームから上記情報源データを
再生するディジタル信号処理方法であって、 上記ビットストリームから上記圧縮された情報源データ
と上記付加情報データとを分離するステップと、 上記圧縮された情報源データをメモリに格納するステッ
プと、 クロック信号に応じて設定されたタイミングで上記メモ
リから上記圧縮された情報源データを読み出し、復号処
理を行うステップと、 上記メモリに格納された上記情報源データの量に応じ
て、上記クロック信号の周波数を制御するステップとを
有するディジタル信号処理方法。7. A digital signal processing method for reproducing said information source data from a bit stream generated from compressed information source data and additional information data, said digital signal processing method comprising: Separating the additional information data from the additional information data, storing the compressed information source data in a memory, reading the compressed information source data from the memory at a timing set according to a clock signal, and performing a decoding process And a step of controlling the frequency of the clock signal according to the amount of the information source data stored in the memory.
報源データの量が所定の上限値を越えたとき、上記クロ
ック信号の周波数を大きく制御するステップと、 上記記憶手段に格納された上記圧縮された情報源データ
の量が所定の下限値より小さくなるとき、上記クロック
信号の周波数を小さく制御するステップとを有する請求
項７記載のディジタル信号処理方法。8. When the amount of the compressed information source data stored in the memory exceeds a predetermined upper limit, the frequency of the clock signal is controlled to be higher, and the frequency of the clock signal stored in the storage means is increased. 8. The digital signal processing method according to claim 7, further comprising the step of: controlling the frequency of the clock signal to be small when the amount of the compressed information source data becomes smaller than a predetermined lower limit.
報源データの量が上記上限値と下限値との間にあると
き、上記クロック信号の周波数を所定の基準値に保持す
る請求項８記載のディジタル信号処理方法。9. The frequency of the clock signal is maintained at a predetermined reference value when the amount of the compressed information source data stored in the memory is between the upper limit value and the lower limit value. The digital signal processing method according to the above.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7428288B2 (en) | 2003-05-21 | 2008-09-23 | Samsung Electronics Co., Ltd. | Asynchronous transport stream receiver of digital broadcasting receiving system employing DVB-ASI mode and method for transmitting asynchronous transport stream thereof |
| JP2009302597A (en) * | 2008-06-10 | 2009-12-24 | Fujitsu Ltd | Image decoder |
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| CN111989953A (en) * | 2018-04-18 | 2020-11-24 | 特瑞斯贝斯技术私人(Opc)有限公司 | System and method for optimizing power consumption in a mobile device |
-
2000
- 2000-09-28 JP JP2000297312A patent/JP2002111504A/en active Pending
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