JP2002110987A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、電力変換用集積回
路に用いるのに良好なLDMOSFETに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to an LDMOSFET suitable for use in a power conversion integrated circuit.
【０００２】[0002]
【従来の技術】近年、パワーICの高耐圧化に伴い、素子
間を絶縁層によって完全に分離できるSOI(Silicon On I
nsulating)技術を利用したSOIパワー半導体装置が注目
されている。この種のパワー半導体装置の一つとして、
横型二重拡散MOS電解トランジスタ、所謂LDMOSFET (Lat
eral Double-Diffused MOSFET)が低出力間容量という優
れた特性のため注目されている。図５及び図６に示す従
来のSOI-LDMOSFETはN型シリコン基板若しくはP型シリコ
ン基板よりなる半導体支持基板１上に埋込酸化膜よりな
る絶縁層２が形成され、前記絶縁層２上に形成されたN
型シリコン層よりなるN型半導体層３内に、P型ウェル領
域４とN+型ドレイン領域５が離間して形成され、P型ウ
ェル領域４は絶縁層２に達する深さまで形成されてい
る。2. Description of the Related Art In recent years, with the increase in breakdown voltage of power ICs, SOI (Silicon On I
Attention has been focused on SOI power semiconductor devices using nsulating technology. As one of such power semiconductor devices,
Lateral double diffusion MOS electrolytic transistor, so-called LDMOSFET (Lat
eral Double-Diffused MOSFET) has attracted attention because of its excellent characteristics of low output capacitance. In the conventional SOI-LDMOSFET shown in FIGS. 5 and 6, an insulating layer 2 made of a buried oxide film is formed on a semiconductor support substrate 1 made of an N-type silicon substrate or a P-type silicon substrate, and is formed on the insulating layer 2. N
A P-type well region 4 and an N + -type drain region 5 are formed separately in an N-type semiconductor layer 3 made of a type silicon layer, and the P-type well region 4 is formed to a depth reaching the insulating layer 2.
【０００３】図７は図５に示した従来例に係るSOI-LDMO
SFETのドレイン-ソース間電圧とドレイン電流の関係を
示す図である。ここで、V0はMOS での耐圧、I0はMOS の
許容電流値を示すものである。即ち、図５に示すような
構造の場合、逆バイアス印加時のドレイン電流が部分的
にでもある限界値を超えたとき、P型ウェル領域４の寄
生抵抗を流れる際の発熱で、P型ウェル領域４の温度が
上昇し、寄生抵抗の抵抗値が下がり、一気にドレイン電
流が増大し、接合破壊を引き起こす。この対策として図
６に示すようなボディコンタクト構造の導入が実施され
ている。即ち、N+型ソース領域６の一部をP型ウェル領
域４に置換することでボディコンタクト構造を形成し、
これを保護ダイオード７として機能させ、静電気破壊耐
量の強化を図るものである。図８は図６に示した異なる
従来例に係るSOI-LDMOSFETのソース領域のない部位での
要部を示す断面図である。また、図９は図６に示した異
なる従来例に係るSOI-LDMOSFETのドレイン-ソース間電
圧とドレイン電流の関係を示す図である。ここで、(a)
はMOS での耐圧(V1) と許容電流値(I1) 、(b) は前記ボ
ディコンタクト構造での耐圧(V2) と許容電流値(I2)を
示すものである。この際、前記ボディコンタクト構造で
の耐圧(V2)を僅かにMOS耐圧(V1)より低く設定すること
で、ドレイン電流は、前記保護ダイオードにバイパスさ
れ、MOSを保護する。同時に、前記ダイオード７の抵抗
値を低く設定することで、許容電流値(I2)を増大させ、
このデバイスの静電気破壊耐量を向上せしめている。FIG. 7 shows a conventional SOI-LDMO shown in FIG.
FIG. 4 is a diagram illustrating a relationship between a drain-source voltage and a drain current of an SFET. Here, V 0 indicates the breakdown voltage in the MOS, and I 0 indicates the allowable current value of the MOS. That is, in the case of the structure shown in FIG. 5, when the drain current at the time of applying a reverse bias partially exceeds a certain limit value, heat generated when flowing through the parasitic resistance of the P-type well region 4 causes The temperature of the region 4 increases, the resistance value of the parasitic resistance decreases, and the drain current increases at a stretch, causing junction breakdown. As a countermeasure, a body contact structure as shown in FIG. 6 has been introduced. That is, a body contact structure is formed by replacing a part of the N + type source region 6 with the P type well region 4,
This serves as a protection diode 7 to enhance the resistance to electrostatic breakdown. FIG. 8 is a cross-sectional view showing the main part of the SOI-LDMOSFET according to the conventional example shown in FIG. FIG. 9 is a diagram showing the relationship between the drain-source voltage and the drain current of the different conventional SOI-LDMOSFET shown in FIG. Where (a)
Shows the breakdown voltage (V 1 ) and the allowable current value (I 1 ) in the MOS, and FIG. 2B shows the breakdown voltage (V 2 ) and the allowable current value (I 2 ) in the body contact structure. At this time, by setting the breakdown voltage (V 2 ) of the body contact structure slightly lower than the MOS breakdown voltage (V 1 ), the drain current is bypassed by the protection diode and protects the MOS. At the same time, by setting the resistance value of the diode 7 low, the allowable current value (I 2 ) is increased,
This device has improved the electrostatic breakdown resistance.
【０００４】このようにして、SOI-LDMOSFETは、出力間
容量を低くする事ができ、且つ保護ダイオード７の導入
により、実用レベルの静電気破壊耐量を有するという優
れた性能を有するため、近年、需要が高まっている高周
波用途に適用する事ができる。[0004] In this way, the SOI-LDMOSFET has an excellent performance that the capacity between outputs can be reduced, and the protection diode 7 has an excellent performance of having a withstand level of electrostatic breakdown due to the introduction of the protection diode 7. It can be applied to high frequency applications where
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図６に
示すようなSOI-LDMOSFETは、未だ、静電気破壊耐量が不
充分という問題がある。即ち、その原因はSOI膜厚(D)が
厚いもの(D=D1) (図１０)は薄いもの(D=D2但し D1>D2)
(図１１)よりも接合が深いために、逆バイアス印加時に
P型ウェル領域４の下側部から発生するキャリア生成が
相対的に高くなり、それらが集まる表面側でのドレイン
電流量が相対的に大きくなる。そのため、同一負荷での
ドレイン電流が相対的に大きくなり、これが、保護ダイ
オード７の発熱を大きくして、結果的に接合破壊を引き
起こすこととなるためと考えられる。However, the SOI-LDMOSFET as shown in FIG. 6 still has a problem that the electrostatic breakdown strength is insufficient. That is, the cause is that the SOI film thickness (D) is thick (D = D 1 ) (FIG. 10) is thin (D = D 2 where D 1 > D 2 )
Since the junction is deeper than (FIG. 11),
The generation of carriers generated from the lower portion of the P-type well region 4 becomes relatively high, and the amount of drain current on the surface where they are collected becomes relatively large. Therefore, it is considered that the drain current under the same load becomes relatively large, which increases the heat generation of the protection diode 7 and eventually causes the junction breakdown.
【０００６】本発明は、上記の問題点に鑑みて成された
ものであり、その目的とするところは、比較的厚いSOI
膜厚を有するSOI-LDMOSFETにおいても静電気破壊耐量が
強化された半導体装置及びその製造方法を提供しようと
するものである。[0006] The present invention has been made in view of the above problems, and an object thereof is to provide a relatively thick SOI.
An object of the present invention is to provide a semiconductor device having an enhanced electrostatic breakdown strength even in a SOI-LDMOSFET having a film thickness and a method of manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の半導体装置の発明にあっては、半導
体支持基板上に絶縁層を介して形成された第一導電型の
半導体層内に、少なくとも一の第一導電型のドレイン領
域と複数の第一導電型のソース領域とが離間して形成さ
れ、前記ソース領域を囲んで第二導電型のウェル領域を
有する半導体装置において、前記ウェル領域の前記絶縁
層側に前記ウェル領域の残余部分よりもキャリア生成濃
度の低い層を形成することを特徴とするものである。請
求項２記載の発明にあっては、請求項１記載の半導体装
置において前記キャリア生成濃度の低い層を前記第二導
電型の低不純物濃度層で構成することを特徴とするもの
である。According to a first aspect of the present invention, there is provided a semiconductor device of the first conductivity type formed on a semiconductor support substrate via an insulating layer. In a semiconductor device, at least one drain region of the first conductivity type and a plurality of source regions of the first conductivity type are formed separately in the layer, and the well region of the second conductivity type surrounds the source region. Forming a layer having a lower carrier generation concentration than the remaining portion of the well region on the insulating layer side of the well region. According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the layer having a low carrier generation concentration is constituted by the low impurity concentration layer of the second conductivity type.
【０００８】請求項３記載の発明にあっては、請求項１
記載の半導体装置において前記キャリア生成濃度の低い
層を格子欠陥が導入された層で構成することを特徴とす
るものである。請求項４記載の発明にあっては、請求項
２記載の半導体装置の製造において、前記ウェル領域全
体を前記第二導電型の低不純物濃度層で形成した後、前
記ウェル領域の前記絶縁層側以外の前記残余部分に選択
的に更に第二導電型の不純物を導入することを特徴とす
るものである。請求項５記載の発明にあっては、請求項
２記載の半導体装置の製造において、前記ウェル領域全
体を形成した後、前記ウェル領域の前記絶縁層側に選択
的に第一導電型の不純物を導入することを特徴とするも
のである。[0008] According to the third aspect of the present invention, a first aspect is provided.
In the semiconductor device described above, the layer having a low carrier generation concentration is formed of a layer into which lattice defects have been introduced. According to a fourth aspect of the present invention, in the manufacturing of the semiconductor device according to the second aspect, after the entire well region is formed of the second conductive type low impurity concentration layer, the well region is closer to the insulating layer. The method is characterized in that impurities of the second conductivity type are further selectively introduced into the remaining portions other than the above. According to a fifth aspect of the present invention, in the manufacturing of the semiconductor device according to the second aspect, after forming the entire well region, an impurity of a first conductivity type is selectively formed on the insulating layer side of the well region. It is characterized by being introduced.
【０００９】請求項６記載の発明にあっては、請求項３
記載の半導体装置の製造において、前記ウェル領域全体
を形成した後、前記ウェル領域の前記絶縁層側に選択的
に格子欠陥を導入することを特徴とするものである。In the invention according to claim 6, claim 3 is
In the manufacture of the semiconductor device described above, after the entire well region is formed, a lattice defect is selectively introduced into the well region on the insulating layer side.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図示
例と共に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１乃至図４は本発明の実施形態を示すも
のであって、それぞれの図において同一の符号を付した
部分は同一の構成を表わしている。また、従来例として
図５、図６、図８、図１０及び図１１に示す半導体装置
の各構成の同一箇所には同一符号を付して説明を省略す
る。FIG. 1 to FIG. 4 show an embodiment of the present invention. In each of the drawings, the same reference numerals denote the same components. Further, as a conventional example, the same reference numerals are given to the same portions of each configuration of the semiconductor device shown in FIGS. 5, 6, 8, 10, and 11, and the description is omitted.
【００１２】なお、本発明に係る半導体装置及び製造方
法は、下記の実施形態のみ限定されるものではなく、本
発明の要旨を逸脱しない範囲内において種々変更を加え
得ることは勿論である。It should be noted that the semiconductor device and the manufacturing method according to the present invention are not limited only to the following embodiments, and it is needless to say that various changes can be made without departing from the gist of the present invention.
【００１３】[第１の実施形態]図１は本発明の第１の実
施形態に係る半導体装置のソース領域のない部位での要
部を示す断面図である。本実施形態に示す半導体装置
は、図１に示すようにN型シリコン基板若しくはP型シリ
コン基板よりなる半導体支持基板１上にシリコン酸化物
の埋込酸化膜よりなる絶縁層２が形成され、前記絶縁層
２上に形成されたN型シリコン層よりなるN型半導体層３
内に、P型ウェル領域４とN+型ドレイン領域５が離間し
て形成されている。P型ウェル領域４は絶縁層２に達す
る深さまで形成されているが、下側の絶縁層２に近い層
４aはキャリア８の生成を抑制する構造が形成されてい
る。P型ウェル領域４の厚みがN型半導体層３の厚みと同
じく３ミクロン程度であるとすると、底面からおよそ
１.５ミクロン程度を、前記低キャリア発生層４aとする
のが適当である。[First Embodiment] FIG. 1 is a cross-sectional view showing a main portion of a semiconductor device according to a first embodiment of the present invention at a portion without a source region. In the semiconductor device according to the present embodiment, as shown in FIG. 1, an insulating layer 2 made of a buried oxide film of silicon oxide is formed on a semiconductor support substrate 1 made of an N-type silicon substrate or a P-type silicon substrate. N-type semiconductor layer 3 composed of an N-type silicon layer formed on insulating layer 2
Inside, a P-type well region 4 and an N + -type drain region 5 are formed apart from each other. The P-type well region 4 is formed to a depth reaching the insulating layer 2, and the layer 4 a near the lower insulating layer 2 has a structure for suppressing generation of carriers 8. Assuming that the thickness of the P-type well region 4 is about 3 μm, which is the same as the thickness of the N-type semiconductor layer 3, it is appropriate that about 1.5 μm from the bottom is the low carrier generation layer 4 a.
【００１４】P型ウェル領域４とN型シリコン層３の間に
はPN結合が形成され、逆バイアス印加時のドレイン電流
の大きさは、キャリアの拡散長、接合面積に比例し、逆
バイアスの大きさ、温度、接合面近傍の不純物濃度等に
依存する。図６に示した従来のSOI-LDMOSFETにおいては
前記P型ウェル領域４の下側の絶縁層２に近い層で生成
したキャリア(CR)は、電流の流れやすい上側部に集ま
り、更に、N+型ソース領域６(図６参照)側へ流れる。
この場合、SOI膜厚が厚いと接合断面積が大きいため底
面からの集まってくるキャリア量が多くなる(図１０参
照)。つまり、ドレイン電流が増大する。その為、静電
気破壊耐量が、SOI膜厚が薄い場合(図１１参照)に比べ
て低くなる。A PN bond is formed between the P-type well region 4 and the N-type silicon layer 3, and the magnitude of the drain current when a reverse bias is applied is proportional to the diffusion length of the carrier and the junction area. It depends on the size, the temperature, the impurity concentration near the bonding surface, and the like. In the conventional SOI-LDMOSFET shown in FIG. 6, carriers (CR) generated in a layer close to the insulating layer 2 below the P-type well region 4 are gathered in an upper portion where current flows easily, and further, an N + type is formed. It flows toward the source region 6 (see FIG. 6).
In this case, when the thickness of the SOI film is large, the amount of carriers gathered from the bottom surface increases because the junction cross-sectional area is large (see FIG. 10). That is, the drain current increases. Therefore, the electrostatic breakdown strength is lower than when the SOI film thickness is small (see FIG. 11).
【００１５】かかる問題を解消するための手段としてキ
ャリア生成量の低減を挙げることができる。即ち、本発
明の如くデバイス動作に直接関わらないP型ウェル領域
４の下側の絶縁層２に近い層４aを低キャリア生成層に
変換するのである。この場合、例えばP型ウェル領域４
の厚みが３ミクロン程度であれば、低キャリア生成層４
aを１.５ミクロン程度に設定すれば、残りの１.５ミク
ロン程度のP型ウェル層４bが実効的なSOI層として活用
できる。この程度の薄いSOI層で、十分実用レベルの静
電気破壊耐量を得ることが可能であり、静電気破壊耐量
は従来例に比較して強化することができるからである。As a means for solving such a problem, a reduction in the amount of generated carriers can be mentioned. That is, the layer 4a near the insulating layer 2 below the P-type well region 4 which is not directly involved in the device operation as in the present invention is converted into a low carrier generation layer. In this case, for example, the P-type well region 4
If the thickness is about 3 microns, the low carrier generation layer 4
If a is set to about 1.5 microns, the remaining P-type well layer 4b of about 1.5 microns can be used as an effective SOI layer. This is because such a thin SOI layer can provide a sufficiently practical level of resistance to electrostatic breakdown, and the resistance to electrostatic breakdown can be enhanced as compared with the conventional example.
【００１６】具体的には、上記低キャリア生成層４a
は、残りのP型ウェル層４bに比較して低不純物濃度層と
して構成することができる。例えば、通常、ウェル領域
４のP型不純物濃度は１０17/cm2レベルに調整されるの
に対して前記低キャリア生成層４aのP型不純物濃度は１
０16/cm2レベルに設定することにより静電気破壊耐量の
強化された目的の半導体装置を得ることができる。上記
したように、キャリア発生濃度は接合面近傍の不純物濃
度に依存するので、本実施形態での低キャリア生成層４
aでのキャリア発生は通常のウェル領域の１０分の１程
度となるからである。この結果、静電気破壊耐量は従来
例に比較して強化されるのである。更に、上記低キャリ
ア生成層４aを、格子欠陥を有する層として構成するこ
とによっても、同様に上記課題解決を達成することがで
きる。即ち、P型ウェル領域４を形成した後、P型ウェル
領域４の下側の絶縁層２に近い層４aに格子欠陥を導入
し、実効的なP型不純物濃度を低減することにより、低
キャリア生成層として構成するものである。Specifically, the low carrier generation layer 4a
Can be configured as a low impurity concentration layer as compared with the remaining P-type well layer 4b. For example, the P-type impurity concentration of the well region 4 is usually adjusted to a level of 10 17 / cm 2 , while the P-type impurity concentration of the low carrier generation layer 4a is 1
By setting the level to 0 16 / cm 2 , it is possible to obtain a target semiconductor device having an enhanced resistance to electrostatic breakdown. As described above, the carrier generation concentration depends on the impurity concentration in the vicinity of the junction surface.
This is because the carrier generation in a is about one-tenth of the normal well region. As a result, the electrostatic breakdown strength is enhanced as compared with the conventional example. Further, the problem can be similarly solved by configuring the low carrier generation layer 4a as a layer having lattice defects. That is, after the P-type well region 4 is formed, lattice defects are introduced into the layer 4a near the insulating layer 2 below the P-type well region 4 to reduce the effective P-type impurity concentration, thereby reducing the carrier concentration. It is configured as a generation layer.
【００１７】図２は上記の実施形態に係る半導体装置の
製造工程を示すもので、ソース領域のない部位での断面
図である。図２(a)はイオン注入による低キャリア生成
層形成プロセス、図２(b)はイオン注入による濃度調整
層形成プロセスを示す。通常、ウェル領域４の形成は、
１０13/cm2レベルのP型不純物であるボロンのイオン注
入を行なうことにより達成できるが、図２(a)では１０
12/cm2レベルでこれを実施するものである。その結果、
形成されるウェル領域４のP型不純物濃度は１０16/cm2
レベルとなり、通常、同様に形成されるウェル領域４の
P型不純物濃度の１０分の１に低減される。また、上述
したようにキャリア発生量は接合面近傍の不純物濃度に
依存するので、本実施例のウェル領域ではキャリア発生
量は通常のウェル領域の１０分の１となる。FIG. 2 is a cross-sectional view showing a step of manufacturing the semiconductor device according to the above embodiment, which is a portion without a source region. FIG. 2A shows a low carrier generation layer forming process by ion implantation, and FIG. 2B shows a concentration adjusting layer forming process by ion implantation. Usually, the formation of the well region 4
This can be achieved by ion implantation of boron, which is a P-type impurity at a level of 10 13 / cm 2, but in FIG.
This is done at the 12 / cm 2 level. as a result,
The P-type impurity concentration of the well region 4 to be formed is 10 16 / cm 2
Level of the well region 4 which is normally formed in the same manner.
It is reduced to one tenth of the P-type impurity concentration. Further, as described above, since the amount of generated carriers depends on the impurity concentration in the vicinity of the junction surface, the generated amount of carriers in the well region of this embodiment is one-tenth of that of a normal well region.
【００１８】但し、このままでは表面付近のP型不純物
濃度も１０分の１となるので、MOS特性の閾値電圧等本
来の特性を得るための調整が必要となる。即ち、前記低
キャリア生成層形成の後、ウェル領域形成のための拡散
工程(1100℃ 6時間)を経た後、新たに、表面濃度を調
整するためにボロンのイオン注入を新たに１０12/cm2レ
ベルで実施する。その後、調整のための拡散工程(1100
℃ １０時間)を経ることにより、表面からおよそ１.５
ミクロンの濃度調整層４bを形成できる。この結果、ウ
ェル領域４の前記濃度調整層４bのP型不純物濃度が１０
17/cm2レベルに調整されたのに対してウェル領域４の下
側部のP型不純物濃度は１０16/cm2レベルのまま維持さ
れ、低キャリア生成層４aを形成することとなる。この
結果、静電気破壊耐量が従来例に比較して強化された半
導体装置を製造することができる。However, since the P-type impurity concentration in the vicinity of the surface is reduced to 1/10 in this state, it is necessary to perform adjustment for obtaining the original characteristics such as the threshold voltage of the MOS characteristics. That is, after the formation of the low carrier generation layer, after a diffusion step (1100 ° C. for 6 hours) for forming a well region, boron ion implantation is newly performed to adjust the surface concentration to 10 12 / cm 2. Implement at two levels. Then, a diffusion step (1100
C. for 10 hours) from the surface to about 1.5
A micron concentration adjusting layer 4b can be formed. As a result, the P-type impurity concentration of the concentration adjusting layer 4b in the well region 4 becomes 10
The P-type impurity concentration at the lower side of the well region 4 is maintained at the level of 10 16 / cm 2 while the level is adjusted to the level of 17 / cm 2 , and the low carrier generation layer 4a is formed. As a result, it is possible to manufacture a semiconductor device in which the resistance to electrostatic breakdown is enhanced as compared with the conventional example.
【００１９】図３は上記の実施形態に係る半導体装置の
異なる製造工程を示すもので、ソース領域のない部位で
の断面図である。図３(a)はイオン注入によるウェル領
域形成プロセス、図３(b)は３(a)のプロセスとは反対種
のイオン注入による低キャリア生成層形成プロセスを示
す。本製造工程では、ウェル領域４の形成において、通
常通り、１０13/cm2レベルのボロンのイオン注入を実施
する。その結果、P型不純物濃度が１０17/cm2レベルの
通常のウェル領域４が形成される。次に、SOI膜の表面
側から高エネルギーのN 型不純物であるリンのイオンを
注入し、前記埋込酸化膜よりなる絶縁層２とシリコンの
界面近傍に粒子打ち込み部を形成する。このとき、シリ
コン内部への打ち込み位置が一表面側から１・５ミクロ
ンに相当する約１.５MeVの照射エネルギーで実施する。
この結果、ウェル領域４の表面側の層４bのP型不純物濃
度は依然として１０17/cm2レベルに維持されるのに対し
てウェル領域４の下側部の低キャリア生成層４aのP型不
純物濃度は１０16/cm2レベルに低減される。キャリア発
生量は接合面近傍の不純物濃度に依存するので、本実施
例の低キャリア生成層では通常のウェル領域の１０分の
１となる。この結果、静電気破壊耐量が従来例に比較し
て強化された半導体装置を製造することができる。FIG. 3 is a cross-sectional view showing a part of the semiconductor device according to the above-described embodiment, which is different from the manufacturing process, in a portion having no source region. FIG. 3A shows a well region forming process by ion implantation, and FIG. 3B shows a low carrier generation layer forming process by ion implantation of the opposite type to the process of 3A. In this manufacturing process, in the formation of the well region 4, boron ions are implanted at a level of 10 13 / cm 2 as usual. As a result, a normal well region 4 having a P-type impurity concentration of 10 17 / cm 2 is formed. Next, phosphorus ions, which are high-energy N-type impurities, are implanted from the surface side of the SOI film to form a particle-implanted portion near the interface between the insulating layer 2 made of the buried oxide film and silicon. At this time, the irradiation is performed at an irradiation energy of about 1.5 MeV, which corresponds to 1.5 microns from the one surface side.
As a result, the P-type impurity concentration of the layer 4b on the surface side of the well region 4 is still maintained at the level of 10 17 / cm 2 , while the P-type impurity of the low carrier generation layer 4a below the well region 4 is maintained. The concentration is reduced to a level of 10 16 / cm 2 . Since the amount of generated carriers depends on the impurity concentration in the vicinity of the junction surface, the amount of generated carriers is one-tenth of that of a normal well region in the low carrier generation layer of this embodiment. As a result, it is possible to manufacture a semiconductor device in which the resistance to electrostatic breakdown is enhanced as compared with the conventional example.
【００２０】図４は上記の実施形態に係る半導体装置の
更に異なる製造工程を示すもので、ソース領域のない部
位での断面図である。図４(a)はイオン注入によるウェ
ル領域形成プロセス、図４(b)は高エネルギー粒子線注
入による低キャリア層形成プロセスを示す。本製造工程
では、ウェル領域４の形成において、通常通り、１０ 13
/cm2レベルのボロンのイオン注入を実施する。その結
果、P型不純物濃度が１０17/cm2レベルの通常のウェル
領域４が形成される。次に、SOI膜の表面側からプロト
ン粒子線を照射し、前記埋込酸化膜よりなる絶縁層２と
シリコンの界面近傍に粒子打ち込み部を形成する。この
とき、シリコン内部への打ち込み位置が一表面側から１
・５ミクロンに相当する約１５０KeVの照射エネルギー
で実施する。この結果、ウェル領域４の表面側の層４b
のP型不純物濃度が１０17/cm2レベルに維持されるのに
対してウェル領域４の下側部の低キャリア生成層４aの
実効的なP型不純物濃度は１０16/cm2レベルに低減され
る。これはウェル領域４の下側部に集中的にプロトン粒
子線を照射することにより、この部分にライフタイムキ
ラーとして作用する格子欠陥が導入されたことによる実
効的な不純物濃度の低減が達成されるためである。キャ
リア生成量は接合面近傍の実効的な不純物濃度に依存す
るので、本実施例の低キャリア生成層でのキャリア生成
量は通常のウェル領域での１０分の１となる。この結
果、静電気破壊耐量が従来例に比較して強化された半導
体装置を製造することができる。尚、前記のプロトン粒
子線と同様に同等の照射エネルギーを有するヘリウム原
子線を高エネルギー粒子線として用いても同様の結果を
得ることができる。FIG. 4 shows the semiconductor device according to the above embodiment.
In addition, this shows a different manufacturing process, and the part without the source region
FIG. FIG. 4 (a) shows a wafer formed by ion implantation.
Fig. 4 (b) shows a high energy particle beam injection process.
4 shows a process of forming a low carrier layer by insertion. Main production process
Then, in the formation of the well region 4, 10 13
/cmTwoImplement a level of boron ions. The result
As a result, the P-type impurity concentration is 1017/cmTwoLevel normal well
Region 4 is formed. Next, from the front side of the SOI film,
Irradiating the insulating layer 2 comprising the buried oxide film
A particle implantation portion is formed near the silicon interface. this
When the implantation position into the silicon is 1
・ Irradiation energy of about 150 KeV corresponding to 5 microns
It is carried out in. As a result, the layer 4b on the surface side of the well region 4
P-type impurity concentration of 1017/cmTwoTo be maintained at the level
On the other hand, the low carrier generation layer 4a on the lower side of the well region 4
Effective P-type impurity concentration is 1016/cmTwoReduced to a level
You. This is because proton particles are concentrated on the lower side of the well region 4.
By irradiating the child beam, the lifetime
Due to the introduction of lattice defects that act as
This is because effective reduction of the impurity concentration is achieved. Cap
The amount of rear generation depends on the effective impurity concentration near the junction.
Therefore, carrier generation in the low carrier generation layer of the present embodiment
The amount is one tenth of that in a normal well area. This result
As a result, semiconductors with enhanced electrostatic breakdown resistance compared to conventional examples
Body devices can be manufactured. The above-mentioned proton particles
Helium source with the same irradiation energy as the sub-beam
Similar results can be obtained by using the satellite beam as a high energy particle beam.
Obtainable.
【００２１】[0021]
【発明の効果】以上のように、請求項１記載の半導体装
置の発明にあっては、半導体支持基板上に絶縁層を介し
て形成された第一導電型の半導体層内に、少なくとも一
の第一導電型のドレイン領域と複数の第一導電型のソー
ス領域とが離間して形成され、前記ソース領域を囲んで
第二導電型のウェル領域を有する半導体装置において、
前記ウェル領域の前記絶縁層側に前記ウェル領域の残余
部分よりもキャリア生成濃度の低い層を形成するので結
合破壊の原因となる第二導電型のウェル領域下側部から
のキャリア生成が抑制されるので比較的厚いSOI膜厚を
有するSOI-LDMOSFETにおいても静電気破壊耐量を強化で
きるという効果を奏する。As described above, in the semiconductor device according to the first aspect of the present invention, at least one of the first conductive type semiconductor layers formed on the semiconductor support substrate with the insulating layer interposed therebetween. A semiconductor device having a first conductivity type drain region and a plurality of first conductivity type source regions formed apart from each other and having a second conductivity type well region surrounding the source region,
Since a layer having a lower carrier generation concentration than the remaining portion of the well region is formed on the insulating layer side of the well region, carrier generation from the lower portion of the second conductivity type well region that causes a bond breakdown is suppressed. Therefore, there is an effect that the electrostatic breakdown strength can be enhanced even in an SOI-LDMOSFET having a relatively thick SOI film thickness.
【００２２】請求項２記載の発明にあっては、請求項１
記載の半導体装置において、前記キャリア生成濃度の低
い層を前記第二導電型の低不純物濃度層で構成するよう
にしているので結合破壊の原因となる第二導電型のウェ
ル領域下側部からのキャリア生成が前記第二導電型の低
不純物濃度層の低い不純物濃度に比例して抑制されるの
で比較的厚いSOI膜厚を有するSOI-LDMOSFETにおいても
静電気破壊耐量を強化できるという効果を奏する。According to the second aspect of the present invention, a first aspect is provided.
In the semiconductor device described above, since the layer having a low carrier generation concentration is formed of the low impurity concentration layer of the second conductivity type, the layer from the lower side of the well region of the second conductivity type that causes a bond breakdown is formed. Since the generation of carriers is suppressed in proportion to the low impurity concentration of the low impurity concentration layer of the second conductivity type, the effect of increasing the electrostatic breakdown resistance can be achieved even in an SOI-LDMOSFET having a relatively thick SOI film thickness.
【００２３】請求項３記載の発明にあっては、請求項１
記載の半導体装置において前記キャリア生成濃度の低い
層を格子欠陥が導入された層で構成するようにしている
ので、導入した格子欠陥のライフタイムキラーとしての
作用により結合破壊の原因となる第二導電型のウェル領
域下側部からのキャリア生成が抑制されるので比較的厚
いSOI膜厚を有するSOI-LDMOSFETにおいても静電気破壊
耐量を強化できるという効果を奏する。According to the third aspect of the present invention, the first aspect is provided.
In the semiconductor device described above, the layer having a low carrier generation concentration is constituted by a layer into which lattice defects have been introduced, so that the introduced lattice defects act as lifetime killers to cause the second conductive layer to cause bond breakdown. Since the generation of carriers from the lower side of the well region of the mold is suppressed, an effect of enhancing the electrostatic breakdown resistance can be obtained even in an SOI-LDMOSFET having a relatively thick SOI film thickness.
【００２４】請求項４記載の発明にあっては、請求項２
記載の半導体装置の製造において、前記ウェル領域全体
を前記第二導電型の低不純物濃度層で形成した後、前記
ウェル領域の前記絶縁層側以外の前記残余部分に選択的
に更に第二導電型の不純物を導入することにより製造で
きるようにしたので、比較的厚いSOI膜厚を有するSOI-L
DMOSFETにおいても標準的な半導体製造プロセスの応用
により容易に静電気破壊耐量を強化した半導体装置を製
造できるという効果を奏する。According to the invention described in claim 4, claim 2 is provided.
In the manufacturing of the semiconductor device according to the above, after forming the entire well region with the low impurity concentration layer of the second conductivity type, the remaining region other than the insulating layer side of the well region is further selectively second conductivity type. SOI-L with a relatively thick SOI film thickness
Also in the case of a DMOSFET, a semiconductor device with enhanced electrostatic breakdown strength can be easily manufactured by applying a standard semiconductor manufacturing process.
【００２５】請求項５記載の発明にあっては、請求項２
記載の半導体装置の製造において、前記ウェル領域全体
を形成した後、前記ウェル領域の前記絶縁層側に選択的
に第一導電型の不純物を導入することにより製造できる
ようにしたので、比較的厚いSOI膜厚を有するSOI-LDMOS
FETにおいても標準的な半導体製造プロセスの応用によ
り容易に静電気破壊耐量を強化した半導体装置を製造で
きるという効果を奏する。According to the fifth aspect of the present invention, the second aspect is provided.
In the manufacture of the semiconductor device described above, after the entire well region is formed, the semiconductor device can be manufactured by selectively introducing an impurity of a first conductivity type to the insulating layer side of the well region, so that the semiconductor device is relatively thick. SOI-LDMOS with SOI film thickness
Also in the FET, there is an effect that a semiconductor device with enhanced electrostatic breakdown strength can be easily manufactured by applying a standard semiconductor manufacturing process.
【００２６】請求項６記載の発明にあっては、請求項３
記載の半導体装置の製造において、前記ウェル領域全体
を形成した後、前記ウェル領域の前記絶縁層側に選択的
に格子欠陥を導入することにより製造できるようにした
ので、比較的厚いSOI膜厚を有するSOI-LDMOSFETにおい
ても標準的な半導体製造プロセスの応用により容易に静
電気破壊耐量を強化した半導体装置を製造できるという
効果を奏する。According to the sixth aspect of the present invention, there is provided the third aspect.
In the manufacture of the described semiconductor device, after the entire well region is formed, it is possible to manufacture by selectively introducing lattice defects on the insulating layer side of the well region, so that a relatively thick SOI film thickness The SOI-LDMOSFET has an effect that a semiconductor device with enhanced electrostatic breakdown strength can be easily manufactured by applying a standard semiconductor manufacturing process.
【図１】本発明に係る半導体装置の第１の実施形態にお
けるソース領域のない部位での要部を示す断面図であ
る。FIG. 1 is a cross-sectional view illustrating a main part of a semiconductor device according to a first embodiment of the present invention at a portion without a source region.
【図２】上記の実施形態における半導体装置の製造工程
を示すソース領域のない部位での断面図である。(a)は
イオン注入による低キャリア生成層形成プロセス、(b)
はイオン注入による濃度調整層形成プロセスを示す。FIG. 2 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment, which is taken at a portion without a source region. (a) is a low carrier generation layer forming process by ion implantation, (b)
Shows a process of forming a concentration adjusting layer by ion implantation.
【図３】上記の実施形態における半導体装置の異なる製
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入によるウェル領域形成プロセス、(b)は
(a)のプロセスとは反対種のイオン注入による低キャリ
ア生成層形成プロセスを示す。FIG. 3 is a cross-sectional view of a portion without a source region showing a different manufacturing process of the semiconductor device in the embodiment.
(a) is a well region forming process by ion implantation, (b) is
A low carrier generation layer forming process by ion implantation of the opposite type to the process of (a) is shown.
【図４】上記の実施形態における半導体装置の更に異な
る製造工程を示すソース領域のない部位での断面図であ
る。(a)はイオン注入によるウェル領域形成プロセス、
(b)は高エネルギー粒子線注入による低キャリア生成層
形成プロセスを示す。FIG. 4 is a cross-sectional view of a portion without a source region showing still another manufacturing process of the semiconductor device in the embodiment. (a) is a well region forming process by ion implantation,
(b) shows a process for forming a low carrier generation layer by high energy particle beam injection.
【図５】従来例に係るSOI-LDMOSFETの要部の断面構造を
示す斜視図である。FIG. 5 is a perspective view showing a cross-sectional structure of a main part of an SOI-LDMOSFET according to a conventional example.
【図６】異なる従来例に係るSOI-LDMOSFETの要部の断面
構造を示す斜視図である。FIG. 6 is a perspective view showing a cross-sectional structure of a main part of an SOI-LDMOSFET according to a different conventional example.
【図７】図５に示した従来例に係るSOI-LDMOSFETのドレ
イン-ソース間電圧とドレイン電流の関係を示す図であ
る。7 is a diagram showing a relationship between a drain-source voltage and a drain current of the SOI-LDMOSFET according to the conventional example shown in FIG.
【図８】図６に示した異なる従来例に係るSOI-LDMOSFET
のソース領域のない部位での要部を示す断面図である。FIG. 8 shows a different conventional SOI-LDMOSFET shown in FIG.
FIG. 5 is a cross-sectional view showing a main part at a portion where no source region is provided.
【図９】図６に示した異なる従来例に係るSOI-LDMOSFET
のドレイン-ソース間電圧とドレイン電流の関係を示す
図である。FIG. 9 shows a different conventional SOI-LDMOSFET shown in FIG.
FIG. 5 is a diagram showing a relationship between a drain-source voltage and a drain current of FIG.
【図１０】図６に示した異なる従来例に係るSOI-LDMOSF
ET(SOI膜厚が厚い例)のキャリア生成を示す断面図であ
る。FIG. 10 shows a different conventional SOI-LDMOSF shown in FIG.
FIG. 4 is a cross-sectional view showing carrier generation in ET (an example in which the SOI film thickness is large).
【図１１】図６に示した異なる従来例に係るSOI-LDMOSF
ET(SOI膜厚が薄い例)のキャリア生成を示す断面図であ
る。11 is an SOI-LDMOSF according to a different conventional example shown in FIG. 6;
FIG. 3 is a cross-sectional view showing carrier generation in ET (an example where the SOI film thickness is small).
１ 半導体支持基板 ２ 絶縁層 ３ N型半導体層 ４ P型ウェル領域 ５ N+型ドレイン領域 ６ N+型ソース領域 ７ 保護ダイオード REFERENCE SIGNS LIST 1 semiconductor support substrate 2 insulating layer 3 N-type semiconductor layer 4 P-type well region 5 N + -type drain region 6 N + -type source region 7 protection diode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F110 AA13 AA22 BB12 DD05 DD13 GG02 GG12 GG22 GG23 GG24 GG32 GG33 GG34 GG52 GG53 HM02 HM04 HM12 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Yuji Suzuki 1048 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Works, Ltd. (72) Inventor Takashi Kishida 1048 Kadoma Kadoma, Kadoma City, Osaka Prefecture Inside Matsushita Electric Works Co., Ltd. 1048, Kazuma, Kadoma, Osaka Prefecture F-term (reference) Matsushita Electric Works, Ltd.
Claims (6)
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記ウ
ェル領域の前記絶縁層側に前記ウェル領域の残余部分よ
りもキャリア生成濃度の低い層を形成することを特徴と
する半導体装置。In a first conductive type semiconductor layer formed on a semiconductor support substrate via an insulating layer, at least one first conductive type drain region and a plurality of first conductive type source regions are formed. In a semiconductor device having a well region of the second conductivity type surrounding the source region and formed at a distance, a layer having a lower carrier generation concentration than the remaining portion of the well region is formed on the insulating layer side of the well region. A semiconductor device, comprising:
二導電型の低不純物濃度層で構成することを特徴とする
請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the layer having a low carrier generation concentration is formed of the second conductivity type low impurity concentration layer.
陥が導入された層で構成することを特徴とする請求項１
記載の半導体装置。3. The method according to claim 1, wherein the layer having a low carrier generation concentration is a layer into which lattice defects have been introduced.
13. The semiconductor device according to claim 1.
て、前記ウェル領域全体を前記第二導電型の低不純物濃
度層で形成した後、前記ウェル領域の前記絶縁層側以外
の前記残余部分に選択的に更に第二導電型の不純物を導
入することを特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, wherein after forming the entire well region with the second conductivity type low impurity concentration layer, the remaining region other than the insulating layer side of the well region is formed. A method for manufacturing a semiconductor device, further comprising selectively introducing an impurity of a second conductivity type.
て、前記ウェル領域全体を形成した後、前記ウェル領域
の前記絶縁層側に選択的に第一導電型の不純物を導入す
ることを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 2, wherein after forming the entire well region, impurities of a first conductivity type are selectively introduced into the well region on the insulating layer side. Semiconductor device manufacturing method.
て、前記ウェル領域全体を形成した後、前記ウェル領域
の前記絶縁層側に選択的に格子欠陥を導入することを特
徴とする半導体装置の製造方法。6. The semiconductor device according to claim 3, wherein after the entire well region is formed, lattice defects are selectively introduced into the well region on the insulating layer side. Production method.
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|---|---|---|---|---|
| JP2010177434A (en) * | 2009-01-29 | 2010-08-12 | Seiko Instruments Inc | Semiconductor device |
| JP2014517509A (en) * | 2011-04-26 | 2014-07-17 | 日本テキサス・インスツルメンツ株式会社 | DMOS transistor with cavity under drift region |
| US8906751B2 (en) | 2011-01-06 | 2014-12-09 | International Business Machines Corporation | Silicon controlled rectifiers (SCR), methods of manufacture and design structures |
-
2000
- 2000-09-26 JP JP2000292269A patent/JP2002110987A/en active Pending
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