JP2002110916A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳ容量素子を
利用した半導体装置に関し、より詳細には、フィルタ、
オペアンプ、バイパスコンデンサ、スイッチキャパシタ
回路等に一定容量のコンデンサとして利用する半導体装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a MOS capacitance element, and more particularly, to a filter,
The present invention relates to a semiconductor device used as a capacitor having a constant capacitance in an operational amplifier, a bypass capacitor, a switch capacitor circuit, and the like.
【０００２】[0002]
【従来の技術、及び、発明が解決しようとする課題】従
来より、ＭＯＳ容量素子を利用する半導体装置が知られ
ている。ＭＯＳ容量素子としては、ＣＭＯＳ集積回路の
ゲート・ウェル間容量をコンデンサとして利用するもの
や、集積回路のＭＯＳトランジスタのゲート・ソース
（又はドレイン）間容量をコンデンサとして利用するも
のが知られている。ＣＭＯＳ集積回路のゲート・ウェル
間容量をコンデンサとして利用する場合、ゲート及びウ
ェルの電位によるウェル内空乏層の変化に伴い、その容
量値が変動するといった不都合な特性を有することが知
られている。同様に、集積回路のＭＯＳトランジスタの
ゲート・ソース（又はドレイン）間容量をコンデンサと
して利用する場合、ゲート及び、ソース（又はドレイ
ン）の電位による空乏層の変化と反転層の形成に伴い、
その容量値が変動するといった不都合な特性を有するこ
とが知られている。2. Description of the Related Art Conventionally, a semiconductor device using a MOS capacitor has been known. As the MOS capacitance element, an element using a gate-well capacitance of a CMOS integrated circuit as a capacitor and an element using a gate-source (or drain) capacitance of a MOS transistor of the integrated circuit as a capacitor are known. It is known that when a capacitance between a gate and a well of a CMOS integrated circuit is used as a capacitor, there is an inconvenient characteristic that the capacitance value fluctuates with a change in a depletion layer in the well due to the potential of the gate and the well. Similarly, when the capacitance between the gate and source (or drain) of the MOS transistor of the integrated circuit is used as a capacitor, the change in the depletion layer due to the potential of the gate and the source (or drain) and the formation of the inversion layer
It is known that it has inconvenient characteristics such that its capacitance value fluctuates.
【０００３】従来、これら不都合な特性を改善するた
め、図９の（ａ）に示すように２つのＭＯＳ容量素子を
逆並列に接続することで、入力電位の変化に対する容量
値の変動を少なくした半導体装置が提案されている（例
えば、特開平４−３７０９６５号公報を参照）。図９の
（ｂ）は、（ａ）に示す構成の半導体装置の示す入力電
圧に対する容量値の変化を表す特性図である。Conventionally, in order to improve these inconvenient characteristics, two MOS capacitance elements are connected in anti-parallel as shown in FIG. A semiconductor device has been proposed (for example, see Japanese Patent Application Laid-Open No. 4-370965). FIG. 9B is a characteristic diagram illustrating a change in capacitance value with respect to an input voltage of the semiconductor device having the configuration illustrated in FIG.
【０００４】しかし、本装置では、バイアス電圧ＶＳ近
傍で容量値が大きく変化してしまう。このため、入力信
号が上記バイアス電圧ＶＳを跨いで振幅する場合には、
出力波形が歪んでしまうといった問題を有していた。However, in this device, the capacitance value largely changes near the bias voltage VS. Therefore, when the input signal oscillates across the bias voltage VS,
There is a problem that the output waveform is distorted.
【０００５】そこで、本発明は、入力信号の電位の変動
に対して、より安定した容量値を示すコンデンサとして
利用可能な半導体装置を提供することを目的とする。Accordingly, an object of the present invention is to provide a semiconductor device which can be used as a capacitor exhibiting a more stable capacitance value with respect to fluctuations in the potential of an input signal.
【０００６】[0006]
【課題を解決するための手段】本発明の第１の半導体装
置は、第１及び第２の接続端子を備えるＭＯＳ容量素子
の第１接続端子に、上記ＭＯＳ容量素子と同じＭＯＳ容
量素子の第２接続端子を接続した回路を２つ同じ向きに
並列に接続し、上記２つの回路を並列に接続する２つの
箇所に負荷を接続して成り、上記並列接続される各回路
内で２つのＭＯＳ容量素子を接続する節の一方を信号入
力端子とし、他方を信号出力端子とする容量デバイスと
して機能することを特徴とする。According to a first semiconductor device of the present invention, a first connection terminal of a MOS capacitance element having first and second connection terminals is connected to a first connection terminal of the same MOS capacitance element as the above-mentioned MOS capacitance element. Two circuits connected to two connection terminals are connected in parallel in the same direction, a load is connected to two places connecting the two circuits in parallel, and two MOSs are provided in each of the circuits connected in parallel. It is characterized by functioning as a capacitance device in which one of the nodes connecting the capacitor is used as a signal input terminal and the other is used as a signal output terminal.
【０００７】また、本発明の第２の半導体装置は、第１
の半導体装置において、上記ＭＯＳ容量素子として、ゲ
ート電極に接続される端子を第１接続端子、ソース又は
ドレイン電極に接続される端子を第２接続端子とするＭ
ＯＳトランジスタを使用することを特徴とする。Further, the second semiconductor device of the present invention has a first semiconductor device.
In the semiconductor device described above, as the MOS capacitor, a terminal connected to a gate electrode is a first connection terminal, and a terminal connected to a source or drain electrode is a second connection terminal.
It is characterized by using an OS transistor.
【０００８】[0008]
【発明の実施の形態】（１）実施の形態 図１は、本発明の半導体装置１００の構成を示す図であ
る。半導体装置１００は、ＭＯＳ容量素子であるＭＯＳ
容量１０１とＭＯＳ容量１０２を同一方向に直列に接続
した回路に、同じくＭＯＳ容量素子であるＭＯＳ容量１
０３とＭＯＳ容量１０４を同一方向に直列に接続した回
路を並列に接続し、ＭＯＳ容量１０１とＭＯＳ容量１０
３の接続部Ｐ１、及び、ＭＯＳ容量１０２とＭＯＳ容量
１０４の接続部Ｐ２に、それぞれ他端の接地されたイン
ピーダンスＺ１，Ｚ２の負荷１０５，１０６を接続した
ものであり、上記ＭＯＳ容量１０１とＭＯＳ容量１０２
との接点１０７より延びる端子を信号入力端子とし、上
記ＭＯＳ容量１０３とＭＯＳ容量１０４との接点１０８
より延びる端子を信号出力端子とする。DESCRIPTION OF THE PREFERRED EMBODIMENTS (1) Embodiment FIG. 1 is a diagram showing a configuration of a semiconductor device 100 according to the present invention. The semiconductor device 100 includes a MOS capacitor
A circuit in which a capacitor 101 and a MOS capacitor 102 are connected in series in the same direction includes a MOS capacitor 1 which is also a MOS capacitor.
03 and the MOS capacitor 104 are connected in parallel in the same direction, and the MOS capacitor 101 and the MOS capacitor 10 are connected in parallel.
The load 105 and the load 106 of the impedance Z1, Z2, which are grounded at the other end, are connected to the connection part P1 of the MOS capacitor 101 and the connection part P2 of the MOS capacitor 102 and the MOS capacitor 104, respectively. Capacity 102
A terminal extending from a contact 107 between the MOS capacitor 103 and the MOS capacitor 104 is a signal input terminal.
The extended terminal is defined as a signal output terminal.
【０００９】なお、上記負荷１０５，１０６としては、
抵抗の他、トランジスタを抵抗として用いても良い。ト
ランジスタを抵抗として用いることで、半導体装置１０
０の小型化を図ることができる。また、トランジスタを
抵抗として用いる場合、ゲート電圧を変化させることに
よりインピーダンスＺ１，Ｚ２の値を制御することがで
きる。これにより、複数の抵抗を切り換えて用いる場合
に比べて装置の大幅な小型化を図ることができる。The loads 105 and 106 include:
In addition to the resistor, a transistor may be used as the resistor. By using a transistor as a resistor, the semiconductor device 10
0 can be reduced in size. When a transistor is used as a resistor, the values of the impedances Z1 and Z2 can be controlled by changing the gate voltage. Thereby, the size of the device can be significantly reduced as compared with the case where a plurality of resistors are switched and used.
【００１０】図２は、ＭＯＳ容量素子として用いるＭＯ
Ｓ容量１０１の構成を示す図である。当該ＭＯＳ容量１
０１は、いわゆるＮウェル容量であり、Ｐ型Ｓｉ基板１
１０上にＮウェル層１１１を形成し、当該Ｎウェル層１
１１の表面にＮ＋拡散層１１２，１１３を形成し、更に
これらの上部に所定の酸化膜を介してゲート１１６を形
成したものである。信号入力端又は出力端として、Ｎ＋
拡散層１１２，１１３に接続した端子１１４とゲート１
１６に接続した端子１１５を設ける。なお、ＭＯＳ容量
１０２，１０３，１０４は、上記ＭＯＳ容量１０１と同
じ構成である。FIG. 2 shows an MO used as a MOS capacitive element.
FIG. 3 is a diagram illustrating a configuration of an S capacity 101. The MOS capacitor 1
01 is a so-called N-well capacity, and is a P-type Si substrate 1
An N well layer 111 is formed on
N + diffusion layers 112 and 113 are formed on the surface of the substrate 11, and a gate 116 is formed on the N + diffusion layers 112 and 113 via a predetermined oxide film. N + as signal input terminal or output terminal
Terminal 114 and gate 1 connected to diffusion layers 112 and 113
16 is provided with a terminal 115 connected thereto. The MOS capacitors 102, 103, and 104 have the same configuration as the MOS capacitor 101.
【００１１】ここで、ＭＯＳ容量１０２，１０３，１０
４の各構成物を、上記ＭＯＳ容量１０１の対応する構成
物の参照番号を用いて表せば、半導体装置１００の構成
は、ＭＯＳ容量１０１の端子１１４とＭＯＳ容量１０２
の端子１１６とが接続され、ＭＯＳ容量１０３の端子１
１４とＭＯＳ容量１０４の端子１１６とが接続され、Ｍ
ＯＳ容量１０１の端子１１６とＭＯＳ容量１０３の端子
１１６とが互いに負荷１０５に接続され、ＭＯＳ容量１
０２の端子１１４とＭＯＳ容量１０４の端子１１４とが
互いに負荷１０６に接続されていると表すことができ
る。Here, MOS capacitors 102, 103, 10
4 are represented using the reference numbers of the corresponding components of the MOS capacitor 101, the configuration of the semiconductor device 100 is such that the terminal 114 of the MOS capacitor 101 and the MOS capacitor 102
Is connected to the terminal 116 of the MOS capacitor 103.
14 and the terminal 116 of the MOS capacitor 104 are connected to each other.
The terminal 116 of the OS capacitor 101 and the terminal 116 of the MOS capacitor 103 are connected to the load 105, and the MOS capacitor 1
02 and the terminal 114 of the MOS capacitor 104 can be expressed as being connected to the load 106.
【００１２】図３は、ＭＯＳ容量１０１の入力電圧の変
化に対する容量値の変化を表す図である。図３の（ａ）
に示すように、ＭＯＳ容量１０１のゲート端子１１５に
印加する電圧をＶＧと表し、ソース及びドレインを接続
してなる端子１１４に印加する電圧をＶＳと表す。この
場合において、図３の（ｂ）の特性図は、ＶＳを一定に
してＶＧを変化させた場合における容量値の変化を表
し、図３の（ｃ）の特性図は、ＶＧを一定にしてＶＳを
変化させた場合における容量値の変化を表す。他のＭＯ
Ｓ容量１０２，１０３，１０４の入力電圧依存特性も同
じである。FIG. 3 is a diagram showing a change in the capacitance value with respect to a change in the input voltage of the MOS capacitor 101. FIG. 3 (a)
As shown in FIG. 5, the voltage applied to the gate terminal 115 of the MOS capacitor 101 is represented by VG, and the voltage applied to the terminal 114 connecting the source and the drain is represented by VS. In this case, the characteristic diagram of FIG. 3B shows a change in capacitance value when VG is changed while VS is kept constant, and the characteristic diagram of FIG. 3C shows a case where VG is kept constant. It shows a change in capacitance value when VS is changed. Other MO
The input voltage dependence characteristics of the S capacitors 102, 103, and 104 are the same.
【００１３】図４は、上記特性のＭＯＳ容量１０１とＭ
ＯＳ容量１０２を直列に接続した場合の入力電圧の変化
に対する容量値の変化を表す図である。図４の（ａ）に
示すように、ＭＯＳ容量１０１とＭＯＳ容量１０２を直
列に順接続した場合であって、ＭＯＳ容量１０１のゲー
ト端子１１５に印加する電圧をＶＧと表し、ＭＯＳ容量
１０２のソース及びドレインを接続してなる端子（ＭＯ
Ｓ容量１０１の端子１１４に相当する）に印加する電圧
をＶＳと表し、ＭＯＳ容量１０１と１０２の接続点にお
ける電圧をＶＭと表す。この場合において、図４の
（ｂ）の特性図は、ＶＳ＜ＶＧと設定してＶＭを変化さ
せた場合における容量値の変化を表す。当該特性図より
理解されるように、入力電圧ＶＭの基準電圧をバイアス
電圧ＶＧとＶＳの中心に設定すれば、当該中心近傍で安
定した容量値を得ることができる。FIG. 4 shows a MOS capacitor 101 having the above characteristics and M
FIG. 9 is a diagram illustrating a change in capacitance value with respect to a change in input voltage when OS capacitors are connected in series. As shown in FIG. 4A, this is a case where the MOS capacitor 101 and the MOS capacitor 102 are connected in series, and the voltage applied to the gate terminal 115 of the MOS capacitor 101 is denoted by VG, and the source of the MOS capacitor 102 is (MO)
The voltage applied to the terminal 114 of the S capacitor 101 is represented by VS, and the voltage at the connection point between the MOS capacitors 101 and 102 is represented by VM. In this case, the characteristic diagram of FIG. 4B shows a change in the capacitance value when VM is changed by setting VS <VG. As understood from the characteristic diagram, when the reference voltage of the input voltage VM is set at the center between the bias voltages VG and VS, a stable capacitance value can be obtained near the center.
【００１４】また、特性図より理解されるように、ＶＭ
がバイアス電圧ＶＧ，ＶＳ近傍の値になった場合、容量
値が同じ様に歪む。当該特性により、当該回路に入力さ
れる信号の最大値と最小値で出力値が異なるという不都
合が解消される。As understood from the characteristic diagram, the VM
Becomes near the bias voltages VG and VS, the capacitance value is similarly distorted. The characteristic solves the problem that the output value differs between the maximum value and the minimum value of the signal input to the circuit.
【００１５】図１に示すように、半導体装置１００は、
ＭＯＳ容量１０１とＭＯＳ容量１０２を直列に接続した
回路に、ＭＯＳ容量１０３とＭＯＳ容量１０４を直列に
接続した回路を並列に接続するものである。当該構成を
採用することで、当該半導体装置１００は、入力信号及
び出力信号の変動に対して安定した容量値を示すことが
できる。これにより、当該半導体装置１００を、容量の
安定した容量素子として、種々の回路に組み込むことが
できる。例えば、図５に示すハイパスフィルタの他、オ
ペアンプ、オペアンプを用いた積分器、及び、スイッチ
トキャパシタを用いた積分器等を構成する容量として利
用することができる。As shown in FIG. 1, a semiconductor device 100 includes:
A circuit in which the MOS capacitors 103 and 104 are connected in series is connected in parallel to a circuit in which the MOS capacitors 101 and 102 are connected in series. By employing this configuration, the semiconductor device 100 can exhibit a stable capacitance value with respect to fluctuations in the input signal and the output signal. Thus, the semiconductor device 100 can be incorporated in various circuits as a capacitance element with stable capacitance. For example, in addition to the high-pass filter shown in FIG. 5, the present invention can be used as a capacitance constituting an operational amplifier, an integrator using an operational amplifier, an integrator using a switched capacitor, and the like.
【００１６】また、上記構成の半導体装置１００は、特
別なプロセスやマスクを用いることなく、トランジスタ
の製造工程と一緒に形成することができるため、生産性
効率が良いといった利点を有する。Further, the semiconductor device 100 having the above-described structure can be formed together with a transistor manufacturing process without using a special process or a mask, and thus has an advantage that productivity is high.
【００１７】（２）変形例 上記半導体装置１００は、ＭＯＳ容量素子としてＭＯＳ
トランジスタを用いても正常に機能する。図６は、Ｐ型
Ｓｉ基板１２０上に形成されるＭＯＳトランジスタ１５
０の構成、及び、当該トランジスタ１５０をＭＯＳ容量
素子として利用する場合の配線を示す図である。Ｐチャ
ンネル型ＭＯＳトランジスタ１５０は、Ｐ型Ｓｉ基板１
２０上にＮウェル層１２１を形成し、当該Ｎウェル層１
２１表面にソース及びドレインとしてＮ＋拡散層１２
２，１２３を形成し、更に、これらの上部に酸化膜を介
してゲート１２５を形成したものである。上記構成のＭ
ＯＳトランジスタ１５０に、信号入力端又は出力端とし
てソース及びドレインに接続した端子１２６とゲート１
２５に接続した端子１２７を設け、半導体装置１００の
ＭＯＳ容量１０１，１０２，１０３，１０４の代わりに
利用する。(2) Modification The semiconductor device 100 has a MOS capacitance as a MOS capacitance element.
It works normally even with transistors. FIG. 6 shows a MOS transistor 15 formed on a P-type Si substrate 120.
0 is a diagram showing wirings in the case where the transistor 150 is used as a MOS capacitive element, and a wiring when the transistor 150 is used as a MOS capacitance element. The P-channel type MOS transistor 150 is a P-type Si substrate 1
An N well layer 121 is formed on
N + diffusion layer 12 as source and drain on surface 21
2 and 123 are formed, and a gate 125 is formed on these via an oxide film. M of the above configuration
A terminal 126 connected to a source and a drain as a signal input terminal or an output terminal and a gate 1
A terminal 127 connected to the semiconductor device 100 is provided and used instead of the MOS capacitors 101, 102, 103 and 104 of the semiconductor device 100.
【００１８】図７は、Ｐチャンネル型ＭＯＳトランジス
タ１５０をＭＯＳ容量素子として利用する場合の入力信
号に対する容量値の変化を表す図である。図７の（ａ）
に示すように、ＭＯＳトランジスタ１５０の端子１２７
に印加される電圧をＶＧ、端子１２６に印加される電圧
をＶＳと表す。この場合において、図７の（ｂ）に示す
特性図は、ＶＳを一定にし、ＶＧを変化させた場合の容
量値の変化を表し、（ｃ）に示す特性図は、ＶＧを一定
にし、ＶＳを変化させた場合の容量値の変化を表す。FIG. 7 is a diagram showing a change in capacitance value with respect to an input signal when the P-channel type MOS transistor 150 is used as a MOS capacitance element. (A) of FIG.
As shown in FIG.
Is denoted as VG, and the voltage applied to the terminal 126 is denoted as VS. In this case, the characteristic diagram shown in FIG. 7B shows a change in the capacitance value when VS is fixed and VG is changed, and the characteristic diagram shown in FIG. Represents a change in the capacitance value when.
【００１９】図８は、ＭＯＳ容量として図７に示す特性
を示すＭＯＳトランジスタ１５０と、当該ＭＯＳトラン
ジスタ１５０と同じ構成のＭＯＳトランジスタ１５１と
を直列に接続した場合の入力電圧に対する容量値の変化
を表す。図８の（ａ）に示すように、ＭＯＳトランジス
タ１５０の端子１２７に印加される電圧をＶＧと表し、
ＭＯＳトランジスタ１５１の上記トランジスタ１５０の
端子１２６に対応する端子に印加される電圧をＶＳと表
し、ＭＯＳトランジスタ１５０とＭＯＳトランジスタ１
５１との接続点に印加される電圧をＶＭと表す。この場
合において、図８の（ｂ）の特性図は、ＶＳ＜ＶＧと設
定し、ＶＭを変化させた場合における容量値の変化を表
す。当該特性図より理解されるように、入力電圧ＶＭの
基準電圧をバイアス電圧ＶＧとＶＳの中心に設定すれ
ば、当該中心近傍で安定した容量値を得ることができ
る。また、バイアス電圧ＶＧ，ＶＳ近傍では、容量値が
同様に歪む。これにより、当該回路に入力される信号の
最大値と最小値で出力値が異なるという不都合を解消す
ることができる。FIG. 8 shows a change in capacitance value with respect to an input voltage when a MOS transistor 150 having the characteristics shown in FIG. 7 as a MOS capacitor and a MOS transistor 151 having the same configuration as the MOS transistor 150 are connected in series. . As shown in FIG. 8A, the voltage applied to the terminal 127 of the MOS transistor 150 is represented as VG,
The voltage applied to the terminal of the MOS transistor 151 corresponding to the terminal 126 of the transistor 150 is represented by VS, and the MOS transistor 150 and the MOS transistor 1
The voltage applied to the connection point with 51 is represented as VM. In this case, the characteristic diagram of FIG. 8B shows a change in capacitance value when VS <VG and VM is changed. As understood from the characteristic diagram, when the reference voltage of the input voltage VM is set at the center between the bias voltages VG and VS, a stable capacitance value can be obtained near the center. In the vicinity of the bias voltages VG and VS, the capacitance value is similarly distorted. Thus, the inconvenience that the output value differs between the maximum value and the minimum value of the signal input to the circuit can be solved.
【００２０】また、上記半導体装置１００は、ＭＯＳ容
量素子としてＮ形Ｓｉ基板上に設けたＭＯＳ容量、又
は、Ｐウェル内Ｎチャンネル型ＭＯＳトランジスタを利
用しても正常に機能する。The semiconductor device 100 functions normally even if a MOS capacitor provided on an N-type Si substrate as a MOS capacitor or an N-channel MOS transistor in a P well is used.
【００２１】[0021]
【発明の効果】本発明の半導体装置は、入力信号の変動
（電位変動、及び、周波数変動）に対して容量が安定し
ているため、通常のコンデンサとして種々の回路に利用
することができる。また、ＭＯＳ容量素子を利用するた
め、特別なコンデンサ形成用のプロセスの追加を不用と
し、通常の半導体装置の製造工程において製造すること
ができる。The semiconductor device of the present invention has a stable capacitance with respect to input signal fluctuations (potential fluctuations and frequency fluctuations), and thus can be used in various circuits as ordinary capacitors. Further, since a MOS capacitor is used, it is not necessary to add a special process for forming a capacitor, and the device can be manufactured in a normal semiconductor device manufacturing process.
【図１】 ＭＯＳ容量素子を利用した本発明の半導体装
置の回路図である。FIG. 1 is a circuit diagram of a semiconductor device of the present invention using a MOS capacitance element.
【図２】 Ｐ型基板上に形成されたＭＯＳ容量の構成を
示す図である。FIG. 2 is a diagram showing a configuration of a MOS capacitor formed on a P-type substrate.
【図３】 ＭＯＳ容量の容量特性を示す図である。FIG. 3 is a diagram illustrating capacitance characteristics of a MOS capacitor.
【図４】 ２つのＭＯＳ容量を順方向に直列接続した場
合の容量特性を示す図である。FIG. 4 is a diagram showing capacitance characteristics when two MOS capacitors are connected in series in a forward direction.
【図５】 本発明の半導体装置を容量デバイスとして利
用するハイパスフィルタの回路図である。FIG. 5 is a circuit diagram of a high-pass filter using the semiconductor device of the present invention as a capacitance device.
【図６】 Ｐチャンネル型ＭＯＳトランジスタを利用す
るＭＯＳ容量の構成を示す図である。FIG. 6 is a diagram showing a configuration of a MOS capacitor using a P-channel MOS transistor.
【図７】 ＭＯＳトランジスタを利用するＭＯＳ容量の
容量特性を示す図である。FIG. 7 is a diagram showing a capacitance characteristic of a MOS capacitor using a MOS transistor.
【図８】 ＭＯＳトランジスタを利用する２つのＭＯＳ
容量を２つ順方向に直列接続した場合の容量特性を示す
図である。FIG. 8 shows two MOSs using MOS transistors.
It is a figure which shows the capacitance characteristic at the time of connecting two capacitors in series in the forward direction.
【図９】 （ａ）は、従来のＭＯＳ容量の構成を表し、
（ｂ）は、入力電圧に対する容量値の変化を表す。FIG. 9A shows a configuration of a conventional MOS capacitor;
(B) shows a change in the capacitance value with respect to the input voltage.
１００ 半導体装置、１０１，１０２，１０３，１０４
ＭＯＳ容量、１０５，１０６ 負荷、１１４，１１５，
１２６，１２７ 端子、１５０，１５１ ＭＯＳトラン
ジスタ、100 semiconductor device, 101, 102, 103, 104
MOS capacity, 105, 106 load, 114, 115,
126 and 127 terminals, 150 and 151 MOS transistors,
Claims (2)
容量素子の第１接続端子に、上記ＭＯＳ容量素子と同じ
ＭＯＳ容量素子の第２接続端子を接続した回路を２つ同
じ向きに並列に接続し、上記２つの回路を並列に接続す
る２つの箇所に負荷を接続して成り、上記並列接続され
る各回路内で２つのＭＯＳ容量素子を接続する節の一方
を信号入力端子とし、他方を信号出力端子とすることを
特徴とする半導体装置。1. A MOS having first and second connection terminals
Two places where two circuits in which the second connection terminal of the same MOS capacitance element as the above-mentioned MOS capacitance element is connected to the first connection terminal of the capacitance element in parallel in the same direction, and the two circuits are connected in parallel A semiconductor device, wherein one of the nodes connecting the two MOS capacitance elements in each of the circuits connected in parallel is used as a signal input terminal, and the other is used as a signal output terminal.
に接続される端子を第１接続端子、ソース又はドレイン
電極に接続される端子を第２接続端子とするＭＯＳトラ
ンジスタを使用する請求項１に記載の半導体装置。2. The MOS capacitor according to claim 1, wherein a MOS transistor having a terminal connected to a gate electrode as a first connection terminal and a terminal connected to a source or drain electrode as a second connection terminal is used as the MOS capacitance element. Semiconductor device.
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