JP2002110854A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

Info

Publication number
JP2002110854A
JP2002110854A JP2000296322A JP2000296322A JP2002110854A JP 2002110854 A JP2002110854 A JP 2002110854A JP 2000296322 A JP2000296322 A JP 2000296322A JP 2000296322 A JP2000296322 A JP 2000296322A JP 2002110854 A JP2002110854 A JP 2002110854A
Authority
JP
Japan
Prior art keywords
bump
insulating material
conductive foil
wiring layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000296322A
Other languages
Japanese (ja)
Inventor
Yoshihiro Matsuura
義宏 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000296322A priority Critical patent/JP2002110854A/en
Publication of JP2002110854A publication Critical patent/JP2002110854A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To overcome the problem of a prior art such that the punch-through of an electrode pad, and the connection fail between a wiring layer formed on a resin layer and the electrode pad occur when an opening reaching the electrode pad is formed in the resin layer on the electrode pad. SOLUTION: This manufacturing method of a semiconductor method should include a step for forming a bump on an electrode pad provided on the surface of a semiconductor substrate, a step for providing an insulating material onto the semiconductor substrate surface, a step for exposing the bump onto the surface of the insulating material, a step for providing conductive foil on the insulating material surface, and a step for patterning the conductive foil for forming the wiring layer electrically connected to the bump.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はチップサイズパッケ
ージ（ＣＳＰ）タイプの半導体装置及びその製造方法に
関する。The present invention relates to a chip size package (CSP) type semiconductor device and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】図１８に、特開平１１−１１１８９６号
公報に記載された半導体装置の断面図を示す。この半導
体装置は、シリコンチップ２表面に設けられた電極パッ
ド２ａ上に金バンプ３を有し、この金バンプ３は基板４
上に形成されたパッド５に接続されている。基板４表面
にはパッド５とそれに接続する配線層６が形成されてい
る。この配線層６は、基板４を貫通して設けられたスル
ーホール部７を介して、基板４裏面に設けられた外部接
続用電極８と電気的に接続されている。基板４表面のパ
ッド５よりも、基板４裏面の外部接続用電極８の方がピ
ッチが大きく取られている。シリコンチップ２表面と基
板４表面との間には、樹脂９が封入されている。2. Description of the Related Art FIG. 18 is a sectional view of a semiconductor device described in Japanese Patent Application Laid-Open No. 11-111896. This semiconductor device has a gold bump 3 on an electrode pad 2a provided on the surface of a silicon chip 2, and this gold bump 3
It is connected to the pad 5 formed above. Pads 5 and wiring layers 6 connected to the pads 5 are formed on the surface of the substrate 4. The wiring layer 6 is electrically connected to an external connection electrode 8 provided on the back surface of the substrate 4 via a through hole 7 provided through the substrate 4. The pitch of the external connection electrode 8 on the rear surface of the substrate 4 is larger than that of the pad 5 on the surface of the substrate 4. A resin 9 is sealed between the surface of the silicon chip 2 and the surface of the substrate 4.

【０００３】このＣＳＰでは、シリコンチップ２の金バ
ンプ３と、基板４のパッド５とを正確に位置合わせし
て、シリコンチップ２を基板４へ精度良く搭載すること
が困難であるという問題がある。この問題は、金バンプ
３とパッド５とのパターン形成のずれ、基板４の熱膨
張、シリコンチップ２を基板４へ搭載する際の機械的精
度等に起因する。In this CSP, it is difficult to accurately align the gold bumps 3 of the silicon chip 2 with the pads 5 of the substrate 4 and accurately mount the silicon chip 2 on the substrate 4. . This problem is caused by misalignment of pattern formation between the gold bumps 3 and the pads 5, thermal expansion of the substrate 4, mechanical accuracy when the silicon chip 2 is mounted on the substrate 4, and the like.

【０００４】更に、シリコンチップ２とは別に基板４を
製作しているため、コストアップにつながるという問題
がある。Further, since the substrate 4 is manufactured separately from the silicon chip 2, there is a problem that the cost is increased.

【０００５】これらの問題を解決する手段として、同じ
く特開平１１−１１１８９６号公報には、図１９に示す
ビルドアップ方式で形成された半導体装置が記載されて
いる。As means for solving these problems, Japanese Patent Application Laid-Open No. 11-111896 describes a semiconductor device formed by a build-up method shown in FIG.

【０００６】この半導体装置の製造方法を図２０乃至図
２３に示す。図２０に示すように、表面に電極パッド１
３及びこの電極パッド１３部に開口を有するポリイミド
膜１４が形成されたシリコンチップ１２上に、低弾性樹
脂層１５を形成する。FIGS. 20 to 23 show a method of manufacturing this semiconductor device. As shown in FIG. 20, the electrode pad 1
A low-elastic resin layer 15 is formed on the silicon chip 12 on which the polyimide film 3 having an opening in the electrode pad 13 and the electrode pad 13 is formed.

【０００７】次に、図２１に示すように、低弾性樹脂層
１５の電極パッド１３に対応する位置に、レーザー加工
で開口部を形成し、この開口に導電性ペースト１６ａを
充填する。Next, as shown in FIG. 21, an opening is formed at a position corresponding to the electrode pad 13 of the low elastic resin layer 15 by laser processing, and the opening is filled with a conductive paste 16a.

【０００８】その後、図２２に示すように、表面にスパ
ッタ金属膜１７及びめっきレジスト１８を形成する。こ
のめっきレジスト１８をパターニングした後、図２３に
示すように、スパッタ金属膜１７が露出した部分に電界
銅めっき層１６ｂからなる配線層を形成する。Thereafter, as shown in FIG. 22, a sputtered metal film 17 and a plating resist 18 are formed on the surface. After patterning the plating resist 18, as shown in FIG. 23, a wiring layer made of the electrolytic copper plating layer 16 b is formed on the exposed portion of the sputtered metal film 17.

【０００９】その後、めっきレジスト１８を剥離し、露
出しているスパッタ金属膜１７を除去する。次に、電界
銅めっき層１６ｂが外部接続用電極１９と接続する位置
に開口部２０を有するソルダーレジスト層２１を形成し
て、図１９に示す半導体装置を完成させる。Thereafter, the plating resist 18 is peeled off, and the exposed sputtered metal film 17 is removed. Next, a solder resist layer 21 having an opening 20 is formed at a position where the electrolytic copper plating layer 16b is connected to the external connection electrode 19, thereby completing the semiconductor device shown in FIG.

【００１０】[0010]

【発明が解決しようとする課題】この様なビルドアップ
方式で形成された半導体装置では、シリコンチップ１２
上の電極パッド１３と外部接続用電極１９との接合位置
の精度に関わる問題は生じない。しかし、電極パッド１
３と電界銅めっき層１６ｂからなる配線層との導通を取
るために、低弾性樹脂層１５にレーザー加工等の方法で
開口を形成する必要があり、その際に電極パッド１３へ
の突き抜けが生じる。突き抜け部分への導電性ペースト
１６ａの充填が困難であるため、電極パッド１３と配線
層１６との接続不良が生じたり、突き抜け部分とそれ以
外の部分で抵抗値のバラツキが生じたりする。In a semiconductor device formed by such a build-up method, the silicon chip 12
There is no problem related to the accuracy of the joining position between the upper electrode pad 13 and the external connection electrode 19. However, the electrode pad 1
In order to establish electrical continuity between the wiring layer 3 and the wiring layer made of the electrolytic copper plating layer 16b, it is necessary to form an opening in the low-elasticity resin layer 15 by a method such as laser processing. . Since it is difficult to fill the penetrating portion with the conductive paste 16a, a connection failure between the electrode pad 13 and the wiring layer 16 occurs, or a variation in resistance value occurs between the penetrating portion and other portions.

【００１１】更に、ビルドアップ方式は高コストなプロ
セスであるため、コスト上昇に繋がり、特に汎用メモリ
品など、低コスト化が要求される品種の組立方法として
は不適切である。Further, since the build-up method is a high-cost process, it leads to an increase in cost. In particular, it is unsuitable as a method for assembling a product requiring low cost such as a general-purpose memory product.

【００１２】[0012]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面に設けられた電極パッド上に
バンプを形成する工程と、前記基板表面に絶縁材を設け
る工程と、前記絶縁材表面に前記バンプを露出させる工
程と、前記絶縁材表面に導電性箔を設ける工程と、前記
導電性箔をパターンニングして前記バンプに電気的に接
続された配線層を形成する工程とを有することを特徴と
する。According to a method of manufacturing a semiconductor device of the present invention, a step of forming a bump on an electrode pad provided on a surface of a semiconductor substrate; a step of providing an insulating material on the surface of the substrate; Exposing the bumps on a material surface, providing a conductive foil on the insulating material surface, and forming a wiring layer electrically connected to the bumps by patterning the conductive foil. It is characterized by having.

【００１３】更に、本発明の半導体装置の製造方法は、
半導体基板表面に設けられた電極パッド上に第１のバン
プを形成する工程と、前記基板表面に第１の絶縁材を設
ける工程と、前記第１の絶縁材表面に前記第１のバンプ
を露出させる工程と、前記第１の絶縁材表面に第１の導
電性箔を設ける工程と、前記第１の導電性箔をパターン
ニングして前記第１のバンプに電気的に接続された第１
の配線層を形成する工程と、前記第１の配線層上の所定
の位置に第２のバンプを形成する工程と、前記第２のバ
ンプ形成後の前記半導体基板表面に第２の絶縁材を設け
る工程と、前記第２の絶縁材表面に前記第２のバンプを
露出させる工程と、前記第２の絶縁材表面に第２の導電
性箔を設ける工程と、前記第２の導電性箔をパターニン
グして前記第２のバンプに電気的に接続された第２の配
線層を形成する工程とを有することを特徴とする。Further, the method of manufacturing a semiconductor device according to the present invention
Forming a first bump on an electrode pad provided on a surface of the semiconductor substrate, providing a first insulating material on the surface of the substrate, exposing the first bump on the surface of the first insulating material; Forming a first conductive foil on the surface of the first insulating material, patterning the first conductive foil, and forming a first conductive foil electrically connected to the first bump.
Forming a second bump at a predetermined position on the first wiring layer, and forming a second insulating material on the surface of the semiconductor substrate after the formation of the second bump. Providing, exposing the second bump on the surface of the second insulating material, providing a second conductive foil on the surface of the second insulating material, and removing the second conductive foil. Patterning to form a second wiring layer electrically connected to the second bump.

【００１４】[0014]

【発明の実施の形態】〔第１の実施の形態〕図１に本発
明の半導体装置１０７の構造の断面図を示す。図２は、
図１のＹ−Ｙ’面での断面図である。尚、図１は図２の
Ｘ−Ｘ’断面図に相当する。FIG. 1 is a sectional view showing the structure of a semiconductor device 107 according to the present invention. FIG.
It is sectional drawing in the YY 'plane of FIG. FIG. 1 corresponds to a cross-sectional view taken along line XX ′ of FIG.

【００１５】図１に示すように、シリコンチップ１０
１’は、表面に設けられた電極パッド１０１ａ上にバン
プ１０２を有し、バンプ１０２形成領域以外の領域は絶
縁膜（図示せず）で被覆されている。その上にはポリイ
ミド等からなる絶縁材１０３が設けられ、更に絶縁材１
０３上には、絶縁材１０３を貫通したバンプ１０２と電
気的に接続する配線層１０８が設けられている。バンプ
１０２と配線層１０８との接続部を内部電極１０８ａと
呼ぶ。配線層１０８上には、配線層１０８の外部電極１
０８ｂ部分に開口を有するソルダーレジスト１０５が形
成されている。ソルダーレジスト１０５の開口部分には
半田ボール１０６が形成され、配線層１０８と電気的に
接続されている。半田ボール１０６と配線層１０８との
接続部分を、外部電極１０８ｂと呼ぶ。このように、半
田ボール１０６は、外部電極１０８ｂ、配線層１０８、
内部電極１０８ａ、及びバンプ１０２を介して電極１０
１ａに接続されている。外部電極１０８ｂと内部電極１
０８ａとは、所定の回路パターンに応じて、配線層１０
８を介して適宜接続されている。As shown in FIG. 1, a silicon chip 10
1 'has a bump 102 on an electrode pad 101a provided on the surface, and a region other than the bump 102 formation region is covered with an insulating film (not shown). An insulating material 103 made of polyimide or the like is provided thereon.
A wiring layer 108 that electrically connects to the bump 102 that has penetrated the insulating material 103 is provided on 03. The connection between the bump 102 and the wiring layer 108 is called an internal electrode 108a. On the wiring layer 108, the external electrodes 1 of the wiring layer 108
A solder resist 105 having an opening at a portion 08b is formed. Solder balls 106 are formed in the openings of the solder resist 105 and are electrically connected to the wiring layers 108. The connection portion between the solder ball 106 and the wiring layer 108 is called an external electrode 108b. As described above, the solder ball 106 includes the external electrode 108b, the wiring layer 108,
The internal electrode 108a and the electrode 10 via the bump 102
1a. External electrode 108b and internal electrode 1
08a means the wiring layer 10 according to a predetermined circuit pattern.
8 are connected appropriately.

【００１６】次に、図３乃至図８に本発明の半導体装置
１０７の製造方法を示す。Next, FIGS. 3 to 8 show a method of manufacturing the semiconductor device 107 of the present invention.

【００１７】まず、図３に示すように、ウエハー１０１
の回路面に電極１０１ａ及び電極１０１ａに相当する部
分以外を被覆するポリイミドや窒化物等の絶縁膜（図示
せず）を形成する。但し、この絶縁膜は必要に応じて施
されるものであり、必須の構成ではない。First, as shown in FIG.
An insulating film (not shown) made of polyimide, nitride, or the like covering the electrode 101a and portions other than the portion corresponding to the electrode 101a is formed on the circuit surface. However, this insulating film is provided as needed and is not an essential component.

【００１８】次に図４に示すように、任意の電極１０１
ａ上に、導電性のバンプ１０２をバンプボンダーあるい
は印刷工法により形成する。なお、バンプ１０２の材料
としては、金が適しているが、銅、はんだ等を使用して
も良い。バンプの形状は、図４に示したように、先端が
尖った形状が好ましい。Next, as shown in FIG.
A conductive bump 102 is formed on a by a bump bonder or a printing method. Although gold is suitable as the material of the bump 102, copper, solder, or the like may be used. The shape of the bump is preferably a pointed tip as shown in FIG.

【００１９】次に、図５に示すように、ウエハー１０１
のバンプ形成面に、ポリイミド等のワニスからなる絶縁
材１０３を設け、半硬化させた後、絶縁材１０３上にラ
ミネーターあるいはプレスにより導電性箔１０４を貼り
付ける。バンプ１０２はその先端の形状のため、絶縁材
１０３を貫通し、導電性箔１０４と電気的に接続する。Next, as shown in FIG.
An insulating material 103 made of a varnish such as polyimide is provided on the bump forming surface of the above, and after semi-curing, a conductive foil 104 is attached on the insulating material 103 by a laminator or a press. Because of the shape of the tip of the bump 102, the bump 102 penetrates the insulating material 103 and is electrically connected to the conductive foil 104.

【００２０】または、絶縁材１０３としてペーストある
いはフィルム状の有機系接着材、あるいは液状樹脂を使
用し、導電性箔１０４を加熱圧着することで導電性箔１
０４とバンプ１０２との電気的接続を確保することもで
きる。この場合も、バンプ１０２は絶縁材１０３を貫通
し、導電性箔１０４と電気的に接続している。Alternatively, a paste or a film-like organic adhesive or a liquid resin is used as the insulating material 103, and the conductive foil 104 is heat-pressed to form the conductive foil 1.
It is also possible to secure the electrical connection between the bumps 104 and the bumps 102. Also in this case, the bump 102 penetrates the insulating material 103 and is electrically connected to the conductive foil 104.

【００２１】なお、絶縁材１０３として異方導電性材料
を使用し、バンプ１０２と導電性箔１０４の電気的接続
をとることも可能である。この場合は、バンプ１０２は
絶縁材１０３を貫通する必要はない。It is also possible to use an anisotropic conductive material as the insulating material 103 and to make an electrical connection between the bump 102 and the conductive foil 104. In this case, the bump 102 does not need to penetrate the insulating material 103.

【００２２】絶縁材１０３の厚さは１０〜５０μｍ程
度、弾性率は１〜５０００Ｇｐａ程度が好ましい。これ
は、金等からなるバンプ１０２が、この絶縁膜を容易に
貫通することが出来る厚さと弾性率である。導電性箔１
０４としては、６〜１８μｍ厚の銅などが適している
が、電気特性ならびに機械的強度を満足できる材料であ
ればその材質および厚さは適宜選択可能である。The thickness of the insulating material 103 is preferably about 10 to 50 μm, and the elastic modulus is preferably about 1 to 5000 Gpa. This is a thickness and an elastic modulus that allow the bump 102 made of gold or the like to easily penetrate the insulating film. Conductive foil 1
As 04, copper having a thickness of 6 to 18 μm or the like is suitable, but the material and thickness can be appropriately selected as long as the material can satisfy the electrical characteristics and mechanical strength.

【００２３】なお、導電性箔１０４の表面に酸化膜等の
絶縁被膜が存在する場合には、導電性箔１０４とバンプ
１０２との電気的接続性を確保するために、貼付工程の
前に予めウエットないしドライエッチングにより絶縁被
膜の除去を行う。When an insulating film such as an oxide film is present on the surface of the conductive foil 104, in order to secure the electrical connectivity between the conductive foil 104 and the bump 102, the conductive The insulating film is removed by wet or dry etching.

【００２４】なお、図示していないが、導電性箔１０４
とバンプ１０２との電気的接合の信頼性をより高めるた
めに、貼付工程の後に、導電性箔１０４とバンプ１０２
との接合部を加圧する工程を加えることが好ましい。更
に、必要に応じて加熱することも効果的である。Although not shown, the conductive foil 104
In order to further increase the reliability of the electrical connection between the conductive foil 104 and the bump 102,
It is preferable to add a step of pressurizing the joint portion with the substrate. Further, heating as needed is also effective.

【００２５】次に、図６に示すように導電性箔１０４
を、カバーコート等（図示せず）をマスクとするエッチ
ングにより所望の形状にパターンニングし、配線層１０
８を形成する。カバーコートは、配線層１０８がエッチ
ング溶液により溶解・変質等のダメージを受けるのを防
止する。パターンニングに際しては、バンプ１０２と導
電性箔１０４との接続部分を内部電極１０８ａとして残
す。Next, as shown in FIG.
Is patterned into a desired shape by etching using a cover coat or the like (not shown) as a mask.
8 is formed. The cover coat prevents the wiring layer 108 from being damaged by the etching solution such as dissolution and deterioration. At the time of patterning, a connection portion between the bump 102 and the conductive foil 104 is left as the internal electrode 108a.

【００２６】図５の工程において説明したように、導電
性箔１０４表面の絶縁被膜除去工程を省くために、導電
性箔１０４の表面に酸化防止のメッキ等の処理を施した
場合、導電性箔１０４のパターンニングに際し、導電箔
１０４のエッチング条件とメッキ層のエッチング条件と
を変える必要がある。例えば、導電性箔１０４にフラッ
シュ金メッキが施されている場合には、導電性箔１０４
は、フォトレジストをマスクとし、塩化第二鉄等の薬液
によるエッチングによりパターニングするのに対し、メ
ッキ層は、アルゴンプラズマ等によるスパッタ処理によ
り、物理的に除去しなければならない。メッキ層のドラ
イエッチング工程により、配線層も削られるが、配線層
の厚み８〜３０μｍに対して、メッキ層の厚みは１μｍ
以下であるため、各配線層に問題を生じさせること無く
メッキ層を除去し、各配線層を電気的に分離することが
出来る。As described in the step of FIG. 5, in order to omit the step of removing the insulating film from the surface of the conductive foil 104, when the surface of the conductive foil 104 is subjected to a treatment such as plating for preventing oxidation, In patterning 104, it is necessary to change the etching conditions for conductive foil 104 and the plating layer. For example, when flash gold plating is applied to the conductive foil 104, the conductive foil 104
Is patterned using a photoresist as a mask by etching with a chemical solution such as ferric chloride. On the other hand, the plating layer must be physically removed by sputtering using argon plasma or the like. The wiring layer is also shaved by the dry etching process of the plating layer, but the thickness of the plating layer is
Because of the following, the plating layer can be removed without causing a problem in each wiring layer, and each wiring layer can be electrically separated.

【００２７】このパターニングのマスク形成の露光工程
においては、導電性箔１０４のうち内部電極１０８ａと
なる部分を確実に残す必要がある。つまり、導電性箔１
０４側から見て下に隠れているバンプ１０２の位置を正
確に認識する必要がある。この露光工程における位置合
わせのために、ウエハ１０１に、図９に示す認識マーク
１０９を設けておく。認識マーク１０９の位置および数
は特に限定するものではなく、ウエハー１０１上の特定
のパターンを認識マークとして使用することも可能であ
る。認識マーク１０９を用いて、パターニングマスク形
成のための露光工程において、ウエハ１０１と露光マス
クの正確な位置合わせを行う。In the exposure step of forming a mask for patterning, it is necessary to surely leave a portion of the conductive foil 104 to be the internal electrode 108a. That is, the conductive foil 1
It is necessary to accurately recognize the position of the bump 102 hidden below when viewed from the 04 side. A recognition mark 109 shown in FIG. 9 is provided on the wafer 101 for alignment in this exposure step. The position and number of the recognition marks 109 are not particularly limited, and a specific pattern on the wafer 101 can be used as a recognition mark. In the exposure step for forming a patterning mask, accurate alignment between the wafer 101 and the exposure mask is performed using the recognition mark 109.

【００２８】次に図７に示すように、配線層１０８パタ
ーン形成完了後、配線層１０８及び絶縁材１０３をソル
ダーレジスト１０５により被覆する。ソルダーレジスト
１０５の厚さとしては２０〜３０μｍが適当である。ソ
ルダーレジスト１０５には、配線層１０８の外部電極１
０８ｂに相当する部分に開口を設ける。開口部内に露出
した配線層１０８表面には、ニッケル／金などの電解あ
るいは無電解メッキ処理を施す。なお、ソルダーレジス
ト１０５形成前にメッキ処理を行っても良い。このよう
にして形成された外部電極１０８ｂは、パターニングさ
れた配線層１０８を介して内部電極１０８ａと接続され
ている。Next, as shown in FIG. 7, after completion of the formation of the wiring layer 108, the wiring layer 108 and the insulating material 103 are covered with a solder resist 105. An appropriate thickness of the solder resist 105 is 20 to 30 μm. The external resist 1 of the wiring layer 108 is provided on the solder resist 105.
An opening is provided in a portion corresponding to 08b. The surface of the wiring layer 108 exposed in the opening is subjected to electrolytic or electroless plating with nickel / gold or the like. Note that a plating process may be performed before the formation of the solder resist 105. The external electrode 108b thus formed is connected to the internal electrode 108a via the patterned wiring layer 108.

【００２９】また、配線層１０８とソルダーレジスト１
０５の密着性を向上させるために、ソルダーレジスト塗
布前の配線層１０８及び絶縁材１０３表面にブラスト処
理、化学研磨処理等を行っても良い。The wiring layer 108 and the solder resist 1
In order to improve the adhesiveness of the substrate 05, the surface of the wiring layer 108 and the surface of the insulating material 103 before applying the solder resist may be subjected to a blast treatment, a chemical polishing treatment or the like.

【００３０】ソルダーレジスト１０５の形成方法として
は、感光性レジストを使用し、露光現像処理によってパ
ターンニングを行うといった方法が一般的である。しか
し、配線層１０８及び絶縁材１０３上に熱硬化性のレジ
ストを印刷等の方法により塗布し、加熱硬化させた後、
外部電極１０８ｂに相当する部分をＵＶ、ＹＡＧ、ＣＯ
2ガスなどのレーザ―によって除去する方法もある。As a method of forming the solder resist 105, a method of using a photosensitive resist and performing patterning by exposure and development processing is generally used. However, after a thermosetting resist is applied on the wiring layer 108 and the insulating material 103 by a method such as printing, and then cured by heating,
UV, YAG, CO
There is also a method of removing with a laser such as two gases.

【００３１】次に図８に示すように、必要に応じて外部
電極１０８ｂ上に半田ボール１０６を搭載し、ダイサー
（砥石での切削）、レーザー切断機（熱による溶融切
断）、ジェットホーニング（水圧による切断）、超音波
切断機などによって個々の製品に切り分け、図１に示す
半導体装置１０７を得る。Next, as shown in FIG. 8, a solder ball 106 is mounted on the external electrode 108b as necessary, and a dicer (cutting with a grindstone), a laser cutting machine (melt cutting by heat), a jet honing (water pressure) ), And cut into individual products by an ultrasonic cutter or the like to obtain the semiconductor device 107 shown in FIG.

【００３２】〔第２の実施の形態〕次に、本発明の第２
の実施の形態について図面を参照して説明する。[Second Embodiment] Next, a second embodiment of the present invention will be described.
An embodiment will be described with reference to the drawings.

【００３３】図１０は、本発明の第２の実施の形態によ
る半導体装置の断面図を示したものである。図１１乃至
１７は、本半導体装置の製造方法を工程順断面図で示し
たものである。FIG. 10 is a sectional view of a semiconductor device according to the second embodiment of the present invention. 11 to 17 are sectional views showing a method of manufacturing the semiconductor device in order of process.

【００３４】図１０に示すように、ウエハー２０１の電
極２０１ａは、その上に形成された導電性のバンプ２０
２及び配線層２０８を介して、導電性のバンプ２０２’
に電気的に接続されており、更に導電性のバンプ２０
２’は配線層２０８’を介して外部電極２０８ｂに電気
的に接続されている。As shown in FIG. 10, the electrodes 201a of the wafer 201 are connected to the conductive bumps 20 formed thereon.
2 and the conductive bump 202 ′ via the wiring layer 208.
And electrically conductive bumps 20
2 ′ is electrically connected to an external electrode 208b via a wiring layer 208 ′.

【００３５】また、ウエハー２０１表面に設けられた絶
縁材２０３上に配線層２０８が形成され、更に絶縁材２
０３及び配線層２０８上に設けられた絶縁材２０３’上
に配線層２０８’が形成されている。絶縁材２０３’及
び配線層２０８’表面は、外部電極２０８ｂ部分に開口
を有するソルダーレジスト２０５によって、任意の形状
に被覆されている。また必要に応じて、配線層２０８’
の外部電極２０８ｂ上には、半田ボール２０６が搭載さ
れている。A wiring layer 208 is formed on the insulating material 203 provided on the surface of the wafer 201,
A wiring layer 208 'is formed on the insulating material 203' provided on the wiring layer 208 and the wiring layer 208. The surfaces of the insulating material 203 'and the wiring layer 208' are covered with an arbitrary shape by a solder resist 205 having an opening at the external electrode 208b. If necessary, the wiring layer 208 ′
A solder ball 206 is mounted on the external electrode 208b.

【００３６】次に、図１１乃至図１７により本実施の形
態の半導体装置の製造方法を説明する。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS.

【００３７】図１１は、表面に電極２０１ａを有する複
数の半導体素子から成るウエハー２０１を示す。ウエハ
ー２０１表面の電極２０１ａ以外の領域は、ポリイミド
等の図示しない絶縁膜により被覆されている。FIG. 11 shows a wafer 201 comprising a plurality of semiconductor elements having electrodes 201a on the surface. A region other than the electrode 201a on the surface of the wafer 201 is covered with an insulating film (not shown) such as polyimide.

【００３８】次に図１２に示すように、ウエハー２０１
の任意の電極２０１ａ上に導電性のバンプ２０２を形成
する。このバンプ２０２の形状は第１の実施の形態と同
様に、先端が尖った形状が好ましい。Next, as shown in FIG.
A conductive bump 202 is formed on an arbitrary electrode 201a. As in the first embodiment, the shape of the bump 202 is preferably a pointed tip.

【００３９】次に図１３に示すように、ウエハー２０１
表面に絶縁材２０３を介して導電性箔２０４を貼り付け
る。ウエハー２０１の電極２０１ａは、絶縁材２０３を
貫通したバンプ２０２を介して、導電性箔２０４と電気
的に接続される。Next, as shown in FIG.
A conductive foil 204 is attached to the surface via an insulating material 203. The electrode 201a of the wafer 201 is electrically connected to the conductive foil 204 via the bump 202 penetrating the insulating material 203.

【００４０】次に図１４に示すように、導電性箔２０４
に対し、レジスト形成、露光、現像処理を行い、配線層
２０８を形成する。Next, as shown in FIG.
The resist is formed, exposed, and developed to form a wiring layer 208.

【００４１】その後、必要に応じて、配線層２０８に電
解あるいは無電解メッキ処理を施し、図１５に示すよう
に、バンプボンダーあるいは印刷工法によって配線層２
０８上の任意の場所に導電性のバンプ２０２’を形成す
る。このバンプ２０２’の形状も同様に、先端が尖った
形状が好ましい。バンプ２０２’の材料としては、半導
体素子の電極２０１ａに形成したバンプ２０２と同一の
材料が望ましいが、電気的接続を取れるものであれば特
に種類は問わない。Thereafter, if necessary, the wiring layer 208 is subjected to electrolytic or electroless plating, and as shown in FIG. 15, the wiring layer 208 is formed by a bump bonder or a printing method.
A conductive bump 202 'is formed at an arbitrary position on the reference numeral 08. Similarly, the shape of the bump 202 ′ is preferably a pointed tip. The material of the bump 202 ′ is preferably the same as the material of the bump 202 formed on the electrode 201a of the semiconductor element, but the type is not particularly limited as long as the material can make electrical connection.

【００４２】次に図１６に示すように、ウエハー２０１
のバンプ形成面に絶縁材２０３’、導電性箔２０４’を
貼り合わせる。導電性箔２０４’は、絶縁材２０３’を
貫通したバンプ２０２’により、配線層２０８と電気的
に接続される。Next, as shown in FIG.
The insulating material 203 'and the conductive foil 204' are attached to the bump formation surface of the above. The conductive foil 204 'is electrically connected to the wiring layer 208 by the bump 202' penetrating the insulating material 203 '.

【００４３】次に図１７に示すように、導電性箔２０
４’に対し、レジスト形成、露光、現像処理を行い、所
望の形状にパターニングし、配線層２０８’を形成す
る。パターンニングに際しては、エッチング時に導電性
箔２０４’を除く他の部分が薬液により変質、溶解等の
ダメージを受けないよう、必要に応じて適宜カバーコー
トを施す等の処理を行う。このとき、配線層２０８’は
バンプ２０２’を介して配線層２０８に電気的に接続さ
れている。Next, as shown in FIG.
4 ′ is subjected to resist formation, exposure and development processing, and is patterned into a desired shape to form a wiring layer 208 ′. At the time of patterning, a process such as appropriately applying a cover coat or the like is performed as necessary so that other portions except the conductive foil 204 ′ are not damaged or deteriorated by a chemical solution during etching. At this time, the wiring layer 208 'is electrically connected to the wiring layer 208 via the bump 202'.

【００４４】また、絶縁材２０３’、及び導電性箔２０
４’の材料については、それぞれ下層の絶縁材２０３、
及び導電性箔２０４の材料と同一のものを使用するのが
望ましいが、特に限定するものではない。Further, the insulating material 203 'and the conductive foil 20
For the material 4 ′, the lower insulating material 203,
It is desirable to use the same material as the material of the conductive foil 204, but it is not particularly limited.

【００４５】第一の実施の形態と同様に、導電性箔２０
４’の外部電極２０８ｂ上に開口を有するソルダーレジ
スト２０５を形成し、必要に応じて、はんだボール２０
６を搭載した後、個々の製品に切断分離し、図１０に示
す半導体装置２０７を得る。As in the first embodiment, the conductive foil 20
A solder resist 205 having an opening is formed on the 4 ′ external electrode 208b.
After mounting 6, the semiconductor device 207 shown in FIG. 10 is obtained by cutting and separating into individual products.

【００４６】図１０の半導体装置２０７は、配線層が２
層の場合を示しているが、図１２から図１７のプロセス
を繰り返し、２層以上の複数の配線層２０８、２０８’
…を形成することで、所望の接続パターンを得ることが
可能である。このようにして、配線層の形成が完了した
後、第一の実施の形態と同様に、ソルダーレジスト２０
５によって配線層と絶縁材の被覆を行う。The semiconductor device 207 shown in FIG.
Although the case of a single layer is shown, the processes of FIGS. 12 to 17 are repeated, and two or more wiring layers 208 and 208 ′ are formed.
, It is possible to obtain a desired connection pattern. After the formation of the wiring layer is completed, the solder resist 20 is formed in the same manner as in the first embodiment.
5 covers the wiring layer and the insulating material.

【００４７】[0047]

【発明の効果】従来は、あらかじめパターン形成を行っ
た配線層を有する基板に個々の半導体素子を搭載し、配
線層との電気的接続を行っていたが、この場合、基板の
コストが高く、組立コスト低減の障害となっていた。ま
た、ウエハー上にビルドアップにて配線を形成する方法
もあるが、ビルドアップによる配線形成自体が高コスト
になるといった問題がある。Conventionally, individual semiconductor elements are mounted on a substrate having a wiring layer on which a pattern has been formed in advance, and electrical connection with the wiring layer is performed. In this case, however, the cost of the substrate is high, This was an obstacle to reducing assembly costs. There is also a method of forming wiring on a wafer by build-up, but there is a problem in that wiring formation itself by build-up is expensive.

【００４８】本発明の半導体装置の製造方法によれば、
導電性箔として、例えば安価な銅箔を使用し、簡便なエ
ッチングによってパターン形成を行えるため、大幅な組
立コスト低減を図れる。According to the method of manufacturing a semiconductor device of the present invention,
For example, an inexpensive copper foil is used as the conductive foil, and the pattern can be formed by simple etching, so that a significant reduction in assembly cost can be achieved.

【００４９】また、従来は、配線層があらかじめ形成さ
れた基板に半導体素子あるいはウエハーを搭載してお
り、配線層のパターン精度、基板の熱膨張、基板の半導
体素子の搭載精度などによって、電極の狭ピッチ化に対
応できないといった課題があった。これに対し、本発明
の半導体装置の製造方法によれば、ウエハーの電極と導
電性箔の電気的接続を確保した後に、ウエハーに設けて
ある認識マークなどを基準にパターン形成を行うため、
配線層とバンプの位置ズレの問題を回避することがで
き、良好な組立性が得られるといった効果もある。Conventionally, a semiconductor element or a wafer is mounted on a substrate on which a wiring layer is formed in advance, and depending on the pattern accuracy of the wiring layer, the thermal expansion of the substrate, the mounting accuracy of the semiconductor element on the substrate, etc. There was a problem that it was not possible to cope with the narrow pitch. On the other hand, according to the method for manufacturing a semiconductor device of the present invention, after securing the electrical connection between the electrode of the wafer and the conductive foil, the pattern is formed based on the recognition mark or the like provided on the wafer.
It is also possible to avoid the problem of misalignment between the wiring layer and the bump, and it is possible to obtain good assemblability.

【００５０】さらに、従来の製造方法では、配線層を複
数層形成する場合、上層の低弾性樹脂層への開口形成時
に、電極パッドへの突き抜けが起こり、低弾性樹脂層上
に形成される上層配線と電極パッドを有する下層配線と
の接続不良が生じるという問題があった。これに対し、
本発明の製造方法では、絶縁材に開口を形成する工程が
不要であるため、上層配線と下層配線を確実に接続させ
ることが出来る。このようにして、容易に配線層を複数
層形成することができるため、従来の一層配線では解決
できなかったクロス配線の問題にも対処することが可能
である。Further, in the conventional manufacturing method, when a plurality of wiring layers are formed, when an opening is formed in the upper low elastic resin layer, penetration into the electrode pad occurs, and the upper layer formed on the low elastic resin layer is formed. There is a problem that a connection failure occurs between the wiring and a lower wiring having an electrode pad. In contrast,
According to the manufacturing method of the present invention, since the step of forming an opening in the insulating material is unnecessary, the upper wiring and the lower wiring can be reliably connected. In this manner, since a plurality of wiring layers can be easily formed, it is possible to deal with the problem of cross wiring that could not be solved by conventional single-layer wiring.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態の半導体装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態の半導体装置を示す
平面図であり、図１の半導体装置のＹ−Ｙ’平面図であ
る。FIG. 2 is a plan view showing the semiconductor device according to the first embodiment of the present invention, which is a plan view of the semiconductor device shown in FIG.

【図３】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 3 is a sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention;

【図４】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 4 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;

【図５】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 5 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;

【図６】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 6 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;

【図７】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 7 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;

【図８】本発明の第１の実施の形態の半導体装置の製造
工程を示す断面図である。FIG. 8 is a sectional view illustrating a manufacturing step of the semiconductor device according to the first embodiment of the present invention;

【図９】本発明の第１の実施の形態の半導体装置の製造
方法における認識マークを示す平面図である。FIG. 9 is a plan view showing a recognition mark in the method of manufacturing the semiconductor device according to the first embodiment of the present invention.

【図１０】本発明の第２の実施の形態の半導体装置を示
す断面図である。FIG. 10 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図１１】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 11 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the second embodiment of the present invention.

【図１２】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 12 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１３】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 13 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１４】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 14 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１５】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 15 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１６】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 16 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１７】本発明の第２の実施の形態の半導体装置の製
造工程を示す断面図である。FIG. 17 is a sectional view illustrating a manufacturing step of the semiconductor device according to the second embodiment of the present invention;

【図１８】従来例の半導体装置を示す断面図である。FIG. 18 is a cross-sectional view illustrating a conventional semiconductor device.

【図１９】他の従来例の半導体装置を示す断面図であ
る。FIG. 19 is a sectional view showing another conventional semiconductor device.

【図２０】図１９の半導体装置の製造工程を示す断面図
である。FIG. 20 is a cross-sectional view showing a manufacturing step of the semiconductor device of FIG. 19;

【図２１】図１９の半導体装置の製造工程を示す断面図
である。FIG. 21 is a sectional view illustrating a manufacturing step of the semiconductor device of FIG. 19;

【図２２】図１９の半導体装置の製造工程を示す断面図
である。FIG. 22 is a sectional view illustrating a manufacturing step of the semiconductor device of FIG. 19;

【図２３】図１９の半導体装置の製造工程を示す断面図
である。FIG. 23 is a cross-sectional view showing a manufacturing step of the semiconductor device of FIG. 19;

【符号の説明】[Explanation of symbols]

２ シリコンチップ ２ａ 電極パッド ３ 金バンプ ４ 基板 ５ パッド ６ 配線層 ７ スルーホール部 ８ 外部接続用電極 ９ 樹脂 １２ シリコンチップ １３ 電極パッド １４ ポリイミド膜 １５ 低弾性樹脂層 １６ａ 導電性ペースト １６ｂ 電界銅メッキ層 １７ スパッタ金属膜 １８ メッキレジスト １９ 外部接続用電極 ２０ 開口部 １０１ ウエハー １０１’ シリコンチップ １０１ａ 電極パッド １０２ バンプ １０３ 絶縁材 １０４ 導電性箔 １０５ ソルダーレジスト １０６ 半田ボール １０７ 半導体装置 １０８ 配線層 １０８ａ 内部電極 １０８ｂ 外部電極 １０９ 認識マーク ２０１ ウエハー ２０１’ シリコンチップ ２０１ａ 電極 ２０２ バンプ ２０２’ バンプ ２０３ 絶縁材 ２０３’ 絶縁材 ２０４ 導電性箔 ２０５ ソルダーレジスト ２０６ 半田ボール ２０７ 半導体装置 ２０８ 配線層 ２０８’ 配線層 ２０８ａ 内部電極 ２０８ｂ 外部電極 2 Silicon chip 2a Electrode pad 3 Gold bump 4 Substrate 5 Pad 6 Wiring layer 7 Through hole 8 External connection electrode 9 Resin 12 Silicon chip 13 Electrode pad 14 Polyimide film 15 Low elastic resin layer 16a Conductive paste 16b Electric field copper plating layer REFERENCE SIGNS LIST 17 sputtered metal film 18 plating resist 19 external connection electrode 20 opening 101 wafer 101 ′ silicon chip 101 a electrode pad 102 bump 103 insulating material 104 conductive foil 105 solder resist 106 solder ball 107 semiconductor device 108 wiring layer 108 a internal electrode 108 b external Electrode 109 Recognition mark 201 Wafer 201 'Silicon chip 201a Electrode 202 Bump 202' Bump 203 Insulating material 203 'Insulating material 204 Conductive foil 205 Solder resist 2 06 Solder ball 207 Semiconductor device 208 Wiring layer 208 'Wiring layer 208a Internal electrode 208b External electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/92 ６０４Ｊ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/92 604J

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板表面に設けられた電極パッド
上にバンプを形成する工程と、前記基板表面に絶縁材を
設ける工程と、前記絶縁材表面に前記バンプを露出させ
る工程と、前記絶縁材表面に導電性箔を設ける工程と、
前記導電性箔をパターンニングして前記バンプに電気的
に接続された配線層を形成する工程とを有することを特
徴とする半導体装置の製造方法。A step of forming a bump on an electrode pad provided on a surface of a semiconductor substrate; a step of providing an insulating material on the surface of the substrate; a step of exposing the bump on the surface of the insulating material; Providing a conductive foil on the surface;
Patterning the conductive foil to form a wiring layer electrically connected to the bumps. 【請求項２】 前記バンプが形成された前記半導体基板
表面に前記絶縁材及び前記導電性箔を設け、加圧するこ
とにより前記バンプを前記絶縁材表面に露出させ、前記
バンプと前記導電性箔との電気的接続をとることを特徴
とする請求項１記載の半導体装置の製造方法。2. The insulating material and the conductive foil are provided on the surface of the semiconductor substrate on which the bumps are formed, and the bumps are exposed on the surface of the insulating material by applying pressure. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the electrical connection is established. 【請求項３】 前記バンプが形成された前記半導体基板
表面に、ワニスからなる前記絶縁材を設け半硬化させた
後、前記導電性箔を貼り付けることを特徴とする請求項
１記載の半導体装置の製造方法。3. The semiconductor device according to claim 1, wherein the insulating material made of varnish is provided on the surface of the semiconductor substrate on which the bumps are formed, semi-cured, and then the conductive foil is attached. Manufacturing method. 【請求項４】 半導体基板表面に設けられた電極パッド
上に第１のバンプを形成する工程と、前記基板表面に第
１の絶縁材を設ける工程と、前記第１の絶縁材表面に前
記第１のバンプを露出させる工程と、前記第１の絶縁材
表面に第１の導電性箔を設ける工程と、前記第１の導電
性箔をパターンニングして前記第１のバンプに電気的に
接続された第１の配線層を形成する工程と、前記第１の
配線層上の所定の位置に第２のバンプを形成する工程
と、前記第２のバンプ形成後の前記半導体基板表面に第
２の絶縁材を設ける工程と、前記第２の絶縁材表面に前
記第２のバンプを露出させる工程と、前記第２の絶縁材
表面に第２の導電性箔を設ける工程と、前記第２の導電
性箔をパターニングして前記第２のバンプに電気的に接
続された第２の配線層を形成する工程とを有することを
特徴とする半導体装置の製造方法。4. A step of forming a first bump on an electrode pad provided on a surface of a semiconductor substrate, a step of providing a first insulating material on the surface of the substrate, and a step of forming a first insulating material on the surface of the first insulating material. Exposing one bump, providing a first conductive foil on the surface of the first insulating material, and patterning the first conductive foil to be electrically connected to the first bump. Forming a formed first wiring layer, forming a second bump at a predetermined position on the first wiring layer, and forming a second bump on the surface of the semiconductor substrate after the formation of the second bump. Providing an insulating material, exposing the second bump on the surface of the second insulating material, providing a second conductive foil on the surface of the second insulating material, A second wiring layer electrically connected to the second bump by patterning a conductive foil; Forming a semiconductor device. 【請求項５】 前記第１のバンプと前記第２のバンプが
同一材料で形成されていることを特徴とする請求項４記
載の半導体装置の製造方法。5. The method according to claim 4, wherein the first bump and the second bump are formed of the same material. 【請求項６】 前記第１の絶縁材と前記第２の絶縁材が
同一材料で形成されていることを特徴とする請求項４記
載の半導体装置の製造方法。6. The method according to claim 4, wherein the first insulating material and the second insulating material are formed of the same material. 【請求項７】 前記第１の導電箔と前記第２の導電箔が
同一材料で形成されていることを特徴とする請求項４記
載の半導体装置の製造方法。7. The method according to claim 4, wherein the first conductive foil and the second conductive foil are formed of the same material.
JP2000296322A 2000-09-28 2000-09-28 Semiconductor device and its manufacturing method Pending JP2002110854A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000296322A JP2002110854A (en) 2000-09-28 2000-09-28 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000296322A JP2002110854A (en) 2000-09-28 2000-09-28 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2002110854A true JP2002110854A (en) 2002-04-12

Family

ID=18778615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000296322A Pending JP2002110854A (en) 2000-09-28 2000-09-28 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2002110854A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6991965B2 (en) 2002-12-13 2006-01-31 Nec Electronics Corporation Production method for manufacturing a plurality of chip-size packages
JP2009158741A (en) * 2007-12-27 2009-07-16 Shinko Electric Ind Co Ltd Method of manufacturing semiconductor device
US7749889B2 (en) 2006-09-26 2010-07-06 Shinko Electric Industries Co., Ltd. Manufacturing method of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6991965B2 (en) 2002-12-13 2006-01-31 Nec Electronics Corporation Production method for manufacturing a plurality of chip-size packages
US7749889B2 (en) 2006-09-26 2010-07-06 Shinko Electric Industries Co., Ltd. Manufacturing method of semiconductor device
JP2009158741A (en) * 2007-12-27 2009-07-16 Shinko Electric Ind Co Ltd Method of manufacturing semiconductor device
US7964493B2 (en) 2007-12-27 2011-06-21 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
JP3386029B2 (en) Flip chip type semiconductor device and manufacturing method thereof
JP3842548B2 (en) Semiconductor device manufacturing method and semiconductor device
US6949470B2 (en) Method for manufacturing circuit devices
US6989291B2 (en) Method for manufacturing circuit devices
EP1906446A2 (en) Semiconductor device and manufacturing method thereof
KR100614548B1 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
US7030033B2 (en) Method for manufacturing circuit devices
JP2003007921A (en) Circuit device and manufacturing method therefor
JPH1032224A (en) Semiconductor device and manufacture thereof
JP4828515B2 (en) Manufacturing method of semiconductor device
JP4215571B2 (en) Manufacturing method of semiconductor device
US7045393B2 (en) Method for manufacturing circuit devices
JP4454814B2 (en) Resin-sealed semiconductor device and manufacturing method thereof
JP2004235420A (en) Electronic device, manufacturing method thereof, circuit board, manufacturing method thereof, electronic device, and manufacturing method thereof
JP2002110854A (en) Semiconductor device and its manufacturing method
JP2003243455A (en) Tape, method of manufacturing the same, semiconductor device, method of manufacturing the same
JP2012004506A (en) Semiconductor device and method for manufacturing the same
JP2009049134A (en) Method of manufacturing semiconductor device
JP2010123632A (en) Method for manufacturing wiring board with built-in electronic component
JP4286264B2 (en) Semiconductor device and manufacturing method thereof
JP3889311B2 (en) Printed wiring board
JP4566830B2 (en) Manufacturing method of semiconductor device
JP2957747B2 (en) Method of manufacturing circuit board with circuit component mounting terminals
JP2002222895A (en) Semiconductor device and its manufacturing method
JP3226010B2 (en) Method of manufacturing film carrier for semiconductor device