JP2002101426A - Image processing unit and method, and recording medium - Google Patents

Image processing unit and method, and recording medium

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JP2002101426A
JP2002101426A JP2000292314A JP2000292314A JP2002101426A JP 2002101426 A JP2002101426 A JP 2002101426A JP 2000292314 A JP2000292314 A JP 2000292314A JP 2000292314 A JP2000292314 A JP 2000292314A JP 2002101426 A JP2002101426 A JP 2002101426A
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JP
Japan
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color difference
interpolation
video signal
signal
input
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Application number
JP2000292314A
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Japanese (ja)
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Tanio Nagasaki
多仁生 長▲崎▼
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide an image processing unit that can efficiently utilize a memory and applies a processing with respect to color control to a video signal. SOLUTION: An HDFF(horizontal defocus filter) for the DME(digital multi- effects) interpolates each of color difference signals U, V of a received video signal with a form of 4:2:2 as shown in Figure 3(A) by using in total 4, two each of preceding and succeeding color difference signals U, V as shown in Figures (B), (C) and outputs the interpolated signals together with a corresponding luminance signal Y as shown in Figure (D). That is, the HDFF converts the video signal with a form 4:2:2 into a video signal with a form of 4:4:4.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、画像処理装置およ
び方法、並びに記録媒体に関し、例えば、画像の形状を
任意に変形して表示させる場合に用いて好適な画像処理
装置および方法、並びに記録媒体に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus and method, and a recording medium. For example, the present invention relates to an image processing apparatus and method and a recording medium suitable for use in displaying an image with an arbitrary deformed shape. About.

【０００２】[0002]

【従来の技術】ディジタルストレージ(Digital Strage)
の出現は、テレビジョン番組の制作手法の技術的進歩に
大きく貢献している。ディジタルストレージのうちのDR
AM(Dinamic Random Access Memory)は、その記録容量が
１本の走査線、１枚のフィールドの画像、１枚のフレー
ムの画像、さらには一連の複数の画像を記録できるよう
に徐々に増加されてきた。また、その製造コスト、回路
規模、消費電力等を考慮した場合においても、経済的に
実用可能なものである。2. Description of the Related Art Digital Storage
Has greatly contributed to the technological advances in the production of television programs. DR of digital storage
The recording capacity of an AM (Dinamic Random Access Memory) is gradually increased so that one scanning line, one field image, one frame image, and a series of plural images can be recorded. Was. Further, even when its manufacturing cost, circuit scale, power consumption, etc. are taken into consideration, it is economically practical.

【０００３】DRAMのようなディジタルストレージの適用
例としては、テレビジョン番組の制作時などにおいて画
像を任意の形状に変形したり、移動させる際に用いる、
いわゆるDME(Digital Multi Effects)が挙げられる。As an application example of a digital storage such as a DRAM, it is used to transform an image into an arbitrary shape or to move the image when producing a television program.
A so-called DME (Digital Multi Effects) may be mentioned.

【０００４】[0004]

【発明が解決しようとする課題】ところで、従来のDME
等においては、ある位置の映像信号をその近傍に位置す
る画素の映像信号を用いて補間することが行われるが、
DME等に入力される映像信号が４：２：２（Ｙ／Ｕ／
Ｖ）であり、すなわち、輝度信号Ｙに対応する色差信号
Ｕ，Ｖの幾何学的な位置がずれていることから、メモリ
を効率的に利用することができない課題があった。The conventional DME
In such a case, the video signal at a certain position is interpolated using the video signal of a pixel located in the vicinity thereof,
When the video signal input to the DME or the like is 4: 2: 2 (Y / U /
V), that is, since the geometrical positions of the color difference signals U and V corresponding to the luminance signal Y are shifted, there is a problem that the memory cannot be used efficiently.

【０００５】また、輝度信号Ｙと色差信号Ｕ，Ｖの空間
周波数が異なっているので、色付きスポットライト効果
や色変化付きトレイル効果等の色操作に関する処理を施
すことができない課題があった。Further, since the spatial frequency of the luminance signal Y and the spatial frequency of the color difference signals U and V are different from each other, there is a problem that it is not possible to perform a process relating to a color operation such as a colored spotlight effect or a color-change trail effect.

【０００６】本発明はこのような状況に鑑みてなされた
ものであり、４：２：２（Ｙ／Ｕ／Ｖ）の映像信号を、
４：４：４（Ｙ／Ｕ／Ｖ）の映像信号を変換することに
よって、メモリを効率的に利用でき、かつ、色操作に関
する処理を施すことができるようにすることを目的とす
る。[0006] The present invention has been made in view of such a situation, and a video signal of 4: 2: 2 (Y / U / V) is converted into
It is an object of the present invention to convert a 4: 4: 4 (Y / U / V) video signal so that a memory can be used efficiently and a process related to a color operation can be performed.

【０００７】[0007]

【課題を解決するための手段】本発明の画像処理装置
は、画素に対応する映像信号を順次入力する入力手段
と、入力手段が順次入力した映像信号から色差信号を分
離する分離手段と、分離手段が分離した連続する複数の
色差信号を用いて、所定の位置に対応する色差信号を補
間する補間手段と、補間手段が補間した色差信号を対応
する輝度信号と同時に出力する出力手段とを含むことを
特徴とする。An image processing apparatus according to the present invention comprises: input means for sequentially inputting a video signal corresponding to a pixel; separating means for separating a color difference signal from the video signal sequentially input by the input means; Interpolating means for interpolating a color difference signal corresponding to a predetermined position using a plurality of continuous color difference signals separated by the means, and output means for outputting the color difference signal interpolated by the interpolation means simultaneously with the corresponding luminance signal. It is characterized by the following.

【０００８】前記補間手段には、分離手段が分離した連
続する４個の色差信号を用いて、第２番目と第３番目の
色差信号の中間の位置に対応する色差信号を補間させる
ようにすることができる。The interpolating means interpolates a color difference signal corresponding to an intermediate position between the second and third color difference signals by using four consecutive color difference signals separated by the separating means. be able to.

【０００９】前記入力手段には、水平走査の順序で画素
に対応する映像信号を入力させるようにすることができ
る。[0009] The input means may be adapted to input a video signal corresponding to a pixel in the order of horizontal scanning.

【００１０】本発明の画像処理装置は、入力手段が順次
入力した映像信号の高周波成分を除去する除去手段をさ
らに含むことができる。[0010] The image processing apparatus of the present invention may further include a removing means for removing a high frequency component of the video signal sequentially inputted by the input means.

【００１１】本発明の画像処理方法は、画素に対応する
映像信号を順次入力する入力ステップと、入力ステップ
の処理で順次入力された映像信号から色差信号を分離す
る分離ステップと、分離ステップの処理で分離された連
続する複数の色差信号を用いて、所定の位置に対応する
色差信号を補間する補間ステップと、補間ステップの処
理で補間された色差信号を対応する輝度信号と同時に出
力する出力ステップとを含むことを特徴とする。According to the image processing method of the present invention, an input step of sequentially inputting a video signal corresponding to a pixel, a separation step of separating a color difference signal from a video signal sequentially input in the processing of the input step, and a processing of the separation step An interpolation step of interpolating a color difference signal corresponding to a predetermined position by using a plurality of continuous color difference signals separated by the above step; And characterized in that:

【００１２】本発明の記録媒体のプログラムは、画素に
対応する映像信号を順次入力する入力ステップと、入力
ステップの処理で順次入力された映像信号から色差信号
を分離する分離ステップと、分離ステップの処理で分離
された連続する複数の色差信号を用いて、所定の位置に
対応する色差信号を補間する補間ステップと、補間ステ
ップの処理で補間された色差信号を対応する輝度信号と
同時に出力する出力ステップとを含むことを特徴とす
る。[0012] The program of the recording medium of the present invention comprises an input step of sequentially inputting video signals corresponding to pixels, a separation step of separating a color difference signal from the video signals sequentially input in the processing of the input step, and a separation step. An interpolation step of interpolating a color difference signal corresponding to a predetermined position by using a plurality of continuous color difference signals separated by the processing; and an output for simultaneously outputting the color difference signal interpolated in the interpolation step processing with a corresponding luminance signal. And a step.

【００１３】本発明の画像処理放置および方法、並びに
記録媒体のプログラムにおいては、画素に対応する映像
信号が順次入力され、順次入力された映像信号から色差
信号が分離され、分離された連続する複数の色差信号が
用いられて所定の位置に対応する色差信号が補間され、
補間された色差信号が対応する輝度信号と同時に出力さ
れる。In the image processing leaving method and the recording medium according to the present invention, a video signal corresponding to a pixel is sequentially input, a color difference signal is separated from the sequentially input video signal, and a plurality of separated continuous video signals are separated. The color difference signal corresponding to a predetermined position is interpolated using the color difference signal of
The interpolated color difference signals are output simultaneously with the corresponding luminance signals.

【００１４】[0014]

【発明の実施の形態】本発明を適用した画像合成装置に
ついて、図１を参照して説明する。図１は、画像合成装
置の構成例を示すブロック図である。この画像合成装置
は、例えば、テレビジョン放送番組の制作時などに用い
るものであり、変形、移動等のディジタル画像処理を施
したビデオ入力Ａの映像と、ビデオ入力Ｂの映像とを合
成して出力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An image synthesizing apparatus to which the present invention is applied will be described with reference to FIG. FIG. 1 is a block diagram illustrating a configuration example of an image composition device. This image synthesizing apparatus is used, for example, when producing a television broadcast program, and synthesizes a video of video input A and a video of video input B which have been subjected to digital image processing such as deformation and movement. Output.

【００１５】画像合成装置は、ユーザの操作を検知して
対応する操作信号を制御回路２に出力するレバーアーム
１、ドライブ５を制御して磁気ディスク６（フロッピデ
ィスクを含む）、光ディスク７（CD-ROM(Compact Disc-
Read Only Memory)、DVD(Digital Versatile Disc)を含
む）、光磁気ディスク８（ＭＤ(Mini Disc)を含む）、
または半導体メモリ９に記憶されている制御用プログラ
ムを読み出させ、読み出させた制御用プログラム、レバ
ーアーム１からの操作信号等に基づいて画像合成装置の
全体を制御する制御回路２、ビデオ入力Ａに対してデジ
タル画像処理を施して合成回路４に出力するDME３、お
よび、ビデオ入力Ｂの映像にデジタル画像処理が施され
たビデオ入力Ａの映像を重畳して後段に出力する合成回
路４から構成される。The image synthesizing apparatus detects a user operation and outputs a corresponding operation signal to a control circuit 2 by controlling a lever arm 1, a drive 5 and a magnetic disk 6 (including a floppy disk) and an optical disk 7 (CD). -ROM (Compact Disc-
Read Only Memory), DVD (including Digital Versatile Disc), magneto-optical disk 8 (including MD (Mini Disc)),
Or a control circuit 2 for reading the control program stored in the semiconductor memory 9 and controlling the entire image synthesizing apparatus based on the read control program, an operation signal from the lever arm 1, and the like, a video input A DME 3 which performs digital image processing on A and outputs it to the synthesizing circuit 4, and a synthesizing circuit 4 which superimposes the video of video input A on which digital image processing has been performed on the video of video input B and outputs it to the subsequent stage Be composed.

【００１６】次に、画像合成装置の動作について説明す
る。ビデオ入力Ａの映像は、レバーアーム１に対するユ
ーザの操作に対応するデジタル画像処理がDME３によっ
て施され、合成回路４によってビデオ入力Ｂの映像に重
畳されて出力される。Next, the operation of the image synthesizing apparatus will be described. The video of the video input A is subjected to digital image processing corresponding to the user's operation on the lever arm 1 by the DME 3, and is superimposed on the video of the video input B by the synthesizing circuit 4 and output.

【００１７】図２は、DME３の構成例を示している。DME
３に入力されるビデオ入力Ａは、４：２：２：４（Ｙ／
Ｕ／Ｖ／Ｋ）のＨＤフォーマット（例えば、１０８０ｉ
×１９２０）の映像信号（３０ビット幅）、すなわち、
１０ビット幅の輝度信号Ｙ、それぞれ５ビット幅の色差
信号Ｕ，Ｖ、および１０ビット幅のキー信号Ｋから構成
される映像信号を想定している。なお、ビデオ入力Ａと
しては、ＨＤ(High Definition)フォーマットの映像信
号の他、ＳＤ(Standerd Definition)フォーマットの映
像信号（例えば、４８０ｉ×７２０）や、他のフォーマ
ットの映像信号を入力することが可能である。FIG. 2 shows a configuration example of the DME 3. DME
3 is video input A 4: 2: 2: 4 (Y /
U / V / K) HD format (for example, 1080i
× 1920) video signal (30 bit width), that is,
It is assumed that a video signal includes a luminance signal Y having a 10-bit width, color difference signals U and V each having a 5-bit width, and a key signal K having a 10-bit width. As the video input A, in addition to an HD (High Definition) format video signal, an SD (Standed Definition) format video signal (eg, 480i × 720) or a video signal of another format can be input. It is.

【００１８】なお、図２においては、輝度信号Ｙを信号
Ｙと表示し、それぞれ５ビット幅の色差信号Ｕ，Ｖを統
合して１０ビット幅のＣ信号と表示し、キー信号ＫをＫ
信号と表示している。In FIG. 2, the luminance signal Y is represented as a signal Y, the color difference signals U and V each having a 5-bit width are integrated and represented as a 10-bit width C signal, and the key signal K is represented as K.
It is displayed as a signal.

【００１９】DME３のホリゾンタルデフォーカスフィル
タ（以下、HDFF(Horizontal DefocusFilter)と記述す
る）１１は、水平走査の順序で入力される輝度信号Ｙに
１次元ローパスフィルタ処理を施すＨフィルタ１２、水
平走査の順序で入力されるキー信号Ｋに１次元ローパス
フィルタ処理を施すＨフィルタ１３、および、水平走査
の順序で入力される色差信号Ｕ，Ｖをそれぞれ補間した
後（詳細は図３乃至図６を参照して後述する）、１次元
ローパスフィルタ処理を施すＨフィルタ１４によって構
成される。したがって、HDFF１１の後段のスキャンコン
バータ１５には、４：４：４：４の映像信号（４０ビッ
ト幅）が供給される。A horizontal defocus filter (hereinafter, referred to as HDFF (Horizontal Defocus Filter)) 11 of the DME 3 includes an H filter 12 for performing a one-dimensional low-pass filter process on a luminance signal Y input in the order of horizontal scanning, and an H filter 12 for horizontal scanning. After interpolating the H filter 13 that performs one-dimensional low-pass filtering on the key signal K that is input in order, and the color difference signals U and V that are input in the order of horizontal scanning (see FIGS. 3 to 6 for details) The H filter 14 performs a one-dimensional low-pass filter process. Therefore, the 4: 4: 4: 4 video signal (40-bit width) is supplied to the scan converter 15 at the subsequent stage of the HDFF 11.

【００２０】スキャンコンバータ１５は、HDFF１１から
水平走査の順序で入力される映像信号を保持し、保持し
た映像信号を垂直方向に走査して、すなわち、走査方向
を水平方向から垂直方向に変換して、バーティカルデフ
ォーカスフィルタ（以下、VDFF(Vertical Defocus Filt
er)と記述する）１６に出力する。The scan converter 15 holds video signals input from the HDFF 11 in the order of horizontal scanning, and scans the held video signals in the vertical direction, that is, converts the scanning direction from the horizontal direction to the vertical direction. , Vertical Defocus Filter (VDFF (Vertical Defocus Filt
er)).

【００２１】また、スキャンコンバータ１５は、VDFF１
６から垂直走査の順序で戻される映像信号（４０ビット
幅）のうちの色差信号Ｕ，Ｖのビット幅を削減してバッ
ファ２０に出力する。The scan converter 15 has a VDFF1
The bit width of the color difference signals U and V in the video signal (40 bit width) returned in the vertical scanning order from 6 is reduced and output to the buffer 20.

【００２２】さらに、スキャンコンバータ１５は、VDFF
１６から戻される映像信号がＳＤフォーマットである場
合、そのフィールド画像をフレーム画像に変換、補間し
てバッファ２０に出力する。なお、VDFF１６から入力さ
れる映像信号がＨＤフォーマットである場合、フィール
ド画像の状態でバッファ２０に出力する。Further, the scan converter 15 has a VDFF
When the video signal returned from 16 is in the SD format, the field image is converted into a frame image, interpolated, and output to the buffer 20. When the video signal input from the VDFF 16 is in the HD format, the video signal is output to the buffer 20 in a state of a field image.

【００２３】VDFF１６は、垂直走査の順序で入力される
輝度信号Ｙに１次元ローパスフィルタ処理を施すＶフィ
ルタ１７、垂直走査の順序で入力されるキー信号Ｋに１
次元ローパスフィルタ処理を施すＶフィルタ１８、およ
び、垂直走査の順序で入力される色差信号Ｕ，Ｖに１次
元ローパスフィルタ処理を施すＶフィルタ１９から構成
される。VDFF１６は、垂直方向の１次元ローパスフィル
タ処理を施した４：４：４：４の映像信号（４０ビット
幅）をスキャンコンバータ１５に戻す。VDFF 16 is a V filter 17 for performing one-dimensional low-pass filtering on the luminance signal Y input in the vertical scanning order, and 1 V for the key signal K input in the vertical scanning order.
The V filter 18 includes a V filter 18 that performs a one-dimensional low-pass filter process on the color difference signals U and V input in the order of vertical scanning. The VDFF 16 returns the 4: 4: 4: 4 video signal (40-bit width) subjected to the vertical one-dimensional low-pass filter processing to the scan converter 15.

【００２４】バッファ２０は、ZBT SRAM(Zero Bus Turn
around Static Random Access Memory)より成り、スキ
ャンコンバータ１５から供給される映像信号を、アドレ
スジェネレータ２１から供給されるライトアドレス(wri
te adrs)に従って書き込み、また、アドレスジェネレー
タ２１から供給されるリードアドレス(read adrs)に従
って４画素単位で読み出し、補間回路２２に出力する。The buffer 20 has a ZBT SRAM (Zero Bus Turn).
A video signal supplied from the scan converter 15 is converted to a write address (wri) supplied from the address generator 21.
The address is written in accordance with the read address (read adrs) supplied from the address generator 21 and is output to the interpolation circuit 22 in units of four pixels.

【００２５】補間回路２２は、バッファ２０から４画素
単位で入力される映像信号を用い、当該４画素の内側の
所定の位置に対応する映像信号を補間して合成回路４に
出力する。The interpolating circuit 22 interpolates a video signal corresponding to a predetermined position inside the four pixels using the video signal input from the buffer 20 in units of four pixels, and outputs the interpolated video signal to the synthesizing circuit 4.

【００２６】なお、アドレスジェネレータ１５および補
間回路２２は、FPGA(Field Programmable Gate Array)
によって構成するようにしてもよい。Note that the address generator 15 and the interpolation circuit 22 are formed of an FPGA (Field Programmable Gate Array).
May be configured.

【００２７】次に、HDFF１１に入力される４：２：２：
４の映像信号のうちの色差信号Ｕ，ＶをＨフィルタ１４
によってそれぞれ補間し、４：４：４：４の映像信号に
変換する処理について、図３乃至図６を参照して説明す
る。なお、以下の説明においては、キー信号Ｋに関する
表記を省略して、４：２：２（Ｙ／Ｕ／Ｖ）の映像信
号、または４：４：４の映像信号とも記述する。Next, 4: 2: 2: input to the HDFF 11
The color difference signals U and V of the video signals
The process of interpolating the video signals and converting them into 4: 4: 4: 4 video signals will be described with reference to FIGS. In the following description, the notation relating to the key signal K is omitted, and also described as a 4: 2: 2 (Y / U / V) video signal or a 4: 4: 4 video signal.

【００２８】図３は、色差信号Ｕ，Ｖを補間する処理の
概念を示している。FIG. 3 shows the concept of the processing for interpolating the color difference signals U and V.

【００２９】図３（Ａ）は、水平走査の順序でHDFF１１
に入力される映像信号を示している。すなわち、HDFF１
１には、ある画素（第０番の画素）に対応する輝度信号
Ｙ0と、第０番の画素に対応する色差信号Ｕ0が同時に入
力される。次のクロックにおいて、第０番の右隣に位置
する第０．５番の画素に対応する輝度信号Ｙ0.5と、第
０番の画素に対応する色差信号Ｖ0が同時に入力され
る。次のクロックにおいて、第０．５番の右隣に位置す
る第１番の画素に対応する輝度信号Ｙ1と、第１番の画
素に対応する色差信号Ｕ1が同時に入力される。以下同
様に、第Ｎ番の画素に対応する輝度信号ＹNと、第Ｎ番
の画素に対応する色差信号ＵNが同時に入力され、次の
クロックにおいて、第Ｎ番の右隣に位置する第（Ｎ＋
０．５）番の画素に対応する輝度信号ＹN+0.5と、第Ｎ
番の画素に対応する色差信号ＶNが同時に入力される。FIG. 3A shows the HDFF 11 in the horizontal scanning order.
1 shows a video signal input to the control unit. That is, HDFF1
1, a luminance signal Y 0 corresponding to a certain pixel (0-th pixel) and a color difference signal U 0 corresponding to the 0-th pixel are simultaneously inputted. At the next clock, the luminance signal Y 0.5 corresponding to the 0.5th pixel located to the right of the 0th pixel and the color difference signal V 0 corresponding to the 0th pixel are input simultaneously. In the next clock, the luminance signal Y 1 corresponding to the first number of pixels positioned right next to the 0.5 th, the color difference signals U 1 corresponding to the pixels of the first number is input at the same time. Similarly, the luminance signal Y N corresponding to the pixels of the N-th, the color difference signals U N corresponding to the pixels of the N th are inputted simultaneously, at the next clock, the position on the right side of the N-th (N +
0.5) the luminance signal Y N + 0.5 corresponding to the pixel No.
The color difference signal V N corresponding to the numbered pixel is input at the same time.

【００３０】図３（Ａ）に示したように、第Ｎ番の画素
に対応する輝度信号ＹNと色差信号ＵN，ＶNが同時に入
力されることはなく、また、第（Ｎ＋０．５）番の画素
に対応する色差信号ＵN+0.5，ＶN+0.5は存在しない。そ
こで、輝度信号ＹNと色差信号ＵN，ＶNとの入力タイミ
ングを揃え、かつ、輝度信号と色差信号の空間周波数を
統一するために第（Ｎ＋０．５）番の画素に対応する色
差信号ＵN+0.5，ＶN+0 .5を補間する。FIG. 3 as shown (A), the never first N-th luminance signals corresponding to the pixel Y N and the color difference signal U N, V N are input simultaneously, also, the (N + 0.5 The color difference signals U N + 0.5 and V N + 0.5 corresponding to the pixel No.) do not exist. Therefore, the luminance signal Y N and the color difference signal U N, align the input timing of the V N, and the color difference signal corresponding to a pixel of the (N + 0.5) th to unify the spatial frequency of the luminance signal and color difference signal U N + 0.5, interpolating V N + 0 .5.

【００３１】第（Ｎ＋０．５）番の画素に対応する色差
信号ＵN+0.5を補間する場合、図３（Ｂ）に示すよう
に、左右に隣接する画素の色差信号、すなわち、第（Ｎ
−１）番の画素に対応する色差信号ＵN-1、第Ｎ番の画
素に対応する色差信号ＵN、第（Ｎ＋１）番の画素に対
応する色差信号ＵN+1、および第（Ｎ＋２）番の画素に
対応する色差信号ＵN+2を用いて補間する。When interpolating the color difference signal UN + 0.5 corresponding to the (N + 0.5) -th pixel, as shown in FIG. 3B, the color difference signals of the adjacent pixels on the left and right, that is, (N + 0.5)
The color difference signals U N-1 corresponding to the pixel of -1) th, the color difference signals U N corresponding to the pixels of the N-th, (N + 1) th color difference corresponding to the number of pixel signals U N + 1, and the (N + 2 ) Interpolation is performed using the color difference signal UN + 2 corresponding to the pixel #.

【００３２】同様に、第（Ｎ＋０．５）番の画素に対応
する色差信号ＶN+0.5を補間する場合、図３（Ｃ）に示
すように、左右に隣接する画素の色差信号、すなわち、
第（Ｎ−１）番の画素に対応する色差信号ＶN-1、第Ｎ
番の画素に対応する色差信号ＶN、第（Ｎ＋１）番の画
素に対応する色差信号ＶN+1、および第（Ｎ＋２）番の
画素に対応する色差信号ＶN+2を用いて補間する。Similarly, when interpolating the color difference signal V N + 0.5 corresponding to the (N + 0.5) th pixel, as shown in FIG. 3C, the color difference signals of the adjacent pixels on the left and right, ie,
The color difference signal V N−1 corresponding to the (N−1) -th pixel, the N-th pixel
The color difference signal V N which corresponds to the turn of the pixel is interpolated (N + 1) th of the color difference signal V N + 1 corresponding to the pixel, and the (N + 2) by using the color difference signal V N + 2 corresponding to the number of pixels .

【００３３】次に、図４は、Ｈフィルタ１４の色差信号
Ｕ，Ｖを補間する処理に関わる部分の構成例を示してい
る。Next, FIG. 4 shows an example of the configuration of a part relating to processing for interpolating the color difference signals U and V of the H filter 14.

【００３４】セレクタ３１は、全段から順次入力される
色差信号Ｕ，Ｖをクロックに同期して遅延回路（Ｄ）３
２および４点補間回路４０に出力する。遅延回路３２乃
至３７，４２は、前段から入力される色差信号を１クロ
ック周期だけ遅延して出力する。また、遅延回路３３，
３５，３７は、１クロック周期だけ遅延した色差信号を
４点補間回路４０にも出力する。The selector 31 converts the color difference signals U and V sequentially input from all stages into a delay circuit (D) 3 in synchronization with a clock.
Output to the two and four point interpolation circuit 40. The delay circuits 32 to 37 and 42 delay the color difference signal input from the preceding stage by one clock cycle and output it. Further, the delay circuit 33,
35 and 37 also output the color difference signal delayed by one clock cycle to the four-point interpolation circuit 40.

【００３５】セレクタ３９は、Ｄフリップフロップ４１
からの制御信号Ｓが０である場合、自己のＤＡ端子に入
力される遅延回路３８の出力をＱＡ端子から遅延回路４
２に出力し、かつ、自己のＤＢ端子に入力される４点補
間回路４０の出力をＱＢ端子から出力する。反対に、Ｄ
フリップフロップ４１からの制御信号Ｓが１である場
合、自己のＤＡ端子に入力される遅延回路３８の出力を
ＱＢ端子から出力し、かつ、自己のＤＢ端子に入力され
る４点補間回路４０の出力をＱＡ端子から遅延回路４２
に出力する。なお、セレクタ３９からは、図３（Ｄ）に
示すように、色差信号ＵNと色差信号ＶN-0.5が同時に出
力される。The selector 39 includes a D flip-flop 41
Is 0, the output of the delay circuit 38 input to its own DA terminal is output from the QA terminal to the delay circuit 4.
2 and the output of the 4-point interpolation circuit 40 input to its own DB terminal is output from the QB terminal. Conversely, D
When the control signal S from the flip-flop 41 is 1, the output of the delay circuit 38 input to its own DA terminal is output from the QB terminal, and the output of the four-point interpolation circuit 40 input to its own DB terminal is Output from QA terminal to delay circuit 42
Output to Incidentally, the selector 39, as shown in FIG. 3 (D), the color difference signals U N and the color difference signal V N-0.5 is output at the same time.

【００３６】４点補間回路４０は、次式を用いて４クロ
ック周期を要するパイプライン処理によって色差信号を
補間する。 補間される色差信号の値＝（ｔ0＊Ｃ0＋ｔ1＊Ｃ1＋ｔ2
＊Ｃ2＋ｔ3＊Ｃ3）／（Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3）The four-point interpolation circuit 40 interpolates the color difference signal by pipeline processing requiring four clock cycles using the following equation. Interpolated color difference signal value = (t 0 * C 0 + t 1 * C 1 + t 2
* C 2 + t 3 * C 3 ) / (C 0 + C 1 + C 2 + C 3 )

【００３７】ここで、ｔ0とは、遅延回路３７から入力
される第（Ｎ−１）番の画素に対応する色差信号ＵN-1
（またはＶN-1）の値であり、ｔ1とは、遅延回路３５か
ら入力される第Ｎ番の画素に対応する色差信号ＵN（ま
たはＶN）の値であり、ｔ2とは、遅延回路３３から入力
される第（Ｎ＋１）番の画素に対応する色差信号ＵN+ 1
（またはＶN+1）の値であり、ｔ3とは、セレクタ３１か
ら入力される第（Ｎ＋２）番の画素に対応する色差信号
ＵN+2（またはＶN+2）の値である。ここで、補間係数Ｃ
0乃至Ｃ4は、それぞれ、−１６３，１１８７，１１８
７，−１６３とする。Here, t 0 is the color difference signal UN-1 corresponding to the (N-1) th pixel input from the delay circuit 37.
(Or V N -1 ), where t 1 is the value of the color difference signal UN (or V N ) corresponding to the Nth pixel input from the delay circuit 35, and t 2 is , The color difference signal U N + 1 corresponding to the (N + 1) th pixel input from the delay circuit 33.
(Or V N + 1 ), and t 3 is the value of the color difference signal U N + 2 (or V N + 2 ) corresponding to the (N + 2) th pixel input from the selector 31. . Here, the interpolation coefficient C
0 to C 4 are -163, 1187, and 118, respectively.
7, -163.

【００３８】Ｄフリップフロップ４１は、クロック毎に
制御信号Ｓとして０と１を交互にセレクタ３９に出力す
る。The D flip-flop 41 alternately outputs 0 and 1 to the selector 39 as the control signal S for each clock.

【００３９】図５は、４点補間回路４０の構成例を示し
ている。４点補間回路４０は、乗算器５１乃至５４、お
よび加算器５５乃至５７より構成される。FIG. 5 shows a configuration example of the four-point interpolation circuit 40. The four-point interpolation circuit 40 includes multipliers 51 to 54 and adders 55 to 57.

【００４０】乗算器５１は、セレクタ３１から入力され
る第（Ｎ−１）番の画素に対応する色差信号ＵN-1（ま
たはＶN-1）の値ｔ0に補間係数Ｃ0を乗算した乗算値ｔ0
＊Ｃ0を加算器５５に出力する。乗算器５２は、遅延回
路３３から入力される第Ｎ番の画素に対応する色差信号
ＵN（またはＶN）の値ｔ1に補間係数Ｃ1を乗算した乗算
値ｔ1＊Ｃ1を加算器５５に出力する。乗算器５３は、遅
延回路３５から入力される第（Ｎ＋１）番の画素に対応
する色差信号ＵN+1（またはＶN+1）の値ｔ2に補間係数
Ｃ2を乗算した乗算値ｔ2＊Ｃ2を算器５６に出力する。
乗算器５４は、遅延回路３７から入力される第（Ｎ＋
２）番の画素に対応する色差信号ＵN+2（またはＶN+2）
の値ｔ3に補間係数Ｃ3を乗算した乗算値ｔ3＊Ｃ3を算器
５６に出力する。The multiplier 51 multiplies the value t 0 of the color difference signal U N-1 (or V N-1 ) corresponding to the (N-1) th pixel input from the selector 31 by the interpolation coefficient C 0 . Multiplied value t 0
* C 0 is output to the adder 55. The multiplier 52, adds the multiplication value t 1 * C 1 multiplied by the interpolation coefficient C 1 to the value t 1 of the first N-numbered color difference signals corresponding to the pixel U N inputted from the delay circuit 33 (or V N) Output to the device 55. The multiplier 53, the (N + 1) th color difference signals U corresponding to the number of pixels N + 1 (or V N + 1) value t 2 multiplied value obtained by multiplying the interpolation coefficient C 2 to t inputted from the delay circuit 35 2 * C 2 is output to the calculator 56.
The multiplier 54 outputs the (N +) th input from the delay circuit 37.
2) The color difference signal U N + 2 (or V N + 2 ) corresponding to the pixel No.
And it outputs the value t 3 to the interpolation coefficient C 3 multiplication value obtained by multiplying the t 3 * C 3 to adder 56.

【００４１】加算器５５は、乗算器５１からの乗算値ｔ
0＊Ｃ0と、乗算器５２からの乗算値ｔ1＊Ｃ1を加算し、
加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1を加算器５７に出力する。加
算器５６は、乗算器５３からの乗算値ｔ2＊Ｃ2と、乗算
器５４からの乗算値ｔ3＊Ｃ3を加算し、加算値ｔ2＊Ｃ2
＋ｔ3＊Ｃ3を加算器５７に出力する。加算器５７は、加
算器５５からの加算値ｔ0＊Ｃ0＋ｔ1＊Ｃ1と、加算器５
６からの加算値ｔ2＊Ｃ2＋ｔ3＊Ｃ3を加算し、補間係数
Ｃ0乃至Ｃ3の総和値で除算し、第（Ｎ＋０．５）番の画
素に対応する色差信号ＵN+0.5（またはＶN+0.5）の値と
して出力する。The adder 55 calculates the multiplied value t from the multiplier 51.
0 * C 0 and the multiplied value t 1 * C 1 from the multiplier 52 are added,
The addition value t 0 * C 0 + t 1 * C 1 is output to the adder 57. The adder 56 adds the multiplied value t 2 * C 2 from the multiplier 53 and the multiplied value t 3 * C 3 from the multiplier 54 to obtain an added value t 2 * C 2.
+ T 3 * C 3 is output to the adder 57. The adder 57 adds the added value t 0 * C 0 + t 1 * C 1 from the adder 55 to the adder 5.
The added value t 2 * C 2 + t 3 * C 3 from 6 adds the interpolation coefficients C 0 through dividing the sum value of the C 3, the (N + 0.5) color difference corresponding to the number of pixel signals U N + It is output as a value of 0.5 (or V N + 0.5 ).

【００４２】次に、色差信号Ｕ，Ｖを補間する処理に関
わる当該機能ブロックの動作について説明する。Next, the operation of the functional block relating to the process of interpolating the color difference signals U and V will be described.

【００４３】例えば図４に示すように、クロックタイミ
ングｔ０において、セレクタ３１、遅延回路３２乃至遅
延回路３８が、それぞれ、色差信号Ｖ4，Ｕ4，Ｖ3，
Ｕ3，Ｖ 2，Ｕ2，Ｖ1，Ｕ1を後段に出力した場合、その
後の４クロック周期を要して４点補間回路４０により、
色差信号Ｖ2.5が補間される。従って、クロックタイミ
ングｔ４において、セレクタ３９のＤＡ端子には遅延回
路３８から色差信号Ｕ3が入力され、ＤＢ端子には４点
補間回路４０で補間された色差信号Ｖ2.5が入力され
る。For example, as shown in FIG.
At time t0, the selector 31, the delay circuit 32 and the delay
Each of the extension circuits 38 receives the color difference signal VFour, UFour, VThree,
UThree, V Two, UTwo, V1, U1Output to the subsequent stage,
The following four clock cycles are required and the four-point interpolation circuit 40
Color difference signal V2.5Is interpolated. Therefore, the clock timing
At time t4, the DA terminal of the selector 39 is
Color difference signal U from path 38ThreeIs input and the DB terminal has 4 points
The color difference signal V interpolated by the interpolation circuit 402.5Is entered
You.

【００４４】このとき、セレクタ３９は、Ｄフリップフ
ロップ４１からの制御信号Ｓ＝０に対応して、ＤＡ端子
に入力された色差信号Ｕ3をＱＡ端子から遅延回路４２
に出力し、ＤＢ端子に入力された補間された色差信号Ｖ
2.5をＱＢ端子から出力する。なお、それと同期して遅
延回路４２からは、１クロック前に補間されて遅延され
ていた色差信号Ｕ2.5が出力される。したがって、Ｈフ
ィルタ１４からは、図３（Ｅ）に示すように、第（Ｎ＋
０．５）番の画素に対応する色差信号ＵN+0.5と色差信
号ＶN+0.5が同時に出力されることになる。At this time, in response to the control signal S = 0 from the D flip-flop 41, the selector 39 converts the color difference signal U 3 input to the DA terminal from the QA terminal to the delay circuit 42.
And the interpolated color difference signal V input to the DB terminal
2.5 is output from the QB terminal. In synchronization with this, the color difference signal U 2.5 that has been interpolated and delayed one clock before is output from the delay circuit 42. Therefore, from the H filter 14, as shown in FIG.
The color difference signal U N + 0.5 and the color difference signal V N + 0.5 corresponding to the 0.5) th pixel are output simultaneously.

【００４５】以上のように、HDFF１１においては、４：
２：２の映像信号の高周波成分を除去し、かつ、色差信
号を補間して４：４：４の映像信号に変換するので、各
画素に対し、輝度信号Ｙと色差信号Ｕ，Ｖを同じ空間周
波数で扱うことが可能となる。これにより、例えば、映
像の色操作に関する処理として、色付きスポットライト
処理や色変化付きトレイル処理等を施すことが可能とな
る。As described above, in the HDFF 11, 4:
Since the high-frequency component of the 2: 2 video signal is removed and the color difference signal is interpolated and converted into a 4: 4: 4 video signal, the luminance signal Y and the color difference signals U and V are the same for each pixel. It is possible to handle at the spatial frequency. This makes it possible to perform, for example, colored spotlight processing, color-changed trail processing, and the like, as processing relating to video color operation.

【００４６】次に、図６は、HDFF１１から水平走査の順
序で入力される４：４：４の映像信号の走査方向を水平
方向から垂直方向に変換するスキャンコンバータ１５の
構成例を示している。スキャンコンバータ１５は、FPGA
などよりなるスキャンコンバートＩＣ６１、およびSRAM
(Synchronous Dynamic Random Access Memory)６４−
１，６４−２から構成される。FIG. 6 shows an example of the configuration of the scan converter 15 for converting the scanning direction of the 4: 4: 4 video signal input from the HDFF 11 in the horizontal scanning order from the horizontal direction to the vertical direction. . The scan converter 15 is an FPGA
Scan convert IC61 consisting of etc. and SRAM
(Synchronous Dynamic Random Access Memory) 64-
1, 64-2.

【００４７】スキャンコンバートＩＣ６１のＶスキャン
ジェネレータ６２は、外部から供給されるREF信号が示
す水平走査タイミングに基づき、対応する垂直走査タイ
ミングを示す信号を発生してSDRAMコントローラ６３お
よびSRAMコントローラ６６に出力する。The V-scan generator 62 of the scan conversion IC 61 generates a signal indicating the corresponding vertical scanning timing based on the horizontal scanning timing indicated by the externally supplied REF signal, and outputs the signal to the SDRAM controller 63 and the SRAM controller 66. .

【００４８】SDRAMコントローラ６３は、HDFF１１から
入力される４：４：４：４の映像信号をフィールド単位
で切り替えてSDRAM６４−１，６４−２に記録する。SDR
AMコントローラ６３はまた、SDRAM６４−１，６４−２
に記録した映像信号を所定順序（後述）で読み出してSR
AM(Static Random Access Memory)６５に出力する。The SDRAM controller 63 switches the 4: 4: 4: 4 video signal input from the HDFF 11 on a field basis and records the video signal in the SDRAMs 64-1 and 64-2. SDR
The AM controller 63 also has SDRAMs 64-1 and 64-2.
The video signal recorded in the
It outputs to AM (Static Random Access Memory) 65.

【００４９】SRAM６５は、１ブロック当たりの容量が２
ビット＊２０４８であり、２０ブロックからなるメモリ
が４個用いられており、SRAMコントローラ６６の制御に
基づき、SDRAMコントローラ６３から入力される映像信
号をキャッシュしてVDFF１６に出力する。The SRAM 65 has a capacity per block of 2
Bit * 2048, four memories each consisting of 20 blocks are used. Under the control of the SRAM controller 66, the video signal input from the SDRAM controller 63 is cached and output to the VDFF16.

【００５０】コンバータ６７は、VDFF１６から垂直走査
の順序で入力される映像信号のうちの色差信号Ｕ，Ｖの
情報量を、それぞれ１０ビット幅から８ビット幅に削減
する（詳細については図１８を参照して後述する）。コ
ンバータ６７はまた、VDFF１６から入力される映像信号
がＳＤフォーマットである場合、そのフィールド画像を
フレーム画像に変換する（詳細については図４７を参照
して後述する）。The converter 67 reduces the information amount of the color difference signals U and V in the video signals input from the VDFF 16 in the vertical scanning order from a 10-bit width to an 8-bit width (see FIG. 18 for details). See below). When the video signal input from VDFF 16 is in the SD format, converter 67 converts the field image into a frame image (the details will be described later with reference to FIG. 47).

【００５１】図７は、フィールド単位で走査方向を垂直
に変換する処理の大まかな時間推移を示している。な
お、同図以降において、バッファ(buffer)ＡはSDRAM６
４−１，６４−２のうちの一方に対応し、バッファＢは
他方に対応するものとする。FIG. 7 shows a rough time transition of the process of converting the scanning direction to vertical in field units. Note that in FIG.
The buffer B corresponds to one of 4-1 and 64-2, and the buffer B corresponds to the other.

【００５２】図８は、フィールド単位で記録した映像信
号を垂直走査の順序でバースト(burst)転送するSDRAM６
４−１，６４−２と、バースト転送された映像信号をキ
ャッシュするSRAM６５との関係を模式的に示している。
すなわち、SRAM６５は、SDRAM６４−１，６４−２に記
録されている映像信号を垂直方向に走査しながらキャタ
ピラのように画像の左から右に水平方向に移動するかの
ように動作して、映像信号をキャッシュする。なお、水
平走査の順序でSDRAM６４−１，６４−２に入力される
単位時間当たりの転送量と、垂直走査の順序でSRAM６５
に出力される単位時間当たりの転送量が等しければ、系
は安定した動作を保障される。すなわち、SDRAM６４−
１，６４−２において、読み出しアドレスが書き込みア
ドレスを追い越すような事態は発生しない。FIG. 8 shows an SDRAM 6 for transferring a video signal recorded in a field unit in a vertical scanning order.
4 schematically illustrates the relationship between 4-1 and 64-2 and an SRAM 65 that caches a burst-transferred video signal.
That is, the SRAM 65 operates as if moving in the horizontal direction from left to right of the image like a caterpillar while scanning the video signals recorded in the SDRAMs 64-1 and 64-2 in the vertical direction. Cache the signal. Note that the transfer amount per unit time input to the SDRAMs 64-1 and 64-2 in the order of horizontal scanning and the SRAM 65 in the order of vertical scanning.
If the transfer amount per unit time output to the system is equal, the system is guaranteed stable operation. That is, the SDRAM 64-
In 1, 64-2, a situation in which the read address overtakes the write address does not occur.

【００５３】なお、SDRAM６４−１，６４−２（以下、S
DRAM６４−１，６４−２を個々に区別する必要がない場
合、単にSDRAM６４と記述する）は、SDRAMの特性とし
て、複数（例えば、２種類）のバンク(bank)に対して適
正な幅のバースト転送(auto pre-charge ４word burst)
を交互に実施すると、連続のアクセス(read or write)
が保障されている。図９は、そのような特性を利用した
２種類のバンクに対する交互バーストでの連続アクセス
(write burst)のタイミングの一例を示している。The SDRAMs 64-1 and 64-2 (hereinafter, S
When it is not necessary to distinguish the DRAMs 64-1 and 64-2 from each other, the SDRAM 64 is simply referred to as an SDRAM 64). Transfer (auto pre-charge 4word burst)
Is performed alternately, continuous access (read or write)
Is guaranteed. FIG. 9 shows continuous access in alternate burst for two types of banks utilizing such characteristics.
5 shows an example of the timing of (write burst).

【００５４】具体的には、図１０に示すように、SDRAM
６４に対して水平走査の順序で書き込まれる映像信号
は、８ワード単位で、すなわち、各バンクに対して４ワ
ードずつバースト転送される。また、図１１に示すよう
に、SDRAM６４から垂直走査の順序で読み出される映像
信号も、８ワード単位で、すなわち、各バンクから４ワ
ードずつバースト転送される。More specifically, as shown in FIG.
A video signal written to the H.64 in the horizontal scanning order is burst-transferred in units of 8 words, that is, 4 words for each bank. As shown in FIG. 11, a video signal read from the SDRAM 64 in the order of vertical scanning is also burst-transferred in units of eight words, that is, four words from each bank.

【００５５】ここで、１ワードは、１個の画素に対応す
る輝度信号Ｙ（１０ビット）、色差信号Ｕ，Ｖ（各１０
ビット）、およびキー信号Ｋ（１０ビット）を示す４０
ビットの情報量を示している。Here, one word includes a luminance signal Y (10 bits) and color difference signals U and V (10 each) corresponding to one pixel.
40) indicating the key signal K (10 bits)
It shows the amount of information in bits.

【００５６】このように、８ワード単位（図１１におけ
る矩形領域２個分）でSRAM６５にバースト転送してキャ
ッシュした映像信号を、４回の垂直走査に相当する時間
だけ遅延させて、SRAM６５から読み出すようにすれば、
SRAM６５を最小の容量（図１１の矩形領域２個分、１フ
ィールドの０．４％に相当する容量）とすることができ
る。As described above, the video signal burst-transferred and cached to the SRAM 65 in units of eight words (two rectangular areas in FIG. 11) is read out from the SRAM 65 with a delay corresponding to four vertical scans. By doing so,
The SRAM 65 can have a minimum capacity (capacity corresponding to 0.4% of one field for two rectangular areas in FIG. 11).

【００５７】図１２は、SDRAM６４に対する、ＨＤフォ
ーマット（１０８０ｉ×１９２０）の映像信号の２バン
ク４ワードバーストにおけるアドレスの２次元割り当て
の一例を示している。FIG. 12 shows an example of a two-dimensional assignment of addresses in a 2-bank 4-word burst of a video signal of the HD format (1080i × 1920) to the SDRAM 64.

【００５８】同図に示すように、書き込み時において
は、水平走査に合わせたアドレスに書き込まれるように
バースト先頭アドレスが制御される。この場合、読み出
し時には、バーストサイズ幅のバンドとしてアクセスさ
れる。As shown in the figure, at the time of writing, the burst start address is controlled so that the data is written to an address corresponding to the horizontal scanning. In this case, at the time of reading, it is accessed as a band having a burst size width.

【００５９】SDRAM６４に対する書き込みアドレスの生
成は、以下の条件を満たす図１３に示すような、上位カ
ウンタ(ROW)および下位カウンタ(COLUMN)から成るカウ
ンタ機構による。The generation of the write address for the SDRAM 64 is performed by a counter mechanism including an upper counter (ROW) and a lower counter (COLUMN) as shown in FIG.

【００６０】（１） カウントアップは４ワードバース
トを２回に１回で出力するステートマシンによる。後発
側のバンクアクセス中に次回のカウントが行われる。 （２） カウンタのリロードおよび２Ｋアップ(reload
and 2K up)は、0x3c0で実施。下位0x3c0回のカウント毎
にリロードデータには１ｋがプラスされる。 （３） 上位カウンタの値が５４０に達したとき、１フ
ィールドが終了される。(1) The count-up is performed by a state machine that outputs a 4-word burst once every two times. The next count is performed during the late bank access. (2) Counter reload and 2K up (reload)
and 2K up) is performed at 0x3c0. Each time the lower 0x3c0 counts, 1k is added to the reload data. (3) When the value of the upper counter reaches 540, one field ends.

【００６１】図１４は、SDRAM６４からの連続読み出し
の順序を示している。同図に示すように、４ワードバー
スト２バンクピンポン(4word burst 2bank pingpong)ア
クセスを利用して、SRAM６５への書き込み領域を、図１
１における矩形領域（４ワード）が５４０個より成る短
冊単位(rect(n):n=1,2,・・・,1df)で、かつ、連続して行
わなければならない。FIG. 14 shows the order of continuous reading from the SDRAM 64. As shown in FIG. 1, the write area to the SRAM 65 is changed by using a 4-word burst 2 bank pingpong access.
It must be performed continuously in a rectangular unit (rect (n): n = 1, 2,..., 1df) consisting of 540 rectangular areas (4 words) in 1.

【００６２】SDRAM６４からの読み出しアドレスの生成
は、以下の条件を満たす図１５に示すような、上位カウ
ンタ(ROW)および下位カウンタ(COLUMN)から成るカウン
タ機構による。The generation of a read address from the SDRAM 64 is performed by a counter mechanism including an upper counter (ROW) and a lower counter (COLUMN) as shown in FIG.

【００６３】（１） 下位カウンタは毎回リロードされ
る。リロード値は上位カウンタの値が５４０に達したと
き、４ワードカウントアップされる。 （２） 下位カウンタの値が0x3c0となり、且つ、上位
カウンタの値が５４０に達したとき終了される。 （３） 上位カウンタのリロードおよび２Ｋアップは、
４ワードバーストピンポン毎に実施される。 （４） 上位カウントが５４０に達したとき、１つの短
冊単位（４ワード＊５４０ライン）のリロードが終了さ
れる。(1) The lower counter is reloaded each time. The reload value is counted up by four words when the value of the upper counter reaches 540. (2) When the value of the lower counter has reached 0x3c0 and the value of the upper counter has reached 540, the process ends. (3) Reloading the upper counter and increasing 2K
This is performed every four-word burst ping-pong. (4) When the upper count reaches 540, reloading of one strip unit (4 words * 540 lines) is completed.

【００６４】SDRAM６４から短冊単位で読み出された映
像信号は、SRAM６５にキャッシュされた後にアクセスさ
れる。しかしながら、アクセスの順序は一定であり、完
全同期であるので、汎用キャッシュのようなアソシエイ
ティブ(associative)構造ではなく、完全同期予測制御
となる。The video signal read from the SDRAM 64 in strips is accessed after being cached in the SRAM 65. However, since the order of access is constant and is completely synchronous, a completely synchronous prediction control is performed instead of an associative structure such as a general-purpose cache.

【００６５】図１６は、SRAM６５を構成する４個のメモ
リ（２ビット＊２０４８＊２０ブロック）を、それぞれ
幅４０ビット（１ワード）＊２０４８のリングとして用
いる概念を示している。実際には、図１７（Ａ）に示す
ように、図１６に示したリングを４本重ねて、幅１６０
ビット（４ワード）＊２０４８のキャタピラ（図８
（Ｂ））を構成して用いる。FIG. 16 shows the concept of using four memories (2 bits * 2048 * 20 blocks) constituting the SRAM 65 as rings each having a width of 40 bits (1 word) * 2048. In practice, as shown in FIG. 17A, four rings shown in FIG.
Bit (4 words) * 2048 caterpillar (Fig. 8
(B)) is constituted and used.

【００６６】具体的には、図１５に示した順序でSDRAM
６４から読み出した矩形領域（４ワード）を、図１７
（Ｂ）に示すように、１ワードずつリング０乃至３に順
に書き込み、３垂直走査分だけ遅延し、図１７（Ｃ）に
示すようにリングの円周方向に読み出す。More specifically, in the order shown in FIG.
The rectangular area (4 words) read out from H.64 is
As shown in FIG. 17B, the data is sequentially written into rings 0 to 3 one word at a time, delayed by three vertical scans, and read in the circumferential direction of the ring as shown in FIG.

【００６７】以上のような動作により、リアルタイムで
映像信号の走査方向を水平方向から垂直方向に変換し、
後段のVDFF１６に出力することが可能となる。With the above operation, the scanning direction of the video signal is converted from the horizontal direction to the vertical direction in real time,
It is possible to output to the VDFF 16 at the subsequent stage.

【００６８】VDFF１６に入力された映像信号は、上述し
たように、垂直方向の１次元ローパスフィルタ処理が施
されて、再びスキャンコンバータ１５に入力されてコン
バータ６７に供給される。The video signal input to the VDFF 16 is subjected to a one-dimensional low-pass filter process in the vertical direction as described above, and is again input to the scan converter 15 and supplied to the converter 67.

【００６９】次に、後段の３６ビット幅のZBT SRAMが８
個用いられているバッファ２０に適合させることを目的
として、VDFF１６から垂直走査の順序で入力される４：
４：４：４の４０ビット幅の映像信号を３６ビット幅の
映像信号に変換するコンバータ６７の処理について説明
する。Next, the subsequent 36-bit ZBT SRAM is
Input from the VDFF 16 in the vertical scanning order for the purpose of adapting to the buffer 20 used 4:
The processing of the converter 67 for converting a 4: 4: 4 40-bit video signal into a 36-bit video signal will be described.

【００７０】コンバータ６７は、図１８に示すように、
VDFF１６から垂直走査の順序で入力される４：４：４：
４の４０ビット幅の映像信号（１０ビットの輝度信号
Ｙ、１０ビットの色差信号Ｕ、１０ビットの色差信号
Ｖ、および１０ビットのキー信号Ｋ）のうち、最終的に
空間周波数特性を１／２に戻してしまう色差信号Ｕ，Ｖ
の値を、例えば、切り捨て演算や四捨五入演算等によ
り、それぞれ８ビットに削減して映像信号（Ｙ／Ｕ／Ｖ
／Ｋ）を３６ビット幅に変換し、後段のバッファ２０に
出力する。The converter 67, as shown in FIG.
4: 4: 4: input in the order of vertical scanning from VDFF16
Of the 40-bit wide video signal (10-bit luminance signal Y, 10-bit color difference signal U, 10-bit color difference signal V, and 10-bit key signal K), the spatial frequency characteristic is finally reduced to 1 / 2, the color difference signals U and V
Of the video signal (Y / U / V) is reduced to 8 bits by, for example, a round-down operation or a round-off operation.
/ K) is converted to a 36-bit width and output to the buffer 20 at the subsequent stage.

【００７１】なお、色差信号Ｕ，Ｖのビット幅の削減
は、上述したように、それぞれを８ビット幅とすること
に限定するものではなく、例えば、色差信号Ｕを９ビッ
トに削減し、且つ、色差信号Ｖを７ビットに削減するな
ど、その削減幅を適宜変更するようにしてもよい。The reduction of the bit width of the color difference signals U and V is not limited to the 8-bit width as described above. For example, the color difference signal U is reduced to 9 bits, and The reduction width may be changed as appropriate, such as reducing the color difference signal V to 7 bits.

【００７２】以上説明したように、コンバータ６７にお
いては、映像信号のうちの輝度信号Ｙと、ディジタルビ
デオエフェクトにおいて重要なキー信号Ｋの情報量を損
なうことなく（ビット幅を減少させることなく）、映像
信号（Ｙ／Ｕ／Ｖ／Ｋ）のビット幅を後段のバッファ２
０（３６ビット幅のZBT SRAM）に適合させることが可能
となる。As described above, the converter 67 does not impair the information amount of the luminance signal Y of the video signal and the key signal K important in the digital video effect (without reducing the bit width). The bit width of the video signal (Y / U / V / K) is set in the buffer 2
0 (36-bit wide ZBT SRAM).

【００７３】次に、図１９は、バッファ２０の詳細な構
成例を示している。バッファ２０は、同時読み出しが可
能な４個のユニットＵ０，Ｕ１，Ｌ０，Ｌ１から成る。
ユニットＵ０の構成例を図２０に示す。ユニットＵ０
は、SRAM７３−Ｕ０−Ａより成るＡバッファと、SRAM７
３−Ｕ０−Ｂより成るＢバッファとでダブルバッファ構
成とされている。これにより、ユニットＵ０は、２次元
読み出しと同時書き込みが実現されている。同様に、ユ
ニットＵ０乃至Ｌ１のそれぞれもダブルバッファ構成と
されており、２次元読み出しと同時書き込みが実現され
ている。なお、SRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂ
を個々に区別する必要がない場合、単にSRAM７３と記述
する。Next, FIG. 19 shows a detailed configuration example of the buffer 20. The buffer 20 is composed of four units U0, U1, L0, L1 that can be read simultaneously.
FIG. 20 shows a configuration example of the unit U0. Unit U0
Is an A buffer composed of the SRAM 73-U0-A and an SRAM 7
B-buffer composed of 3-U0-B has a double buffer configuration. Thereby, in the unit U0, two-dimensional reading and simultaneous writing are realized. Similarly, each of the units U0 to L1 has a double buffer configuration, and realizes two-dimensional reading and simultaneous writing. Note that the SRAMs 73-U0-A to 73-L1-B
Are simply described as SRAM 73 when there is no need to distinguish them individually.

【００７４】図２１は、スキャンコンバータ１５から入
力される映像信号のユニットＵ０乃至Ｌ１に対する割り
付けを示している。すなわち、スキャンコンバータ１５
が出力するEVENフィールドの映像信号をバッファ２０に
書き込む際には、同図（Ａ）に示すように、第ｍ(m=0,
2,4,・・・)番目の水平走査線上の隣接する２画素と、その
真下の第ｍ＋２番目の水平走査線上の隣接する２画素か
ら成る４画素を、それぞれ異なるユニットＵ０乃至Ｌ１
のＡバッファに書き込むようにする。また、スキャンコ
ンバータ１５が出力するODDフィールドの映像信号をバ
ッファ２０に書き込む際には、同図（Ｂ）に示すよう
に、第ｍ＋１(m=0,2,4,・・・)番目の水平走査線上の隣接
する２画素と、その真下の第ｍ＋３番目の水平走査線上
の隣接する２画素から成る４画素を、それぞれ異なるユ
ニットＵ０乃至Ｌ１のＢバッファに書き込むようにす
る。FIG. 21 shows the assignment of video signals input from the scan converter 15 to the units U0 to L1. That is, the scan converter 15
When writing the video signal of the EVEN field output from the buffer 20 into the buffer 20, as shown in FIG.
The two adjacent pixels on the (2,4,...) -Th horizontal scanning line and the two adjacent pixels on the (m + 2) -th horizontal scanning line immediately below are separated into different units U0 to L1
Is written in the A buffer. When the video signal of the ODD field output from the scan converter 15 is written into the buffer 20, the (m + 1) -th (m = 0, 2, 4,...) Four pixels consisting of two adjacent pixels on the scanning line and two adjacent pixels on the (m + 3) th horizontal scanning line immediately below are written to the B buffers of the different units U0 to L1.

【００７５】このように上下左右に隣接する４画素をそ
れぞれ異なるユニットＵ０乃至Ｌ１に書き込むことによ
って、それらを同時に読み出すことができるので、４画
素の映像信号を用いて当該４画素の中心に位置する画素
を補間する処理を効率的に実行することができる。As described above, by writing the four pixels vertically and horizontally adjacent to the different units U0 to L1, they can be simultaneously read out. Therefore, the four pixels are positioned at the center of the four pixels using the video signal of four pixels. The process of interpolating pixels can be executed efficiently.

【００７６】次に、バッファ２０の有効アクセス領域(a
ccess area)において、映像信号を書き込んだデータ領
域(real image area)の周囲に設定する領域外データバ
ンド（ブラックエリア）について、図２２乃至図２８を
参照して説明する。Next, the effective access area (a
The data band (black area) outside the area set around the data area (real image area) in which the video signal is written will be described with reference to FIGS.

【００７７】図２２は、バッファ２０に設定されるリー
ドアドレス（リニアアドレスとも記述する）の座標系を
示しており、図２３は、図２２のデータ領域(real imag
e area)にEVENフィールドの映像信号が書き込まれてい
る状態を示している。FIG. 22 shows a coordinate system of a read address (also referred to as a linear address) set in the buffer 20, and FIG. 23 shows a data area (real imag) of FIG.
e area) shows a state in which the video signal of the EVEN field is written.

【００７８】一般に、バッファ２０に書き込まれた映像
信号が読み出される場合、DME３においてデジタルエフ
ェクトが施された映像信号がディスプレイに表示される
ときのディスプレイ上のアドレス（以下、スクリーンア
ドレスと記述する）に基づいて、バッファ２０のリード
アドレスが決定される。ただし、スクリーンアドレスと
リードアドレスとの関係の詳細については、図２９を参
照して後述する。In general, when a video signal written in the buffer 20 is read, an address (hereinafter, referred to as a screen address) on the display when the video signal subjected to the digital effect in the DME 3 is displayed on the display. Based on this, the read address of the buffer 20 is determined. However, the details of the relationship between the screen address and the read address will be described later with reference to FIG.

【００７９】リードアドレス[X,Y]が、図２４に「×」
印で示す位置に決定された場合、リードアドレス[X,Y]
の位置の上下左右の４画素の映像信号が読み出されて補
間回路２２に供給されて、リードアドレス[X,Y]に対応
する画素の映像信号が補間される（ただし、４画素を用
いる補間処理はＨＤフォーマットの映像信号に対してで
あり、ＳＤフォーマットの映像信号には１６画素を用い
る補間処理が適用される）。The read address [X, Y] is changed to “X” in FIG.
If the position is determined by the mark, read address [X, Y]
Are read out and supplied to the interpolation circuit 22, and the video signal of the pixel corresponding to the read address [X, Y] is interpolated (interpolation using four pixels). The processing is for an HD format video signal, and an interpolation process using 16 pixels is applied to an SD format video signal).

【００８０】ところで、図２５に「×」印で示すような
位置がリードアドレス[X,Y]とされた場合、その上下左
右には４個の画素が存在しないので、４画素を用いる通
常の補間処理とは異なる処理が必要となる。したがっ
て、リードアドレス[X,Y]が与えられたとき、当該リー
ドアドレス[X,Y]は通常の補間処理が適用できるか否か
を判定する必要があり、その判定を行う専用の回路など
が必要となる。そこで、そのような判定用の回路などを
省くことを目的として、画像バッファ２０に領域外デー
タバンドを設定する。By the way, when the position indicated by the mark “x” in FIG. 25 is set as the read address [X, Y], there are no four pixels at the top, bottom, left and right, so the usual method using four pixels is used. Processing different from the interpolation processing is required. Therefore, when the read address [X, Y] is given, it is necessary to determine whether or not the read address [X, Y] can be applied to a normal interpolation process. Required. Therefore, an out-of-area data band is set in the image buffer 20 for the purpose of eliminating such a determination circuit.

【００８１】具体的には、図２６および図２７に示すよ
うに、バッファ２０の有効アクセス領域(access area)
において、映像信号を書き込こむデータ領域(real imag
e area)の上下左右それぞれに２画素分のダミーの映像
信号を書き込むことにより、領域外データバンド（ブラ
ックエリア）を設定する。なお、図２７は、図２６のデ
ータ領域(real image area)にEVENフィールドの映像信
号が書き込まれ、その周囲に領域外データバンドが設定
されている状態を示している。More specifically, as shown in FIGS. 26 and 27, the effective access area
In the data area where video signals are written (real imag
An out-of-area data band (black area) is set by writing dummy video signals for two pixels in each of the upper, lower, left and right portions of the e area). FIG. 27 shows a state in which the video signal of the EVEN field is written in the data area (real image area) of FIG. 26, and an out-of-area data band is set therearound.

【００８２】ここで、バッファ２０に、映像信号を書き
込こむデータ領域と領域外データバンドを設定すること
が記憶容量的に可能であることを示す。Here, it is shown that it is possible to set a data area in which a video signal is written and a data band outside the area in the buffer 20 in terms of storage capacity.

【００８３】バッファ２０には、図１９に示したように
８個のSRAM７３−Ｕ０−Ａ乃至７３−Ｌ１−Ｂが設けら
れており、そのうちの４個でフィールド画像の映像信号
を格納するようになされているが、SRAM７３の１個の有
効アクセス領域は、２５６ｋワード＝２５６＊１０２４
ワード＝２６２１４４ワードである。そこに書き込むデ
ータ領域および領域外データバンドは、フィールド画像
の映像信号（５４０×１９２０）と上下左右それぞれに
２画素分のダミーの映像信号との１／４であるので、必
要な容量は５４４＊１９２４／４＝２６１６６４ワード
であり、SRAM７３の１個の有効アクセス領域に完全に格
納される。よって、バッファ２０には、領域外データバ
ンドを設定することが記憶容量的に可能である。As shown in FIG. 19, the buffer 20 is provided with eight SRAMs 73-U0-A to 73-L1-B, four of which store video signals of field images. However, one effective access area of the SRAM 73 has 256 k words = 256 * 1024.
Word = 262144 words. Since the data area to be written therein and the data band outside the area are ４ of the video signal of the field image (540 × 1920) and the dummy video signals of two pixels in each of the upper, lower, left, and right directions, the necessary capacity is 544 *. 1924/4 = 261664 words, and are completely stored in one effective access area of the SRAM 73. Therefore, it is possible to set an out-of-area data band in the buffer 20 in terms of storage capacity.

【００８４】このように、バッファ２０の有効アクセス
領域にデータ領域および領域外データバンドを設定する
ことにより、例えば図２８に「×」印で示すような位置
がリードアドレス[X,Y]とされた場合においても、その
上下左右には４画素が存在するので、４画素を用いる通
常の補間処理を適用することが可能となる。したがっ
て、リードアドレス[X,Y]が与えられたときに、当該リ
ードアドレス[X,Y]に対して通常の補間処理が適用でき
るか否かを判定する必要がなくなり、当該判定を行うた
めの専用の回路などを省くことが可能となる。By setting the data area and the out-of-area data band in the effective access area of the buffer 20 in this manner, for example, the position indicated by the mark “x” in FIG. 28 is set as the read address [X, Y]. Also in this case, there are four pixels at the top, bottom, left and right, so that normal interpolation processing using four pixels can be applied. Therefore, when the read address [X, Y] is given, it is not necessary to determine whether or not normal interpolation processing can be applied to the read address [X, Y]. Dedicated circuits and the like can be omitted.

【００８５】なお、このとき発生可能なリードアドレス
[X,Y]としては、 −９６０．５＜Ｘ＜９６０．５ −５４０．５＜Ｙ＜５４０．５ である。The read address that can be generated at this time
[X, Y] is -960.5 <X <960.5-540.5 <Y <540.5.

【００８６】次に、バッファ２０にリードアドレスを供
給するアドレスジェネレータ２１について説明するが、
その前に、スクリーンアドレスとリードアドレスとの関
係の詳細について、図２９を参照して説明する。図２９
（Ａ）は、バッファ２０に設定されるリードアドレス(X
m,Ym,T)（上述したリードアドレス[X,Y]と同等のもの）
の座標系を示している。リードアドレスの座標系におい
ては原点を画像の中心に設けている。なお、Ｔは映像に
対してライティング(lighting)を付加するときに指定す
るライティング変調軸（Ｔ軸）を示している。図２９
（Ｂ）は、スクリーンアドレス(H,V)の座標系を示して
いる。スクリーンアドレスの座標系においては原点を画
像に左上に設けている。リードアドレスの座標系の点ａ
乃至ｄは、それぞれスクリーンアドレスの座標系の点
ａ’乃至ｄ’に対応している。Next, the address generator 21 for supplying a read address to the buffer 20 will be described.
Before that, the details of the relationship between the screen address and the read address will be described with reference to FIG. FIG.
(A) shows the read address (X
m, Ym, T) (equivalent to the above read address [X, Y])
Is shown. In the coordinate system of the read address, the origin is provided at the center of the image. Note that T represents a lighting modulation axis (T axis) specified when adding lighting to a video. FIG.
(B) shows the coordinate system of the screen address (H, V). In the coordinate system of the screen address, the origin is provided at the upper left of the image. Point a in the coordinate system of the read address
To d correspond to points a ′ to d ′ of the screen address coordinate system, respectively.

【００８７】リードアドレス(Xm,Ym,T)を３行３列の変
換行列Ａを用いて変換したものがスクリーンアドレス
(H,V)であるので、逆に、順次走査するスクリーンアド
レス(H,V)に変換行列Ａの逆行列Ａ-1を乗算すれば、リ
ードアドレス(Xm,Ym,T)を算出することができる。The conversion of the read address (Xm, Ym, T) using the conversion matrix A of 3 rows and 3 columns is the screen address.
(H, V), conversely, by multiplying the sequentially scanned screen address (H, V) by the inverse matrix A- 1 of the conversion matrix A, the read address (Xm, Ym, T) can be calculated. Can be.

【００８８】具体的には、次式に示すようにリードアド
レス(Xm,Ym,T)を算出する。Specifically, the read address (Xm, Ym, T) is calculated as shown in the following equation.

【数１】 なお、エフェクトパラメータａ11乃至ａ33は、次式に示
すように逆行列Ａ-1の要素である。(Equation 1) Note that the effect parameters a 11 to a 33 are elements of the inverse matrix A −1 as shown in the following equation.

【数２】 また、ライティング変調軸Ｔの回転係数ｐ，ｑは、ｐ＝
cosθ、ｑ＝sinθである。(Equation 2) Further, the rotation coefficients p and q of the lighting modulation axis T are p =
cos θ, q = sin θ.

【００８９】このように、リードアドレス(Xm,Ym,T)
は、スクリーンアドレス(H,V)をパラメータとする関数
値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用いて演算され
る。As described above, the read address (Xm, Ym, T)
Is calculated using function values X (H, V), Y (H, V), T (H, V), and Z (H, V) using the screen address (H, V) as a parameter.

【００９０】ところで、リードアドレスは、順次走査す
るスクリーンアドレスの画素毎（クロック毎）に算出さ
れることになるが、スクリーンアドレスの全ての画素に
ついて関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を演算
し、リードアドレスを算出していたのでは、その演算量
は膨大なものとなり、演算専用の回路が必要となる。Incidentally, the read address is calculated for each pixel (each clock) of the screen address to be sequentially scanned, and the function values X (H, V) and Y (H, H, If read addresses are calculated by calculating V), T (H, V), and Z (H, V), the amount of calculation becomes enormous, and a circuit dedicated to the calculation is required.

【００９１】そこで、図３０に示すように、スクリーン
アドレスの４端点、すなわち左上点(0,0)、左下点(0,53
9)、右上点(1919,0)、および右下点(1919,539)、につい
て、予め関数値X(0,0)，Y(0,0)，T(0,0)，Z(0,0)，X(0,
539)，Y(0,539)，T(0,539)，Z(0,539)，X(1919,0)，Y(1
919,0)，T(1919,0)，Z(1919,0)，X(1919,539)，Y(1919,
539)，T(1919,539)，Z(1919,539)（以下、関数値X(0,0)
乃至Z(1919,539)と記述する）を演算するようにし、ス
クリーンアドレスの他の画素についての関数値X(H,V)，
Y(H,V)，T(H,V)，Z(H,V)は、当該４端点について演算し
た関数値X(0,0)乃至Z(1919,539)を用いて補間し、対応
するリードアドレスを算出するようにする。Therefore, as shown in FIG. 30, the four end points of the screen address, ie, the upper left point (0,0) and the lower left point (0,53)
9), upper right point (1919,0) and lower right point (1919,539), function values X (0,0), Y (0,0), T (0,0), Z (0 , 0), X (0,
539), Y (0,539), T (0,539), Z (0,539), X (1919,0), Y (1
919,0), T (1919,0), Z (1919,0), X (1919,539), Y (1919,0)
539), T (1919,539), Z (1919,539) (hereinafter, function value X (0,0)
To Z (1919, 539)), and calculate the function values X (H, V),
Y (H, V), T (H, V), Z (H, V) are interpolated using the function values X (0,0) to Z (1919,539) calculated for the four endpoints. The read address to be calculated is calculated.

【００９２】このようにスクリーンアドレスの４端点に
対応する関数値X(0,0)乃至Z(1919,539)を用いて、他の
画素についての関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)
を補間する処理を、以下、スーパインタポレーション(S
uper Interpolation)と称し、特に、左上点(0,0)と左下
点(0,539)の垂直方向の補間処理、または右上点(1919,
0)と右下点(1919,539)の垂直方向の補間処理をスーパイ
ンタポレーション（Ｖ）と称し、スーパインタポレーシ
ョン（Ｖ）の結果などの水平走査線上の左右両端点の関
数値を用いた水平方向の補間処理をスーパインタポレー
ション（Ｈ）と称する。Using the function values X (0,0) to Z (1919,539) corresponding to the four endpoints of the screen address, the function values X (H, V), Y (H , V), T (H, V), Z (H, V)
Is referred to as super interpolation (S
upper interpolation), in particular, vertical interpolation of the upper left point (0,0) and lower left point (0,539), or upper right point (1919,
0) and the lower right point (1919, 539) in the vertical direction are called super interpolation (V), and the function values of the left and right end points on the horizontal scanning line, such as the result of super interpolation (V), are The horizontal interpolation processing used is referred to as super interpolation (H).

【００９３】次に、スーパインタポレーションの処理タ
イミングについて、図３１を参照して説明する。あるフ
ィールド画像についてスーパインタポレーションを施す
場合、スクリーンアドレスの４端点のそれぞれについ
て、当該フィールド画像の１フィールド前までに関数値
X(0,0)乃至Z(1919,539)を予め演算して所定のレジスタ
（後述）に保持する。そして、タイミング信号VMIXのEn
ableに同期して水平帰線期間(BLANK(H))の初期において
スーパインタポレーション（Ｖ）を実行し、タイミング
信号HMIXのEnableに同期してスクリーンアドレスを水平
走査する期間（ACTIVE AREA)において、クロック毎にス
ーパインタポレーション（Ｈ）を実行する。Next, the processing timing of the super interpolation will be described with reference to FIG. When super-interpolation is applied to a certain field image, the function value must be obtained for each of the four endpoints of the screen address up to one field before the relevant field image.
X (0,0) to Z (1919,539) are calculated in advance and held in a predetermined register (described later). Then, the timing signal VMIX En
In the initial period of the horizontal retrace period (BLANK (H)) in synchronization with able, the super interpolation (V) is executed, and in the period (ACTIVE AREA) in which the screen address is horizontally scanned in synchronization with the enable of the timing signal HMIX. , The super interpolation (H) is executed for each clock.

【００９４】このように、スーパインタポレーション
（Ｈ）とスーパインタポレーション（Ｖ）は、実行タイ
ミングが異なる。As described above, the super-interpolation (H) and the super-interpolation (V) have different execution timings.

【００９５】図３２は、アドレスジェネレータ２１の構
成例を示している。レジスタ演算ブロック９１は、スク
リーンアドレスの４端点の関数値X(0,0)乃至Z(1919,53
9)を演算してスーパインタポレーションブロック９３に
供給する。ミキサ係数ブロック９２は、内蔵するレジス
タに予め保持されているミキサ係数をスーパインタポレ
ーションブロック９３に供給する。FIG. 32 shows a configuration example of the address generator 21. The register operation block 91 calculates the function values X (0,0) to Z (1919,53) at the four endpoints of the screen address.
9) is calculated and supplied to the super interpolation block 93. The mixer coefficient block 92 supplies a mixer coefficient previously stored in a built-in register to the super interpolation block 93.

【００９６】スーパインタポレーションブロック９３
は、レジスタ演算ブロック９１から供給されるスクリー
ンアドレスの４端点の関数値(0,0)乃至Z(1919,539)、お
よび、ミキサ係数ブロック９２から供給されるミキサ係
数を用いて、スーパインタポレーション（Ｈ）およびス
ーパインタポレーション（Ｖ）を実行し、得られるスク
リーンアドレス上の４端点以外の画素にそれぞれ対応す
る関数値X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を補間してリ
ードアドレス演算ブロック９４に出力する。[0096] Super interpolation block 93
Is calculated using the function values (0,0) to Z (1919,539) of the four endpoints of the screen address supplied from the register operation block 91 and the mixer coefficient supplied from the mixer coefficient block 92. Function (H) and super interpolation (V), and the function values X (H, V), Y (H, V), T (H) corresponding to the pixels other than the four end points on the obtained screen address, respectively. , V) and Z (H, V) are interpolated and output to the read address calculation block 94.

【００９７】リードアドレス演算ブロック９４は、スー
パインタポレーションブロック９３から入力されるスク
リーンアドレスの全ての画素にそれぞれ対応する関数値
X(H,V)，Y(H,V)，T(H,V)，Z(H,V)を用い、リードアドレ
スを生成してバッファ２０に出力する。The read address calculation block 94 is provided with function values respectively corresponding to all pixels of the screen address input from the super interpolation block 93.
Using X (H, V), Y (H, V), T (H, V) and Z (H, V), a read address is generated and output to the buffer 20.

【００９８】図３３は、スーパインタポレーションブロ
ック９３の構成例を示している。スーパインタポレーシ
ョンブロック９３は、関数値X(H,V)を補間するブロッ
ク、関数値Y(H,V)を補間するブロック、関数値T(H,V)を
補間するブロック、および関数値Z(H,V)を補間するブロ
ックから構成される。FIG. 33 shows an example of the configuration of the super interpolation block 93. The super interpolation block 93 includes a block for interpolating the function value X (H, V), a block for interpolating the function value Y (H, V), a block for interpolating the function value T (H, V), and a function value. It is composed of blocks that interpolate Z (H, V).

【００９９】関数値X(H,V)を補間するブロックのREG_V_
START_XLレジスタ１０１−Ｘは、レジスタ演算ブロック
９１から供給される左上点(0,0)についての関数値X(0,
0)を保持し、セレクタ１０７−ＸのＡ端子に出力する。
REG_V_START_XRレジスタ１０２−Ｘは、レジスタ演算ブ
ロック９１から供給される右上点(1919,0)についての関
数値X(1919,0)を保持し、セレクタ１０７−ＸのＢ端子
に出力する。FF_H_START_Xレジスタ１０３−Ｘは、セレ
クタ１１２−ＸのＡ端子を介して入力されるミキサ１１
１−Ｘの出力を保持し、セレクタ１０８−ＸのＢ端子に
出力する。FF_H_END_Xレジスタ１０４−Ｘは、セレクタ
１１２−ＸのＢ端子を介して入力されるミキサ１１１−
Ｘの出力を保持し、セレクタ１１０−ＸのＢ端子に出力
する。REG_V_END_XLレジスタ１０５−Ｘは、レジスタ演
算ブロック９１から供給される左下点(0,539)について
の関数値X(0,539)を保持し、セレクタ１０９−ＸのＢ端
子に出力する。REG_V_END_XRレジスタ１０６−Ｘは、レ
ジスタ演算ブロック９１から供給される右下点(1919,53
9)についての関数値X(1919,539)を保持し、セレクタ１
０９−ＸのＡ端子に出力する。REG_V_ of the block for interpolating the function value X (H, V)
The START_XL register 101-X stores the function value X (0,0) for the upper left point (0,0) supplied from the register operation block 91.
0) and outputs it to the A terminal of the selector 107-X.
The REG_V_START_XR register 102-X holds the function value X (1919,0) for the upper right point (1919,0) supplied from the register operation block 91 and outputs it to the B terminal of the selector 107-X. The FF_H_START_X register 103-X is a mixer 11-X input via the A terminal of the selector 112-X.
The output of 1-X is held and output to the B terminal of the selector 108-X. The FF_H_END_X register 104-X is connected to the mixer 111-X input through the B terminal of the selector 112-X.
The output of X is held and output to the B terminal of the selector 110-X. The REG_V_END_XL register 105-X holds the function value X (0,539) for the lower left point (0,539) supplied from the register operation block 91 and outputs it to the B terminal of the selector 109-X. The REG_V_END_XR register 106-X has a lower right point (1919, 53) supplied from the register operation block 91.
9) holds the function value X (1919, 539) and selects the selector 1
It outputs to the A terminal of 09-X.

【０１００】セレクタ１０７−Ｘ乃至１１０−Ｘは、Ａ
端子またはＢ端子への入力を後段に出力する。セレクタ
１１２−Ｘは、ミキサ１１１−Ｘの出力をFF_H_START_X
レジスタ１０３−Ｘ、またはFF_H_END_Xレジスタ１０４
−Ｘに出力する。ミキサ１１１−Ｘは、Ａ端子に入力さ
れるセレクタ１０８−Ｘから出力をＡとし、Ｂ端子に入
力されるセレクタ１１０−Ｘから出力をＢとし、ミキサ
係数ブロック９２から供給されるミキサ係数をｋnとし
た場合、クロック毎に次式を用いて補間値Ｃを後段に出
力する。 補間値Ｃ＝Ａ・（１．０−ｋn）＋Ｂ・ｋn ただし、実際には乗算回数を１回減少させるために次式
が用いられる。補間値Ｃ＝ｋn（Ｂ−Ａ）＋ＡThe selectors 107-X to 110-X are connected to A
The input to the terminal or the B terminal is output to the subsequent stage. The selector 112-X outputs the output of the mixer 111-X to FF_H_START_X
Register 103-X or FF_H_END_X register 104
Output to -X. The mixer 111-X sets the output from the selector 108-X input to the A terminal to A, sets the output from the selector 110-X input to the B terminal to B, and sets the mixer coefficient supplied from the mixer coefficient block 92 to k. When n is set, the interpolation value C is output to the subsequent stage using the following equation for each clock. Interpolated value C = A · (1.0-k n) + B · k n However, in practice, the following equation can be used to reduce once the number of multiplications. Interpolated value C = k n (B-A ) + A

【０１０１】なお、関数値Y(H,V)，T(H,V)，Z(H,V)のそ
れぞれを補間する各ブロックの構成は、関数値X(H,V)を
演算するブロックの構成と同様であるので、その説明は
省略する。ただし、REG_V_START_XLレジスタ１０１−Ｘ
乃至REG_V_END_ZRレジスタ１０６−Ｚと、それらに保持
させる関数値X(0,0)乃至Z(1919,539)との対応関係は、
図３４に示すとおりである。The structure of each block for interpolating each of the function values Y (H, V), T (H, V) and Z (H, V) is a block for calculating the function value X (H, V). Since the configuration is the same as that described above, the description thereof is omitted. However, REG_V_START_XL register 101-X
REG_V_END_ZR registers 106-Z and the corresponding values of the function values X (0,0) to Z (1919,539) held therein are as follows:
This is as shown in FIG.

【０１０２】図３５は、ミキサ係数ブロック９２に内蔵
されているレジスタと、そこに保持されているミキサ係
数との対応関係を示している。FIG. 35 shows the correspondence between the registers incorporated in the mixer coefficient block 92 and the mixer coefficients held therein.

【０１０３】次に、スーパインタポレーションブロック
９３の動作について説明する。なお、REG_V_START_XLレ
ジスタ１０１−Ｘ乃至REG_V_END_ZRレジスタ１０６−Ｚ
には、対応する関数値(0,0)乃至Z(1919,539)がレジスタ
演算ブロック９１から供給されているとする。Next, the operation of the super interpolation block 93 will be described. Note that the REG_V_START_XL register 101-X to the REG_V_END_ZR register 106-Z
, It is assumed that corresponding function values (0, 0) to Z (1919, 539) are supplied from the register operation block 91.

【０１０４】始めに、スクリーンアドレスの垂直成分Ｖ
が初期化されてＶ＝０とされ、タイミング信号VMIXのEn
ableに同期してスーパインタポレーション（Ｖ）が開始
される。まず、スクリーンアドレスの左端点(0,V)のス
ーパインタポレーション（Ｖ）を実行するために、ミキ
サ１１１−Ｘ乃至１１１−Ｚへの関数値の入力元および
出力先が、図３６に示すとおりとなるように、各ブロッ
クにおいてスイッチング等がなされる。First, the vertical component V of the screen address
Is initialized to V = 0, and the timing signal VMIX En
Super interpolation (V) is started in synchronization with able. First, in order to execute the super interpolation (V) of the left end point (0, V) of the screen address, the input sources and output destinations of the function values to the mixers 111-X to 111-Z are shown in FIG. Switching or the like is performed in each block so as to be as follows.

【０１０５】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図３７に示すように、セレクタ１０７
−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされ
る。これにより、ミキサ１１１−ＸのＡ端子には、REG_
V_START_XLレジスタ１０１−Ｘに保持されている左上点
(0,0)についての関数値X(0,0)が入力され、Ｂ端子に
は、REG_V_END_XLレジスタ１０５−Ｘに保持されている
左下点(0,539)についての関数値X(0,539)が入力され
る。ミキサ１１１−Ｘにはさらに、ミキサ係数供給ブロ
ック９２からミキサ係数が供給される。ミキサ１１１−
Ｘは、スクリーンアドレスの左端点(0,V)についての関
数値X(0,V)を補間する。補間さえた関数値X(0,V)は、セ
レクタ１１２−Ｘを介してFF_H_START_Xレジスタ１０３
−Ｘにラッチされる。More specifically, for example, in a block for interpolating the function value X (H, V), as shown in FIG.
-X to 110-X, 112-X are switched. As a result, the REG_A terminal of the mixer 111-X is
V_START_XL Upper left point held in register 101-X
The function value X (0,0) for (0,0) is input, and the function value X (0,539) for the lower left point (0,539) held in the REG_V_END_XL register 105-X is input to the B terminal. You. The mixer 111-X is further supplied with a mixer coefficient from a mixer coefficient supply block 92. Mixer 111-
X interpolates the function value X (0, V) for the left end point (0, V) of the screen address. The interpolated function value X (0, V) is supplied to the FF_H_START_X register 103 via the selector 112-X.
Latched to -X.

【０１０６】なお、他のブロックにおいても同様の処理
がなされ、スクリーンアドレスの左端点(0,V)について
の関数値Y(0,V)、関数値T(0,V)、関数値Z(0,V)が、それ
ぞれ対応するFF_H_START_Xレジスタ１０３−Ｙ乃至１０
３−Ｚにラッチされる。The same processing is performed in other blocks, and the function values Y (0, V), T (0, V), and Z (Z) for the left end point (0, V) of the screen address are obtained. 0, V) are the corresponding FF_H_START_X registers 103-Y through 103-Y
Latched at 3-Z.

【０１０７】次に、スクリーンアドレスの右端点(1919,
V)のスーパインタポレーション（Ｖ）を実行するため
に、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入力
元および出力先が、図３８に示すとおりとなるように、
各ブロックにおいてスイッチング等がなされる。Next, the right end point of the screen address (1919,
In order to execute the super interpolation (V) of V), the input and output destinations of the function values to the mixers 111-X to 111-Z are as shown in FIG.
Switching and the like are performed in each block.

【０１０８】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図３９に示すように、セレクタ１０７
−Ｘ乃至１１０−Ｘ，１１２−Ｘがスイッチングされ
る。これにより、ミキサ１１１−ＸのＡ端子には、REG_
V_START_XRレジスタ１０２−Ｘに保持されている右上点
(1919,539)についての関数値X(1919,539)が入力され、
Ｂ端子には、REG_V_END_XRレジスタ１０６−Ｘに保持さ
れている右下点(1919,539)についての関数値X(1919,53
9)が入力される。ミキサ１１１−Ｘにはさらに、ミキサ
係数供給ブロック９２からミキサ係数が供給される。ミ
キサ１１１−Ｘは、スクリーンアドレスの右端点(1919,
V)についての関数値X(1919,V)を補間する。補間された
関数値X(1919,V)は、セレクタ１１２−Ｘを介してFF_H_
END_X１０４−Ｘにラッチされる。More specifically, for example, in a block for interpolating a function value X (H, V), as shown in FIG.
-X to 110-X, 112-X are switched. As a result, the REG_A terminal of the mixer 111-X is
V_START_XR Upper right point held in register 102-X
Function value X (1919,539) for (1919,539) is input,
A terminal B has a function value X (1919, 5339) for the lower right point (1919, 539) held in the REG_V_END_XR register 106-X.
9) is entered. The mixer 111-X is further supplied with a mixer coefficient from a mixer coefficient supply block 92. The mixer 111-X outputs the right end point (1919,
Interpolate the function value X (1919, V) for V). The interpolated function value X (1919, V) is output to the FF_H_
It is latched by END_X104-X.

【０１０９】なお、他のブロックにおいても同様の処理
がなされ、スクリーンアドレスの右端点(1919,V)につい
ての関数値Y(1919,V)、関数値T(1919,V)、関数値Z(191
9,V)が、それぞれ対応するFF_H_END_Xレジスタ１０４−
Ｙ乃至１０４−Ｚにラッチされる。The same processing is performed in other blocks, and the function value Y (1919, V), the function value T (1919, V), and the function value Z ( 191
9, V) correspond to the corresponding FF_H_END_X register 104−
Latched to Y through 104-Z.

【０１１０】ここまでの処理は、水平帰線期間において
実行される。The processing so far is executed in the horizontal flyback period.

【０１１１】その後、タイミング信号HMIXのEnableに同
期し、スクリーンアドレスの水平成分Ｈが初期化されて
Ｈ＝０とされ、スーパインタポレーション（Ｈ）が開始
される。スーパインタポレーション（Ｈ）を実行するた
めに、ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値の入
力元および出力先が、図４０に示すとおりとなるよう
に、各ブロックにおいてスイッチング等がなされる。Thereafter, in synchronization with the enable of the timing signal HMIX, the horizontal component H of the screen address is initialized to H = 0, and the super interpolation (H) is started. In order to execute the super interpolation (H), switching or the like is performed in each block so that the input source and the output destination of the function value to the mixers 111-X to 111-Z are as shown in FIG. You.

【０１１２】具体的には、例えば関数値X(H,V)を補間す
るブロックでは、図４１に示すように、セレクタ１０８
−Ｘ，１１０−Ｘがスイッチングされる。これにより、
ミキサ１１１−ＸのＡ端子には、FF_H_START_Xレジスタ
１０３−Ｘに保持されている左端点(0,V)についての関
数値X(0,V)が入力され、Ｂ端子には、FF_H_END_Xレジス
タ１０４−Ｘに保持されている右端点(1919,V)について
の関数値X(1919,V)が入力される。ミキサ１１１−Ｘに
はさらに、クロック毎に、ミキサ係数供給ブロック９２
からミキサ係数が供給される。ミキサ１１１−Ｘは、ク
ロック毎に順次、左端点(0,V)から右端点(1919,V)につ
いての関数値X(H,V)を補間してリードアドレス演算ブロ
ック９４に供給する。More specifically, for example, in a block for interpolating the function value X (H, V), as shown in FIG.
-X, 110-X are switched. This allows
The function value X (0, V) for the left end point (0, V) held in the FF_H_START_X register 103-X is input to the A terminal of the mixer 111-X, and the FF_H_END_X register 104- The function value X (1919, V) for the right end point (1919, V) held in X is input. The mixer 111-X further includes a mixer coefficient supply block 92 for each clock.
Supplies a mixer coefficient. The mixer 111-X sequentially interpolates the function value X (H, V) from the left end point (0, V) to the right end point (1919, V) for each clock and supplies the result to the read address calculation block 94.

【０１１３】なお、他のブロックにおいても同様の処理
がなされ、クロック毎に左端点(0,V)から、順次、右端
点(1919,V)までについての関数値Y(H,V)、関数値T(H,
V)、関数値Z(H,V)が補間されてリードアドレス演算ブロ
ック９４に供給される。The same processing is performed in the other blocks, and the function values Y (H, V) and the function values from the left end point (0, V) to the right end point (1919, V) are sequentially obtained for each clock. Value T (H,
V) and the function value Z (H, V) are interpolated and supplied to the read address calculation block 94.

【０１１４】スクリーンアドレスの水平成分Ｈが初期化
された後、ここまでの処理は、水平走査期間に実行され
る。After the horizontal component H of the screen address is initialized, the processing up to this point is executed during the horizontal scanning period.

【０１１５】その後、垂直成分Ｖが１だけインクリメン
トされ、上述したスーパインタポレーション（Ｖ）以降
の処理が繰り返される。そして、垂直成分Ｖが５４０に
達した場合、処理中のフィールドに対するスーパインタ
ポレーションは終了されて、次のフィールドが処理の対
象とされる。Thereafter, the vertical component V is incremented by one, and the processing after the above-described super interpolation (V) is repeated. Then, when the vertical component V reaches 540, the super interpolation for the field being processed is terminated, and the next field is processed.

【０１１６】以上説明のように、水平帰線期間において
スーパインタポレーション（Ｖ）を実行し、水平走査期
間においてスーパインタポレーション（Ｈ）を実行する
ようにしたので、スーパインタポレーション（Ｖ）とス
ーパインタポレーション（Ｈ）を同一の回路（スーパイ
ンタポレーションブロック９３）を共用して実行するこ
とが可能となる。As described above, the super interpolation (V) is executed during the horizontal retrace period and the super interpolation (H) is executed during the horizontal scanning period. ) And the super interpolation (H) can be executed by sharing the same circuit (super interpolation block 93).

【０１１７】次に、補間回路２２について図４２を参照
して説明する。補間回路２２は、バッファ２０にバッフ
ァリングされている映像信号がＨＤフォーマットである
場合、４画素の映像信号を用いる４点補間処理を動作周
波数７４．２５MHzで実行する。また、バッファ２０
に、ＳＤフォーマットの映像信号がフィールド・フレー
ム変換されてバッファリングされている場合、１６画素
の映像信号を用いる１６点補間処理を、動作周波数５４
MHz（ＳＤフォーマットの映像信号を処理する際の通常
の動作周波数１３．５MHzの４倍速）で実行する。Next, the interpolation circuit 22 will be described with reference to FIG. When the video signal buffered in the buffer 20 is in the HD format, the interpolation circuit 22 executes a four-point interpolation process using a video signal of four pixels at an operating frequency of 74.25 MHz. The buffer 20
In the case where the video signal in the SD format is field-frame converted and buffered, a 16-point interpolation process using a video signal of 16 pixels is performed at an operating frequency of 54 bits.
MHz (4 times the normal operating frequency of 13.5 MHz when processing an SD format video signal).

【０１１８】図４２は、補間回路２２の構成例を示して
いる。補間回路２２は、バッファ２０のユニットＵ０，
Ｌ０から同時に入力される垂直方向に隣接する２画素の
映像信号を比例分配して、当該２画素の間の位置に対応
する映像信号の補間値ＴＡを演算する垂直方向比例分配
回路１２１、バッファ２０のユニットＵ１，Ｌ１から同
時に入力される垂直方向に隣接する２画素の映像信号を
比例分配して、当該２画素の間の位置に対応する映像信
号の補間値ＴＢを演算する垂直方向比例分配回路１２
２、および、垂直方向比例分配回路１２１から入力され
る補間値ＴＡと垂直方向比例分配回路１２２から入力さ
れる補間値ＴＢを比例分配する水平方向比例分配回路１
２３から構成される。FIG. 42 shows a configuration example of the interpolation circuit 22. The interpolation circuit 22 includes the units U0,
A vertical proportional distribution circuit 121 for proportionally distributing video signals of two vertically adjacent pixels simultaneously input from L0 and calculating an interpolated value TA of a video signal corresponding to a position between the two pixels; Vertical proportional distribution circuit that proportionally distributes video signals of two vertically adjacent pixels that are simultaneously input from the units U1 and L1, and calculates an interpolation value TB of a video signal corresponding to a position between the two pixels 12
2, and a horizontal proportional distribution circuit 1 for proportionally distributing the interpolation value TA input from the vertical proportional distribution circuit 121 and the interpolation value TB input from the vertical proportional distribution circuit 122.
23.

【０１１９】図４３は、垂直方向比例分配回路１２１の
構成例を示している。垂直方向比例分配回路１２１に
は、バッファ２０のユニットＵ０，Ｌ０から同時に入力
される垂直方向に隣接する２画素の映像信号の他、およ
び、当該２画素の間の補間点の垂直方向の位置を示す４
ビットの位置情報ｒ、および、セレクタ１４３，１４４
を制御するsel信号が入力される。FIG. 43 shows an example of the configuration of the vertical proportional distribution circuit 121. The vertical proportional distribution circuit 121 stores, in addition to the video signals of two vertically adjacent pixels simultaneously input from the units U0 and L0 of the buffer 20, and the vertical position of the interpolation point between the two pixels. Show 4
Bit position information r and selectors 143 and 144
Is input.

【０１２０】ユニットＵ０からの映像信号は遅延回路
（Ｄ）１４１に入力され、ユニットＬ０からの映像信号
は遅延回路１４２に入力される。位置情報ｒは、遅延回
路１４８に入力される。sel信号は、遅延回路１５２に
入力される。The video signal from unit U0 is input to delay circuit (D) 141, and the video signal from unit L0 is input to delay circuit 142. The position information r is input to the delay circuit 148. The sel signal is input to the delay circuit 152.

【０１２１】遅延回路（Ｄ）１４１は、ユニットＵ０か
らの映像信号を所定のクロック周期だけ遅延して、セレ
クタ１４３のａ端子およびセレクタ１４４のｂ端子に出
力する。遅延回路１４２は、ユニットＬ０からの映像信
号を所定のクロック周期だけ遅延して、セレクタ１４３
のｂ端子およびセレクタ１４４のａ端子に出力する。The delay circuit (D) 141 delays the video signal from the unit U0 by a predetermined clock cycle, and outputs it to the terminal a of the selector 143 and the terminal b of the selector 144. The delay circuit 142 delays the video signal from the unit L0 by a predetermined clock cycle, and
Of the selector 144 and the a terminal of the selector 144.

【０１２２】セレクタ１４３は、遅延回路１５２から入
力されるsel信号に基づき、ａ端子に入力されるユニッ
トＵ０からの映像信号、またはｂ端子に入力されるユニ
ットＬ０からの映像信号を乗算器１４５に出力する。セ
レクタ１４４は、NOT回路１５３から入力される反転さ
れたsel信号に基づき、ａ端子に入力されるユニットＬ
０からの映像信号、またはｂ端子に入力されるユニット
Ｕ０からの映像信号を乗算器１４６に出力する。したが
って、乗算器１４５，１４６の一方にはユニットＵ０か
らの映像信号が入力され、他方にはユニットＬ０からの
映像信号が入力される。ここで、乗算器１４５に入力さ
れる映像信号の値をＡとし、乗算器１４６に入力される
映像信号の値をＢとする。Based on the sel signal input from the delay circuit 152, the selector 143 sends the video signal from the unit U0 input to the a terminal or the video signal from the unit L0 input to the b terminal to the multiplier 145. Output. Based on the inverted sel signal input from the NOT circuit 153, the selector 144 selects the unit L input to the terminal a.
A video signal from unit 0 or a video signal from unit U0 input to terminal b is output to multiplier 146. Therefore, one of the multipliers 145 and 146 receives the video signal from the unit U0, and the other receives the video signal from the unit L0. Here, the value of the video signal input to the multiplier 145 is A, and the value of the video signal input to the multiplier 146 is B.

【０１２３】乗算器１４５は、遅延回路１５１から入力
される値（１６−ｒ）に、セレクタ１４３から入力され
る映像信号の値Ａを乗算して演算器１４７に出力する。
乗算器１４６は、遅延回路１４９から入力される位置情
報の値ｒに、セレクタ１４４から入力される映像信号の
値Ｂを乗算して演算器１４７に出力する。演算器１４７
は、乗算器１４５の出力と乗算器１４６の出力を加算し
て１６で除算する。The multiplier 145 multiplies the value (16-r) input from the delay circuit 151 by the value A of the video signal input from the selector 143, and outputs the result to the calculator 147.
The multiplier 146 multiplies the value r of the position information input from the delay circuit 149 by the value B of the video signal input from the selector 144 and outputs the result to the calculator 147. Arithmetic unit 147
Adds the output of multiplier 145 and the output of multiplier 146 and divides by 16.

【０１２４】以上説明したように構成される垂直方向比
例分配回路１２１は、次式で示される垂直方向の補間値
ＴＡを水平方向比例分配回路１２３に出力する。 補間値ＴＡ＝（Ａ＊（１６−ｒ）＋Ｂ＊ｒ）／１６The vertical proportional distribution circuit 121 configured as described above outputs the vertical interpolation value TA represented by the following equation to the horizontal proportional distribution circuit 123. Interpolated value TA = (A * (16−r) + B * r) / 16

【０１２５】なお、垂直方向比例分配回路１２２の構成
は、垂直方向比例分配回路１２１と同様であるので、そ
の説明は省略する。Note that the configuration of the vertical proportional distribution circuit 122 is the same as that of the vertical proportional distribution circuit 121, and a description thereof will be omitted.

【０１２６】図４４は、水平方向比例分配回路１２３の
構成例を示している。水平方向比例分配回路１２３に
は、垂直方向比例分配回路１２１からの垂直方向の補間
値ＴＡ、垂直方向比例分配回路１２２からの垂直方向の
補間値ＴＢの他、補間点の水平方向の位置を示す４ビッ
トの位置情報ｒ’が補間係数供給回路１７１，１７２に
入力される。FIG. 44 shows a configuration example of the horizontal proportional distribution circuit 123. The horizontal proportional distribution circuit 123 indicates the vertical interpolation value TA from the vertical proportional distribution circuit 121, the vertical interpolation value TB from the vertical proportional distribution circuit 122, and the horizontal position of the interpolation point. The 4-bit position information r 'is input to the interpolation coefficient supply circuits 171 and 172.

【０１２７】乗算器１６１は、垂直方向比例分配回路１
２１からの垂直方向の補間値ＴＡと、補間係数供給回路
１７１から入力される補間係数Ｃｉを乗算してレジスタ
（Ｒ０）１６３に出力する。乗算器１６２は、垂直方向
比例分配回路１２２からの垂直方向の補間値ＴＢと、補
間係数供給回路１７２から入力される補間係数Ｃｉを乗
算してレジスタ（Ｒ１）１６４に出力する。The multiplier 161 includes the vertical proportional distribution circuit 1
21 and the interpolation coefficient Ci inputted from the interpolation coefficient supply circuit 171, and outputs the result to the register (R 0) 163. The multiplier 162 multiplies the vertical interpolation value TB from the vertical proportional distribution circuit 122 by the interpolation coefficient Ci input from the interpolation coefficient supply circuit 172, and outputs the result to the register (R1) 164.

【０１２８】加算器１６５は、レジスタ（Ｒ０）１６３
の出力とレジスタ（Ｒ１）１６４の出力を加算してレジ
スタ（Ｒ２）１６６に出力する。加算器１６７は、レジ
スタ（Ｒ２）１６６の出力と、自身の１クロック周期前
の出力を保持しているレジスタ（Ｒ３）１６８の出力を
加算して、レジスタ（Ｒ３）１６８および除算器１６９
に出力する。The adder 165 has a register (R0) 163
And the output of the register (R1) 164 are added and output to the register (R2) 166. The adder 167 adds the output of the register (R2) 166 and the output of the register (R3) 168 holding its own output one clock cycle earlier, and adds the output of the register (R3) 168 and the divider 169.
Output to

【０１２９】除算器１６９は、加算器１６７の出力（所
定に期間における加算器１６５の主力の累算値）を補間
係数の総和ΣＣｉで除算してレジスタ（Ｒ４）１７０に
出力する。Divider 169 divides the output of adder 167 (the accumulated value of the main power of adder 165 during a predetermined period) by sum 補 間 Ci of interpolation coefficients and outputs the result to register (R4) 170.

【０１３０】レジスタ（Ｒ０）１６３，レジスタ（Ｒ
１）１６４，レジスタ（Ｒ２）１６６、およびレジスタ
（Ｒ３）１６８は、上段からの入力を所定のクロック周
期だけ遅延して出力する。レジスタ（Ｒ３）１６８は、
RSR_R信号に対応してリセットする。保持している値を
初期化する。レジスタ（Ｒ４）１７０は、EN信号に対応
して保持している値を出力する。Register (R0) 163, register (R
1) The 164, the register (R2) 166, and the register (R3) 168 output the input from the upper stage with a delay of a predetermined clock cycle. The register (R3) 168 is
Reset in response to the RSR_R signal. Initialize the stored value. The register (R4) 170 outputs the value held corresponding to the EN signal.

【０１３１】補間係数供給回路１７１，１７２は、補間
点の水平方向の位置を示す４ビットの位置情報ｒ’に対
応する補間係数Ｃｉを、それぞれ乗算器１６１，１６２
に供給する。The interpolation coefficient supply circuits 171 and 172 multiply the interpolation coefficients Ci corresponding to the 4-bit position information r 'indicating the horizontal position of the interpolation point by the multipliers 161 and 162, respectively.
To supply.

【０１３２】以上説明したように構成される水平方向比
例分配回路１２３は、次式で示される水平方向の補間値
Ｘを出力する。 補間値Ｘ＝Σ（Ｃｉ＊Ｔｉ）／ΣＣｉ ここでｉは、４点補間処理の場合、ｉ＝０，１であり、
１６点補間処理の場合、ｉ＝０，１，２，・・・，７で
ある。The horizontal proportional distribution circuit 123 configured as described above outputs a horizontal interpolation value X represented by the following equation. Interpolated value X = Σ (Ci * Ti) / ΣCi where i is 0, 1 in the case of 4-point interpolation processing,
In the case of the 16-point interpolation processing, i = 0, 1, 2,..., 7.

【０１３３】図４５は、フィールド・フレーム変換され
たＳＤフォーマットの映像信号を１６点補間処理すると
きの補間係数Ｃｉの値を示す。FIG. 45 shows the values of the interpolation coefficients Ci when 16-point interpolation processing is performed on the video signal in the SD format that has been subjected to the field / frame conversion.

【０１３４】次に、補間回路２２の動作について説明す
る。始めに、ＨＤフォーマットの映像信号が、バッファ
２０にバッファリングされている場合における４点補間
処理について説明する。Next, the operation of the interpolation circuit 22 will be described. First, the four-point interpolation processing when the HD format video signal is buffered in the buffer 20 will be described.

【０１３５】この場合、図２１に示したように、ＨＤフ
ォーマットの映像信号は、フィールド画像単位で、か
つ、上下左右に隣接する４画素がそれぞれ分かれてバッ
ファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に格納され
ているので、例えば、図４６（Ａ）に示すEVENフィール
ドの「×」印で示す補間点に対応する映像信号を補間す
るとき、補間点の上下左右の４画素の映像信号を１クロ
ック周期で同時に読み出すことができる。In this case, as shown in FIG. 21, the video signal in the HD format is divided into units U0, U1, L0, and L1 of the buffer 20 by dividing four pixels vertically and horizontally adjacently on a field image basis. For example, when interpolating a video signal corresponding to an interpolation point indicated by an “x” mark in the EVEN field shown in FIG. Data can be read simultaneously at the clock cycle.

【０１３６】ユニットＵ０，Ｕ１，Ｌ０，Ｌ１から１ク
ロック周期で同時に読み出された映像信号（以下、それ
ぞれを信号Ｕ０，Ｕ１，Ｌ０，Ｌ１と記述する）のう
ち、信号Ｕ０，Ｌ０は垂直方向比例分配回路１２１に供
給され、信号Ｕ１，Ｌ１は垂直方向比例分配回路１２２
に供給される。Of the video signals simultaneously read out from units U0, U1, L0, L1 in one clock cycle (hereinafter, referred to as signals U0, U1, L0, L1), signals U0, L0 are in the vertical direction. The signals U1 and L1 are supplied to a proportional distribution circuit 121,
Supplied to

【０１３７】垂直方向比例分配回路１２１は、補間点の
垂直方向の位置情報ｒに応じて信号Ｕ０，Ｌ０を比例分
配し、得られた垂直方向の補間値ＴＡを水平方向比例分
配回路１２３に出力する。垂直方向比例分配回路１２２
は、補間点の垂直方向の位置情報ｒに応じて信号Ｕ１，
Ｌ１を比例分配し、得られた垂直方向の補間値ＴＢを水
平方向比例分配回路１２３に出力する。The vertical proportional distribution circuit 121 proportionally distributes the signals U0 and L0 according to the vertical position information r of the interpolation point, and outputs the obtained vertical interpolation value TA to the horizontal proportional distribution circuit 123. I do. Vertical proportional distribution circuit 122
Are signals U1 and U1 according to vertical position information r of the interpolation point.
L1 is proportionally distributed, and the obtained vertical interpolation value TB is output to the horizontal proportional distribution circuit 123.

【０１３８】水平方向比例分配回路１２３は、補間点の
水平方向の位置情報ｒ’に応じて、垂直方向の補間値Ｔ
Ａ，ＴＢを比例分配し、「×」印で示す補間点に対応す
る補間値を得る。The horizontal proportional distribution circuit 123 calculates the vertical interpolation value T in accordance with the horizontal position information r 'of the interpolation point.
A and TB are proportionally distributed to obtain an interpolated value corresponding to the interpolated point indicated by “x”.

【０１３９】なお、図４６（Ｂ）に示すODDフィールド
の映像信号に対する動作も同様であるので、その説明は
省略する。Since the operation for the video signal of the ODD field shown in FIG. 46B is the same, the description is omitted.

【０１４０】次に、フィールド・フレーム変換されたＳ
Ｄフォーマットの映像信号が、バッファ２０に格納され
ている場合における１６点補間処理について説明する
が、その前に、格納されているＳＤフォーマットの映像
信号について、４８０ｉ×７２０のＳＤフォーマットの
映像信号を一例に図４７を参照して説明する。Next, the field-frame converted S
The 16-point interpolation process when the D format video signal is stored in the buffer 20 will be described. Before that, the 480i × 720 SD format video signal is converted to the stored SD format video signal. An example will be described with reference to FIG.

【０１４１】ＳＤフォーマットの映像信号は、バッファ
２０に入力される前、スキャンコンバータ１５のコンバ
ータ６７によって、EVENフィールドの画像（図４７
（Ａ）に○で示される画素から成る）と、ODDフィール
ドの画像（図４７（Ａ）に□で示される画素から成る）
が合成されて、図４７（Ａ）に示すような４８０×７２
０のフレーム画像に変換されており、さらに、上下に隣
接する○で示される画素と□で示される画素から、その
２画素の間に位置する画素（図４７（Ｂ）に△で示され
る画素）が補間されて９６０×７２０のフレーム画像に
変換されている。Before the video signal in the SD format is input to the buffer 20, the image in the EVEN field is output by the converter 67 of the scan converter 15 (FIG. 47).
(A) consists of pixels indicated by ○) and ODD field image (composed of pixels indicated by □ in FIG. 47 (A))
Are synthesized, and 480 × 72 as shown in FIG.
0 is converted to a frame image of 0, and a pixel located between two pixels adjacent to the pixel indicated by a circle and a pixel indicated by a square (a pixel indicated by a triangle in FIG. 47B) ) Is interpolated and converted into a 960 × 720 frame image.

【０１４２】９６０×７２０のフレーム画像に変換され
たＳＤフォーマットの映像信号は、図４８に示すよう
に、すなわち、ＨＤフォーマットのフィールド画像がバ
ッファ２０に格納される状態（図２１）と同様に、上下
左右に隣接する４画素のそれぞれがバッファ２０のユニ
ットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれて格納される。The video signal of the SD format converted into the 960 × 720 frame image is as shown in FIG. 48, that is, in the same manner as the state where the field image of the HD format is stored in the buffer 20 (FIG. 21). Each of four pixels vertically and horizontally adjacent to each other is stored separately in units U0, U1, L0, and L1 of the buffer 20.

【０１４３】補間回路２２の１６点補間処理の動作の概
念について説明する。例えば、図４９の「×」印で示す
補間点に対応する映像信号を補間する場合、補間点
「×」の上段の隣接した８画素と、上段の隣接した８画
素から成る１６画素（同図に示した水平方向に長い長方
形で囲まれた１６画素）の映像信号が読み出されて比例
分配が行われる。The concept of the operation of the 16-point interpolation process of the interpolation circuit 22 will be described. For example, when interpolating the video signal corresponding to the interpolation point indicated by the mark “x” in FIG. 49, 16 pixels consisting of the upper eight adjacent pixels and the upper eight adjacent pixels of the interpolation point “x” (FIG. 49). (16 pixels surrounded by a long rectangle in the horizontal direction) is read out and proportionally distributed.

【０１４４】具体的には、図５０に示すように、上段の
８画素の映像信号と、それらにそれぞれに対応する下段
の８画素の映像信号が垂直方向比例分配回路１２１，１
２２によってそれぞれ比例分配され、垂直方向の補間値
Ｔ０乃至Ｔ７が算出される。垂直方向の補間値Ｔ０乃至
Ｔ７は、水平方向比例分配回路１２３によって、図５１
に示すように、補間値Ｔ０乃至Ｔ７に補間係数Ｃ０乃至
Ｃ７がそれぞれ乗算され、その総和Σ（Ｔｉ＊Ｃｉ）が
補間係数Ｃｉの総和ΣＣｉで除算されて、補間点「×」
の補間値が算出される。ただし、いまの場合、ｉ＝０，
１，２，・・・，７である。More specifically, as shown in FIG. 50, the video signal of the upper eight pixels and the video signal of the lower eight pixels corresponding thereto are respectively divided into the vertical proportional distribution circuits 121, 1
22, and the interpolation values T0 to T7 in the vertical direction are calculated. The interpolation values T0 to T7 in the vertical direction are calculated by the horizontal proportional distribution circuit 123 in FIG.
, The interpolation values T0 to T7 are multiplied by the interpolation coefficients C0 to C7, respectively, and the sum Σ (Ti * Ci) is divided by the sum ΣCi of the interpolation coefficients Ci to obtain the interpolation point “×”.
Is calculated. However, in this case, i = 0,
1, 2,..., 7.

【０１４５】次に、動作周波数５４MHzで実行される補
間回路２２の１６点補間処理の動作タイミングについ
て、図５２乃至図５４を参照して説明する。上述したよ
うに、バッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１
は同時読み出しが可能であるので、１６点補間処理にお
いては、１クロック周期毎に４画素ずつ順次読み出され
る。Next, the operation timing of the 16-point interpolation processing of the interpolation circuit 22 executed at the operation frequency of 54 MHz will be described with reference to FIGS. As described above, the units U0, U1, L0, L1 of the buffer 20
Can be simultaneously read, so in the 16-point interpolation processing, four pixels are sequentially read out every one clock cycle.

【０１４６】すなわち、図５２（Ａ）に示すように、バ
ッファ２０のユニットＵ０，Ｕ１，Ｌ０，Ｌ１に分かれ
て格納されている補間に用いる１６画素の映像信号をａ
０乃至ａ１５と記述することにすれば、第０番目のタイ
ミング(cycle0)において、同図（Ｂ）に示す映像信号ａ
０，ａ１，ａ８，ａ９が読み出され、第２番目のタイミ
ング(cycle1)において、同図（Ｃ）に示す映像信号ａ
２，ａ３，ａ１０，ａ１１が読み出され、第３番目のタ
イミング(cycle2)において、同図（Ｄ）に示す映像信号
ａ４，ａ５，ａ１２，ａ１３が読み出され、第４番目の
タイミング(cycle3)において、同図（Ｅ）に示す映像信
号ａ６，ａ７，ａ１４，ａ１５が読み出される。That is, as shown in FIG. 52 (A), a video signal of 16 pixels used for interpolation stored separately in units U0, U1, L0, L1 of the buffer 20 is a
If described as 0 to a15, at the 0th timing (cycle0), the video signal a shown in FIG.
0, a1, a8 and a9 are read out, and at the second timing (cycle 1), the video signal a shown in FIG.
2, a3, a10, and a11 are read out, and at a third timing (cycle 2), video signals a4, a5, a12, and a13 shown in FIG. ), The video signals a6, a7, a14, and a15 shown in FIG.

【０１４７】第０番目のタイミング(cycle0)において読
み出された映像信号ａ０，ａ８は、垂直方向比例分配回
路１２１に入力され、映像信号ａ１，ａ９は、垂直方向
比例分配回路１２２に入力される。第１番目のタイミン
グ(cycle1)において読み出された映像信号ａ２，ａ１０
は、垂直方向比例分配回路１２１に入力され、映像信号
ａ３，ａ１１は、垂直方向比例分配回路１２２に入力さ
れる。第２番目のタイミング(cycle2)において読み出さ
れた映像信号ａ４，ａ１２は、垂直方向比例分配回路１
２１に入力され、映像信号ａ５，ａ１３は、垂直方向比
例分配回路１２２に入力される。さらに、第３番目のタ
イミング(cycle3)において読み出された映像信号ａ６，
ａ１４は、垂直方向比例分配回路１２１に入力され、映
像信号ａ７，ａ１５は、垂直方向比例分配回路１２２に
入力される。The video signals a0 and a8 read at the 0th timing (cycle 0) are input to the vertical proportional distribution circuit 121, and the video signals a1 and a9 are input to the vertical proportional distribution circuit 122. . Video signals a2 and a10 read at the first timing (cycle1)
Are input to the vertical proportional distribution circuit 121, and the video signals a3 and a11 are input to the vertical proportional distribution circuit 122. The video signals a4 and a12 read out at the second timing (cycle 2) are
The video signals a5 and a13 are input to the vertical proportional distribution circuit 122. Furthermore, the video signal a6 read at the third timing (cycle3)
a14 is input to the vertical proportional distribution circuit 121, and the video signals a7 and a15 are input to the vertical proportional distribution circuit 122.

【０１４８】図５３（Ａ），（Ｂ）は、それぞれ垂直方
向比例分配回路１２１，１２２の動作タイミングを示し
ている。垂直方向比例分配回路１２１は、バッファ２０
のユニットＵ０，Ｌ０からの入力タイミングに４クロッ
ク周期だけ遅延したタイミングで、順次、垂直方向の補
間値ＴＡを水平方向比例分配回路１２３に出力する。FIGS. 53A and 53B show operation timings of the vertical proportional distribution circuits 121 and 122, respectively. The vertical proportional distribution circuit 121
The vertical interpolation value TA is sequentially output to the horizontal proportional distribution circuit 123 at a timing delayed by four clock cycles from the input timing from the units U0 and L0.

【０１４９】具体的には、第５番目のタイミング(cycle
5)において、映像信号ａ０，ａ８を比例分配した補間値
Ｔａ０を出力し、第６番目のタイミング(cycle6)におい
て、映像信号ａ２，ａ１０を比例分配した補間値Ｔａ２
を出力し、第７番目のタイミング(cycle7)において、映
像信号ａ４，ａ１２を比例分配した補間値Ｔａ４を出力
し、さらに、第８番目のタイミング(cycle8)において、
映像信号ａ６，ａ１４を比例分配した補間値Ｔａ６を出
力する。More specifically, the fifth timing (cycle
In 5), an interpolation value Ta0 obtained by proportionally distributing the video signals a0 and a8 is output. At a sixth timing (cycle 6), an interpolation value Ta2 obtained by proportionally distributing the video signals a2 and a10 is output.
Is output at the seventh timing (cycle7), and an interpolation value Ta4 obtained by proportionally distributing the video signals a4 and a12 is output. Further, at the eighth timing (cycle8),
An interpolation value Ta6 obtained by proportionally distributing the video signals a6 and a14 is output.

【０１５０】同様に、垂直方向比例分配回路１２２は、
バッファ２０のユニットＵ１，Ｌ１からの入力タイミン
グに４クロック周期だけ遅延したタイミングで、順次、
垂直方向の補間値ＴＢを水平方向比例分配回路１２３に
出力する。Similarly, the vertical proportional distribution circuit 122
At timings delayed by four clock cycles from the input timings from the units U1 and L1 of the buffer 20,
The vertical interpolation value TB is output to the horizontal proportional distribution circuit 123.

【０１５１】具体的には、第５番目のタイミング(cycle
5)において、映像信号ａ１，ａ９を比例分配した補間値
Ｔａ１を出力し、第６番目のタイミング(cycle6)におい
て、映像信号ａ３，ａ１１を比例分配した補間値Ｔａ３
を出力し、第７番目のタイミング(cycle7)において、映
像信号ａ５，ａ１３を比例分配した補間値Ｔａ５を出力
し、さらに、第８番目のタイミング(cycle8)において、
映像信号ａ７，ａ１５を比例分配した補間値Ｔａ７を出
力する。More specifically, the fifth timing (cycle
In 5), an interpolated value Ta1 obtained by proportionally distributing the video signals a1 and a9 is output. At a sixth timing (cycle 6), an interpolated value Ta3 obtained by proportionally distributing the video signals a3 and a11 is output.
At the seventh timing (cycle 7), and outputs an interpolation value Ta5 obtained by proportionally distributing the video signals a5 and a13. Further, at the eighth timing (cycle 8),
An interpolation value Ta7 obtained by proportionally distributing the video signals a7 and a15 is output.

【０１５２】図５４は、水平方向比例分配回路１２３の
動作タイミングを示している。垂直方向比例分配回路１
２３は、４クロック周期毎に補間値Ｘを出力する。FIG. 54 shows the operation timing of the horizontal proportional distribution circuit 123. Vertical proportional distribution circuit 1
23 outputs an interpolation value X every four clock cycles.

【０１５３】具体的には、乗算器１６１は、第５乃至８
番目のタイミングで順次入力された垂直方向の補間値Ｔ
ａ０，Ｔａ２，Ｔａ４，Ｔａ６に、それぞれ補間係数Ｃ
０，Ｃ２，Ｃ４，Ｃ６を乗算してレジスタ（Ｒ０）１６
３に出力する。レジスタ（Ｒ０）１６３は、入力タイミ
ングから３クロック周期だけ遅延した第８乃至１１番目
のタイミングで、乗算値Ｔａ０＊Ｃ０，Ｔａ２＊Ｃ２，
Ｔａ４＊Ｃ４，Ｔａ６＊Ｃ６を加算器１６５に順次出力
する。More specifically, the multiplier 161 includes the fifth through eighth elements.
Vertical interpolation value T sequentially input at the second timing
a0, Ta2, Ta4, and Ta6 have interpolation coefficients C respectively.
0, C2, C4 and C6 are multiplied by a register (R0) 16
Output to 3. The register (R0) 163 outputs the multiplied values Ta0 * C0, Ta2 * C2, at the eighth to eleventh timings delayed by three clock cycles from the input timing.
Ta4 * C4 and Ta6 * C6 are sequentially output to the adder 165.

【０１５４】同様に、乗算器１６２は、第５乃至８番目
のタイミングで順次入力された垂直方向の補間値Ｔａ
１，Ｔａ３，Ｔａ５，Ｔａ７に、それぞれ補間係数Ｃ
１，Ｃ３，Ｃ５，Ｃ７を乗算してレジスタ（Ｒ１）１６
４に出力する。レジスタ（Ｒ１）１６４は、入力タイミ
ングから３クロック周期だけ遅延した第８乃至１１番目
のタイミングで、乗算値Ｔａ１＊Ｃ１，Ｔａ３＊Ｃ３，
Ｔａ５＊Ｃ５，Ｔａ７＊Ｃ７を加算器１６５に順次出力
する。Similarly, the multiplier 162 outputs the vertical interpolation value Ta sequentially input at the fifth to eighth timings.
, Ta3, Ta5, Ta7, respectively, the interpolation coefficient C
1, C3, C5 and C7 are multiplied by a register (R1) 16
4 is output. The register (R1) 164 stores the multiplied values Ta1 * C1, Ta3 * C3 at the eighth to eleventh timings delayed by three clock cycles from the input timing.
Ta5 * C5 and Ta7 * C7 are sequentially output to the adder 165.

【０１５５】加算器１６５は、第８乃至１１番目のタイ
ミングで乗算器１６１，１６２のそれぞれから順次入力
された乗算値Ｔａ０＊Ｃ０と乗算値Ｔａ１＊Ｃ１、乗算
値Ｔａ２＊Ｃ２と乗算値Ｔａ３＊Ｃ３、乗算値Ｔａ４＊
Ｃ４と乗算値Ｔａ５＊Ｃ５、乗算値Ｔａ６＊Ｃ６と乗算
値Ｔａ７＊Ｃ７を、それぞれ加算して、レジスタ（Ｒ
２）１６６に出力する。レジスタ（Ｒ２）１６６は、入
力タイミングから１クロック周期だけ遅延した第９乃至
１２番目のタイミングで、加算値Ｔａ０＊Ｃ０＋Ｔａ１
＊Ｃ１，Ｔａ２＊Ｃ２＋Ｔａ３＊Ｃ３，Ｔａ４＊Ｃ４＋
Ｔａ５＊Ｃ５，Ｔａ６＊Ｃ６＋Ｔａ７＊Ｃ７を、加算器
１６７に順次出力する。The adder 165 outputs the multiplied values Ta0 * C0 and Ta1 * C1, the multiplied values Ta2 * C2 and the multiplied values Ta3 * sequentially input from the multipliers 161 and 162 at the eighth to eleventh timings. C3, Multiplied value Ta4 *
C4 and the multiplied value Ta5 * C5, and the multiplied value Ta6 * C6 and the multiplied value Ta7 * C7, respectively, are added to the register (R
2) Output to 166. The register (R2) 166 sets the added value Ta0 * C0 + Ta1 at the ninth to twelfth timings delayed by one clock cycle from the input timing.
* C1, Ta2 * C2 + Ta3 * C3, Ta4 * C4 +
Ta5 * C5, Ta6 * C6 + Ta7 * C7 are sequentially output to the adder 167.

【０１５６】加算器１６７は、第９乃至１２番目のタイ
ミングで加算器１６５から順次入力された加算値と、レ
ジスタ（Ｒ３）１６８から入力される１クロック周期前
の加算器１６７の出力を加算してレジスタ（Ｒ３）１６
８および除算器１６９に出力する。なお、レジスタ（Ｒ
３）１６８は、４クロック周期毎に入力されるRST_R信
号に同期して初期化される。よって、第１３番目のタイ
ミングにおいて、加算器１６７は、第９乃至１２番目の
タイミングで加算器１６５から順次入力された加算値の
累計値を出力することになる。The adder 167 adds the added value sequentially input from the adder 165 at the ninth to twelfth timings and the output of the adder 167 one clock cycle earlier input from the register (R3) 168. Register (R3) 16
8 and a divider 169. The register (R
3) 168 is initialized in synchronization with the RST_R signal input every four clock cycles. Therefore, at the thirteenth timing, the adder 167 outputs the cumulative value of the added values sequentially input from the adder 165 at the ninth to twelfth timings.

【０１５７】除算器１６９は、加算器１６７からの累算
値を補間係数の総和ΣＣｉで除算してレジスタ（Ｒ４）
１７０に出力する。レジスタ（Ｒ４）１７０は、４クロ
ック周期毎（いまの場合、第１３番目のタイミング）に
入力されるＥＮ信号に同期して、乗算器１６９からの除
算値、すなわち補間点「×」の補間値Ｘを出力する。The divider 169 divides the accumulated value from the adder 167 by the sum 補 間 Ci of the interpolation coefficients to obtain a register (R4).
Output to 170. The register (R4) 170 synchronizes with the EN signal input every four clock cycles (in this case, the thirteenth timing) to divide the value from the multiplier 169, that is, the interpolation value of the interpolation point “x”. Output X.

【０１５８】以上説明したように、本実施の形態におい
ては、ＨＤフォーマットの映像信号とＳＤフォーマット
の映像信号を同一の回路、すなわち、補間回路２２によ
って補間することができる。なお、ＨＤフォーマットの
映像信号に対しては４点補間処理を実行し、ＳＤフォー
マットの映像信号に対しては、４点補間処理ではなく、
１６点補間処理を実行するようにしたので、従来型ＳＤ
専用機器と同等品質の補間値を得ることができる。As described above, in the present embodiment, the HD format video signal and the SD format video signal can be interpolated by the same circuit, that is, the interpolation circuit 22. It should be noted that a four-point interpolation process is performed on an HD format video signal, and a four-point interpolation process is not performed on an SD format video signal.
Since the 16-point interpolation process is executed, the conventional SD
An interpolation value of the same quality as that of the dedicated device can be obtained.

【０１５９】なお、本発明は、映像信号を処理するあら
ゆる機器に適用することが可能である。The present invention can be applied to any equipment that processes video signals.

【０１６０】ところで、上述した一連の処理は、ハード
ウェアにより実行させることもできるが、ソフトウェア
により実行させることもできる。一連の処理をソフトウ
ェアにより実行させる場合には、そのソフトウェアを構
成するプログラムが、専用のハードウェアに組み込まれ
ているコンピュータ、または、各種のプログラムをイン
ストールすることで、各種の機能を実行することが可能
な、例えば汎用のパーソナルコンピュータなどに、記録
媒体からインストールされる。By the way, the above-described series of processes can be executed by hardware, but can also be executed by software. When a series of processing is executed by software, a program constituting the software can execute various functions by installing a computer built into dedicated hardware or installing various programs. It is installed from a recording medium into a possible general-purpose personal computer or the like.

【０１６１】この記録媒体は、図１に示すように、コン
ピュータとは別に、ユーザにプログラムを提供するため
に配布される、プログラムが記録されている磁気ディス
ク６（フロッピディスクを含む）、光ディスク７（CD-R
OM(Compact Disc-Read OnlyMemory)、DVD(Digital Vers
atile Disc)を含む）、光磁気ディスク８（ＭＤ(Mini D
isc)を含む）、もしくは半導体メモリ９などよりなるパ
ッケージメディアにより構成されるだけでなく、コンピ
ュータに予め組み込まれた状態でユーザに提供される、
プログラムが記録されているROMやハードディスクなど
で構成される。As shown in FIG. 1, the recording medium is a magnetic disk 6 (including a floppy disk) on which a program is recorded and an optical disk 7 distributed separately from a computer to provide the program to a user. (CD-R
OM (Compact Disc-Read Only Memory), DVD (Digital Vers
atile Disc), magneto-optical disc 8 (MD (Mini D
isc)), or is provided to the user in a state of being incorporated in a computer in advance as well as being constituted by a package medium including the semiconductor memory 9 or the like.
It is composed of a ROM or hard disk in which programs are recorded.

【０１６２】なお、本明細書において、記録媒体に記録
されるプログラムを記述するステップは、記載された順
序に従って時系列的に行われる処理はもちろん、必ずし
も時系列的に処理されなくとも、並列的あるいは個別に
実行される処理をも含むものである。In this specification, the steps for describing the program recorded on the recording medium are not limited to the processing performed in chronological order according to the described order, but are not necessarily performed in chronological order. Alternatively, it also includes individually executed processing.

【０１６３】また、本明細書において、システムとは、
複数の装置により構成される装置全体を表すものであ
る。In the present specification, the system is
It represents the entire device composed of a plurality of devices.

【０１６４】[0164]

【発明の効果】以上のように、本発明の画像処理放置お
よび方法、並びに記録媒体のプログラムによれば、分離
した連続する複数の色差信号を用いて所定の位置に対応
する色差信号を補間し、補間した色差信号を対応する輝
度信号と同時に出力するようにしたので、メモリを効率
的に利用でき、かつ、色操作に関する処理を施すことが
可能となる。As described above, according to the image processing leaving method and method and the recording medium program of the present invention, the color difference signals corresponding to the predetermined positions are interpolated by using a plurality of separated continuous color difference signals. Since the interpolated color difference signal is output simultaneously with the corresponding luminance signal, the memory can be used efficiently and processing relating to color operation can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を適用した画像合成装置の構成例を示す
ブロック図である。FIG. 1 is a block diagram illustrating a configuration example of an image composition device to which the present invention has been applied.

【図２】DME３の構成例を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of a DME 3.

【図３】Ｈフィルタ１４における色差信号Ｕ，Ｖを補間
する処理の概念を説明するための図である。FIG. 3 is a diagram for explaining a concept of a process of interpolating color difference signals U and V in an H filter 14;

【図４】Ｈフィルタ１４の色差信号Ｕ，Ｖを補間する処
理に関わる部分の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a portion related to a process of interpolating color difference signals U and V of an H filter.

【図５】図４の４点補間回路４０の構成例を示すブロッ
ク図である。FIG. 5 is a block diagram illustrating a configuration example of a four-point interpolation circuit 40 in FIG. 4;

【図６】スキャンコンバータ１５の構成例を示すブロッ
ク図である。FIG. 6 is a block diagram illustrating a configuration example of a scan converter 15.

【図７】スキャンコンバータ１５のフィールド単位で走
査方向を垂直に変換する処理の大まかな時間推移を示す
図である。FIG. 7 is a diagram showing a rough time transition of a process of converting a scanning direction vertically in units of fields of the scan converter 15;

【図８】フィールド単位で記録した映像信号を垂直走査
の順序でバースト(burst)転送するSDRAM６４−１，６４
−２と、バースト転送された映像信号をキャッシュする
SRAM６５との関係を模式的に示す図である。FIG. 8 shows SDRAMs 64-1 and 64 that transfer video signals recorded in field units in the order of vertical scanning.
-2, cache video signals transferred in bursts
FIG. 4 is a diagram schematically showing a relationship with an SRAM 65.

【図９】SDRAM６４の２種類のバンクに対する交互バー
ストでの連続アクセスのタイミングの一例を示す図であ
る。FIG. 9 is a diagram showing an example of the timing of continuous access in alternate burst to two types of banks of the SDRAM 64.

【図１０】SDRAM６４への連続アクセス（書き込み）を
説明するための図である。FIG. 10 is a diagram for explaining continuous access (writing) to the SDRAM 64.

【図１１】SDRAM６４への連続アクセス（読み出し）を
説明するための図である。FIG. 11 is a diagram for explaining continuous access (reading) to the SDRAM 64;

【図１２】SDRAM６４に対する、ＨＤフォーマット（１
０８０ｉ×１９２０）の映像信号の２バンク４ワードバ
ーストにおけるアドレスの２次元割り当ての一例を示す
図である。FIG. 12 shows an HD format (1) for an SDRAM 64.
FIG. 3 is a diagram illustrating an example of two-dimensional assignment of addresses in a 2-bank 4-word burst of a video signal (080i × 1920).

【図１３】SDRAM６４に対する書き込みアドレスを生成
するカウンタ機構を説明するための図である。FIG. 13 is a diagram for explaining a counter mechanism for generating a write address for the SDRAM 64.

【図１４】SDRAM６４からの連続読み出しの順序を示す
図である。FIG. 14 is a diagram showing an order of continuous reading from the SDRAM 64.

【図１５】SDRAM６４に対する読み出しアドレスを生成
するカウンタ機構を説明するための図である。FIG. 15 is a diagram for explaining a counter mechanism for generating a read address for the SDRAM 64.

【図１６】SRAM６５を構成するメモリをリングとして用
いる概念を示する図である。FIG. 16 is a diagram showing a concept of using a memory constituting the SRAM 65 as a ring.

【図１７】SRAM６５を構成する４個のメモリを４重のリ
ングとして用いる概念を示する図である。FIG. 17 is a diagram showing a concept of using four memories constituting an SRAM 65 as a quadruple ring.

【図１８】コンバータ６７が色差信号Ｕ，Ｖの値を８ビ
ットに削減して映像信号（Ｙ／Ｕ／Ｖ／Ｋ）を３６ビッ
ト幅に変換する処理を説明するための図である。FIG. 18 is a diagram for explaining a process in which the converter 67 reduces the values of the color difference signals U and V to 8 bits and converts the video signal (Y / U / V / K) into a 36-bit width.

【図１９】バッファ２０の構成例を示すブロック図であ
る。FIG. 19 is a block diagram showing a configuration example of a buffer 20.

【図２０】バッファ２０のユニットＵ０の構成例を示す
ブロック図である。FIG. 20 is a block diagram illustrating a configuration example of a unit U0 of the buffer 20.

【図２１】スキャンコンバータ１５から入力されるＨＤ
フォーマットの映像信号のユニットＵ０乃至Ｌ１に対す
る割り付けを示す図である。FIG. 21 shows an HD input from a scan converter 15
FIG. 3 is a diagram showing allocation of video signals of a format to units U0 to L1.

【図２２】バッファ２０に設定されるリードアドレスの
座標系を示す図である。FIG. 22 is a diagram showing a coordinate system of a read address set in a buffer 20;

【図２３】バッファ２０のデータ領域にEVENフィールド
の映像信号が書き込まれている状態を示す図である。FIG. 23 is a diagram showing a state in which a video signal of an EVEN field is written in a data area of a buffer 20.

【図２４】４点補間処理に用いる４個の画素の位置を示
す図である。FIG. 24 is a diagram showing the positions of four pixels used in four-point interpolation processing.

【図２５】４点補間処理に用いる４個の画素が存在しな
い例を示す図である。FIG. 25 is a diagram illustrating an example in which four pixels used for four-point interpolation processing do not exist.

【図２６】バッファ２０の有効アクセス領域に設ける領
域外データバンドを示す図である。FIG. 26 is a diagram showing an out-of-area data band provided in an effective access area of the buffer 20.

【図２７】バッファ２０のデータ領域にEVENフィールド
の映像信号が書き込まれ、その周囲に領域外データバン
ドが設定されている状態を示す図である。FIG. 27 is a diagram showing a state in which a video signal of an EVEN field is written in a data area of a buffer 20 and an out-of-area data band is set around the video signal.

【図２８】バッファ２０に領域外データバンドが設定さ
れたことによって４点補間処理が可能となることを説明
するための図である。FIG. 28 is a diagram for explaining that four-point interpolation processing can be performed by setting an out-of-area data band in the buffer 20;

【図２９】スクリーンアドレスとリードアドレスとの関
係を説明するための図である。FIG. 29 is a diagram for explaining a relationship between a screen address and a read address.

【図３０】アドレスジェネレータ２１によるスーパイン
タポレーションを説明するための図である。FIG. 30 is a diagram for describing super interpolation by the address generator 21.

【図３１】スーパインタポレーションの処理タイミング
を説明するための図である。FIG. 31 is a diagram for explaining processing timing of super interpolation.

【図３２】アドレスジェネレータ２１の構成例を示すブ
ロック図である。FIG. 32 is a block diagram illustrating a configuration example of an address generator 21.

【図３３】スーパインタポレーションブロック９３の構
成例を示すブロック図である。FIG. 33 is a block diagram illustrating a configuration example of a super interpolation block 93.

【図３４】REG_V_START_XLレジスタ１０１−Ｘ乃至REG_
V_END_ZRレジスタ１０６−Ｚに保持させる関数値X(0,0)
乃至Z(1919,539)を示す図である。FIG. 34 shows REG_V_START_XL registers 101-X to REG_
Function value X (0,0) to be held in V_END_ZR register 106-Z
FIG. 34 is a diagram showing Z (1919, 539).

【図３５】ミキサ係数ブロック９２に内蔵されているレ
ジスタと、そこに保持されているミキサ係数との対応関
係を示す図である。FIG. 35 is a diagram showing a correspondence relationship between a register built in a mixer coefficient block 92 and a mixer coefficient held therein.

【図３６】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。FIG. 36 is a diagram showing input sources and output destinations of function values to mixers 111-X to 111-Z.

【図３７】図３６に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。FIG. 37 is a diagram illustrating a state of a block for interpolating a function value X (H, V) corresponding to FIG. 36;

【図３８】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。FIG. 38 is a diagram showing input sources and output destinations of function values to mixers 111-X to 111-Z.

【図３９】図３８に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。39 is a diagram illustrating a state of a block for interpolating a function value X (H, V) corresponding to FIG. 38.

【図４０】ミキサ１１１−Ｘ乃至１１１−Ｚへの関数値
の入力元および出力先を示す図である。FIG. 40 is a diagram showing input sources and output destinations of function values to mixers 111-X to 111-Z.

【図４１】図４０に対応する関数値X(H,V)を補間するブ
ロックの状態を示す図である。FIG. 41 is a diagram illustrating a state of a block for interpolating a function value X (H, V) corresponding to FIG. 40;

【図４２】補間回路４２の構成例を示すブロック図であ
る。42 is a block diagram illustrating a configuration example of an interpolation circuit 42. FIG.

【図４３】垂直方向比例分配回路１２１の構成例を示す
ブロック図である。FIG. 43 is a block diagram illustrating a configuration example of a vertical proportional distribution circuit 121.

【図４４】水平方向比例分配回路１２３の構成例を示す
ブロック図である。FIG. 44 is a block diagram illustrating a configuration example of a horizontal proportional distribution circuit 123.

【図４５】１６点補間処理に用いる補間係数Ｃ０乃至Ｃ
７の値を示す図である。FIG. 45 shows interpolation coefficients C0 to C used for 16-point interpolation processing.
It is a figure showing the value of 7.

【図４６】ＨＤフォーマットの映像信号に対する４点補
間処理を説明するための図である。FIG. 46 is a diagram for describing a four-point interpolation process on a video signal in the HD format.

【図４７】スキャンコンバータ１５のコンバータ６７に
よる、ＳＤフォーマットの映像信号に対するフィールド
・フレーム変換を説明するための図である。FIG. 47 is a diagram for explaining field / frame conversion for an SD format video signal by the converter 67 of the scan converter 15.

【図４８】スキャンコンバータ１５から入力されるフィ
ールド・フレーム変換されたＳＤフォーマットの映像信
号のユニットＵ０乃至Ｌ１に対する割り付けを示す図で
ある。FIG. 48 is a diagram illustrating allocation of field-frame converted SD format video signals input from the scan converter 15 to units U0 to L1.

【図４９】ＳＤフォーマットの映像信号に対する１６点
補間処理を説明するための図である。FIG. 49 is a diagram for describing 16-point interpolation processing on an SD format video signal.

【図５０】１６点補間処理における垂直方向比例分配回
路１２１，１２２の動作を説明するための図である。FIG. 50 is a diagram for explaining the operation of the vertical proportional distribution circuits 121 and 122 in 16-point interpolation processing.

【図５１】１６点補間処理における水平方向比例分配回
路１２３の動作を説明するための図である。FIG. 51 is a diagram for explaining the operation of the horizontal proportional distribution circuit 123 in 16-point interpolation processing.

【図５２】１６点補間処理における映像信号の読み出し
タイミングを説明するための図である。FIG. 52 is a diagram for describing a video signal readout timing in 16-point interpolation processing.

【図５３】１６点補間処理における垂直方向比例分配回
路１２１，１２２の動作タイミングを説明するための図
である。FIG. 53 is a diagram for explaining operation timings of the vertical proportional distribution circuits 121 and 122 in 16-point interpolation processing.

【図５４】１６点補間処理における水平方向比例分配回
路１２３の動作タイミングを説明するための図である。FIG. 54 is a diagram for explaining the operation timing of the horizontal proportional distribution circuit 123 in 16-point interpolation processing.

【符号の説明】[Explanation of symbols]

１ レバーアーム， ２ 制御回路， ３ DME， ４
合成回路， ５ ドライブ， ６ 磁気ディスク，
７ 光ディスク， ８ 光磁気ディスク， ９半導体メ
モリ， １１ HDFF， １２乃至１４ Ｈフィルタ，
１５ スキャンコンバータ， １６ VDFF ， １７乃
至１９ Ｖフィルタ， ２０ バッファ， ２１ アド
レスジェネレータ， ２２ 補間回路， ６４ SDRA
M， ６５ SRAM， ６７ コンバータ， ７３ SRA
M， ９３ スーパインタポレーションブロック， １
２１，１２２ 垂直方向比例分配回路， １２３ 水平
方向比例分配回路1 lever arm, 2 control circuit, 3 DME, 4
Synthesis circuit, 5 drive, 6 magnetic disk,
7 optical disk, 8 magneto-optical disk, 9 semiconductor memory, 11 HDFF, 12 to 14 H filter,
15 scan converter, 16 VDFF, 17 to 19 V filter, 20 buffers, 21 address generator, 22 interpolation circuit, 64 SDRA
M, 65 SRAM, 67 converter, 73 SRA
M, 93 Super interpolation block, 1
21, 122 vertical proportional distribution circuit, 123 horizontal proportional distribution circuit

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C023 AA01 CA01 CA08 DA04 EA03 EA06 EA10 5C057 AA06 BA01 BA11 BB03 DA03 DC01 EA02 EA06 EA07 EH01 EH03 EH10 EL01 GB09 GC01 GC08 GF05 GG04 GG06 GG07 GJ01 GJ03 5C066 AA03 CA05 DC01 DD01 GA02 GA05 HA01 KC08 KC09 KC11 KE03 KE09  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) HA01 KC08 KC09 KC11 KE03 KE09

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 輝度信号および色差信号を少なくとも含
む映像信号を補間する画像処理装置において、 画素に対応する前記映像信号を順次入力する入力手段
と、 前記入力手段が順次入力した前記映像信号から前記色差
信号を分離する分離手段と、 前記分離手段が分離した連続する複数の前記色差信号を
用いて、所定の位置に対応する色差信号を補間する補間
手段と、 前記補間手段が補間した前記色差信号を対応する輝度信
号と同時に出力する出力手段とを含むことを特徴とする
画像処理装置。1. An image processing apparatus for interpolating a video signal including at least a luminance signal and a color difference signal, comprising: input means for sequentially inputting the video signal corresponding to a pixel; Separating means for separating a color difference signal; interpolating means for interpolating a color difference signal corresponding to a predetermined position using the plurality of continuous color difference signals separated by the separating means; and the color difference signal interpolated by the interpolation means And an output means for outputting simultaneously with the corresponding luminance signal. 【請求項２】 前記映像信号は、輝度信号Ｙ、色差信号
Ｕ、および色差信号Ｖから構成される４：２：２の映像
信号であることを特徴とする請求項１に記載の画像処理
装置。2. The image processing apparatus according to claim 1, wherein the video signal is a 4: 2: 2 video signal including a luminance signal Y, a color difference signal U, and a color difference signal V. . 【請求項３】 前記補間手段は、前記分離手段が分離し
た連続する４個の前記色差信号を用いて、第２番目と第
３番目の前記色差信号の中間の位置に対応する前記色差
信号を補間することを特徴とする請求項１に記載の画像
処理装置。3. The interpolation means uses the four consecutive color difference signals separated by the separation means to convert the color difference signal corresponding to an intermediate position between the second and third color difference signals. The image processing apparatus according to claim 1, wherein interpolation is performed. 【請求項４】 前記入力手段は、水平走査の順序で前記
画素に対応する前記映像信号を入力することを特徴とす
る請求項１に記載の画像処理装置。4. The image processing apparatus according to claim 1, wherein the input unit inputs the video signals corresponding to the pixels in a horizontal scanning order. 【請求項５】 前記入力手段が順次入力した前記映像信
号の高周波成分を除去する除去手段をさらに含むことを
特徴とする請求項１に記載の画像処理装置。5. The image processing apparatus according to claim 1, further comprising a removing unit configured to remove a high-frequency component of the video signal sequentially input by the input unit. 【請求項６】 輝度信号および色差信号を少なくとも含
む映像信号を補間する画像処理装置の画像処理方法にお
いて、 画素に対応する前記映像信号を順次入力する入力ステッ
プと、 前記入力ステップの処理で順次入力された前記映像信号
から前記色差信号を分離する分離ステップと、 前記分離ステップの処理で分離された連続する複数の前
記色差信号を用いて、所定の位置に対応する色差信号を
補間する補間ステップと、 前記補間ステップの処理で補間された前記色差信号を対
応する輝度信号と同時に出力する出力ステップとを含む
ことを特徴とする画像処理方法。6. An image processing method of an image processing device for interpolating a video signal including at least a luminance signal and a color difference signal, wherein: an input step of sequentially inputting the video signal corresponding to a pixel; A separation step of separating the color difference signal from the video signal, and an interpolation step of interpolating a color difference signal corresponding to a predetermined position using the plurality of continuous color difference signals separated in the processing of the separation step. Outputting the color difference signals interpolated in the processing of the interpolation step simultaneously with the corresponding luminance signals. 【請求項７】 輝度信号および色差信号を少なくとも含
む映像信号を補間する画像処理用のプログラムであっ
て、 画素に対応する前記映像信号を順次入力する入力ステッ
プと、 前記入力ステップの処理で順次入力された前記映像信号
から前記色差信号を分離する分離ステップと、 前記分離ステップの処理で分離された連続する複数の前
記色差信号を用いて、所定の位置に対応する色差信号を
補間する補間ステップと、 前記補間ステップの処理で補間された前記色差信号を対
応する輝度信号と同時に出力する出力ステップとを含む
ことを特徴とするコンピュータが読み取り可能なプログ
ラムが記録されている記録媒体。7. An image processing program for interpolating a video signal including at least a luminance signal and a color difference signal, wherein the input step sequentially inputs the video signal corresponding to a pixel; A separation step of separating the color difference signal from the video signal, and an interpolation step of interpolating a color difference signal corresponding to a predetermined position using the plurality of continuous color difference signals separated in the processing of the separation step. An output step of outputting the color difference signal interpolated in the processing of the interpolation step at the same time as a corresponding luminance signal.
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