JP2002100569A - Method for producing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する分野】本発明は薄膜トランジスタ（以
下、ＴＦＴと言う）で構成された回路を有する半導体装
置の作製方法に関する。例えば、液晶表示装置に代表さ
れる電気光学装置、及び電気光学装置を部品として搭載
した電気機器の構成に関する。また、前記装置の作製方
法に関する。なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能し得る装置全般を
指し、上記電気光学装置及び電気機器もその範疇にある
とする。The present invention relates to a method for manufacturing a semiconductor device having a circuit composed of thin film transistors (hereinafter, referred to as TFTs). For example, the present invention relates to an electro-optical device represented by a liquid crystal display device and a configuration of an electric device including the electro-optical device as a component. Further, the present invention relates to a method for manufacturing the device. Note that in this specification, a semiconductor device generally means a device that can function by utilizing semiconductor characteristics, and the above-described electro-optical device and electric device are also included in the category.
【０００２】[0002]
【従来の技術】ガラス等の絶縁基板上に形成された非晶
質半導体膜に対し、加熱、またはレーザアニール、また
は加熱とレーザアニールの両方を行ない、結晶化させた
り、結晶性を向上させる技術が広く研究されている。上
記半導体膜には珪素膜がよく用いられる。2. Description of the Related Art A technique for heating or laser annealing, or both heating and laser annealing, an amorphous semiconductor film formed on an insulating substrate such as glass to crystallize or improve crystallinity. Has been widely studied. A silicon film is often used as the semiconductor film.
【０００３】上記技術により得られた結晶質半導体膜は
多くの結晶粒からできているため、多結晶半導体膜とも
呼ばれる。結晶質半導体膜は、非晶質半導体膜と比較
し、非常に高い移動度を有する。このため、結晶質半導
体膜を利用すると、例えば、従来の非晶質半導体膜を使
って作製した半導体装置では実現できなかったモノリシ
ック型の液晶電気光学装置（一枚の基板上に、画素部用
と駆動回路用の薄膜トランジスタ（ＴＦＴ）を作製した
半導体装置）が作製できる。[0003] The crystalline semiconductor film obtained by the above technique is made of many crystal grains and is therefore called a polycrystalline semiconductor film. A crystalline semiconductor film has much higher mobility than an amorphous semiconductor film. For this reason, when a crystalline semiconductor film is used, for example, a monolithic liquid crystal electro-optical device (a single pixel substrate with a pixel portion) cannot be realized with a semiconductor device manufactured using a conventional amorphous semiconductor film. And a semiconductor device in which a thin film transistor (TFT) for a driver circuit is manufactured.
【０００４】このように、結晶質半導体膜は、非晶質半
導体膜と比較し、非常に特性の高い半導体膜である。こ
れが、上記研究の行われる理由である。例えば、加熱に
よる非晶質半導体膜の結晶化を行うには、６００℃以上
の加熱温度と１０時間以上の加熱時間が必要であった。
この結晶化条件に耐える基板には、例えば、合成石英基
板がある。しかしながら、合成石英基板は高価で加工性
に乏しく、特に大面積に加工するのは非常に困難であっ
た。基板の大面積化は特に生産効率を上げるためには必
要不可欠な要素である。近年、生産効率の向上のために
基板を大面積化する動きが著しく、新しく建設される量
産工場のラインは、基板サイズ６００×７２０ｍｍが標
準となりつつある。[0004] As described above, a crystalline semiconductor film is a semiconductor film having extremely high characteristics as compared with an amorphous semiconductor film. This is the reason why the above studies are performed. For example, in order to crystallize an amorphous semiconductor film by heating, a heating temperature of 600 ° C. or more and a heating time of 10 hours or more were required.
A substrate that can withstand this crystallization condition is, for example, a synthetic quartz substrate. However, a synthetic quartz substrate is expensive and poor in workability, and it is very difficult to process a large area in particular. Increasing the area of the substrate is an indispensable element particularly for increasing the production efficiency. In recent years, there has been a remarkable movement to increase the area of the substrate in order to improve production efficiency, and the line of a newly constructed mass production factory has become a standard substrate size of 600 × 720 mm.
【０００５】合成石英基板をこのような大面積基板に加
工することは現在の技術では難しく、たとえできたとし
ても産業として成り立つ価格までは下がらないと考えら
れる。大面積基板を容易に作製できる材料に、例えばガ
ラス基板がある。ガラス基板には、例えばコーニング７
０５９と呼ばれているものがある。コーニング７０５９
は非常に安価で加工性に富み、大面積化も容易である。
しかしながら、コーニング７０５９は歪点温度が５９３
℃であり、６００℃以上の加熱には問題があった。[0005] It is difficult to process a synthetic quartz substrate into such a large-area substrate with the current technology, and even if it is possible, it is considered that the price does not decrease to a level that can be realized as an industry. For example, a glass substrate is a material that can be easily manufactured for a large-area substrate. On a glass substrate, for example, Corning 7
There is something called 059. Corning 7059
Is very inexpensive, has good workability, and is easy to enlarge.
However, Corning 7059 has a strain point temperature of 593.
° C, and there was a problem with heating at 600 ° C or higher.
【０００６】ガラス基板の１つに、歪点温度が比較的高
いコーニング１７３７というものがある。これの歪点温
度は６６７℃とコーニング７０５９の歪点温度に比べて
高い。前記コーニング１７３７基板に非晶質半導体膜を
成膜し、６００℃、２０時間の雰囲気に置いても、作製
工程に影響するほどの基板の変形は見られなかった。し
かしながら、２０時間の加熱時間は生産工程としては長
過ぎた。[0006] One type of glass substrate is Corning 1737, which has a relatively high strain point temperature. The strain point temperature of this is 667 ° C., which is higher than the strain point temperature of Corning 7059. Even when an amorphous semiconductor film was formed on the Corning 1737 substrate and was placed in an atmosphere at 600 ° C. for 20 hours, no deformation of the substrate was found that would affect the manufacturing process. However, a heating time of 20 hours was too long for the production process.
【０００７】このような問題を解決するため、新しい結
晶化の方法が考案された。前記方法の詳細は特開平７−
１８３５４０号公報に記載されている。ここで、前記方
法を簡単に説明する。まず、非晶質半導体膜にニッケル
または、パラジウム、または鉛等の金属元素を微量に添
加する。添加の方法は、プラズマ処理法や蒸着法、イオ
ン注入法、スパッタ法、溶液塗布法等を利用すればよ
い。前記添加の後、例えば５５０℃の窒素雰囲気に４時
間、非晶質半導体膜を置くと、特性の良好な結晶質半導
体膜が得られる。結晶化に最適な加熱温度や加熱時間等
は、前記金属元素の添加量や、非晶質半導体膜の状態に
よる。[0007] To solve such a problem, a new crystallization method has been devised. Details of the above method are described in
No. 183540. Here, the method will be briefly described. First, a small amount of a metal element such as nickel, palladium, or lead is added to an amorphous semiconductor film. As a method of addition, a plasma treatment method, an evaporation method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. After the addition, when the amorphous semiconductor film is placed in a nitrogen atmosphere at 550 ° C. for 4 hours, for example, a crystalline semiconductor film having good characteristics can be obtained. The optimal heating temperature and heating time for crystallization depend on the amount of the metal element added and the state of the amorphous semiconductor film.
【０００８】しかしながら、前記技術では、結晶化を促
進するために用いた前記金属元素が高抵抗層（チャネル
形成領域やオフセット領域）中に金属化合物として局所
的に残留すると言う問題がある。前記金属化合物は電流
が流れやすいため、高抵抗層であるべき領域の抵抗を局
所的に下げることになり、ＴＦＴの特性の安定性および
信頼性を損なう原因となる。However, the above technique has a problem that the metal element used to promote crystallization locally remains as a metal compound in a high-resistance layer (channel formation region or offset region). Since the metal compound easily flows a current, the resistance of a region to be a high resistance layer is locally reduced, which causes a deterioration in stability and reliability of TFT characteristics.
【０００９】この問題を解決するため、本出願人は結晶
質半導体膜から結晶化を促進するための金属元素を除去
する技術（ゲッタリング技術）を開発し、特開平１０−
２７０３６３号公報に開示している。前記ゲッタリング
技術について簡単に説明する。まず、前記金属元素が金
属化合物として残留している前記結晶質半導体膜に１５
族に属する元素を選択的に添加して加熱処理を行う。こ
こで、前記１５族に属する元素が添加された領域をゲッ
タリング領域、前記１５族に属する元素が添加されてい
ない領域を被ゲッタリング領域と呼ぶ。前記加熱処理に
より、被ゲッタリング領域の前記金属元素および前記金
属化合物は、前記被ゲッタリング領域から、ゲッタリン
グ領域に移動する。その結果、前記被ゲッタリング領域
において、前記金属元素および前記金属化合物を除去ま
たは低減することができる。ゲッタリング技術に最適な
加熱温度や加熱時間等は、前記金属元素の添加量や前記
１５族に属する元素の添加量などによる。In order to solve this problem, the present applicant has developed a technique (gettering technique) for removing a metal element for promoting crystallization from a crystalline semiconductor film.
It is disclosed in 270363. The gettering technique will be briefly described. First, the crystalline semiconductor film in which the metal element remains as a metal compound
Heat treatment is performed by selectively adding an element belonging to the group. Here, the region to which the element belonging to Group 15 is added is referred to as a gettering region, and the region to which the element belonging to Group 15 is not added is referred to as a gettered region. By the heat treatment, the metal element and the metal compound in the gettering region move from the gettering region to the gettering region. As a result, the metal element and the metal compound can be removed or reduced in the gettering region. The optimum heating temperature and heating time for the gettering technique depend on the amount of the metal element added, the amount of the element belonging to Group 15 and the like.
【００１０】また、１５族に属する元素の添加はドーピ
ング処理による場合が多い。一般に、ドーピング処理に
おいて、半導体膜へ打ち込まれるイオンのエネルギー
は、半導体膜を形成する元素の結合エネルギーと比較し
て非常に大きい。そのため、前記半導体膜へ打ち込まれ
るイオンは前記半導体膜を形成する元素を格子点から弾
き飛ばして結晶にダメージを生じさせる。したがって、
ドーピング処理後は前記ダメージの回復を行ない、また
同時に打ち込んだイオンを活性化させるため、加熱処理
を行うことが多い。The addition of the elements belonging to Group 15 is often performed by doping. Generally, in the doping process, the energy of ions implanted into a semiconductor film is much higher than the binding energy of elements forming the semiconductor film. Therefore, the ions implanted into the semiconductor film repel the elements forming the semiconductor film from the lattice points, causing damage to the crystal. Therefore,
After the doping process, a heating process is often performed to recover the damage and activate the implanted ions at the same time.
【００１１】[0011]
【発明が解決しようとする課題】前記金属元素は、半導
体膜中に深い準位を形成してキャリアを捕獲するため、
ＴＦＴの電気的特性や信頼性に悪影響を及ぼすことが懸
念される。そのため、半導体膜の結晶化後は、前記被ゲ
ッタリング領域から金属元素を除去するか、あるいはＴ
ＦＴを作製したときの電気的特性に影響しない程度にま
で低減する必要がある。The metal element forms a deep level in the semiconductor film to capture carriers.
There is a concern that the electrical characteristics and reliability of the TFT may be adversely affected. Therefore, after crystallization of the semiconductor film, the metal element is removed from the gettered region or T
It is necessary to reduce the FT to a level that does not affect the electrical characteristics of the FT.
【００１２】しかし、以下のような場合には、ゲッタリ
ング技術を適用しても、ＴＦＴの電気的特性や信頼性に
悪影響を及ぼすほど前記金属元素が被ゲッタリング領域
に残留するという問題があった。 （ａ）不純物元素（１５族に属する元素）を導入する
際、半導体膜へのダメージを考慮すると前記不純物元素
の導入量が制限される。そのため、前記不純物元素が有
するゲッタリング能力に対して、被ゲッタリング領域に
おける金属元素の含有量が過剰であると、前記金属元素
が残留する。 （ｂ）ゲッタリング領域が被ゲッタリング領域に比べて
小さいと、不純物元素の導入量は半導体膜へのダメージ
の考慮およびゲッタリング領域の面積（または体積）に
よって制限される。そのため、ゲッタリング領域におけ
る前記不純物元素が有するゲッタリング能力に対して、
被ゲッタリング領域における金属元素の含有量が相対的
に増えるため、前記金属元素が残留する。 （ｃ）金属元素は被ゲッタリング領域に金属化合物とし
て析出している。ゲッタリングの拡散は前記金属化合物
の表面から起こるが、前記金属化合物の塊が大きいと、
ゲッタリングされにくくなり、前記金属元素が残留す
る。However, in the following case, even if the gettering technique is applied, there is a problem that the metal element remains in the gettering region so as to adversely affect the electrical characteristics and reliability of the TFT. Was. (A) When introducing an impurity element (an element belonging to Group 15), the amount of the impurity element introduced is limited in consideration of damage to the semiconductor film. Therefore, if the content of the metal element in the gettering region is excessive with respect to the gettering ability of the impurity element, the metal element remains. (B) If the gettering region is smaller than the region to be gettered, the introduction amount of the impurity element is limited by consideration of damage to the semiconductor film and the area (or volume) of the gettering region. Therefore, with respect to the gettering ability of the impurity element in the gettering region,
Since the content of the metal element in the region to be gettered is relatively increased, the metal element remains. (C) The metal element is precipitated as a metal compound in the gettering region. Although the diffusion of gettering occurs from the surface of the metal compound, if the mass of the metal compound is large,
Gettering becomes difficult, and the metal element remains.
【００１３】本発明の目的は、上述した問題点を解消し
て、前記金属元素の除去または低減を高効率化するため
の技術を提供することにある。An object of the present invention is to solve the above-mentioned problems and to provide a technique for increasing the efficiency of removing or reducing the metal element.
【００１４】[0014]
【課題を解決するための手段】本発明者らは金属元素を
除去または低減するメカニズムを解明するための実験を
行った。前記実験において、半導体膜に珪素膜、金属元
素にニッケルを用い、ゲッタリングに用いる不純物元素
はリンを用いた。ただし、金属元素及び不純物元素はこ
れらに限定するものではない。例えば、半導体膜とし
て、非晶質半導体膜や微結晶半導体膜などがあり、非晶
質珪素ゲルマニウム膜などの非晶質構造を有する化合物
半導体膜を適用しても良いし、不純物元素としてニッケ
ル以外の１５族に属する元素や、前記１５族に属する元
素および１３族に属する元素の両方を適用しても良い。The present inventors conducted experiments to elucidate the mechanism of removing or reducing metal elements. In the above experiment, a silicon film was used for the semiconductor film, nickel was used for the metal element, and phosphorus was used for the impurity element used for gettering. However, the metal element and the impurity element are not limited to these. For example, as a semiconductor film, there is an amorphous semiconductor film, a microcrystalline semiconductor film, or the like; a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used; Alternatively, both an element belonging to Group 15 and an element belonging to Group 15 and an element belonging to Group 13 may be applied.
【００１５】ゲッタリング技術は、不純物元素そのもの
の効果によって金属元素の固溶度が高まることがわかっ
ており、前記金属元素の固溶度の違いを利用したメカニ
ズムになっている。つまり、前記不純物元素の添加され
た領域（ゲッタリング領域）と添加されていない領域
（被ゲッタリング領域）の固溶度の比（偏析係数）によ
り、新たな前記金属元素の平衡状態に移ることでゲッタ
リングが成立する。It is known that the gettering technique increases the solid solubility of the metal element by the effect of the impurity element itself, and is a mechanism utilizing the difference in the solid solubility of the metal element. In other words, a transition to a new equilibrium state of the metal element occurs due to the ratio (segregation coefficient) of the solid solubility between the region to which the impurity element is added (gettering region) and the region to which the impurity element is not added (gettering region). Gettering is established with.
【００１６】ここで、ゲッタリング前後でのニッケルの
濃度プロファイルの形状の変化を図１（Ａ）に示す。な
お、結晶化は、重量換算で１０ｐｐｍの濃度の酢酸ニッ
ケル水溶液を非晶質珪素膜に塗布した後、温度５５０℃
で８時間、窒素雰囲気中で加熱した。続いて、リンを３
０ｋＶで５×１０14／ｃｍ3ドープし、窒素雰囲気中、
温度６００℃で１２時間の加熱処理を行った。図１
（Ａ）において、リンの濃度プロファイルの分布形状
と、加熱処理後のニッケルの濃度プロファイルの分布形
状がよく似ていることがわかる。FIG. 1A shows a change in the shape of the nickel concentration profile before and after gettering. The crystallization was performed by applying an aqueous solution of nickel acetate at a concentration of 10 ppm by weight to the amorphous silicon film, and then applying the temperature of 550 ° C.
For 8 hours in a nitrogen atmosphere. Then, add 3 phosphorus
Doping 5 × 10 14 / cm 3 at 0 kV, in a nitrogen atmosphere,
Heat treatment was performed at a temperature of 600 ° C. for 12 hours. FIG.
In (A), it can be seen that the distribution shape of the phosphorus concentration profile is very similar to the distribution shape of the nickel concentration profile after the heat treatment.
【００１７】図１（Ａ）から偏析係数のリン濃度依存性
が求めることができ、その結果を図１（Ｂ）に示す。た
だし、前記偏析係数はリン濃度が１×１０17／ｃｍ3に
おけるニッケル濃度を１として規格化して求めた。リン
濃度が１×１０17／ｃｍ3におけるニッケル濃度で規格
化したのは、リン濃度１×１０17／ｃｍ3以下ではゲッ
タリング後のニッケルの分布がほぼ平坦であるためであ
る。図１（Ｂ）より、リン濃度の増加に伴って、ニッケ
ルの濃度が増加、つまり偏析係数が増加することが確認
できる。The dependency of the segregation coefficient on the phosphorus concentration can be obtained from FIG. 1 (A), and the result is shown in FIG. 1 (B). However, the segregation coefficient was determined by standardizing the nickel concentration as 1 at a phosphorus concentration of 1 × 10 17 / cm 3 . The phosphorus concentration was normalized by the concentration of nickel in the 1 × 10 17 / cm 3 is the following phosphorus concentration 1 × 10 17 / cm 3 is for the distribution of nickel after gettering is substantially flat. From FIG. 1B, it can be confirmed that the nickel concentration increases, that is, the segregation coefficient increases with the phosphorus concentration.
【００１８】次に、ゲッタリングの加熱温度依存性につ
いて検討する。ここではまず、加熱温度をパラメータと
して実験を行う際の加熱時間をどれくらいにするかにつ
いて検討する。図２は、膜厚２００ｎｍに対して加熱時
間を振って温度４５０℃で加熱処理を行った結果を示し
ている。３０分と６０分の加熱処理で、プロファイルが
ほとんど同じであることから、３０分でゲッタリングが
ほぼ飽和していることがわかる。一方、本出願人による
これまでの実験から、加熱温度が高いほど加熱時間が短
縮されることは分かっており、４５０℃よりも高い温度
でゲッタリングする場合は同じ膜厚であれば３０分で充
分飽和すると考えられる。しかし、以下の述べる実験で
用いる膜厚は３５０ｎｍであり、マージンも考慮して加
熱時間を２時間とした。ただし、４５０℃のみ４時間の
加熱処理を行った。これはゲッタリングを十分に飽和さ
せるためである。Next, the dependence of gettering on the heating temperature will be discussed. Here, first, how long the heating time when conducting an experiment using the heating temperature as a parameter will be examined. FIG. 2 shows the result of performing a heat treatment at a temperature of 450 ° C. while varying the heating time for a film thickness of 200 nm. Since the profiles are almost the same in the heat treatment for 30 minutes and 60 minutes, it is understood that the gettering is almost saturated in 30 minutes. On the other hand, from experiments conducted by the present applicant, it has been known that the higher the heating temperature is, the shorter the heating time is. If gettering is performed at a temperature higher than 450 ° C., the same film thickness can be obtained in 30 minutes. It is considered to be sufficiently saturated. However, the film thickness used in the experiments described below was 350 nm, and the heating time was set to 2 hours in consideration of the margin. However, heat treatment was performed at 450 ° C. for 4 hours. This is to sufficiently saturate gettering.
【００１９】膜厚４００ｎｍの結晶質珪素膜にリンを３
０ｋＶで５×１０14／ｃｍ3導入し、加熱温度を４５０
℃、５００℃、６００℃、７００℃、８００℃と振って
加熱処理を行った。加熱時間は４５０℃においては４時
間行い、その他の条件においては２時間行った。加熱処
理後のニッケルプロファイルの結果を図３（Ａ）に示
す。比較的低加速度でリンを導入しているため、リンは
前記結晶質珪素膜表面に分布している。そのため、膜表
面の分布が多いほど、ゲッタリングが効率良く行われて
いることになる。図３（Ａ）より、温度が高温になるに
つれニッケルの濃度プロファイルが平坦化しており、ゲ
ッタリング能力が低下していることがわかる。Phosphorus is added to a 400 nm-thick crystalline silicon film.
Introduce 5 × 10 14 / cm 3 at 0 kV and raise the heating temperature to 450
Heat treatment was performed by shaking at 500 ° C., 600 ° C., 700 ° C., and 800 ° C. The heating time was 4 hours at 450 ° C. and 2 hours under other conditions. FIG. 3A shows the result of the nickel profile after the heat treatment. Since phosphorus is introduced at a relatively low acceleration, phosphorus is distributed on the surface of the crystalline silicon film. Therefore, the greater the distribution of the film surface, the more efficiently gettering is performed. FIG. 3A shows that as the temperature increases, the nickel concentration profile is flattened, and the gettering ability decreases.
【００２０】また、これらの加熱処理におけるリンの濃
度プロファイルの変化について図３（Ｂ）に示す。リン
の濃度プロファイルは７００℃まではほとんど変化はな
いが、８００℃で形状が変わっており、リンが拡散して
いることがわかる。なお、５００℃と６００℃におい
て、プロファイルがほとんど同じであったことから、４
５０℃については測定していない。FIG. 3B shows the change in the concentration profile of phosphorus during these heat treatments. Although the concentration profile of phosphorus hardly changes up to 700 ° C., the shape changes at 800 ° C., indicating that phosphorus is diffused. Since the profiles at 500 ° C. and 600 ° C. were almost the same,
No measurement was made at 50 ° C.
【００２１】図３（Ｂ）で見られるリンの濃度プロファ
イルの変化の影響を除くため、図３（Ａ）の加熱温度の
各条件におけるリンとニッケルの濃度プロファイルから
相関を取ったのが図４（Ａ）である。ただし、図４
（Ａ）はリン濃度1×１０17／ｃｍ3で規格化してあり、
４５０℃においては５００℃でのリンの濃度プロファイ
ルを用いて計算した。図４（Ａ）でも明らかに温度増加
とともにゲッタリング能力が低下していることが分か
る。また、どの温度条件においても、偏析係数はリン濃
度５×１０19／ｃｍ3付近から立ち上がり、５×１０19
／ｃｍ3以上の濃度では、ほぼ直線的に増加している。
式で表すと、偏析係数Ｋはリン濃度Ｐに対し、In order to eliminate the influence of the change in the phosphorus concentration profile shown in FIG. 3B, a correlation was obtained from the phosphorus and nickel concentration profiles under each heating temperature condition in FIG. 3A. (A). However, FIG.
(A) is standardized at a phosphorus concentration of 1 × 10 17 / cm 3 ,
At 450 ° C., the calculation was performed using the phosphorus concentration profile at 500 ° C. FIG. 4 (A) also clearly shows that the gettering ability decreases as the temperature increases. Also, under any temperature condition, the segregation coefficient rises from around 5 × 10 19 / cm 3 of phosphorus concentration, and 5 × 10 19
At a concentration of / cm 3 or more, it increases almost linearly.
When expressed by the equation, the segregation coefficient K is
【００２２】[0022]
【数１】 (Equation 1)
【００２３】ただし、Ａは定数（以下、リン濃度依存係
数と呼ぶ。）、Ｐ＞５×１０19と書くことができる。各
温度条件においてＡを求め、温度との相関を取ると、図
４（Ｂ）のようになる。なお、図４（Ｂ）において縦軸
はリン濃度依存係数Ａであり、図４（Ｂ）から近似式を
求めると、リン濃度依存係数ＡはHere, A can be written as a constant (hereinafter referred to as a phosphorus concentration dependent coefficient), and P> 5 × 10 19 . When A is obtained under each temperature condition and the correlation with the temperature is obtained, the result is as shown in FIG. In FIG. 4B, the vertical axis is the phosphorus concentration dependent coefficient A. When an approximate expression is obtained from FIG. 4B, the phosphorus concentration dependent coefficient A is
【００２４】[0024]
【数２】 (Equation 2)
【００２５】となる。## EQU1 ##
【００２６】以上より、任意のリン濃度およびゲッタリ
ング時の温度における偏析係数を一義的に求めることが
可能になった。例として、図５にリン濃度２×１０21／
ｃｍ3であるときの温度に対する偏析係数の計算結果を
示す。図５から、高温になるほど偏析係数が低く、ゲッ
タリング効率が落ちることが分かる。As described above, the segregation coefficient at an arbitrary phosphorus concentration and the temperature at the time of gettering can be uniquely obtained. As an example, FIG. 5 shows a phosphorus concentration of 2 × 10 21 /
The calculation result of the segregation coefficient with respect to the temperature at cm 3 is shown. FIG. 5 shows that the higher the temperature, the lower the segregation coefficient and the lower the gettering efficiency.
【００２７】これまでの議論で、高温ほどゲッタリング
効率が落ちることが明らかになった。その理由として、
以下のように考察されている。リンがドープされると、
結晶質半導体膜は非晶質状態になり、この中にリンが組
み込まれる。加熱処理を行うと、非晶質状態である半導
体膜は再結晶化し、リンは格子間位置に存在するように
なる。この状態が最もゲッタリング効率が高いと考えら
れる。しかしながら、加熱処理をこれ以上続けると、リ
ンは活性化され、格子位置に存在するようになる。この
状態ではゲッタリング効率は低くなると考えられる。The discussions so far have revealed that the higher the temperature, the lower the gettering efficiency. As a reason,
It is considered as follows. When phosphorus is doped,
The crystalline semiconductor film becomes amorphous, and phosphorus is incorporated therein. When the heat treatment is performed, the semiconductor film in an amorphous state is recrystallized, and phosphorus is present at an interstitial position. This state is considered to have the highest gettering efficiency. However, if the heat treatment is continued further, phosphorus is activated and becomes present at lattice positions. In this state, gettering efficiency is considered to be low.
【００２８】図６にゲッタリングの拡散における模式図
を示す。偏析した金属元素が拡散していく過程は、単純
な拡散モデルでは扱えず、結晶質半導体膜中の金属元素
の固溶度を考慮したモデルが必要である。つまり、結晶
質半導体膜中の拡散は金属元素の固溶度で制限され、そ
れ以上の濃度での拡散は起きないと言うモデルである。
ただし、被ゲッタリング領域は不純物元素が導入されて
いるため、ゲッタリング領域よりも金属元素の固溶度は
高くなっている。つまり、ゲッタリングは、偏析状態の
金属元素が、固溶度で制限された濃度以下であるゲッタ
リング領域へと拡散していき、徐々に偏析量が減少して
いく過程として捉えることができる。FIG. 6 is a schematic view showing the diffusion of gettering. The process in which the segregated metal element diffuses cannot be handled by a simple diffusion model, and a model that takes into account the solid solubility of the metal element in the crystalline semiconductor film is required. In other words, the model is such that diffusion in the crystalline semiconductor film is limited by the solid solubility of the metal element, and diffusion at a higher concentration does not occur.
However, since the gettering region has the impurity element introduced therein, the solid solubility of the metal element is higher than that of the gettering region. In other words, gettering can be regarded as a process in which a segregated metal element diffuses into a gettering region having a concentration equal to or less than the concentration limited by the solid solubility, and the segregation amount gradually decreases.
【００２９】実際の結晶質珪素膜ではニッケルは結晶粒
界等に析出しているが、マクロ的には平均濃度Ｃで分布
していると仮定する。また、被ゲッタリング領域とゲッ
タリング領域の境界では、不純物元素の濃度＝０として
拡散方程式を解く。不純物元素の濃度が０である仮定
は、十分な偏析係数を与えれば、実効的にゲッタリング
領域内の濃度が無視できる程度に小さくなるので、特に
問題はない。In an actual crystalline silicon film, nickel is precipitated at a crystal grain boundary or the like, but it is assumed that nickel is distributed at an average concentration C macroscopically. At the boundary between the gettering region and the gettering region, the diffusion equation is solved with the impurity element concentration = 0. The assumption that the concentration of the impurity element is 0 is not a problem, since the concentration in the gettering region is effectively reduced to a negligible level if a sufficient segregation coefficient is given.
【００３０】ゲッタリングの拡散は、図６の模式図にお
いて、被ゲッタリング領域の不純物元素がゲッタリング
領域へ拡散するに従い、結晶質珪素膜において制限され
ている固溶度Ｃ0の領域が徐々に広がっていき、前記被
ゲッタリング領域の長さＬに到達した時点でゲッタリン
グが終了するものとする。In the diffusion of gettering, as shown in the schematic diagram of FIG. 6, as the impurity element in the region to be gettered diffuses into the gettering region, the region of the crystalline silicon film having the limited solid solubility C 0 gradually increases. It is assumed that gettering ends when the length of the gettered region reaches the length L.
【００３１】ここで、拡散方程式を解く。ゲッタリング
領域から被ゲッタリング領域までの距離がｘのとき、不
純物元素の拡散はＣ0×Ｄ／ｘで表され、ｘの時間微分
は、Here, the diffusion equation is solved. When the distance from the gettering region to the gettering region is x, the diffusion of the impurity element is represented by C 0 × D / x, and the time derivative of x is
【００３２】[0032]
【数３】 (Equation 3)
【００３３】となる。（３）式を積分して、ゲッタリン
グ時間ｔを求めると、## EQU1 ## When the gettering time t is obtained by integrating the equation (3),
【００３４】[0034]
【数４】 (Equation 4)
【００３５】ただし、（４）式において、被ゲッタリン
グ領域の両側にゲッタリング領域が存在するなら、ｘは
ｘ／２となるので、ｔはｔ／４になる。However, in the equation (4), if the gettering region exists on both sides of the gettering region, x becomes x / 2, so t becomes t / 4.
【００３６】以上より、ゲッタリング時間は、結晶質珪
素膜において制限されている固溶度と拡散係数の積Ｃ0
Ｄに反比例し、初期濃度Ｃに比例する。また、被ゲッタ
リング領域の長さの２乗に比例することになる。As described above, the gettering time is determined by the product C 0 of the solid solubility and the diffusion coefficient limited in the crystalline silicon film.
It is inversely proportional to D and proportional to the initial concentration C. In addition, it is proportional to the square of the length of the gettered region.
【００３７】単結晶珪素膜におけるニッケルの濃度C0と
拡散係数Dは、文献等から、The nickel concentration C 0 and the diffusion coefficient D in the single-crystal silicon film are determined from literatures and the like.
【００３８】[0038]
【数５】 (Equation 5)
【００３９】[0039]
【数６】 (Equation 6)
【００４０】で表され、Ｃ0Ｄ積は図７（Ａ）のような
曲線となる。図７（Ａ）は温度が５０℃変わると、Ｃ0
Ｄ積は一桁以上変化し、その変化率は低温ほど大きい。
つまり、低温になるほど、急激にゲッタリングに要する
時間が伸びてくることになる。例として、図７（Ｂ）に
ニッケル濃度５×１０18／ｃｍ3、リン濃度２×１０21
／ｃｍ3、偏析係数８００、被ゲッタリング領域の長さ
１５０μｍとしたときの温度に対するゲッタリング時間
の計算結果を示す。図７（Ｂ）からも低温になるほど、
急激にゲッタリング時間が伸びることが分かる。The C 0 D product is a curve as shown in FIG. FIG. 7A shows that when the temperature changes by 50 ° C., C 0
The D product changes by one or more digits, and the rate of change is greater at lower temperatures.
That is, as the temperature becomes lower, the time required for gettering rapidly increases. As an example, FIG. 7B shows a nickel concentration of 5 × 10 18 / cm 3 and a phosphorus concentration of 2 × 10 21.
/ Cm 3 , a segregation coefficient of 800, and a gettering time with respect to the temperature when the length of the gettering region is 150 μm. As shown in FIG. 7B, the lower the temperature,
It can be seen that the gettering time increases sharply.
【００４１】以上に述べたように、ゲッタリング効率を
向上させるには、低温で行う方が望ましいが、ゲッタリ
ングにおける金属元素の拡散の速度を促進するには高温
で行う方が望ましい。そこで、本発明では、ゲッタリン
グ効率を向上させ、かつ、拡散のプロセス速度を促進す
る方法として、ゲッタリングの加熱処理を少なくとも２
段階に分けて行うことを特徴とする。As described above, in order to improve the gettering efficiency, it is desirable to carry out at a low temperature, but it is desirable to carry out at a high temperature in order to accelerate the speed of diffusion of the metal element in gettering. Therefore, in the present invention, as a method of improving gettering efficiency and accelerating the diffusion process speed, at least two steps of heat treatment for gettering are performed.
It is characterized in that it is performed in stages.
【００４２】なお、１回目の加熱処理は２回目の加熱処
理より高温で処理するものとする。図７（Ｂ）で示した
ように、高温で処理する方がゲッタリング時間は短くて
すむ。しかし、図５で示したように、高温で加熱処理す
ると偏析係数が低く、ゲッタリング効率は悪い。そのた
め、２回目の加熱処理を低温で行うことによって偏析係
数を高くする。つまり、ゲッタリング効率を上げること
が出来る。なお、ゲッタリングにおける加熱処理を複数
回行う場合は、回数を追う毎に低温で処理するものとす
る。本発明は、低温で加熱処理を行うとゲッタリングに
時間が掛かり過ぎると言う欠点を、あらかじめ高温で加
熱処理しておくことによって解消する。さらに、高温で
の加熱処理後、低温で加熱処理することによって偏析係
数を高め、効率良くゲッタリングを行うことが出来るこ
とを特徴とする。The first heat treatment is performed at a higher temperature than the second heat treatment. As shown in FIG. 7B, the gettering time is shorter when the treatment is performed at a high temperature. However, as shown in FIG. 5, when heat treatment is performed at a high temperature, the segregation coefficient is low, and the gettering efficiency is poor. Therefore, the segregation coefficient is increased by performing the second heat treatment at a low temperature. That is, the gettering efficiency can be improved. Note that in the case where heat treatment in gettering is performed a plurality of times, the heat treatment is performed at a low temperature every time the number of times is increased. The present invention solves the disadvantage that the heat treatment at a low temperature takes too much time for gettering by performing the heat treatment at a high temperature in advance. Further, the heat treatment at a high temperature is followed by a heat treatment at a low temperature to increase the segregation coefficient, so that gettering can be performed efficiently.
【００４３】また、図８に温度条件を６００℃、５５０
℃、および６００℃で加熱処理した後続けて５５０℃で
加熱処理を行った時のニッケルの濃度プロファイルを示
す。ただし、加熱時間はそれぞれ２時間とした。図８よ
り、続けて加熱処理を行っても、ゲッタリングの効果は
あまり現れないことがわかる。つまり、１度高温で加熱
すると、前記金属元素は格子位置に存在するようにな
る。その後、低温で加熱処理を行っても前記金属元素は
組み込まれたネットワークから外れることがないので、
ゲッタリング能力は低いままになると考えられる。その
ため、１回目の加熱処理後、ゲッタリング領域の固溶度
を上げるために不純物元素をドーピングし、前記不純物
元素を格子間位置に存在させて、ゲッタリング能力を高
める必要がある。また、半導体膜の主成分になっている
元素をドーピングすることによって、格子位置に存在す
る前記金属元素をネットワークから外すことも可能であ
るので、前記半導体膜の主成分になっている元素をドー
ピングしても良い。FIG. 8 shows the temperature conditions at 600 ° C. and 550 ° C.
FIG. 6 shows a nickel concentration profile when a heat treatment is performed at 550 ° C. after a heat treatment at 600 ° C. and 600 ° C. FIG. However, each heating time was 2 hours. From FIG. 8, it can be seen that even if the heat treatment is performed continuously, the effect of gettering does not appear so much. That is, once heated at a high temperature, the metal element comes to exist at the lattice position. Thereafter, even if the heat treatment is performed at a low temperature, the metal element does not deviate from the incorporated network,
It is thought that the gettering ability will remain low. Therefore, after the first heat treatment, it is necessary to dope an impurity element in order to increase the solid solubility of the gettering region, and to make the impurity element exist at an interstitial position to increase the gettering ability. Further, by doping the element which is the main component of the semiconductor film, the metal element existing at the lattice position can be removed from the network. You may.
【００４４】さらに、１５族に属する元素を用いて金属
元素をゲッタリングする場合、１３族に属する元素もド
ーピングしてゲッタリングを行うと、ゲッタリング効率
が向上することが知られている。そのため、不純物元素
をドーピングする際は１５族に属する元素だけでなく１
３族に属する元素を用いても良い。Further, it is known that when a metal element is gettered by using an element belonging to Group 15 and gettering is performed by doping an element belonging to Group 13 as well, the gettering efficiency is improved. Therefore, when doping impurity elements, not only elements belonging to Group 15 but also 1
An element belonging to Group 3 may be used.
【００４５】このようにして、金属元素の除去または低
減を高効率に行うことができる。As described above, the removal or reduction of the metal element can be performed with high efficiency.
【００４６】[0046]
【発明の実施の形態】本発明の実施形態について、図９
〜図１０を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIG.
This will be described with reference to FIG.
【００４７】［実施形態１］まず、本実施例ではコーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスからなる基板３００を用い
る。なお、基板３００としては、合成石英基板やシリコ
ン基板、金属基板またはステンレス基板の表面に絶縁膜
を形成したものを用いても良い。また、本実施例の処理
温度に耐えうる耐熱性が有するプラスチック基板を用い
てもよい。[Embodiment 1] First, in this embodiment, a substrate 300 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass is used. Note that as the substrate 300, a synthetic quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed may be used. Further, a plastic substrate having heat resistance enough to withstand the processing temperature of this embodiment may be used.
【００４８】次いで、基板３００上に酸化珪素膜、窒化
珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地
膜３０１を形成する。本実施例では下地膜３０１として
２層構造を用いるが、前記絶縁膜の単層膜または２層以
上積層させた構造を用いても良い。下地膜３０１の一層
目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、Ｎ
Ｈ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪
素膜３０１ａを１０〜２００nm（好ましくは５０〜１０
０nm）形成する。Next, a base film 301 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on the substrate 300. Although a two-layer structure is used as the base film 301 in this embodiment, a single-layer film of the insulating film or a structure in which two or more layers are stacked may be used. As the first layer of the base film 301, SiH 4 , N 2
The silicon oxynitride film 301a formed by using H 3 and N 2 O as a reaction gas is formed to a thickness of 10 to 200 nm (preferably 50 to 10 nm).
0 nm).
【００４９】次に、下地膜上に半導体膜３０２を形成す
る。半導体膜３０２は、非晶質構造を有する半導体膜を
公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズ
マＣＶＤ法等）により厚さ２０〜８０ｎｍ（好ましくは
３０〜６０ｎｍ）成膜する。前記半導体膜３０２として
は、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜
などがあり、非晶質珪素ゲルマニウム膜などの非晶質構
造を有する化合物半導体膜を適用しても良い。Next, a semiconductor film 302 is formed on the base film. As the semiconductor film 302, a semiconductor film having an amorphous structure is formed to a thickness of 20 to 80 nm (preferably 30 to 60 nm) by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). The semiconductor film 302 includes an amorphous semiconductor film, a microcrystalline semiconductor film, a polycrystalline semiconductor film, and the like, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used.
【００５０】続いて、ニッケルなどの金属元素を用いた
熱結晶化法を行う。ニッケルなどの金属元素の添加の方
法は、プラズマ処理法や蒸着法、イオン注入法、スパッ
タ法、溶液塗布法等を利用すればよく、いずれかの方法
により、図９（Ｂ）に示す前記金属含有層３０３を形成
する。その後、加熱処理を行ない、半導体層を結晶化さ
せる。Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, an evaporation method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. The containing layer 303 is formed. After that, heat treatment is performed to crystallize the semiconductor layer.
【００５１】また、熱結晶化法の後に、さらにレーザ結
晶化法を行う場合は、パルス発振型または連続発光型の
エキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用
いることができる。これらのレーザを用いる場合には、
レーザ発振器から放射されたレーザビームを光学系で線
状に集光し半導体膜に照射する方法を用いると良い。結
晶化の条件は実施者が適宣選択するものであるが、エキ
シマレーザを用いる場合はパルス発振周波数３００Ｈｚ
とし、レーザーエネルギー密度を１００〜４００mJ/cm2
(代表的には２００〜３００mJ/cm2)とする。また、ＹＡ
Ｇレーザを用いる場合にはその第２高調波を用いパルス
発振周波数１〜３００Ｈｚとし、レーザーエネルギー密
度を３００〜６００mJ/cm2(代表的には３５０〜５００m
J/cm2)とすると良い。そして幅１００〜１０００μｍ、
例えば４００μｍで線状に集光したレーザビームを基板
全面に渡って照射し、この時の線状レーザビームの重ね
合わせ率（オーバーラップ率）を５０〜９８％として行
えばよい。When a laser crystallization method is further performed after the thermal crystallization method, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, a YVO 4 laser, or the like can be used. When using these lasers,
It is preferable to use a method in which a laser beam emitted from a laser oscillator is linearly condensed by an optical system and irradiated on a semiconductor film. The crystallization conditions are appropriately selected by the practitioner, but when an excimer laser is used, the pulse oscillation frequency is 300 Hz.
And a laser energy density of 100 to 400 mJ / cm 2
(Typically 200 to 300 mJ / cm 2 ). Also, YA
When a G laser is used, its second harmonic is used to set a pulse oscillation frequency of 1 to 300 Hz and a laser energy density of 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ).
J / cm 2 ). And a width of 100 to 1000 μm,
For example, a laser beam condensed linearly at 400 μm may be irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser beam at this time may be set to 50 to 98%.
【００５２】フォトリソグラフィ法を用いてレジストか
らなるマスク３０５ａ〜３０５ｅを形成し、半導体膜に
１５族に属する元素、または、１５族に属する元素およ
び１３族に属する元素を添加して、不純物領域３０６ａ
〜３０６ｆを形成する。（図９（Ｃ））ドーピング処理
はイオンドープ法、若しくはイオン注入法で行えば良
い。イオンドープ法の条件はドーズ量を５×１０13/cm2
以上とし、加速電圧を１０〜１００ｋｅＶとして行う。Masks 305a to 305e made of resist are formed by photolithography, and an element belonging to Group 15 or an element belonging to Group 15 and an element belonging to Group 13 are added to the semiconductor film to form an impurity region 306a.
To 306f. (FIG. 9C) The doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose is 5 × 10 13 / cm 2
As described above, the acceleration voltage is set to 10 to 100 keV.
【００５３】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第１の加
熱処理を行う。第１の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。Next, a first heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The first heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less.
【００５４】続いて、レジストからなるマスクを除去せ
ずに、半導体膜に再度１５族に属する元素、または、１
５族に属する元素および１３族に属する元素を添加し
て、不純物領域３０７ａ〜３０７ｆを形成する。（図９
（Ｄ））ドーピング処理はイオンドープ法、若しくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を５×１０13/cm2以上とし、加速電圧を１０〜１０
０ｋｅＶとして行う。Subsequently, the element belonging to Group 15 or 1 is added to the semiconductor film again without removing the resist mask.
Impurity regions 307a to 307f are formed by adding an element belonging to Group 5 and an element belonging to Group 13. (FIG. 9
(D) Doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method are that the dose is 5 × 10 13 / cm 2 or more and the acceleration voltage is 10 to 10
The operation is performed at 0 keV.
【００５５】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第２の加
熱処理を行う。第２の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で、かつ第１の加熱処理
より低温で行う。これにより、不純物領域に前記金属元
素がゲッタリングされる。Next, a second heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The heat treatment is performed at 400 ° C. or higher in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less, and at a lower temperature than the first heat treatment. Thus, the metal element is gettered in the impurity region.
【００５６】レジストを除去し、また、ゲッタリングの
終了した結晶質半導体膜の不純物領域３０７ａ〜３０７
ｆを除去して半導体層４０２〜４０６を形成する。The resist is removed, and the impurity regions 307a to 307 of the crystalline semiconductor film after the gettering is completed.
By removing f, semiconductor layers 402 to 406 are formed.
【００５７】このようにして形成された半導体層を用い
てＴＦＴを作製すると、その電気的特性は向上する。特
にオフ電流値が下がる。When a TFT is manufactured using the semiconductor layer thus formed, its electrical characteristics are improved. In particular, the off-current value decreases.
【００５８】［実施形態２］実施形態１にしたがって、
図９（Ｃ）の第１の加熱処理まで行う。[Embodiment 2] According to Embodiment 1,
The process is performed up to the first heat treatment in FIG.
【００５９】その後、第２のドーピング処理は、半導体
膜の主成分である元素をドーピングして、領域３０７ａ
〜３０７ｆを形成する。前記第２のドーピングにより、
前記第１の加熱処理によって格子位置に存在するように
なった金属元素を不活性化し、格子間位置に存在させる
ことになる。Thereafter, in a second doping process, an element which is a main component of the semiconductor film is doped to form a region 307a.
To 307f. By the second doping,
The metal element present at the lattice position by the first heat treatment is inactivated and is present at the interstitial position.
【００６０】次いで、図１０（Ａ）に示すように、第２
の加熱処理を行う。前記第２の加熱処理はファーネスア
ニール炉を用いる熱アニール法で行う。熱アニール法と
しては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐ
ｐｍ以下の窒素雰囲気中で４００℃以上で、かつ第１の
加熱処理より低温で行う。これにより、前記領域に不純
物元素がゲッタリングされる。Next, as shown in FIG.
Is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As a thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 p.
The heat treatment is performed at 400 ° C. or higher in a nitrogen atmosphere at pm or lower and at a lower temperature than the first heat treatment. Thereby, the impurity element is gettered in the region.
【００６１】レジストを除去し、また、ゲッタリングの
終了した結晶質半導体膜の領域３０７ａ〜３０７ｆを除
去して半導体層４０２〜４０６を形成する。The semiconductor layers 402 to 406 are formed by removing the resist and removing the regions 307a to 307f of the crystalline semiconductor film after the gettering is completed.
【００６２】このようにして形成された半導体層を用い
てＴＦＴを作製すると、その電気的特性は向上する。特
にオフ電流値が下がる。When a TFT is manufactured using the semiconductor layer formed as described above, its electrical characteristics are improved. In particular, the off-current value decreases.
【００６３】なお、本発明は、実施形態１および２で示
したＴＦＴの作製方法に限らず、ボトムゲートやその他
のＴＦＴの構造に対しても適用できる。The present invention is not limited to the TFT manufacturing method shown in Embodiments 1 and 2, but can be applied to a bottom gate and other TFT structures.
【００６４】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。The present invention having the above configuration will be described in more detail with reference to the following embodiments.
【００６５】[0065]
【実施例】［実施例１］本実施例ではゲッタリング領域
の固溶度を上げるために１５族に属する元素を再ドープ
する方法について図９〜１０を用いて説明する。[Embodiment 1] In this embodiment, a method of re-doping an element belonging to Group 15 in order to increase the solid solubility of the gettering region will be described with reference to FIGS.
【００６６】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板３００を用いる。なお、基板
３００としては、合成石英基板やシリコン基板、金属基
板またはステンレス基板の表面に絶縁膜を形成したもの
を用いても良い。また、本実施例の処理温度に耐えうる
耐熱性が有するプラスチック基板を用いてもよい。First, in this embodiment, Corning # 70
A substrate 300 made of glass such as barium borosilicate glass represented by 59 glass or # 1737 glass, or aluminoborosilicate glass is used. Note that as the substrate 300, a synthetic quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed may be used. Further, a plastic substrate having heat resistance enough to withstand the processing temperature of this embodiment may be used.
【００６７】次いで、基板３００上に酸化珪素膜、窒化
珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地
膜３０１を形成する。本実施例では下地膜３０１として
２層構造を用いるが、前記絶縁膜の単層膜または２層以
上積層させた構造を用いても良い。下地膜３０１の一層
目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、Ｎ
Ｈ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪
素膜３０１ａを１０〜２００nm（好ましくは５０〜１０
０nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒
化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、
Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜
４０１のニ層目としては、プラズマＣＶＤ法を用い、Ｓ
ｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化
珪素膜４０１ｂを５０〜２００ｎｍ（好ましくは１００
〜１５０nm）の厚さに積層形成する。本実施例では、膜
厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成比Ｓｉ＝
３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成し
た。Next, a base film 301 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed on the substrate 300. Although a two-layer structure is used as the base film 301 in this embodiment, a single-layer film of the insulating film or a structure in which two or more layers are stacked may be used. As the first layer of the base film 301, SiH 4 , N 2
The silicon oxynitride film 301a formed by using H 3 and N 2 O as a reaction gas is formed to a thickness of 10 to 200 nm (preferably 50 to 10 nm).
0 nm). In this embodiment, a 50 nm-thick silicon oxynitride film 301a (composition ratio: Si = 32%, O = 27%,
N = 24%, H = 17%). Next, as a second layer of the base film 401, S
A silicon oxynitride film 401b formed using iH 4 and N 2 O as a reaction gas is formed to a thickness of 50 to 200 nm (preferably 100
(About 150 nm). In this embodiment, a 100-nm-thick silicon oxynitride film 401b (composition ratio Si =
32%, O = 59%, N = 7%, H = 2%).
【００６８】次に、下地絶縁膜上に半導体膜３０２を形
成する。半導体膜３０２は、非晶質構造を有する半導体
膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプ
ラズマＣＶＤ法等）により厚さ２５〜８０ｎｍ（好まし
くは３０〜６０ｎｍ）成膜する。前記半導体膜３０２と
しては、非晶質半導体膜や微結晶半導体膜、多結晶半導
体膜などがあり、非晶質珪素ゲルマニウム膜などの非晶
質構造を有する化合物半導体膜を適用しても良い。本実
施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質
珪素膜を成膜した。Next, a semiconductor film 302 is formed on the base insulating film. As the semiconductor film 302, a semiconductor film having an amorphous structure is formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm) by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). The semiconductor film 302 includes an amorphous semiconductor film, a microcrystalline semiconductor film, a polycrystalline semiconductor film, and the like, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be used. In this embodiment, an amorphous silicon film having a thickness of 55 nm is formed by a plasma CVD method.
【００６９】続いて、ニッケルなどの金属元素を用いた
熱結晶化法を行う。ニッケルなどの金属元素の添加の方
法は、プラズマ処理法や蒸着法、イオン注入法、スパッ
タ法、溶液塗布法等を利用すればよく、いずれかの方法
により、図９（Ｂ）に示す前記金属含有層３０３を形成
する。その後、加熱処理を行ない、半導体層を結晶化さ
せる。本実施例では、ニッケルを含む溶液（重量換算濃
度１０ｐｐｍ、体積５ｍｌ）を非晶質珪素膜上に保持さ
せた。この非晶質珪素膜に脱水素化（５００℃、１時
間）を行った後、熱結晶化（５５０℃、４時間）を行っ
た。これにより、前記非晶質半導体膜はニッケルを５×
１０18/cm3保持することになる。Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, an evaporation method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. The containing layer 303 is formed. After that, heat treatment is performed to crystallize the semiconductor layer. In this example, a solution containing nickel (concentration in terms of weight of 10 ppm, volume of 5 ml) was held on the amorphous silicon film. After dehydrogenation (500 ° C., 1 hour) of this amorphous silicon film, thermal crystallization (550 ° C., 4 hours) was performed. As a result, the amorphous semiconductor film is made of nickel 5 ×.
It will be 10 18 / cm 3 .
【００７０】また、熱結晶化法の後に、さらにレーザ結
晶化法を行う場合は、パルス発振型または連続発光型の
エキシマレーザやＹＡＧレーザ、ＹＶＯ4レーザ等を用
いることができる。これらのレーザを用いる場合には、
レーザ発振器から放射されたレーザビームを光学系で線
状に集光し半導体膜に照射する方法を用いると良い。結
晶化の条件は実施者が適宣選択するものであるが、エキ
シマレーザを用いる場合はパルス発振周波数３００Ｈｚ
とし、レーザーエネルギー密度を１００〜４００mJ/cm2
(代表的には２００〜３００mJ/cm2)とする。また、ＹＡ
Ｇレーザを用いる場合にはその第２高調波を用いパルス
発振周波数１〜３００Ｈｚとし、レーザーエネルギー密
度を３００〜６００mJ/cm2(代表的には３５０〜５００m
J/cm2)とすると良い。そして幅１００〜１０００μｍ、
例えば４００μｍで線状に集光したレーザビームを基板
全面に渡って照射し、この時の線状レーザビームの重ね
合わせ率（オーバーラップ率）を５０〜９８％として行
えばよい。When a laser crystallization method is further performed after the thermal crystallization method, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, a YVO 4 laser, or the like can be used. When using these lasers,
It is preferable to use a method in which a laser beam emitted from a laser oscillator is linearly condensed by an optical system and irradiated on a semiconductor film. The crystallization conditions are appropriately selected by the practitioner, but when an excimer laser is used, the pulse oscillation frequency is 300 Hz.
And a laser energy density of 100 to 400 mJ / cm 2
(Typically 200 to 300 mJ / cm 2 ). Also, YA
When a G laser is used, its second harmonic is used to set a pulse oscillation frequency of 1 to 300 Hz and a laser energy density of 300 to 600 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ).
J / cm 2 ). And a width of 100 to 1000 μm,
For example, a laser beam condensed linearly at 400 μm may be irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser beam at this time may be set to 50 to 98%.
【００７１】フォトリソグラフィ法を用いてレジストか
らなるマスク３０５ａ〜３０５ｅを形成し、半導体膜に
１５族に属する元素、または、１５族に属する元素およ
び１３族に属する元素を添加して、不純物領域３０６ａ
〜３０６ｆを形成する。（図９（Ｃ））ドーピング処理
はイオンドープ法、若しくはイオン注入法で行えば良
い。イオンドープ法の条件はドーズ量を５×１０13/cm2
以上とし、加速電圧を１０〜１００ｋｅＶとして行う。
本実施例ではドーズ量を２×１０15/cm2とし、加速電圧
を１０ｋｅＶとして行った。１５族に属する元素とし
て、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いた。この条件でドーピン
グを行ない、半導体膜中には２×１０21/cm3のリンが打
ち込まれた。Masks 305a to 305e made of resist are formed by photolithography, and an element belonging to Group 15 or an element belonging to Group 15 and an element belonging to Group 13 are added to the semiconductor film to form an impurity region 306a.
To 306f. (FIG. 9C) The doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose is 5 × 10 13 / cm 2
As described above, the acceleration voltage is set to 10 to 100 keV.
In this embodiment, the dose is set to 2 × 10 15 / cm 2 and the acceleration voltage is set to 10 keV. Typically, phosphorus (P) or arsenic (As) is used as an element belonging to Group XV. Here, phosphorus (P) is used. Doping was performed under these conditions, and 2 × 10 21 / cm 3 of phosphorus was implanted in the semiconductor film.
【００７２】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第１の加
熱処理を行う。第１の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。本実施例では７
００℃、７．５時間の加熱処理を行った。（１）式よ
り、偏析係数は１２３になる。Next, a first heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The first heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 7
Heat treatment was performed at 00 ° C. for 7.5 hours. From the equation (1), the segregation coefficient is 123.
【００７３】続いて、レジストからなるマスクを除去せ
ずに、半導体膜に１５族に属する元素、または、１５族
に属する元素および１３族に属する元素を添加して、不
純物領域３０７ａ〜３０７ｆを形成する。（図９
（Ｄ））ドーピング処理はイオンドープ法、若しくはイ
オン注入法で行えば良い。イオンドープ法の条件はドー
ズ量を５×１０13/cm2以上とし、加速電圧を１０〜１０
０ｋｅＶとして行う。本実施例ではドーズ量を２×１０
15/cm2とし、加速電圧を１０ｋｅＶとして行った。１５
族に属する元素として、典型的にはリン（Ｐ）または砒
素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。
この条件でドーピングを行ない、半導体膜中には２×１
０21/cm3のリンが打ち込まれた。Subsequently, an element belonging to Group 15 or an element belonging to Group 15 and an element belonging to Group 13 are added to the semiconductor film without removing the resist mask to form impurity regions 307a to 307f. I do. (FIG. 9
(D) Doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method are that the dose is 5 × 10 13 / cm 2 or more and the acceleration voltage is 10 to 10
The operation is performed at 0 keV. In this embodiment, the dose is 2 × 10
15 / cm 2 and an acceleration voltage of 10 keV. Fifteen
Typically, phosphorus (P) or arsenic (As) is used as an element belonging to the group. Here, phosphorus (P) is used.
Doping is performed under these conditions, and 2 × 1
0 21 / cm 3 of phosphorus was implanted.
【００７４】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第２の加
熱処理を行う。第２の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。本実施例では５
５０℃、６．６時間の加熱処理を行った。（１）式よ
り、偏析係数は８３３になる。これにより、被ゲッタリ
ング領域のニッケルの含有量は４．９×１０13/cm3まで
減らすことが出来る。チャネル形成領域やオフセット領
域などの高抵抗層は５×１０17/cm3以下であれば、ＴＦ
Ｔを作製した際の電気的特性に影響しないので、２回の
加熱処理で充分ゲッタリング出来たと言える。Next, a second heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 5
Heat treatment was performed at 50 ° C. for 6.6 hours. From the equation (1), the segregation coefficient is 833. Thereby, the nickel content in the gettering region can be reduced to 4.9 × 10 13 / cm 3 . If the high resistance layer such as a channel forming region or an offset region is 5 × 10 17 / cm 3 or less, TF
It can be said that gettering could be sufficiently performed by two heat treatments since the electrical characteristics when T was manufactured were not affected.
【００７５】レジストを除去し、ゲッタリングの終了し
た結晶質半導体膜の不純物領域３０７ａ〜３０７ｆを除
去して半導体層４０２〜４０６を形成する。The resist is removed, and the impurity regions 307a to 307f of the crystalline semiconductor film after the gettering is removed to form semiconductor layers 402 to 406.
【００７６】このようにして得られた半導体層を用いて
ＴＦＴを作製すると、その電気的特性はオフ電流が下が
り、良好な特性が得られる。When a TFT is manufactured using the semiconductor layer obtained as described above, the electrical characteristics of the TFT are reduced in off-state current, and favorable characteristics are obtained.
【００７７】［実施例２］本実施例ではゲッタリング領
域の固溶度を上げるために半導体膜の主成分である元素
をドープする方法について図９〜１０を用いて説明す
る。Embodiment 2 In this embodiment, a method of doping an element which is a main component of a semiconductor film in order to increase the solid solubility of a gettering region will be described with reference to FIGS.
【００７８】実施例１にしたがって、図９（Ｃ）の第１
の加熱処理まで行う。According to the first embodiment, the first of FIG.
Until the heat treatment of.
【００７９】続いて、レジストからなるマスクを除去せ
ずに、半導体膜に半導体膜の主成分である元素を添加し
て、不純物領域３０７ａ〜３０７ｆを形成する。（図１
０（Ａ））ドーピング処理はイオンドープ法、若しくは
イオン注入法で行えば良い。イオンドープ法の条件はド
ーズ量を５×１０13/cm2以上とし、加速電圧を１０〜１
００ｋｅＶとして行う。本実施例ではドーズ量を２×１
０15/cm2とし、加速電圧を１０ｋｅＶとして珪素（Ｓ
ｉ）をドーピングした。この条件でドーピングを行な
い、半導体膜中には２×１０20/cm3の珪素が打ち込まれ
た。Subsequently, an element which is a main component of the semiconductor film is added to the semiconductor film without removing the resist mask to form impurity regions 307a to 307f. (Figure 1
0 (A)) Doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method include a dose of 5 × 10 13 / cm 2 or more and an acceleration voltage of 10 to 1
The operation is performed at 00 keV. In this embodiment, the dose amount is 2 × 1
0 15 / cm 2 and an acceleration voltage of 10 keV and silicon (S
i) was doped. Doping was performed under these conditions, and 2 × 10 20 / cm 3 of silicon was implanted into the semiconductor film.
【００８０】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第２の加
熱処理を行う。第２の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。本実施例では５
５０℃、６時間の加熱処理を行った。Next, a second heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 5
Heat treatment was performed at 50 ° C. for 6 hours.
【００８１】レジストを除去し、ゲッタリングの終了し
た結晶質半導体膜の不純物領域３０７ａ〜３０７ｆを除
去して半導体層４０２〜４０６を形成する。The semiconductor layers 402 to 406 are formed by removing the resist and removing the impurity regions 307a to 307f of the crystalline semiconductor film after the gettering is completed.
【００８２】このようにして得られた半導体層を用いて
ＴＦＴを作製すると、その電気的特性はオフ電流が下が
り、良好な特性が得られる。When a TFT is manufactured using the semiconductor layer obtained as described above, the electrical characteristics of the TFT are reduced in off-current, and favorable characteristics are obtained.
【００８３】［実施例３］本実施例ではソース領域及び
ドレイン領域となる領域に金属元素をゲッタリングさせ
る方法について図１５〜１６を用いて説明する。[Embodiment 3] In this embodiment, a method of gettering a metal element in a region to be a source region and a drain region will be described with reference to FIGS.
【００８４】まず、基板１０上に下地絶縁膜１１を形成
する。基板１０としては、ガラス基板や石英基板やシリ
コン基板、金属基板またはステンレス基板の表面に絶縁
膜を形成したものを用いても良い。また、処理温度に耐
えうる耐熱性を有するプラスチック基板を用いてもよ
い。First, a base insulating film 11 is formed on a substrate 10. The substrate 10 may be a glass substrate, a quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed. Alternatively, a plastic substrate having heat resistance enough to withstand the processing temperature may be used.
【００８５】また、下地絶縁膜１１として、酸化珪素
膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜を形
成する。前記下地絶縁膜は前記絶縁膜の単層膜または２
層以上積層させた構造を用いても良い。なお、下地絶縁
膜を形成しなくてもよい。As the base insulating film 11, an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. The base insulating film is a single-layer film of the insulating film or 2
A structure in which a plurality of layers are stacked may be used. Note that the base insulating film need not be formed.
【００８６】次いで、前記下地絶縁膜上に半導体膜１２
を形成する。前記半導体膜１２は、非晶質構造を有する
半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、ま
たはプラズマＣＶＤ法等）により成膜する。前記半導体
膜１２としては、非晶質半導体膜や微結晶半導体膜など
があり、非晶質珪素ゲルマニウム膜などの非晶質構造を
有する化合物半導体膜を適用しても良い。Next, the semiconductor film 12 is formed on the base insulating film.
To form As the semiconductor film 12, a semiconductor film having an amorphous structure is formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). Examples of the semiconductor film 12 include an amorphous semiconductor film and a microcrystalline semiconductor film, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied.
【００８７】続いて、ニッケルなどの金属元素を用いた
熱結晶化法を行う。ニッケルなどの金属元素の添加方法
は、プラズマ処理法や蒸着法、イオン注入法、スパッタ
法、溶液塗布法等を利用すればよく、いずれかの方法に
よって、図１５（Ｂ）に示す前記金属含有層１３を形成
する。その後、加熱処理を行ない、半導体膜を結晶化さ
せる。この結晶化法により半導体膜中に金属元素が残留
することになる。前記加熱処理後、さらに図１５（Ｄ）
に示すように、レーザ結晶化法を行っても良い。前記レ
ーザ結晶化法の際に用いるレーザ発振器として、大出力
で、現状で３００Ｈｚ程度の高周波パルスを発振出来る
エキシマレーザが良く用いられている。また、パルス発
振のエキシマレーザだけでなく、連続発振のエキシマレ
ーザや、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、
ＹＬＦレーザ等も用いることが出来る。また、レーザビ
ームの照射は真空中、大気中、窒素雰囲気中などで行う
ことが出来る。さらに、レーザビームを照射する際に基
板を５００度程度まで加熱しても良い。Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, an evaporation method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. The layer 13 is formed. After that, heat treatment is performed to crystallize the semiconductor film. By this crystallization method, a metal element remains in the semiconductor film. After the heat treatment, FIG.
As shown in the above, a laser crystallization method may be performed. As a laser oscillator used in the laser crystallization method, an excimer laser capable of oscillating a high frequency pulse of about 300 Hz at present with a large output is often used. In addition to a pulsed excimer laser, an excimer laser or a continuous wave, Ar laser, YAG laser, YVO 4 laser,
A YLF laser or the like can also be used. The laser beam irradiation can be performed in a vacuum, in the air, in a nitrogen atmosphere, or the like. Further, the substrate may be heated to about 500 degrees when the laser beam is irradiated.
【００８８】得られた結晶質半導体膜にフォトマスクを
用いて所望の形状にパターニングして半導体層を形成す
る。A semiconductor layer is formed by patterning the obtained crystalline semiconductor film into a desired shape using a photomask.
【００８９】次いで、半導体層を覆う絶縁膜１６を形成
する。絶縁膜１６はプラズマＣＶＤ法またはスパッタ法
を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁
膜の単層または積層構造で形成する。なお、この絶縁膜
１６はゲート絶縁膜となる。本実施例では、プラズマＣ
ＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成
比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で
形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定
されるものでなく、他の珪素を含む絶縁膜を単層または
積層構造として用いても良い。Next, an insulating film 16 covering the semiconductor layer is formed. The insulating film 16 is formed using a plasma CVD method or a sputtering method to have a thickness of 40 to 150 nm and have a single-layer or stacked-layer structure of an insulating film containing silicon. The insulating film 16 becomes a gate insulating film. In this embodiment, the plasma C
A silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = 2%) was formed with a thickness of 110 nm by a VD method. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
【００９０】そして、絶縁膜１６上に、タンタル、タン
グステン、チタン、アルミニウム、モリブデンから選ば
れた一種または複数種の元素を成分とする導電性材料で
ゲート電極１７を形成する。本実施例では、膜厚４００
ｎｍのＴａＮ膜からなるゲート電極を形成した。ゲート
電極として使用するためには低抵抗化を図る必要があ
り、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ま
しい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図
ることができるが、Ｗ膜中に酸素などの不純物元素が多
い場合には結晶化が阻害され高抵抗化する。従って、本
実施例では、高純度のＷ（純度９９．９９９９％）のタ
ーゲットを用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩｃｍを実現する
ことができた。Then, a gate electrode 17 is formed on the insulating film 16 using a conductive material containing one or more elements selected from tantalum, tungsten, titanium, aluminum, and molybdenum. In this embodiment, the film thickness is 400
A gate electrode made of a TaN film having a thickness of nm was formed. In order to use it as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when the W film contains many impurity elements such as oxygen, the crystallization is inhibited and the resistance is increased. Therefore, in this embodiment, the W film is formed by a sputtering method using a high-purity W (purity of 99.9999%) target, and further taking into consideration that impurities from the gas phase are not mixed during film formation. By forming, a resistivity of 9 to 20 μΩcm could be realized.
【００９１】その後、ゲート電極１７をマスクとして１
５族に属する元素、または、１５族に属する元素および
１３族に属する元素を用いて第１のドーピング処理を行
ない、自己整合的に不純物領域１８を形成する。（図１
６（Ａ））ドーピング処理はイオンドープ法、若しくは
イオン注入法で行えば良い。イオンドープ法の条件はド
ーズ量を５×１０13/cm2以上とし、加速電圧を１０〜１
００ｋｅＶとして行う。また、１５族に属する元素とし
て、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い
る。本実施例ではドーズ量を２×１０15/cm2とし、加速
電圧を８０ｋｅＶとして行ない、半導体膜中に２×１０
21/cm3のリン（Ｐ）を打ち込んだ。Thereafter, the gate electrode 17 is used as a mask to
First doping treatment is performed using an element belonging to Group 5 or an element belonging to Group 15 and an element belonging to Group 13 to form the impurity region 18 in a self-aligned manner. (Figure 1
6 (A)) The doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method include a dose of 5 × 10 13 / cm 2 or more and an acceleration voltage of 10 to 1
The operation is performed at 00 keV. In addition, as an element belonging to Group XV, typically, phosphorus (P) or arsenic (As) is used. In this embodiment, the dose is set to 2 × 10 15 / cm 2 , the acceleration voltage is set to 80 keV, and 2 × 10 15 / cm 2
21 / cm 3 of phosphorus (P) was implanted.
【００９２】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第１の加
熱処理を行う。第１の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。本実施例では７
００℃７．５時間の加熱処理を行った。Next, a first heat treatment for gettering the metal element used for promoting crystallization to the impurity region is performed. The first heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 7
Heat treatment was performed at 00 ° C. for 7.5 hours.
【００９３】続いて、半導体膜に１５族に属する元素、
または、１５族に属する元素および１３族に属する元素
を用いてを添加して、不純物領域１９を形成する。（図
１６（Ａ））ドーピング処理はイオンドープ法、若しく
はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を５×１０13/cm2以上とし、加速電圧を１０〜
１００ｋｅＶとして行う。また、ｎ型を付与する不純物
元素として１５族に属する元素、典型的にはリン（Ｐ）
または砒素（Ａｓ）を用いる。さらに１３族に属する元
素をドーピングしても良い。本実施例では、ドーズ量を
２×１０15/cm2とし、加速電圧を８０ｋｅＶとして行な
い、半導体膜中に２×１０21/cm3のリン（Ｐ）を打ち込
んだ。Subsequently, an element belonging to Group 15 is added to the semiconductor film,
Alternatively, an impurity region 19 is formed by adding an element belonging to Group 15 and an element belonging to Group 13 to be added. (FIG. 16A) The doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method include a dose of 5 × 10 13 / cm 2 or more and an acceleration voltage of 10 to 10.
It is performed at 100 keV. Further, an element belonging to Group 15 as the impurity element imparting n-type, typically, phosphorus (P)
Alternatively, arsenic (As) is used. Further, an element belonging to Group 13 may be doped. In this embodiment, the dose is set to 2 × 10 15 / cm 2 , the acceleration voltage is set to 80 keV, and 2 × 10 21 / cm 3 of phosphorus (P) is implanted into the semiconductor film.
【００９４】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第２の加
熱処理を行う。第２の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で、かつ前記第１の加熱
処理の温度よりも低温で行う。これにより、ソース領域
およびドレイン領域に前記金属元素がゲッタリングされ
る。Next, a second heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The heat treatment is performed in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less, at a temperature of 400 ° C. or higher and at a temperature lower than the temperature of the first heat treatment. Thereby, the metal element is gettered in the source region and the drain region.
【００９５】このようにして形成された半導体層を用い
てＴＦＴを作製すると、その電気的特性はオフ電流値が
下がり、良好な特性を達成することが出来る。When a TFT is manufactured using the semiconductor layer formed as described above, the off-current value of the electrical characteristics of the TFT decreases, and good characteristics can be achieved.
【００９６】［実施例４］本実施例では、１回目の加熱
処理後、結晶質半導体膜をエッチングして島状半導体層
を形成し、ソース領域およびドレイン領域に金属元素を
ゲッタリングさせる方法について説明する。[Embodiment 4] In this embodiment, after the first heat treatment, a crystalline semiconductor film is etched to form an island-like semiconductor layer, and a metal element is gettered in a source region and a drain region. explain.
【００９７】実施例３にしたがって、図１５（Ｃ）の熱
結晶化まで行う。なお、図１５（Ｄ）のレーザ結晶化を
行っても良い。According to the third embodiment, the process is performed up to the thermal crystallization shown in FIG. Note that the laser crystallization in FIG. 15D may be performed.
【００９８】フォトリソグラフィ法を用いてレジストか
らなるマスク２７を形成し、半導体膜に１５族に属する
元素、または、１５族に属する元素および１３族に属す
る元素を添加して、不純物領域２６を形成する。（図１
７（Ａ））ドーピング処理はイオンドープ法、若しくは
イオン注入法で行えば良い。イオンドープ法の条件はド
ーズ量を５×１０13/cm2以上とし、加速電圧を１０〜１
００ｋｅＶとして行う。本実施例ではドーズ量を２×１
０15/cm2とし、加速電圧を１０ｋｅＶとして行った。１
５族に属する元素として、典型的にはリン（Ｐ）または
砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用い
た。この条件でドーピングを行ない、半導体膜中には２
×１０21/cm3のリンが打ち込まれた。A mask 27 made of resist is formed by photolithography, and an element belonging to Group 15 or an element belonging to Group 15 and an element belonging to Group 13 are added to the semiconductor film to form an impurity region 26. I do. (Figure 1
7 (A)) The doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method include a dose of 5 × 10 13 / cm 2 or more and an acceleration voltage of 10 to 1
The operation is performed at 00 keV. In this embodiment, the dose amount is 2 × 1
0 15 / cm 2 and an acceleration voltage of 10 keV. 1
Typically, phosphorus (P) or arsenic (As) is used as an element belonging to Group V. Here, phosphorus (P) was used. Doping is performed under these conditions, and 2
Phosphorus of × 10 21 / cm 3 was implanted.
【００９９】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第１の加
熱処理を行う。第１の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で行う。本実施例では７
００℃、７．５時間の加熱処理を行った。Next, a first heat treatment for gettering the metal element used for promoting crystallization to the impurity region is performed. The first heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The treatment is performed at 400 ° C. or more in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 7
Heat treatment was performed at 00 ° C. for 7.5 hours.
【０１００】レジストを除去し、ゲッタリングの終了し
た結晶質半導体膜の不純物領域２６を除去して半導体層
を形成する。The resist is removed, and the impurity region 26 of the crystalline semiconductor film after the gettering is removed to form a semiconductor layer.
【０１０１】次いで、半導体層を覆う絶縁膜２８を形成
する。絶縁膜２８はプラズマＣＶＤ法またはスパッタ法
を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁
膜の単層または積層構造で形成する。なお、この絶縁膜
１６はゲート絶縁膜となる。本実施例では、プラズマＣ
ＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成
比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で
形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定
されるものでなく、他の珪素を含む絶縁膜を単層または
積層構造として用いても良い。Next, an insulating film 28 covering the semiconductor layer is formed. The insulating film 28 is formed using a plasma CVD method or a sputtering method to have a thickness of 40 to 150 nm and have a single-layer or stacked-layer structure of an insulating film containing silicon. The insulating film 16 becomes a gate insulating film. In this embodiment, the plasma C
A silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = 2%) was formed with a thickness of 110 nm by a VD method. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
【０１０２】そして、絶縁膜２８上に、タンタル、タン
グステン、チタン、アルミニウム、モリブデンから選ば
れた一種または複数種の元素を成分とする導電性材料で
ゲート電極２９を形成する。本実施例では、膜厚４００
ｎｍのＴａＮ膜からなるゲート電極を形成した。ゲート
電極として使用するためには低抵抗化を図る必要があ
り、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ま
しい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図
ることができるが、Ｗ膜中に酸素などの不純物元素が多
い場合には結晶化が阻害され高抵抗化する。従って、本
実施例では、高純度のＷ（純度９９．９９９９％）のタ
ーゲットを用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩｃｍを実現する
ことができた。Then, a gate electrode 29 is formed on the insulating film 28 with a conductive material containing one or more elements selected from tantalum, tungsten, titanium, aluminum, and molybdenum. In this embodiment, the film thickness is 400
A gate electrode made of a TaN film having a thickness of nm was formed. In order to use it as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when the W film contains many impurity elements such as oxygen, the crystallization is inhibited and the resistance is increased. Therefore, in this embodiment, the W film is formed by a sputtering method using a high-purity W (purity of 99.9999%) target, and further taking into consideration that impurities from the gas phase are not mixed during film formation. By forming, a resistivity of 9 to 20 μΩcm could be realized.
【０１０３】その後、ゲート電極２９をマスクとして１
５族に属する元素、または、１５族に属する元素および
１３族に属する元素を用いて第２のドーピング処理を行
ない、自己整合的に不純物領域３０を形成する。（図１
７（Ｃ））ドーピング処理はイオンドープ法、若しくは
イオン注入法で行えば良い。イオンドープ法の条件はド
ーズ量を５×１０13/cm2以上とし、加速電圧を１０〜１
００ｋｅＶとして行う。また、１５族に属する元素とし
て、典型的にはリン（Ｐ）または砒素（Ａｓ）を用い
る。本実施例ではドーズ量を２×１０15/cm2とし、加速
電圧を８０ｋｅＶとして行ない、半導体膜中に２×１０
21/cm3のリン（Ｐ）を打ち込んだ。Thereafter, the gate electrode 29 is used as a mask for 1
A second doping process is performed using an element belonging to Group 5 or an element belonging to Group 15 and an element belonging to Group 13 to form the impurity region 30 in a self-aligned manner. (Figure 1
7 (C)) The doping treatment may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method include a dose of 5 × 10 13 / cm 2 or more and an acceleration voltage of 10 to 1
The operation is performed at 00 keV. In addition, as an element belonging to Group XV, typically, phosphorus (P) or arsenic (As) is used. In this embodiment, the dose is set to 2 × 10 15 / cm 2 , the acceleration voltage is set to 80 keV, and 2 × 10 15 / cm 2
21 / cm 3 of phosphorus (P) was implanted.
【０１０４】次いで、結晶化を促進するために用いた金
属元素を不純物領域にゲッタリングするための第２の加
熱処理を行う。第２の加熱処理はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００℃以上で、かつ、第１の加熱処
理より低温で行う。本実施例では５５０℃６時間の加熱
処理を行った。Next, a second heat treatment for gettering the metal element used to promote crystallization to the impurity region is performed. The second heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
The heat treatment is performed at 400 ° C. or higher in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less and at a lower temperature than the first heat treatment. In this embodiment, the heat treatment was performed at 550 ° C. for 6 hours.
【０１０５】このようにして形成された半導体層を用い
てＴＦＴを作製すると、その電気的特性はオフ電流値が
下がり、良好な特性を達成することが出来る。When a TFT is manufactured using the semiconductor layer formed in this manner, the electrical characteristics of the TFT are reduced in the off-current value, and excellent characteristics can be achieved.
【０１０６】［実施例５］本実施例ではアクティブマト
リクス基板の作製方法について図１０〜１３を用いて説
明する。[Embodiment 5] In this embodiment, a method for manufacturing an active matrix substrate will be described with reference to FIGS.
【０１０７】実施例１または２にしたがって、半導体層
４０２〜４０６を得る。According to the first or second embodiment, semiconductor layers 402 to 406 are obtained.
【０１０８】半導体層４０２〜４０６を形成した後、Ｔ
ＦＴのしきい値を制御するために微量な不純物元素（ボ
ロンまたはリン）のドーピングを行ってもよい。After forming the semiconductor layers 402 to 406, T
A small amount of impurity element (boron or phosphorus) may be doped to control the threshold value of FT.
【０１０９】次いで、半導体層４０２〜４０６を覆うゲ
ート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸
化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸
化窒化珪素膜に限定されるものでなく、他の珪素を含む
絶縁膜を単層または積層構造として用いても良い。Next, a gate insulating film 407 covering the semiconductor layers 402 to 406 is formed. The gate insulating film 407 is formed by a plasma CVD method or a sputtering method and has a thickness of 40 to
The insulating film containing silicon is formed to have a thickness of 150 nm. In this embodiment, a silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N =
7%, H = 2%). Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
【０１１０】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）
とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜
４００℃とし、高周波（１３．５６MHz）電力密度０．
５〜０．８W/cm2で放電させて形成することができる。
このようにして作製される酸化珪素膜は、その後４００
〜５００℃の熱アニールによりゲート絶縁膜として良好
な特性を得ることができる。In the case where a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) is used by a plasma CVD method.
And O 2 , a reaction pressure of 40 Pa and a substrate temperature of 300 to
400 ° C., high frequency (13.56 MHz) power density 0.
It can be formed by discharging at 5 to 0.8 W / cm 2 .
The silicon oxide film thus manufactured is thereafter
Good characteristics as a gate insulating film can be obtained by thermal annealing at up to 500 ° C.
【０１１１】次いで、図１０（Ｃ）に示すように、ゲー
ト絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電
膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４
０９とを積層形成する。本実施例では、膜厚３０ｎｍの
ＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎ
ｍのＷ膜からなる第２の導電膜４０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用
い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜
は、Ｗのターゲットを用いたスパッタ法で形成した。そ
の他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶ
Ｄ法で形成することもできる。いずれにしてもゲート電
極として使用するためには低抵抗化を図る必要があり、
Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望まし
い。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ膜中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。従って、本実
施例では、高純度のＷ（純度９９．９９９９％）のター
ゲットを用いたスパッタ法で、さらに成膜時に気相中か
らの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０μΩｃｍを実現するこ
とができた。Next, as shown in FIG. 10C, a first conductive film 408 having a thickness of 20 to 100 nm and a second conductive film 4 having a thickness of 100 to 400 nm are formed on the gate insulating film 407.
09 is laminated. In this embodiment, a first conductive film 408 made of a TaN film having a thickness of 30 nm and a
A second conductive film 409 made of a W film was formed by lamination.
The TaN film was formed by a sputtering method, and was sputtered using a Ta target in an atmosphere containing nitrogen. The W film was formed by a sputtering method using a W target. In addition, thermal CV using tungsten hexafluoride (WF 6 )
It can also be formed by Method D. In any case, it is necessary to lower the resistance in order to use it as a gate electrode,
It is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when the W film contains many impurity elements such as oxygen, the crystallization is inhibited and the resistance is increased. Therefore, in this embodiment, the W film is formed by a sputtering method using a high-purity W (purity of 99.9999%) target, and further taking into consideration that impurities from the gas phase are not mixed during film formation. By forming, a resistivity of 9 to 20 μΩcm could be realized.
【０１１２】なお、本実施例では、第１の導電膜４０８
をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、
Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分
とする合金材料若しくは化合物材料で形成してもよい。
また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜を用いてもよい。また、ＡｇＰ
ｄＣｕ合金を用いてもよい。また、第１の導電膜をタン
タル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組
み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形
成し、第２の導電膜をＷ膜とする組み合わせ、第１の導
電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電
膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タン
タル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とす
る組み合わせとしてもよい。In this embodiment, the first conductive film 408
Is TaN and the second conductive film 409 is W, but there is no particular limitation, and any of Ta, W, Ti, Mo, Al, Cu,
It may be formed of an element selected from Cr and Nd, or an alloy material or a compound material containing the element as a main component.
Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. AgP
A dCu alloy may be used. A first conductive film formed of a tantalum (Ta) film, a second conductive film formed of a W film, a first conductive film formed of a titanium nitride (TiN) film, and a second conductive film formed of a titanium nitride (TiN) film; Are combined with a W film, the first conductive film is formed of a tantalum nitride (TaN) film, and the second conductive film is formed of an Al film, and the first conductive film is formed of a tantalum nitride (TaN) film. Alternatively, a combination of the second conductive film and the Cu film may be used.
【０１１３】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク４１０〜４１５を形成し、電極及び
配線を形成するための第１のエッチング処理を行う。第
１のエッチング処理では第１及び第２のエッチング条件
で行う。本実施例では第１のエッチング条件として、Ｉ
ＣＰ（Inductively Coupled Plasma：誘導結合型プラズ
マ）エッチング法を用い、エッチング用ガスにＣＦ4と
Ｃｌ2とＯ2とを用い、それぞれのガス流量比を２５／２
５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電
極に５００WのＲＦ（13.56MHz）電力を投入してプラズ
マを生成してエッチングを行った。ここでは、松下電器
産業（株）製のＩＣＰを用いたドライエッチング装置
（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試
料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパー形状とする。Next, masks 410 to 415 made of resist are formed by photolithography, and a first etching process for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. In this embodiment, the first etching condition is I
Using a CP (Inductively Coupled Plasma) etching method, using CF 4 , Cl 2, and O 2 as etching gases, and using a gas flow ratio of 25/2.
At 5/10 (sccm), 500 W RF (13.56 MHz) power was applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. Here, a dry etching apparatus (Model E645- □ ICP) using ICP manufactured by Matsushita Electric Industrial Co., Ltd. was used. A 150 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. The W film is etched under the first etching conditions to form the first film.
Of the conductive layer is tapered.
【０１１４】この後、レジストからなるマスク４１０〜
４１５を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス
流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコ
イル型の電極に５００WのＲＦ（13.56MHz）電力を投入
してプラズマを生成して約３０秒程度のエッチングを行
った。基板側（試料ステージ）にも２０WのＲＦ（13.56
MHz）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。なお、ゲート絶縁膜上に残渣を残すことなくエッチ
ングするためには、１０〜２０％程度の割合でエッチン
グ時間を増加させると良い。Thereafter, a mask 410 made of resist is formed.
The second etching condition was changed without removing 415, CF 4 and Cl 2 were used as etching gases, the respective gas flow ratios were 30/30 (sccm), and the pressure was 1 Pa to form a coil-type electrode. RF (13.56 MHz) power of 500 W was applied to generate plasma, and etching was performed for about 30 seconds. The substrate side (sample stage) also has a 20 W RF (13.56
MHz) power is applied and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF 4 and Cl 2 are mixed, the W film and the TaN film are etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film, the etching time is preferably increased by about 10 to 20%.
【０１１５】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
１のエッチング処理により第１の導電層と第２の導電層
から成る第１の形状の導電層４１７〜４２２（第１の導
電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２
２ｂ）を形成する。４１６はゲート絶縁膜であり、第１
の形状の導電層４１７〜４２２で覆われない領域は２０
〜５０nm程度エッチングされ薄くなった領域が形成され
る。In the first etching process, the shape of the mask made of resist is made appropriate so that
The ends of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. Thus, the first-shaped conductive layers 417 to 422 (the first conductive layers 417 a to 422 a and the second conductive layers 417 b to 422) formed of the first conductive layer and the second conductive layer by the first etching process.
2b) is formed. 416 is a gate insulating film,
The region not covered by the conductive layers 417 to 422 having the
A region that is etched and thinned by about 50 nm is formed.
【０１１６】そして、レジストからなるマスクを除去せ
ずに第３のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。（図１１（Ｂ））ドーピ
ング処理はイオンドープ法、若しくはイオン注入法で行
えば良い。イオンドープ法の条件はドーズ量を１×１０
13〜５×１０15/cm2とし、加速電圧を６０〜１００ｋｅ
Ｖとして行う。本実施例ではドーズ量を１．５×１０15
/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を
付与する不純物元素として１５族に属する元素、典型的
にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここで
はリン（Ｐ）を用いた。この場合、導電層４１７〜４２
１がｎ型を付与する不純物元素に対するマスクとなり、
自己整合的に高濃度不純物領域４２３〜４２７が形成さ
れる。高濃度不純物領域４２３〜４２７には１×１０20
〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元
素を添加する。Then, a third doping process is performed without removing the resist mask to add an n-type impurity element to the semiconductor layer. (FIG. 11B) The doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1 × 10
13 to 5 × 10 15 / cm 2 and acceleration voltage of 60 to 100 ke
Performed as V. In this embodiment, the dose is 1.5 × 10 15
/ cm 2 and an acceleration voltage of 80 keV. As the impurity element imparting n-type, an element belonging to Group 15 of the periodic table, typically phosphorus (P) or arsenic (As) is used. Here, phosphorus (P) is used. In this case, the conductive layers 417 to 42
1 is a mask for an impurity element imparting n-type,
High-concentration impurity regions 423 to 427 are formed in a self-aligned manner. 1 × 10 20 for the high concentration impurity regions 423 to 427
An impurity element imparting n-type is added in a concentration range of about 1 × 10 21 / cm 3 .
【０１１７】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。ここでは、エッチン
グガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的に
エッチングする。この時、第２のエッチング処理により
第１の導電層４２８ｂ〜４３３ｂを形成する。一方、第
２の導電層４１７ａ〜４２２ａは、ほとんどエッチング
されず、第２の導電層４２８ａ〜４３３ａを形成する。Next, a second etching process is performed without removing the resist mask. Here, the W film is selectively etched using CF 4 , Cl 2 and O 2 as an etching gas. At this time, first conductive layers 428b to 433b are formed by a second etching process. On the other hand, the second conductive layers 417a to 422a are hardly etched, and form the second conductive layers 428a to 433a.
【０１１８】レジストからなるマスクを除去した後、新
たにレジストからなるマスク４３８ａ〜４３８ｇを形成
して第４のドーピング処理を行って図１１（Ｃ）の状態
を得る。不純物領域４２３〜４２７に選択的に不純物元
素が添加され、不純物領域４３９〜４４３を形成する。After removing the resist mask, new resist masks 438a to 438g are formed and the fourth doping process is performed to obtain the state shown in FIG. An impurity element is selectively added to the impurity regions 423 to 427 to form impurity regions 439 to 443.
【０１１９】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク４５２〜４５４を
形成して第５のドーピング処理を行う。この第５のドー
ピング処理により、ｐチャネル型ＴＦＴの活性層となる
半導体層に前記一導電型とは逆の導電型を付与する不純
物元素が添加された不純物領域４５５〜４６０を形成す
る。第２の導電層４２８ａ〜４３２ａを不純物元素に対
するマスクとして用い、ｐ型を付与する不純物元素を添
加して自己整合的に不純物領域を形成する。本実施例で
は、不純物領域４５５〜４６０はジボラン（Ｂ2Ｈ6）を
用いたイオンドープ法で形成する。（図１２（Ａ））こ
の第５のドーピング処理の際には、ｎチャネル型ＴＦＴ
を形成する半導体層はレジストからなるマスク４５２〜
４５４で覆われている。第３のドーピング処理および第
４のドーピング処理によって、不純物領域４５５〜４６
０にはそれぞれ異なる濃度でリンが添加されているが、
そのいずれの領域においてもｐ型を付与する不純物元素
の濃度を２×１０20〜２×１０21/cm3となるようにドー
ピング処理することにより、ｐチャネル型ＴＦＴのソー
ス領域およびドレイン領域として機能するために何ら問
題は生じない。本実施例では、ｐチャネル型ＴＦＴの活
性層となる半導体層の一部が露呈しているため、不純物
元素（ボロン）を添加しやすい利点を有している。Next, after removing the resist mask, new masks 452 to 454 are formed and a fifth doping process is performed. By the fifth doping process, impurity regions 455 to 460 are formed in a semiconductor layer to be an active layer of a p-channel TFT, to which an impurity element imparting a conductivity type opposite to the one conductivity type is added. Using the second conductive layers 428a to 432a as a mask for the impurity element, an impurity element imparting p-type is added to form an impurity region in a self-aligned manner. In this embodiment, the impurity regions 455 to 460 are formed by an ion doping method using diborane (B 2 H 6 ). (FIG. 12A) In the fifth doping process, an n-channel TFT
Is formed of a mask 452 made of resist.
454. By the third doping process and the fourth doping process, the impurity regions 455 to 46
Phosphorus is added to 0 at different concentrations,
By performing doping treatment so that the concentration of the impurity element imparting p-type in any of the regions becomes 2 × 10 20 to 2 × 10 21 / cm 3 , the region functions as a source region and a drain region of a p-channel TFT. There is no problem to do so. In this embodiment, since a part of the semiconductor layer serving as the active layer of the p-channel TFT is exposed, there is an advantage that an impurity element (boron) can be easily added.
【０１２０】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。Through the above steps, impurity regions are formed in the respective semiconductor layers.
【０１２１】次いで、レジストからなるマスク４５２〜
４５４を除去して第１の層間絶縁膜４６１を形成する。
この第１の層間絶縁膜４６１としては、プラズマＣＶＤ
法またはスパッタ法を用い、厚さを１００〜２００ｎｍ
として珪素を含む絶縁膜で形成する。本実施例では、プ
ラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜
を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化
珪素膜に限定されるものでなく、他の珪素を含む絶縁膜
を単層または積層構造として用いても良い。Next, a resist mask 452 to 452 is formed.
454 is removed to form a first interlayer insulating film 461.
As the first interlayer insulating film 461, plasma CVD
Thickness of 100 to 200 nm by using a sputtering method or a sputtering method
As an insulating film containing silicon. In this embodiment, a silicon oxynitride film with a thickness of 150 nm is formed by a plasma CVD method. Needless to say, the first interlayer insulating film 461 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
【０１２２】次いで、図１２（Ｂ）に示すように、それ
ぞれの半導体層に添加された不純物元素を活性化処理す
る工程を行う。この活性化工程はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００〜７００℃、代表的には５００
〜５５０℃で行えばよく、本実施例では５５０℃、４時
間の熱処理で活性化処理を行った。なお、熱アニール法
の他に、レーザアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。Next, as shown in FIG. 12B, a step of activating the impurity element added to each semiconductor layer is performed. This activation step is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method,
400 to 700 ° C., typically 500 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less.
The activation treatment may be performed at 550 ° C. for 4 hours in this embodiment. Note that, other than the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
【０１２３】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。ただし、用いた配線材料が熱
に弱い場合には、本実施例のように配線等を保護するた
め層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化
珪素膜）を形成した後で活性化処理を行うことが好まし
い。The activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak to heat, an active layer is formed after an interlayer insulating film (an insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to carry out a chemical treatment.
【０１２４】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では水
素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱
処理を行った。この工程は層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行っても良い。Further, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 410 ° C. for one hour in a nitrogen atmosphere containing about 3% of hydrogen. In this step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【０１２５】また、活性化処理としてレーザアニール法
を用いる場合には、上記水素化を行った後、エキシマレ
ーザやＹＡＧレーザ等のレーザビームを照射することが
望ましい。In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the above hydrogenation.
【０１２６】次いで、第１の層間絶縁膜４６１上に無機
絶縁膜材料または有機絶縁物材料から成る第２の層間絶
縁膜４６２を形成する。本実施例では、膜厚１．６μｍ
のアクリル樹脂膜を形成したが、粘度が１０〜１０００
ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面
に凸凹が形成されるものを用いた。Next, a second interlayer insulating film 462 made of an inorganic insulating material or an organic insulating material is formed on the first interlayer insulating film 461. In this embodiment, the film thickness is 1.6 μm
Was formed, but the viscosity was 10 to 1000
cp, preferably 40 to 200 cp, and those having irregularities on the surface were used.
【０１２７】本実施例では、鏡面反射を防ぐため、表面
に凸凹が形成される第２の層間絶縁膜を形成することに
よって画素電極の表面に凸凹を形成した。また、画素電
極の表面に凹凸を持たせて光散乱性を図るため、画素電
極の下方の領域に凸部を形成してもよい。その場合、凸
部の形成は、ＴＦＴの形成と同じフォトマスクで行うこ
とができるため、工程数の増加なく形成することができ
る。なお、この凸部は配線及びＴＦＴ部以外の画素部領
域の基板上に適宜設ければよい。こうして、凸部を覆う
絶縁膜の表面に形成された凸凹に沿って画素電極の表面
に凸凹が形成される。In the present embodiment, in order to prevent specular reflection, irregularities are formed on the surface of the pixel electrode by forming a second interlayer insulating film having irregularities on the surface. In addition, a projection may be formed in a region below the pixel electrode in order to obtain light scattering by providing unevenness on the surface of the pixel electrode. In that case, the projection can be formed using the same photomask as that for forming the TFT, and thus can be formed without increasing the number of steps. Note that the protrusions may be appropriately provided on the substrate in the pixel portion region other than the wiring and the TFT portion. Thus, irregularities are formed on the surface of the pixel electrode along irregularities formed on the surface of the insulating film covering the convex portions.
【０１２８】また、第２の層間絶縁膜４６２として表面
が平坦化する膜を用いてもよい。その場合は、画素電極
を形成した後、公知のサンドブラスト法やエッチング法
等の工程を追加して表面を凹凸化させて、鏡面反射を防
ぎ、反射光を散乱させることによって白色度を増加させ
ることが好ましい。A film whose surface is flattened may be used as the second interlayer insulating film 462. In that case, after forming the pixel electrode, the surface is made uneven by adding a process such as a known sand blasting method or an etching method to prevent specular reflection and increase whiteness by scattering reflected light. Is preferred.
【０１２９】そして、駆動回路５０６において、各不純
物領域とそれぞれ電気的に接続する配線４６３〜４６７
を形成する。なお、これらの配線は、膜厚５０ｎｍのＴ
ｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金
膜）との積層膜をパターニングして形成する。In the drive circuit 506, the wirings 463 to 467 electrically connected to the respective impurity regions, respectively.
To form Note that these wirings are made of a 50 nm thick T
A laminated film of an i film and a 500 nm-thick alloy film (an alloy film of Al and Ti) is formed by patterning.
【０１３０】また、画素部５０７においては、画素電極
４７０、ゲート配線４６９、接続電極４６８を形成す
る。（図１２（Ｃ））この接続電極４６８によりソース
配線（４４３ｂと４４９の積層）は、画素ＴＦＴと電気
的な接続が形成される。また、ゲート配線４６９は、画
素ＴＦＴのゲート電極と電気的な接続が形成される。ま
た、画素電極４７０は、画素ＴＦＴのドレイン領域４４
２と電気的な接続が形成され、さらに保持容量を形成す
る一方の電極として機能する半導体層４５８と電気的な
接続が形成される。また、画素電極４７１としては、Ａ
ｌまたはＡｇを主成分とする膜、またはそれらの積層膜
等の反射性の優れた材料を用いることが望ましい。In the pixel portion 507, a pixel electrode 470, a gate wiring 469, and a connection electrode 468 are formed. (FIG. 12C) The connection wiring 468 forms an electrical connection between the source wiring (the lamination of 443b and 449) and the pixel TFT. Further, the gate wiring 469 is electrically connected to the gate electrode of the pixel TFT. The pixel electrode 470 is connected to the drain region 44 of the pixel TFT.
2 and an electrical connection is formed with the semiconductor layer 458 functioning as one electrode forming a storage capacitor. The pixel electrode 471 has A
It is desirable to use a material having excellent reflectivity, such as a film containing l or Ag as a main component or a laminated film thereof.
【０１３１】以上の様にして、ｎチャネル型ＴＦＴ５０
１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、
及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６
と、画素ＴＦＴ５０４、保持容量５０５とを有する画素
部５０７を同一基板上に形成することができる。こうし
て、アクティブマトリクス基板が完成する。As described above, the n-channel TFT 50
1 and a CMOS circuit comprising a p-channel TFT 502;
And driving circuit 506 having n-channel TFT 503
And a pixel portion 507 having a pixel TFT 504 and a storage capacitor 505 can be formed over the same substrate. Thus, an active matrix substrate is completed.
【０１３２】駆動回路５０６のｎチャネル型ＴＦＴ５０
１はチャネル形成領域４７１、ゲート電極の一部を構成
する第１の導電層４４４と重なる低濃度不純物領域４３
４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される
低濃度不純物領域４３４ａ（ＬＤＤ領域）とソース領域
またはドレイン領域として機能する高濃度不純物領域４
３９を有している。このｎチャネル型ＴＦＴ５０１と電
極４６６で接続してＣＭＯＳ回路を形成するｐチャネル
型ＴＦＴ５０２にはチャネル形成領域４７２、ゲート電
極と重なる不純物領域４５７、ゲート電極の外側に形成
される不純物領域４５８、ソース領域またはドレイン領
域として機能する高濃度不純物領域４５５を有してい
る。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成
領域４７３、ゲート電極の一部を構成する第１の導電層
４４６と重なる低濃度不純物領域４３６ｂ（ＧＯＬＤ領
域）、ゲート電極の外側に形成される低濃度不純物領域
４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領
域として機能する高濃度不純物領域４４１を有してい
る。The n-channel TFT 50 of the driving circuit 506
Reference numeral 1 denotes a low-concentration impurity region 43 overlapping with a channel formation region 471 and a first conductive layer 444 forming a part of a gate electrode.
4b (GOLD region), a low concentration impurity region 434a (LDD region) formed outside the gate electrode, and a high concentration impurity region 4 functioning as a source region or a drain region.
39. A p-channel TFT 502 connected to the n-channel TFT 501 by an electrode 466 to form a CMOS circuit has a channel formation region 472, an impurity region 457 overlapping with a gate electrode, an impurity region 458 formed outside the gate electrode, and a source region. Alternatively, the semiconductor device includes a high-concentration impurity region 455 functioning as a drain region. The n-channel TFT 503 includes a channel formation region 473, a low-concentration impurity region 436b (a GOLD region) overlapping with the first conductive layer 446 forming a part of the gate electrode, and a low-concentration impurity formed outside the gate electrode. A region 437a (LDD region) and a high-concentration impurity region 441 functioning as a source or drain region are provided.
【０１３３】画素部の画素ＴＦＴ５０４にはチャネル形
成領域４７４、ゲート電極の一部を構成する第１の導電
層４４７と重なる低濃度不純物領域４３７ｂ（ＧＯＬＤ
領域）、ゲート電極の外側に形成される低濃度不純物領
域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン
領域として機能する高濃度不純物領域４４３を有してい
る。また、保持容量５０５の一方の電極として機能する
半導体層４５８〜４６０には、それぞれｐ型を付与する
不純物元素が添加されている。保持容量５０５は、絶縁
膜４５１を誘電体として、電極（４４８と４３２ｂの積
層）と、半導体層４５８〜４６０とで形成している。In the pixel TFT 504 in the pixel portion, a channel forming region 474 and a low-concentration impurity region 437b (GOLD) overlapping with the first conductive layer 447 forming a part of the gate electrode are provided.
Region), a low concentration impurity region 437a (LDD region) formed outside the gate electrode, and a high concentration impurity region 443 functioning as a source region or a drain region. Further, each of the semiconductor layers 458 to 460 functioning as one electrode of the storage capacitor 505 is doped with an impurity element imparting p-type. The storage capacitor 505 is formed using electrodes (a laminate of 448 and 432b) and semiconductor layers 458 to 460 using the insulating film 451 as a dielectric.
【０１３４】また、本実施例の画素構造は、ブラックマ
トリクスを用いることなく、画素電極間の隙間が遮光さ
れるように、画素電極の端部をソース配線と重なるよう
に配置形成する。In the pixel structure of this embodiment, the end of the pixel electrode is formed so as to overlap with the source wiring so that the gap between the pixel electrodes is shielded from light without using a black matrix.
【０１３５】また、本実施例で作製するアクティブマト
リクス基板の画素部の上面図を図１３に示す。なお、図
１０〜図１２に対応する部分には同じ符号を用いてい
る。図１２中の鎖線Ａ−Ａ’は図１３中の鎖線Ａ―Ａ’
で切断した断面図に対応している。また、図１２中の鎖
線Ｂ−Ｂ’は図１３中の鎖線Ｂ―Ｂ’で切断した断面図
に対応している。FIG. 13 is a top view of a pixel portion of an active matrix substrate manufactured in this embodiment. Note that the same reference numerals are used for the portions corresponding to FIGS. A chain line AA ′ in FIG. 12 is a chain line AA ′ in FIG.
It corresponds to the cross-sectional view cut by. The dashed line BB ′ in FIG. 12 corresponds to the cross-sectional view taken along the dashed line BB ′ in FIG.
【０１３６】［実施例６］本実施例では、実施例５で作
製したアクティブマトリクス基板から、反射型液晶表示
装置を作製する工程を以下に説明する。説明には図１４
を用いる。[Embodiment 6] In this embodiment, a process of manufacturing a reflective liquid crystal display device from the active matrix substrate manufactured in Embodiment 5 will be described below. Figure 14 for explanation
Is used.
【０１３７】まず、実施例５に従い、図１２（Ｃ）の状
態のアクティブマトリクス基板を得た後、図１２のアク
ティブマトリクス基板上、少なくとも画素電極４７０上
に配向膜４７１を形成しラビング処理を行う。なお、本
実施例では配向膜４７１を形成する前に、アクリル樹脂
膜等の有機樹脂膜をパターニングすることによって基板
間隔を保持するための柱状のスペーサ（図示しない）を
所望の位置に形成した。また、柱状のスペーサに代え
て、球状のスペーサを基板全面に散布してもよい。First, according to Embodiment 5, after obtaining the active matrix substrate in the state of FIG. 12C, an alignment film 471 is formed on at least the pixel electrode 470 on the active matrix substrate of FIG. . In this embodiment, before forming the alignment film 471, a columnar spacer (not shown) for maintaining a substrate interval was formed at a desired position by patterning an organic resin film such as an acrylic resin film. Instead of the columnar spacers, spherical spacers may be spread over the entire surface of the substrate.
【０１３８】次いで、対向基板４７２を用意する。次い
で、対向基板４７２上に着色層４７３、４７４、平坦化
膜４７５を形成する。赤色の着色層４７３と青色の着色
層４７４とを重ねて、遮光部を形成する。また、赤色の
着色層と緑色の着色層とを一部重ねて、遮光部を形成し
てもよい。Next, a counter substrate 472 is prepared. Next, the coloring layers 473 and 474 and the flattening film 475 are formed over the counter substrate 472. The red coloring layer 473 and the blue coloring layer 474 are overlapped to form a light-shielding portion. Alternatively, the light-blocking portion may be formed by partially overlapping the red coloring layer and the green coloring layer.
【０１３９】本実施例では、実施例４に示す基板を用い
ている。従って、実施例４の画素部の上面図を示す図１
３では、少なくともゲート配線４６９と画素電極４７０
の間隙と、ゲート配線４６９と接続電極４６８の間隙
と、接続電極４６８と画素電極４７０の間隙を遮光する
必要がある。本実施例では、それらの遮光すべき位置に
着色層の積層からなる遮光部が重なるように各着色層を
配置して、対向基板を貼り合わせた。In this embodiment, the substrate shown in Embodiment 4 is used. Therefore, FIG. 1 shows a top view of the pixel portion of the fourth embodiment.
3, at least the gate wiring 469 and the pixel electrode 470
, The gap between the gate wiring 469 and the connection electrode 468, and the gap between the connection electrode 468 and the pixel electrode 470. In this embodiment, the colored layers are arranged such that the light-shielding portion formed of the colored layers is overlapped at the positions where the light is to be shielded, and the opposing substrates are bonded to each other.
【０１４０】このように、ブラックマスク等の遮光層を
形成することなく、各画素間の隙間を着色層の積層から
なる遮光部で遮光することによって工程数の低減を可能
とした。As described above, the number of steps can be reduced by shielding the gap between each pixel with the light-shielding portion composed of the stacked colored layers without forming a light-shielding layer such as a black mask.
【０１４１】次いで、平坦化膜４７５上に透明導電膜か
らなる対向電極４７６を少なくとも画素部に形成し、対
向基板の全面に配向膜４７７を形成し、ラビング処理を
施した。Next, a counter electrode 476 made of a transparent conductive film was formed on at least the pixel portion on the flattening film 475, an alignment film 477 was formed on the entire surface of the counter substrate, and rubbing treatment was performed.
【０１４２】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材４７８
で貼り合わせる。シール材４７８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料４７９を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料４７９には公知
の液晶材料を用いれば良い。このようにして図１０に示
す反射型液晶表示装置が完成する。そして、必要があれ
ば、アクティブマトリクス基板または対向基板を所望の
形状に分断する。さらに、対向基板のみに偏光板（図示
しない）を貼りつけた。そして、公知の技術を用いてＦ
ＰＣを貼りつけた。Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the opposing substrate are sealed with a sealing material 478.
Paste in. A filler is mixed in the sealant 478, and the two substrates are bonded to each other at a uniform interval by the filler and the columnar spacer. afterwards,
A liquid crystal material 479 is injected between the two substrates, and completely sealed with a sealant (not shown). As the liquid crystal material 479, a known liquid crystal material may be used. Thus, the reflection type liquid crystal display device shown in FIG. 10 is completed. Then, if necessary, the active matrix substrate or the opposing substrate is cut into a desired shape. Further, a polarizing plate (not shown) was attached only to the counter substrate. Then, using a known technique, F
PC was pasted.
【０１４３】以上のようにして作製される液晶表示パネ
ルは各種電子機器の表示部として用いることができる。The liquid crystal display panel manufactured as described above can be used as a display section of various electronic devices.
【０１４４】［実施例７］上記各実施例１乃至６のいず
れか一を実施して形成されたＴＦＴは様々な電気光学装
置（アクティブマトリクス型液晶ディスプレイ、アクテ
ィブマトリクス型ＥＬディスプレイ、アクティブマトリ
クス型ＥＣディスプレイ）に用いることができる。即
ち、それら電気光学装置を表示部に組み込んだ電子機器
全てに本発明を実施できる。[Embodiment 7] TFTs formed by carrying out any one of the above embodiments 1 to 6 can be used in various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC). Display). That is, the present invention can be applied to all electronic devices in which the electro-optical device is incorporated in the display unit.
【０１４５】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター、ヘッドマウント
ディスプレイ（ゴーグル型ディスプレイ）、カーナビゲ
ーション、カーステレオ、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図１８、
図１９及び図２０に示す。Examples of such electronic devices include a video camera, a digital camera, a projector, a head mounted display (goggle type display), a car navigation, a car stereo, a personal computer, a portable information terminal (a mobile computer, a mobile phone, an electronic book, etc.). ). One example of them is shown in FIG.
This is shown in FIGS.
【０１４６】図１８（Ａ）はパーソナルコンピュータで
あり、本体３００１、画像入力部３００２、表示部３０
０３、キーボード３００４等を含む。本発明を表示部３
００３に適用することができる。FIG. 18A shows a personal computer, which includes a main body 3001, an image input section 3002, and a display section 30.
03, a keyboard 3004 and the like. Display unit 3 of the present invention
003 can be applied.
【０１４７】図１８（Ｂ）はビデオカメラであり、本体
３１０１、表示部３１０２、音声入力部３１０３、操作
スイッチ３１０４、バッテリー３１０５、受像部３１０
６等を含む。本発明を表示部３１０２に適用することが
できる。FIG. 18B shows a video camera, which includes a main body 3101, a display portion 3102, an audio input portion 3103, operation switches 3104, a battery 3105, and an image receiving portion 310.
6 and so on. The present invention can be applied to the display portion 3102.
【０１４８】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体３２０１、カメラ部
３２０２、受像部３２０３、操作スイッチ３２０４、表
示部３２０５等を含む。本発明は表示部３２０５に適用
できる。FIG. 18C shows a mobile computer (mobile computer), which includes a main body 3201, a camera section 3202, an image receiving section 3203, operation switches 3204, a display section 3205, and the like. The present invention can be applied to the display portion 3205.
【０１４９】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体３３０１、表示部３３０２、アーム部３３０
３等を含む。本発明は表示部３３０２に適用することが
できる。FIG. 18D shows a goggle type display, which includes a main body 3301, a display section 3302, and an arm section 330.
3 and so on. The present invention can be applied to the display portion 3302.
【０１５０】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体３４０１、表示部３４０２、スピーカ部３４０
３、記録媒体３４０４、操作スイッチ３４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部３４０２に適用
することができる。FIG. 18E shows a player that uses a recording medium (hereinafter, referred to as a recording medium) on which a program is recorded, and includes a main body 3401, a display portion 3402, and a speaker portion 340.
3, a recording medium 3404, an operation switch 3405, and the like. This player uses a DVD (D
digital Versatile Disc), CD
And the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 3402.
【０１５１】図１８（Ｆ）はデジタルカメラであり、本
体３５０１、表示部３５０２、接眼部３５０３、操作ス
イッチ３５０４、受像部（図示しない）等を含む。本発
明を表示部３５０２に適用することができる。FIG. 18F shows a digital camera, which includes a main body 3501, a display portion 3502, an eyepiece portion 3503, operation switches 3504, an image receiving portion (not shown), and the like. The present invention can be applied to the display portion 3502.
【０１５２】図１９（Ａ）はフロント型プロジェクター
であり、投射装置３６０１、スクリーン３６０２等を含
む。本発明は投射装置３６０１の一部を構成する液晶表
示装置３８０８やその他の駆動回路に適用することがで
きる。FIG. 19A shows a front type projector, which includes a projection device 3601, a screen 3602, and the like. The present invention can be applied to the liquid crystal display device 3808 forming a part of the projection device 3601 and other driving circuits.
【０１５３】図１９（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。本発明は投射装置３
７０２の一部を構成する液晶表示装置３８０８やその他
の駆動回路に適用することができる。FIG. 19B shows a rear type projector, which includes a main body 3701, a projection device 3702, and a mirror 370.
3, including a screen 3704 and the like. The present invention provides a projection device 3
The present invention can be applied to a liquid crystal display device 3808 which constitutes a part of the LCD 702 and other driving circuits.
【０１５４】なお、図１９（Ｃ）は、図１９（Ａ）及び
図１９（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系３８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１９（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。FIG. 19C is a diagram showing an example of the structure of the projection devices 3601 and 3702 in FIGS. 19A and 19B. Projection devices 3601, 37
02 denotes a light source optical system 3801, mirrors 3802, 380
4 to 3806, dichroic mirror 3803, prism 3807, liquid crystal display device 3808, retardation plate 380
9. It is composed of a projection optical system 3810. Projection optical system 38
Reference numeral 10 denotes an optical system including a projection lens. In the present embodiment, an example of a three-plate type is shown, but there is no particular limitation, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in an optical path indicated by an arrow in FIG. Good.
【０１５５】また、図１９（Ｄ）は、図１９（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。FIG. 19D is a diagram showing an example of the structure of the light source optical system 3801 in FIG. 19C. In this embodiment, the light source optical system 3801 includes a reflector 3811, a light source 3812, a lens array 3813,
814, a polarization conversion element 3815, and a condenser lens 3816. Note that the light source optical system shown in FIG. 19D is an example and is not particularly limited. For example, a practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, and an IR film in the light source optical system.
【０１５６】ただし、図１９に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬ表示装置での適用
例は図示していない。However, in the projector shown in FIG. 19, a case where a transmissive electro-optical device is used is shown, and examples of application to a reflective electro-optical device and an EL display device are not shown.
【０１５７】図２０（Ａ）は携帯電話であり、本体３９
０１、音声出力部３９０２、音声入力部３９０３、表示
部３９０４、操作スイッチ３９０５、アンテナ３９０６
等を含む。本発明を表示部３９０４に適用することがで
きる。FIG. 20A shows a mobile phone, and the main body 39 is provided.
01, audio output unit 3902, audio input unit 3903, display unit 3904, operation switch 3905, antenna 3906
And so on. The present invention can be applied to the display portion 3904.
【０１５８】図２０（Ｂ）は携帯書籍（電子書籍）であ
り、本体４００１、表示部４００２、４００３、記憶媒
体４００４、操作スイッチ４００５、アンテナ４００６
等を含む。本発明は表示部４００２、４００３に適用す
ることができる。FIG. 20B shows a portable book (electronic book), which includes a main body 4001, display portions 4002 and 4003, a storage medium 4004, operation switches 4005, and an antenna 4006.
And so on. The present invention can be applied to the display portions 4002 and 4003.
【０１５９】図２０（Ｃ）はディスプレイであり、本体
４１０１、支持台４１０２、表示部４１０３等を含む。
本発明は表示部４１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。FIG. 20C shows a display, which includes a main body 4101, a support 4102, a display portion 4103, and the like.
The present invention can be applied to the display portion 4103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).
【０１６０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜６のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。As described above, the applicable range of the present invention is extremely wide, and can be applied to electronic devices in all fields. Further, the electronic apparatus according to the present embodiment can be realized by using any combination of the embodiments 1 to 6.
【０１６１】[0161]
【発明の効果】本発明の構成を採用することにより、以
下に示すような基本的有意性を得ることが出来る。 （ａ）従来のＴＦＴの作製プロセスに適合した、簡単な
方法である。 （ｂ）工程時間の短縮を図ることが出来る。 （ｃ）被ゲッタリング領域のサイズが拡大でき、面積効
率が向上するため、設計の自由度が向上する。 （ｄ）以上の利点を満たした上で、ゲッタリング能力を
向上させ、電気的特性の優れたＴＦＴを作製できる方法
である。By adopting the configuration of the present invention, the following basic significance can be obtained. (A) This is a simple method adapted to a conventional TFT manufacturing process. (B) The process time can be reduced. (C) The size of the region to be gettered can be increased and the area efficiency is improved, so that the degree of freedom in design is improved. (D) This method is a method capable of improving the gettering ability and manufacturing a TFT having excellent electric characteristics while satisfying the above advantages.
【図１】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 1 is a diagram illustrating a gettering technique disclosed by the present invention.
【図２】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 2 is a diagram illustrating a gettering technique disclosed by the present invention.
【図３】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 3 is a diagram illustrating a gettering technique disclosed by the present invention.
【図４】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 4 is a diagram illustrating a gettering technique disclosed by the present invention.
【図５】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 5 is a diagram illustrating a gettering technique disclosed by the present invention.
【図６】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 6 is a diagram illustrating a gettering technique disclosed by the present invention.
【図７】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 7 is a diagram illustrating a gettering technique disclosed by the present invention.
【図８】 本発明が開示するゲッタリング技術を説明す
るための図。FIG. 8 is a diagram illustrating a gettering technique disclosed by the present invention.
【図９】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。FIG. 9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 10 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図１１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 11 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図１２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。FIG. 12 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
【図１３】 画素ＴＦＴの構成を示す上面図。FIG. 13 is a top view illustrating a configuration of a pixel TFT.
【図１４】 アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。FIG. 14 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
【図１５】 本発明が開示するゲッタリング技術を説明
する例を示す図。FIG. 15 is a view showing an example explaining a gettering technique disclosed by the present invention.
【図１６】 本発明が開示するゲッタリング技術を説明
する例を示す図。FIG. 16 is a diagram showing an example illustrating a gettering technique disclosed by the present invention.
【図１７】 本発明が開示するゲッタリング技術を説明
する例を示す図。FIG. 17 is a view showing an example illustrating a gettering technique disclosed by the present invention.
【図１８】 半導体装置の例を示す図。FIG. 18 illustrates an example of a semiconductor device.
【図１９】 半導体装置の例を示す図。FIG. 19 illustrates an example of a semiconductor device.
【図２０】 半導体装置の例を示す図。FIG. 20 illustrates an example of a semiconductor device.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｇ 29/786 21/88 Ｆ Ｆターム(参考） 2H092 HA06 JA24 JA25 JA26 JB57 KA05 KA12 KA18 KB24 KB25 MA05 MA08 MA17 MA22 MA27 MA29 MA30 NA27 NA29 PA01 PA03 RA05 RA10 5C094 AA21 AA43 CA19 DA14 DA15 EA04 EA07 EB02 GB10 5F033 GG04 HH04 HH07 HH08 HH11 HH14 HH17 HH18 HH19 HH20 HH21 HH32 HH33 LL04 MM05 MM19 PP09 PP16 QQ08 QQ10 QQ12 QQ21 QQ34 RR08 SS08 SS15 VV06 VV15 5F052 AA02 AA11 AA17 BA07 BB01 BB02 BB03 BB07 CA10 DA01 DA02 DB02 DB03 DB07 EA15 EA16 FA06 FA19 HA06 HA07 JA01 5F110 AA06 AA14 AA17 BB02 BB04 CC02 CC07 CC08 DD01 DD02 DD03 DD05 DD07 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL04 HL06 HL11 HM15 NN03 NN04 NN22 NN27 NN34 NN35 NN72 NN73 NN78 PP01 PP03 PP06 PP13 PP29 PP34 PP35 QQ11 QQ24 QQ25 QQ28 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 21/336 H01L 29/78 627G 29/786 21/88 FF term (Reference) 2H092 HA06 JA24 JA25 JA26 JB57 KA05 KA12 KA18 KB24 KB25 MA05 MA08 MA17 MA22 MA27 MA29 MA30 NA27 NA29 PA01 PA03 RA05 RA10 5C094 AA21 AA43 CA19 DA14 DA15 EA04 EA07 EB02 GB10 5F033 GG04 HH04 HH07 HH08 HH11 HH14 HHH HH HH HH HH HH HH HH HH HH HH HH H QQ21 QQ34 RR08 SS08 SS15 VV06 VV15 5F052 AA02 AA11 AA17 BA07 BB01 BB02 BB03 BB07 CA10 DA01 DA02 DB02 DB03 DB07 EA15 EA16 FA06 FA19 HA06 HA07 JA01 5F110 AA06 AA14 AA17 BB02 DD03 DD03 DD03 DD03 DD03 DD03 DD02 DD02 EE04 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ 04 HJ12 HJ13 HJ23 HL04 HL06 HL11 HM15 NN03 NN04 NN22 NN27 NN34 NN35 NN72 NN73 NN78 PP01 PP03 PP06 PP13 PP29 PP34 PP35 QQ11 QQ24 QQ25 QQ28
Claims (22)
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜中に選択的に第
１の元素を導入して第１の領域を形成し、第１の加熱処
理を行って前記第１の領域に前記金属元素をゲッタリン
グし、前記金属元素がゲッタリングされた前記第１の領
域に第２の元素を導入して第２の領域を形成し、前記第
１の加熱処理の温度より低温で第２の加熱処理を行って
前記第２の領域に前記金属元素をゲッタリングすること
を特徴とする半導体装置の作製方法。1. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, and the amorphous semiconductor film is crystallized to form a crystalline semiconductor film. A first region is formed by introducing a first element, a first heat treatment is performed, and the metal element is gettered in the first region, and the first region in which the metal element is gettered is formed. A second element is introduced into the region to form a second region, and a second heat treatment is performed at a temperature lower than the temperature of the first heat treatment to getter the metal element in the second region. A method for manufacturing a semiconductor device, comprising:
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜上にマスクを形
成し、前記結晶質半導体膜中に選択的に第１の元素を導
入して第１の領域を形成し、第１の加熱処理を行って前
記第１の領域に前記金属元素をゲッタリングし、前記金
属元素がゲッタリングされた前記第１の領域に第２の元
素を導入して第２の領域を形成し、前記第１の加熱処理
の温度より低温で第２の加熱処理を行って前記第２の領
域に前記金属元素をゲッタリングし、前記マスクの下方
に存在する結晶質半導体膜を用いてＴＦＴを作製するこ
とを特徴とする半導体装置の作製方法。2. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and a mask is formed on the crystalline semiconductor film. Forming a first region by selectively introducing a first element into the crystalline semiconductor film; performing a first heat treatment to getter the metal element in the first region; A second element is introduced into the first region where the metal element is gettered to form a second region, and a second heat treatment is performed at a temperature lower than the temperature of the first heat treatment. A method for manufacturing a semiconductor device, comprising: gettering the metal element in a second region; and manufacturing a TFT using a crystalline semiconductor film present below the mask.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体を部分的にエッチ
ングして島状半導体層を形成し、前記島状半導体層上に
絶縁膜を形成し、前記絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記島状半導体膜中に選
択的に第１の元素を導入して、ソース領域およびドレイ
ン領域を形成し、前記ゲート電極の下方にチャネル形成
領域を形成し、第１の加熱処理を行って前記ソース領域
および前記ドレイン領域に前記金属元素をゲッタリング
し、前記金属元素がゲッタリングされた前記ソース領域
および前記ドレイン領域に第２の元素を導入し、前記第
１の加熱処理の温度より低温で第２の加熱処理を行って
前記ソース領域および前記ドレイン領域に前記金属元素
をゲッタリングすることを特徴とする半導体装置の作製
方法。3. A method of introducing a metal element for promoting crystallization into an amorphous semiconductor film, crystallizing the amorphous semiconductor film to form a crystalline semiconductor film, and partially etching the crystalline semiconductor. Forming an island-shaped semiconductor layer, forming an insulating film on the island-shaped semiconductor layer, forming a gate electrode on the insulating film,
A first element is selectively introduced into the island-shaped semiconductor film using the gate electrode as a mask to form a source region and a drain region; a channel formation region is formed below the gate electrode; Performing a heat treatment to getter the metal element to the source region and the drain region; introducing a second element to the source region and the drain region to which the metal element is gettered; A method for manufacturing a semiconductor device, comprising: performing a second heat treatment at a temperature lower than a treatment temperature to getter the metal element to the source region and the drain region.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜中に選択的に第
１の元素を導入して第１の領域を形成し、第１の加熱処
理を行って前記第１の領域に前記金属元素をゲッタリン
グし、前記第１の領域をエッチングして島状半導体層を
形成し、前記絶縁膜上にゲート電極を形成し、前記ゲー
ト電極をマスクとして前記島状半導体膜中に選択的に第
２の元素を導入してソース領域およびドレイン領域を形
成し、前記ゲート電極の下方にチャネル形成領域を形成
し、前記第１の加熱処理の温度より低温で第２の加熱処
理を行って前記ソース領域および前記ドレイン領域に前
記金属元素をゲッタリングすることを特徴とする半導体
装置の作製方法。4. A method of introducing a metal element for promoting crystallization into an amorphous semiconductor film, crystallizing the amorphous semiconductor film to form a crystalline semiconductor film, and selectively forming a crystalline semiconductor film in the crystalline semiconductor film. A first region is formed by introducing a first element; a first heat treatment is performed to getter the metal element in the first region; and the first region is etched to form an island-shaped semiconductor. Forming a layer, forming a gate electrode on the insulating film, forming a source region and a drain region by selectively introducing a second element into the island-shaped semiconductor film using the gate electrode as a mask, Forming a channel formation region below the gate electrode, performing a second heat treatment at a temperature lower than the temperature of the first heat treatment, and gettering the metal element to the source region and the drain region. Of manufacturing a semiconductor device.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜中に選択的に第
１の元素を導入して第１の領域を形成し、第１の加熱処
理を行って前記第１の領域に前記金属元素をゲッタリン
グし、前記金属元素がゲッタリングされた前記第１の領
域に第２の元素および第３の元素を導入して第２の領域
を形成し、前記第１の加熱処理の温度より低温で第２の
加熱処理を行って前記第２の領域に前記金属元素をゲッ
タリングすることを特徴とする半導体装置の作製方法。5. A crystalline semiconductor film is formed by introducing a metal element that promotes crystallization into an amorphous semiconductor film, and crystallizing the amorphous semiconductor film to selectively form a crystalline semiconductor film in the crystalline semiconductor film. A first region is formed by introducing a first element, a first heat treatment is performed, and the metal element is gettered in the first region, and the first region in which the metal element is gettered is formed. A second region is formed by introducing a second element and a third element into the region; a second heat treatment is performed at a temperature lower than the temperature of the first heat treatment; A method for manufacturing a semiconductor device, comprising gettering an element.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜上にマスクを形
成し、前記結晶質半導体膜中に選択的に第１の元素を導
入して第１の領域を形成し、第１の加熱処理を行って前
記第１の領域に前記金属元素をゲッタリングし、前記金
属元素がゲッタリングされた前記第１の領域に第２の元
素および第３の元素を導入して第２の領域を形成し、前
記第１の加熱処理の温度より低温で第２の加熱処理を行
って前記第２の領域に前記金属元素をゲッタリングし、
前記マスクの下方に存在する結晶質半導体膜を用いてＴ
ＦＴを作製することを特徴とする半導体装置の作製方
法。6. A method for introducing a metal element which promotes crystallization into an amorphous semiconductor film, crystallizing the amorphous semiconductor film to form a crystalline semiconductor film, and forming a mask on the crystalline semiconductor film Forming a first region by selectively introducing a first element into the crystalline semiconductor film; performing a first heat treatment to getter the metal element in the first region; A second region is formed by introducing a second element and a third element into the first region where the metal element is gettered, and the second heating is performed at a temperature lower than the temperature of the first heat treatment. Performing a process to getter the metal element in the second region;
Using a crystalline semiconductor film present below the mask, T
A method for manufacturing a semiconductor device, comprising manufacturing an FT.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体を部分的にエッチ
ングして島状半導体層を形成し、前記島状半導体層上に
絶縁膜を形成し、前記絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記島状半導体膜中に選
択的に第１の元素を導入してソース領域およびドレイン
領域を形成し、前記ゲート電極の下方にチャネル形成領
域を形成し、第１の加熱処理を行って前記ソース領域お
よび前記ドレイン領域に前記金属元素をゲッタリング
し、前記金属元素がゲッタリングされた前記ソース領域
および前記ドレイン領域に第２の元素および第３の元素
を導入し、前記第１の加熱処理の温度より低温で第２の
加熱処理を行って前記ソース領域および前記ドレイン領
域に前記金属元素をゲッタリングすることを特徴とする
半導体装置の作製方法。7. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and the crystalline semiconductor is partially etched. Forming an island-shaped semiconductor layer, forming an insulating film on the island-shaped semiconductor layer, forming a gate electrode on the insulating film,
A first element is selectively introduced into the island-shaped semiconductor film using the gate electrode as a mask to form a source region and a drain region; a channel formation region is formed below the gate electrode; Performing a process to getter the metal element to the source region and the drain region; introducing a second element and a third element to the source region and the drain region where the metal element is gettered; A method for manufacturing a semiconductor device, comprising: performing a second heat treatment at a temperature lower than a temperature of the first heat treatment to getter the metal element to the source region and the drain region.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜中に選択的に第
１の元素を導入して第１の領域を形成し、第１の加熱処
理を行って前記第１の領域に前記金属元素をゲッタリン
グし、前記第１の領域をエッチングして島状半導体層を
形成し、前記絶縁膜上にゲート電極を形成し、前記ゲー
ト電極をマスクとして前記島状半導体膜中に選択的に第
２の元素および第３の元素を導入してソース領域および
ドレイン領域を形成し、前記ゲート電極の下方にチャネ
ル形成領域を形成し、前記第１の加熱処理の温度より低
温で第２の加熱処理を行って前記ソース領域および前記
ドレイン領域に前記金属元素をゲッタリングすることを
特徴とする半導体装置の作製方法。8. A crystalline semiconductor film is formed by introducing a metal element which promotes crystallization into the amorphous semiconductor film, and crystallizing the amorphous semiconductor film to selectively form the crystalline semiconductor film. A first region is formed by introducing a first element; a first heat treatment is performed to getter the metal element in the first region; and the first region is etched to form an island-shaped semiconductor. Forming a layer, forming a gate electrode on the insulating film, and selectively introducing a second element and a third element into the island-shaped semiconductor film using the gate electrode as a mask to form a source region and a drain region. Forming a channel formation region below the gate electrode, performing a second heat treatment at a temperature lower than the temperature of the first heat treatment to getter the metal element to the source region and the drain region. Semiconductor device characterized by How to make the device.
元素を導入し、前記非晶質半導体膜を結晶化して結晶質
半導体膜を形成し、前記結晶質半導体膜中に選択的に第
１の元素および第２の元素を導入して第１の領域を形成
し、第１の加熱処理を行って前記第１の領域に前記金属
元素をゲッタリングし、前記金属元素がゲッタリングさ
れた前記第１の領域に第３の元素を導入して第２の領域
を形成し、前記第１の加熱処理の温度より低温で第２の
加熱処理を行って前記第２の領域に前記金属元素をゲッ
タリングすることを特徴とする半導体装置の作製方法。9. A crystalline semiconductor film is formed by introducing a metal element that promotes crystallization into the amorphous semiconductor film, and crystallizing the amorphous semiconductor film to selectively form the crystalline semiconductor film. A first region is formed by introducing a first element and a second element, a first heat treatment is performed, and the metal element is gettered in the first region, and the metal element is gettered. A third element is introduced into the first region, a second region is formed, and a second heat treatment is performed at a temperature lower than the temperature of the first heat treatment, and the metal is added to the second region. A method for manufacturing a semiconductor device, comprising gettering an element.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体膜上にマスクを
形成し、前記結晶質半導体膜中に選択的に第１の元素お
よび第２の元素を導入して第１の領域を形成し、第１の
加熱処理を行って前記第１の領域に前記金属元素をゲッ
タリングし、前記金属元素がゲッタリングされた前記第
１の領域に第３の元素を導入して第２の領域を形成し、
前記第１の加熱処理の温度より低温で第２の加熱処理を
行って前記第２の領域に前記金属元素をゲッタリング
し、前記マスクの下方に存在する結晶質半導体膜を用い
てＴＦＴを作製することを特徴とする半導体装置の作製
方法。10. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and a mask is formed on the crystalline semiconductor film. Then, a first element and a second element are selectively introduced into the crystalline semiconductor film to form a first region, and a first heat treatment is performed to add the metal element to the first region. And forming a second region by introducing a third element into the first region where the metal element is gettered,
A second heat treatment is performed at a temperature lower than the temperature of the first heat treatment to getter the metal element in the second region, and a TFT is manufactured using a crystalline semiconductor film present below the mask. A method for manufacturing a semiconductor device.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体を部分的にエッ
チングして島状半導体層を形成し、前記島状半導体層上
に絶縁膜を形成し、前記絶縁膜上にゲート電極を形成
し、前記ゲート電極をマスクとして前記島状半導体膜中
に選択的に第１の元素および第２の元素を導入してソー
ス領域およびドレイン領域を形成し、前記ゲート電極の
下方にチャネル形成領域を形成し、第１の加熱処理を行
って前記ソース領域および前記ドレイン領域に前記金属
元素をゲッタリングし、前記金属元素がゲッタリングさ
れた前記ソース領域および前記ドレイン領域に第３の元
素を導入し、前記第１の加熱処理の温度より低温で第２
の加熱処理を行って前記ソース領域および前記ドレイン
領域に前記金属元素をゲッタリングすることを特徴とす
る半導体装置の作製方法。11. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and the crystalline semiconductor is partially etched. Forming an island-shaped semiconductor layer, forming an insulating film on the island-shaped semiconductor layer, forming a gate electrode on the insulating film, and selectively forming a gate electrode in the island-shaped semiconductor film using the gate electrode as a mask. A first element and a second element are introduced to form a source region and a drain region, a channel formation region is formed below the gate electrode, and a first heat treatment is performed so that the source region and the drain region are formed. Gettering the metal element, introducing a third element into the source region and the drain region where the metal element is gettered, and lowering the second element at a temperature lower than the temperature of the first heat treatment.
A method of manufacturing the semiconductor device, wherein the metal element is gettered in the source region and the drain region by performing a heat treatment.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体膜中に選択的に
第１の元素および第２の元素を導入して第１の領域を形
成し、第１の加熱処理を行って前記第１の領域に前記金
属元素をゲッタリングし、前記第１の領域をエッチング
して島状半導体層を形成し、前記絶縁膜上にゲート電極
を形成し、前記ゲート電極をマスクとして前記島状半導
体膜中に選択的に第３の元素を導入してソース領域およ
びドレイン領域を形成し、前記ゲート電極の下方にチャ
ネル形成領域を形成し、前記第１の加熱処理の温度より
低温で第２の加熱処理を行って前記ソース領域および前
記ドレイン領域に前記金属元素をゲッタリングすること
を特徴とする半導体装置の作製方法。12. A metal element for promoting crystallization is introduced into the amorphous semiconductor film, and the amorphous semiconductor film is crystallized to form a crystalline semiconductor film. A first region is formed by introducing a first element and a second element, a first heat treatment is performed, the metal element is gettered in the first region, and the first region is etched. Forming an island-shaped semiconductor layer, forming a gate electrode on the insulating film, and selectively introducing a third element into the island-shaped semiconductor film using the gate electrode as a mask to form a source region and a drain region. Forming a channel formation region below the gate electrode, performing a second heat treatment at a temperature lower than the temperature of the first heat treatment to getter the metal element to the source region and the drain region. Semiconductor characterized by the following Method for manufacturing the device.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体膜中に選択的に
第１の元素および第２の元素を導入して第１の領域を形
成し、第１の加熱処理を行って前記第１の領域に前記金
属元素をゲッタリングし、前記金属元素がゲッタリング
された前記第１の領域に第３の元素および第４の元素を
導入して第２の領域を形成し、前記第１の加熱処理の温
度より低温で第２の加熱処理を行って前記第２の領域に
前記金属元素をゲッタリングすることを特徴とする半導
体装置の作製方法。13. A crystalline semiconductor film is formed by introducing a metal element which promotes crystallization into an amorphous semiconductor film, and crystallizing the amorphous semiconductor film to form a crystalline semiconductor film selectively in the crystalline semiconductor film. A first region is formed by introducing a first element and a second element, a first heat treatment is performed, and the metal element is gettered in the first region, and the metal element is gettered. The third region and the fourth region are introduced into the first region to form a second region, and the second region is formed by performing a second heat treatment at a temperature lower than the temperature of the first heat treatment. A method for manufacturing a semiconductor device, characterized in that the metal element is gettered in the region of (1).
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体膜上にマスクを
形成し、前記結晶質半導体膜中に選択的に第１の元素お
よび第２の元素を導入して第１の領域を形成し、第１の
加熱処理を行って前記第１の領域に前記金属元素をゲッ
タリングし、前記金属元素がゲッタリングされた前記第
１の領域に第３の元素および第４の元素を導入して第２
の領域を形成し、前記第１の加熱処理の温度より低温で
第２の加熱処理を行って前記第２の領域に前記金属元素
をゲッタリングし、前記マスクの下方に存在する結晶質
半導体膜を用いてＴＦＴを作製することを特徴とする半
導体装置の作製方法。14. A metal element for promoting crystallization is introduced into the amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and a mask is formed on the crystalline semiconductor film. Then, a first element and a second element are selectively introduced into the crystalline semiconductor film to form a first region, and a first heat treatment is performed to add the metal element to the first region. And a third element and a fourth element are introduced into the first region where the metal element is gettered to form a second region.
Forming a region, performing a second heat treatment at a temperature lower than the temperature of the first heat treatment to getter the metal element in the second region, and forming a crystalline semiconductor film existing below the mask. A method for manufacturing a semiconductor device, comprising manufacturing a TFT by using the method.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体を部分的にエッ
チングして島状半導体層を形成し、前記島状半導体層上
に絶縁膜を形成し、前記絶縁膜上にゲート電極を形成
し、前記ゲート電極をマスクとして前記島状半導体膜中
に選択的に第１の元素および第２の元素を導入してソー
ス領域およびドレイン領域を形成し、前記ゲート電極の
下方にチャネル形成領域を形成し、第１の加熱処理を行
って前記ソース領域および前記ドレイン領域に前記金属
元素をゲッタリングし、前記金属元素がゲッタリングさ
れた前記ソース領域および前記ドレイン領域に第３の元
素および第４の元素を導入し、前記第１の加熱処理の温
度より低温で第２の加熱処理を行って前記ソース領域お
よび前記ドレイン領域に前記金属元素をゲッタリングす
ることを特徴とする半導体装置の作製方法。15. A metal element which promotes crystallization is introduced into an amorphous semiconductor film, the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, and the crystalline semiconductor is partially etched. Forming an island-shaped semiconductor layer, forming an insulating film on the island-shaped semiconductor layer, forming a gate electrode on the insulating film, and selectively forming a gate electrode in the island-shaped semiconductor film using the gate electrode as a mask. A first element and a second element are introduced to form a source region and a drain region, a channel formation region is formed below the gate electrode, and a first heat treatment is performed so that the source region and the drain region are formed. Gettering the metal element, introducing a third element and a fourth element into the source region and the drain region where the metal element is gettered, and forming a second element at a temperature lower than the temperature of the first heat treatment; Addition A method for manufacturing a semiconductor device, wherein heat treatment is performed to getter the metal element to the source region and the drain region.
属元素を導入し、前記非晶質半導体膜を結晶化して結晶
質半導体膜を形成し、前記結晶質半導体膜中に選択的に
第１の元素および第２の元素を導入して第１の領域を形
成し、第１の加熱処理を行って前記第１の領域に前記金
属元素をゲッタリングし、前記第１の領域をエッチング
して島状半導体層を形成し、前記絶縁膜上にゲート電極
を形成し、前記ゲート電極をマスクとして前記島状半導
体膜中に選択的に第３の元素および第４の元素を導入し
てソース領域およびドレイン領域を形成し、前記ゲート
電極の下方にチャネル形成領域を形成し、前記第１の加
熱処理の温度より低温で第２の加熱処理を行って前記ソ
ース領域および前記ドレイン領域に前記金属元素をゲッ
タリングすることを特徴とする半導体装置の作製方法。16. A metal element for promoting crystallization is introduced into an amorphous semiconductor film, and the amorphous semiconductor film is crystallized to form a crystalline semiconductor film. A first region is formed by introducing a first element and a second element, a first heat treatment is performed, the metal element is gettered in the first region, and the first region is etched. Forming an island-shaped semiconductor layer, forming a gate electrode on the insulating film, and selectively introducing a third element and a fourth element into the island-shaped semiconductor film using the gate electrode as a mask. Forming a source region and a drain region; forming a channel formation region below the gate electrode; performing a second heat treatment at a temperature lower than the temperature of the first heat treatment; To getter metal elements A method for manufacturing a semiconductor device.
いて、前記第１の元素として、１５族に属する元素のう
ち少なくとも１つの元素を用いることを特徴とする半導
体装置の作製方法。17. The method for manufacturing a semiconductor device according to claim 1, wherein at least one of elements belonging to Group 15 is used as the first element.
て、前記第２の元素として、１５族に属する元素のうち
少なくとも１つの元素または前記結晶質半導体膜の主成
分である元素を用いることを特徴とする半導体装置の作
製方法。18. The semiconductor device according to claim 1, wherein at least one element belonging to Group 15 or an element that is a main component of the crystalline semiconductor film is used as the second element. A method for manufacturing a semiconductor device, comprising:
て、前記第２の元素または前記第３の元素として、１５
族に属する元素のうち少なくとも１つの元素または１３
族に属する元素のうち少なくとも１つの元素を用いるこ
とを特徴とする半導体装置の作製方法。19. The semiconductor device according to claim 5, wherein the second element or the third element is 15
At least one of the elements belonging to the group or 13
A method for manufacturing a semiconductor device, comprising using at least one of elements belonging to group III.
いて、前記第２の元素として、１３族に属する元素のう
ち少なくとも１つの元素を用いることを特徴とする半導
体装置の作製方法。20. The method for manufacturing a semiconductor device according to claim 9, wherein at least one of elements belonging to Group 13 is used as the second element.
いて、前記第３の元素として、１５族に属する元素のう
ち少なくとも１つの元素または前記結晶質半導体膜の主
成分である元素を用いることを特徴とする半導体装置の
作製方法。21. The semiconductor device according to claim 9, wherein at least one of elements belonging to Group 15 or an element that is a main component of the crystalline semiconductor film is used as the third element. A method for manufacturing a semiconductor device, comprising:
おいて、前記第３の元素または前記第４の元素として、
１５族に属する元素のうち少なくとも１つの元素または
１３族に属する元素のうち少なくとも１つの元素を用い
ることを特徴とする半導体装置の作製方法。22. The semiconductor device according to claim 13, wherein the third element or the fourth element is
A method for manufacturing a semiconductor device, comprising using at least one of elements belonging to Group 15 or at least one of elements belonging to Group 13.
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| JP2005526396A (en) * | 2002-05-22 | 2005-09-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Active matrix display device and its manufacture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH118393A (en) * | 1997-06-17 | 1999-01-12 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
| JPH1154760A (en) * | 1997-07-30 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
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2001
- 2001-07-10 JP JP2001208711A patent/JP5078201B2/en not_active Expired - Fee Related
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| JPH118393A (en) * | 1997-06-17 | 1999-01-12 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
| JPH1154760A (en) * | 1997-07-30 | 1999-02-26 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005526396A (en) * | 2002-05-22 | 2005-09-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Active matrix display device and its manufacture |
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