JP2002093912A - レイアウト制約決定方法 - Google Patents
レイアウト制約決定方法Info
- Publication number
- JP2002093912A JP2002093912A JP2000279662A JP2000279662A JP2002093912A JP 2002093912 A JP2002093912 A JP 2002093912A JP 2000279662 A JP2000279662 A JP 2000279662A JP 2000279662 A JP2000279662 A JP 2000279662A JP 2002093912 A JP2002093912 A JP 2002093912A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- layout
- virtual
- netlist
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 レイアウト設計前に寄生素子の影響を予測
し、定量的な解析を行う。 【解決手段】 アナログ回路のレイアウト設計におい
て、回路ネットリスト１の抽出を行う工程Ｓ１と、この
回路ネットリストに仮想寄生抵抗を挿入する工程Ｓ２
と、シミュレーションを実行し、配置配線制約を導出す
る工程Ｓ３を備えている。
し、定量的な解析を行う。 【解決手段】 アナログ回路のレイアウト設計におい
て、回路ネットリスト１の抽出を行う工程Ｓ１と、この
回路ネットリストに仮想寄生抵抗を挿入する工程Ｓ２
と、シミュレーションを実行し、配置配線制約を導出す
る工程Ｓ３を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログの半導体
集積回路におけるレイアウト設計のための制約決定を回
路シミュレーションの実行によって行なうレイアウト制
約決定方法、およびその装置に関するものである。
集積回路におけるレイアウト設計のための制約決定を回
路シミュレーションの実行によって行なうレイアウト制
約決定方法、およびその装置に関するものである。
【０００２】
【従来の技術】従来、アナログ分野では、回路設計及び
レイアウト設計を行なった後、寄生素子抽出を行ない、
シミュレーションにより特性予測を行なっているが、不
都合があった場合、後戻り工程が発生し、大変効率が悪
い。
レイアウト設計を行なった後、寄生素子抽出を行ない、
シミュレーションにより特性予測を行なっているが、不
都合があった場合、後戻り工程が発生し、大変効率が悪
い。
【０００３】すなわち、従来、回路設計、レイアウト設
計を行なった後で寄生素子を抽出し、特性検討を行なっ
てきたが、修正などのロスが多いという課題を有してい
た。
計を行なった後で寄生素子を抽出し、特性検討を行なっ
てきたが、修正などのロスが多いという課題を有してい
た。
【０００４】
【発明が解決しようとする課題】以上のように、レイア
ウト設計を行なう時に制約事項が充分抽出されていない
ためにロスが発生しており、この制約事項の抽出が解決
すべき課題である。
ウト設計を行なう時に制約事項が充分抽出されていない
ためにロスが発生しており、この制約事項の抽出が解決
すべき課題である。
【０００５】本発明は、かかる点に鑑み、回路設計の時
点で寄生素子の効果を検討し、レイアウト設計での配置
配線制約が決定できることで大幅な効率向上が実現でき
るレイアウト制約決定方法を提供することを目的とする
ものである。
点で寄生素子の効果を検討し、レイアウト設計での配置
配線制約が決定できることで大幅な効率向上が実現でき
るレイアウト制約決定方法を提供することを目的とする
ものである。
【０００６】
【課題を解決するための手段】レイアウト設計を行なう
前に寄生素子の影響を予測し、定量的な解析を行なう。
この解析結果を利用してレイアウト制約を決定する。
前に寄生素子の影響を予測し、定量的な解析を行なう。
この解析結果を利用してレイアウト制約を決定する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【０００８】尚、本発明はこの実施の形態に何ら限定さ
れるものでなく、要旨を逸脱しない範囲においてはさま
ざまなる態様で実施し得る。
れるものでなく、要旨を逸脱しない範囲においてはさま
ざまなる態様で実施し得る。
【０００９】図１及び図２を用いて本発明の概要となる
処理フローを説明する。
処理フローを説明する。
【００１０】まず、図１について、処理Ｓ１で作成され
た回路図から回路ネットリストを抽出する。このネット
リストに処理Ｓ２で仮想寄生抵抗の挿入を行なう。更
に、処理Ｓ３で、特性により要求される回路シミュレー
ションを行い、この結果を使用して配置配線制約を導出
する。更に、図２のような構成を用いて処理フローを実
現することで容易に一部あるいは全部の自動化が可能と
なる。
た回路図から回路ネットリストを抽出する。このネット
リストに処理Ｓ２で仮想寄生抵抗の挿入を行なう。更
に、処理Ｓ３で、特性により要求される回路シミュレー
ションを行い、この結果を使用して配置配線制約を導出
する。更に、図２のような構成を用いて処理フローを実
現することで容易に一部あるいは全部の自動化が可能と
なる。
【００１１】図中２１はキーボード、２２はマウス、２
３はＣＰＵ、２４はデータベース（Ｄ／Ｂ）、２５はメ
インメモリ、２６は配置配線制約である。
３はＣＰＵ、２４はデータベース（Ｄ／Ｂ）、２５はメ
インメモリ、２６は配置配線制約である。
【００１２】図に示すように、キーボード２１またはマ
ウス２２から入力された情報と、データベース２４中に
格納された、回路情報、プロセス情報、及びメインメモ
リ２５にあるプログラムをＣＰＵ２３が実行し、配置配
線制約２６を導出する。
ウス２２から入力された情報と、データベース２４中に
格納された、回路情報、プロセス情報、及びメインメモ
リ２５にあるプログラムをＣＰＵ２３が実行し、配置配
線制約２６を導出する。
【００１３】（実施の形態１）図３、図４及び（表
１），（表２）を用いて仮想寄生抵抗挿入について説明
し、さらにシミュレーションを行って配線抵抗の最大許
容値を求め、配置配線制約とする方法を説明する。図３
は例とする回路図、（表１）はその回路ネットリストで
ある。
１），（表２）を用いて仮想寄生抵抗挿入について説明
し、さらにシミュレーションを行って配線抵抗の最大許
容値を求め、配置配線制約とする方法を説明する。図３
は例とする回路図、（表１）はその回路ネットリストで
ある。
【００１４】
【表１】
【００１５】まず、ＭＰ１に注目する。ドレインはN
１、ゲートはN４、ソースはＶＤＤ、バルクはＶＤＤに
接続している。まずドレインとＮ１の間に抵抗ＲＰ１を
挿入、ドレインのノードはMP１Dと変更する。
１、ゲートはN４、ソースはＶＤＤ、バルクはＶＤＤに
接続している。まずドレインとＮ１の間に抵抗ＲＰ１を
挿入、ドレインのノードはMP１Dと変更する。
【００１６】ゲートも同様にゲートとN４の間に抵抗RP
２を挿入し、ゲートのノードはMP1Gと変更する。ソース
はVDDに接続している。ここでVDD,（GND）については別
の方法で処理を行なう。VDD（GND）は性質上多くの素子
に接続していると考えられる。
２を挿入し、ゲートのノードはMP1Gと変更する。ソース
はVDDに接続している。ここでVDD,（GND）については別
の方法で処理を行なう。VDD（GND）は性質上多くの素子
に接続していると考えられる。
【００１７】この場合、共通インピーダンスを簡単に考
えるため、このインピーダンスをRV1という抵抗の挿入
を行ない、素子への接続側をVDD1とする。このVDD1とソ
ースの間に仮想寄生抵抗RP3を挿入、ソースノードをMP1
Sとする。
えるため、このインピーダンスをRV1という抵抗の挿入
を行ない、素子への接続側をVDD1とする。このVDD1とソ
ースの間に仮想寄生抵抗RP3を挿入、ソースノードをMP1
Sとする。
【００１８】この作業を全ての素子について行なう。こ
の時、抵抗値は適当な値でよい。こうして作成された仮
想寄生抵抗の入った回路ネットリストは図４、（表２）
となる。この回路ネットリストを用いて、シミュレーシ
ョンを行う。
の時、抵抗値は適当な値でよい。こうして作成された仮
想寄生抵抗の入った回路ネットリストは図４、（表２）
となる。この回路ネットリストを用いて、シミュレーシ
ョンを行う。
【００１９】
【表２】
【００２０】N３の電圧を出力電圧とする。この時、配
線抵抗による電圧の精度は１％以内と仮定する。N３の
出力電圧に対する、各仮想寄生抵抗の感度解析を行な
い、この時、感度が予め決められた上限を超える抵抗を
抽出し、例とした１％を超えないそれぞれの最大値を求
め、これを制約とする。
線抵抗による電圧の精度は１％以内と仮定する。N３の
出力電圧に対する、各仮想寄生抵抗の感度解析を行な
い、この時、感度が予め決められた上限を超える抵抗を
抽出し、例とした１％を超えないそれぞれの最大値を求
め、これを制約とする。
【００２１】（実施の形態２）図５，図６、（表３）を
用いて仮想寄生容量の付加について説明し、更に、シミ
ュレータを用いて配線容量の最大許容値を求め、制約と
する方法を説明する。
用いて仮想寄生容量の付加について説明し、更に、シミ
ュレータを用いて配線容量の最大許容値を求め、制約と
する方法を説明する。
【００２２】図５は本実施の形態のフローチャート、図
６は例とする回路図、（表３）ａはその回路ネットリス
トである。この回路に現れるノードは電源を除いてＮ１
〜Ｎ７である。各ノードにそれぞれ仮想寄生容量を付加
する。この場合の容量値は適当でよい。この作業で得ら
れる回路ネットリストは（表３）ａ，ｂ，ｃを合わせた
ものとなる。
６は例とする回路図、（表３）ａはその回路ネットリス
トである。この回路に現れるノードは電源を除いてＮ１
〜Ｎ７である。各ノードにそれぞれ仮想寄生容量を付加
する。この場合の容量値は適当でよい。この作業で得ら
れる回路ネットリストは（表３）ａ，ｂ，ｃを合わせた
ものとなる。
【００２３】
【表３】
【００２４】ここで得られた回路ネットリストにテスト
ベクターを追加し、回路シミュレーションを実行する。
MP３、MP４で構成される差動入力に矩形信号を印加して
N3の電圧波形を観測し、立ちあがり時間が回路仕様で決
められた範囲を超えない各寄生容量の最大許容値を求め
る。
ベクターを追加し、回路シミュレーションを実行する。
MP３、MP４で構成される差動入力に矩形信号を印加して
N3の電圧波形を観測し、立ちあがり時間が回路仕様で決
められた範囲を超えない各寄生容量の最大許容値を求め
る。
【００２５】方法は、実施の形態１で述べたものと同様
に、立ちあがり時間に対する各仮想寄生容量の感度解析
を行ない、予め決められた上限を超える感度を持つ容量
を抽出し、使用で決められた範囲を超えない配線容量の
最大許容値を求め、これを配置配線制約とする。
に、立ちあがり時間に対する各仮想寄生容量の感度解析
を行ない、予め決められた上限を超える感度を持つ容量
を抽出し、使用で決められた範囲を超えない配線容量の
最大許容値を求め、これを配置配線制約とする。
【００２６】（実施の形態３）図６と（表３）を用いて
仮想カップリング容量付加について説明し、更にシミュ
レーションを実施し、配線のカップリング容量の最大許
容値を求め制約とする方法を説明する。
仮想カップリング容量付加について説明し、更にシミュ
レーションを実施し、配線のカップリング容量の最大許
容値を求め制約とする方法を説明する。
【００２７】図６は例とする回路図、（表３）はその回
路ネットリストである。この回路ネットリストにあらわ
れるノードは電源を除いてＮ１〜Ｎ７である。各ノード
間に仮想カップリング容量を付加する。容量値は適当で
よい。この作業で得られる回路ネットリストは（表３）
のとおりである。
路ネットリストである。この回路ネットリストにあらわ
れるノードは電源を除いてＮ１〜Ｎ７である。各ノード
間に仮想カップリング容量を付加する。容量値は適当で
よい。この作業で得られる回路ネットリストは（表３）
のとおりである。
【００２８】ここで得られた回路ネットリストにテスト
ベクターを追加し、回路シミュレーションを行う。MP
３、MP４で構成される差動入力に正弦波を入力し、N４
の電圧波形を観測し入力の正弦波と同じ周波数、または
高調波成分を持った信号の振幅を測定する。この振幅が
所定の値以下となるように各仮想カップリング容量の最
大許容値を求める。
ベクターを追加し、回路シミュレーションを行う。MP
３、MP４で構成される差動入力に正弦波を入力し、N４
の電圧波形を観測し入力の正弦波と同じ周波数、または
高調波成分を持った信号の振幅を測定する。この振幅が
所定の値以下となるように各仮想カップリング容量の最
大許容値を求める。
【００２９】方法は実施の形態１と同様、入力と同じ周
波数、または高調波成分を持った信号の振幅に対する各
仮想カップリング容量の感度解析を行ない、予め決めた
上限を超える感度をもつ容量を抽出し、N4の振幅が所定
の値以下となる最大容量値を求めこれを制約とする。ま
たは上限を超える感度をもつカップリング容量の両端の
ノードの配線は隣接させないといった制約とすることも
可能である。
波数、または高調波成分を持った信号の振幅に対する各
仮想カップリング容量の感度解析を行ない、予め決めた
上限を超える感度をもつ容量を抽出し、N4の振幅が所定
の値以下となる最大容量値を求めこれを制約とする。ま
たは上限を超える感度をもつカップリング容量の両端の
ノードの配線は隣接させないといった制約とすることも
可能である。
【００３０】（実施の形態４）図３，図４，図７及び
（表１），（表２），（表４）を用いて仮想寄生抵抗挿
入について説明し、この仮想寄生抵抗に対し、配線のシ
ート抵抗、仮配線幅、配線―フィールドの単位面積あた
りのオーバーラップ容量と、単位長さあたりのフリンジ
容量を用いて、仮想寄生容量を再度計算し、回路ネット
リストを作成する方法とこの回路をシミュレーションす
ることにより制約を導出する方法を説明する。
（表１），（表２），（表４）を用いて仮想寄生抵抗挿
入について説明し、この仮想寄生抵抗に対し、配線のシ
ート抵抗、仮配線幅、配線―フィールドの単位面積あた
りのオーバーラップ容量と、単位長さあたりのフリンジ
容量を用いて、仮想寄生容量を再度計算し、回路ネット
リストを作成する方法とこの回路をシミュレーションす
ることにより制約を導出する方法を説明する。
【００３１】図３は例とする回路図、図７は本実施の形
態のフローチャート、（表１），（表２），（表４）は
その回路ネットリストである。
態のフローチャート、（表１），（表２），（表４）は
その回路ネットリストである。
【００３２】
【表４】
【００３３】実施の形態１より仮想寄生抵抗を挿入した
回路ネットリスト（表２）に対し、寄生抵抗について以
下の処理を行なう。
回路ネットリスト（表２）に対し、寄生抵抗について以
下の処理を行なう。
【００３４】配線のシート抵抗をRSH、仮配線幅をW、単
位面積あたりのオーバーラップ容量をCo,単位長さあた
りの片側のフリンジ容量をCf,とする。寄生抵抗の抵抗
値をRとすると、寄生容量Cは以下の（１）式のようにな
る。
位面積あたりのオーバーラップ容量をCo,単位長さあた
りの片側のフリンジ容量をCf,とする。寄生抵抗の抵抗
値をRとすると、寄生容量Cは以下の（１）式のようにな
る。
【００３５】 寄生容量C＝（R／RSH）×W×W×Co＋（２×R／RSH）×W×Cf （１） 挿入した仮想寄生抵抗に対応して、寄生容量をネットリ
スト上に付加していく。この作業によって得られた回路
ネットリストを用いてシミュレーションを行い、実施の
形態１，２と同様の作業を行なって制約を求めることが
できる。
スト上に付加していく。この作業によって得られた回路
ネットリストを用いてシミュレーションを行い、実施の
形態１，２と同様の作業を行なって制約を求めることが
できる。
【００３６】但し、このケースでは、寄生容量は寄生抵
抗の従属変数として（１）式のとおり扱う。
抗の従属変数として（１）式のとおり扱う。
【００３７】（実施の形態５）実施の形態４で、さらに
高精度の解析が要求される場合の寄生抵抗、寄生容量の
パターンを分割数に応じて、図８のように変更すること
ができる。
高精度の解析が要求される場合の寄生抵抗、寄生容量の
パターンを分割数に応じて、図８のように変更すること
ができる。
【００３８】周波数が高い場合など、配線の寄生抵抗、
寄生容量を分布定数的に扱いたい場合、抵抗の分割数を
入力することで、必要な精度の寄生抵抗、寄生容量を求
めることが可能である。
寄生容量を分布定数的に扱いたい場合、抵抗の分割数を
入力することで、必要な精度の寄生抵抗、寄生容量を求
めることが可能である。
【００３９】
【発明の効果】以上のように本発明によれば、レイアウ
ト設計を行なう前に寄生素子について充分に定量的な検
討を行なうことで、詳細な配置配線制約を得られる。こ
の制約に従ってレイアウト設計を行なうことで、不要な
設計の繰り返しを削減することができる。更に、この処
理の一部または全てを自動化して、装置化することで、
効率が大幅に改善される。
ト設計を行なう前に寄生素子について充分に定量的な検
討を行なうことで、詳細な配置配線制約を得られる。こ
の制約に従ってレイアウト設計を行なうことで、不要な
設計の繰り返しを削減することができる。更に、この処
理の一部または全てを自動化して、装置化することで、
効率が大幅に改善される。
【図１】本発明の実施の形態に係るレイアウト制約決定
方法の仮想寄生抵抗を挿入し、配置配線制約を導出する
フローチャート
方法の仮想寄生抵抗を挿入し、配置配線制約を導出する
フローチャート
【図２】本実施の形態に係るレイアウト制約決定方法を
実現する装置のブロック図
実現する装置のブロック図
【図３】実施の形態１，４で使用する回路例を示す回路
図
図
【図４】実施の形態１，４で使用する回路例を示す回路
図
図
【図５】本実施の形態２の仮想寄生容量を付加し、配置
配線制約を導出するフローチャート
配線制約を導出するフローチャート
【図６】（ａ）〜（ｃ）実施の形態２，３で使用する回
路例を示す回路図
路例を示す回路図
【図７】本実施の形態４に係る仮想寄生抵抗を挿入し、
プロセスパラメータを用いて寄生容量を計算し、寄生容
量を付加して、配置配線制約を導出するフローチャート
プロセスパラメータを用いて寄生容量を計算し、寄生容
量を付加して、配置配線制約を導出するフローチャート
【図８】実施の形態５で使用する抵抗分割の例を示す図
１ 回路ネットリスト Ｓ２ 寄生抵抗挿入 Ｓ３ 回路シミュレーション
Claims (12)
- 【請求項１】アナログ回路のレイアウト設計を行う場
合、 回路ネットリスト抽出を行なう工程と、この回路ネット
リストに仮想寄生抵抗を挿入する工程と、シミュレーシ
ョンを実行し、制約を導出する工程を有することを特徴
とするレイアウト制約決定方法。 - 【請求項２】電源及びグランドネットに共通インピーダ
ンスとなる抵抗を挿入する工程を有することを特徴とす
る請求項１記載のレイアウト制約決定方法。 - 【請求項３】アナログ回路のレイアウト設計を行う場
合、 回路ネットリスト抽出を行なう工程と、この回路ネット
リストに仮想寄生容量を付加する工程と、シミュレーシ
ョンを実行し、制約を導出する工程を有することを特徴
とするレイアウト制約決定方法。 - 【請求項４】アナログ回路のレイアウト設計を行う場
合、 回路ネットリスト抽出を行なう工程と、この回路ネット
リストに仮想カップリング容量を付加する工程と、シミ
ュレーションを実行し、制約を導出する工程を有するこ
とを特徴とするレイアウト制約決定方法。 - 【請求項５】仮想寄生抵抗の分割数とこの分割数に応じ
た寄生容量を生成する工程と、生成した仮想寄生抵抗、
仮想寄生容量を回路ネットリストに挿入、付加する工程
を有することを特徴とする請求項４記載のレイアウト制
約決定方法。 - 【請求項６】アナログ回路のレイアウト設計を行う場
合、 回路ネットリスト抽出する工程と、この回路ネットリス
トに仮想寄生抵抗を挿入する工程と、前記仮想寄生抵抗
の抵抗値、配線のシート抵抗値、仮配線幅、配線―フィ
ールド間の単位面積当たりのオーバーラップ容量と、単
位長さ当たりのフリンジ容量を用いて仮想寄生容量の値
を計算する工程と、この計算結果を持った仮想寄生容量
を回路ネットリストに付加する工程を有することを特徴
とするレイアウト制約決定方法。 - 【請求項７】アナログ回路のレイアウトの設計を行う装
置であって、 回路ネットリスト抽出を行なう手段と、この回路ネット
リストに仮想寄生抵抗を挿入する手段と、シミュレーシ
ョンを実行し、制約を導出する手段を備えたことを特徴
とするレイアウト制約決定装置。 - 【請求項８】電源及びグランドネットに共通インピーダ
ンスとなる抵抗を挿入する手段を備えたことを特徴とす
る請求項７記載のレイアウト制約決定装置。 - 【請求項９】アナログ回路のレイアウト設計を行う装置
であって、 回路ネットリスト抽出を行なう手段と、この回路ネット
リストに仮想寄生容量を付加する手段と、シミュレーシ
ョンを実行し、制約を導出する手段を備えたことを特徴
とするレイアウト制約決定装置。 - 【請求項１０】アナログ回路のレイアウト設計を行う装
置であって、 回路ネットリスト抽出を行なう手段と、この回路ネット
リストに仮想カップリング容量を付加する手段と、シミ
ュレーションを実行し、制約を導出する手段を備えたこ
とを特徴とするレイアウト制約決定装置。 - 【請求項１１】仮想寄生抵抗の分割数とこの分割数に応
じた寄生容量を生成する手段と、ここで生成した仮想寄
生抵抗、仮想寄生容量を回路ネットリストに挿入、付加
する手段を備えたことを特徴とする請求項１０記載のレ
イアウト制約決定装置。 - 【請求項１２】アナログ回路のレイアウト設計を行う装
置であって、 回路ネットリスト抽出する手段と、この回路ネットリス
トに仮想寄生抵抗を挿入する手段と、仮想寄生抵抗の抵
抗値、配線のシート抵抗値、仮配線幅、配線―フィール
ド間の単位面積当たりのオーバーラップ容量と、単位長
さ当たりのフリンジ容量を用いて仮想寄生容量の値を計
算する手段と、この計算結果を持った仮想寄生容量を回
路ネットリストに付加する手段を備えたことを特徴とす
るレイアウト制約決定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279662A JP2002093912A (ja) | 2000-09-14 | 2000-09-14 | レイアウト制約決定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279662A JP2002093912A (ja) | 2000-09-14 | 2000-09-14 | レイアウト制約決定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093912A true JP2002093912A (ja) | 2002-03-29 |
Family
ID=18764632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279662A Pending JP2002093912A (ja) | 2000-09-14 | 2000-09-14 | レイアウト制約決定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093912A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383527B2 (en) | 2004-09-27 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit manufacturing method and semiconductor integrated circuit manufacturing apparatus |
| JP2014232427A (ja) * | 2013-05-29 | 2014-12-11 | Ｎｅｃプラットフォームズ株式会社 | 設計支援装置、設計支援方法および設計支援プログラム |
-
2000
- 2000-09-14 JP JP2000279662A patent/JP2002093912A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7383527B2 (en) | 2004-09-27 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit manufacturing method and semiconductor integrated circuit manufacturing apparatus |
| JP2014232427A (ja) * | 2013-05-29 | 2014-12-11 | Ｎｅｃプラットフォームズ株式会社 | 設計支援装置、設計支援方法および設計支援プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kundert et al. | Design of mixed-signal systems-on-a-chip | |
| Daems et al. | Simulation-based generation of posynomial performance models for the sizing of analog integrated circuits | |
| US6523149B1 (en) | Method and system to improve noise analysis performance of electrical circuits | |
| Daems et al. | Circuit simplification for the symbolic analysis of analog integrated circuits | |
| US20140325460A1 (en) | Method for simulation of partial vlsi asic design | |
| Lourenço et al. | Floorplan-aware analog IC sizing and optimization based on topological constraints | |
| JP2001014368A (ja) | クロック解析装置およびクロック解析方法 | |
| Jiang et al. | MIRID: Mixed-mode IR-drop induced delay simulator | |
| Hattori et al. | Harmonic balance simulation of RF injection effects in analog circuits | |
| JP2002093912A (ja) | レイアウト制約決定方法 | |
| Hung et al. | Monte carlo simulation of device variations and mismatch in analog integrated circuits | |
| US8984468B1 (en) | Method to adaptively calculate resistor mesh in IC designs | |
| Rodriguez-Chavez et al. | Graph-based symbolic and symbolic sensitivity analysis of analog integrated circuits | |
| JP3862882B2 (ja) | 回路データ縮約方法及び回路シミュレーション方法 | |
| Zilch et al. | Automatic tool for test set generation and DfT assessment in analog circuits | |
| Székely et al. | THERMODEL: A tool for thermal model generation, and application for MEMS | |
| US8131521B1 (en) | Block specific harmonic balance analysis system | |
| Shi et al. | A size sensitivity method for interactive CMOS circuit sizing | |
| US6839887B1 (en) | Method and system for predictive multi-component circuit layout generation with reduced design cycle | |
| JP2004013821A (ja) | 半導体集積回路設計方法および設計装置 | |
| JPH07287051A (ja) | 論理シミュレータ用入力データ作成装置 | |
| Chen et al. | A size sensitivity method for interactive MOS circuit sizing | |
| Hedrich et al. | Approaches to formal verification of analog circuits | |
| Foundries | Application Note—SPICE Models & Simulations | |
| JPH11175580A (ja) | 集積回路設計装置 |