JP2002093196A - Synchronous semiconductor memory - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a synchronous semiconductor memory provided with a bank controller enabling changeover control of internal timer functions. SOLUTION: In SDRAM wherein it has plural memory banks, and a memory bank selected by the bank controller based on a 1st command to be inputted synchronizing with a clock is set into an active state for a fixed time period, and wherein a column series of a memory bank selected on the basis of a 2nd command to be inputted synchronizing with the clock later than the 1st command is activated, the bank controller 16 outputs bank selection signals BNK for setting the selected memory banks to an active state based on the commands. The bank controller 16 comprises a timer 103 to bring back the bank selection signal BNK into an inactive state after a fixed time period, and further, comprises a timer function control circuit 106 for stopping the function of the timer 103 by an input of a test signal and thereby making it possible to change over the time to hold the bank selection signal BNK in an active state.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、クロックに同期
してデータの読み出し／書き込みの制御が行われる同期
型半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous semiconductor memory device in which data read / write control is performed in synchronization with a clock.

【０００２】[0002]

【従来の技術】従来より、高速に且つランダムにデータ
の読み書きができる半導体メモリとして、シンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）が知られている。特に、クロッ
クの立ち上がりエッジと立ち下がりエッジを共にデータ
転送に利用することにより、２倍のデータ転送レートを
実現できるダブルデータレート（ＤＤＲ）型ＳＤＲＡＭ
は、高速性に優れたものとして知られている。2. Description of the Related Art Conventionally, a synchronous DRAM (SDRAM) has been known as a semiconductor memory capable of reading and writing data at high speed and at random. In particular, a double data rate (DDR) SDRAM that can realize a double data transfer rate by using both the rising edge and the falling edge of the clock for data transfer
Is known for its high speed.

【０００３】これらのＳＤＲＡＭのうち、アクティブ動
作とプリチャージ動作をパイプライン化する高速サイク
ル型ＤＲＡＭでは、バンクコントローラ内にバンク活性
化時間を制御するタイマを内蔵する。即ちバンクコント
ローラは、クロックに同期して入力される第１コマンド
に基づいて、選択されたバンクをアクティブ状態に設定
する。このアクティブサイクルで、ワード線を活性化し
てセルデータの読み出しが行われる。そして、タイマに
よりアクティブ状態として設定された一定時間内に第１
コマンドに遅れてクロックに同期して入力される第２コ
マンドに基づいてカラム系動作即ち、書き込みの場合に
はカラム選択されたビット線に書き込みデータを転送
し、読み出しの場合は選択されたカラムのビット線デー
タをデータ線に取り出す動作が行われる。タイマにより
設定された一定時間が経過すると、選択されたバンクは
プリチャージサイクルに入る。Among these SDRAMs, a high-speed cycle type DRAM in which an active operation and a precharge operation are pipelined has a built-in timer for controlling a bank activation time in a bank controller. That is, the bank controller sets the selected bank to the active state based on the first command input in synchronization with the clock. In this active cycle, the word line is activated and cell data is read. Then, within a certain time set as the active state by the timer, the first
A column-related operation based on a second command input in synchronization with a clock after a command, that is, write data is transferred to a bit line selected in a column in the case of writing, and data of a selected column is transferred in a read operation. An operation of extracting the bit line data to the data line is performed. When a certain time set by the timer elapses, the selected bank enters a precharge cycle.

【０００４】図７は、その様な高速サイクル型ＳＤＲＡ
Ｍにおけるバンクコントローラの要部構成を示してい
る。コマンド入力に基づいて発生される活性化信号ＡＣ
ＴＶにが“Ｈ”になると、パルス発生器１がフリップフ
ロップ２をセットする“Ｌ”パルスを発生し、これによ
りバンク選択信号ＢＮＫが“Ｈ”にセットされる。バン
ク選択信号ＢＮＫが“Ｈ”になると、これがタイマ回路
３に入力され、その出力ＢＮＫＴＭＲが“Ｈ”になる。
そしてタイマ回路３で設定された一定時間が経過する
と、出力ＢＮＫＴＭＲが“Ｌ”となり、これを受けてパ
ルス発生器４が“Ｌ”パルス出力ＦＣＴＭＲを出す。こ
のパルス出力ＦＣＴＭＲを受けてフリップフロップ２は
リセットされ、バンク選択信号ＢＮＫは“Ｌ”になり、
プリチャージ期間に入る。FIG. 7 shows such a high-speed cycle type SDRA.
3 shows a main configuration of the bank controller in M. Activation signal AC generated based on command input
When TV becomes "H", the pulse generator 1 generates an "L" pulse for setting the flip-flop 2, whereby the bank selection signal BNK is set to "H". When the bank selection signal BNK becomes "H", this is input to the timer circuit 3, and the output BNKTMR becomes "H".
Then, when a predetermined time set by the timer circuit 3 has elapsed, the output BNKTMR becomes “L”, and in response, the pulse generator 4 outputs an “L” pulse output FCTMR. Upon receiving the pulse output FCTMR, the flip-flop 2 is reset, and the bank selection signal BNK becomes “L”,
Enter the precharge period.

【０００５】図８は、この様なバンクコントローラを備
えた高速サイクル型ＳＤＲＡＭの動作波形を示してい
る。この高速サイクル型ＳＤＲＡＭでは、ロウ系の活性
化を制御する第１コマンドＣＭＤ１とカラム系の活性化
を制御する第２コマンドＣＭＤ２がクロックＣＬＫの一
周期遅れで連続して入力される。第１コマンドＣＭＤ１
が入力されると、ロウ系の活性化信号ＡＣＴＶが“Ｈ”
になり、これを受けて図７に示したフリップフロップ２
がセットされて、バンク選択信号ＢＮＫが“Ｈ”にな
る。FIG. 8 shows operation waveforms of a high-speed cycle SDRAM having such a bank controller. In this high-speed cycle type SDRAM, a first command CMD1 for controlling the activation of the row system and a second command CMD2 for controlling the activation of the column system are successively input with one cycle delay of the clock CLK. First command CMD1
Is input, the row-related activation signal ACTV becomes “H”.
In response, the flip-flop 2 shown in FIG.
Is set, and the bank selection signal BNK becomes “H”.

【０００６】そして、このバンク選択信号ＢＮＫを受け
て、第１コマンドＣＭＤ１と同時に入力されたロウアド
レスに基づいて、イコライズ信号ＥＱＬが“Ｌ”となっ
て、選択バンク内のビット線プリチャージ／イコライズ
動作を停止し、選択ワード線ＷＬが活性化される。これ
により、セルデータがビット線に読み出される。次に、
第２コマンドＣＭＤ２によりリード／ライト動作を受け
付けることにより発生するカラム系活性化信号ＣＮＥＢ
ＯＮが“Ｈ”になり、この信号を受けて選択されたカラ
ム選択信号ＣＳＬが“Ｈ”になる。そして、選択された
カラムにおいて、リード時にはビット線データが読み出
されて、ライト時にはビット線にデータが書き込まれ
る。In response to the bank select signal BNK, the equalize signal EQL becomes "L" based on the row address input simultaneously with the first command CMD1, and the bit line precharge / equalize in the selected bank is performed. The operation stops, and the selected word line WL is activated. As a result, the cell data is read out to the bit line. next,
A column activation signal CNEB generated by receiving a read / write operation by the second command CMD2
ON becomes "H", and the column selection signal CSL selected in response to this signal becomes "H". In the selected column, bit line data is read at the time of reading, and data is written to the bit line at the time of writing.

【０００７】バンク選択信号ＢＮＫの“Ｈ”状態は、図
７のタイマ３により一定時間Ｔだけ“Ｈ”になるタイマ
出力信号ＢＮＫＴＭＲにより制御される。即ちタイマ出
力信号ＢＮＫＴＭＲが“Ｌ”になると、フリップフロッ
プ２がリセットされて、バンク選択信号ＢＮＫは“Ｌ”
に戻る。これを受けて、選択されたバンクのワード線Ｗ
Ｌが非活性になり、イコライズ信号ＥＱＬが“Ｈ”とな
ってプリチャージ動作が行われる。The "H" state of the bank selection signal BNK is controlled by a timer output signal BNKTMR which becomes "H" for a predetermined time T by a timer 3 in FIG. That is, when the timer output signal BNKTMR becomes “L”, the flip-flop 2 is reset, and the bank selection signal BNK becomes “L”.
Return to In response, the word line W of the selected bank is
L becomes inactive, the equalize signal EQL becomes "H", and the precharge operation is performed.

【０００８】ところで、製品の基本動作チェックを行う
ダイソート・テスト時には、テスタの動作周波数限界か
ら、仕様で定められたクロック周波数に比べて、低周波
のクロックを用いなければならない場合がある。この場
合、バンクコントローラの内部タイマによりバンク活性
化時間Ｔが固定であるために、カラム系を活性化する第
２コマンドの入力前に、選択されたバンクの活性化期間
が終了してしまい、正常なデータ読み出し／書き込み動
作が行われなくなる可能性がある。By the way, during a die sort test for checking the basic operation of a product, a clock having a lower frequency than the clock frequency specified in the specification may have to be used due to the operating frequency limit of the tester. In this case, since the bank activation time T is fixed by the internal timer of the bank controller, the activation period of the selected bank ends before the second command for activating the column system is input, and the normal period ends. There is a possibility that a complicated data read / write operation is not performed.

【０００９】図９は、この様にクロック周波数が低い場
合に誤動作を生じる動作波形を示している。前述のよう
に、第１コマンドＣＭＤ１を受けてバンク選択信号ＢＮ
Ｋが“Ｈ”になるが、その状態はタイマ出力ＢＮＫＴＭ
Ｒが“Ｈ”である一定時間Ｔだけ保持されるから、図示
のように、第１コマンドＣＭＤ１の入力から第２コマン
ドＣＭＤ２が入力されるまでのクロック周期がバンク活
性化時間Ｔより長い場合には、第２コマンドＣＭＤ２の
入力前に、選択バンクの活性化時間は終了してしまう。
即ち、第２コマンド入力時には既に選択されたバンクは
プリチャージ期間に入っており、カラム選択が行われ
ず、読み出し／書き込みができないことになる。FIG. 9 shows operation waveforms which cause a malfunction when the clock frequency is low. As described above, the bank selection signal BN is received upon receiving the first command CMD1.
K becomes “H”, but the state is determined by the timer output BNKTM
Since R is held for a fixed time T of “H”, as shown, when the clock cycle from the input of the first command CMD1 to the input of the second command CMD2 is longer than the bank activation time T, The activation time of the selected bank ends before the second command CMD2 is input.
That is, at the time of input of the second command, the bank already selected has entered the precharge period, and no column selection is performed, so that reading / writing cannot be performed.

【００１０】[0010]

【発明が解決しようとする課題】以上のように、内部タ
イマによりバンク活性化の時間が固定される従来方式の
高速サイクル型ＳＤＲＡＭでは、ダイソート・テスト時
に低周波クロックを用いると正常動作ができないという
問題があった。As described above, in the conventional high-speed cycle SDRAM in which the bank activation time is fixed by the internal timer, normal operation cannot be performed if a low-frequency clock is used during the die sort test. There was a problem.

【００１１】この発明は、上記事情を考慮してなされた
もので、内部タイマ機能を切り換え制御可能としたバン
クコントローラを備えた同期型半導体記憶装置を提供す
ることを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a synchronous semiconductor memory device having a bank controller capable of switching and controlling an internal timer function.

【００１２】[0012]

【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、メモリセルアレイと、このメモリセル
アレイのアクティブ／プリチャージ状態を切り換え制御
するアクティブ／プリチャージ制御回路と、クロックに
同期して入力されるコマンドに基づいて前記アクティブ
／プリチャージ制御回路を制御して前記メモリセルアレ
イを一定時間アクティブ状態に保持するためのタイマ
と、モード設定信号により前記タイマの機能を停止し
て、前記メモリセルアレイをアクティブ状態に保持する
時間を切り換え可能としたタイマ機能制御回路と、を備
えたことを特徴とする。SUMMARY OF THE INVENTION A synchronous semiconductor memory device according to the present invention has a memory cell array, an active / precharge control circuit for controlling switching of an active / precharge state of the memory cell array, and a clock synchronized with the clock. A timer for controlling the active / precharge control circuit based on an input command to hold the memory cell array in an active state for a predetermined period of time; and stopping the timer function by a mode setting signal. And a timer function control circuit capable of switching the time for maintaining the active state.

【００１３】より具体的にはこの発明は、複数のメモリ
バンクを有し、クロックに同期して入力される第１コマ
ンドに基づいて、バンクコントローラにより選択された
メモリバンクが一定時間アクティブ状態に設定され、前
記第１コマンドに遅れてクロックに同期して入力される
第２コマンドに基づいて前記選択されたメモリバンクの
カラム系が活性化される同期型半導体記憶装置におい
て、前記バンクコントローラは、前記第１コマンドに基
づいて、選択されたメモリバンクをアクティブ状態に設
定するためのバンク選択信号を出力するバンク選択信号
発生回路と、前記バンク選択信号を一定時間後に非活性
状態に戻すためのタイマと、モード設定信号により前記
タイマの機能を停止して、前記バンク選択信号を活性状
態に保持する時間を切り換え可能としたタイマ機能制御
回路と、を備えたことを特徴とする。More specifically, the present invention has a plurality of memory banks, and sets a memory bank selected by a bank controller to an active state for a predetermined time based on a first command input in synchronization with a clock. Wherein the column controller of the selected memory bank is activated based on a second command input in synchronization with a clock after the first command, wherein the bank controller comprises: A bank selection signal generating circuit for outputting a bank selection signal for setting a selected memory bank to an active state based on a first command; and a timer for returning the bank selection signal to an inactive state after a predetermined time. The time for stopping the function of the timer by the mode setting signal and holding the bank selection signal in the active state. And Rikae possible with the timer function control circuit, characterized by comprising a.

【００１４】この発明において具体的にメモりバンク
は、それぞれ複数のメモリセル、これらのメモリセルを
選択駆動するワード線及び、メモリセルのデータが転送
されるビット線を有する同時活性化可能なものとする。
そして更に、クロックに同期して入力されるアドレスを
保持するアドレスラッチと、クロックに同期してメモリ
バンクの書き込み／読み出しデータを保持するデータラ
ッチと、クロックに同期して発生されるタイミング信号
に基づいて、バンク選択信号を出力するバンクコントロ
ーラと、このバンクコントローラが出力するバンク選択
信号に基づいて、選択されたメモリバンクのプリチャー
ジ動作を解除して一定時間アクティブ状態に設定するア
クティブ／プリチャージ制御回路とを備える。In the present invention, the memory bank is a memory bank having a plurality of memory cells, a word line for selectively driving these memory cells, and a bit line for transferring data of the memory cells. And
Further, based on an address latch for holding an address input in synchronization with the clock, a data latch for holding write / read data of the memory bank in synchronization with the clock, and a timing signal generated in synchronization with the clock. A bank controller that outputs a bank selection signal, and an active / precharge control that releases a precharge operation of a selected memory bank and sets an active state for a predetermined time based on the bank selection signal output by the bank controller. And a circuit.

【００１５】この発明において、タイマ機能制御回路は
例えば、第１コマンドに先行するタイミングでクロック
に同期して入力されるモード設定信号によりタイマの機
能を停止し、第１コマンドに遅れてクロックに同期して
入力される第２コマンド入力に基づくカラム系動作の終
了を検知して、バンク選択信号を非活性状態に戻すもの
とする。或いはまた、タイマ機能制御回路は、第１コマ
ンドに先行するタイミングでクロックに同期して入力さ
れるモード設定信号によりタイマの機能を停止し、第２
コマンドに遅れてクロックに同期して入力されるプリチ
ャージ信号によりバンク選択信号を非活性状態に戻すも
のとしてもよい。In the present invention, for example, the timer function control circuit stops the timer function by a mode setting signal input in synchronization with the clock at a timing preceding the first command, and synchronizes with the clock after the first command. It is assumed that the bank select signal is returned to the inactive state upon detection of the end of the column operation based on the second command input. Alternatively, the timer function control circuit stops the timer function by a mode setting signal input in synchronization with the clock at a timing preceding the first command, and
The bank selection signal may be returned to an inactive state by a precharge signal input in synchronization with a clock after a command.

【００１６】この発明において、モード設定信号は例え
ば、各メモリバンクを低周波クロックでテスト動作させ
るためのテスト信号である。In the present invention, the mode setting signal is, for example, a test signal for causing each memory bank to perform a test operation with a low frequency clock.

【００１７】この発明によると、メモリセルアレイのア
クティブ／プリチャージ状態の同期タイミング制御を行
うタイマ機能を切り換え制御することによって、仕様で
定められたクロック周波数以外の周波数での正常動作を
行わせることが可能になる。これにより例えば、低周波
クロックを用いたテスト動作が可能になる。According to the present invention, by controlling the switching of the timer function for controlling the synchronous timing of the active / precharge state of the memory cell array, normal operation can be performed at a frequency other than the clock frequency specified in the specification. Will be possible. This enables, for example, a test operation using a low-frequency clock.

【００１８】[0018]

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態による高速サイクル型ＳＤＲＡＭのブロック構成を示
している。ＤＲＡＭセルアレイ１１は、ｎ個のバンクＢ
ＡＮＫｉ（ｉ＝０〜ｎ−１）により構成されている。各
バンクＢＡＮＫｉは、図２に示すように、複数のダイナ
ミック型メモリセルＭＣと、これらのメモリセルを選択
駆動するワード線ＷＬ、及びメモリセルＭＣの読み出し
及び書き込みデータがデータが転送されるビット線ＢＬ
を有する。各バンクＢＡＮＫＩは、それぞれにビット線
センスアンプ２０１とワード線選択を行うロウデコーダ
２０２、ビット線選択を行うカラムデコーダ（カラムゲ
ートを含む）２０３が設けられて、同時に活性化可能と
されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a block configuration of a fast cycle type SDRAM according to an embodiment of the present invention. The DRAM cell array 11 includes n banks B
ANKi (i = 0 to n-1). As shown in FIG. 2, each bank BANKi includes a plurality of dynamic memory cells MC, a word line WL for selectively driving these memory cells, and a bit line for reading and writing data of the memory cells MC. BL
Having. Each bank BANKI is provided with a bit line sense amplifier 201, a row decoder 202 for selecting a word line, and a column decoder (including a column gate) 203 for selecting a bit line, and can be activated simultaneously.

【００１９】各バンクＢＡＮＫｉはデータバスを介し
て、クロックＣＬＫにより制御されるデータラッチ１２
に接続される。データラッチ１２は、書き込みデータを
取り込むライトバッファ（マルチプレクサを含む）１３
及び読み出しデータを取り出すリードバッファ（マルチ
プレクサを含む）１４を介してデータ入出力端子につな
がる。オフチップドライバ１５は、読み出しデータによ
りチップ外部回路をドライブするための出力バッファで
ある。Each bank BANKi is connected to a data latch 12 controlled by a clock CLK via a data bus.
Connected to. The data latch 12 includes a write buffer (including a multiplexer) 13 for taking in write data.
And a data input / output terminal via a read buffer (including a multiplexer) 14 for taking out read data. The off-chip driver 15 is an output buffer for driving a chip external circuit with read data.

【００２０】入力バッファ１７は、アドレス、コマンド
及びクロックＣＬＫを取り込むバッファである。入力さ
れたアドレスはアドレスレジスタ１８に一次保持され、
クロックＣＬＫにより制御されてアドレスラッチ１９に
取り込まれる。入力されたコマンドはコマンドデコーダ
２０でデコードされ、そのデコード出力はタイミング信
号発生回路２１に送られて、動作モードに応じて読み出
し／書き込みの各種タイミング信号を発生する。The input buffer 17 is a buffer for taking in an address, a command and a clock CLK. The input address is temporarily stored in the address register 18,
The data is taken into the address latch 19 under the control of the clock CLK. The input command is decoded by the command decoder 20, and the decoded output is sent to the timing signal generation circuit 21 to generate various read / write timing signals according to the operation mode.

【００２１】アドレスラッチ１９から得られるバンクア
ドレスはバンクコントローラ１６に送られて、バンク選
択がなされる。アドレスラッチ１９からのロウアドレス
及びカラムアドレスは選択されたバンクのロウデコーダ
及びカラムデコーダにそれぞれ送られる。バンクコント
ローラ１６は、バンクアドレスにより選択されたバンク
の活性化、非活性を制御するもので、タイミング信号発
生回路２１から発生されるロウ系の活性化信号ＡＣＴ
Ｖ、カラム系活性化信号ＣＯＬＡＣＴ等が供給される。The bank address obtained from the address latch 19 is sent to the bank controller 16, and the bank is selected. The row address and the column address from the address latch 19 are sent to the row decoder and the column decoder of the selected bank, respectively. The bank controller 16 controls activation and deactivation of the bank selected by the bank address, and includes a row-related activation signal ACT generated from the timing signal generation circuit 21.
V, a column activation signal COLACT, and the like.

【００２２】バンクコントローラ１６は、タイマを内蔵
してバンク制御を行うものであり、これが出力するバン
ク選択信号ＢＮＫはアクティブ／プリチャージ制御回路
２３に送られる。アクティブ／プリチャージ制御回路２
３は、非選択のメモリバンクのビット線プリチャージ動
作を行い、選択されたメモリバンクについてプリチャー
ジ動作を解除して一定時間アクティブ状態に設定する制
御を行う。アクティブ状態とは、ロウアドレスにより選
択されたワード線を活性化してセルデータをビット線に
読み出す動作状態をいう。The bank controller 16 controls the bank by incorporating a timer. The bank selection signal BNK output from the bank controller 16 is sent to the active / precharge control circuit 23. Active / precharge control circuit 2
Reference numeral 3 denotes a control for performing a bit line precharge operation of an unselected memory bank, canceling the precharge operation of the selected memory bank, and setting the selected memory bank to an active state for a predetermined time. The active state refers to an operation state in which a word line selected by a row address is activated to read cell data to a bit line.

【００２３】この実施の形態では、テスト時に、ロウア
クセス、カラムアクセスのためのコマンドに先行して、
テスト信号が入力されるようになっている。テスト信号
は、クロックに同期してテスト信号デコーダ２２により
デコードされる。このテスト信号デコーダ２２から得ら
れるテストモード信号ＴＭＣＯＬは、バンクコントロー
ラ１６に供給されている。このテストモード信号ＴＭＣ
ＯＬに基づいて、バンクコントローラ１６のタイマ機能
が制御されるようになっている。In this embodiment, at the time of testing, prior to commands for row access and column access,
A test signal is input. The test signal is decoded by the test signal decoder 22 in synchronization with the clock. The test mode signal TMCOL obtained from the test signal decoder 22 is supplied to the bank controller 16. This test mode signal TMC
The timer function of the bank controller 16 is controlled based on OL.

【００２４】図３は、バンクコントローラ１６の要部構
成、即ちバンクアドレスにより選択された一つのバンク
に対して活性、非活性のタイミング制御を行う部分の構
成を示している。パルス発生器１０１は、ロウ系活性化
信号ＡＣＴＶを受けて、バンク選択信号ＢＮＫを発生す
るフリップフロップ１０２をセットするパルスを出力す
るもので、活性化信号ＡＣＴＶを遅延するインバータＩ
ＮＶ１−ＩＮＶ３のチェーンと、その遅延信号と活性化
信号ＡＣＴＶの論理積をとるＮＡＮＤゲートＧ１により
構成される。これにより、パルス発生器１０１は、ロウ
系活性化信号ＡＣＴＶの立ち上がりエッジに“Ｌ”パル
スを出力する。この“Ｌ”パルスによりフリップフロッ
プ１０２がセットされ、バンク選択信号ＢＮＫ＝“Ｈ”
が出力される。FIG. 3 shows a configuration of a main part of the bank controller 16, that is, a configuration of a portion for performing active / inactive timing control for one bank selected by a bank address. The pulse generator 101 receives a row-related activation signal ACTV and outputs a pulse for setting a flip-flop 102 for generating a bank selection signal BNK. The inverter I delays the activation signal ACTV.
It is composed of a chain of NV1-INV3 and a NAND gate G1 which takes the logical product of the delay signal and the activation signal ACTV. As a result, the pulse generator 101 outputs an “L” pulse at the rising edge of the row activation signal ACTV. The flip-flop 102 is set by the “L” pulse, and the bank selection signal BNK = “H”
Is output.

【００２５】タイマ１０３は、バンク選択信号ＢＮＫを
受けて、その“Ｈ”状態の時間、即ちロウ系のアクティ
ブ状態の時間を決定するものである。タイマ１０３は、
バンク選択信号ＢＮＫを受けるインバータＩＮＶ４と、
その出力を反転して一定時間Ｔだけ遅延する遅延回路１
０４と、この遅延回路１０４の出力とインバータＩＮＶ
４の出力が入るＮＯＲゲートＧ４とにより構成される。
このタイマ１０３により、バンク選択信号ＢＮＫが
“Ｈ”状態を保つに必要な時間“Ｈ”を保つ信号ＢＮＫ
ＴＭＲを出力する。The timer 103 receives the bank selection signal BNK and determines the time of the "H" state, that is, the time of the active state of the row system. Timer 103 is
An inverter INV4 receiving a bank selection signal BNK;
A delay circuit 1 for inverting its output and delaying it for a fixed time T
04, the output of the delay circuit 104 and the inverter INV
And a NOR gate G4 receiving the output of the NOR gate G4.
The timer 103 allows the bank selection signal BNK to maintain the "H" state.
Outputs TMR.

【００２６】タイマ出力ＢＮＫＴＭＲは、更にパルス発
生器１０５に入力される。このパルス発生器１０５は、
タイマ出力ＢＮＫＴＭＲの立ち下がりエッジを検出する
ものであり、インバータＩＮＶ５−ＩＮＶ７のチェーン
とＯＲゲートＧ５により構成される。即ち、タイマ出力
ＢＮＫＴＭＲが“Ｌ”になったときに、インバータＩＮ
Ｖ５−ＩＮＶ７のチェーンで決まるパルス幅の時間
“Ｌ”となるパルス信号ＦＣＴＭＲ０を出力する。この
パルス発生器１０５の出力信号ＦＣＴＭＲ０は、通常の
メモリ動作では、フリップフロップ１０２をリセットす
るために用いられる。The timer output BNKTMR is further input to the pulse generator 105. This pulse generator 105
It detects the falling edge of the timer output BNKTMR, and is composed of a chain of inverters INV5-INV7 and an OR gate G5. That is, when the timer output BNKTMR becomes "L", the inverter IN
It outputs a pulse signal FCTMR0 which becomes a time "L" of a pulse width determined by the chain of V5-INV7. Output signal FCTMR0 of pulse generator 105 is used to reset flip-flop 102 in a normal memory operation.

【００２７】この実施の形態においては、バンクコント
ローラ１６は、テスト時にタイマ１０３の機能を禁止
し、カラム動作終了までバンク選択信号ＢＮＫ＝“Ｈ”
の状態を保持するという制御を行うタイマ機能制御回路
１０６を備えている。このタイマ機能制御回路１０６
は、カラム系活性化信号ＣＯＬＡＣＴの立ち下がりエッ
ジを検出するための、インバータＩＮＶ８−ＩＮＶ１０
のチェーンと、ＯＲゲートＧ６を有する。これにより、
カラム系活性化信号ＣＯＬＡＣＴが“Ｌ”になったこと
を検出して、即ちカラム動作終了を検出して、“Ｌ”と
なるパルス信号ＡＵＴＰが発生される。In this embodiment, the bank controller 16 inhibits the function of the timer 103 during the test, and the bank selection signal BNK = "H" until the end of the column operation.
Is provided with a timer function control circuit 106 for performing control to maintain the state of FIG. This timer function control circuit 106
Are inverters INV8-INV10 for detecting the falling edge of the column activation signal COLACT.
And an OR gate G6. This allows
Upon detecting that the column activation signal COLACT has become "L", that is, detecting the end of the column operation, a pulse signal AUTOP which becomes "L" is generated.

【００２８】一方、テストモード信号ＴＭＣＯＬに応じ
て、パルス発生器１０５の出力信号の“Ｌ”パルス又
は、カラム終了検出信号ＡＵＴＰの“Ｌ”パルスの一方
を選択的にフリップフロップ１０２に転送するために、
テストモード信号ＴＭＣＯＬとカラム終了検出信号ＡＵ
ＴＰが入るＡＮＤ・ＯＲゲートＧ８と、テストモード信
号ＴＭＣＯＬとパルス発生器１０５からの信号ＦＣＴＭ
Ｒ０が入るＯＲ・ＡＮＤゲートＧ７を有する。通常動作
では、定常状態でゲートＧ７の出力ＦＣＴＭＲが“Ｈ”
であり、パルス発生器１０５からの信号ＦＣＴＭＲ０が
“Ｌ”になると、ＦＣＴＭＲが“Ｌ”となり、これがフ
リップフロップ１０２のリセットパルスとなる。テスト
動作では、ゲートＧ７において、信号ＦＣＴＭＲ０の
“Ｌ”パルス転送が禁止される。そして、ゲートＧ８の
出力が定常状態で“Ｈ”であり、カラム終了信号ＡＵＴ
Ｐが“Ｌ”になると、ゲートＧ８の出力が“Ｌ”とな
り、これがフリップフロップ１０２のセットパルスとな
る。On the other hand, in order to selectively transfer either the “L” pulse of the output signal of the pulse generator 105 or the “L” pulse of the column end detection signal AUTP to the flip-flop 102 in accordance with the test mode signal TMCOL. To
Test mode signal TMCOL and column end detection signal AU
AND / OR gate G8 into which TP enters, test mode signal TMCOL and signal FCTM from pulse generator 105
It has an OR-AND gate G7 into which R0 enters. In the normal operation, the output FCTMR of the gate G7 is "H" in a steady state.
When the signal FCTMR0 from the pulse generator 105 becomes “L”, FCTMR becomes “L”, and this becomes a reset pulse of the flip-flop 102. In the test operation, the “L” pulse transfer of the signal FCTMR0 is prohibited at the gate G7. The output of the gate G8 is "H" in the steady state, and the column end signal AUT
When P becomes "L", the output of the gate G8 becomes "L", and this becomes a set pulse of the flip-flop 102.

【００２９】この様に構成されたバンクコントローラの
バンク活性化制御の動作を次に説明する。この実施の形
態では、バンク活性化時間は、モードに応じて切り換え
られる。通常動作モードでは、バンクコントローラが内
蔵するタイマ１０３によりバンク活性化が一定時間で解
除され、テスト信号を入力したテストモードにおいて
は、カラム動作の終了によりバンク活性化が解除される
という制御が行われる。The operation of the bank activation control of the bank controller thus configured will be described below. In this embodiment, the bank activation time is switched according to the mode. In the normal operation mode, control is performed such that the bank activation is released by a timer 103 built in the bank controller in a fixed time, and in the test mode in which a test signal is input, the bank activation is released by the end of the column operation. .

【００３０】図４は、テストモード時の動作波形を示し
ている。ロウアクセスを指示する第１コマンドＣＭＤ１
に対してカラムアクセスを指示する第２コマンドＣＭＤ
２は、クロックＣＬＫの一周期遅れで入力されるが、テ
ストモードにおいては、図示のように第１コマンドＣＭ
Ｄ１に先行するクロックタイミングでテスト信号をテス
ト用アドレスと共に入力する。テスト信号が入力される
と、テストモード信号ＴＭＣＯＬが“Ｈ”になり、これ
を受けて、バンクコントローラ内のタイマ機能制御回路
１０６はタイマ機能を停止する。FIG. 4 shows operation waveforms in the test mode. First command CMD1 for instructing row access
Command CMD for instructing column access to
2 is input with a delay of one cycle of the clock CLK, but in the test mode, the first command CM
A test signal is input together with a test address at a clock timing preceding D1. When the test signal is input, the test mode signal TMCOL becomes “H”, and in response, the timer function control circuit 106 in the bank controller stops the timer function.

【００３１】具体的には、テスト動作の間、ＴＭＣＯＬ
＝“Ｈ”により、ゲート７の出力ＦＣＴＭＲが“Ｌ”状
態に保持される。従って、タイマ出力ＢＮＫＴＭＲが
“Ｌ”になり、パルス発生器１０５により信号ＦＣＴＭ
Ｒ０が“Ｌ”となっても、これは無視される。そしてカ
ラム動作終了検出信号ＡＵＴＰが“Ｌ”になるまでは、
ゲートＧ８の出力が“Ｈ”であり、これがフリップフロ
ップ１０２に供給されている。Specifically, during the test operation, TMCOL
= "H", the output FCTMR of the gate 7 is held in the "L" state. Therefore, the timer output BNKTMR becomes “L”, and the pulse generator 105 outputs the signal FCTM.
Even if R0 becomes "L", this is ignored. Until the column operation end detection signal AUTP becomes “L”,
The output of the gate G8 is “H”, which is supplied to the flip-flop 102.

【００３２】次のクロックタイミングで第１コマンドＣ
ＭＤ１が入力され、ロウアドレスが取り込まれると、従
来と同様に、ロウ系活性化信号ＡＣＴＶが略クロック幅
の時間“Ｈ”となる。このロウ系活性化信号ＡＣＴＶを
受けて、パルス発生器１０１が“Ｌ”パルスを発生する
ことにより、フリップフロップ１０２がセットされて、
バンク選択信号ＢＮＫ＝“Ｈ”が出力される。そして、
選択されたバンクについて、イコライズ信号ＥＱＬが
“Ｌ”になって、ビット線のプリチャージ／イコライズ
動作が解除され、ロウアドレスにより選択されたワード
線ＷＬが活性化される。これにより、選択メモリセルデ
ータがビット線に読み出される。At the next clock timing, the first command C
When MD1 is input and a row address is fetched, the row-related activation signal ACTV becomes "H" for substantially the clock width as in the related art. In response to the row activation signal ACTV, the pulse generator 101 generates an “L” pulse, so that the flip-flop 102 is set.
Bank select signal BNK = “H” is output. And
For the selected bank, the equalize signal EQL becomes “L”, the precharge / equalize operation of the bit line is released, and the word line WL selected by the row address is activated. As a result, the selected memory cell data is read out to the bit line.

【００３３】次のクロックタイミングで第２コマンドＣ
ＭＤ２が入力され、カラムアドレスが取り込まれ、カラ
ム系活性化信号ＣＯＬＡＣＴが略クロック幅の時間
“Ｈ”になる。そして、第２コマンドＣＭＤ２を受け付
けることで発生されるタイミング信号ＣＥＮＢＯＮによ
り、カラム選択信号ＣＳＬが発生し、選択されたカラム
のデータ読み出し／書き込みが行われる。そして、カラ
ム系活性化信号ＣＯＬＡＣＴがクロック立ち下がりで
“Ｌ”になると、タイマ機能制御回路１０６ではカラム
動作終了検知パルスＡＵＴＰ＝“Ｌ”が発生される。At the next clock timing, the second command C
MD2 is input, the column address is fetched, and the column activation signal COLACT becomes "H" for a time substantially equal to the clock width. Then, a column selection signal CSL is generated by a timing signal CENBON generated by receiving the second command CMD2, and data reading / writing of the selected column is performed. When the column activation signal COLACT becomes “L” at the falling edge of the clock, the timer function control circuit 106 generates a column operation end detection pulse AUTOP = “L”.

【００３４】前述のように、テストモード信号ＴＭＣＯ
Ｌ＝“Ｈ”により、ＡＵＴＰ＝“Ｌ”が発生するまで
は、ゲートＧ８の出力が“Ｈ”である。そして、カラム
動作が終了して、パルスＡＵＴＰが“Ｌ”になると、ゲ
ートＧ８の出力が“Ｌ”となり、フリップフロップ１０
２はリセットされる。即ち、バンク選択信号ＢＮＫは
“Ｌ”になる。これを受けて、選択されていたワード線
ＷＬが非活性化され、続いてイコライズ信号ＥＱＬが立
ち上がって、ビット線プリチャージ／イコライズが行わ
れる。As described above, the test mode signal TMCO
Because of L = “H”, the output of the gate G8 is “H” until AUTP = “L” occurs. When the column operation is completed and the pulse AUTP becomes "L", the output of the gate G8 becomes "L" and the flip-flop 10
2 is reset. That is, the bank selection signal BNK becomes “L”. In response to this, the selected word line WL is deactivated, and subsequently, the equalize signal EQL rises to perform bit line precharge / equalize.

【００３５】一方、通常動作モードでは、タイマ機能制
御回路１０６によるタイマ機能の禁止制御が働かない。
このとき、前述のようにゲートＧ７の出力は、ＦＣＴＭ
Ｒ０が“Ｌ”になるまでは、“Ｈ”を保持する。タイマ
１０３の出力ＢＮＫＴＭＲが一定時間“Ｈ”を保ち、そ
の立ち下がりを検出して、“Ｌ”となる信号ＦＣＴＭＲ
０が発生される。この信号ＦＣＴＭＲ０＝“Ｌ”によ
り、ゲートＧ７の出力信号ＦＣＴＭＲが“Ｌ”となっ
て、フリップフロップ１０２がリセットされる。従って
従来と同様に、バンク選択信号ＢＮＫが“Ｌ”になり、
アクティブ動作を終了してプリチャージサイクルに入
る。On the other hand, in the normal operation mode, the prohibition control of the timer function by the timer function control circuit 106 does not work.
At this time, as described above, the output of the gate G7 is FCTM
"H" is held until R0 becomes "L". The output BNKTMR of the timer 103 keeps “H” for a certain period of time, detects the fall, and sets the signal FCTMR to “L”.
0 is generated. By this signal FCTMR0 = “L”, the output signal FCTMR of the gate G7 becomes “L”, and the flip-flop 102 is reset. Therefore, as in the conventional case, the bank selection signal BNK becomes "L",
The active operation ends and the precharge cycle starts.

【００３６】以上のようにこの実施の形態によると、テ
スト時、低周波のクロックが用いられたとしても、バン
クコントローラのタイマ機能は働かず、カラム動作が終
了して初めて、バンク活性化が解除される制御が行われ
る。従って正常な動作によるテストが可能である。As described above, according to this embodiment, even if a low-frequency clock is used during the test, the timer function of the bank controller does not work, and the bank activation is released only after the column operation is completed. Is performed. Therefore, a test by a normal operation is possible.

【００３７】図５は、別の実施の形態によるバンクコン
トローラ１６の構成である。この実施の形態でも、バン
ク活性化時間は、モードに応じて切り換えられる。即
ち、通常動作モードでは、バンクコントローラが内蔵す
るタイマ１０４によりバンク活性化が一定時間で解除さ
れる。一方、テスト信号を入力したテストモードにおい
ては、先の実施の形態のようにカラム動作の終了検出に
よらず、テストモード用に用意されたプリチャージコマ
ンドを受けてバンク活性化が解除されるという制御が行
われるようにしている。FIG. 5 shows the configuration of a bank controller 16 according to another embodiment. Also in this embodiment, the bank activation time is switched according to the mode. That is, in the normal operation mode, the activation of the bank is released in a fixed time by the timer 104 incorporated in the bank controller. On the other hand, in the test mode in which the test signal is input, the bank activation is released in response to the precharge command prepared for the test mode regardless of the detection of the end of the column operation as in the above embodiment. Control is performed.

【００３８】従って、図３とは、タイマ機能制御回路１
０６の構成が異なる。テストモード信号ＴＭＣＯＬによ
り活性、非活性が制御されるゲートＧ７，Ｇ８を有する
ことは、図３と同じであるが、ゲートＧ８には、プリチ
ャージコマンドにより“Ｈ”となる信号ＰＲＥＣがイン
バータＩＮＶ１２を介して供給される。Accordingly, FIG. 3 is different from the timer function control circuit 1 shown in FIG.
06 is different. Although having the gates G7 and G8 whose activation and deactivation are controlled by the test mode signal TMCOL is the same as in FIG. 3, a signal PREC which becomes “H” by the precharge command is connected to the inverter INV12. Supplied via

【００３９】図６は、この実施の形態でのテストモード
での動作波形を示している。テストモード時、ロウアク
セスを指示する第１コマンドＣＭＤ１、カラムアクセス
を指示する第２コマンドＣＭＤ２に先行するクロックタ
イミングでテスト信号をテスト用アドレスと共に入力す
る。テスト信号が入力されると、テストモード信号ＴＭ
ＣＯＬが“Ｈ”になり、これを受けて、バンクコントロ
ーラ内のタイマ機能制御回路１０６はタイマ機能を停止
する。FIG. 6 shows operation waveforms in the test mode in this embodiment. In the test mode, a test signal is input together with a test address at a clock timing preceding a first command CMD1 instructing row access and a second command CMD2 instructing column access. When a test signal is input, a test mode signal TM
COL changes to "H", and in response, the timer function control circuit 106 in the bank controller stops the timer function.

【００４０】即ち、テスト動作の間、テストモード信号
ＴＭＣＯＬを“Ｈ”により、ゲートＧ７の出力ＦＣＴＭ
Ｒが“Ｌ”を維持する。タイマ出力ＢＮＫＴＭＲが
“Ｌ”になり、パルス発生器１０５により信号ＦＣＴＭ
Ｒ０が“Ｌ”となっても、これは無視される。プリチャ
ージ信号ＰＲＥＣが入るまでは、ゲートＧ８の出力は
“Ｈ”であり、これがフリップフロップ１０２のリセッ
ト端子に供給されている。That is, during the test operation, the test mode signal TMCOL is set to “H”, so that the output FCTM of the gate G7 is output.
R maintains “L”. The timer output BNKTMR becomes “L”, and the pulse generator 105 outputs the signal FCTM.
Even if R0 becomes "L", this is ignored. Until the precharge signal PREC is input, the output of the gate G8 is “H”, which is supplied to the reset terminal of the flip-flop 102.

【００４１】次のクロックタイミングで第１コマンドＣ
ＭＤ１が入力され、ロウアドレスが取り込まれると、従
来と同様に、ロウ系活性化信号ＡＣＴＶが略クロック幅
の時間“Ｈ”となる。このロウ系活性化信号ＡＣＴＶを
受けて、パルス発生器１０１が“Ｌ”パルスを発生する
ことにより、フリップフロップ１０２がセットされて、
バンク選択信号ＢＮＫ＝“Ｈ”が出力される。そして、
選択されたバンクについて、イコライズ信号ＥＱＬが
“Ｌ”になって、ビット線のプリチャージ／イコライズ
動作が解除され、ロウアドレスにより選択されたワード
線ＷＬが活性化される。これにより、選択メモリセルデ
ータがビット線に読み出される。At the next clock timing, the first command C
When MD1 is input and a row address is fetched, the row-related activation signal ACTV becomes "H" for substantially the clock width as in the related art. In response to the row activation signal ACTV, the pulse generator 101 generates an “L” pulse, so that the flip-flop 102 is set.
Bank select signal BNK = “H” is output. And
For the selected bank, the equalize signal EQL becomes “L”, the precharge / equalize operation of the bit line is released, and the word line WL selected by the row address is activated. As a result, the selected memory cell data is read out to the bit line.

【００４２】次のクロックタイミングで第２コマンドＣ
ＭＤ２が入力され、カラムアドレスが取り込まれると、
カラム系活性化信号ＣＯＬＡＣＴが略クロック幅の時間
“Ｈ”になる。そして、第２コマンドＣＭＤ２を受け付
けることで発生されるタイミング信号ＣＥＮＢＯＮによ
り、カラム選択信号ＣＳＬが発生し、選択されたカラム
のデータ読み出し／書き込みが行われる。At the next clock timing, the second command C
When MD2 is input and the column address is fetched,
The column activation signal COLACT becomes "H" for a time substantially equal to the clock width. Then, a column selection signal CSL is generated by a timing signal CENBON generated by receiving the second command CMD2, and data reading / writing of the selected column is performed.

【００４３】次のクロックタイミングでプリチャージコ
マンドを入力する。これにより信号ＰＲＥＣが“Ｈ”に
なり、ゲートＧ８の出力が“Ｌ”となって、フリップフ
ロップ１０２はリセットされる。即ち、バンク選択信号
ＢＮＫは“Ｌ”になる。これを受けて、選択されていた
ワード線ＷＬが非活性化され、続いてイコライズ信号Ｅ
ＱＬが立ち上がって、ビット線プリチャージ／イコライ
ズが行われる。A precharge command is input at the next clock timing. As a result, the signal PREC becomes “H”, the output of the gate G8 becomes “L”, and the flip-flop 102 is reset. That is, the bank selection signal BNK becomes “L”. In response, the selected word line WL is deactivated, and then the equalize signal E
QL rises, and bit line precharge / equalization is performed.

【００４４】通常動作モードでは、タイマ機能制御回路
１０６によるタイマ機能の禁止制御が働かない。このと
き、タイマ１０３の出力ＢＮＫＴＭＲが一定時間“Ｈ”
を保ち、その立ち下がりを検出して、“Ｌ”となる信号
ＦＣＴＭＲ０が発生されるまでは、ゲートＧ８の出力Ｆ
ＣＴＭＲは“Ｈ”を保持する。ＦＣＴＭＲ０が“Ｌ”に
なると、ゲートＧ７の出力信号ＦＣＴＭＲが“Ｌ”とな
って、フリップフロップ１０２がリセットされる。従っ
て従来と同様に、バンク選択信号ＢＮＫが“Ｌ”にな
り、アクティブ動作を終了してプリチャージサイクルに
入る。In the normal operation mode, the prohibition control of the timer function by the timer function control circuit 106 does not work. At this time, the output BNKTMR of the timer 103 becomes "H" for a certain period of time.
Until the signal FCTMR0 that becomes "L" is generated, and the output F of the gate G8 is maintained.
CTMR holds “H”. When FCTMR0 becomes "L", the output signal FCTMR of the gate G7 becomes "L", and the flip-flop 102 is reset. Therefore, as in the conventional case, the bank selection signal BNK becomes "L", the active operation ends, and the precharge cycle starts.

【００４５】従ってこの実施の形態によっても、テスト
時にはバンクコントローラのタイマ機能を停止すること
により、低周波クロックでテスト動作を正常に行うこと
が可能になる。Therefore, also in this embodiment, the test operation can be normally performed with the low frequency clock by stopping the timer function of the bank controller during the test.

【００４６】なお実施の形態では、テストモードでバン
クコントローラのタイマ機能を停止する場合を説明した
が、テスト動作以外に、仕様で定められた高速クロック
から外れた低速クロックで動作させる必要がある場合
に、同様にこの発明を適用することができる。またこの
発明は、ＳＤＲＡＭに限らず、同様のクロック制御によ
って書き込み／読み出し動作を行う半導体メモリに適用
することが可能である。In the above embodiment, the case where the timer function of the bank controller is stopped in the test mode has been described. Then, the present invention can be similarly applied. Further, the present invention is not limited to the SDRAM, and can be applied to a semiconductor memory that performs a write / read operation under the same clock control.

【００４７】[0047]

【発明の効果】以上述べたようにこの発明によれば、バ
ンクコントローラ内のタイマ機能を動作モードに応じて
制御することにより、低周波クロックでも正常動作を可
能とした同期型半導体記憶装置が得られる。As described above, according to the present invention, by controlling the timer function in the bank controller according to the operation mode, a synchronous semiconductor memory device capable of normal operation even with a low frequency clock is obtained. Can be

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の実施の形態によるＳＤＲＡＭの構成
を示す図である。FIG. 1 is a diagram showing a configuration of an SDRAM according to an embodiment of the present invention.

【図２】同ＳＤＲＡＭのセルアレイ構成を示す図であ
る。FIG. 2 is a diagram showing a cell array configuration of the SDRAM.

【図３】同ＳＤＲＡＭのバンクコントローラの構成を示
す図である。FIG. 3 is a diagram showing a configuration of a bank controller of the SDRAM.

【図４】同バンクコントローラによるテスト時の動作波
形を示す図である。FIG. 4 is a diagram showing operation waveforms during a test by the bank controller.

【図５】他のバンクコントローラの構成を示す図であ
る。FIG. 5 is a diagram showing a configuration of another bank controller.

【図６】同バンクコントローラによるテスト時の動作波
形を示す図である。FIG. 6 is a diagram showing operation waveforms during a test by the bank controller.

【図７】従来のＳＤＲＡＭのバンクコントローラの構成
を示す図である。FIG. 7 is a diagram showing a configuration of a bank controller of a conventional SDRAM.

【図８】同バンクコントローラによる動作波形を示す図
である。FIG. 8 is a diagram showing operation waveforms by the bank controller.

【図９】同バンクコントローラによる低周波クロック時
の誤動作を示す波形である。FIG. 9 is a waveform showing a malfunction at the time of a low frequency clock by the bank controller.

【符号の説明】[Explanation of symbols]

１１…ＤＲＡＭセルアレイ、１２…データラッチ、１３
…ライトバッファ、１４…リードバッファ、１５…オフ
チップドライバ、１６…バンクコントローラ、１７…入
力バッファ、１８…アドレスレジスタ、１９…アドレス
ラッチ、２０…コマンドデコーダ、２１…タイミング信
号発生回路、２２…テスト信号デコーダ、２３…アクテ
ィブ／プリチャージ制御回路、２０１…ビット線センス
アンプ、２０２…ロウデコーダ、２０３…カラムデコー
ダ。11: DRAM cell array, 12: Data latch, 13
.. Write buffer, 14 Read buffer, 15 Off-chip driver, 16 Bank controller, 17 Input buffer, 18 Address register, 19 Address latch, 20 Command decoder, 21 Timing signal generator, 22 Test Signal decoder, 23: active / precharge control circuit, 201: bit line sense amplifier, 202: row decoder, 203: column decoder.

フロントページの続き (72)発明者 大島 成夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA15 BA21 BA23 BA29 CA16 EA01 5L106 AA01 DD11 DD37 GG05 GG07Continued on the front page (72) Inventor Shigeo Oshima 1-term, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa F-term in Toshiba Microelectronics Center (reference) 5B024 AA15 BA21 BA23 BA29 CA16 EA01 5L106 AA01 DD11 DD37 GG05 GG07

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 メモリセルアレイと、 このメモリセルアレイのアクティブ／プリチャージ状態
を切り換え制御するアクティブ／プリチャージ制御回路
と、 クロックに同期して入力されるコマンドに基づいて前記
アクティブ／プリチャージ制御回路を制御して前記メモ
リセルアレイを一定時間アクティブ状態に保持するため
のタイマと、 モード設定信号により前記タイマの機能を停止して、前
記メモリセルアレイをアクティブ状態に保持する時間を
切り換え可能としたタイマ機能制御回路と、を備えたこ
とを特徴とする同期型半導体記憶装置。A memory cell array, an active / precharge control circuit for switching and controlling an active / precharge state of the memory cell array, and an active / precharge control circuit based on a command input in synchronization with a clock. A timer for controlling and holding the memory cell array in an active state for a fixed time; and a timer function control for stopping a function of the timer by a mode setting signal and switching a time for holding the memory cell array in an active state. And a circuit. 【請求項２】 複数のメモリバンクを有し、クロックに
同期して入力される第１コマンドに基づいて、バンクコ
ントローラにより選択されたメモリバンクが一定時間ア
クティブ状態に設定され、前記第１コマンドに遅れてク
ロックに同期して入力される第２コマンドに基づいて前
記選択されたメモリバンクのカラム系が活性化される同
期型半導体記憶装置において、 前記バンクコントローラは、 前記第１コマンドに基づいて、選択されたメモリバンク
をアクティブ状態に設定するためのバンク選択信号を出
力するバンク選択信号発生回路と、 前記バンク選択信号を一定時間後に非活性状態に戻すた
めのタイマと、 モード設定信号により前記タイマの機能を停止して、前
記バンク選択信号を活性状態に保持する時間を切り換え
可能としたタイマ機能制御回路と、を備えたことを特徴
とする同期型半導体記憶装置。2. A memory bank having a plurality of memory banks, wherein a memory bank selected by a bank controller is set in an active state for a predetermined time based on a first command input in synchronization with a clock, and In a synchronous semiconductor memory device in which a column system of the selected memory bank is activated based on a second command input in synchronization with a clock with a delay, the bank controller includes: A bank selection signal generating circuit for outputting a bank selection signal for setting a selected memory bank to an active state; a timer for returning the bank selection signal to an inactive state after a predetermined time; And the time for holding the bank select signal in the active state can be switched. Synchronous semiconductor memory device characterized by comprising: a function control circuit. 【請求項３】 前記タイマ機能制御回路は、前記第１コ
マンドに先行するタイミングでクロックに同期して入力
されるモード設定信号により前記タイマの機能を停止
し、前記第２コマンド入力に基づくカラム系動作の終了
を検知して前記バンク選択信号を非活性状態に戻すもの
であることを特徴とする請求項２記載の同期型半導体記
憶装置。3. The timer function control circuit stops a function of the timer by a mode setting signal input in synchronization with a clock at a timing preceding the first command, and controls a column system based on the second command input. 3. The synchronous semiconductor memory device according to claim 2, wherein the completion of the operation is detected and the bank selection signal is returned to an inactive state. 【請求項４】 前記タイマ機能制御回路は、前記第１コ
マンドに先行するタイミングでクロックに同期して入力
されるモード設定信号により前記タイマの機能を停止
し、前記第２コマンドに遅れてクロックに同期して入力
されるプリチャージ信号により前記バンク選択信号を非
活性状態に戻すものであることを特徴とする請求項２記
載の同期型半導体記憶装置。4. The timer function control circuit stops a function of the timer by a mode setting signal input in synchronization with a clock at a timing preceding the first command, and switches a clock after a delay of the second command. 3. The synchronous semiconductor memory device according to claim 2, wherein said bank selection signal is returned to an inactive state by a precharge signal input in synchronization. 【請求項５】 前記モード設定信号は、前記各メモリバ
ンクを低周波クロックでテスト動作させるためのテスト
信号であることを特徴とする請求項３又は４記載の同期
型半導体記憶装置。5. The synchronous semiconductor memory device according to claim 3, wherein said mode setting signal is a test signal for causing each of said memory banks to perform a test operation with a low frequency clock. 【請求項６】 それぞれ複数のメモリセル、これらのメ
モリセルを選択駆動するワード線及び、メモリセルのデ
ータが転送されるビット線を有する同時活性化可能な複
数のメモリバンクと、 クロックに同期して入力されるアドレスを保持するアド
レスラッチと、 クロックに同期して前記メモリバンクの書き込み／読み
出しデータを保持するデータラッチと、 クロックに同期して発生されるタイミング信号に基づい
て、バンク選択信号を出力するバンクコントローラと、 このバンクコントローラが出力するバンク選択信号に基
づいて、選択されたメモリバンクのプリチャージ動作を
解除して一定時間アクティブ状態に設定するアクティブ
／プリチャージ制御回路とを備えた半導体記憶装置にお
いて、 前記バンクコントローラは、 前記バンク選択信号を出力するバンク選択信号発生回路
と、 前記バンク選択信号を一定時間後に非活性状態に戻すた
めのタイマと、 モード設定信号により前記タイマの機能を停止して、前
記バンク選択信号を活性状態に保持する時間を切り換え
可能としたタイマ機能制御回路と、を備えたことを特徴
とする同期型半導体記憶装置。6. A plurality of simultaneously activatable memory banks each having a plurality of memory cells, a word line for selectively driving these memory cells, and a bit line to which data of the memory cells are transferred, and An address latch for holding an input address, a data latch for holding write / read data of the memory bank in synchronization with a clock, and a bank selection signal based on a timing signal generated in synchronization with the clock. A semiconductor comprising: a bank controller that outputs a signal; and an active / precharge control circuit that releases a precharge operation of a selected memory bank and sets an active state for a predetermined time based on a bank selection signal output by the bank controller. In the storage device, the bank controller is configured to select the bank. A bank selection signal generating circuit for outputting a selection signal; a timer for returning the bank selection signal to an inactive state after a predetermined time; a function of the timer being stopped by a mode setting signal; And a timer function control circuit capable of switching the time held in the synchronous semiconductor memory device.