JP2002090708A - 回路基板および平面表示装置 - Google Patents

回路基板および平面表示装置

Info

Publication number
JP2002090708A
JP2002090708A JP2001151065A JP2001151065A JP2002090708A JP 2002090708 A JP2002090708 A JP 2002090708A JP 2001151065 A JP2001151065 A JP 2001151065A JP 2001151065 A JP2001151065 A JP 2001151065A JP 2002090708 A JP2002090708 A JP 2002090708A
Authority
JP
Japan
Prior art keywords
circuit
output
signal
voltage
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001151065A
Other languages
English (en)
Inventor
Kotaro Ando
浩太郎 安藤
Yoshiaki Aoki
良朗 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001151065A priority Critical patent/JP2002090708A/ja
Priority to TW90112795A priority patent/TW575757B/zh
Priority to KR10-2001-0030435A priority patent/KR100474056B1/ko
Publication of JP2002090708A publication Critical patent/JP2002090708A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate

Landscapes

  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】 【課題】レイアウト上の制約を軽減して電源投入後の信
号配線に不所望な電荷がチャージされることを抑制す
る。 【解決手段】回路基板は走査線が容量負荷として形成さ
れたアレイ基板と、走査線を共通に駆動するために走査
線にそれぞれ接続される第１および第２走査線ドライバ
とを備える。第１および第２走査線ドライバの各々は第
１および第２電源端子ＹＧＶＤＤ，ＹＧＶＳＳの電位を
制御信号として選択的に出力するよう第１および第２電
源端子ＹＧＶＤＤ，ＹＧＶＳＳ間に直列に接続される第
１および第２スイッチ回路Ｓ１，Ｓ２およびこの制御信
号に対応して走査線の電位を設定する出力バッファを含
み、第１および第２スイッチ回路Ｓ１，Ｓ２の駆動能力
が互いに非均等に構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の信号配線が
マトリクス状に配置された複数の画素電極に沿って形成
される平面表示装置に関し、特に平面表示装置において
容量負荷となる信号配線を駆動するために信号配線の端
部に接続される出力回路に関する。
【０００２】
【従来の技術】近年では、アクティブマトリクス型液晶
表示装置が表示の美しさや、製品の信頼性の高さから、
ノートＰＣや携帯端末機器のモニタディスプレイとして
広く用いられるようになってきた。この液晶表示装置は
一般に複数の画素電極がマトリクス状に配置されるアレ
イ基板と、対向電極がこれら複数の画素電極に対向して
配置される対向基板と、これらアレイ基板および対向基
板間に保持される液晶層で構成される平面表示装置であ
る。アレイ基板は複数の画素電極に加えて、これら画素
電極の行に沿って配置される複数の走査線、これら画素
電極の列に沿って配置される複数の信号線、およびこれ
ら走査線および信号線の交差位置近傍に配置される複数
のスイッチ素子を備える。各スイッチ素子は対応走査線
を介して駆動されたときに対応信号線の信号電圧を対応
画素電極に印加するように接続される。このスイッチ素
子の利用により、隣接画素間のクロストークを十分低減
して高コントラストの画像を得ることができる。
【０００３】スイッチ素子は一般にアモルファスシリコ
ンの半導体薄膜を用いた薄膜トランジスタで構成され
る。最近では、製造技術の進歩により、アモルファスシ
リコンよりも高いキャリア移動度を持つポリシリコンの
半導体薄膜を低温でガラス基板上に形成できるようにな
った。この薄膜形成技術を利用すれば、画素用スイッチ
素子だけでなく例えば走査線ドライバおよび信号線ドラ
イバをアレイ基板に組み込むことができる。
【０００４】ところで、液晶表示装置の画面サイズは現
在さらに大型化する傾向にある。従来のように１２イン
チ程度であれば、単一の駆動回路で走査線または信号線
のような信号配線を十分駆動可能である。この駆動能力
が画面サイズの大型化に伴う信号配線の負荷容量の増大
によって不足する場合には、１対のドライバを信号配線
の両端に接続した両側駆動方式を採用する動きが出始め
ている。しかしながら、現在の製造技術でガラス基板上
に特性の良好なポリシリコンを均一に形成することは困
難である。このため、ガラス基板上に配置されたこれら
ドライバの出力特性にばらつきが生じやすかった。
【０００５】
【発明が解決しようとする課題】従来の走査線ドライバ
は例えば図５に示すように構成される出力回路を走査線
毎に備える。この出力回路では、ＮＯＲ回路１が走査信
号ＳＥＬを出力制御信号ＳＨＵＴの制御により選択的に
出力する。この走査信号がＮＯＲ回路１から出力される
と、レベルシフタＬＳでレベルシフトされ、さらにイン
バータ２および３を介して１走査線Ｙ１に供給される。
このレベルシフタＬＳは高レベル電源電位ＹＶＤＤおよ
び低レベル電源電位ＹＶＳＳ間で変化する入力信号を高
レベル電源電位ＹＧＶＤＤおよび低レベル電源電位ＹＧ
ＶＳＳ間で変化する出力信号となるようにレベルシフト
する。このレベルシフタＬＳは、出力端に接続される負
荷を２個のＮチャネルトランジスタの直列回路および単
一のＰチャネルトランジスタの一方を介して駆動する。
ここで、Ｎチャネルトランジスタの直列回路とＰチャネ
ルトランジスタとは互いに同じ駆動能力を持つように構
成されるため、出力端が電源投入直後に高レベル電源電
位ＹＧＶＤＤおよび低レベル電源電位ＹＧＶＳＳのどち
らに設定されるか不定である。一対の走査線ドライバが
上述のような構成で走査線Ｙ１の両端にそれぞれ接続さ
れ、特性のバラツキに起因して電源投入直後にそれぞれ
互いに異なる高レベル電位ＹＧＶＤＤおよび低レベル電
位ＹＧＶＳＳを走査線Ｙ１の両端に設定すると、短絡電
流がこれら走査線ドライバおよび走査線Ｙ１を介して流
れ、電源がシャットダウンされるあるいは破壊する等し
て液晶表示装置の動作に著しい不具合をもたらすことが
ある。
【０００６】この問題は例えば図６に示すＰチャネルト
ランジスタ３ＡおよびＮチャネルトランジスタ３Ｂで構
成される保護回路をインバータ３に付加することにより
回避できる。この場合、Ｐチャネルトランジスタ３Ｃが
電源端子ＹＧＶＤＤおよび走査線Ｙ１間においてＰチャ
ネルトランジスタ３Ａと直列に接続され、Ｎチャネルト
ランジスタ３Ｄが走査線Ｙ１および電源端子ＹＧＶＳＳ
間においてＰチャネルトランジスタ３Ａと直列に接続さ
れる。走査信号ＳＥＬはＮＯＲ回路１を介さずにレベル
シフタＬＳに供給され、レベルシフタＬＳの出力信号は
Ｐチャネルトランジスタ３ＣおよびＮチャネルトランジ
スタ３Ｄのゲート電極にそれぞれ供給される。出力制御
信号ＳＨＵＴは直接Ｎチャネルトランジスタ３Ｂのゲー
ト電極に供給されると共に、インバータＩＮＶを介して
Ｐチャネルトランジスタ３Ａのゲート電極に供給され
る。このような構成では、保護回路のトランジスタ３Ａ
および３Ｂが出力制御信号ＳＨＵＴの制御により電源投
入からしばらくオフ状態に維持され、短絡電流が流れな
いよう走査線Ｙ１を電気的なフローティング状態にす
る。しかし、保護回路のトランジスタ３Ａおよび３Ｂは
走査線ドライバ中で最も大きな回路素子である最終イン
バータ３のトランジスタ３Ｃおよび３Ｄと同等の大きさ
であることが必要である。このため、液晶表示装置の表
示領域を取囲む額縁の幅を増大させずにレイアウトする
ことが難しい。
【０００７】本発明の目的は、上述した従来の問題点に
鑑み、レイアウト上の制約を軽減して電源投入後の信号
配線に不所望な電荷がチャージされることを抑制できる
回路基板および平面表示装置提供することにある。ま
た、電源投入直後に信号配線に流れる短絡電流を防止で
きる回路基板および平面表示装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明によれば、絶縁基
板上に形成された信号配線と、前記信号配線の端部に配
置され外部電圧とタイミング信号とに基づいて前記信号
配線に第１電圧および第２電圧の一方を出力する出力回
路とを備え、前記出力回路は前記外部電圧入力時に前記
第１電圧を出力するよう駆動能力が非均等な複数の回路
素子から構成されることを特徴とする回路基板が提供さ
れる。
【０００９】さらに本発明によれば、第１および第２の
基板と、これら基板間に配置される光船長層を備えた表
示装置であって、前記第１の基板は第１信号配線と、前
記第１信号線と略直交して配置される第２信号配線と、
前記第１信号配線と前記第２信号配線との交点付近に配
置される画素トランジスタと、前記画素トランジスタと
電気的に接続される画素電極と、少なくとも前記第１お
よび第２信号配線の一方の信号配線の端部に配置され、
外部電圧とタイミング信号とに基づいて前記信号配線に
第１電圧および第２電圧の一方を出力する出力回路を含
む駆動回路とを備え、前記出力回路は前記外部電圧入力
時に前記第１電圧を出力するよう駆動能力が非均等な複
数の回路素子から構成されることを特徴とする平面表示
装置が提供される。
【００１０】さらに本発明によれば、絶縁基板上に形成
された信号配線と、前記信号配線の端部に配置され外部
電圧とタイミング信号とに基づいて前記信号配線に第１
電圧および第２電圧の一方を出力する出力回路とを備
え、前記出力回路は前記外部電圧入力時に前記第１電圧
を出力するよう抵抗値の異なる複数の回路素子から構成
されることを特徴とする回路基板が提供される。
【００１１】さらに本発明によれば、絶縁基板上に形成
された信号配線と、前記信号配線の端部に配置され外部
電圧とタイミング信号とに基づいて前記信号配線に出力
出力する電圧を設定する出力回路とを備え、前記出力回
路は駆動能力が非均等な複数の回路素子から構成され、
各回路素子の出力を前記信号配線に出力することを特徴
とする回路基板が提供される。
【００１２】これら回路基板および平面表示装置では、
複数の回路素子の駆動能力が互いに非均等に構成され
る。この構成では、出力回路の前段の特性がばらついた
場合でも、信号配線へ所望電圧の出力が可能となる。ま
た、信号配線の両側に出力回路を設置する場合には、短
絡電流による誤動作や歩留りの低下を防止できる高い信
頼性が得られる。さらに、大きな回路素子を必要とせず
に構成できるため、レイアウト上の制約を軽減できる。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態に係る
液晶表示装置を、図面を参照して説明する。図１はこの
液晶表示装置の構成を概略的に示す。液晶表示装置は複
数の画素電極ＥＬが例えば対角１５インチの表示領域に
マトリクス状に配置される絶縁性アレイ基板１０と、対
向電極がこれら複数の画素電極ＥＬに対向して配置され
る絶縁性対向基板２０と、これらアレイ基板１０および
対向基板２０間に挟持される液晶層３０を備える平面表
示装置である。液晶層３０はアレイ基板１０および対向
基板２０の間隙をシール材で囲んだセルに液晶組成物を
注入し封止することにより得られ、各画素電極ＥＬと対
向電極間の電位差に応じて透過光を変調する光変調層を
構成する。
【００１４】アレイ基板１０は複数の画素電極ＥＬに加
えて、これら画素電極ＥＬの行に沿って配置される複数
の走査線Ｙ、これら画素電極ＥＬの列に沿って配置され
る複数の信号線Ｘ、これら走査線Ｙおよび信号線Ｘの交
差位置近傍に配置される複数の画素用スイッチ素子Ｓ
Ｗ、および各々複数の走査線Ｙを駆動する第１および第
２走査線ドライバ４０、複数の信号線Ｘを駆動する信号
線ドライバ５０を備える。各スイッチ素子ＳＷは対応走
査線Ｙを介して駆動されたときに対応信号線Ｘの電位を
対応画素電極ＥＬに印加するように接続される。第１お
よび第２走査線ドライバ４０並びに信号線ドライバ５０
はアレイ基板１０の端部に隣接して複数の画素電極ＥＬ
の外側領域に配置される。第１および第２走査線ドライ
バ４０並びに信号線ドライバ５０はスイッチ素子ＳＷと
同様にポリシリコンの半導体薄膜を用い基板上に一体的
に構成される。
【００１５】図２は各走査線ドライバ４０の構成を示
す。この走査線ドライバ４０はシフトレジスタＳＲ、ｍ
個のレベルシフタＬＳ、ｍ個の２入力ＮＯＲ回路４１、
ｍ個のインバータ４２、およびｍ個のインバータ４３を
備える。このシフトレジスタＳＲはカスケード接続され
たｍ個のフリップフロップＦＦ１〜ＦＦｍにより構成さ
れ、垂直走査開始パルスＳＴＶをクロック信号に同期し
て順次シフトする。これらフリップフロップＦＦ１〜Ｆ
Ｆｍはそれぞれ垂直走査開始パルスＳＴＶをラッチした
時に出力端から走査信号ＳＥＬを発生する。各走査信号
ＳＥＬはレベルシフタＬＳ、ＮＯＲ回路４１、インバー
タ４２、インバータ４３を介して対応走査線Ｙに供給さ
れる。レベルシフタＬＳは図５に示すような従来と同様
の構造を有し、高レベル電源電位ＹＶＤＤおよび低レベ
ル電源電位ＹＶＳＳ間で変化する走査信号ＳＥＬを高レ
ベル電源電位ＹＧＶＤＤおよび低レベル電源電位ＹＧＶ
ＳＳ間で変化する走査信号となるようにレベルシフトす
る。ＮＯＲ回路４１はレベルシフタＬＳから供給される
走査信号ＳＥＬを出力制御信号ＳＨＵＴに基づいて選択
的に出力する。この出力制御信号ＳＨＵＴは垂直走査開
始信号ＳＴＶの入力前に走査線ドライバ４０の回路素子
をリセットするために用いられる信号である。
【００１６】図３はＮＯＲ回路４１の構成を示す。この
ＮＯＲ回路４１は高レベル電源端子ＹＧＶＤＤおよび出
力端ＯＵＴ間において互いに直列に接続されるＰチャネ
ルトランジスタ４１Ａおよび４１Ｂで構成されるスイッ
チ回路Ｓ１と、出力端ＯＵＴおよび低レベル電源端子Ｙ
ＧＶＳＳ間において互いに並列に接続されるＮチャネル
トランジスタ４１Ｃおよび４１Ｄで構成されるスイッチ
回路Ｓ２を有する。Ｐチャネルトランジスタ４１Ａおよ
びＮチャネルトランジスタ４１Ｃのゲート電極は走査信
号ＳＥＬを受取る入力端ＩＮ１に接続され、Ｐチャネル
トランジスタ４１ＢおよびＮチャネルトランジスタ４１
Ｄのゲート電極は出力制御信号ＳＨＵＴを受取る入力端
ＩＮ２に接続される。これらトランジスタ４１Ａ〜４１
Ｄの各々は図４に示すように２本のゲート電極Ｇがポリ
シリコン半導体薄膜ＰＳに直交するように金属層ＥＧか
ら延出しこの半導体薄膜ＰＳにゲート絶縁膜を介して重
なるデュアルゲート構造を持つ。各ゲート電極Ｇのゲー
ト幅Ｗは例えば９μｍに設定され、ゲート長Ｌは例えば
６μｍに設定される。トランジスタ４１Ａ〜４１Ｄが上
述のように接続された場合、Ｎチャネルトランジスタ４
１Ｃおよび４１ＤのＷ／Ｌ比はＰチャネルトランジスタ
４１Ａおよび４１ＢのＷ／Ｌ比の４倍となる。いいかえ
ると、２つのトランジスタを直列に接続したスイッチ回
路Ｓ１と２つのトランジスタを並列に接続したスイッチ
回路Ｓ２において、各スイッチ回路Ｓ１，Ｓ２を構成す
る個々のトランジスタのＷ／Ｌ比が同一の場合には、ス
イッチ回路Ｓ１のオン抵抗はスイッチ回路Ｓ２のオン抵
抗の４倍となる。
【００１７】すなわち、スイッチ回路Ｓ１の駆動能力が
スイッチ回路Ｓ２の駆動能力の１／４倍となるため、入
力端ＩＮ１およびＩＮ２の電位が不安定な電源投入直後
においてＮＯＲ回路４１の出力端が低レベル電源電位Ｙ
ＧＶＳＳになり易くなっている。ＮＯＲ回路４１および
走査線Ｙ間には、出力バッファとなるインバータ４２お
よび４３しか介在しないため、走査線Ｙの両端電位は電
源投入直後において第１および第２走査線ドライバ４０
によって共通に低レベル電位ＹＧＶＳＳに設定され、短
絡電流が流れることなく安定に立ち上がることになる。
【００１８】この液晶表示装置では、第１および第２走
査線ドライバ４０が信号配線の両端にそれぞれ接続され
る両側駆動方式であり、スイッチ回路Ｓ１およびＳ２の
駆動能力が互いに非均等に構成される。この構成では、
第１および第２走査線ドライバ４０の特性がばらついた
場合でも、信号配線となる走査線Ｙの両端が電源投入直
後に異なる電位に設定されないため、短絡電流がこれら
第１および第２走査線ドライバ４０並びに走査線Ｙを介
して流れない。従って、このような短絡電流による誤動
作や歩留りの低下を防止できる高い信頼性が得られる。
さらに、スイッチ回路Ｓ１およびＳ２はインバータ４２
および４３で構成される出力バッファの前段に配置され
るため、大きな回路素子を必要とせずに構成することが
できる。このため、レイアウト上の制約を軽減できる。
【００１９】図５に示す従来例では、レベルシフタＬＳ
が２入力ＮＯＲ回路１の後段に接続される。このレベル
シフタＬＳは本実施形態の２入力ＮＯＲ回路４１とは異
なり、出力電位が電源投入直後において高レベル電源電
位ＹＧＶＤＤおよび低レベル電源電位ＹＧＶＳＳの特定
の一方に設定され易い構造になっていない。このため、
電源投入直後に走査線の両端電位が特性のばらついた一
対の走査線ドライバによって互いに異なる電位に設定さ
れて短絡電流が流れる可能性がある。また、２入力ＮＯ
Ｒ回路４１の各トランジスタ４１Ａ〜４１Ｄは先に図３
に示す従来例の最終インバータ３に設けられる保護回路
の３Ａおよび３Ｂと比較しておよそ１／１０程度の大き
さであり、容易に回路レイアウトをすることができ、表
示領域の外側となる額縁の幅を増大する必要がない。走
査線ドライバ４０の出力バッファは液晶表示装置がより
高精細になるほど、またより大型化するほど大きくする
必要がある。このため、図３に示す保護回路のトランジ
スタ３Ａおよび３Ｂもこれに伴って大きくなってしま
う。本実施形態の液晶表示装置では、このような場合に
ＮＯＲ回路４１のトランジスタ４１Ａ〜４１Ｄを大きく
する必要がない。
【００２０】尚、本実施形態では、Ｎチャネルトランジ
スタ４１Ｃおよび４１ＤのＷ／Ｌ比はＰチャネルトラン
ジスタ４１Ａおよび４１ＢのＷ／Ｌ比の４倍に設定され
たが、液晶表示装置をより安定に立ち上げるためにこの
４倍よりもさらに大きい値にしてもよい。
【００２１】本実施形態ではスイッチ回路S1、S2を構成
する各トランジスタのW/L比が同一の場合について説明
したが、各スイッチ回路S1,S2の駆動能力が非均等とな
る範囲で適宜設定することができる。また、スイッチ回
路S1とスイッチ回路S2のオン抵抗の比率も適宜設定する
ことができ、ポリシリコン半導体薄膜によるトランジス
タ特性のバラツキ（約３０％）を考慮し、スイッチ回路
S１のオン抵抗がスイッチ回路S2のオン抵抗に対して３
倍以上とすることが望ましく、また、隣接する走査線間
での走査信号の出力タイミングを考慮してスイッチ回路
S１のオン抵抗がスイッチ回路S2のオン抵抗に対して１
０倍以下に設定することが望ましい。
【００２２】また、本実施形態では、第１および第２走
査線ドライバ４０が信号配線の両端にそれぞれ接続され
る両側駆動方式について説明したが、本発明は第１およ
び第２信号線ドライバが信号線Ｘの両端に接続される両
側駆動方式にも適用できる。
【００２３】また、本実施形態では、信号配線の両側か
ら信号を入力する場合について説明したが、信号配線の
端部の一方から信号を入力する場合にも本発明を適用す
ることができる。このような構造とすることで、レイア
ウト上の制約を軽減して、信号配線に不所望な電位が設
定されることを防止することができる。
【００２４】また、本実施形態では液晶表示装置を用い
て説明したが、対向する電極間に光変調層として光発光
層を備えた自己発光型表示装置等の表示装置全般に本発
明を適用することができ、例えば、有機エレクトロルミ
ネセンス表示装置に適用することができる。
【００２５】
【発明の効果】以上のように本発明によれば、レイアウ
ト上の制約を軽減して電源投入直後の信号配線に不所望
な電荷がチャージされることを抑制することができ、ま
た、信号配線の両側から同時に電圧を出力する場合に電
源投入後に信号線に流れる短絡電流を防止できる回路基
板および平面表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置の構成
を概略的に示す平面図である。
【図２】図１に示す各走査線ドライバの構成を示す回路
図である。
【図３】図２に示すＮＯＲ回路の構成を示す回路図であ
る。
【図４】図３に示すトランジスタのデュアルゲート構造
を示す平面図である。
【図５】従来の走査線ドライバの出力回路の構成を概略
的に示す回路図である。
【図６】図５に示す最終インバータに付加された保護回
路を示す回路図である。
【符号の説明】
１０…アレイ基板 ２０…対向基板 ３０…液晶層 ４０…走査線ドライバ ４１…２入力ＮＯＲ回路 ４２，４３…インバータ ＥＬ…画素電極 ＳＷ…画素用スイッチ素子 Ｘ…信号線 ＳＲ…シフトレジスタ ＬＳ…レベルシフタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６１１Ｈ ５Ｇ４３５ ６２２ ６２２Ｇ ６８０ ６８０Ｇ 3/36 3/36 Ｆターム(参考） 2H092 GA59 JA24 NA05 NA24 NA30 2H093 NC09 NC22 NC34 ND04 ND42 ND43 5C006 AF67 BB16 BC03 BC06 BC20 BF34 FA20 FA36 5C080 AA10 BB10 DD09 JJ02 JJ03 JJ06 5C094 AA21 AA53 BA03 BA43 CA19 EA04 EA07 5G435 AA16 AA18 BB12 CC09 EE40 KK05 KK09

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板上に形成された信号配線と、前
    記信号配線の端部に配置され外部電圧とタイミング信号
    とに基づいて前記信号配線に第１電圧および第２電圧の
    一方を出力する出力回路とを備え、前記出力回路は前記
    外部電圧入力時に前記第１電圧を出力するよう駆動能力
    が非均等な複数の回路素子から構成されることを特徴と
    する回路基板。
  2. 【請求項２】 前記出力回路は前記信号配線の両端部に
    配置されることを特徴とする請求項１に記載の回路基
    板。
  3. 【請求項３】 前記出力回路は２電源端子間に直列に接
    続される第１回路素子および第２回路素子を備えること
    を特徴とする請求項１に記載の回路基板。
  4. 【請求項４】 前記出力回路の前記第１回路素子は直列
    に接続された複数のトランジスタで構成され、前記第２
    回路素子は並列に接続された複数のトランジスタで構成
    されることを特徴とする請求項３に記載の回路基板。
  5. 【請求項５】 前記複数のトランジスタは駆動能力が互
    いに等しいことを特徴とする請求項４に記載の回路基
    板。
  6. 【請求項６】 前記出力回路の前記第１回路素子を構成
    するトランジスタと前記第２回路素子を構成するトラン
    ジスタとは、導電型が異なることを特徴とする請求項４
    に記載の回路基板。
  7. 【請求項７】 前記トランジスタの半導体膜は、ポリシ
    リコン半導体薄膜であって、前記トランジスタは前記絶
    縁基板と一体的に形成されることを特徴とする請求項４
    に記載の回路基板。
  8. 【請求項８】 前記出力回路の前記第１回路素子のオン
    抵抗は、前記第２回路素子のオン抵抗の３〜１０倍とな
    るよう設定されることを特徴とする請求項４に記載の回
    路基板。
  9. 【請求項９】 第１および第２の基板と、これら基板間
    に配置される光変調層を備えた表示装置であって、前記
    第１の基板は第１信号配線と、前記第１信号線と略直交
    して配置される第２信号配線と、前記第１信号配線と前
    記第２信号配線との交点付近に配置される画素トランジ
    スタと、前記画素トランジスタと電気的に接続される画
    素電極と、少なくとも前記第１および第２信号配線の一
    方の信号配線の端部に配置され、外部電圧とタイミング
    信号とに基づいて前記信号配線に第１電圧および第２電
    圧の一方を出力する出力回路を含む駆動回路とを備え、
    前記出力回路は前記外部電圧入力時に前記第１電圧を出
    力するよう駆動能力が非均等な複数の回路素子から構成
    されることを特徴とする平面表示装置。
  10. 【請求項１０】 前記出力回路は前記第１および第２信
    号配線の少なくとも一方の前記信号配線の両側端部に配
    置されることを特徴とする請求項９に記載の平面表示装
    置。
  11. 【請求項１１】 前記駆動回路は、前記第１および第２
    信号配線の少なくとも一方の前記信号配線の両側に設け
    られ、基板と一体的に形成されたことを特徴とする請求
    項１０に記載の平面表示装置。
  12. 【請求項１２】 前記出力回路は２電源端子間に直列に
    接続される第１回路素子および第２回路素子を備えるこ
    とを特徴とする請求項９に記載の平面表示装置。
  13. 【請求項１３】 前記出力回路の前記第１回路素子は直
    列に接続された複数のトランジスタで構成され、前記第
    ２回路素子は並列に接続された複数のトランジスタで構
    成されることを特徴とする請求項１２に記載の平面表示
    装置。
  14. 【請求項１４】 前記複数のトランジスタは駆動能力が
    互いに等しいことを特徴とする請求項１３に記載の平面
    表示装置。
  15. 【請求項１５】 前記出力回路の前記第１回路素子を構
    成するトランジスタと前記第２回路素子を構成するトラ
    ンジスタとは、導電型が異なることを特徴とする請求項
    １４に記載の平面表示装置。
  16. 【請求項１６】 絶縁基板上に形成された信号配線と、
    前記信号配線の端部に配置され外部電圧とタイミング信
    号とに基づいて前記信号配線に第１電圧および第２電圧
    の一方を出力する出力回路とを備え、前記出力回路は前
    記外部電圧入力時に前記第１電圧を出力するよう抵抗値
    の異なる複数の回路素子から構成されることを特徴とす
    る回路基板。
  17. 【請求項１７】 前記出力回路は前記信号配線の両端部
    に配置されることを特徴とする請求項１６に記載の回路
    基板。
  18. 【請求項１８】 絶縁基板上に形成された信号配線と、
    前記信号配線の端部に配置され外部電圧とタイミング信
    号とに基づいて前記信号配線に出力出力する電圧を設定
    する出力回路とを備え、前記出力回路は駆動能力が非均
    等な複数の回路素子から構成され、各回路素子の出力を
    前記信号配線に出力することを特徴とする回路基板。
  19. 【請求項１９】 前記出力回路は前記信号配線の両端部
    に配置されることを特徴とする請求項１８に記載の回路
    基板。
JP2001151065A 2000-05-31 2001-05-21 回路基板および平面表示装置 Pending JP2002090708A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001151065A JP2002090708A (ja) 2000-05-31 2001-05-21 回路基板および平面表示装置
TW90112795A TW575757B (en) 2000-05-31 2001-05-28 Circuit board and flat display apparatus
KR10-2001-0030435A KR100474056B1 (ko) 2000-05-31 2001-05-31 회로기판 및 평면표시장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000163788 2000-05-31
JP2000-163788 2000-05-31
JP2001151065A JP2002090708A (ja) 2000-05-31 2001-05-21 回路基板および平面表示装置

Publications (1)

Publication Number Publication Date
JP2002090708A true JP2002090708A (ja) 2002-03-27

Family

ID=26593126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001151065A Pending JP2002090708A (ja) 2000-05-31 2001-05-21 回路基板および平面表示装置

Country Status (3)

Country Link
JP (1) JP2002090708A (ja)
KR (1) KR100474056B1 (ja)
TW (1) TW575757B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005049637A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp 駆動回路及びその保護方法、電気光学装置並びに電子機器
JP2005084216A (ja) * 2003-09-05 2005-03-31 Sanyo Electric Co Ltd 表示装置
JP2007072319A (ja) * 2005-09-08 2007-03-22 Hitachi Displays Ltd 表示装置
US7283110B2 (en) 2002-10-07 2007-10-16 Samsung Sdi Co., Ltd. Flat panel display
WO2008093458A1 (ja) * 2007-01-31 2008-08-07 Sharp Kabushiki Kaisha 表示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0933893A (ja) * 1995-07-18 1997-02-07 Sony Corp 液晶表示装置
JPH0981085A (ja) * 1995-09-14 1997-03-28 Sharp Corp トランジスタ回路およびそれを用いる画像表示装置
JPH10111674A (ja) * 1996-04-17 1998-04-28 Toshiba Corp タイミング信号発生回路およびこれを含む表示装置
JPH11160671A (ja) * 1997-11-28 1999-06-18 Hitachi Ltd 液晶表示装置
JPH11202367A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置及び電子機器
JPH11204795A (ja) * 1998-01-08 1999-07-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタ回路およびこれを用いた駆動回路を有する液晶パネル
JPH11202295A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置、及び電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960016728B1 (ko) * 1993-09-14 1996-12-20 삼성전자 주식회사 액정표시장치의 구동회로
TW255032B (ja) * 1993-12-20 1995-08-21 Sharp Kk
JP3514002B2 (ja) * 1995-09-04 2004-03-31 カシオ計算機株式会社 表示駆動装置
JP3140419B2 (ja) * 1998-04-13 2001-03-05 セイコーインスツルメンツ株式会社 Ｌｃｄコントローラーｉｃの保護回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0933893A (ja) * 1995-07-18 1997-02-07 Sony Corp 液晶表示装置
JPH0981085A (ja) * 1995-09-14 1997-03-28 Sharp Corp トランジスタ回路およびそれを用いる画像表示装置
JPH10111674A (ja) * 1996-04-17 1998-04-28 Toshiba Corp タイミング信号発生回路およびこれを含む表示装置
JPH11160671A (ja) * 1997-11-28 1999-06-18 Hitachi Ltd 液晶表示装置
JPH11204795A (ja) * 1998-01-08 1999-07-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタ回路およびこれを用いた駆動回路を有する液晶パネル
JPH11202367A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置及び電子機器
JPH11202295A (ja) * 1998-01-09 1999-07-30 Seiko Epson Corp 電気光学装置の駆動回路、電気光学装置、及び電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7283110B2 (en) 2002-10-07 2007-10-16 Samsung Sdi Co., Ltd. Flat panel display
US7321135B2 (en) 2002-10-07 2008-01-22 Samsung Sdi Co., Ltd. Flat panel display
US7365495B2 (en) 2002-10-07 2008-04-29 Samsung Sdi Co., Ltd. Flat panel display
JP2005049637A (ja) * 2003-07-29 2005-02-24 Seiko Epson Corp 駆動回路及びその保護方法、電気光学装置並びに電子機器
JP2005084216A (ja) * 2003-09-05 2005-03-31 Sanyo Electric Co Ltd 表示装置
JP2007072319A (ja) * 2005-09-08 2007-03-22 Hitachi Displays Ltd 表示装置
WO2008093458A1 (ja) * 2007-01-31 2008-08-07 Sharp Kabushiki Kaisha 表示装置

Also Published As

Publication number Publication date
KR20010110159A (ko) 2001-12-12
KR100474056B1 (ko) 2005-03-08
TW575757B (en) 2004-02-11

Similar Documents

Publication Publication Date Title
US20210056925A1 (en) Gate driving circuit and display apparatus having the same
KR100832252B1 (ko) 펄스 출력 회로
US10431143B2 (en) Shift register, driving method thereof, gate driving circuit and display device
US7688302B2 (en) Shift register and display device using same
US8264254B2 (en) Clocked inverter, NAND, NOR and shift register
CN101821797A (zh) 显示器件及其驱动方法
TW556145B (en) Flat display apparatus having scan-line driving circuit and its driving method
TW200818093A (en) Display apparatus
US6788281B2 (en) Circuit panel and flat-panel display device
JP2002090708A (ja) 回路基板および平面表示装置
JP2002175036A (ja) アクティブマトリクス型表示装置
JP5025714B2 (ja) 表示装置、半導体装置、表示モジュール及び電子機器
WO2023155063A1 (en) Scan circuit and display apparatus
JP4260589B2 (ja) クロックドインバータ、ｎａｎｄ、ｎｏｒ、シフトレジスタ及び表示装置
JP6691185B2 (ja) 半導体装置
JP2001265297A (ja) 走査線駆動回路およびその走査線駆動回路を有する平面表示装置ならびにその駆動方法
JP5393836B2 (ja) 表示装置、半導体装置、表示モジュール及び電子機器
JP2014041687A (ja) 半導体装置
JP2020035509A (ja) 半導体装置
JPH08146384A (ja) アクティブマトリックス型液晶表示素子

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070514

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110727

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111220