JP2002084262A - Switching device without short break - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は無瞬断切替装置に関
し、特に二つの異なる伝送路を経由して到来する位相の
異なる信号の遅延を合わせて切替える無瞬断切替装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a hitless switching device, and more particularly, to a hitless switching device that switches signals having different phases arriving via two different transmission paths in accordance with delay.
【０００２】[0002]
【従来の技術】いわゆる無瞬断切替装置は、一般的に音
声回線を収容する場合やデータの再送が可能な場合は不
要ではあるが、近年の著しい情報量の増加により回線切
替え時のデータ欠落によるユーザへの影響の軽減、通信
事業者にとって効率の良い回線収容切替えを行うことが
要求されている。2. Description of the Related Art Generally, a so-called instantaneous interruption switching device is unnecessary when accommodating a voice line or when data can be retransmitted. Therefore, there is a demand for reducing the influence on users due to the above and performing efficient line accommodation switching for a communication carrier.
【０００３】この要請に応えるために、例えば、特開平
７−９５１８６号公報に開示されているように、二つの
異なる伝送路を経由してＮＮＩ（Ｎｅｔｗｏｒｋ Ｎｏ
ｄｅＩｎｔｅｒｆａｃｅ）フレーム信号が入力される時
に、経路差による遅延量の違いから生じる二つのＮＮＩ
フレームの位相差を少なくし、切替え時に瞬断の発生を
なくすことが提案されている。In order to meet this demand, for example, as disclosed in Japanese Patent Laid-Open No. 7-95186, an NNI (Network No.
deInterface) When a frame signal is input, two NNIs resulting from a difference in delay due to a path difference
It has been proposed to reduce the phase difference between frames and eliminate instantaneous interruption during switching.
【０００４】図４は上記公報に開示の伝送路切替装置の
構成を示すブロック図である。図４において、図示せぬ
送信装置でＮＮＩフレームのＶＣ（バーチャルコンテ
ナ）−３またはＶＣ−４のＰＯＨ（パスオーバヘッド）
であるＨ４バイトに、マルチフレームを構成し、二つの
異なる伝送路に送信される。FIG. 4 is a block diagram showing the configuration of the transmission line switching device disclosed in the above publication. In FIG. 4, a transmitting device (not shown) uses a VC (virtual container) -3 of an NNI frame or a POH (path overhead) of a VC-4.
, A multi-frame is composed of H4 bytes and transmitted to two different transmission paths.
【０００５】これらのマルチフレームは、夫々第一の受
信インタフェース部３０及び第二の受信インタフェース
部３１に入力される。そして、第一の同期回路３２及び
第二の同期回路３３が、上記のＨ４バイトのマルチフレ
ーム位相を検出する。制御回路３６が、第一の同期回路
３２及び第二の同期回路３３の出力を受信して、第一の
遅延メモリ３４及び第二の遅延メモリ３５の遅延量を制
御する。[0005] These multi-frames are input to a first receiving interface unit 30 and a second receiving interface unit 31, respectively. Then, the first synchronization circuit 32 and the second synchronization circuit 33 detect the H4 byte multi-frame phase. The control circuit 36 receives the outputs of the first synchronization circuit 32 and the second synchronization circuit 33 and controls the delay amounts of the first delay memory 34 and the second delay memory 35.
【０００６】これにより、第一の遅延メモリ３４及び第
二の遅延メモリ３５の読出し出力の位相が一致するよう
制御されるので、セレクタ３７を切替える時に、データ
に不連続や重複が起きることがなく、伝送路の無瞬断切
替を実現している。As a result, the phase of the readout output of the first delay memory 34 and the phase of the readout output of the second delay memory 35 are controlled so that when switching the selector 37, discontinuity or duplication of data does not occur. , Realizing instantaneous interruption switching of the transmission path.
【０００７】[0007]
【発明が解決しようとする課題】ところが、上記公報に
開示の伝送路切替装置では、マルチフレーム位相の検出
が誤っている場合、任意に外部からリセットをかけない
限り、誤検出から抜け出せないので、この場合に切替え
を行う都度、不用意なデータの欠落が起きるという問題
がある。However, in the transmission line switching device disclosed in the above publication, if the detection of the multi-frame phase is erroneous, it is not possible to escape from the erroneous detection unless an external reset is arbitrarily performed. In this case, there is a problem that careless data loss occurs every time switching is performed.
【０００８】また、上記公報に開示の伝送路切替装置で
は、マルチフレーム位相の検出が誤っている場合に、再
度検出を行うことができない構成となっているので、誤
検出となった場合、回線を一度停止させなければならな
いという問題もある。Further, the transmission line switching device disclosed in the above publication has a configuration in which the detection cannot be performed again when the multi-frame phase is erroneously detected. There is also a problem that must be stopped once.
【０００９】本発明の第一の目的は、二つの異なる伝送
路を経由して到来する信号の位相検出の正常性を監視す
ることができる無瞬断切替装置を提供することである。A first object of the present invention is to provide a hitless switching device capable of monitoring the normality of phase detection of a signal arriving via two different transmission paths.
【００１０】本発明の第二の目的は、位相検出が誤って
いる場合でも回線を停止させる必要のない無瞬断切替装
置を提供することである。A second object of the present invention is to provide a hitless switching device which does not need to stop the line even when the phase detection is erroneous.
【００１１】[0011]
【課題を解決するための手段】本発明の無瞬断切替装置
は、二つの異なる伝送路を経由して到来する位相の異な
る信号の各々について、その信号の送信側で挿入された
同期パターンを基準に同期タイミングの検出を行う検出
手段と、前記信号の各々を一時蓄積する蓄積手段と、前
記蓄積手段の読出し出力の位相が一致するように前記検
出手段の出力に応じて前記蓄積手段の遅延量を制御する
制御手段と、前記読出し出力の一方を選択する選択手段
とを含む無瞬断切替装置であって、前記検出手段の検出
出力に応答して、前記信号の各々について、前記信号の
前記送信側で挿入された監視パターンを基準に前記検出
手段における前記同期タイミングの検出が正常であるか
否かを判定する判定手段を含むことを特徴とする。SUMMARY OF THE INVENTION The instantaneous interruption switching device of the present invention uses a synchronization pattern inserted on the transmission side of each of signals having different phases arriving via two different transmission paths. Detecting means for detecting a synchronization timing based on a reference; accumulating means for temporarily accumulating each of the signals; delay of the accumulating means according to the output of the detecting means such that the phase of the readout output of the accumulating means coincides. A non-interruptible switching device including control means for controlling an amount and selection means for selecting one of the readout outputs, wherein in response to a detection output of the detection means, for each of the signals, The apparatus further includes a determination unit that determines whether the detection of the synchronization timing by the detection unit is normal based on the monitoring pattern inserted on the transmission side.
【００１２】また、前記無瞬断切替装置において、前記
信号の各々は、複数のフレームを有するマルチフレーム
であり、前記監視パターンは、前記同期パターンが挿入
されていない少なくとも一つの前記フレームのオーバヘ
ッド中に挿入され、この挿入フレームのフレーム番号に
対応していることを特徴とする。In the hitless hit switching apparatus, each of the signals is a multi-frame having a plurality of frames, and the monitoring pattern is generated during at least one of the frames in which the synchronization pattern is not inserted. , And corresponds to the frame number of the inserted frame.
【００１３】さらに、前記無瞬断切替装置において、前
記判定手段は、前記監視パターンが挿入されている前記
フレームの全てについて、前記監視パターンと前記フレ
ーム番号とが対応していない場合、異常パルスを生成す
る監視手段を含み、前記異常パルスを予め規定された保
護段数以上連続して受信した時は、前記同期タイミング
の検出が異常であると判定することを特徴とする。Further, in the instantaneous interruption switching device, the judging means outputs an abnormal pulse when the monitoring pattern does not correspond to the frame number for all of the frames in which the monitoring pattern is inserted. It includes a monitoring means for generating, and when the abnormal pulse is continuously received for a predetermined number of protection steps or more, it is determined that the detection of the synchronization timing is abnormal.
【００１４】さらにはまた、前記無瞬断切替装置におい
て、前記判定手段は、前記同期タイミングの検出が異常
であると判定した場合、該当する前記検出手段にリセッ
ト信号を送出し、前記検出手段は、前記リセット信号に
応答して再度前記同期タイミングの検出を行うことを特
徴とする。Further, in the instantaneous interruption switching device, when the determination means determines that the detection of the synchronization timing is abnormal, the determination means sends a reset signal to the corresponding detection means, and the detection means And detecting the synchronization timing again in response to the reset signal.
【００１５】本発明の作用は次の通りである。監視手段
は、複数のフレームを有するマルチフレーム信号の各フ
レームの番号を順次カウントアップしながら、そのフレ
ームのＰＯＨに挿入されている監視パターンを監視し
て、カウントアップされたフレーム番号と監視パターン
とが対応していないとき、異常情報パルスを生成して出
力する。判定手段は、異常情報パルスを規定保護段数以
上連続して受信すれば、検出手段における位相検出（同
期タイミングの検出）が誤っていると判定する。さら
に、該当する検出手段に再度位相検出を行わせるように
している。The operation of the present invention is as follows. The monitoring unit monitors the monitoring pattern inserted in the POH of the frame while sequentially counting up the number of each frame of the multi-frame signal having a plurality of frames, and monitors the counted frame number and the monitoring pattern. Generates and outputs an abnormal information pulse when does not correspond. The determining means determines that the phase detection (detection of the synchronization timing) by the detecting means is erroneous when the abnormal information pulse is continuously received for the specified number of protection stages or more. Further, the corresponding detection means is made to perform the phase detection again.
【００１６】[0016]
【発明の実施の形態】以下に、本発明の実施例について
図面を用いて説明する。図１は本発明の実施例による無
瞬断切替装置の構成を示すブロック図である。図１にお
いて、送信側２００から送信されたマルチフレーム信号
は、二つの異なる伝送路（０系及び１系として示してい
る）を経由して受信側１００で受信されるようになって
いる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a hitless switching device according to an embodiment of the present invention. In FIG. 1, a multi-frame signal transmitted from a transmission side 200 is received by a reception side 100 via two different transmission paths (shown as a 0-system and a 1-system).
【００１７】本実施例による無瞬断切替装置１０１は、
位相検出回路１及び位相検出回路２と、監視回路３及び
監視回路４と、判定回路５と、エラスティックメモリ６
及びエラスティックメモリ７と、位相制御回路８と、セ
レクタ９とを有している。The instantaneous interruption switching device 101 according to the present embodiment
Phase detection circuit 1 and phase detection circuit 2, monitoring circuit 3 and monitoring circuit 4, determination circuit 5, elastic memory 6
And an elastic memory 7, a phase control circuit 8, and a selector 9.
【００１８】また、送信側２００は、同期パターン挿入
回路２０と、監視パターン挿入回路２１とを有してお
り、経路長の異なる二つの伝送路にマルチフレーム信号
を送信する。The transmitting side 200 has a synchronization pattern insertion circuit 20 and a monitoring pattern insertion circuit 21, and transmits a multi-frame signal to two transmission paths having different path lengths.
【００１９】ここで、位相検出回路１及び位相検出回路
２の各々は、送信側２００により送信されたマルチフレ
ーム信号を受信し、このマルチフレーム信号の位相検出
を行う。また、監視回路３は、位相検出回路１における
位相検出が正常であるか否かを監視する機能を有する。
同様に、監視回路４は、位相検出回路２における位相検
出を監視する。Here, each of the phase detection circuit 1 and the phase detection circuit 2 receives the multi-frame signal transmitted by the transmission side 200 and detects the phase of the multi-frame signal. Further, the monitoring circuit 3 has a function of monitoring whether or not the phase detection in the phase detection circuit 1 is normal.
Similarly, the monitoring circuit 4 monitors the phase detection in the phase detection circuit 2.
【００２０】判定回路５は、監視回路３及び監視回路４
の監視結果に応じて、位相検出回路１、位相検出回路２
及び位相制御回路８に指示を送信する。また、位相制御
回路８は、位相検出回路１及び位相検出回路２の検出結
果に応じて、伝送路の経路長差による遅延の大きい系を
基準として読出し位相を設定して、エラスティックメモ
リ６及びエラスティックメモリ７に読出し制御信号を送
出する機能を有する。The judging circuit 5 comprises a monitoring circuit 3 and a monitoring circuit 4
Phase detection circuit 1 and phase detection circuit 2
And an instruction to the phase control circuit 8. Further, the phase control circuit 8 sets the readout phase based on the detection result of the phase detection circuit 1 and the phase detection circuit 2 with reference to a system having a large delay due to a difference in the path length of the transmission path, and sets the elastic memory 6 and It has a function of sending a read control signal to the elastic memory 7.
【００２１】エラスティックメモリ６及びエラスティッ
クメモリ７の各々は、送信側２００から送信されたマル
チフレーム信号を蓄積し、位相制御回路８から送出され
た読出し制御信号に応じて読出し信号を出力する。ま
た、セレクタ９は、エラスティックメモリ６及びエラス
ティックメモリ７の読出し信号の一方を選択する機能を
有する。Each of the elastic memories 6 and 7 accumulates the multi-frame signal transmitted from the transmitting side 200 and outputs a read signal in accordance with the read control signal transmitted from the phase control circuit 8. The selector 9 has a function of selecting one of the elastic memory 6 and a read signal of the elastic memory 7.
【００２２】また、送信側２００内の同期パターン挿入
回路２０は、マルチフレームを構成するフレームのＰＯ
Ｈ中にマルチフレーム同期タイミング検出用のマルチフ
レーム同期パターンを挿入する。また、監視パターン挿
入回路２１は、マルチフレーム同期パターンが挿入され
ていない少なくとも一つのフレームのＰＯＨ中の空タイ
ムスロットにマルチフレーム同期パターンと異なる監視
用の監視パターンを挿入する。The synchronization pattern insertion circuit 20 in the transmission side 200 transmits the PO of a frame constituting a multi-frame.
A multi-frame synchronization pattern for detecting a multi-frame synchronization timing is inserted into H. Further, the monitoring pattern insertion circuit 21 inserts a monitoring monitoring pattern different from the multi-frame synchronization pattern into an empty time slot in the POH of at least one frame into which the multi-frame synchronization pattern has not been inserted.
【００２３】次に本発明の実施例の動作について図面を
用いて説明する。図２はマルチフレーム信号の構成を示
す図であり、（ａ）はマルチフレーム同期パターンが挿
入される位置を示す図であり、（ｂ）は１番目のフレー
ムをシリアルに拡大した図であり、（ｃ）はそのＰＯＨ
を拡大して監視パターンが挿入される位置を示す図であ
る。Next, the operation of the embodiment of the present invention will be described with reference to the drawings. 2A and 2B are diagrams illustrating a configuration of a multi-frame signal, FIG. 2A is a diagram illustrating a position where a multi-frame synchronization pattern is inserted, FIG. 2B is a diagram in which a first frame is serially enlarged, (C) is the POH
FIG. 7 is a diagram showing a position where a monitoring pattern is inserted by enlarging the figure.
【００２４】図１及び図２において、同期パターン挿入
回路２０では、マルチフレームを構成するｎ個（ｎは２
以上の整数）のフレームのｎ−１番目及びｎ番目のフレ
ームのＰＯＨ中にマルチフレーム同期パターンが挿入さ
れる（図２（ａ）参照）。In FIGS. 1 and 2, the synchronization pattern insertion circuit 20 includes n (n is 2) which constitute a multi-frame.
The multi-frame synchronization pattern is inserted into the POHs of the (n-1) th and n-th frames of the (integer) frame (see FIG. 2A).
【００２５】さらに、監視パターン挿入回路２１では、
マルチフレーム同期パターンが挿入されていない１番目
〜ｎ−２番目のフレームのＰＯＨ中の空タイムスロット
（例えば１バイト）に、挿入されるフレーム番号に対応
する監視パターンが挿入される（図２（ｂ）、（ｃ）参
照）。Further, in the monitoring pattern insertion circuit 21,
A monitoring pattern corresponding to the frame number to be inserted is inserted into an empty time slot (for example, 1 byte) in the POH of the first to (n-2) th frames in which the multi-frame synchronization pattern is not inserted (see FIG. b), (c)).
【００２６】すなわち、監視パターン挿入回路２１は、
マルチフレームを構成する各フレームのフレーム番号を
順次カウントアップしながら、カウントアップされたフ
レームのＰＯＨ中の空タイムスロットに、そのフレーム
のフレーム番号を示す監視パターンを挿入する。なお、
マルチフレーム同期パターンが挿入されているｎ−１番
目及びｎ番目のフレームには監視パターンは挿入されな
い。That is, the monitoring pattern insertion circuit 21
While sequentially counting up the frame number of each frame constituting the multi-frame, a monitoring pattern indicating the frame number of the frame is inserted into an empty time slot in the POH of the counted up frame. In addition,
No monitoring pattern is inserted into the (n-1) th and nth frames into which the multiframe synchronization pattern is inserted.
【００２７】このようにしてマルチフレーム同期パター
ン及び監視パターンが挿入されたマルチフレーム信号
は、二つの異なる伝送路に送信される。送信側２００か
ら送信されたマルチフレーム信号は、経路長の異なる二
つの伝送路を経由して受信側１００に供給され、無瞬断
切替装置１０１内の位相検出回路１及び位相検出回路２
にそれぞれ入力される。The multi-frame signal into which the multi-frame synchronization pattern and the monitoring pattern have been inserted is transmitted to two different transmission paths. The multi-frame signal transmitted from the transmission side 200 is supplied to the reception side 100 via two transmission paths having different path lengths, and the phase detection circuit 1 and the phase detection circuit 2 in the hitless switching device 101 are provided.
Respectively.
【００２８】位相検出回路１及び位相検出回路２の各々
は、このマルチフレーム信号に挿入されているマルチフ
レーム同期パターンを照合してマルチフレーム位相を検
出する。位相検出回路１は、検出結果を監視回路３、エ
ラスティックメモリ６及び位相制御回路８へ出力する。
また、位相検出回路２は、検出結果を監視回路４、エラ
スティックメモリ７及び位相制御回路８へ出力する。Each of the phase detection circuit 1 and the phase detection circuit 2 detects the multi-frame phase by checking the multi-frame synchronization pattern inserted in the multi-frame signal. The phase detection circuit 1 outputs a detection result to the monitoring circuit 3, the elastic memory 6, and the phase control circuit 8.
Further, the phase detection circuit 2 outputs the detection result to the monitoring circuit 4, the elastic memory 7, and the phase control circuit 8.
【００２９】エラスティックメモリ６は、位相検出回路
１の検出結果を書込み制御信号として、これが入力され
るとマルチフレーム信号を書込んで蓄積する。エラステ
ィックメモリ７も同様に、位相検出回路２から出力され
た書込み制御信号が入力されるとマルチフレーム信号を
蓄積する。The elastic memory 6 uses the detection result of the phase detection circuit 1 as a write control signal, and when it is input, writes and accumulates a multi-frame signal. Similarly, the elastic memory 7 accumulates a multi-frame signal when the write control signal output from the phase detection circuit 2 is input.
【００３０】位相制御回路８は、位相検出回路１及び位
相検出回路２の検出結果が入力されると、この検出結果
を基に、エラスティックメモリ６及びエラスティックメ
モリ７の読出し出力の位相が一致するようにこの読出し
位相を設定する。When the detection results of the phase detection circuit 1 and the phase detection circuit 2 are input, the phase control circuit 8 matches the phases of the readout outputs of the elastic memories 6 and 7 based on the detection results. This read phase is set so as to perform the read operation.
【００３１】監視回路３及び監視回路４の各々は、位相
検出回路１及び位相検出回路２の検出結果がそれぞれ入
力されると、この検出結果を基に、受信したマルチフレ
ーム信号を構成する各フレームのフレーム番号を順次カ
ウントアップする。そして、このカウントアップされた
フレーム番号と、カウントアップされたフレームのＰＯ
Ｈ中に挿入されている監視パターンから得られるフレー
ム番号とを比較照合する。When the detection results of the phase detection circuit 1 and the phase detection circuit 2 are respectively input to the monitoring circuit 3 and the monitoring circuit 4, each of the frames constituting the received multi-frame signal is based on the detection results. Are sequentially counted up. Then, the counted frame number and the PO of the counted frame are
The frame number obtained from the monitoring pattern inserted in H is compared and collated.
【００３２】ここで、監視回路３及び監視回路４の各々
は、ｎ−２フレーム連続して、カウントアップされたフ
レーム番号と監視パターンから得られるフレーム番号と
が一致しない場合、そのマルチフレームの位相の検出が
異常であると判断して、異常を示す異常情報パルスを１
回判定回路５に送出する。Here, if the counted frame number does not match the frame number obtained from the monitoring pattern for n-2 consecutive frames, the monitoring circuit 3 and the monitoring circuit 4 determine the phase of the multi-frame. Is determined to be abnormal, and an abnormality information pulse indicating abnormality is set to 1
It is sent to the round determination circuit 5.
【００３３】判定回路５は、異常情報パルスを連続し
て、予め定めた（後方）保護段数回以上受信した場合、
該当する位相検出回路での位相検出が誤りであると判定
する。なお、監視回路３からの異常情報パルスを連続し
て保護段数回以上受信した場合における該当する位相検
出回路は位相検出回路１であり、監視回路４からの異常
情報パルスを連続して保護段数回以上受信した場合にお
ける該当する位相検出回路は位相検出回路２である。When the determination circuit 5 receives the abnormal information pulse continuously and several times more than the predetermined (rear) protection stage,
It is determined that the phase detection in the corresponding phase detection circuit is erroneous. In the case where the abnormal information pulse from the monitoring circuit 3 is continuously received at least several times in the protection stage, the corresponding phase detection circuit is the phase detection circuit 1, and the abnormal information pulse from the monitoring circuit 4 is continuously transmitted several times in the protection stage. The corresponding phase detection circuit in the case of receiving the above is the phase detection circuit 2.
【００３４】判定回路５は、位相検出回路１及び位相検
出回路２の両方での位相検出が誤っていない、すなわち
正常であると判定した場合、正常信号を位相制御回路８
に送出する。When the determination circuit 5 determines that the phase detection by both the phase detection circuit 1 and the phase detection circuit 2 is not erroneous, that is, it is normal, the determination circuit 5 outputs a normal signal to the phase control circuit 8.
To send to.
【００３５】位相制御回路８は、正常信号を受信するこ
とで、予め設定していた読出し位相で読出し出力を読出
す読出し制御信号をエラスティックメモリ６及びエラス
ティックメモリ７に送出する。読出し制御信号によって
エラスティックメモリ６及びエラスティックメモリ７か
ら読出される読出し出力の位相は一致するよう制御され
るので、セレクタ９が一方の読出し出力から他方の読出
し出力に切替えた時に無瞬断で切替えることができる。Upon receiving the normal signal, the phase control circuit 8 sends a read control signal for reading a read output at a preset read phase to the elastic memories 6 and 7. Since the phases of the read outputs read from the elastic memory 6 and the elastic memory 7 are controlled by the read control signal so as to match each other, there is no instantaneous interruption when the selector 9 switches from one read output to the other read output. Can be switched.
【００３６】また、判定回路５は、位相検出回路１及び
位相検出回路２の両方での位相検出が誤っていると判定
した場合、位相検出回路１、位相検出回路２及び位相制
御回路８にリセット信号を送出する。When the determination circuit 5 determines that the phase detection by both the phase detection circuit 1 and the phase detection circuit 2 is wrong, the determination circuit 5 resets the phase detection circuit 1, the phase detection circuit 2 and the phase control circuit 8. Send a signal.
【００３７】これにより、マルチフレームの再位相検出
が位相検出回路１及び位相検出回路２で行われ、また、
位相制御回路８では、再位相検出の結果に応じて再度読
出し位相が設定されることになる。Thus, the multi-frame re-phase detection is performed by the phase detection circuit 1 and the phase detection circuit 2, and
In the phase control circuit 8, the read phase is set again according to the result of the re-phase detection.
【００３８】すなわち、両方の位相検出回路での位相検
出が誤っている場合でも、再度位相検出を行わせること
で正常な状態に復帰させるため、無瞬断で切替えること
を可能としている。That is, even if the phase detection in both the phase detection circuits is incorrect, the phase can be returned to the normal state by performing the phase detection again, so that the switching can be performed without an instantaneous interruption.
【００３９】さらに、判定回路５は、位相検出回路１及
び位相検出回路２のどちらか一方でのみ位相検出が誤っ
ていると判定した場合、該当する位相検出回路（例えば
位相検出回路１）にリセット信号を送出する。リセット
信号を受信した位相検出回路１は、再度マルチフレーム
の位相検出を行い、この検出結果を送出する。Further, when the determination circuit 5 determines that only one of the phase detection circuit 1 and the phase detection circuit 2 has detected an erroneous phase, the determination circuit 5 resets the phase detection circuit (for example, the phase detection circuit 1). Send a signal. Upon receiving the reset signal, the phase detection circuit 1 performs multi-frame phase detection again and sends out the detection result.
【００４０】図３は０系のマルチフレーム位相、１系の
マルチフレーム位相及び読出し出力の読出し位相の関係
を示す図であり、（ａ）は判定回路５における判定前の
位相関係を示す図であり、（ｂ）は０系のマルチフレー
ム再位相検出後の位相関係の一例を示す図であり、
（ｃ）は０系のマルチフレーム再位相検出後の位相関係
の他の例を示す図である。なお、０系は位相検出回路１
の側の伝送路系であり、１系は位相検出回路２の側の伝
送路系である。FIGS. 3A and 3B are diagrams showing the relationship between the 0-system multiframe phase, the 1-system multiframe phase, and the read phase of the read output. FIG. 3A is a diagram showing the phase relationship before the judgment by the judgment circuit 5. FIG. 4B is a diagram illustrating an example of a phase relationship after detecting a multi-frame re-phase of system 0,
(C) is a figure which shows the other example of the phase relationship after multi-frame re-phase detection of 0 system. Note that the 0 system is the phase detection circuit 1
, And the system 1 is a transmission line system on the phase detection circuit 2 side.
【００４１】図３において、再位相検出前、すなわち位
相検出回路１のみ位相検出が誤っていると判定される前
は（ａ）に示すような位相関係である。ここで、位相検
出回路１のみ位相検出が誤っていると判定されて、位相
検出回路１はリセット信号を受信し、０系のマルチフレ
ーム位相の再位相検出を行う。In FIG. 3, before the re-phase detection, that is, before the phase detection circuit 1 determines that the phase detection is erroneous, the phase relationship is as shown in FIG. Here, only the phase detection circuit 1 determines that the phase detection is erroneous, and the phase detection circuit 1 receives the reset signal and performs the re-phase detection of the 0-system multi-frame phase.
【００４２】この時の検出結果である０系のマルチフレ
ーム位相が、エラスティックメモリの読出し出力の読出
し位相を越えなければ、すなわち（ｂ）に示す位相関係
であれば、位相制御回路８は、判定回路５における判定
前の予め設定されていた読出し位相を再度設定せずに、
無瞬断での切替が可能となる。If the detected multi-frame phase of system 0 does not exceed the readout phase of the readout output of the elastic memory, that is, if the phase relationship shown in FIG. Without setting again a preset read phase before the determination in the determination circuit 5,
Switching without instantaneous interruption becomes possible.
【００４３】しかし、この時の検出結果である０系のマ
ルチフレーム位相が、エラスティックメモリの読出し出
力の読出し位相を越えてしまう場合は、すなわち（ｃ）
に示す位相関係である場合は、位相制御回路８は、再度
読出し位相を設定することで、エラスティックメモリ６
及びエラスティックメモリ７の読出し出力の位相を一致
させることができる。However, if the detection result at this time is such that the multi-frame phase of the 0 system exceeds the read phase of the read output of the elastic memory, that is, (c)
In the case of the phase relationship shown in FIG. 7, the phase control circuit 8 sets the readout phase again so that the elastic memory 6
And the phase of the read output of the elastic memory 7 can be matched.
【００４４】なお、本発明が上記実施例に限定されず、
本発明の技術思想の範囲内において、上記実施例が適宜
変更され得ることは明らかである。The present invention is not limited to the above embodiment,
It is clear that the above embodiments can be modified as appropriate within the scope of the technical idea of the present invention.
【００４５】[0045]
【発明の効果】本発明による第一の効果は、二つの異な
る伝送路を経由して到来する信号の位相検出の正常性を
監視することができることである。その理由は、送信側
でマルチフレーム同期パターンの他に監視パターンを予
め信号に挿入するようにしたためである。A first advantage of the present invention is that the normality of the phase detection of a signal arriving via two different transmission paths can be monitored. The reason is that a monitoring pattern is inserted in the signal in advance in addition to the multi-frame synchronization pattern on the transmitting side.
【００４６】本発明による第二の効果は、位相検出が誤
っている場合でも回線を停止させる必要のないことであ
る。その理由は、監視パターンを基に信号の位相検出が
誤っていると判定した場合、該当する位相検出回路に再
度位相検出を行わせて正常な状態に復帰させるようにし
たためである。A second advantage of the present invention is that it is not necessary to stop the line even when the phase detection is wrong. The reason is that when it is determined that the phase detection of the signal is incorrect based on the monitoring pattern, the corresponding phase detection circuit performs the phase detection again to return to a normal state.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の実施例の無瞬断切替装置の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a hitless switching device according to an embodiment of the present invention.
【図２】マルチフレーム信号の構成を示す図であり、
（ａ）はマルチフレーム同期パターンが挿入される位置
を示す図であり、（ｂ）は１番目のフレームをシリアル
に拡大した図であり、（ｃ）はそのＰＯＨを拡大して監
視パターンが挿入される位置を示す図である。FIG. 2 is a diagram showing a configuration of a multi-frame signal;
(A) is a diagram showing a position where a multi-frame synchronization pattern is inserted, (b) is a diagram in which the first frame is serially enlarged, and (c) is an enlarged POH and a monitoring pattern is inserted. FIG.
【図３】０系のマルチフレーム位相、１系のマルチフレ
ーム位相及び読出し出力の読出し位相の関係を示す図で
あり、（ａ）は判定回路５における判定前の位相関係を
示す図であり、（ｂ）は０系のマルチフレーム再位相検
出後の位相関係の一例を示す図であり、（ｃ）は０系の
マルチフレーム再位相検出後の位相関係の他の例を示す
図である。3A and 3B are diagrams illustrating a relationship between a multi-frame phase of a system 0, a multi-frame phase of a system 1, and a readout phase of a readout output, and FIG. 3A is a diagram illustrating a phase relationship before a determination in a determination circuit 5; (B) is a diagram illustrating an example of a phase relationship after detection of a multi-frame re-phase of the 0 system, and (c) is a diagram illustrating another example of a phase relationship after detection of a multi-frame re-phase of the 0 system.
【図４】従来の伝送路切替装置の構成を示すブロック図
である。FIG. 4 is a block diagram showing a configuration of a conventional transmission line switching device.
１、２ 位相検出回路 ３、４ 監視回路 ５ 判定回路 ６、７ エラスティックメモリ ８ 位相制御回路 ９ セレクタ ２０ 同期パターン挿入回路 ２１ 監視パターン挿入回路 １００ 受信側 １０１ 無瞬断切替装置 ２００ 送信側 1, 2 Phase detection circuit 3, 4 Monitoring circuit 5 Judgment circuit 6, 7 Elastic memory 8 Phase control circuit 9 Selector 20 Synchronization pattern insertion circuit 21 Monitoring pattern insertion circuit 100 Receiving side 101 Instantaneous interruption switching device 200 Transmission side
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K014 AA04 CA06 EA07 FA01 FA11 5K021 AA06 CC03 DD07 EE05 FF03 GG02 5K028 AA01 AA14 DD03 KK12 NN02 PP23 RR03 SS25 5K047 AA01 BB11 HH02 HH12 KK04 MM25 MM36 MM56 MM60 ──────────────────────────────────────────────────続 き Continued on front page F term (reference) 5K014 AA04 CA06 EA07 FA01 FA11 5K021 AA06 CC03 DD07 EE05 FF03 GG02 5K028 AA01 AA14 DD03 KK12 NN02 PP23 RR03 SS25 5K047 AA01 BB11 HH02 HH12 KK04 MM25MM36MM
Claims (4)
位相の異なる信号の各々について、その信号の送信側で
挿入された同期パターンを基準に同期タイミングの検出
を行う検出手段と、前記信号の各々を一時蓄積する蓄積
手段と、前記蓄積手段の読出し出力の位相が一致するよ
うに前記検出手段の出力に応じて前記蓄積手段の遅延量
を制御する制御手段と、前記読出し出力の一方を選択す
る選択手段とを含む無瞬断切替装置であって、 前記検出手段の検出出力に応答して、前記信号の各々に
ついて、前記信号の前記送信側で挿入された監視パター
ンを基準に前記検出手段における前記同期タイミングの
検出が正常であるか否かを判定する判定手段を含むこと
を特徴とする無瞬断切替装置。1. detecting means for detecting a synchronization timing for each of signals having different phases arriving via two different transmission paths, based on a synchronization pattern inserted on a transmission side of the signal; Storage means for temporarily storing each of the above, control means for controlling a delay amount of the storage means according to the output of the detection means so that the phase of the read output of the storage means coincides, and one of the read outputs An instantaneous interruption switching device including a selection unit for selecting, in response to a detection output of the detection unit, the detection of each of the signals based on a monitoring pattern inserted on the transmission side of the signal. A non-instantaneous interruption switching device, comprising: determining means for determining whether or not the detection of the synchronization timing by the means is normal.
するマルチフレームであり、前記監視パターンは、前記
同期パターンが挿入されていない少なくとも一つの前記
フレームのオーバヘッド中に挿入され、この挿入フレー
ムのフレーム番号に対応していることを特徴とする請求
項１記載の無瞬断切替装置。2. The method according to claim 1, wherein each of the signals is a multi-frame having a plurality of frames, and the monitoring pattern is inserted into an overhead of at least one of the frames in which the synchronization pattern is not inserted. The instantaneous interruption switching device according to claim 1, wherein the switching device corresponds to a frame number.
入されている前記フレームの全てについて、前記監視パ
ターンと前記フレーム番号とが対応していない場合、異
常情報パルスを生成する監視手段を含み、前記異常情報
パルスを予め規定された保護段数以上連続して受信した
時は、前記同期タイミングの検出が異常であると判定す
ることを特徴とする請求項２記載の無瞬断切替装置。3. The determination unit includes a monitoring unit that generates an abnormality information pulse when the monitoring pattern and the frame number do not correspond to each other for all of the frames in which the monitoring pattern is inserted, 3. The instantaneous interruption switching device according to claim 2, wherein when the abnormality information pulse is continuously received for a predetermined number of protection stages or more, the detection of the synchronization timing is determined to be abnormal.
検出が異常であると判定した場合、該当する前記検出手
段にリセット信号を送出し、前記検出手段は、前記リセ
ット信号に応答して再度前記同期タイミングの検出を行
うことを特徴とする請求項１〜３いずれか記載の無瞬断
切替装置。4. When the determination means determines that the detection of the synchronization timing is abnormal, the determination means sends a reset signal to the corresponding detection means, and the detection means responds to the reset signal and re-transmits the reset signal. The instantaneous interruption switching device according to any one of claims 1 to 3, wherein synchronization timing is detected.
Priority Applications (1)
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| JP2000270866A JP2002084262A (en) | 2000-09-07 | 2000-09-07 | Switching device without short break |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009005107A (en) * | 2007-06-21 | 2009-01-08 | Nec Corp | Method and system for confirming fixed delay route |
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- 2000-09-07 JP JP2000270866A patent/JP2002084262A/en active Pending
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