JP2002083956A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r）を具備する半導体装置の製造方法に関する。The present invention relates to a MISFET (Me
tal Insulator Semiconductor Field Effect Transisto
The present invention relates to a method for manufacturing a semiconductor device having the method (r).
【０００２】[0002]
【従来の技術】ＭＩＳＦＥＴを具備する半導体装置は、
現在までＳｉ基板上に形成されたダイナミック型ＲＡ
Ｍ、スタティック型ＲＡＭのような記憶装置や、ｎＭＯ
ＳＦＥＴ（Metal Oxide Semiconductor Field Effect T
ransistor）及びｐＭＯＳＦＥＴからなるＣＭＯＳ（Com
plementary Metal Oxide Semiconductor）構成のロジッ
ク回路を備えた演算装置等に利用されてきている。近
年、集積密度の向上や性能向上のためにこうしたＭＩＳ
ＦＥＴの微細化が進展しており、世代が進むにつれてＭ
ＩＳＦＥＴのいわゆる短チャネル効果を抑制することが
重要になっている。2. Description of the Related Art A semiconductor device having a MISFET is:
Dynamic RAs formed on Si substrates to date
M, storage devices such as static RAM, nMO
SFET (Metal Oxide Semiconductor Field Effect T
ransistor) and CMOS (Com
It has been used for an arithmetic unit or the like having a logic circuit of a complementary metal oxide semiconductor (complementary metal oxide semiconductor) configuration. In recent years, such MIS has been developed to improve the integration density and performance.
As the miniaturization of FETs is progressing, as generations progress, M
It is important to suppress the so-called short channel effect of ISFET.
【０００３】ＭＩＳＦＥＴの短チャネル効果を抑制する
には、例えばスケーリング則に従ってゲート絶縁膜を薄
膜化する方法が知られている。これは、ゲート電極に電
圧を印加したときにゲート絶縁膜が薄いほど、Ｓｉ基板
中に形成される空乏層の制御が容易になるからである。In order to suppress the short channel effect of a MISFET, there is known a method of reducing the thickness of a gate insulating film according to, for example, a scaling rule. This is because the thinner the gate insulating film when a voltage is applied to the gate electrode, the easier the control of the depletion layer formed in the Si substrate.
【０００４】一方で、不純物をドープしたポリシリコン
からなる一般的なゲート電極を用いた場合に、ゲート絶
縁膜の薄膜化により相対的にゲート電極側の電場が強く
なると、ゲート電極中に空乏層が形成されてしまうこと
がある。こうした点に鑑みＭＩＳＦＥＴのゲート長０．
１μｍ以下の世代では、ゲート空乏化率の改善及びゲー
ト電極の低抵抗化のため、ゲート電極として不純物をド
ープしたポリシリコンに代わり、金属材料を用いる試み
が各所で行なわれている（例えば、1997 IEEE,IEDM Tec
h. DIG. P.821-824）。On the other hand, when a general gate electrode made of polysilicon doped with impurities is used, if the electric field on the gate electrode side becomes relatively strong due to the thinning of the gate insulating film, a depletion layer is formed in the gate electrode. May be formed. In view of these points, the gate length of the MISFET is set to 0.
In the generations of 1 μm or less, in order to improve the gate depletion rate and reduce the resistance of the gate electrode, attempts have been made in various places to use a metal material instead of polysilicon doped with impurities as the gate electrode (for example, 1997). IEEE, IEDM Tec
h. DIG. P.821-824).
【０００５】ゲート電極に用いられる金属材料の具体例
としては、特にＣＭＯＳデバイスの実現を考慮すると、
Ｓｉのバンドギャップの中心付近の仕事関数を有する例
えばＴｉＮ（チタンナイトライド）やＴａ（タンタル）
等が検討されている。何となれば、金属材料を用いたゲ
ート電極では、不純物をドープしたポリシリコンの場合
のように不純物のドープによって仕事関数を調整するこ
とが困難なためである。このとき、Ｓｉのバンドギャッ
プ幅が１ｅＶ以上あることから、ｎＭＯＳＦＥＴ及びｐ
ＭＯＳＦＥＴで各々０．５Ｖ程度の閾値電圧が得られる
ことになる。As a specific example of the metal material used for the gate electrode, particularly considering the realization of a CMOS device,
For example, TiN (titanium nitride) or Ta (tantalum) having a work function near the center of the band gap of Si
Etc. are being studied. This is because, in the case of a gate electrode using a metal material, it is difficult to adjust the work function by doping with impurities as in the case of polysilicon doped with impurities. At this time, since the band gap width of Si is 1 eV or more, the nMOSFET and p
A threshold voltage of about 0.5 V can be obtained in each of the MOSFETs.
【０００６】然るに今後の電源電圧の低電圧化を考慮す
ると、ＭＩＳＦＥＴの電流駆動力を確保するために、ｎ
ＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともさらに閾値電圧を低
くすことが求められている。こうした要求に対しては、
例えば特開２０００−１５０６６８号に開示されている
ようなＭＩＳＦＥＴのチャネル領域の基板エンジニアリ
ングが有効であり、具体的にはＭＩＳＦＥＴのチャネル
領域へのカウンタ不純物の注入によって浅い埋め込みチ
ャネル構造を実現し、ひいてはｎＭＯＳＦＥＴ、ｐＭＯ
ＳＦＥＴの閾値電圧を低く設定することが可能となる。However, in consideration of a future reduction in the power supply voltage, in order to secure the current driving capability of the MISFET, n
Both the MOSFET and the pMOSFET are required to further lower the threshold voltage. For these requests,
For example, substrate engineering of a channel region of a MISFET as disclosed in Japanese Patent Application Laid-Open No. 2000-150668 is effective. Specifically, a shallow buried channel structure is realized by injecting a counter impurity into a channel region of a MISFET. nMOSFET, pMO
The threshold voltage of the SFET can be set low.
【０００７】[0007]
【発明が解決しようとする課題】このように、金属材料
でゲート電極を形成するとともに浅い埋め込みチャネル
構造を採用したＭＩＳＦＥＴは、スケーリング則に則っ
てスケールダウンされた微細かつ高性能のＣＭＯＳデバ
イスを実現するうえで、非常に高い期待を集めている。
しかしながらこうしたＭＩＳＦＥＴでは、チャネル領域
における不純物プロファイルを精密に制御することが困
難であり、いまだ実用化には至っていない。ここで、チ
ャネル領域へのカウンタ不純物としてＢ（ボロン）を用
いたｐＭＯＳＦＥＴを例にとり、その理由を詳述する。As described above, a MISFET in which a gate electrode is formed of a metal material and which employs a shallow buried channel structure realizes a fine and high-performance CMOS device scaled down in accordance with a scaling rule. In doing so, they have very high expectations.
However, in such a MISFET, it is difficult to precisely control the impurity profile in the channel region, and it has not yet been put to practical use. Here, a pMOSFET using B (boron) as a counter impurity to the channel region will be described as an example, and the reason will be described in detail.
【０００８】図５は、ゲート電極が金属材料からなると
ともに、浅い埋め込みチャネル構造を有する従来のｐＭ
ＯＳＦＥＴの製造プロセスを示す縦断面図である。ま
ず、ＬＯＣＯＳ（選択酸化）法もしくはＳＴＩ（シャロ
ウトレンチアイソレーション）法による素子分離領域１
０３の形成されたｎ型半導体基板（またはｎ型ウェル）
１０１の表面上で、ダミー絶縁膜を介して所定形状のダ
ミーゲートを加工し、このダミーゲートと自己整合的に
ＭＩＳＦＥＴのソース、ドレイン領域１０４を形成した
後、ダミーゲートの上面が露出するように基板上を層間
絶縁膜１０６で被覆したうえで、ダミーゲート及びダミ
ー絶縁膜を選択的に除去して図５（ａ）に示されるよう
な構造を得る。図中、１０５はＬＤＤ構造またはエクス
テンション構造のｐＭＯＳＦＥＴを形成するために設け
られる側壁絶縁膜、１０７は側壁絶縁膜１０５下で、ソ
ース、ドレイン領域１０４より浅くｐ型不純物が注入さ
れてなるエクステンション領域である。FIG. 5 shows a conventional pM having a gate electrode made of a metal material and having a shallow buried channel structure.
It is a longitudinal cross-sectional view which shows the manufacturing process of OSFET. First, the element isolation region 1 by the LOCOS (selective oxidation) method or the STI (shallow trench isolation) method
N-type semiconductor substrate (or n-type well) with 03 formed
On the surface of the dummy gate 101, a dummy gate of a predetermined shape is processed through a dummy insulating film, and the source and drain regions 104 of the MISFET are formed in self-alignment with the dummy gate. Then, the upper surface of the dummy gate is exposed. After the substrate is covered with the interlayer insulating film 106, the dummy gate and the dummy insulating film are selectively removed to obtain a structure as shown in FIG. In the figure, reference numeral 105 denotes a side wall insulating film provided for forming a pMOSFET having an LDD structure or an extension structure, and 107 denotes an extension region below the side wall insulating film 105, which is shallower than the source and drain regions 104 and in which p-type impurities are implanted. is there.
【０００９】次に、ダミーゲート及びダミー絶縁膜が除
去されてできた溝部底面の基板表面に犠牲酸化膜１００
を形成し、ｎ型の不純物としてのＡｓ（ヒ素）またはＰ
（リン）及びｐ型のカウンタ不純物としてのＢ（ボロ
ン）を、犠牲酸化膜１００を介してｎ型半導体基板１０
１内にイオン注入する（図５（ｂ））。このとき、Ａｓ
（ヒ素）またはＰ（リン）は加速電圧１００ｋｅＶ、ド
ーズ量１Ｅ13ｃｍ-2として基板内に深く注入し、Ｂ（ボ
ロン）は加速電圧５ｋｅＶ、ドーズ量５Ｅ12ｃｍ -2とし
て基板のごく浅い部分に注入する。なおここでの犠牲酸
化膜１００は、基板内に注入される不純物のチャネリン
グの現象を抑制し、かつＣＭＯＳデバイスを実現する際
には、上述したようなイオン注入時にｎＭＯＳＦＥＴ側
を覆うレジストによるＳｉ基板の汚染を回避するために
必要となるものである。Next, the dummy gate and the dummy insulating film are removed.
A sacrificial oxide film 100 is formed on the substrate surface at the bottom of the groove formed by the removal.
To form As (arsenic) or P as an n-type impurity.
(Phosphorus) and B (boro) as a p-type counter impurity
The n-type semiconductor substrate 10 via the sacrificial oxide film 100.
1 is implanted into the substrate 1 (FIG. 5B). At this time, As
(Arsenic) or P (phosphorus) has an acceleration voltage of 100 keV,
Dose 1E13cm-2Deeply into the substrate as
Ron) has an acceleration voltage of 5 keV and a dose of 5E12 cm -2age
To the very shallow part of the substrate. The sacrificial acid here
Oxide film 100 is made of an impurity channeline implanted into the substrate.
When realizing CMOS devices while suppressing the phenomenon of
The nMOSFET side during ion implantation as described above
To avoid contamination of Si substrate by resist covering
It is necessary.
【００１０】次いで、基板表面の犠牲酸化膜１００を剥
離した後、例えばｎ型半導体基板１０１の表面を熱酸化
してｐＭＯＳＦＥＴのゲート絶縁膜１０２を形成し、引
き続いて溝全体に金属材料を埋め込んでゲート電極１０
８とする（図５（ｃ））。ここで、犠牲酸化膜１００が
そのままゲート絶縁膜１０２に用いられない理由は、犠
牲酸化膜１００を介した基板へのイオン注入の際に惹起
されるダメージが大きく、ゲート絶縁膜１０２として十
分な耐圧性を確保できないことによる。Next, after the sacrificial oxide film 100 on the substrate surface is peeled off, for example, the surface of the n-type semiconductor substrate 101 is thermally oxidized to form a gate insulating film 102 of the pMOSFET, and subsequently a metal material is buried in the entire groove. Gate electrode 10
8 (FIG. 5C). Here, the reason that the sacrificial oxide film 100 is not used as it is for the gate insulating film 102 is that damage caused when ions are implanted into the substrate through the sacrificial oxide film 100 is large, and that the gate insulating film 102 has a sufficient withstand voltage. Due to inability to secure
【００１１】図６に、こうして製造されたｐＭＯＳＦＥ
Ｔについて、チャネル領域における不純物プロファイル
をゲート絶縁膜１０２の形成前後で対比して示す。図
中、（ａ）がチャネル領域に対するイオン注入直後の不
純物プロファイル図、（ｂ）がゲート絶縁膜１０２を形
成するための熱酸化の後の不純物プロファイル図であ
る。FIG. 6 shows the pMOSFE thus manufactured.
For T, the impurity profile in the channel region is shown before and after the gate insulating film 102 is formed. In the figure, (a) is an impurity profile diagram immediately after ion implantation into the channel region, and (b) is an impurity profile diagram after thermal oxidation for forming the gate insulating film 102.
【００１２】図示される通り、チャネル領域におけるカ
ウンタ不純物としてのＢ（ボロン）に着目すると、図６
（ｂ）においてその不純物プロファイルの鈍りが見られ
るばかりか、基板表面近傍での濃度が著しく減少してい
ることが判る。これは、例えば１０００℃以上の高温下
で基板表面を熱酸化してゲート絶縁膜１０２を形成する
際に、拡散係数の大きいＢ（ボロン）は容易に基板内で
拡散が進行するうえに、ここで形成したゲート絶縁膜１
０２中にもＢ（ボロン）が多量に取りこまれてしまうた
めと考えられる。この結果従来のｐＭＯＳＦＥＴにおい
ては、浅い埋め込みチャネル構造を採用しようとしても
不純物プロファイルの変動が甚だしく、その閾値電圧を
十分低く設定することは決して容易ではない。As shown in FIG. 6, focusing on B (boron) as a counter impurity in the channel region, FIG.
It can be seen that not only the impurity profile is blunted in (b), but the concentration near the substrate surface is significantly reduced. This is because, when the gate insulating film 102 is formed by thermally oxidizing the substrate surface at a high temperature of, for example, 1000 ° C. or more, B (boron) having a large diffusion coefficient easily diffuses in the substrate. Gate insulating film 1 formed by
This is probably because a large amount of B (boron) is taken in during 02. As a result, in the conventional pMOSFET, even if an attempt is made to adopt a shallow buried channel structure, the impurity profile fluctuates greatly, and it is not easy to set the threshold voltage thereof sufficiently low.
【００１３】すなわち、上述したような従来のｐＭＯＳ
ＦＥＴでは、熱酸化の工程におけるチャネル領域に注入
された不純物の拡散に起因して、所望の不純物プロファ
イルを有する浅い埋め込みチャネル構造を実現すること
が製造プロセス上困難であった。しかもこうした熱酸化
時の不純物の拡散は、Ｂ（ボロン）以外のｐ型の不純物
やＡｓ（ヒ素）、Ｐ（リン）、Ｓｂ（アンチモン）等の
ｎ型の不純物でも少なからず生じ得るので、チャネル領
域にカウンタ不純物が注入されない一般的なＭＩＳＦＥ
Ｔにも共通の問題であった。That is, the conventional pMOS as described above
In the FET, it has been difficult in the manufacturing process to realize a shallow buried channel structure having a desired impurity profile due to diffusion of impurities implanted in the channel region in the thermal oxidation step. Moreover, such diffusion of impurities during thermal oxidation can be caused by p-type impurities other than B (boron) and n-type impurities such as As (arsenic), P (phosphorus), and Sb (antimony). General MISFE where no counter impurity is implanted in the region
T was a common problem.
【００１４】これに対し、不純物のイオン注入後のゲー
ト絶縁膜形成時における不純物プロファイルの変動を回
避するため、熱酸化を行なうことなくＣＶＤ法等によっ
てゲート絶縁膜を堆積させることも考えられる。しか
し、こうして得られるゲート絶縁膜は熱酸化で形成され
たものに比べ、半導体基板面との界面構造が不安定で膜
質が劣り、結果的にＭＩＳＦＥＴのリーク電流が増大す
るおそれがある。On the other hand, in order to avoid a change in the impurity profile when the gate insulating film is formed after the impurity ions are implanted, it is conceivable to deposit the gate insulating film by a CVD method or the like without performing thermal oxidation. However, the gate insulating film thus obtained has an unstable interface structure with the semiconductor substrate surface and deteriorates the film quality as compared with the gate insulating film formed by thermal oxidation, and as a result, the leakage current of the MISFET may increase.
【００１５】本発明はこのような事情に鑑みてなされた
ものであり、ＭＩＳＦＥＴのチャネル領域において不純
物プロファイルの大きな変動を招くことなく、半導体基
板面との界面構造が安定で膜質の良好なゲート絶縁膜を
得ることができる半導体装置の製造方法を提供すること
をその目的としている。さらに本発明の別の目的は、低
電圧動作に適した低い閾値電圧を有するとともに、リー
ク電流も少ないＭＩＳＦＥＴを具備する半導体装置の製
造方法を提供することにある。The present invention has been made in view of such circumstances, and has a gate insulating film having a stable interface structure with a semiconductor substrate surface and a good film quality without causing a large change in an impurity profile in a channel region of a MISFET. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of obtaining a film. Still another object of the present invention is to provide a method of manufacturing a semiconductor device having a MISFET having a low threshold voltage suitable for low-voltage operation and having a small leakage current.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
本発明は、半導体基板上に形成されたＭＩＳＦＥＴを具
備する半導体装置の製造方法であって、前記半導体基板
上に絶縁薄膜を形成して基板面を保護する成膜工程と、
少なくとも前記ＭＩＳＦＥＴのチャネル領域となる前記
半導体基板内に前記絶縁薄膜を介して不純物を注入する
イオン注入工程と、前記イオン注入工程の後前記絶縁薄
膜上に絶縁膜を堆積する膜堆積工程とを備え、前記絶縁
薄膜及び前記絶縁膜の積層膜が前記ＭＩＳＦＥＴのゲー
ト絶縁膜とされる半導体装置の製造方法を提供する。ま
た本発明は、半導体基板上に形成されたＭＩＳＦＥＴを
具備する半導体装置の製造方法であって、前記半導体基
板上に熱酸化膜を形成する成膜工程と、少なくとも前記
ＭＩＳＦＥＴのチャネル領域となる前記半導体基板内に
前記熱酸化膜を介して不純物を注入するイオン注入工程
と、前記イオン注入工程の後前記熱酸化膜上に絶縁膜を
堆積する膜堆積工程とを備え、前記熱酸化膜及び前記絶
縁膜の積層膜が前記ＭＩＳＦＥＴのゲート絶縁膜とされ
る半導体装置の製造方法を提供する。According to the present invention, there is provided a method of manufacturing a semiconductor device having a MISFET formed on a semiconductor substrate, the method comprising forming an insulating thin film on the semiconductor substrate. A film forming process for protecting the substrate surface,
An ion implantation step of implanting impurities through the insulating thin film into the semiconductor substrate at least as a channel region of the MISFET; and a film deposition step of depositing an insulating film on the insulating thin film after the ion implantation step. And a method for manufacturing a semiconductor device in which the insulating thin film and a laminated film of the insulating film are used as a gate insulating film of the MISFET. The present invention is also a method for manufacturing a semiconductor device including a MISFET formed on a semiconductor substrate, the method comprising: forming a thermal oxide film on the semiconductor substrate; and forming at least a channel region of the MISFET. An ion implantation step of implanting impurities into the semiconductor substrate through the thermal oxide film, and a film deposition step of depositing an insulating film on the thermal oxide film after the ion implantation step; A method of manufacturing a semiconductor device in which a laminated film of an insulating film is used as a gate insulating film of the MISFET.
【００１７】すなわち本発明においては、ゲート絶縁膜
が積層膜からなるＭＩＳＦＥＴを具備する半導体装置を
製造するに当って、まず下層の絶縁膜を成膜し、次いで
下層の絶縁膜を介してＭＩＳＦＥＴのチャネル領域に不
純物をイオン注入し、その後上層の絶縁膜を下層の絶縁
膜上に堆積することを特徴としている。このように構成
することで本発明の半導体装置の製造方法では、チャネ
ル領域における不純物プロファイルを高精度に制御しな
がら、半導体基板面との界面構造が安定で膜質の良好な
ゲート絶縁膜を得ることができる。That is, in the present invention, in manufacturing a semiconductor device having a MISFET in which a gate insulating film is formed of a laminated film, first, a lower insulating film is formed, and then the MISFET is formed via the lower insulating film. It is characterized in that an impurity is ion-implanted into the channel region, and then the upper insulating film is deposited on the lower insulating film. With this configuration, in the method of manufacturing a semiconductor device of the present invention, it is possible to obtain a gate insulating film having a stable interface structure with the semiconductor substrate surface and a good film quality while controlling the impurity profile in the channel region with high accuracy. Can be.
【００１８】さらに、本発明の半導体装置の製造方法に
おいて上述したようなイオン注入工程は、半導体基板と
同導電型の不純物を半導体基板内に深く注入する工程
と、半導体基板と逆導電型の不純物を半導体基板内に浅
く注入する工程とを有していてもよい。換言すれば本発
明は、ＭＩＳＦＥＴのチャネル領域へカウンタ不純物を
注入して浅い埋め込みチャネル構造を実現する場合に、
極めて有利である。Further, in the method of manufacturing a semiconductor device according to the present invention, the ion implantation step as described above includes a step of deeply implanting impurities of the same conductivity type as the semiconductor substrate into the semiconductor substrate, and a step of implanting impurities of the opposite conductivity type to the semiconductor substrate. Implanting shallowly into the semiconductor substrate. In other words, the present invention is intended to realize a shallow buried channel structure by injecting a counter impurity into a channel region of a MISFET.
It is very advantageous.
【００１９】本発明においては、イオン注入工程と膜堆
積工程との間に半導体基板内に注入された不純物を活性
化するための熱処理を施す工程を備えていることが望ま
しい。この理由は、一般に熱酸化以外のプロセスによっ
て形成されたゲート絶縁膜は、チャネル領域に注入され
た不純物活性化の際の高温下に晒されると膜質の変質が
生じるおそれがあることによる。In the present invention, it is preferable to include a step of performing a heat treatment for activating the impurities implanted in the semiconductor substrate between the ion implantation step and the film deposition step. This is because the gate insulating film generally formed by a process other than thermal oxidation may be deteriorated in film quality when exposed to a high temperature at the time of activation of impurities implanted in the channel region.
【００２０】本発明のより好ましい態様は、半導体基板
上にダミー絶縁膜を介してダミーゲートを形成する工程
と、半導体基板内にダミーゲートと自己整合的にＭＩＳ
ＦＥＴのソース、ドレイン領域を形成する工程と、ダミ
ーゲートの上面が露出するように半導体基板上を層間絶
縁膜で被覆する工程と、ダミーゲート及びダミー絶縁膜
を選択的に除去して溝部を形成する工程をさらに備え、
成膜工程、イオン注入工程及び膜堆積工程は、溝部の底
面の半導体基板に対し行なわれる半導体装置の製造方法
である。この好ましい態様によれば、上述したような成
膜工程、イオン注入工程及び膜堆積工程に先だってＭＩ
ＳＦＥＴのソース、ドレイン領域を形成するため、ＭＩ
ＳＦＥＴのチャネル領域における不純物プロファイルに
関し、ソース、ドレイン領域に注入される不純物の活性
化のための高温プロセス等の影響を排除することができ
る。A more preferred aspect of the present invention is a step of forming a dummy gate on a semiconductor substrate via a dummy insulating film, and a step of forming a MIS in the semiconductor substrate in a self-aligned manner with the dummy gate.
Forming the source and drain regions of the FET, covering the semiconductor substrate with an interlayer insulating film so that the upper surface of the dummy gate is exposed, and forming a trench by selectively removing the dummy gate and the dummy insulating film. Further comprising the step of
The film forming step, the ion implantation step, and the film deposition step are a method of manufacturing a semiconductor device performed on the semiconductor substrate on the bottom surface of the groove. According to this preferred aspect, the MI, prior to the film forming step, the ion implantation step, and the film depositing step described above.
In order to form the source and drain regions of the SFET, MI
With respect to the impurity profile in the channel region of the SFET, it is possible to eliminate the influence of a high-temperature process for activating the impurities implanted in the source and drain regions.
【００２１】また本発明の好ましい態様においては、膜
堆積工程の後溝部内に金属材料を埋め込む工程をさらに
備えていてもよい。本発明では、このようにゲート電極
を金属材料とし、望ましくはＭＩＳＦＥＴのチャネル領
域へカウンタ不純物を注入して不純物プロファイルを精
度よく制御しながら浅い埋め込みチャネル構造を得るこ
とで、極めて微細かつ高性能のＣＭＯＳデバイスの実現
に寄与することが可能となる。In a preferred embodiment of the present invention, the method may further include a step of burying a metal material in the groove after the film deposition step. In the present invention, as described above, the gate electrode is made of a metal material, and a counter impurity is preferably implanted into the channel region of the MISFET to obtain a shallow buried channel structure while controlling the impurity profile with high precision. It is possible to contribute to the realization of a CMOS device.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。図１は、本発明の第１実
施形態の半導体装置の製造方法を工程順に示す縦断面図
である。この第１実施形態は、本発明の半導体装置の製
造方法をｎＭＯＳＦＥＴに適用した例である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a longitudinal sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps. The first embodiment is an example in which the method for manufacturing a semiconductor device of the present invention is applied to an nMOSFET.
【００２３】まず図１（ａ）に示すように、ＬＯＣＯＳ
（選択酸化）法もしくはＳＴＩ（シャロウトレンチアイ
ソレーション）法による素子分離領域１３の形成された
ｐ型Ｓｉ基板（またはｐ型ウェル）１１の表面を、酸素
雰囲気中で軽く熱酸化した後、得られた膜厚１ｎｍ程度
の熱酸化膜１０を介してｐ型の不純物としてのＢ（ボロ
ン）を、加速電圧１００ｋｅＶ、ドーズ量１Ｅ13ｃｍ-2
にてｐ型Ｓｉ基板１１内にイオン注入する。さらに、窒
素雰囲気中で７５０℃、１０秒の熱処理を施して、基板
内に注入されたＢ（ボロン）を活性化する。First, as shown in FIG.
(Selective Oxidation) method or STI (Shallow Trench Isolation) method is used after lightly thermally oxidizing the surface of p-type Si substrate (or p-type well) 11 on which element isolation region 13 is formed in an oxygen atmosphere. B (boron) as a p-type impurity is introduced through a thermal oxide film 10 having a thickness of about 1 nm and an acceleration voltage of 100 keV and a dose of 1E13 cm −2.
Then, ions are implanted into the p-type Si substrate 11. Further, heat treatment is performed at 750 ° C. for 10 seconds in a nitrogen atmosphere to activate B (boron) implanted in the substrate.
【００２４】なおここで熱酸化膜１０の膜厚は、基板内
に注入されるＢ（ボロン）のチャネリングの現象を抑制
し、また基板表面のＳｉ原子のダングリングボンドとの
Ｓｉ−Ｏ結合形成によって基板面を保護・安定化する観
点から、その下限が決定されればよい。一方で、得られ
るｎＭＯＳＦＥＴのゲート容量の増大を招かず、かつＢ
（ボロン）の活性化のための熱処理時にＢ（ボロン）が
熱酸化膜１０に取りこまれる量が抑えられる程度に、熱
酸化膜１０を薄膜化することが望まれる。Here, the thickness of the thermal oxide film 10 suppresses the channeling phenomenon of B (boron) injected into the substrate, and forms a Si—O bond with a dangling bond of Si atoms on the substrate surface. The lower limit may be determined from the viewpoint of protecting and stabilizing the substrate surface. On the other hand, without increasing the gate capacitance of the obtained nMOSFET,
It is desired to reduce the thickness of thermal oxide film 10 to such an extent that the amount of B (boron) taken into thermal oxide film 10 during heat treatment for activating (boron) is suppressed.
【００２５】次に図１（ｂ）に示される通り、熱酸化膜
１０上にＣＶＤ法によってＳｉ酸化膜、Ｓｉ窒化膜、高
誘電体膜、あるいはこれらの複合膜等の絶縁膜１２を堆
積する。ここでは、４００〜５００℃程度での膜形成が
可能である高誘電体膜が、膜堆積時のＢ（ボロン）の熱
酸化膜１０及び絶縁膜１２への取りこみを極力抑止でき
る点で、それぞれ５００〜６００℃、７００〜８００℃
程度の加熱を伴うＳｉ酸化膜やＳｉ窒化膜よりも好まし
い。Next, as shown in FIG. 1B, an insulating film 12 such as a Si oxide film, a Si nitride film, a high dielectric film, or a composite film thereof is deposited on the thermal oxide film 10 by a CVD method. . Here, a high dielectric film capable of forming a film at about 400 to 500 ° C. can minimize the incorporation of B (boron) into the thermal oxide film 10 and the insulating film 12 during film deposition. 500-600 ° C, 700-800 ° C
It is more preferable than a Si oxide film or a Si nitride film which involves a certain degree of heating.
【００２６】また高誘電体膜の場合、容量が同等のＳｉ
酸化膜に換算した実効膜厚は非常に小さく、ｎＭＯＳＦ
ＥＴのゲート絶縁膜を上述したような積層膜で形成して
も、そのゲート容量がさほど増大しないという利点もあ
る。高誘電体膜の具体例としては、Ｔｉ2Ｏ5膜、Ｔａ2
Ｏ5膜、Ａｌ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等が挙げら
れ、例えばＴａ2Ｏ5膜の比誘電率は約２０〜３０で、膜
厚１ｎｍの熱酸化膜１０上に膜厚５ｎｍのＴａ2Ｏ5膜を
堆積しても、得られる積層膜のＳｉ酸化膜換算膜厚は２
ｎｍ程度に過ぎない。In the case of a high dielectric film, Si
The effective film thickness in terms of an oxide film is very small.
Even if the gate insulating film of the ET is formed of the above-described laminated film, there is an advantage that the gate capacitance does not increase so much. Specific examples of the high dielectric film include a Ti 2 O 5 film and a Ta 2
O 5 film, Al 2 O 3 film, HfO 2 film, ZrO 2 film, and the like, for example, Ta 2 O relative dielectric constant of 5 film is about 20 to 30, film on the thermal oxide film 10 having a thickness of 1nm Even if a Ta 2 O 5 film having a thickness of 5 nm is deposited, the equivalent thickness of the obtained laminated film is 2
nm.
【００２７】次いで絶縁膜１２上にポリシリコン膜を形
成し、フォトリソグラフィ技術を利用してパターニング
することで、ゲート電極１６に加工する。続いて、ゲー
ト電極１６と自己整合的にＡｓ（ヒ素）を、加速電圧１
５ｋｅＶ、ドーズ量３Ｅ14ｃｍ-2にてｐ型Ｓｉ基板１１
内にイオン注入し、８００℃、１０秒の熱処理を施して
注入されたＡｓ（ヒ素）を活性化する。さらに、基板全
面にＳｉ窒化膜等の絶縁膜を堆積しエッチバックして、
ゲート電極１６の側面に側壁絶縁膜１５として選択的に
残存させたうえで、再度Ａｓ（ヒ素）を、加速電圧４５
ｋｅＶ、ドーズ量３Ｅ15ｃｍ-2にてｐ型Ｓｉ基板１１内
にイオン注入し、９５０℃、１０秒の熱処理を施して注
入されたＡｓ（ヒ素）を活性化する。こうして図１
（ｃ）に示されるように、熱酸化膜１０と絶縁膜１２の
積層膜からなるゲート絶縁膜、ゲート電極１６、ソー
ス、ドレイン領域１４及びエクステンション領域１７を
有するｎＭＯＳＦＥＴが得られる。Next, a polysilicon film is formed on the insulating film 12 and is patterned into a gate electrode 16 by using a photolithography technique. Subsequently, As (arsenic) is self-aligned with the gate electrode 16 and the acceleration voltage 1
P-type Si substrate 11 at 5 keV and 3E14 cm -2 dose
Then, heat treatment is performed at 800 ° C. for 10 seconds to activate the implanted As (arsenic). Furthermore, an insulating film such as a Si nitride film is deposited on the entire surface of the substrate and etched back,
After selectively leaving the side wall insulating film 15 on the side surface of the gate electrode 16, As (arsenic) is again applied to the side surface of the gate electrode 16 at an accelerating voltage 45.
Ions are implanted into the p-type Si substrate 11 at a keV and a dose of 3E15 cm -2 , and a heat treatment is performed at 950 ° C. for 10 seconds to activate the implanted As (arsenic). Thus, FIG.
As shown in (c), an nMOSFET having a gate insulating film composed of a laminated film of a thermal oxide film 10 and an insulating film 12, a gate electrode 16, a source / drain region 14, and an extension region 17 is obtained.
【００２８】この後特に図示しないが、ＢＰＳＧ（ボロ
ン・リン・シリケートガラス）等からなる層間絶縁膜を
基板全面に堆積する。続いて、層間絶縁膜にコンタクト
孔を開口し、ゲート電極１６やソース、ドレイン領域１
４にコンタクトする金属配線を形成する。さらに、必要
に応じ層間絶縁膜の堆積と金属配線の形成を繰り返して
多層配線構造化を行なったうえで、全面を表面保護膜で
覆いパッド部を開口して半導体装置を完成する。Thereafter, although not particularly shown, an interlayer insulating film made of BPSG (boron / phosphor / silicate glass) or the like is deposited on the entire surface of the substrate. Subsequently, a contact hole is opened in the interlayer insulating film, and the gate electrode 16 and the source / drain region 1 are opened.
4 is formed. Further, if necessary, a multilayer wiring structure is formed by repeatedly depositing an interlayer insulating film and forming a metal wiring, and then the entire surface is covered with a surface protective film to open a pad portion, thereby completing a semiconductor device.
【００２９】上述したような半導体装置の製造方法にお
いては、基板表面に熱酸化膜１０を形成した後、この熱
酸化膜１０を介して基板内にＢ（ボロン）を注入し、次
いで絶縁膜１２を熱酸化膜１０上に堆積することで、熱
酸化膜１０と絶縁膜１２の積層膜からなるゲート絶縁膜
を得ている。すなわち、チャネル領域へのＢ（ボロン）
の注入が行なわれた後は、熱酸化の工程を経ることなく
ゲート絶縁膜が形成されるので、チャネル領域における
不純物プロファイルの変動を抑制することができる。In the method of manufacturing a semiconductor device as described above, after forming a thermal oxide film 10 on the substrate surface, B (boron) is implanted into the substrate via the thermal oxide film 10 and then the insulating film 12 is formed. Is deposited on the thermal oxide film 10 to obtain a gate insulating film composed of a laminated film of the thermal oxide film 10 and the insulating film 12. That is, B (boron) to the channel region
Is performed without performing a thermal oxidation step, the variation of the impurity profile in the channel region can be suppressed.
【００３０】また、ゲート絶縁膜の基板側に熱酸化膜１
０を配することで、絶縁膜１２を主体としたゲート絶縁
膜において基板面との界面構造の安定化が図られてい
る。一方で、熱酸化膜１０上に積層した膜質の良好な絶
縁膜１２を主体としてゲート絶縁膜を形成しているた
め、基板へのＢ（ボロン）の注入の際に熱酸化膜１０に
惹起されたダメージも特に問題とならず、結果的に耐圧
性の十分なゲート絶縁膜を得ることが可能となる。A thermal oxide film 1 is formed on the substrate side of the gate insulating film.
By arranging 0, stabilization of the interface structure with the substrate surface in the gate insulating film mainly composed of the insulating film 12 is achieved. On the other hand, since the gate insulating film is formed mainly of the insulating film 12 of good film quality laminated on the thermal oxide film 10, it is caused by the thermal oxide film 10 when B (boron) is implanted into the substrate. Damage does not cause any particular problem, and as a result, a gate insulating film with sufficient withstand voltage can be obtained.
【００３１】さらに図２、図３は、本発明の第２実施形
態の半導体装置の製造方法を工程順に示す縦断面図であ
る。この第２実施形態は、本発明の半導体装置の製造方
法を、金属材料でゲート電極を形成するとともに浅い埋
め込みチャネル構造を採用したＭＩＳＦＥＴに適用した
例である。FIGS. 2 and 3 are longitudinal sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps. The second embodiment is an example in which the method for manufacturing a semiconductor device of the present invention is applied to a MISFET in which a gate electrode is formed of a metal material and a shallow buried channel structure is employed.
【００３２】まず、ＬＯＣＯＳ（選択酸化）法もしくは
ＳＴＩ（シャロウトレンチアイソレーション）法による
素子分離領域２３が設けられたＳｉ基板２１の所定領域
に対し、ｎウェル１８及びｐウェル１９を形成する。引
き続いて図２（ａ）に示されるように、基板表面を熱酸
化してＳｉ酸化膜を形成したうえで全面に膜厚２００ｎ
ｍのポリシリコン膜を堆積した後、フォトリソグラフィ
技術を利用してゲート電極形状にパターニングして、ダ
ミー絶縁膜２０とダミーゲート２２を得る。なおダミー
ゲート２２は、ポリシリコン膜上にキャップ材としての
Ｓｉ窒化膜等を積層したものであってもよい。First, an n-well 18 and a p-well 19 are formed in a predetermined region of an Si substrate 21 provided with an element isolation region 23 by a LOCOS (selective oxidation) method or an STI (shallow trench isolation) method. Subsequently, as shown in FIG. 2A, the surface of the substrate is thermally oxidized to form a Si oxide film, and then a film thickness of 200 n is formed on the entire surface.
After depositing an m-th polysilicon film, the dummy insulation film 20 and the dummy gate 22 are obtained by patterning into a gate electrode shape using photolithography technology. The dummy gate 22 may be formed by laminating a Si nitride film or the like as a cap material on a polysilicon film.
【００３３】次いで、ｎＭＯＳＦＥＴが形成されるｐウ
ェル１９側をレジストで覆ったうえで、ダミーゲート２
２をマスクとしてｐ型の不純物であるＢＦ2 +（フッ化ボ
ロン）を、加速電圧１０ｋｅＶ、ドーズ量４Ｅ14ｃｍ-2
にてｎウェル１８内にイオン注入する。同様に、今度は
ｐＭＯＳＦＥＴが形成されるｎウェル１８側をレジスト
で覆ったうえで、ダミーゲート２２をマスクとしてｎ型
の不純物であるＡｓ（ヒ素）を、加速電圧１５ｋｅＶ、
ドーズ量３Ｅ14ｃｍ-2にてｐウェル１９内にイオン注入
した後、８００℃、１０秒の熱処理を施して注入された
ｐ型及びｎ型の不純物を活性化する。Next, after covering the p-well 19 side where the nMOSFET is formed with a resist, the dummy gate 2
BF 2 + (boron fluoride), which is a p-type impurity, with an acceleration voltage of 10 keV and a dose of 4E14 cm −2
Then, ions are implanted into the n-well 18. Similarly, after covering the n-well 18 side on which the pMOSFET is to be formed with a resist, using the dummy gate 22 as a mask, As (arsenic), which is an n-type impurity, is accelerated at an acceleration voltage of 15 keV,
After ion implantation into the p-well 19 at a dose of 3E14 cm -2 , heat treatment is performed at 800 ° C. for 10 seconds to activate the implanted p-type and n-type impurities.
【００３４】さらに、基板全面にＳｉ窒化膜等の絶縁膜
を堆積しエッチバックして、ダミーゲート２２の側面に
側壁絶縁膜２５として選択的に残存させたうえで、再度
ＢＦ 2 +（フッ化ボロン）を、加速電圧３５ｋｅＶ、ドー
ズ量３．５Ｅ15ｃｍ-2にてｎウェル１８内に、またＡｓ
（ヒ素）を、加速電圧４５ｋｅＶ、ドーズ量３Ｅ15ｃｍ
-2にてｐウェル１９内にイオン注入し、９５０℃、１０
秒の熱処理を施して注入されたｐ型及びｎ型の不純物を
活性化する。こうして図２（ｂ）に示される通り、ｎウ
ェル１８側にはｐＭＯＳＦＥＴのソース、ドレイン領域
２４とエクステンション領域２７、ｐウェル１９側には
ｎＭＯＳＦＥＴのソース、ドレイン領域２４とエクステ
ンション領域２７が、それぞれダミーゲート２２と自己
整合的に得られる。Further, an insulating film such as a Si nitride film is formed on the entire surface of the substrate.
Is deposited and etched back, and on the side of the dummy gate 22
After being selectively left as the sidewall insulating film 25,
BF Two +(Boron fluoride) at an accelerating voltage of 35 keV
Size 3.5E15cm-2In the n-well 18 and again As
(Arsenic) at an acceleration voltage of 45 keV and a dose of 3E15 cm
-2At 950 ° C., 10
P-type and n-type impurities implanted by applying heat treatment for
Activate. Thus, as shown in FIG.
On the well 18 side, the source and drain regions of the pMOSFET
24, extension region 27, and p-well 19 side
nMOSFET source / drain regions 24 and extensions
The dummy gate 22 and the self
Obtained consistently.
【００３５】続いて基板全面に、ＣＶＤ法によるＢＰＳ
Ｇ（ボロン・リン・シリケートガラス）膜、あるいはＬ
ＰＣＶＤ法によるＴＥＯＳ（テトラエチルシリケート）
膜等からなる層間絶縁膜２６を堆積する。この後図２
（ｃ）に示されるように、ダミーゲート２２の上面が露
出するまで、ＣＭＰ（化学的機械的研磨）法で層間絶縁
膜２６を平坦化する。Subsequently, BPS by CVD is applied to the entire surface of the substrate.
G (boron phosphorus silicate glass) film or L
TEOS (tetraethyl silicate) by PCVD method
An interlayer insulating film 26 made of a film or the like is deposited. After this Figure 2
As shown in (c), the interlayer insulating film 26 is planarized by a CMP (chemical mechanical polishing) method until the upper surface of the dummy gate 22 is exposed.
【００３６】次に、ＣＤＥ（ケミカルドライエッチン
グ）法によって、ダミーゲート２２及びダミー絶縁膜２
０を層間絶縁膜２６に対し選択的に除去する。こうし
て、ダミーゲート２２及びダミー絶縁膜２０が除去され
てできた溝部底面の基板表面に対し、酸素雰囲気中で軽
く熱酸化を行ない、ｎウェル１８側におけるｐＭＯＳＦ
ＥＴのチャネル領域上とｐウェル１９側におけるｎＭＯ
ＳＦＥＴのチャネル領域上に、膜厚１ｎｍ程度の熱酸化
膜２８を形成する。Next, the dummy gate 22 and the dummy insulating film 2 are formed by CDE (chemical dry etching).
0 is selectively removed from the interlayer insulating film 26. In this manner, the substrate surface at the bottom of the groove formed by removing the dummy gate 22 and the dummy insulating film 20 is lightly thermally oxidized in an oxygen atmosphere to form a pMOSF on the n-well 18 side.
NMO on ET channel region and on p-well 19 side
A thermal oxide film having a thickness of about 1 nm is formed on the channel region of the SFET.
【００３７】次いで図３（ａ）に示されるように、ｎＭ
ＯＳＦＥＴが形成されるｐウェル１９側をレジスト３１
で覆ったうえで、ｎウェル１８側の溝部底面に形成され
た熱酸化膜２８を介して、ｎ型の不純物としてのＡｓ
（ヒ素）を加速電圧１００ｋｅＶ、ドーズ量１Ｅ13ｃｍ
-2で、またｐ型のカウンタ不純物としてのＢ（ボロン）
を加速電圧５ｋｅＶ、ドーズ量５Ｅ12ｃｍ-2で、それぞ
れｎ型ウェル１８内にイオン注入する。さらに、ｐＭＯ
ＳＦＥＴが形成されるｎウェル１８側をレジストで覆っ
たうえで、ｐウェル１９側の溝部底面に形成された熱酸
化膜２８を介して、ｐ型の不純物としてのＢ（ボロン）
を加速電圧１００ｋｅＶ、ドーズ量１Ｅ13ｃｍ-2で、ま
たｎ型のカウンタ不純物としてのＡｓ（ヒ素）を加速電
圧１５ｋｅＶ、ドーズ量１．５Ｅ12ｃｍ-2で、それぞれ
ｐ型ウェル１９内にイオン注入する。Next, as shown in FIG.
A resist 31 is applied to the p-well 19 side where the OSFET is formed.
And as an n-type impurity via a thermal oxide film 28 formed on the bottom of the trench on the n-well 18 side.
(Arsenic) at an acceleration voltage of 100 keV and a dose of 1E13 cm
-2 and B (boron) as a p-type counter impurity
Is implanted into the n-type well 18 at an acceleration voltage of 5 keV and a dose of 5E12 cm -2 . Furthermore, pMO
After the n-well 18 on which the SFET is formed is covered with a resist, B (boron) as a p-type impurity is passed through a thermal oxide film 28 formed on the bottom of the groove on the p-well 19 side.
Is ion-implanted into the p-type well 19 at an acceleration voltage of 100 keV and a dose of 1E13 cm -2 , and As (arsenic) as an n-type counter impurity at an acceleration voltage of 15 keV and a dose of 1.5E12 cm -2 .
【００３８】引き続いて、窒素雰囲気中で７５０℃、１
０秒の熱処理を施して、基板内に注入された各不純物を
活性化した後、熱酸化膜２８上にＣＶＤ法によってＳｉ
酸化膜、Ｓｉ窒化膜、高誘電体膜、あるいはこれらの複
合膜等の絶縁膜２９を堆積する。次に、基板全面に膜厚
５ｎｍのＴｉＮ（窒化チタン）及び膜厚２００ｎｍのＷ
（タングステン）を成膜して絶縁膜２９上の溝部内にこ
れら金属材料を埋め込み、ＣＭＰ法で平坦化することで
溝部内に選択的に残存させる。こうして図３（ｂ）に示
される通り、ｎウェル１８側ではＢ（ボロン）が２０ｎ
ｍ以下の深さにピークを有する程度に浅く、かつＡｓ
（ヒ素）がそれより深く注入され、逆にｐウェル１９側
ではＡｓ（ヒ素）が同等に浅く、かつＢ（ボロン）がそ
れより深く注入されてなる浅い埋め込みチャネル構造を
有するとともに、このようなチャネル領域上に熱酸化膜
２８と絶縁膜２９の積層膜からなるゲート絶縁膜を介し
て、金属材料からなるゲート電極３０を形成したＭＩＳ
ＦＥＴが得られる。Subsequently, in a nitrogen atmosphere at 750.degree.
After performing a heat treatment for 0 second to activate each impurity implanted in the substrate, Si is formed on the thermal oxide film 28 by CVD.
An insulating film 29 such as an oxide film, a Si nitride film, a high dielectric film, or a composite film thereof is deposited. Next, a 5 nm-thick TiN (titanium nitride) and a 200 nm-thick W
(Tungsten) is deposited, these metal materials are buried in the grooves on the insulating film 29, and are flattened by the CMP method to be selectively left in the grooves. Thus, as shown in FIG. 3B, B (boron) is 20n on the n-well 18 side.
m and shallow enough to have a peak at a depth of
(Arsenic) is implanted deeper than that, and conversely, on the p-well 19 side, As (arsenic) has a shallow buried channel structure in which As (arsenic) is implanted more deeply and B (boron) is implanted deeper. An MIS in which a gate electrode 30 made of a metal material is formed on a channel region via a gate insulating film made of a laminated film of a thermal oxide film 28 and an insulating film 29
An FET is obtained.
【００３９】なお、ここでも第１実施形態と同様絶縁膜
２９としては、４００〜５００℃程度での膜形成が可能
であり、かつＳｉ酸化膜換算膜厚を薄くできるＴｉ2Ｏ5
膜、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等
の高誘電体膜が好ましい。またゲート電極３０について
は、ＴｉＮ（窒化チタン）／Ｗ（タングステン）に代え
てＴｉＮ（窒化チタン）／Ａｌ（アルミニウム）、Ｔｉ
Ｎ（窒化チタン）／Ｃｕ（銅）の積層構造であってもよ
いし、Ｔｉ（チタン）、Ｔａ（タンタル）を単独で用い
てもよい。Here, as in the first embodiment, the insulating film 29 can be formed at a temperature of about 400 to 500 ° C. and can be reduced in thickness in terms of Si oxide film to Ti 2 O 5.
High dielectric films such as films, Ta 2 O 5 films, Al 2 O 3 films, HfO 2 films, and ZrO 2 films are preferred. For the gate electrode 30, TiN (titanium nitride) / Al (aluminum) instead of TiN (titanium nitride) / W (tungsten), Ti
A laminated structure of N (titanium nitride) / Cu (copper) may be used, or Ti (titanium) and Ta (tantalum) may be used alone.
【００４０】この後特に図示しないが、ＢＰＳＧ（ボロ
ン・リン・シリケートガラス）等からなる層間絶縁膜を
基板全面に堆積する。続いて、層間絶縁膜にコンタクト
孔を開口し、ゲート電極３０やソース、ドレイン領域２
４にコンタクトする金属配線を形成する。さらに、必要
に応じ層間絶縁膜の堆積と金属配線の形成を繰り返して
多層配線構造化を行なったうえで、全面を表面保護膜で
覆いパッド部を開口して半導体装置を完成する。Thereafter, although not shown, an interlayer insulating film made of BPSG (boron / phosphor / silicate glass) or the like is deposited on the entire surface of the substrate. Subsequently, a contact hole is opened in the interlayer insulating film, and the gate electrode 30 and the source and drain regions 2 are formed.
4 is formed. Further, if necessary, a multilayer wiring structure is formed by repeatedly depositing an interlayer insulating film and forming a metal wiring, and then the entire surface is covered with a surface protective film to open a pad portion, thereby completing a semiconductor device.
【００４１】上述したような半導体装置の製造方法にお
いては、チャネル領域における基板表面に熱酸化膜２８
を形成した後、この熱酸化膜２８を介して基板内に不純
物をイオン注入し、次いで絶縁膜２９を熱酸化膜２８上
に堆積することで、熱酸化膜２８と絶縁膜２９の積層膜
からなるゲート絶縁膜を得ている。すなわち、チャネル
領域への不純物の注入が行なわれた後は、熱酸化の工程
を経ることなくゲート絶縁膜が形成されるので、チャネ
ル領域における不純物プロファイルの変動を抑制するこ
とができる。In the method of manufacturing a semiconductor device as described above, the thermal oxide film 28 is formed on the substrate surface in the channel region.
Is formed, an impurity is ion-implanted into the substrate through the thermal oxide film 28, and then the insulating film 29 is deposited on the thermal oxide film 28, so that the laminated film of the thermal oxide film 28 and the insulating film 29 is removed. Gate insulating film. That is, after the impurity is implanted into the channel region, the gate insulating film is formed without going through the thermal oxidation step, so that the variation of the impurity profile in the channel region can be suppressed.
【００４２】しかも第２実施形態においては、これらの
工程に先だって基板上でダミー絶縁膜２０を介してダミ
ーゲート２２を加工し、ダミーゲート２２と自己整合的
にＭＩＳＦＥＴのソース、ドレイン領域２４及びエクス
テンション領域２７を形成している。従って、チャネル
領域における不純物プロファイルは、ソース、ドレイン
領域２４やエクステンション領域２７に注入された不純
物の活性化のための高温プロセスの影響を受けることが
なく、一段と正確にチャネル領域における不純物プロフ
ァイルを制御することが可能である。Further, in the second embodiment, prior to these steps, the dummy gate 22 is processed on the substrate via the dummy insulating film 20, and the source and drain regions 24 and the extension of the MISFET are self-aligned with the dummy gate 22. An area 27 is formed. Therefore, the impurity profile in the channel region is more accurately controlled without being affected by the high-temperature process for activating the impurity implanted into the source / drain region 24 or the extension region 27. It is possible.
【００４３】図４は、ここでのＭＩＳＦＥＴのうちの特
にｐＭＯＳＦＥＴについて、チャネル領域における不純
物プロファイルを絶縁膜２９の堆積前後で対比して示し
ている。図中、（ａ）がチャネル領域に対するイオン注
入直後の不純物プロファイル図、（ｂ）が絶縁膜２９の
堆積後の不純物プロファイル図である。FIG. 4 shows an impurity profile in the channel region of the MISFET, particularly the pMOSFET, before and after the insulating film 29 is deposited. In the figure, (a) is an impurity profile diagram immediately after ion implantation into the channel region, and (b) is an impurity profile diagram after the insulating film 29 is deposited.
【００４４】図示される通り図４からは、ｐＭＯＳＦＥ
Ｔのチャネル領域におけるｐ型のカウンタ不純物である
Ｂ（ボロン）量に関し、（ａ）（ｂ）間での不純物濃度
の減少が図６の場合に比べ著しく抑えられていることが
判る。すなわちここでは、熱酸化膜２８と絶縁膜２９の
積層膜からなるゲート絶縁膜中へのチャネル領域の不純
物の取りこみが少なく、浅い埋め込みチャネル構造が不
純物プロファイルの大きな変動を招くことなく得られて
おり、これはｎＭＯＳＦＥＴについても全く同様であ
る。なお第２実施形態においては、ダミーゲート２２が
除去されてできた溝部内へ不純物を注入するので、こう
した不純物プロファイルがチャネル領域以外のソース、
ドレイン領域２４等に影響することもない。As shown, from FIG. 4, pMOSFE
Regarding the amount of B (boron), which is a p-type counter impurity in the T channel region, it can be seen that the decrease in the impurity concentration between (a) and (b) is significantly suppressed as compared with the case of FIG. That is, here, the incorporation of impurities in the channel region into the gate insulating film composed of the laminated film of the thermal oxide film 28 and the insulating film 29 is small, and a shallow buried channel structure can be obtained without causing a large change in the impurity profile. This is exactly the same for the nMOSFET. In the second embodiment, since the impurity is implanted into the trench formed by removing the dummy gate 22, such an impurity profile has a source and a portion other than the channel region.
It does not affect the drain region 24 or the like.
【００４５】また、これらｐＭＯＳＦＥＴ、ｎＭＯＳＦ
ＥＴでは、ダミーゲート２２と自己整合的にソース、ド
レイン領域２４及びエクステンション領域２７を形成し
た後に、ゲート絶縁膜及び金属材料からなるゲート電極
３０を形成しているので、ソース、ドレイン領域２４や
エクステンション領域２７に注入された不純物の活性化
のための高温プロセスによって、ゲート絶縁膜とゲート
電極３０の界面反応やゲート電極３０の劣化が生じるこ
とがない。この結果、金属材料からなるゲート電極や高
誘電体膜等を用いたゲート絶縁膜の本来の利点を損なわ
ずに、ゲート絶縁膜の薄膜化及びゲート電極の低抵抗化
を図ったＭＩＳＦＥＴを製造することができる。The pMOSFET and nMOSF
In the ET, the source / drain regions 24 and the extension regions 27 are formed in a self-aligned manner with the dummy gates 22 and then the gate insulating film and the gate electrode 30 made of a metal material are formed. The interface reaction between the gate insulating film and the gate electrode 30 and the deterioration of the gate electrode 30 do not occur by the high-temperature process for activating the impurities implanted in the region 27. As a result, a MISFET in which the thickness of the gate insulating film is reduced and the resistance of the gate electrode is reduced without impairing the original advantages of the gate insulating film using a gate electrode or a high dielectric film made of a metal material is manufactured. be able to.
【００４６】さらに、こうしたＭＩＳＦＥＴについてゲ
ート絶縁膜の基板側に熱酸化膜２８を配することで、絶
縁膜２９を主体としたゲート絶縁膜において基板面との
界面構造の安定化が図られている。一方で、熱酸化膜２
８上に積層した膜質の良好な絶縁膜２９を主体としてゲ
ート絶縁膜を形成しているため、チャネル領域への不純
物の注入の際に熱酸化膜２８に惹起されたダメージも特
に問題とならず、結果的にゲート絶縁膜を薄膜化しても
リーク電流は少なく、十分な耐圧性が確保され得る。Further, in such a MISFET, by arranging the thermal oxide film 28 on the substrate side of the gate insulating film, the interface structure between the gate insulating film mainly composed of the insulating film 29 and the substrate surface is stabilized. . On the other hand, thermal oxide film 2
Since the gate insulating film is formed mainly of the insulating film 29 of good film quality laminated on the gate insulating film 8, damage caused to the thermal oxide film 28 when impurities are implanted into the channel region does not cause any particular problem. As a result, even if the gate insulating film is thinned, the leak current is small, and sufficient withstand voltage can be secured.
【００４７】この第２実施形態においては、特に低抵抗
の金属材料でゲート電極を形成するとともに、浅い埋め
込みチャネル構造を採用してＭＩＳＦＥＴの閾値電圧の
低下を図っているので、スケーリング則に則ってスケー
ルダウンされた極めて微細かつ高性能のＣＭＯＳデバイ
スを実現するうえで非常に有効である。なお、図２には
特に示されていないが、ソース、ドレイン領域２４に対
し金属材料を堆積して反応させることで、その表面にシ
リサイド膜を形成するサリサイドプロセスを適用し、ゲ
ート電極３０のみならずソース、ドレイン領域２４の寄
生抵抗及びそれらに対するコンタクト抵抗についても、
低抵抗化を図ることが好ましい。In the second embodiment, the threshold voltage of the MISFET is reduced by forming the gate electrode with a low resistance metal material and adopting a shallow buried channel structure. This is very effective in realizing a scaled down extremely fine and high performance CMOS device. Although not particularly shown in FIG. 2, a salicide process for forming a silicide film on the surface of the source and drain regions 24 by depositing and reacting a metal material on the source and drain regions 24 is performed. The parasitic resistance of the source and drain regions 24 and the contact resistance to them are also
It is preferable to reduce the resistance.
【００４８】さらに本発明は、上述したような各実施形
態に何ら限定されるものではなく、例えば第１実施形態
についてサリサイドプロセスを適用し、ソース、ドレイ
ン領域やゲート電極を低抵抗化してもよい。その他、チ
ャネル領域に注入される不純物の種類、導電型等を変更
しても別段差し支えなく、本発明の主旨を逸脱しない範
囲内で種々変形して実施することができる。Further, the present invention is not limited to the above embodiments at all. For example, the salicide process may be applied to the first embodiment to reduce the resistance of the source / drain regions and the gate electrode. . In addition, even if the type, conductivity type, and the like of the impurity implanted into the channel region are changed, there is no particular problem, and various modifications can be made without departing from the gist of the present invention.
【００４９】[0049]
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法によれば、ＭＩＳＦＥＴのチャネル領域にお
いて不純物プロファイルの大きな変動を招くことなく、
半導体基板面との界面構造が安定で膜質の良好なゲート
絶縁膜を得ることができる。さらには、低電圧動作に適
した低い閾値電圧を有するとともに、リーク電流も少な
いＭＩＳＦＥＴを具備する半導体装置を実現することも
可能となる。As described above in detail, according to the method of manufacturing a semiconductor device of the present invention, a large change in impurity profile does not occur in a channel region of a MISFET.
A gate insulating film having a stable interface structure with the semiconductor substrate surface and good film quality can be obtained. Further, a semiconductor device including a MISFET having a low threshold voltage suitable for low-voltage operation and having low leakage current can be realized.
【図１】本発明の第１実施形態の半導体装置の製造方法
を工程順に示す縦断面図である。FIG. 1 is a longitudinal sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図２】本発明の第２実施形態の半導体装置の製造方法
を工程順に示す縦断面図である。FIG. 2 is a longitudinal sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【図３】本発明の第２実施形態の半導体装置の製造方法
を工程順に示す縦断面図である。FIG. 3 is a longitudinal sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.
【図４】本発明の第２実施形態で得られたｐＭＯＳＦＥ
Ｔのチャネル領域における不純物プロファイルを示す特
性図である。FIG. 4 shows a pMOSFE obtained in a second embodiment of the present invention.
FIG. 4 is a characteristic diagram showing an impurity profile in a T channel region.
【図５】従来のｐＭＯＳＦＥＴの製造プロセスを示す縦
断面図である。FIG. 5 is a longitudinal sectional view showing a manufacturing process of a conventional pMOSFET.
【図６】従来の製造プロセスで得られたｐＭＯＳＦＥＴ
のチャネル領域における不純物プロファイルを示す特性
図である。FIG. 6 shows a pMOSFET obtained by a conventional manufacturing process.
FIG. 5 is a characteristic diagram showing an impurity profile in a channel region of FIG.
１０ … 熱酸化膜 １１ … ｐ型Ｓｉ基板 １２ … 絶縁膜 １３、２３ … 素子分離領域 １４、２４ … ソース、ドレイン領域 １５、２５ … 側壁絶縁膜 １６ … ゲート電極 １７、２７ … エクステンション領域 １８ … ｎウェル １９ … ｐウェル ２０ … ダミー絶縁膜 ２１ … Ｓｉ基板 ２２ … ダミーゲート ２６ … 層間絶縁膜 ２８ … 熱酸化膜 ２９ … 絶縁膜 ３０ … ゲート電極 DESCRIPTION OF SYMBOLS 10 ... Thermal oxide film 11 ... p-type Si substrate 12 ... Insulating film 13, 23 ... Element isolation region 14, 24 ... Source / drain region 15, 25 ... Side wall insulating film 16 ... Gate electrode 17, 27 ... Extension region 18 ... n Well 19 p-well 20 dummy insulating film 21 Si substrate 22 dummy gate 26 interlayer insulating film 28 thermal oxide film 29 insulating film 30 gate electrode
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DB03 DC01 EC01 EC04 EC07 EC08 EC12 ED01 ED03 ED05 EE05 EF02 EK01 EK05 EL02 FA02 FA07 FB02 FB04 FB05 FC02 FC19 5F048 AA01 AB03 AC03 BA01 BB04 BB09 BB11 BB12 BC06 BD04 BD05 BE03 BG12 BG14 DA27 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) BG14 DA27
Claims (6)
具備する半導体装置の製造方法であって、 前記半導体基板上に絶縁薄膜を形成して基板面を保護す
る成膜工程と、少なくとも前記ＭＩＳＦＥＴのチャネル
領域となる前記半導体基板内に前記絶縁薄膜を介して不
純物を注入するイオン注入工程と、前記イオン注入工程
の後前記絶縁薄膜上に絶縁膜を堆積する膜堆積工程とを
備え、 前記絶縁薄膜及び前記絶縁膜の積層膜が前記ＭＩＳＦＥ
Ｔのゲート絶縁膜とされることを特徴とする半導体装置
の製造方法。1. A method of manufacturing a semiconductor device comprising a MISFET formed on a semiconductor substrate, comprising: a film forming step of forming an insulating thin film on the semiconductor substrate to protect a substrate surface; An ion implantation step of implanting impurities through the insulating thin film into the semiconductor substrate to be a channel region; and a film deposition step of depositing an insulating film on the insulating thin film after the ion implantation step. And the laminated film of the insulating film is the MISFE
A method for manufacturing a semiconductor device, comprising a T gate insulating film.
具備する半導体装置の製造方法であって、 前記半導体基板上に熱酸化膜を形成する成膜工程と、少
なくとも前記ＭＩＳＦＥＴのチャネル領域となる前記半
導体基板内に前記熱酸化膜を介して不純物を注入するイ
オン注入工程と、前記イオン注入工程の後前記熱酸化膜
上に絶縁膜を堆積する膜堆積工程とを備え、 前記熱酸化膜及び前記絶縁膜の積層膜が前記ＭＩＳＦＥ
Ｔのゲート絶縁膜とされることを特徴とする半導体装置
の製造方法。2. A method of manufacturing a semiconductor device having a MISFET formed on a semiconductor substrate, the method comprising: forming a thermal oxide film on the semiconductor substrate; and forming a thermal oxide film on at least a channel region of the MISFET. An ion implantation step of implanting impurities into the semiconductor substrate through the thermal oxide film, and a film deposition step of depositing an insulating film on the thermal oxide film after the ion implantation step; The laminated film of the insulating film is the MISFE
A method for manufacturing a semiconductor device, comprising a T gate insulating film.
同導電型の不純物を前記半導体基板内に深く注入する工
程と、前記半導体基板と逆導電型の不純物を前記半導体
基板内に浅く注入する工程とを有することを特徴とする
請求項１または請求項２記載の半導体装置の製造方法。3. The ion implantation step of implanting impurities of the same conductivity type as the semiconductor substrate deeply into the semiconductor substrate, and implanting impurities of a conductivity type opposite to that of the semiconductor substrate shallowly into the semiconductor substrate. 3. The method of manufacturing a semiconductor device according to claim 1, further comprising the steps of:
間に前記半導体基板内に注入された不純物を活性化する
ための熱処理を施す工程をさらに備えることを特徴とす
る請求項１乃至請求項３のいずれか１項記載の半導体装
置の製造方法。4. The method according to claim 1, further comprising a step of performing a heat treatment for activating impurities implanted in said semiconductor substrate between said ion implantation step and said film deposition step. Item 4. The method for manufacturing a semiconductor device according to any one of Items 3.
ダミーゲートを形成する工程と、前記半導体基板内に前
記ダミーゲートと自己整合的に前記ＭＩＳＦＥＴのソー
ス、ドレイン領域を形成する工程と、前記ダミーゲート
の上面が露出するように前記半導体基板上を層間絶縁膜
で被覆する工程と、前記ダミーゲート及び前記ダミー絶
縁膜を選択的に除去して溝部を形成する工程をさらに備
え、 前記成膜工程、前記イオン注入工程及び前記膜堆積工程
は、前記溝部の底面の前記半導体基板に対し行なわれる
ことを特徴とする請求項１乃至請求項４のいずれか１項
記載の半導体装置の製造方法。5. A step of forming a dummy gate on the semiconductor substrate via a dummy insulating film, and a step of forming source and drain regions of the MISFET in the semiconductor substrate in self-alignment with the dummy gate; The method further comprises: a step of covering the semiconductor substrate with an interlayer insulating film so that an upper surface of the dummy gate is exposed; and a step of selectively removing the dummy gate and the dummy insulating film to form a groove. The method according to claim 1, wherein the film step, the ion implantation step, and the film deposition step are performed on the semiconductor substrate on a bottom surface of the groove. .
を埋め込む工程をさらに備えることを特徴とする請求項
１乃至請求項５のいずれか１項記載の半導体装置の製造
方法。6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of burying a metal material in said groove after said film deposition step.
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| JP (1) | JP2002083956A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977415B2 (en) | 2002-09-12 | 2005-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device including a gate insulating film on a recess and source and drain extension regions |
| JP2007520091A (en) * | 2004-02-03 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Transistor with doped gate dielectric |
| JP2010192766A (en) * | 2009-02-19 | 2010-09-02 | Tokyo Electron Ltd | Method of manufacturing semiconductor device |
| JP2011204929A (en) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | Nonvolatile memory device and method for manufacturing same |
-
2000
- 2000-09-06 JP JP2000269483A patent/JP2002083956A/en active Pending
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