JP2002082659A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば投射型デ
ィスプレイやビューファインダあるいはヘッドマウント
ディスプレイ等に好適な液晶表示装置に関し、詳しくは
カラー画像を表示する液晶表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device suitable for, for example, a projection type display, a viewfinder or a head mounted display, and more particularly to a liquid crystal display device for displaying a color image.
【０００２】[0002]
【従来の技術】まず、本発明の前提となる面順次方式に
よるカラー液晶表示装置の基本構成について、本出願人
が先に提案した液晶表示装置（特開２００１−０７５５
３４号公報）を例にして説明する。2. Description of the Related Art First, regarding a basic structure of a color liquid crystal display device by a frame sequential method which is a premise of the present invention, a liquid crystal display device proposed by the applicant of the present invention (JP-A-2001-0755).
No. 34) will be described as an example.
【０００３】図１１は、上記カラー液晶表示装置の構成
を示すブロック図である。この液晶表示装置１０は、マ
トリクス状に配置された複数の表示画素ＰＸと、これら
表示画素ＰＸを駆動する水平走査回路１１及び垂直走査
回路１２とを備えている。FIG. 11 is a block diagram showing the structure of the color liquid crystal display device. The liquid crystal display device 10 includes a plurality of display pixels PX arranged in a matrix, and a horizontal scanning circuit 11 and a vertical scanning circuit 12 for driving the display pixels PX.
【０００４】この液晶表示装置１０では、図示しない単
結晶のシリコン基板上に複数の列信号線Ｄ１、Ｄ２・・
・（以下、適宜にＤと総称する）が並行して配置されて
おり、またこれと直交する方向に複数の行走査線Ｇ１、
Ｇ２・・・（以下、適宜にＧと総称する）が配置されて
いる。各列信号線Ｄと行走査線Ｇとの交差部にはそれぞ
れ表示画素ＰＸが形成されている。In the liquid crystal display device 10, a plurality of column signal lines D1, D2,.
(Hereinafter, appropriately referred to as D) are arranged in parallel, and a plurality of row scanning lines G1,
G2... (Hereinafter collectively referred to as G as appropriate) are arranged. Display pixels PX are formed at intersections of the respective column signal lines D and the row scanning lines G.
【０００５】水平走査回路１１は、図示しない水平シフ
トレジスタやサンプリングスイッチにより構成されてお
り、水平スタート信号Ｈｓｔ及び水平クロック信号Ｈｃ
ｋに基づいて、画像信号（Ｖｉｄｅｏ）を列信号線Ｄ
１、Ｄ２・・・に所定のタイミングで順次サンプリング
する。The horizontal scanning circuit 11 includes a horizontal shift register and a sampling switch (not shown), and includes a horizontal start signal Hst and a horizontal clock signal Hc.
k, the image signal (Video) is output to the column signal line D
Are sequentially sampled at a predetermined timing at 1, D2.
【０００６】垂直走査回路１２は、垂直シフトレジスタ
を含む回路で構成されており、垂直スタート信号Ｖｓｔ
及び垂直クロック信号Ｖｃｋに基づいて、行走査線Ｇ
１、Ｇ２・・・に１水平走査期間ごとに走査信号を出力
する。The vertical scanning circuit 12 is composed of a circuit including a vertical shift register, and a vertical start signal Vst
And the vertical scanning signal Vck, the row scanning line G
A scanning signal is output for every one horizontal scanning period to 1, G2,.
【０００７】表示画素ＰＸは、第１のスイッチングトラ
ンジスタＴｒ１（以下、Ｔｒ１と略称する）、第２のス
イッチングトランジスタＴｒ２（以下、Ｔｒ２と略称す
る）、補助容量Ｃｓ、画素電極１３、共通電極１４及び
これら電極間に保持される液晶部材１５から構成されて
いる。このうち、Ｔｒ１のドレインは列信号線Ｄ１、Ｄ
２・・・に、ソースは補助容量Ｃｓ及びＴｒ２のドレイ
ンに、またゲートは行走査線Ｇ１、Ｇ２・・・にそれぞ
れ接続されている。さらにＴｒ２のドレインはＴｒ１の
ソース及び補助容量Ｃｓに、ソースは画素電極１３に、
ゲートは一括転送パルス供給線１６にそれぞれ接続され
ている。なお、共通電極１４は、前記図示しないシリコ
ン基板と対向配置された図示しない対向基板上に形成さ
れている。The display pixel PX includes a first switching transistor Tr1 (hereinafter abbreviated as Tr1), a second switching transistor Tr2 (hereinafter abbreviated as Tr2), an auxiliary capacitor Cs, a pixel electrode 13, a common electrode 14, It is composed of a liquid crystal member 15 held between these electrodes. Of these, the drain of Tr1 is connected to the column signal lines D1 and D1.
2, the source is connected to the drains of the storage capacitors Cs and Tr2, and the gate is connected to the row scanning lines G1, G2,. Further, the drain of Tr2 is connected to the source of Tr1 and the storage capacitor Cs, the source is connected to the pixel electrode 13,
The gates are connected to the batch transfer pulse supply lines 16 respectively. In addition, the common electrode 14 is formed on a counter substrate (not shown) that is arranged to face the silicon substrate (not shown).
【０００８】また、画像信号、水平スタート信号Ｈｓ
ｔ、水平クロック信号Ｈｃｋ、垂直スタート信号Ｖｓ
ｔ、垂直クロック信号Ｖｃｋ及び一括転送パルスは、図
示しない前段回路（メインコントロールＩＣなど）から
供給されている。The image signal and the horizontal start signal Hs
t, horizontal clock signal Hck, vertical start signal Vs
t, the vertical clock signal Vck, and the batch transfer pulse are supplied from a preceding circuit (such as a main control IC) not shown.
【０００９】上記のように構成された液晶表示装置１０
において、水平走査回路１１は、図示しない前段回路か
ら供給される水平スタート信号Ｈｓｔ及び水平クロック
信号Ｈｃｋにより駆動され、１水平走査期間に出力すべ
き１ライン（１行）分の画像信号を列信号線Ｄ１、Ｄ２
・・・に順にサンプリングする。一方、垂直走査回路１
２は、同じく図示しない前段回路から供給される垂直ス
タート信号Ｖｓｔ及び垂直クロック信号Ｖｃｋにより駆
動され、行走査線Ｇ１、Ｇ２・・・に１水平走査期間ご
とに走査信号を出力する。これにより、行走査線Ｇ１、
Ｇ２・・・に接続されたＴｒ１は１ラインづつオン状態
となり、列信号線Ｄ１、Ｄ２・・・にサンプリングされ
た１ライン分の画像信号は補助容量Ｃｓに電荷情報とし
て蓄積される。この動作を１フレーム分繰り返した後、
図示しない前段回路からＴｒ２に一括転送パルスが供給
されると、全てのＴｒ２がオン状態となり、全表示画素
ＰＸの画素電極１３に１フレーム分の画像信号が一括し
て転送される（一括転送方式）。この結果、各表示画素
ＰＸに対応した液晶部材１５には、画素電極１３を介し
て画像信号が印加され、液晶の光変調度が画像信号の電
圧値に従って変化し、画像信号のもつ情報量に応じた階
調の画像が表示される。The liquid crystal display device 10 configured as described above
In FIG. 5, the horizontal scanning circuit 11 is driven by a horizontal start signal Hst and a horizontal clock signal Hck supplied from a preceding circuit (not shown), and outputs an image signal for one line (one row) to be output in one horizontal scanning period as a column signal. Line D1, D2
.. Are sampled in order. On the other hand, the vertical scanning circuit 1
2 is driven by a vertical start signal Vst and a vertical clock signal Vck also supplied from a preceding circuit (not shown), and outputs a scanning signal to the row scanning lines G1, G2,... Every one horizontal scanning period. Thereby, the row scanning lines G1,
Tr1 connected to G2... Are turned on line by line, and image signals for one line sampled on the column signal lines D1, D2. After repeating this operation for one frame,
When a batch transfer pulse is supplied to Tr2 from a preceding-stage circuit (not shown), all Tr2s are turned on, and image signals for one frame are batch-transferred to the pixel electrodes 13 of all display pixels PX (batch transfer method). ). As a result, an image signal is applied to the liquid crystal member 15 corresponding to each display pixel PX via the pixel electrode 13, and the degree of light modulation of the liquid crystal changes according to the voltage value of the image signal. The image of the corresponding gradation is displayed.
【００１０】図１２は、このような液晶表示装置１０の
動作タイミングを示すタイミングチャートである。一括
転送方式では、１フレーム分の画像信号について先頭の
ラインから最終ラインまでの走査を期間ｔ１で行い、こ
れが完了した時点で一括転送パルスを与えている。ただ
し、液晶応答は先頭ラインの走査開始から期間ｔ２だけ
遅れるため、光源からの読み出し光はこのタイミングに
合うように照射されている。なお、現フレームで表示さ
れる画像は前フレームで書き込まれた画像信号の画像で
ある。図１２の例で説明すると、期間ｔＦでは１フレー
ム前にサンプリングされたＧ（緑）の画像が現フレーム
として表示されており、この間に次の１フレーム分のＢ
（青）の画像がサンプリングされる。FIG. 12 is a timing chart showing the operation timing of such a liquid crystal display device 10. In the batch transfer method, scanning from the first line to the last line of the image signal for one frame is performed in a period t1, and a batch transfer pulse is given when this is completed. However, since the response of the liquid crystal is delayed by the period t2 from the start of the scanning of the first line, the readout light from the light source is emitted so as to match this timing. The image displayed in the current frame is an image of the image signal written in the previous frame. In the example of FIG. 12, in a period tF, a G (green) image sampled one frame before is displayed as a current frame, and during this period, B for the next one frame is displayed.
The (blue) image is sampled.
【００１１】なお、液晶表示装置を駆動する際に、液晶
層に直流成分が生じると、液晶中にイオンが発生して液
晶部材の劣化を引き起こすことになる。このため、液晶
表示装置１０においては、第１のスイッチングトランジ
スタＴｒ１はフレーム毎にサンプリングを行い、フレー
ム毎に画像信号の極性を反転させるとともに、共通電極
１４には画素電極１３に供給される画像信号の極性とは
逆極性のパルスを印加することで画像表示を行ってい
る。When a direct current component is generated in the liquid crystal layer when driving the liquid crystal display device, ions are generated in the liquid crystal, causing deterioration of the liquid crystal member. Therefore, in the liquid crystal display device 10, the first switching transistor Tr1 performs sampling for each frame, inverts the polarity of the image signal for each frame, and supplies the common electrode 14 with the image signal supplied to the pixel electrode 13. The image is displayed by applying a pulse having a polarity opposite to the polarity of.
【００１２】[0012]
【発明が解決しようとする課題】ところで、上述した面
順次方式によるカラー液晶表示装置では、前フレームと
同一の画像を表示する場合、例えば静止画像の場合ある
いは動画像でも前フレームと同一の画像を表示する場合
は、Ｔｒ１ではサンプリングを行わなければならず、静
止画像を表示するための画像信号をＴｒ１に供給する必
要があった。したがって、水平走査回路１１に画像信号
を供給する図示しない前段回路では、内部のフレームメ
モリからの画像信号の読み出しが必要となり、回路構成
部品の消費電力を今以上に減らすことは困難であった。
また、従来方式で静止画像表示もしくは動画像表示で前
フレームと同一の画像を表示した場合は、フリッカが顕
著に現れ、表示品位が低下するという問題点があった。In the above-described color liquid crystal display device of the frame sequential system, when displaying the same image as the previous frame, for example, in the case of a still image or a moving image, the same image as the previous frame is displayed. In the case of display, sampling must be performed in Tr1, and an image signal for displaying a still image needs to be supplied to Tr1. Therefore, in a preceding circuit (not shown) that supplies an image signal to the horizontal scanning circuit 11, it is necessary to read the image signal from the internal frame memory, and it has been difficult to further reduce the power consumption of the circuit components.
Further, when the same image as that of the previous frame is displayed in the still image display or the moving image display in the conventional method, there is a problem that flicker appears remarkably and display quality is deteriorated.
【００１３】他方、上述した面順次方式によるカラー液
晶表示装置において、カラー色数が多い高画質表示を行
った場合は、入力画像信号の信号振幅も大きくなるた
め、出力振幅の大きなＤ／Ａコンバータが必要となり、
消費電力が増加するという問題点があった。また、大き
な信号振幅をもつアナログの入力画像信号を使用した場
合、信号ノイズの影響も顕著に現れ、表示品位が低下す
るという問題点があった。On the other hand, in the above-described color liquid crystal display device of the frame sequential type, when high-quality display with a large number of color colors is performed, the signal amplitude of the input image signal also increases, so that the D / A converter with a large output amplitude is used. Is required,
There is a problem that power consumption increases. In addition, when an analog input image signal having a large signal amplitude is used, there is a problem that the influence of signal noise also appears remarkably, and the display quality is reduced.
【００１４】以上のように、画素毎に複数のスイッチン
グトランジスタを備えたカラー液晶表示装置において
は、駆動時の消費電力削減と表示品位の向上が求められ
ている。As described above, in a color liquid crystal display device having a plurality of switching transistors for each pixel, reduction in power consumption during driving and improvement in display quality are required.
【００１５】この発明の目的は、静止画像あるいは動画
像で前フレームと同一の画像を表示した時の前段回路で
の消費電力を削減し、且つ画面上でのフリッカを低減し
た液晶表示装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a liquid crystal display device which reduces power consumption in a preceding circuit when displaying the same image as a previous frame in a still image or a moving image and reduces flicker on a screen. Is to do.
【００１６】この発明の他の目的は、高画質表示を行っ
た場合にＤ／Ａコンバータの消費電力を増加させること
がなく、且つノイズの影響を受けにくくした液晶表示装
置を提供することにある。Another object of the present invention is to provide a liquid crystal display device which does not increase the power consumption of the D / A converter when high quality display is performed, and which is less affected by noise. .
【００１７】[0017]
【課題を解決するための手段】請求項１に係わる液晶表
示装置は、マトリクス状に配置された複数の表示画素に
対応する第１及び第２のスイッチング素子並びに第３及
び第４のスイッチング素子と、前記第１及び第３のスイ
ッチング素子の一方の主端子に接続された複数の列信号
線と、前記第１及び第３のスイッチング素子の制御端子
に接続された複数の行信号線と、前記第１及び第２のス
イッチング素子の間に接続された第１の補助容量並びに
前記第３及び第４のスイッチング素子の間に接続された
第２の補助容量と、前記第２及び第４のスイッチング素
子の他方の主端子に共通に接続された複数の画素電極
と、前記複数の画素電極と対向配置された共通電極と、
前記複数の画素電極と前記共通電極との間に挟持された
液晶部材と、外部から供給された画像信号の極性を１フ
レーム毎に反転する極性反転回路と、 １フレーム毎に
正又は負極性の画像信号を前記複数の列信号線に順次サ
ンプリングする列信号線駆動回路と、１フレーム毎に交
互に前記第１又は第３のスイッチング素子の制御端子に
第１の選択信号を供給して、前記列信号線にサンプリン
グされた正極性の画像信号を前記第１の補助容量に蓄積
又は前記列信号線にサンプリングされた負極性の画像信
号を前記第２の補助容量に蓄積する行走査線駆動回路
と、１フレーム毎に前記第２又は第４のスイッチング素
子の制御端子に第２の選択信号を供給して、前記第１の
補助容量に蓄積された正極性の画像信号又は前記第２の
補助容量に蓄積された負極性の画像信号を一括して前記
画素電極に転送させる一括転送回路と、前記共通電極に
対し前記画素電極に供給される画像信号の極性とは反対
極性の信号電圧を供給する共通電極駆動回路とを有する
ことを特徴とする。According to a first aspect of the present invention, there is provided a liquid crystal display device including first and second switching elements and third and fourth switching elements corresponding to a plurality of display pixels arranged in a matrix. A plurality of column signal lines connected to one main terminal of the first and third switching elements; a plurality of row signal lines connected to control terminals of the first and third switching elements; A first auxiliary capacitance connected between the first and second switching elements, a second auxiliary capacitance connected between the third and fourth switching elements, and the second and fourth switching elements; A plurality of pixel electrodes commonly connected to the other main terminal of the element, and a common electrode disposed to face the plurality of pixel electrodes,
A liquid crystal member sandwiched between the plurality of pixel electrodes and the common electrode, a polarity inversion circuit for inverting the polarity of an externally supplied image signal for each frame, and a positive or negative polarity for each frame. A column signal line driving circuit for sequentially sampling an image signal to the plurality of column signal lines; and a first selection signal supplied alternately to a control terminal of the first or third switching element for each frame, and A row scanning line drive circuit for storing a positive image signal sampled on a column signal line in the first storage capacitor or storing a negative image signal sampled on the column signal line in the second storage capacitor A second selection signal is supplied to the control terminal of the second or fourth switching element for each frame, and a positive image signal or the second auxiliary signal stored in the first auxiliary capacitor is supplied. Stored in capacity A collective transfer circuit that collectively transfers a negative-polarity image signal to the pixel electrode; and a common electrode drive circuit that supplies a signal voltage having a polarity opposite to the polarity of the image signal supplied to the pixel electrode to the common electrode And characterized in that:
【００１８】上記構成によれば、動画像表示において
は、１フレーム毎に交互に正又は負極性の画像信号をす
べての表示画素の第１又は第２の補助容量に蓄積し、こ
の蓄積された１フレーム分の画像信号を１フレーム毎に
交互に画素電極に転送することで画像表示を行う。ま
た、静止画像表示においては、画像信号の供給を停止
し、その前の２フレームで蓄積された正又は負極性の画
像信号を、動画像表示のフレーム周期よりも短い周期で
交互に画素電極に転送することで画像表示を行う。According to the above arrangement, in moving image display, positive or negative image signals are alternately stored in the first or second auxiliary capacitors of all the display pixels for each frame, and the stored image signals are stored. Image display is performed by alternately transferring image signals for one frame to the pixel electrodes for each frame. In the still image display, the supply of the image signal is stopped, and the positive or negative image signals accumulated in the previous two frames are alternately applied to the pixel electrodes at a period shorter than the frame period of the moving image display. The image is displayed by transferring.
【００１９】請求項２に係わる液晶表示装置は、前記請
求項１の液晶表示装置において、前記列信号線駆動回路
に、前記画像信号を列アドレス信号に対応する列信号線
にサンプリングする列アドレスデコーダを備え、また前
記行走査線駆動回路に、行アドレス信号に対応した行走
査線に接続する前記第１又は第３のスイッチング素子の
制御端子に第２の選択信号を供給する行アドレスデコー
ダを備えることを特徴とする。A liquid crystal display according to a second aspect of the present invention is the column address decoder according to the first aspect, wherein the column signal line driving circuit samples the image signal to a column signal line corresponding to a column address signal. And the row scanning line driving circuit further includes a row address decoder for supplying a second selection signal to a control terminal of the first or third switching element connected to a row scanning line corresponding to a row address signal. It is characterized by the following.
【００２０】上記構成によれば、静止画像表示中におい
て、書き換えが必要な表示画素を特定する列アドレス信
号と行アドレス信号を、それぞれ列信号線駆動回路と行
走査線駆動回路に供給し、前記表示画素の第１又は第２
の補助容量に新たな画像信号を蓄積して、これをフレー
ム毎に交互に画素電極に転送することで、静止画像の中
の一部分の画像を書き換える。According to the above arrangement, during display of a still image, a column address signal and a row address signal for specifying a display pixel requiring rewriting are supplied to a column signal line driving circuit and a row scanning line driving circuit, respectively. First or second display pixel
A new image signal is stored in the auxiliary capacitor, and the new image signal is alternately transferred to the pixel electrode for each frame, thereby rewriting a part of the image in the still image.
【００２１】請求項３に係わる液晶表示装置は、マトリ
クス状に配置された複数の表示画素に対応する第１及び
第２のスイッチング素子と、前記第１のスイッチング素
子の一方の主端子に接続された複数の列信号線及び前記
第１のスイッチング素子の制御端子に接続された複数の
行信号線と、前記第１及び第２のスイッチング素子の間
に接続された補助容量と、前記第２のスイッチング素子
の他方の主端子に接続された複数の画素電極と、前記複
数の画素電極と対向配置された共通電極と、前記複数の
画素電極と前記共通電極との間に挟持された液晶部材
と、１フレーム毎に交互に正又は負極性の表示信号電圧
を前記複数の列信号線に順次サンプリングする列信号線
駆動回路と、１水平走査期間毎に前記第１のスイッチン
グ素子の制御端子に第１の選択信号を供給して、前記列
信号線にサンプリングされた正又は負極性の表示信号電
圧を前記補助容量に蓄積する行走査線駆動回路と、１フ
レーム毎に前記第２のスイッチング素子の制御端子に第
２の選択信号を供給して、前記補助容量に蓄積された正
又は負極性の表示信号電圧を一括して前記画素電極に転
送させる一括転送回路と、前記共通電極に対し前記画素
電極に供給される表示信号電圧の極性とは反対極性の信
号電圧を供給する共通電極駆動回路とを備え、前記列信
号線駆動回路は、外部から供給されたシリアルな階調デ
ータをｎビット毎のパラレルな階調データに変換するシ
フトレジスタと、前記シフトレジスタで変換された階調
データを格納するラッチ回路と、前記ラッチ回路に格納
された階調データを、その階調データに応じたパルス幅
をもつパルス幅信号に変換するパルス幅変調回路と、前
記列信号線と１つの基準電圧線との間を前記パルス幅信
号により導通させ、導通時には、前記パルス幅信号のパ
ルス幅に応じた量の基準電圧を正又は負極性の表示信号
電圧として前記列信号線にサンプリングするアナログス
イッチ回路とで構成されることを特徴とする。According to a third aspect of the present invention, there is provided a liquid crystal display device, wherein first and second switching elements corresponding to a plurality of display pixels arranged in a matrix are connected to one main terminal of the first switching element. A plurality of row signal lines connected to the plurality of column signal lines and a control terminal of the first switching element; an auxiliary capacitor connected between the first and second switching elements; A plurality of pixel electrodes connected to the other main terminal of the switching element, a common electrode opposed to the plurality of pixel electrodes, a liquid crystal member sandwiched between the plurality of pixel electrodes and the common electrode; A column signal line driving circuit for sequentially sampling a positive or negative display signal voltage on the plurality of column signal lines alternately for each frame, and a control terminal of the first switching element for each horizontal scanning period. A row scanning line driving circuit that supplies one selection signal and stores a positive or negative display signal voltage sampled on the column signal line in the storage capacitor; and a second scanning element for each frame. A collective transfer circuit for supplying a second selection signal to a control terminal to collectively transfer positive or negative display signal voltages accumulated in the auxiliary capacitance to the pixel electrode; A common electrode drive circuit for supplying a signal voltage having a polarity opposite to the polarity of the display signal voltage supplied to the electrodes, wherein the column signal line drive circuit outputs externally supplied serial grayscale data every n bits A shift register for converting the gradation data into parallel gradation data, a latch circuit for storing the gradation data converted by the shift register, and the gradation data stored in the latch circuit. A pulse width modulation circuit for converting the pulse width signal into a pulse width signal having a corresponding pulse width; and conducting between the column signal line and one reference voltage line by the pulse width signal. And an analog switch circuit for sampling the reference signal in an amount corresponding to the above as a display signal voltage of positive or negative polarity on the column signal line.
【００２２】上記構成によれば、列信号線駆動回路に入
力されたデジタルの階調データがパルス幅信号に変換さ
れ、このパルス幅信号のパルス幅で基準電圧がサンプリ
ングされると、サンプリングされた電圧は第１のスイッ
チング素子を介して補助容量に電荷として蓄積される。
このとき、補助容量にはコンデンサの容量分と配線抵抗
の時定数に応じた電荷が蓄積され、入力されたデジタル
の階調データはその情報量に応じたアナログの表示信号
電圧に変換される。According to the above configuration, the digital gradation data input to the column signal line drive circuit is converted into a pulse width signal, and when the reference voltage is sampled with the pulse width of the pulse width signal, the sampling is performed. The voltage is stored as charge in the auxiliary capacitance via the first switching element.
At this time, an electric charge corresponding to the capacitance of the capacitor and the time constant of the wiring resistance is accumulated in the auxiliary capacitance, and the input digital gradation data is converted into an analog display signal voltage corresponding to the information amount.
【００２３】[0023]
【発明の実施の形態】以下、本発明に係わるカラー液晶
表示装置の実施の形態について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the color liquid crystal display device according to the present invention will be described.
【００２４】第１の実施形態 図１は、第１の実施形態に係わるカラー液晶表示装置の
構成を示すブロック図である。この液晶表示装置１００
は、マトリクス状に配置された複数の表示画素ＰＸと、
これら表示画素ＰＸを駆動する列信号線駆動回路１０
１、行走査線駆動回路１０２、極性反転回路１０３、一
括転送パルス発生回路１０４及び共通電極駆動回路１０
５を備えている。First Embodiment FIG. 1 is a block diagram showing a configuration of a color liquid crystal display device according to a first embodiment. This liquid crystal display device 100
Represents a plurality of display pixels PX arranged in a matrix,
A column signal line driving circuit 10 for driving these display pixels PX
1. Row scanning line drive circuit 102, polarity inversion circuit 103, batch transfer pulse generation circuit 104, and common electrode drive circuit 10.
5 is provided.
【００２５】この液晶表示装置１００では、図示しない
単結晶のシリコン基板上に複数の列信号線Ｄ１、・・・
Ｄｉ（以下、線を特定しないときは適宜にＤと総称す
る）が並行して配置されており、またこれと直交する方
向に複数の行走査線ＧＰ１、・・・ＧＰｊ及びＧＮ１、
・・・ＧＮｊ（以下、線を特定しないときは適宜にＧと
総称する）が交互に配置されている。ここで、隣接する
“Ｐ”と“Ｎ”の２つの行走査線Ｇ（例えばＧＰ１、Ｇ
Ｎ１）は、１つの表示画素ＰＸに対応しており、各列信
号線Ｄと、隣接する２つの行走査線Ｇとの交差部にはそ
れぞれ表示画素ＰＸが形成されている。In the liquid crystal display device 100, a plurality of column signal lines D1,.
Di (hereinafter, collectively referred to as D when no line is specified) are arranged in parallel, and a plurality of row scanning lines GP1,... GPj and GN1,.
.. GNj (hereinafter collectively referred to as G when no line is specified) are alternately arranged. Here, two adjacent row scanning lines G of “P” and “N” (for example, GP1 and G
N1) corresponds to one display pixel PX, and a display pixel PX is formed at the intersection of each column signal line D and two adjacent row scanning lines G.
【００２６】行走査線Ｇにおいて、ＧＰ１、・・・ＧＰ
ｊには正極性の画像信号（以下、適宜に正極性信号とい
う）を書き込むための選択信号が供給され、ＧＮ１・・
・ＧＮｊには負極性の画像信号（以下、適宜に負極性信
号という）を書き込むための選択信号が供給される。In the row scanning line G, GP1,.
j is supplied with a selection signal for writing a positive polarity image signal (hereinafter, appropriately referred to as a positive polarity signal), and GN1.
A selection signal for writing a negative polarity image signal (hereinafter, appropriately referred to as a negative polarity signal) is supplied to GNj.
【００２７】表示画素ＰＸは、第１のスイッチングトラ
ンジスタＴｒＰ１（以下、ＴｒＰ１と略称する）、第２
のスイッチングトランジスタＴｒＰ２（以下、ＴｒＰ２
と略称する）、第３スイッチングトランジスタＴｒＮ１
（以下、ＴｒＮ１と略称する）、第４のスイッチングト
ランジスタＴｒＮ２（以下、ＴｒＮ２と略称する）、信
号蓄積容量ＣｓＰ、ＣｓＮ、画素電極１０６、共通電極
１０７及び液晶部材１０８で構成されている。The display pixel PX includes a first switching transistor TrP1 (hereinafter abbreviated as TrP1) and a second switching transistor TrP1.
Switching transistor TrP2 (hereinafter TrP2
), The third switching transistor TrN1
(Hereinafter abbreviated as TrN1), a fourth switching transistor TrN2 (hereinafter abbreviated as TrN2), signal storage capacitors CsP and CsN, a pixel electrode 106, a common electrode 107, and a liquid crystal member 108.
【００２８】上記第１のスイッチングトランジスタＴｒ
Ｐ１及び第２のスイッチングトランジスタＴｒＰ２は、
第１の実施形態における第１及び第２のスイッチング素
子である。また、第３のスイッチングトランジスタＴｒ
Ｎ１及び第４のスイッチングトランジスタＴｒＮ２は、
第１の実施形態における第３及び第４のスイッチング素
子である。The first switching transistor Tr
P1 and the second switching transistor TrP2 are:
2 is a diagram illustrating first and second switching elements according to the first embodiment. Also, the third switching transistor Tr
N1 and the fourth switching transistor TrN2 are:
It is the 3rd and 4th switching element in 1st Embodiment.
【００２９】以下、図中左上の表示画素ＰＸを代表して
構成を説明する。Hereinafter, the configuration will be described with reference to the upper left display pixel PX in the figure.
【００３０】ＴｒＰ１とＴｒＰ２の間には信号蓄積容量
ＣｓＰが接続されている。ＴｒＰ１の一方の主端子であ
るドレインは列信号線Ｄ１に接続され、制御端子である
ゲートは行走査線ＧＰ１に接続されている。またＴｒＰ
１の他方の主端子であるソースは信号蓄積容量ＣｓＰ及
びＴｒＰ２のドレインに接続されている。ＴｒＰ２の一
方の主端子であるドレインはＴｒＰ１のソース及び信号
蓄積容量ＣｓＰに接続され、他方の主端子であるソース
は画素電極１０６に接続されている。ＴｒＰ２のゲート
は一括転送パルス供給線１０９Ｐを通じて一括転送パル
ス発生回路１０４に共通配線されている。A signal storage capacitor CsP is connected between TrP1 and TrP2. The drain as one main terminal of TrP1 is connected to a column signal line D1, and the gate as a control terminal is connected to a row scanning line GP1. Also TrP
The source, which is the other main terminal of 1, is connected to the signal storage capacitor CsP and the drain of TrP2. The drain that is one main terminal of TrP2 is connected to the source of TrP1 and the signal storage capacitor CsP, and the source that is the other main terminal is connected to the pixel electrode 106. The gate of TrP2 is commonly connected to the collective transfer pulse generation circuit 104 via the collective transfer pulse supply line 109P.
【００３１】一方、ＴｒＮ１とＴｒＮ２の間には信号蓄
積容量ＣｓＮが接続されている。ＴｒＮ１の一方の主端
子であるドレインは列信号線Ｄ１に接続され、制御端子
であるゲートは行走査線ＧＮ１に接続されている。また
ＴｒＮ１の他方の主端子であるソースは信号蓄積容量Ｃ
ｓＮ及びＴｒＮ２のドレインに接続されている。ＴｒＮ
２の一方の主端子であるドレインはＴｒＮ１のソース及
び信号蓄積容量ＣｓＮに接続され、他方の主端子である
ソースは画素電極１０６に接続されている。ＴｒＮ２の
ゲートは一括転送パルス供給線１０９Ｎを通じて一括転
送パルス発生回路１０４に共通配線されている。On the other hand, a signal storage capacitor CsN is connected between TrN1 and TrN2. The drain as one main terminal of TrN1 is connected to a column signal line D1, and the gate as a control terminal is connected to a row scanning line GN1. The source, which is the other main terminal of TrN1, is a signal storage capacitor C
It is connected to the drains of sN and TrN2. TrN
The drain, which is one of the two main terminals, is connected to the source of TrN1 and the signal storage capacitor CsN, and the source, which is the other main terminal, is connected to the pixel electrode 106. The gate of TrN2 is commonly connected to the collective transfer pulse generation circuit 104 through the collective transfer pulse supply line 109N.
【００３２】上記信号蓄積容量ＣｓＰ及びＣｓＮは、第
１の実施形態における第１の補助容量及び第２の補助容
量である。The signal storage capacitors CsP and CsN are the first storage capacitor and the second storage capacitor in the first embodiment.
【００３３】各表示画素ＰＸの画素電極１０６と共通電
極１０７の間には、液晶部材１０８が保持されている。
また共通電極１０７は共通電極駆動回路１０５に接続さ
れ、信号ＣＯＭが供給されている。A liquid crystal member 108 is held between the pixel electrode 106 and the common electrode 107 of each display pixel PX.
The common electrode 107 is connected to the common electrode driving circuit 105, and is supplied with the signal COM.
【００３４】極性反転回路１０３は、図示しない前段回
路から供給されるアナログの画像信号（Ｖｉｄｅｏ）の
極性を、同じく前記前段回路から供給される極性選択信
号ＰＳＥＬに基づいて反転させる回路である。ここで
は、極性選択信号ＰＳＥＬが１のときは画像信号の極性
を反転させずにそのまま入力画像信号（ＶｉｄｅｏＩ
Ｎ）として送り出し、また極性選択信号ＰＳＥＬが０の
ときは画像信号の極性を反転させた入力画像信号（Ｖｉ
ｄｅｏＩＮ）として送り出している。The polarity inversion circuit 103 is a circuit for inverting the polarity of an analog image signal (Video) supplied from a preceding circuit (not shown) based on a polarity selection signal PSEL also supplied from the preceding circuit. Here, when the polarity selection signal PSEL is 1, the input image signal (Video I
N), and when the polarity selection signal PSEL is 0, the input image signal (Vi
deoIN).
【００３５】列信号線駆動回路１０１は、図示しない水
平シフトレジスタやサンプリングスイッチにより構成さ
れており、前記前段回路から供給された水平スタート信
号Ｈｓｔ及び水平クロック信号Ｈｃｋに基づいて、極性
反転回路１０３を介して供給された入力画像信号（Ｖｉ
ｄｅｏＩＮ）を、列信号線Ｄ１、Ｄ２・・・に所定のタ
イミングで順次サンプリングする。The column signal line drive circuit 101 comprises a horizontal shift register and a sampling switch (not shown). The column signal line drive circuit 101 controls the polarity inversion circuit 103 based on the horizontal start signal Hst and the horizontal clock signal Hck supplied from the preceding circuit. Input image signal (Vi
. deoIN) are sequentially sampled on the column signal lines D1, D2,.
【００３６】行走査線駆動回路１０２は、図示しないシ
フトレジスタとセレクタを含む回路で構成されており、
垂直スタート信号Ｖｓｔ、垂直クロック信号Ｖｃｋ及び
極性選択信号ＰＳＥＬに基づいて、行走査線ＧＰ１、・
・・ＧＰｊ及びＧＮ１、・・・ＧＮｊに、１フレーム毎
に交互に走査信号（選択信号）を供給する。この走査信
号により選択されたＴｒＰ１もしくはＴｒＮ１ではトラ
ンジスタがオン状態となり、ドレイン〜ソース間が導通
する。これにより、列信号線駆動回路１０１から列信号
線Ｄ１、Ｄ２・・・にサンプリングされた画像信号が信
号蓄積容量ＣｓＰ又はＣｓＮに蓄積される。このとき、
前記前段回路から行走査線駆動回路１０２に入力された
極性選択信号ＰＳＥＬが１の場合はＧＰｍ（１≦ｍ≦
ｊ）の行走査線に、また極性選択信号ＰＳＥＬが０の場
合はＧＮｍ（１≦ｍ≦ｊ）の行走査線に走査信号が供給
される。ここで、極性選択信号ＰＳＥＬは１フレーム毎
に“１”と“０”に交番するため、走査信号も同じく１
フレーム毎に交互にＧＰｍ、ＧＮｍに供給される。The row scanning line driving circuit 102 is composed of a circuit including a shift register and a selector (not shown).
Based on the vertical start signal Vst, the vertical clock signal Vck, and the polarity selection signal PSEL, the row scanning lines GP1,.
.. A scanning signal (selection signal) is alternately supplied to GPj and GN1,. In the TrP1 or TrN1 selected by the scanning signal, the transistor is turned on, and conduction between the drain and the source is conducted. Thereby, the image signals sampled from the column signal line drive circuit 101 to the column signal lines D1, D2,... Are stored in the signal storage capacitors CsP or CsN. At this time,
When the polarity selection signal PSEL input to the row scanning line driving circuit 102 from the preceding circuit is 1, GPm (1 ≦ m ≦
The scanning signal is supplied to the row scanning line of j), and to the row scanning line of GNm (1 ≦ m ≦ j) when the polarity selection signal PSEL is 0. Here, since the polarity selection signal PSEL alternates between “1” and “0” every frame, the scanning signal is also 1
The signals are alternately supplied to GPm and GNm for each frame.
【００３７】一括転送パルス発生回路１０４は、前記前
段回路から供給される同期信号ＲＰに同期して、１フレ
ーム毎に交互に、正極性信号を転送するための一括選択
信号ＰＰ、負極性信号を転送するための一括転送パルス
ＰＮを、それぞれ一括転送パルス供給線１０９Ｐ、１０
９Ｎを通じて供給する。The batch transfer pulse generating circuit 104 generates a batch selection signal PP for transferring a positive polarity signal and a negative polarity signal alternately for each frame in synchronization with a synchronization signal RP supplied from the preceding stage circuit. The batch transfer pulse PN for transfer is transferred to the batch transfer pulse supply lines 109P and 10P, respectively.
Feed through 9N.
【００３８】上述した列信号線駆動回路１０１及び行走
査線駆動回路１０２の動作により、先頭行（１）から最
終行（ｊ）までのすべての表示画素ＰＸの信号蓄積容量
ＣｓＰ又はＣｓＮに１フレーム分の画像信号が蓄積され
る。そして、ＴｒＰ２もしくはＴｒＮ２のいずれかのゲ
ートに、一括転送パルス発生回路１０４から同期信号Ｒ
Ｐに同期した一括転送パルスＰＰ又はＰＮが供給される
と、すべての表示画素ＰＸのＴｒＰ２もしくはＴｒＮ２
のいずれかがオン状態となるため、信号蓄積容量ＣｓＰ
又はＣｓＮに蓄積されていた画像信号が、すべての画素
電極１０６に対して同時に転送されることになる。By the operation of the column signal line driving circuit 101 and the row scanning line driving circuit 102, one frame is stored in the signal storage capacitors CsP or CsN of all the display pixels PX from the first row (1) to the last row (j). Minute image signals are accumulated. Then, the synchronous signal R is sent from the batch transfer pulse generation circuit 104 to the gate of either TrP2 or TrN2.
When the batch transfer pulse PP or PN synchronized with P is supplied, TrP2 or TrN2 of all the display pixels PX are
Is turned on, the signal storage capacitance CsP
Alternatively, the image signal stored in CsN is transferred to all the pixel electrodes 106 at the same time.
【００３９】共通電極駆動回路１０５からは、前記前段
回路から供給される同期信号ＲＰに同期して、信号ＣＯ
Ｍが共通電極１０７に供給される。この信号ＣＯＭは画
素電極１０６に転送される画像信号の極性とは反対極性
の信号パルスとして供給される。これにより、液晶部材
１０８には画像信号と信号ＣＯＭの電位差に相当する電
圧が印加される。一般的な液晶表示装置では、信号ＣＯ
Ｍの信号電圧幅は液晶のしきい値電圧に、また画像信号
は液晶の光変調動作を生じる信号電圧レベル（信号分電
圧）に設定される。From the common electrode drive circuit 105, the signal CO is synchronized with the synchronization signal RP supplied from the preceding stage circuit.
M is supplied to the common electrode 107. This signal COM is supplied as a signal pulse having a polarity opposite to the polarity of the image signal transferred to the pixel electrode 106. As a result, a voltage corresponding to the potential difference between the image signal and the signal COM is applied to the liquid crystal member 108. In a general liquid crystal display device, the signal CO
The signal voltage width of M is set to the threshold voltage of the liquid crystal, and the image signal is set to the signal voltage level (signal voltage) that causes the light modulation operation of the liquid crystal.
【００４０】図２及び図３は、このような液晶表示装置
１００の動作タイミングを示すタイミングチャートであ
る。図２は、おもに行走査線駆動回路１０２の動作タイ
ミングを示し、図３は、おもに列信号線駆動回路１０１
の動作タイミングを示している。FIGS. 2 and 3 are timing charts showing the operation timing of the liquid crystal display device 100. FIG. FIG. 2 mainly shows the operation timing of the row scanning line driving circuit 102, and FIG. 3 mainly shows the column signal line driving circuit 101.
The operation timing of FIG.
【００４１】図２において、（ａ）は極性反転回路１０
３に入力される画像信号（以下、適宜にＶｉｄｅｏとい
う）の入力波形を示している。この画像信号は、極性選
択信号ＰＳＥＬ（ｃ）が１となる期間Ａ（Ｖｉｄｅｏ極
性非反転期間）では極性の反転が行われず、（ｂ）の入
力画像信号（以下、適宜にＶｉｄｅｏＩＮという）に示
すように同一極性の信号として送り出される。また、極
性選択信号ＰＳＥＬが０となる期間Ｂ（Ｖｉｄｅｏ極性
反転期間）では極性が反転されて、逆極性の信号として
送り出される。FIG. 2A shows the polarity inversion circuit 10.
3 shows an input waveform of an image signal (hereinafter, appropriately referred to as Video) input to the input device 3. The polarity of this image signal is not inverted in the period A (Video polarity non-inversion period) when the polarity selection signal PSEL (c) is 1, and is shown in the input image signal (b) (hereinafter appropriately referred to as VideoIN) of FIG. As shown in FIG. Further, during a period B (Video polarity inversion period) during which the polarity selection signal PSEL becomes 0, the polarity is inverted and sent out as a signal of the opposite polarity.
【００４２】行走査線駆動回路１０２には、極性選択信
号ＰＳＥＬ（ｃ）、垂直スタート信号Ｖｓｔ（ｄ）、垂
直クロック信号Ｖｃｋ（ｅ）の各信号が供給される。こ
のうち、極性選択信号ＰＳＥＬは垂直スタート信号Ｖｓ
ｔの周期、すなわち１フレーム毎に交番する信号であ
り、同じ信号が極性反転回路１０３にも供給されてい
る。The row scanning line drive circuit 102 is supplied with the polarity selection signal PSEL (c), the vertical start signal Vst (d), and the vertical clock signal Vck (e). Among them, the polarity selection signal PSEL is the vertical start signal Vs
It is a signal that alternates every cycle of t, that is, every frame, and the same signal is also supplied to the polarity inversion circuit 103.
【００４３】行走査線駆動回路１０２の図示しないシフ
トレジスタは、入力された垂直スタート信号Ｖｓｔを、
垂直クロック信号Ｖｃｋの立ち上がりエッジで１段分シ
フトし、これを走査信号（ｆ）として出力するｊ段のシ
フトレジスタである。各シフト段の出力は図示しないセ
レクタにより行走査線ＧＰ１、・・・ＧＰｊ又はＧＮ
１、・・・ＧＮｊのいずれかに振り分けられて出力され
る。このセレクタは、例えばｍ段目のシフトレジスタ出
力を、期間ＡではＧＰｍに出力し、期間ＢではＧＮｍに
出力する。したがって、期間ＡではＧＰｍに接続するＴ
ｒＰ１が選択され、期間ＢではＧＮｍに接続するＴｒＮ
１が選択されることになる。The shift register (not shown) of the row scanning line driving circuit 102 receives the input vertical start signal Vst,
This is a j-stage shift register that shifts by one stage at the rising edge of the vertical clock signal Vck and outputs this as a scanning signal (f). The output of each shift stage is supplied to a row scanning line GP1,.
, GNj and output. This selector outputs, for example, the output of the m-th stage shift register to GPm in period A and to GNm in period B. Therefore, in period A, Tm connected to GPm
rP1 is selected, and TrN connected to GNm in period B
1 will be selected.
【００４４】一括転送パルス発生回路１０４及び共通電
極駆動回路１０５には、同期信号ＲＰ（ｇ）が供給され
る。この同期信号ＲＰは、動画像表示期間では垂直スタ
ート信号Ｖｓｔの周期で交番する信号であり、一括転送
パルス発生回路１０４から出力される一括選択信号ＰＰ
（ｈ）、ＰＮ（ｉ）も、動画像表示期間では同期信号Ｒ
Ｐと同様に垂直スタート信号Ｖｓｔの周期で交番して出
力される。The synchronizing signal RP (g) is supplied to the batch transfer pulse generating circuit 104 and the common electrode driving circuit 105. The synchronization signal RP is a signal that alternates with the cycle of the vertical start signal Vst during the moving image display period, and the batch selection signal PP output from the batch transfer pulse generation circuit 104.
(H) and PN (i) also indicate the synchronization signal R during the moving image display period.
Similarly to P, they are output alternately at the cycle of the vertical start signal Vst.
【００４５】また静止画像表示期間もしくは動画像表示
で前フレームと同一の画像を表示している期間（以下、
静止画像表示期間と略称する）では、同期信号ＲＰは極
性選択信号ＰＳＥＬ、垂直スタート信号Ｖｓｔ、垂直ク
ロック信号Ｖｃｋの周期によらない交番信号となる。Also, a period during which the same image as the previous frame is displayed in a still image display period or a moving image display (hereinafter, referred to as a period)
In the still image display period, the synchronization signal RP is an alternating signal that does not depend on the cycles of the polarity selection signal PSEL, the vertical start signal Vst, and the vertical clock signal Vck.
【００４６】一括選択信号ＰＰ、ＰＮは、それぞれ期間
Ａ、期間Ｂの始まりの期間、すなわち１列目且つ１行目
の選択が行われる直前の期間に出力される。期間Ａの始
まりではＰＰに１が、また期間Ｂの始まりではＰＮに１
がそれぞれ出力される。この一括選択信号ＰＰ、ＰＮが
与えられたＴｒＰ２もしくはＴｒＮ２はオン状態とな
り、信号蓄積容量ＣｓＰもしくはＣｓＮに蓄積された画
像信号が画素電極１０６に転送される。The batch selection signals PP and PN are output during the beginning of the periods A and B, that is, the period immediately before the selection of the first column and the first row is performed. At the beginning of period A, PP is 1 and at the beginning of period B, PN is 1
Are respectively output. TrP2 or TrN2 to which the collective selection signals PP and PN are applied is turned on, and the image signal stored in the signal storage capacitor CsP or CsN is transferred to the pixel electrode 106.
【００４７】また（ｊ）に示す信号ＣＯＭも同期信号Ｒ
Ｐに同期しており、この実施形態においては、期間Ａで
は液晶のしきい値電圧を、また期間Ｂでは０電位を共通
電極１０７に出力する。The signal COM shown in FIG.
Synchronous with P, in this embodiment, the threshold voltage of the liquid crystal is output to the common electrode 107 in the period A, and 0 potential is output to the common electrode 107 in the period B.
【００４８】一方、図３に示すように、列信号線駆動回
路１０１についても、ＶｉｄｅｏＩＮ（ｂ）、水平スタ
ート信号Ｈｓｔ（ｅ）、水平クロック信号Ｈｃｋ（ｆ）
が供給されている。ＶｉｄｅｏＩＮ（ｂ）は１フレーム
毎に極性を反転させた信号として供給されている。水平
スタート信号Ｈｓｔ（ｅ）、水平クロック信号Ｈｃｋ
（ｆ）についても、先に説明した垂直スタート信号Ｖｓ
ｔ（ｄ）、垂直クロック信号Ｖｃｋ（ｅ）と同様に、列
信号線駆動回路１０１の図示しないシフトレジスタの動
作を制御する信号であるため、説明を省略する。On the other hand, as shown in FIG. 3, also for the column signal line drive circuit 101, VideoIN (b), horizontal start signal Hst (e), horizontal clock signal Hck (f).
Is supplied. VideoIN (b) is supplied as a signal whose polarity is inverted every frame. Horizontal start signal Hst (e), horizontal clock signal Hck
(F) also applies to the vertical start signal Vs described above.
Like t (d) and the vertical clock signal Vck (e), they are signals for controlling the operation of a shift register (not shown) of the column signal line driving circuit 101, and a description thereof will be omitted.
【００４９】なお、Ｖｉｄｅｏ（ＶｉｄｅｏＩＮ）にお
けるカッコ内の表記は、その画像信号が書き込まれる表
示画素の座標を表している。例えばＶ（２，１）は２列
目でかつ１行目の表示画素に書き込まれる画像信号を示
している。The notation in parentheses in Video (VideoIN) indicates the coordinates of the display pixel to which the image signal is written. For example, V (2,1) indicates an image signal written to the display pixels in the second column and the first row.
【００５０】図２に示すように、動画像表示期間の期間
Ａにおいては、１水平走査期間内に出力すべき１ライン
分のＶｉｄｅｏＩＮが行走査線駆動回路１０２から列信
号線Ｄ１、・・・Ｄｉに順にサンプリングされる。期間
ＡでのＶｉｄｅｏＩＮは、極性反転されないＶｉｄｅｏ
がそのままＶｉｄｅｏＩＮとしてサンプリングされる。
一方、行走査線駆動回路１０２では、行走査線ＧＰ１、
・・・ＧＰｊに順に走査信号が出力される。これによ
り、行走査線ＧＰ１、・・・ＧＰｊに接続された各Ｔｒ
Ｐ１が１ラインづつオン状態となり、列信号線Ｄ１、・
・・Ｄｉにサンプリングされた画像信号が各ＴｒＰ１を
通じて各信号蓄積容量ＣｓＰに蓄積される。こうして１
フレーム分の画像信号が各信号蓄積容量ＣｓＰに蓄積さ
れた後、期間Ｂが始まると、一括転送パルス発生回路１
０４から一括選択信号ＰＰが出力され、一括転送パルス
供給線１０９Ｐに接続された各ＴｒＰ２が同時にオン状
態となり、各表示画素ＰＸの画素電極１０６に各信号蓄
積容量ＣｓＰから画像信号が転送される。また期間Ｂの
始まりと同時に、共通電極駆動回路１０５からは液晶の
しきい値電圧に相当する信号ＣＯＭが供給される。これ
により、液晶部材１０８には信号蓄積容量ＣｓＰから転
送された画像信号と信号ＣＯＭの電位差に相当する電圧
が印加され、期間Ａで蓄積された１フレーム分の画像信
号が画像として表示される。As shown in FIG. 2, in a moving image display period A, one line of VideoIN to be output within one horizontal scanning period is supplied from the row scanning line driving circuit 102 to the column signal lines D1,. Di is sampled in order. VideoIN in the period A is Video in which the polarity is not inverted.
Is directly sampled as VideoIN.
On the other hand, in the row scanning line driving circuit 102, the row scanning lines GP1,
... Scan signals are sequentially output to GPj. Thereby, each Tr connected to the row scanning lines GP1,.
P1 is turned on line by line, and the column signal lines D1,.
The image signal sampled by Di is stored in each signal storage capacitor CsP through each TrP1. Thus 1
After the image signal for the frame is accumulated in each signal accumulation capacitor CsP and the period B starts, the batch transfer pulse generation circuit 1
04, the collective selection signal PP is output, each TrP2 connected to the collective transfer pulse supply line 109P is simultaneously turned on, and an image signal is transferred from each signal storage capacitor CsP to the pixel electrode 106 of each display pixel PX. At the same time as the start of the period B, a signal COM corresponding to the threshold voltage of the liquid crystal is supplied from the common electrode driving circuit 105. As a result, a voltage corresponding to the potential difference between the image signal transferred from the signal storage capacitor CsP and the signal COM is applied to the liquid crystal member 108, and the image signal for one frame stored in the period A is displayed as an image.
【００５１】また、動画像表示期間の期間Ｂにおいて
は、１水平走査期間内に出力すべき１ライン分のＶｉｄ
ｅｏＩＮが行走査線駆動回路１０２から列信号線Ｄ１、
・・・Ｄｉに順にサンプリングされる。期間ＢでのＶｉ
ｄｅｏＩＮは、極性反転されたＶｉｄｅｏＩＮがサンプ
リングされる。一方、行走査線駆動回路１０２では、行
走査線ＧＮ１、・・・ＧＮｊに順に走査信号が出力され
る。これにより、行走査線ＧＮ１、・・・ＧＮｊに接続
された各ＴｒＮ１が１ラインづつオン状態となり、列信
号線Ｄ１、・・・Ｄｉにサンプリングされた次フレーム
の画像信号が各ＴｒＮ１を通じて各信号蓄積容量ＣｓＮ
に蓄積される。こうして１フレーム分の画像信号が各信
号蓄積容量ＣｓＮに蓄積された後、再び期間Ａが始まる
と、一括転送パルス発生回路１０４から一括選択信号Ｐ
Ｎが出力され、一括転送パルス供給線１０９Ｎに接続さ
れた各ＴｒＮ２が同時にオン状態となり、各表示画素Ｐ
Ｘの画素電極１０６に各信号蓄積容量ＣｓＮから画像信
号が転送される。また期間Ａの始まりと同時に、共通電
極駆動回路１０５からはゼロ電位の信号ＣＯＭが供給さ
れる。これにより、液晶部材１０８には信号蓄積容量Ｃ
ｓＮから転送された画像信号と信号ＣＯＭの電位差に相
当する電圧が印加され、期間Ｂで蓄積された１フレーム
分の画像信号が画像として表示される。In a moving image display period B, one line of Vid to be output within one horizontal scanning period is used.
eoIN is supplied from the row scanning line driving circuit 102 to the column signal line D1,
.. Are sequentially sampled by Di. Vi in period B
The videoIN whose polarity is inverted is sampled as the videoIN. On the other hand, in the row scanning line drive circuit 102, scanning signals are sequentially output to the row scanning lines GN1,. Thereby, each TrN1 connected to the row scanning lines GN1,... GNj is turned on one line at a time, and the image signal of the next frame sampled on the column signal lines D1,. Storage capacity CsN
Is accumulated in After the image signal for one frame is stored in each signal storage capacitor CsN, when the period A starts again, the collective transfer pulse generating circuit 104 outputs the collective selection signal P
N is output, each TrN2 connected to the batch transfer pulse supply line 109N is simultaneously turned on, and each display pixel P
An image signal is transferred from each signal storage capacitor CsN to the X pixel electrode 106. At the same time as the start of the period A, the common electrode driving circuit 105 supplies a signal COM of zero potential. Thus, the liquid crystal member 108 has the signal storage capacitance C
A voltage corresponding to the potential difference between the image signal transferred from sN and the signal COM is applied, and the image signal for one frame accumulated in the period B is displayed as an image.
【００５２】このように、期間Ａでは次の期間Ｂで表示
する画像信号を各信号蓄積容量ＣｓＰに１フレーム分蓄
積し、また期間Ｂでは次の期間Ａで表示する画像信号を
各信号蓄積容量ＣｓＮに１フレーム分蓄積するという動
作を交互に繰り返すことにより、１フレーム毎に極性を
反転させた画像信号で動画像の画像表示を行うことがで
きる。As described above, in the period A, the image signal to be displayed in the next period B is stored in each signal storage capacitor CsP for one frame, and in the period B, the image signal to be displayed in the next period A is stored in each signal storage capacitor CsP. By alternately repeating the operation of accumulating one frame in CsN, it is possible to display a moving image with an image signal whose polarity is inverted for each frame.
【００５３】静止画像表示期間では、Ｖｉｄｅｏ（Ｖｉ
ｄｅｏＩＮ）、極性選択信号ＰＳＥＬ、垂直スタート信
号Ｖｓｔ、垂直クロック信号Ｖｃｋ、水平スタート信号
Ｈｓｔ、水平クロック信号Ｈｃｋ、走査信号の供給を停
止（図２にＤｏｎ´ｔ Ｃａｒｅで示す）するととも
に、ＰＳＥＬ、垂直スタート信号Ｖｓｔ、垂直クロック
信号Ｖｃｋの周期によらない同期信号ＲＰを一括転送パ
ルス発生回路１０４及び共通電極駆動回路１０５に供給
する。この同期信号ＲＰは、通常のフレーム周期よりも
短い周期に設定する。一括転送パルス発生回路１０４か
らは一括選択信号ＰＰ、ＰＮが同期信号ＲＰに応じた短
い周期で交互に供給され、同時に共通電極駆動回路１０
５からは同じく同期信号ＲＰに応じた短い周期で信号Ｃ
ＯＭが供給される。これにより、液晶部材１０８には信
号蓄積容量ＣｓＰもしくはＣｓＮから転送された画像信
号と信号ＣＯＭの電位差に相当する電圧が印加され、信
号蓄積容量ＣｓＰもしくはＣｓＮから転送された画像信
号が静止画像として表示されることになる。In the still image display period, Video (Vi
deoIN), the polarity selection signal PSEL, the vertical start signal Vst, the vertical clock signal Vck, the horizontal start signal Hst, the horizontal clock signal Hck, and the supply of the scanning signal are stopped (indicated by Don't Care in FIG. 2). A synchronization signal RP independent of the periods of the vertical start signal Vst and the vertical clock signal Vck is supplied to the batch transfer pulse generation circuit 104 and the common electrode drive circuit 105. This synchronization signal RP is set to a period shorter than a normal frame period. The collective transfer pulse generating circuit 104 alternately supplies collective selection signals PP and PN at a short cycle corresponding to the synchronization signal RP,
5, the signal C has a short cycle corresponding to the synchronization signal RP.
OM is supplied. As a result, a voltage corresponding to the potential difference between the image signal transferred from the signal storage capacitor CsP or CsN and the signal COM is applied to the liquid crystal member 108, and the image signal transferred from the signal storage capacitor CsP or CsN is displayed as a still image. Will be done.
【００５４】このように、静止画像を表示する場合は、
表示画素ＰＸの信号蓄積容量ＣｓＰに極性の反転しない
画像信号を蓄積し、また信号蓄積容量ＣｓＮに極性の反
転した画像信号を蓄積するために、少なくとも２フレー
ムを必要とするが、前記極性の異なる２種類の画像信号
を蓄積した後は、この蓄積した画像信号を１フレーム毎
に交互に転送することで画像表示を行うことができるた
め、列信号線駆動回路１０１にＶｉｄｅｏ（Ｖｉｄｅｏ
ＩＮ）を入力する必要がない。したがって、図示しない
前段回路においてはフレームメモリからの画像信号の読
み出しが不要となり、回路構成部品の消費電力を削減す
ることができる。As described above, when displaying a still image,
At least two frames are required to store an image signal whose polarity is not inverted in the signal storage capacitor CsP of the display pixel PX and to store an image signal whose polarity is inverted in the signal storage capacitor CsN. After storing the two types of image signals, an image can be displayed by alternately transferring the stored image signals for each frame, so that the column signal line driving circuit 101 can display the video (Video).
IN). Therefore, the preceding circuit (not shown) does not need to read the image signal from the frame memory, and the power consumption of the circuit components can be reduced.
【００５５】さらに静止画像表示期間では、列信号線駆
動回路１０１、行走査線駆動回路１０２、ＴｒＰ１、Ｔ
ｒＮ１、極性反転回路１０３及びこの極性反転回路１０
３に画像信号を供給している図示しない前段回路などを
動作させる必要がないため、この液晶表示装置１００を
含むシステム全体として消費電力を大幅に削減すること
ができる。In the still image display period, the column signal line driving circuit 101, the row scanning line driving circuit 102, TrP1,
rN1, polarity inversion circuit 103 and this polarity inversion circuit 10
Since it is not necessary to operate an unillustrated pre-stage circuit or the like that supplies image signals to the device 3, the power consumption of the entire system including the liquid crystal display device 100 can be significantly reduced.
【００５６】また、静止画像表示期間の画像表示では、
液晶部材１０８に極性の異なる画像信号を交互に印加す
る動作を、通常のフレーム周期よりも短い周期で行うこ
とにより、静止画像表示もしくは動画像表示で前フレー
ムと同一の画像を表示した場合に顕著に現れるフリッカ
を低減することができる。In the image display during the still image display period,
By performing the operation of alternately applying the image signals having different polarities to the liquid crystal member 108 at a cycle shorter than the normal frame cycle, it is remarkable when the same image as the previous frame is displayed in the still image display or the moving image display. Can be reduced.
【００５７】第２の実施形態 上述した第１の実施形態では、動画像表示中だけでなく
静止画像表示中であっても、画像が前フレームに対して
一部分でも変わった場合は、すべてのＴｒＰ１、ＴｒＮ
１でサンプリングをやり直す必要がある。この第２の実
施形態の液晶表示装置では、静止画像表示中にその一部
分の画像が書き換えられる場合において、回路の消費電
力を削減できるようにした例について説明する。Second Embodiment In the first embodiment described above, not only during the display of a moving image but also during the display of a still image, if all the TrP1s are changed when the image is partially changed with respect to the previous frame. , TrN
It is necessary to redo sampling in step 1. In the liquid crystal display device according to the second embodiment, an example will be described in which the power consumption of the circuit can be reduced when a part of the image is rewritten during the display of a still image.
【００５８】図４は、第２の実施形態に係わるカラー液
晶表示装置の構成を示すブロック図である。この液晶表
示装置２００の基本的な構成は、上述した第１の実施形
態とほぼ同じであり、図１と同等の回路には同じ符号を
付けている。なお、図４では水平スタート信号Ｈｓｔ、
水平クロック信号Ｈｃｋ、垂直スタート信号Ｖｓｔ、垂
直クロック信号Ｖｃｋの各信号の記載を省略している
が、通常の動画像表示では、図１と同じくこれら信号が
図示しない前段回路から供給されることはいうまでもな
い。FIG. 4 is a block diagram showing a configuration of a color liquid crystal display device according to the second embodiment. The basic configuration of the liquid crystal display device 200 is almost the same as that of the first embodiment described above, and the same reference numerals are given to the same circuits as those in FIG. In FIG. 4, the horizontal start signal Hst,
Although the description of each signal of the horizontal clock signal Hck, the vertical start signal Vst, and the vertical clock signal Vck is omitted, in a normal moving image display, these signals are supplied from a preceding circuit (not shown) as in FIG. Needless to say.
【００５９】図４において、列信号線駆動回路２０１に
は図示しない前段回路から、列アドレス信号ＡＤＲＳ＿
Ｒ及び列アドレスイネーブル信号ＥＮＡ＿Ｒが入力され
る。ＡＤＲＳ＿Ｒは、書き換えたい表示画素ＰＸに接続
する列信号線を指定する信号である。またＥＮＡ＿Ｒ
は、ＡＤＲＳ＿Ｒによる列信号線の選択を有効又は無効
とする制御信号であり、この実施形態では、ＥＮＡ＿Ｒ
が１のときに選択を有効とし、０のときに選択を無効と
している。この列信号線駆動回路２０１の回路構成を図
５に示す。列信号線駆動回路２０１に入力されたＡＤＲ
Ｓ＿Ｒは、列アドレスデコーダ２０１によりアドレスが
示す信号線の選択信号に変換される。この選択信号は、
ＥＮＡ＿Ｒにより制御されるスイッチ回路２１１のオン
／オフにより信号の有効又無効が決められ、有効とされ
た場合のみスイッチ回路２１２に送られる。スイッチ回
路２１２では、ビデオバス２１３から供給されるＶｉｄ
ｅｏＩＮのうち、前記選択信号により選択されたＶｉｄ
ｅｏＩＮのみが対応する列信号線にサンプリングされ
る。In FIG. 4, a column signal line driving circuit 201 receives a column address signal ADRS_
R and a column address enable signal ENA_R are input. ADRS_R is a signal for specifying a column signal line connected to the display pixel PX to be rewritten. Also ENA_R
Is a control signal for enabling or disabling column signal line selection by ADRS_R. In this embodiment, ENA_R
Is 1 when the selection is valid, and when 0, the selection is invalid. FIG. 5 shows a circuit configuration of the column signal line driving circuit 201. ADR input to column signal line drive circuit 201
S_R is converted by the column address decoder 201 into a selection signal for the signal line indicated by the address. This selection signal
The validity or invalidity of the signal is determined by the on / off of the switch circuit 211 controlled by ENA_R, and is sent to the switch circuit 212 only when the signal is validated. In the switch circuit 212, the Vid supplied from the video bus 213
Of eoIN, the Vid selected by the selection signal
Only eoIN is sampled on the corresponding column signal line.
【００６０】また図４において、行走査線駆動回路２０
２には図示しない前段回路から、行アドレス信号ＡＤＲ
Ｓ＿Ｃ及び行アドレスイネーブル信号ＥＮＡ＿Ｃが入力
される。ＡＤＲＳ＿Ｃは、書き換えたい表示画素ＰＸに
接続する行走査線を選択するための信号である。またＥ
ＮＡ＿Ｃは、ＡＤＲＳ＿Ｃによる行走査線の選択を有効
又は無効とする制御信号であり、この実施形態では、Ｅ
ＮＡ＿Ｃが１のときに選択を有効とし、０のときに選択
を無効としている。この行走査線駆動回路２０２の回路
構成を図６に示す。行走査線駆動回路２０２に入力され
たＡＤＲＳ＿Ｃは、行アドレスデコーダ２２０によりア
ドレスが示す走査線の選択信号に変換される。この選択
信号は、ＥＮＡ＿Ｃにより制御されるスイッチ回路２２
１のオン／オフにより信号の有効／無効が決められ、有
効とされた場合のみ対応する走査線に走査信号として出
力される。In FIG. 4, the row scanning line driving circuit 20
2, a row address signal ADR from a preceding circuit (not shown).
S_C and a row address enable signal ENA_C are input. ADRS_C is a signal for selecting a row scanning line connected to the display pixel PX to be rewritten. Also E
NA_C is a control signal for enabling or disabling the selection of the row scanning line by ADRS_C.
When NA_C is 1, the selection is valid, and when it is 0, the selection is invalid. FIG. 6 shows a circuit configuration of the row scanning line driving circuit 202. The ADRS_C input to the row scanning line driving circuit 202 is converted by the row address decoder 220 into a scanning line selection signal indicated by the address. This selection signal is supplied to the switch circuit 22 controlled by ENA_C.
The validity / invalidity of the signal is determined by turning on / off 1 and only when the signal is valid is output as a scanning signal to the corresponding scanning line.
【００６１】なお、図５及び図６では、シフトレジスタ
などの回路を省略している。また、その他の回路構成及
び表示画素ＰＸの構成は第１の実施形態と同じであるた
め、説明を省略する。In FIGS. 5 and 6, circuits such as shift registers are omitted. Further, the other circuit configuration and the configuration of the display pixel PX are the same as those of the first embodiment, and thus the description is omitted.
【００６２】続いて、静止画像表示中にその一部分の画
像を書き換える場合の動作について説明する。Next, the operation of rewriting a part of the image during the display of the still image will be described.
【００６３】図７は、液晶表示装置２００の動作タイミ
ングを示すタイミングチャートであり、列信号線駆動回
路２０１及び行走査線駆動回路２０２の動作タイミング
を示している。FIG. 7 is a timing chart showing the operation timing of the liquid crystal display device 200, and shows the operation timing of the column signal line driving circuit 201 and the row scanning line driving circuit 202.
【００６４】図７において、書き換えが必要な表示画素
ＰＸのアドレスを例えばｉ列目の１行目とすると、期間
“ａ”に示すように、ＡＤＲＳ＿Ｃ＝ＣＡ１、ＡＤＲＳ
＿Ｒ＝ＲＡｉと設定する。ここで、ＣＡ１は行走査線Ｇ
の１行目、ＲＡｉは列信号線Ｄのｉ列目を表している。
またＥＮＡ＿Ｃ、ＥＮＡ＿Ｒともに１とすることによ
り、ｉ列目の１行目にある表示画素ＰＸのＴｒＰ１のト
ランジスタもしくはＴｒＮ１のトランジスタのみがオン
状態となり、ｉ列目の列信号線にサンプリングされたＶ
ｉｄｅｏＩＮがｉ列目の１行目にある表示画素ＰＸの信
号蓄積容量ＣｓＰ又はＣｓＮに蓄積される。In FIG. 7, if the address of the display pixel PX that needs to be rewritten is, for example, the first row of the i-th column, ADRS_C = CA1, ADRS_C
Set _R = RAi. Here, CA1 is the row scanning line G
In the first row, RAi represents the i-th column of the column signal line D.
By setting both ENA_C and ENA_R to 1, only the TrP1 transistor or TrN1 transistor of the display pixel PX in the first row of the i-th column is turned on, and Vs sampled on the column signal line of the i-th column.
The videoIN is stored in the signal storage capacitor CsP or CsN of the display pixel PX in the first row of the i-th column.
【００６５】期間“ａ”以外の期間“ｂ”、“ｃ”、
“ｄ”、“ｅ”、“ｆ”についても、書き換えの対象と
なる表示画素が異なるだけで動作は同じである。なお図
７において、ＡＤＲＳ＿ＣのＣＡｊ＊２は、行走査線Ｇ
のｊ×２行目を、またＣＡｊ＊２−１はｊ×２−１行目
をそれぞれ表している。Periods "b", "c", other than period "a"
The operations of “d”, “e”, and “f” are the same except that the display pixel to be rewritten is different. In FIG. 7, CAj * 2 of ADRS_C is the row scanning line G
, And CAj * 2-1 represents the j × 2-1 row.
【００６６】一方、一括転送パルス発生回路１０４に
は、この表示画素の書き換え動作とは非同期であって、
通常のフレーム周期よりも短い周期に設定された同期信
号ＲＰが供給されている。そして、一括転送パルス発生
回路１０４からは一括転送パルスＰＰ、ＰＮが同期信号
ＲＰに応じた短い周期で交互に供給され、同時に共通電
極駆動回路１０５からは同じく同期信号ＲＰに応じた短
い周期で信号ＣＯＭが供給される。On the other hand, the batch transfer pulse generation circuit 104 is asynchronous with the rewriting operation of this display pixel,
A synchronization signal RP set to a cycle shorter than a normal frame cycle is supplied. Then, collective transfer pulses PP and PN are alternately supplied from the collective transfer pulse generating circuit 104 at a short cycle corresponding to the synchronizing signal RP, and at the same time, signals are output from the common electrode driving circuit 105 at a short cycle according to the synchronizing signal RP. COM is supplied.
【００６７】一括転送パルス発生回路１０４から同期信
号ＲＰに同期したタイミングで一括選択信号ＰＰ又はＰ
Ｎが出力されると、各ＴｒＰ２が同時にオン状態とな
り、各表示画素ＰＸの画素電極１０６に各信号蓄積容量
ＣｓＰ又はＣｓＮから画像信号が転送される。このと
き、期間“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”、
“ｆ”で新たな画像信号の書き込みがあった表示画素Ｐ
ＸのＣｓＰ又はＣｓＮからは、書き換えられた画像信号
が転送される。一方、書き換えの対象とならなかった他
の表示画素ＰＸの信号蓄積容量ＣｓＰ又はＣｓＮから
は、前回蓄積された画像信号が転送される。The batch selection signal PP or P at a timing synchronized with the synchronization signal RP from the batch transfer pulse generation circuit 104.
When N is output, each TrP2 is simultaneously turned on, and an image signal is transferred from each signal storage capacitor CsP or CsN to the pixel electrode 106 of each display pixel PX. At this time, the periods “a”, “b”, “c”, “d”, “e”,
The display pixel P to which a new image signal has been written at “f”
The rewritten image signal is transferred from CsP or CsN of X. On the other hand, the previously stored image signal is transferred from the signal storage capacitors CsP or CsN of the other display pixels PX that have not been rewritten.
【００６８】上記動作によれば、静止画像表示中であっ
ても、期間“ａ”〜“ｆ”で書き込みがなされた表示画
素ＰＸでは、新たに書き込まれた画像信号による画像が
表示されることになる。According to the above-described operation, even when a still image is being displayed, an image based on the newly written image signal is displayed in the display pixels PX to which writing has been performed in the periods “a” to “f”. become.
【００６９】このように、第２の実施形態においては、
全表示画素のうちの書き換えが必要な表示画素のみを選
択的に書き換えることができるため、静止画像表示中に
その一部分の画像を書き換える場合でも、すべてのＴｒ
Ｐ１、ＴｒＮ１でサンプリングをやり直す必要がなく、
回路の消費電力を大幅に削減することができる。As described above, in the second embodiment,
Since only the display pixels that need to be rewritten among all the display pixels can be selectively rewritten, even if a part of the image is rewritten during the still image display, all the Tr
There is no need to redo sampling at P1 and TrN1,
The power consumption of the circuit can be significantly reduced.
【００７０】また、この第２の実施形態においても、静
止画像表示期間の画像表示では、液晶部材に１０８に極
性の異なる画像信号を交互に印加する動作を、通常のフ
レーム周期よりも短い周期で行うことにより、静止画像
表示もしくは動画像表示で前フレームと同一の画像を表
示した場合に顕著に現れるフリッカを低減することがで
きる。Also in the second embodiment, in the image display during the still image display period, the operation of alternately applying the image signals having different polarities to the liquid crystal member 108 is performed in a cycle shorter than the normal frame cycle. By doing so, it is possible to reduce flicker that appears remarkably when the same image as the previous frame is displayed in still image display or moving image display.
【００７１】第３の実施形態 この第３の実施形態では、高画質表示を行った場合にＤ
／Ａコンバータの消費電力を増加させることがなく、且
つノイズの影響を受けにくくした例について説明する。Third Embodiment In the third embodiment, when high-quality display is performed, D
An example in which the power consumption of the / A converter is not increased and the influence of noise is reduced will be described.
【００７２】図８は、第３の実施形態に係わるカラー液
晶表示装置の構成を示すブロック図である。図１と同等
の回路には同じ符号を付けている。FIG. 8 is a block diagram showing a configuration of a color liquid crystal display device according to the third embodiment. Circuits equivalent to those in FIG. 1 are denoted by the same reference numerals.
【００７３】液晶表示装置３００は、マトリクス状に配
置された複数の表示画素ＰＸと、これら表示画素ＰＸを
駆動する列信号線駆動回路３０１、行走査線駆動回路３
０２、一括転送パルス発生回路３０４及び共通電極駆動
回路３０５を備えている。The liquid crystal display device 300 includes a plurality of display pixels PX arranged in a matrix, a column signal line driving circuit 301 for driving these display pixels PX, and a row scanning line driving circuit 3.
02, a batch transfer pulse generation circuit 304 and a common electrode drive circuit 305.
【００７４】この液晶表示装置３００では、図示しない
単結晶のシリコン基板上に複数の列信号線Ｄ１，・・・
Ｄｉ（以下、適宜にＤと総称する）が平行して配置され
ており、またこれと直交する方向に複数の行走査線Ｇ
１，・・・Ｇｊ（以下、適宜にＧと総称する）が配置さ
れている。各列信号線Ｄと行信号線Ｇとの交差部にはそ
れぞれ表示画素ＰＸが形成されている。In the liquid crystal display device 300, a plurality of column signal lines D1,.
Di (hereinafter, appropriately referred to as D) are arranged in parallel, and a plurality of row scanning lines G are arranged in a direction orthogonal to this.
1,... Gj (hereinafter collectively referred to as G as appropriate) are arranged. A display pixel PX is formed at each intersection of each column signal line D and each row signal line G.
【００７５】表示画素ＰＸは、第１のスイッチングトラ
ンジスタＴｒ１（以下、Ｔｒ１と略称する）、第２のス
イッチングトランジスタＴｒ２（以下、Ｔｒ２と略称す
る）、信号蓄積容量Ｃｓ、画素電極１０６、共通電極１
０７及びこれら電極間に保持される液晶部材１０８から
構成されている。このうち、Ｔｒ１の一方の主端子でる
ドレインは列信号線Ｄに、他方の主端子であるソースは
信号蓄積容量Ｃｓ及びＴｒ２のドレインに、制御端子で
あるゲートは行走査線Ｇにそれぞれ接続されている。ま
たＴｒ２の一方の主端子であるドレインはＴｒ１のソー
ス及び信号蓄積容量Ｃｓに、他方の主端子であるソース
は画素電極１０６に、制御端子であるゲートは一括転送
パルス供給線１０９にそれぞれ接続されている。なお、
共通電極１０７は、前記図示しないシリコン基板と対向
配置された図示しない対向基板上に形成されている。The display pixel PX includes a first switching transistor Tr1 (hereinafter abbreviated as Tr1), a second switching transistor Tr2 (hereinafter abbreviated as Tr2), a signal storage capacitor Cs, a pixel electrode 106, a common electrode 1
07 and a liquid crystal member 108 held between these electrodes. Of these, the drain as one main terminal of Tr1 is connected to the column signal line D, the source as the other main terminal is connected to the drains of the signal storage capacitors Cs and Tr2, and the gate as the control terminal is connected to the row scanning line G. ing. The drain as one main terminal of Tr2 is connected to the source and signal storage capacitor Cs of Tr1, the source as the other main terminal is connected to pixel electrode 106, and the gate as a control terminal is connected to batch transfer pulse supply line 109, respectively. ing. In addition,
The common electrode 107 is formed on a counter substrate (not shown) that is arranged to face the silicon substrate (not shown).
【００７６】上記第１のスイッチングトランジスタＴｒ
１は、第３の実施形態における第１のスイッチング素子
であり、第２のスイッチングトランジスタＴｒ２は、第
３の実施形態における第２のスイッチング素子である。
また、信号蓄積容量Ｃｓは、第３の実施形態における補
助容量である。The first switching transistor Tr
1 is a first switching element in the third embodiment, and a second switching transistor Tr2 is a second switching element in the third embodiment.
Further, the signal storage capacitance Cs is the auxiliary capacitance in the third embodiment.
【００７７】列信号線駆動回路３０１は、後述するよう
にシフトレジスタを含む回路で構成されており、水平ス
タート信号Ｈｓｔ、水平クロック信号Ｈｃｋ、パルス幅
変調回路用クロック信号Ｐｃｋ及び、正又は負極性の基
準電圧Ｖｒｅｆに基づいて、デジタルの階調データ（Ｖ
ｉｄｅｏ）をアナログの表示信号電圧に変換し、１フレ
ーム毎に正又は負極性の表示信号電圧を列信号線Ｄ１、
・・・Ｄｊに順次サンプリングする。The column signal line driving circuit 301 is constituted by a circuit including a shift register as described later, and includes a horizontal start signal Hst, a horizontal clock signal Hck, a clock signal Pck for a pulse width modulation circuit, and a positive or negative polarity signal. Based on the reference voltage Vref of the digital gradation data (V
(ideo) is converted to an analog display signal voltage, and the display signal voltage of positive or negative polarity is converted into the column signal line D1,
... Sampling is sequentially performed on Dj.
【００７８】図９は、列信号線駆動回路３０１の回路構
成図である。この実施形態３の列信号駆動回路３０１
は、シフトレジスタ３１１，ラッチ回路３１２，パルス
幅変調回路３１３及びアナログスイッチ３１４で構成さ
れている。FIG. 9 is a circuit diagram of the column signal line drive circuit 301. Column signal drive circuit 301 of the third embodiment
Is composed of a shift register 311, a latch circuit 312, a pulse width modulation circuit 313, and an analog switch 314.
【００７９】シフトレジスタ３１１は、外部の前段回路
からシリアルデータとして入力されたｎビット×ｉのデ
ジタルの階調データと水平スタート信号Ｈｓｔを、水平
クロック信号Ｈｃｋのタイミングで順次シフトし、ｎビ
ット毎のパラレルな階調データに変換して出力する。The shift register 311 sequentially shifts the n-bit × i digital gradation data and the horizontal start signal Hst inputted as serial data from the external preceding circuit at the timing of the horizontal clock signal Hck, And outputs the data.
【００８０】ラッチ回路３１２は、シフトレジスタ３１
１から出力されたｎビット毎のパラレルな階調データ
を、水平スタート信号Ｈｓｔと水平クロック信号Ｈｃｋ
の論理積でラッチする。The latch circuit 312 includes the shift register 31
1 is used as the horizontal start signal Hst and the horizontal clock signal Hck.
Latch with the logical product of
【００８１】パルス幅変調回路３１３は、ラッチ回路３
１２から出力されたｎビットの階調データを、水平クロ
ック信号Ｈｃｋとパルス幅変調回路用クロック信号Ｐｃ
ｋに基づいてパルス幅信号に変換する。パルス幅信号と
は、階調データに応じたパルス幅をもつパルス信号であ
り、階調データの信号値が大きければパルス幅の広いパ
ルス信号となり、小さければパルス幅の狭いパルス信号
となる。The pulse width modulation circuit 313 is connected to the latch circuit 3
The horizontal clock signal Hck and the pulse width modulation circuit clock signal Pc
The signal is converted into a pulse width signal based on k. The pulse width signal is a pulse signal having a pulse width corresponding to the gradation data. If the signal value of the gradation data is large, the pulse signal has a wide pulse width, and if the signal value is small, the pulse signal has a narrow pulse width.
【００８２】アナログスイッチ回路３１４は、並列に配
置された複数のアナログスイッチで構成されている。各
アナログスイッチの一方の端子には基準電圧Ｖｒｅｆが
供給される基準電圧線３１５が共通に接続され、他方の
端子には各列信号線Ｄに接続されている。各アナログス
イッチのオン／オフは、前記パルス幅信号により制御さ
れており、オン時には、基準電圧線３１５と列信号線Ｄ
とを導通させ、基準電圧Ｖｒｅｆを列信号線Ｄに出力す
る。このとき、基準電圧Ｖｒｅｆはパルス幅の分だけ列
信号線Ｄにサンプリングされる。The analog switch circuit 314 is composed of a plurality of analog switches arranged in parallel. A reference voltage line 315 to which a reference voltage Vref is supplied is commonly connected to one terminal of each analog switch, and the other terminal is connected to each column signal line D. ON / OFF of each analog switch is controlled by the pulse width signal. When the analog switch is ON, the reference voltage line 315 and the column signal line D
And the reference voltage Vref is output to the column signal line D. At this time, the reference voltage Vref is sampled on the column signal line D by an amount corresponding to the pulse width.
【００８３】行走査線駆動回路３０２は、図示しないシ
フトレジスタを含む回路で構成されており、垂直スター
ト信号Ｖｓｔ及び垂直クロック信号Ｖｃｋに基づいて、
行走査線Ｇ１，・・・Ｇｊに１水平走査期間ごとに走査
信号を出力する。この走査信号により選択されたＴｒ１
ではトランジスタがオン状態となり、ドレイン〜ソース
間が導通するため、列信号線駆動回路３０１から列信号
線Ｄにサンプリングされた表示信号電位は信号蓄積容量
Ｃｓに蓄積される。The row scanning line driving circuit 302 is composed of a circuit including a shift register (not shown), and based on a vertical start signal Vst and a vertical clock signal Vck.
A scanning signal is output to the row scanning lines G1,... Gj every horizontal scanning period. Tr1 selected by this scanning signal
In this case, the transistor is turned on, and conduction between the drain and the source is conducted, so that the display signal potential sampled from the column signal line driving circuit 301 to the column signal line D is stored in the signal storage capacitor Cs.
【００８４】一括転送パルス発生回路３０４は、図示し
ない前段回路から供給される同期信号ＲＰに同期して、
１フレーム毎に、信号蓄積容量Ｃｓに蓄積された正又は
負極性の表示信号電位を画素電極１０６に転送するため
の一括転送パルスＰを一括転送パルス供給線１０９を通
じて供給する。The batch transfer pulse generation circuit 304 synchronizes with a synchronization signal RP supplied from a preceding stage circuit (not shown),
A collective transfer pulse P for transferring the positive or negative display signal potential stored in the signal storage capacitor Cs to the pixel electrode 106 is supplied through the collective transfer pulse supply line 109 for each frame.
【００８５】共通電極駆動回路３０５からは、前記前段
回路から供給される同期信号ＲＰに同期して、信号ＣＯ
Ｍが共通電極１０７に供給される。この信号ＣＯＭは画
素電極１０６に転送される表示信号電圧の極性とは反対
極性の信号パルスとして供給される。これにより、液晶
部材１０８には画像信号と信号ＣＯＭの電位差に相当す
る電圧が印加される。一般的な液晶表示装置では、信号
ＣＯＭの信号電圧幅は液晶のしきい値電圧に、また表示
信号電圧は液晶の光変調動作を生じる信号電圧レベル
（信号分電圧）に設定される。The common electrode driving circuit 305 outputs a signal CO in synchronization with the synchronizing signal RP supplied from the preceding circuit.
M is supplied to the common electrode 107. This signal COM is supplied as a signal pulse having a polarity opposite to the polarity of the display signal voltage transferred to the pixel electrode 106. As a result, a voltage corresponding to the potential difference between the image signal and the signal COM is applied to the liquid crystal member 108. In a general liquid crystal display device, the signal voltage width of the signal COM is set to a threshold voltage of the liquid crystal, and the display signal voltage is set to a signal voltage level (signal divided voltage) that causes an optical modulation operation of the liquid crystal.
【００８６】上記階調データＶｉｄｅｏ、水平スタート
信号Ｈｓｔ、水平クロック信号Ｈｃｋ、パルス幅変調回
路用クロック信号Ｐｃｋ、基準電圧Ｖｒｅｆ、垂直スタ
ート信号Ｖｓｔ、垂直クロック信号Ｖｃｋ及び同期信号
ＲＰは、図示しない前段回路（メインコントロールＩＣ
など）から供給されている。The above-mentioned gradation data Video, horizontal start signal Hst, horizontal clock signal Hck, clock signal Pck for pulse width modulation circuit, reference voltage Vref, vertical start signal Vst, vertical clock signal Vck and synchronization signal RP are not shown in the preceding figures. Circuit (Main control IC
Etc.).
【００８７】図１０は、列信号線駆動回路３０１の動作
タイミングを示すタイミングチャートである。なお、階
調データＶｉｄｅｏにおけるカッコ内の表記は、その階
調データが書き込まれる表示画素ＰＸの座標を表してい
る。例えばＶ（１，２Ｌｉｎｅ）は１列目で且つ２行目
（２ライン目）に位置する表示画素ＰＸに書き込まれる
階調データを示している。FIG. 10 is a timing chart showing the operation timing of the column signal line drive circuit 301. Note that the notation in parentheses in the gradation data Video indicates the coordinates of the display pixel PX where the gradation data is written. For example, V (1,2Line) indicates the grayscale data written to the display pixels PX located in the first column and the second row (second line).
【００８８】シフトレジスタ３１１に入力されたｎビッ
ト×ｉのデジタルの階調データＶｉｄｅｏ（ａ）と水平
スタート信号Ｈｓｔ（ｇ）は、水平クロック信号Ｈｃｋ
（ｈ）のタイミングで順次シフトされ、ｎビット毎のパ
ラレルな階調データに変換される。そして、ラッチ回路
３１２にｉ行分のパラレルな階調データとして出力され
る。シフトレジスタ３１１から出力された階調データ
は、ラッチ回路３１２で水平スタート信号Ｈｓｔと水平
クロック信号Ｈｃｋとの論理積でラッチされた後、シフ
トレジスタ３１１への入力から１水平走査期間分遅れた
タイミングでラッチ出力（ｃ）される。さらに、ラッチ
回路３１２から出力された階調データは、パルス幅変調
回路３１３で水平クロック信号Ｈｃｋ（ｈ）とパルス幅
変調回路用クロック信号Ｐｃｋ（ｂ）によりパルス幅信
号に変換され、パルス幅変調回路出力（ｄ）となる。ア
ナログスイッチ回路３１４では、パルス幅信号のパルス
幅の分だけ基準電圧線３１５と列信号線Ｄとが導通し、
パルス幅変調回路出力（ｄ）として取り出され、列信号
線Ｄにサンプリングされる。図１０のＤ１（ｉ）は、列
信号線Ｄ１に出力されるパルス幅信号の例を示してい
る。The n-bit × i digital gradation data Video (a) and the horizontal start signal Hst (g) input to the shift register 311 are the same as the horizontal clock signal Hck.
The data is sequentially shifted at the timing of (h) and is converted into parallel grayscale data for every n bits. Then, the data is output to the latch circuit 312 as parallel grayscale data for i rows. The grayscale data output from the shift register 311 is latched by the logical product of the horizontal start signal Hst and the horizontal clock signal Hck by the latch circuit 312 and then delayed from the input to the shift register 311 by one horizontal scanning period. Is latched (c). Further, the grayscale data output from the latch circuit 312 is converted into a pulse width signal by the pulse width modulation circuit 313 using the horizontal clock signal Hck (h) and the clock signal Pck (b) for the pulse width modulation circuit. It becomes the circuit output (d). In the analog switch circuit 314, the reference voltage line 315 and the column signal line D conduct for the amount of the pulse width of the pulse width signal.
The signal is taken out as a pulse width modulation circuit output (d) and is sampled on the column signal line D. D1 (i) in FIG. 10 shows an example of the pulse width signal output to the column signal line D1.
【００８９】こうして、１水平走査期間内に出力すべき
１ライン分の階調データがパルス幅信号に変換されて列
信号線Ｄ１，・・・Ｄｊに順にサンプリングされる。一
方、行走査線駆動回路３０２では、１水平走査期間毎に
行走査線Ｇ１，・・・Ｇｊの順に走査信号が出力される
ことにより、各行走査線Ｇに接続された各Ｔｒ１がオン
状態となり、列信号線Ｄ１，・・・Ｄｊにサンプリング
された１ライン分のパルス幅信号が各Ｔｒ１を通じて各
信号蓄積容量Ｃｓに出力される。このとき、信号蓄積容
量Ｃｓには、コンデンサの容量分と配線抵抗の時定数に
応じた電荷（時間積分電荷）が蓄積される。図１０のＣ
ｓ電位（ｊ）は、行走査線Ｇの１Ｌｉｎｅ，２Ｌｉｎ
ｅ，・・・ｊＬｉｎｅに対応する各水平走査期間におい
て、列信号線Ｄ１にサンプリングされたパルス幅信号に
応じて蓄積された表示信号電圧を示している。このよう
に、信号蓄積容量Ｃｓにコンデンサの容量分と配線抵抗
の時定数に応じた電荷が蓄積されることで、入力された
デジタルの階調データはその情報量に応じたアナログの
表示信号電圧に変換される。なお、表示信号電圧として
蓄積される電荷の時間当たりの蓄積量は、基準電圧Ｖｒ
ｅｆで調整することができる。In this manner, the grayscale data for one line to be output within one horizontal scanning period is converted into a pulse width signal, and is sequentially sampled on the column signal lines D1,... Dj. On the other hand, in the row scanning line driving circuit 302, the scanning signals are output in the order of the row scanning lines G1,... Gj every one horizontal scanning period, so that each Tr1 connected to each row scanning line G is turned on. , Dj are output to each signal storage capacitor Cs through each Tr1. At this time, a charge (time integrated charge) corresponding to the capacitance of the capacitor and the time constant of the wiring resistance is stored in the signal storage capacitor Cs. C in FIG.
The s potential (j) is 1 Line, 2 Lin of the row scanning line G.
In each horizontal scanning period corresponding to e,... jLine, the display signal voltage accumulated according to the pulse width signal sampled on the column signal line D1 is shown. In this manner, the charge corresponding to the capacitance of the capacitor and the time constant of the wiring resistance is stored in the signal storage capacitor Cs, so that the input digital grayscale data is converted into an analog display signal voltage corresponding to the information amount. Is converted to Note that the amount of charge stored per unit time as the display signal voltage is equal to the reference voltage Vr.
It can be adjusted with ef.
【００９０】このような動作を行走査線Ｇの１Ｌｉｎ
ｅ，２Ｌｉｎｅ，・・・ｊＬｉｎｅまで順に実行するこ
とにより、すべての表示画素ＰＸの信号蓄積容量Ｃｓ
に、それぞれの階調データの情報量に応じた表示信号電
圧が蓄積される。Such an operation is performed on the 1-line of the row scanning line G.
e, 2Line,..., jLine are executed in order to obtain the signal storage capacitance Cs of all the display pixels PX.
Then, a display signal voltage corresponding to the information amount of each gradation data is accumulated.
【００９１】その後、同期信号ＲＰ（ｋ）に同期した一
括転送パルスＰ（ｌ）が、一括転送パルス発生回路３０
４から各Ｔｒ２のゲートに供給されると、すべてのＴｒ
２がオン状態となり、信号蓄積容量Ｃｓに蓄積されてい
た表示信号電圧が、対応する各画素電極１０６に同時に
転送される。また、これと同期して共通電極駆動回路１
０５からは表示信号電圧とは逆極性の信号ＣＯＭ（ｍ）
が供給される。これにより、液晶部材１０８には信号蓄
積容量Ｃｓから転送された表示信号電圧と信号ＣＯＭの
電位差に相当する電圧が印加され、１フレーム分の階調
データが画像として表示される。Thereafter, the batch transfer pulse P (l) synchronized with the synchronization signal RP (k) is supplied to the batch transfer pulse generation circuit 30.
4 to the gate of each Tr2, all Tr2
2 is turned on, and the display signal voltage stored in the signal storage capacitor Cs is simultaneously transferred to the corresponding pixel electrodes 106. In synchronization with this, the common electrode driving circuit 1
From 05, the signal COM (m) having the opposite polarity to the display signal voltage
Is supplied. As a result, a voltage corresponding to the potential difference between the display signal voltage transferred from the signal storage capacitor Cs and the signal COM is applied to the liquid crystal member 108, and grayscale data for one frame is displayed as an image.
【００９２】この第３の実施形態に示す液晶表示装置３
００では、基準電圧Ｖｒｅｆ（ｅ）と信号ＣＯＭ（ｍ）
の極性を１フレーム毎に交番させることで極性反転駆動
を行うことができる。このような電圧極性の切り替え
は、列信号線駆動回路３０１に基準電圧Ｖｒｅｆや信号
ＣＯＭを供給する図示しない前段回路で制御することが
できる。図１０では、正極性の基準電圧Ｖｒｅｆと負極
性の信号ＣＯＭで駆動した場合の例を示している。The liquid crystal display device 3 shown in the third embodiment
00, the reference voltage Vref (e) and the signal COM (m)
The polarity inversion driving can be performed by alternately changing the polarity of each frame. Such switching of the voltage polarity can be controlled by a preceding circuit (not shown) that supplies the reference voltage Vref and the signal COM to the column signal line driving circuit 301. FIG. 10 shows an example in the case of driving with the reference voltage Vref of the positive polarity and the signal COM of the negative polarity.
【００９３】以上説明したように、第３の実施形態にお
いては、デジタルの階調データをパルス幅信号に変換
し、この信号のパルス幅でサンプリングした基準電圧を
信号蓄積容量Ｃｓに蓄積することで、デジタルの階調デ
ータをその情報量に応じたアナログの表示信号電圧に変
換するようにしているため、カラー色数が多い高画質表
示を行う場合においても、出力振幅の大きなＤ／Ａコン
バータが不要となり、消費電力の増加を抑えることがで
きる。また、大きな信号振幅をもつアナログの入力画像
信号を使用することがないので、信号ノイズの影響を受
けにくくすることができる。As described above, in the third embodiment, digital gradation data is converted into a pulse width signal, and the reference voltage sampled with the pulse width of this signal is stored in the signal storage capacitor Cs. Since the digital gradation data is converted into an analog display signal voltage corresponding to the amount of information, a D / A converter having a large output amplitude can be used even when performing high-quality display with a large number of colors. This is unnecessary, and an increase in power consumption can be suppressed. Further, since an analog input image signal having a large signal amplitude is not used, the influence of signal noise can be reduced.
【００９４】なお、第３の実施形態に関連する従来技術
として、特開平７−６４５１１号公報には、パルス幅変
調による階調駆動回路が開示されている。しかし、この
特開平７−６４５１１号公報の階調駆動回路が適用され
る液晶表示装置では、表示画素に１つのスイッチングト
ランジスタしか備えていないため、表示電位を液晶セル
や蓄積容量に書き込む時間がデータバスラインや走査バ
スラインの配線容量により制限され、高速駆動は困難で
あり、液晶表示装置の大画面化又は高精細化には対応で
きないという問題点がある。また、基準電圧Ｖｒｅｆも
２のｎ乗分必要となるために、回路構成が大規模にな
り、消費電力を低減することが難しいという問題点があ
る。As a prior art related to the third embodiment, Japanese Patent Application Laid-Open No. 7-64511 discloses a gradation drive circuit using pulse width modulation. However, in a liquid crystal display device to which the gradation driving circuit disclosed in JP-A-7-64511 is applied, since only one switching transistor is provided in a display pixel, it takes time to write a display potential to a liquid crystal cell or a storage capacitor. It is limited by the wiring capacity of the bus line and the scanning bus line, and it is difficult to drive at high speed. In addition, since the reference voltage Vref is also required to be 2 n, there is a problem that the circuit configuration becomes large-scale and it is difficult to reduce power consumption.
【００９５】これに対して第３の実施形態では、第１の
スイッチングトランジスタで蓄積した表示信号電圧を、
第２のスイッチングトランジスタにより一括して表示画
素に書き込むようにしているため、表示信号電圧の書き
込みに際して配線容量の影響を受けにくく、液晶表示装
置が大画面化又は高精細化した場合でも、信号蓄積容量
Ｃｓを小さくすることによって高速駆動が可能となる。
また、１つの基準電圧Ｖｒｅｆで表示信号電圧を無段階
に作り出すことができるため、特開平７−６４５１１号
公報の階調駆動回路に比べて回路構成を簡略化すること
ができ、消費電力も低減することができる。On the other hand, in the third embodiment, the display signal voltage accumulated by the first switching transistor is
Since writing to the display pixels is performed collectively by the second switching transistor, the writing of the display signal voltage is not easily affected by the wiring capacitance, and even when the liquid crystal display device has a large screen or high definition, the signal accumulation is difficult. High speed driving is possible by reducing the capacitance Cs.
Further, since the display signal voltage can be generated steplessly with one reference voltage Vref, the circuit configuration can be simplified and the power consumption can be reduced as compared with the gradation driving circuit disclosed in JP-A-7-64511. can do.
【００９６】[0096]
【発明の効果】請求項１の液晶表示装置においては、表
示画素の第１の補助容量及び第２の補助容量に極性の異
なる２種類の画像信号を蓄積し、これらの画像信号を１
フレーム毎に交互に画素電極に転送することで静止画像
表示を行うようにしたので、静止画像表示期間は列信号
駆動回路に画像信号を入力する必要がなく、前段回路で
はフレームメモリからの画像信号の読み出しが不要とな
るため、回路構成部品の消費電力を削減することができ
る。また静止画像表示期間では、列信号線駆動回路だけ
でなく、行走査線駆動回路、第１及び第３のスイッチン
グ素子、極性反転回路及び前段回路などを動作させる必
要がないため、この液晶表示装置を含むシステム全体と
して消費電力を大幅に削減することができる。According to the liquid crystal display device of the first aspect, two kinds of image signals having different polarities are accumulated in the first auxiliary capacitance and the second auxiliary capacitance of the display pixel, and these image signals are converted into one.
Since a still image is displayed by alternately transferring the image signal to the pixel electrode for each frame, it is not necessary to input an image signal to the column signal driving circuit during the still image display period. Since the reading of the data is unnecessary, the power consumption of the circuit components can be reduced. In the still image display period, not only the column signal line drive circuit but also the row scan line drive circuit, the first and third switching elements, the polarity inversion circuit, the preceding circuit, and the like do not need to be operated. , The power consumption of the entire system can be greatly reduced.
【００９７】さらに、静止画像表示期間の画像表示で
は、液晶部材に極性の異なる画像信号を交互に印加する
動作を、通常のフレーム周期よりも短い周期で行うこと
により、静止画像表示もしくは動画像表示で前フレーム
と同一の画像を表示した場合に顕著に現れるフリッカを
低減することができる。Further, in the image display during the still image display period, the operation of alternately applying the image signals having different polarities to the liquid crystal member is performed in a cycle shorter than a normal frame cycle, thereby displaying a still image or a moving image. Thus, flicker that appears remarkably when the same image as the previous frame is displayed can be reduced.
【００９８】請求項２の液晶表示装置においては、全表
示画素のうちの書き換えが必要な表示画素のみを選択的
に書き換えるようにしたので、静止画像表示中にその一
部分の画像を書き換える場合でも、すべての第１及び第
３のスイッチング素子でサンプリングをやり直す必要が
なく、回路の消費電力を大幅に削減することができる。In the liquid crystal display device of the present invention, only the display pixels which need to be rewritten among all the display pixels are selectively rewritten. Therefore, even when a part of the image is rewritten during the still image display, It is not necessary to repeat sampling in all the first and third switching elements, and the power consumption of the circuit can be significantly reduced.
【００９９】また、請求項２の液晶表示装置において
も、静止画像表示期間の画像表示では、液晶部材に極性
の異なる画像信号を交互に印加する動作を、通常のフレ
ーム周期よりも短い周期で行うことにより、静止画像表
示もしくは動画像表示で前フレームと同一の画像を表示
した場合に顕著に現れるフリッカを低減することができ
る。Also, in the liquid crystal display device of the second aspect, in the image display during the still image display period, the operation of alternately applying image signals having different polarities to the liquid crystal member is performed in a cycle shorter than a normal frame cycle. As a result, it is possible to reduce flicker that appears remarkably when the same image as the previous frame is displayed in the still image display or the moving image display.
【０１００】請求項３の液晶表示装置においては、デジ
タルの階調データをパルス幅信号に変換すると共に、こ
の信号のパルス幅でサンプリングした基準電圧を信号蓄
積容量に蓄積し、一括して画素電極に転送するようにし
たので、カラー色数が多い高画質表示を行う場合におい
ても、出力振幅の大きなＤ／Ａコンバータが不要とな
り、消費電力の増加を抑えることができる。また、大き
な信号振幅をもつアナログの入力画像信号を使用するこ
とがないので、信号ノイズの影響を受けにくくすること
ができる。In the liquid crystal display device according to the third aspect, the digital gradation data is converted into a pulse width signal, and the reference voltage sampled with the pulse width of the signal is stored in the signal storage capacitor, and the pixel electrodes are collectively collected. The D / A converter having a large output amplitude is not required even when high-quality display with a large number of color colors is performed, and an increase in power consumption can be suppressed. Further, since an analog input image signal having a large signal amplitude is not used, the influence of signal noise can be reduced.
【０１０１】以上説明したように、本発明においては、
画素毎に複数のスイッチングトランジスタを備えたカラ
ー液晶表示装置において、駆動時の消費電力削減と表示
品位の向上を達成することができる。As described above, in the present invention,
In a color liquid crystal display device provided with a plurality of switching transistors for each pixel, reduction in power consumption during driving and improvement in display quality can be achieved.
【図１】第１の実施形態に係わるカラー液晶表示装置の
構成を示すブロック図。FIG. 1 is a block diagram illustrating a configuration of a color liquid crystal display device according to a first embodiment.
【図２】行走査線駆動回路の動作タイミングを示すタイ
ミングチャート。FIG. 2 is a timing chart showing operation timings of a row scanning line driving circuit.
【図３】列信号線駆動回路の動作タイミングを示すタイ
ミングチャート。FIG. 3 is a timing chart showing operation timing of a column signal line driving circuit.
【図４】第２の実施形態に係わるカラー液晶表示装置の
構成を示すブロック図。FIG. 4 is a block diagram illustrating a configuration of a color liquid crystal display device according to a second embodiment.
【図５】第２の実施形態における列信号線駆動回路の回
路構成図。FIG. 5 is a circuit configuration diagram of a column signal line driving circuit according to a second embodiment.
【図６】第２の実施形態における行走査線駆動回路の回
路構成図。FIG. 6 is a circuit configuration diagram of a row scanning line driving circuit according to a second embodiment.
【図７】列信号線駆動回路及び行走査線駆動回路の動作
タイミングを示すタイミングチャート。FIG. 7 is a timing chart showing operation timings of a column signal line driving circuit and a row scanning line driving circuit.
【図８】第３の実施形態に係わるカラー液晶表示装置の
構成を示すブロック図。FIG. 8 is a block diagram illustrating a configuration of a color liquid crystal display device according to a third embodiment.
【図９】列信号線駆動回路の回路構成図。FIG. 9 is a circuit configuration diagram of a column signal line driving circuit.
【図１０】列信号線駆動回路の動作タイミングを示すタ
イミングチャート。FIG. 10 is a timing chart showing operation timing of a column signal line driving circuit.
【図１１】面順次方式によるカラー液晶表示装置の構成
を示すブロック図。FIG. 11 is a block diagram illustrating a configuration of a color liquid crystal display device using a frame sequential method.
【図１２】図１１に示す液晶表示装置の動作タイミング
を示すタイミングチャート。FIG. 12 is a timing chart showing operation timings of the liquid crystal display device shown in FIG.
１００，２００，３００…液晶表示装置、１０１，２０
１，３０１…列信号線駆動回路、１０２，２０２，３０
２…行走査線駆動回路、１０３…極性反転回路、１０
４，３０４…一括転送パルス発生回路、１０５，３０５
…共通電極駆動回路、１０６…画素電極、１０７…共通
電極、１０８…液晶部材、３１１…シフトレジスタ、３
１２…ラッチ回路、３１３…パルス幅変調回路、３１４
…アナログスイッチ回路、Ｔｒ１，ＴｒＰ１…第１のス
イッチングトランジスタ、Ｔｒ２，ＴｒＰ２…第２のス
イッチングトランジスタ、ＴｒＮ１…第３のスイッチン
グトランジスタ、ＴｒＮ２…第４のスイッチングトラン
ジスタ、ＣｓＰ／ＣｓＮ…信号蓄積容量、ＰＸ…表示画
素100, 200, 300: liquid crystal display device, 101, 20
1,301... Column signal line drive circuit, 102, 202, 30
2 ... row scanning line drive circuit, 103 ... polarity inversion circuit, 10
4, 304: batch transfer pulse generation circuit, 105, 305
... common electrode drive circuit, 106 ... pixel electrode, 107 ... common electrode, 108 ... liquid crystal member, 311 ... shift register, 3
12 ... Latch circuit, 313 ... Pulse width modulation circuit, 314
... Analog switch circuit, Tr1, TrP1 ... first switching transistor, Tr2, TrP2 ... second switching transistor, TrN1 ... third switching transistor, TrN2 ... fourth switching transistor, CsP / CsN ... signal storage capacity, PX … Display pixel
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA33 NC16 NC22 NC23 NC24 NC26 NC29 NC34 NC35 ND01 ND39 NE03 NE06 NG02 5C006 AA22 AC11 AF42 BB16 BC06 EC11 EC13 FA23 FA47 5C080 AA10 BB05 CC03 DD06 DD26 EE30 FF11 JJ02 JJ04 KK43 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2H093 NA16 NA33 NC16 NC22 NC23 NC24 NC26 NC29 NC34 NC35 ND01 ND39 NE03 NE06 NG02 5C006 AA22 AC11 AF42 BB16 BC06 EC11 EC13 FA23 FA47 5C080 AA10 BB05 CC03 DD06 DD26 EE30 FF04 JJ43
Claims (3)
素に対応する第１及び第２のスイッチング素子並びに第
３及び第４のスイッチング素子と、 前記第１及び第３のスイッチング素子の一方の主端子に
接続された複数の列信号線と、 前記第１及び第３のスイッチング素子の制御端子に接続
された複数の行信号線と、 前記第１及び第２のスイッチング素子の間に接続された
第１の補助容量並びに前記第３及び第４のスイッチング
素子の間に接続された第２の補助容量と、 前記第２及び第４のスイッチング素子の他方の主端子に
共通に接続された複数の画素電極と、 前記複数の画素電極と対向配置された共通電極と、 前記複数の画素電極と前記共通電極との間に挟持された
液晶部材と、 外部から供給された画像信号の極性を１フレーム毎に反
転する極性反転回路と、 １フレーム毎に正又は負極性の画像信号を前記複数の列
信号線に順次サンプリングする列信号線駆動回路と、 １フレーム毎に交互に前記第１又は第３のスイッチング
素子の制御端子に第１の選択信号を供給して、前記列信
号線にサンプリングされた正極性の画像信号を前記第１
の補助容量に蓄積又は前記列信号線にサンプリングされ
た負極性の画像信号を前記第２の補助容量に蓄積する行
走査線駆動回路と、 １フレーム毎に前記第２又は第４のスイッチング素子の
制御端子に第２の選択信号を供給して、前記第１の補助
容量に蓄積された正極性の画像信号又は前記第２の補助
容量に蓄積された負極性の画像信号を一括して前記画素
電極に転送させる一括転送回路と、 前記共通電極に対し前記画素電極に供給される画像信号
の極性とは反対極性の信号電圧を供給する共通電極駆動
回路とを有することを特徴とする液晶表示装置。A first switching element, a third switching element, and a third switching element corresponding to a plurality of display pixels arranged in a matrix; and a main element of one of the first and third switching elements. A plurality of column signal lines connected to a terminal; a plurality of row signal lines connected to control terminals of the first and third switching elements; and a plurality of row signal lines connected between the first and second switching elements. A first auxiliary capacitor and a second auxiliary capacitor connected between the third and fourth switching elements; and a plurality of common auxiliary terminals connected to the other main terminals of the second and fourth switching elements. A pixel electrode; a common electrode opposed to the plurality of pixel electrodes; a liquid crystal member sandwiched between the plurality of pixel electrodes and the common electrode; Every A polarity inverting circuit for inverting the image signal; a column signal line driving circuit for sequentially sampling a positive or negative image signal to the plurality of column signal lines for each frame; and the first or third switching alternately for each frame. A first selection signal is supplied to a control terminal of an element, and a positive image signal sampled on the column signal line is supplied to the first selection signal.
A row scanning line driving circuit for accumulating a negative-polarity image signal stored in the auxiliary capacitance or sampled in the column signal line in the second auxiliary capacitance; and a second or fourth switching element for each frame. A second selection signal is supplied to a control terminal, and the positive image signal accumulated in the first auxiliary capacitance or the negative image signal accumulated in the second auxiliary capacitance is collectively applied to the pixel. A liquid crystal display device, comprising: a batch transfer circuit for transferring to the electrodes; and a common electrode drive circuit for supplying a signal voltage having a polarity opposite to the polarity of the image signal supplied to the pixel electrode to the common electrode. .
いて、 前記列信号線駆動回路は、前記画像信号を列アドレス信
号に対応する列信号線にサンプリングする列アドレスデ
コーダを備え、 前記行走査線駆動回路は、行アドレス信号に対応した行
走査線に接続する前記第１又は第３のスイッチング素子
の制御端子に第２の選択信号を供給する行アドレスデコ
ーダを備えることを特徴とする液晶表示装置。2. The liquid crystal display device according to claim 1, wherein the column signal line drive circuit includes a column address decoder that samples the image signal to a column signal line corresponding to a column address signal, and A liquid crystal display comprising: a line drive circuit for supplying a second selection signal to a control terminal of the first or third switching element connected to a row scanning line corresponding to a row address signal. apparatus.
素に対応する第１及び第２のスイッチング素子と、 前記第１のスイッチング素子の一方の主端子に接続され
た複数の列信号線及び前記第１のスイッチング素子の制
御端子に接続された複数の行信号線と、 前記第１及び第２のスイッチング素子の間に接続された
補助容量と、 前記第２のスイッチング素子の他方の主端子に接続され
た複数の画素電極と、 前記複数の画素電極と対向配置された共通電極と、 前記複数の画素電極と前記共通電極との間に挟持された
液晶部材と、 １フレーム毎に交互に正又は負極性の表示信号電圧を前
記複数の列信号線に順次サンプリングする列信号線駆動
回路と、 １水平走査期間毎に前記第１のスイッチング素子の制御
端子に第１の選択信号を供給して、前記列信号線にサン
プリングされた正又は負極性の表示信号電圧を前記補助
容量に蓄積する行走査線駆動回路と、 １フレーム毎に前記第２のスイッチング素子の制御端子
に第２の選択信号を供給して、前記補助容量に蓄積され
た正又は負極性の表示信号電圧を一括して前記画素電極
に転送させる一括転送回路と、 前記共通電極に対し前記画素電極に供給される表示信号
電圧の極性とは反対極性の信号電圧を供給する共通電極
駆動回路とを備え、 前記列信号線駆動回路は、 外部から供給されたシリアルな階調データをｎビット毎
のパラレルな階調データに変換するシフトレジスタと、 前記シフトレジスタで変換された階調データを格納する
ラッチ回路と、 前記ラッチ回路に格納された階調データを、その階調デ
ータに応じたパルス幅をもつパルス幅信号に変換するパ
ルス幅変調回路と、 前記列信号線と１つの基準電圧線との間を前記パルス幅
信号により導通させ、導通時には、前記パルス幅信号の
パルス幅に応じた量の基準電圧を正又は負極性の表示信
号電圧として前記列信号線にサンプリングするアナログ
スイッチ回路と、 で構成されることを特徴とする液晶表示装置。3. A first and second switching element corresponding to a plurality of display pixels arranged in a matrix, a plurality of column signal lines connected to one main terminal of the first switching element, and A plurality of row signal lines connected to the control terminal of the first switching element; an auxiliary capacitor connected between the first and second switching elements; and a second main terminal of the second switching element. A plurality of pixel electrodes connected to each other, a common electrode opposed to the plurality of pixel electrodes, and a liquid crystal member sandwiched between the plurality of pixel electrodes and the common electrode. A column signal line driving circuit for sequentially sampling a display signal voltage of a negative polarity to the plurality of column signal lines; and supplying a first selection signal to a control terminal of the first switching element every one horizontal scanning period. , A row scanning line driving circuit for accumulating a display signal voltage of positive or negative polarity sampled on the column signal line in the auxiliary capacitance; and applying a second selection signal to a control terminal of the second switching element for each frame. A collective transfer circuit that supplies and collectively transfers the positive or negative display signal voltage stored in the auxiliary capacitance to the pixel electrode; and a display signal voltage supplied to the pixel electrode with respect to the common electrode. A common electrode drive circuit for supplying a signal voltage having a polarity opposite to the polarity, wherein the column signal line drive circuit converts serial grayscale data supplied from the outside into parallel grayscale data for each n bits. A shift register, a latch circuit for storing the grayscale data converted by the shift register, and a latch having a pulse width corresponding to the grayscale data. A pulse width modulation circuit for converting the pulse width signal into a pulse width signal; and conducting between the column signal line and one reference voltage line by the pulse width signal. An analog switch circuit for sampling a voltage as a positive or negative display signal voltage on the column signal line.
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