JP2002076334A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 Ｓｉおよびこれと同族元素であるＧｅ等の組
合せを用いて、低消費電力で高速な電界効果トランジス
タを有する半導体装置を提供する。 【解決手段】 ＳｉＧｅの歪印加層とその上に堆積され
たＳｉの歪半導体層との間の界面、又はＳｉの歪半導体
層とその上のゲート絶縁層との間の界面の粗度を適切な
値に小さくし、Ｓｉの歪半導体層にＭＯＳＦＥＴを形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に絶
縁ゲートトランジスタを含む半導体集積回路装置および
その製造方法に関する。

【０００２】

【従来の技術】Ｓｉ−ＭＯＳ型電界効果トランジスタ
（Ｓｉ−ＭＯＳＦＥＴ）を用いた半導体集積回路装置で
は、所謂スケーリング則にのっとって、デバイス寸法の
縮小や動作電圧の低減等を行うことにより、消費電力の
低減と高速化を両立してきた。しかしながら、最近に至
りゲート長が０．１マイクロメートル程度まで縮小され
てくると、短チャネル効果の問題やドレイン電圧としき
い値電圧の近接による動作マージンの低下等多くの問題
点が生じてきている。

【０００３】また、高速化の指標となる移動度に目を向
けると、上記のさまざまな改良が、実デバイスにおける
Ｓｉの移動度をさらに低下させるという皮肉な結果に陥
っている。このように従来のＳｉ−ＭＯＳＦＥＴではも
はや性能向上がきわめて困難になってきている。

【０００４】これ以上の性能向上には、半導体材料その
ものの改良で高速化を図る必要性がある。本質的に高速
である所謂化合物半導体を用いることは、ひとつの解で
はあるものの、Ｓｉ集積回路装置の製造技術との融合性
の点で甚だ困難であり、かつ製造コストが膨大になるた
め現実的な解決策ではない。

【０００５】従って、Ｓｉ及びこれと同族元素であるＧ
ｅ等の組合せを用いて、低消費電力で高速な電界効果ト
ランジスタを有する半導体装置を提供することがより現
実的である。

【０００６】具体的には、電界効果トランジスタのチャ
ネルが形成されるチャネル形成層に歪印加半導体層によ
り歪を印加せしめ、チャネル中のキャリアの移動度を無
歪のチャネル形成層の材料より大きくすることにより達
成できる。即ち、チャネル形成層の材料がＳｉの場合、
歪印加によりＳｉチャネル形成層の面内の格子定数を無
歪のＳｉより大きくするのである。

【０００７】Ｓｉ或いはＧｅに歪を印加すると、歪を受
けないＳｉ或いはＧｅに比べてキャリアの移動度が増大
することについては、Ｍ．Ｖ．Ｆｉｓｃｈｅｔｔｉ ａ
ｎｄＳ．Ｅ．Ｌａｕｘ：Ｊ．Ａｐｐｌ．Ｐｈｙｓ．８０
（１９９６）、２２３４に開示されている。

【０００８】

【発明が解決しようとする課題】Ｓｉ層に歪を与える方
法としては、Ｓｉ基板上に十分な厚みのＳｉ(1-x)Ｇｅ
(x)のＳｉＧｅ混晶膜を成長させ、更にその上にＳｉ薄
膜を成長させる方法がある。

【０００９】十分な厚みのＳｉ(1-x)Ｇｅ(x)混晶膜を成
長する際に、膜内に転移が発生すると同時にＳｉ(1-x)
Ｇｅ(x)混晶膜の成長面内格子定数が増大し、バルクＳ
ｉ(1-x)Ｇｅ(x)と同程度になる。即ち、Ｓｉ基板とＳｉ
(1-x)Ｇｅ(x)膜との格子不整合が緩和される。こうして
成長された格子緩和Ｓｉ(1-x)Ｇｅ(x)膜の上にＳｉ膜を
成長するとそのＳｉ膜は面内で２軸の引張歪を受けるこ
とになる。

【００１０】ところが、格子不整合の緩和の為にＳｉ(1
-x)Ｇｅ(x)混晶膜に転移が入ることは同時に膜表面の平
坦性を著しく悪化させる結果に陥る。このように平坦性
の悪化した表面に歪Ｓｉ層を成長してＭＯＳＦＥＴを作
製しても、キャリアの散乱が増大するために歪による移
動度増大の効果が相殺されてしまうし、高性能素子製造
に必須な微細なリソグラフィーにも悪影響を与えてしま
う。

【００１１】本発明が解決する第１の課題はデバイスの
性能悪化を小さく留め、微細リソグラフィー工程を行う
に必要な歪Ｓｉ層を含む半導体装置を提供することにあ
る。

【００１２】第２に、歪Ｓｉ層を含む半導体素子を製造
する上で解決すべき課題は、製造時に歪Ｓｉ層に与える
熱負荷をできるだけ低減させることである。半導体装置
の主流である相補型電界効果トランジスタ回路装置の製
造工程では、ウェル形成工程および素子分離工程におい
て、多大な熱負荷が与えられる。従来用いられてきた単
結晶Ｓｉ基板においては問題のない熱負荷も、歪Ｓｉ層
とＳｉＧｅ歪印加層を含む半導体基板においては、Ｓｉ
Ｇｅ歪印加層からのＧｅの拡散や歪Ｓｉ層の歪緩和とい
った問題が生じうる。従って、この熱負荷の影響を低減
することが本発明の解決する第２の課題である。

【００１３】また、短チャネル電界効果トランジスタで
良好な特性を得るためにはチャネル領域深さ方向の不純
物プロファイルが精密に制御されることが必要である。
短チャネル化に伴って生じるパンチスルー電流を抑制す
るにはチャネル部の不純物濃度を高める必要があるが、
これは同時にチャネルの実効移動度を低下させ特性向上
の障害になる。そのため、チャネルが形成されるゲート
絶縁膜界面付近の不純物濃度は低く、それより深い部分
の不純物濃度は高くするといった、３次元的な不純物プ
ロファイルの制御が重要になる。

【００１４】イオン注入法により三族元素と五族元素を
異なる深さに注入する方法が考えられるが、従来用いら
れてきた単結晶Ｓｉ基板においてはこの方法で不純物プ
ロファイルの制御が比較的簡単に行えたが、歪Ｓｉ層と
ＳｉＧｅ歪印加層を含む半導体基板においては、ＳｉＧ
ｅ歪印加層のドーパントの異常拡散により不純物プロフ
ァイルの制御が困難になる。この問題を回避することが
本発明の解決する第３の課題である。

【００１５】本発明は上記１乃至３の課題を解決するこ
とを目的としてなされたものであり、短チャネル効果の
問題を改良した高速動作可能な絶縁ゲートトランジスタ
及びそれを用いた半導体集積回路装置を提供するもので
ある。

【００１６】また、本発明の他の目的はかかる半導体装
置を再現性よく大量生産するに適した製造方法をも提供
することである。

【００１７】

【課題を解決するための手段】本発明は、上記したＳｉ
(1-x)Ｇｅ(x)混晶膜面の平坦性が素子特性に及ぼす影響
に着目してなされたものである。

【００１８】上記第１の課題を解決するために、本発明
者等は前記層間の各界面の粗度とデバイス特性の相関に
つき試作検討を繰り返した結果，その界面を粗度パワー
分布特性（これは、粗度の２次元パワースペクトル密度
に相当する。）が所定の大きさ以下になるよう平坦化す
ることの必要性を見出した。

【００１９】特に、ＳｉＧｅ上の前記歪Ｓｉ層とゲート
絶縁膜との間の界面の平坦性の粗度の影響が大であり、
この界面即ちＳｉ層の平坦度の粗度パワー分布特性が所
定の大きさ以下になるよう平坦化することの必要性を見
出した。また、前記歪Ｓｉ層の厚みが５０ナノメートル
（ｎｍ）以下と薄い場合には前記ＳｉＧｅ歪印加層と歪
Ｓｉ層との間の界面の粗度も同様に著しく影響を与える
ことが見出された。

【００２０】粗度パワーの波長（これは表面の凹凸の周
期に相当する）に対する分布を見たときに、ある波長に
おいて山（ピーク）を持ち、その周辺で緩やかに低下す
る分布を持つ。また、最大の粗度パワーを示す波長は試
料の作成条件や表面研磨の条件に依存するが、具体的に
は、少なくともＳｉ層とゲート絶縁膜との間の界面の平
坦性が、波長成分が０．１ナノメートル（ｎｍ）から１
０マイクロメートル（μｍ）の範囲内における粗度パワ
ーを０．１平方ナノメートル（平方ｎｍ）以下、望まし
くは０．０２平方ナノメートル（平方ｎｍ）以下、とす
ることによって良好な素子特性が得られることを見出し
た。更にまた、Ｓｉ層とゲート絶縁膜との間の界面及び
ＳｉＧｅ歪印加層とＳｉ層との間の界面の両方の平坦性
を上記数値の範囲にすれば、更に極めて良好な素子特性
が得られることも見出した。

【００２１】また、このような条件を満たす前記Ｓｉ基
板、Ｓｉ(1-x)Ｇｅ(x)混晶膜（ｘは１より小さい正の
値）の歪印加層、Ｓｉ歪半導体層の積層構造を有する半
導体装置の製造においてはは、ＳｉＧｅ歪印加層をＳｉ
基板上に成長後に化学機械研磨法（ＣＭＰ）によってそ
の表面の平坦化を行うことが望ましいことを見出した。

【００２２】上記第２の課題を解決するには、熱負荷を
与えるプロセスを前記歪Ｓｉ層を形成する前に行うよう
に製造工程を構築することが最良であるということを本
発明者等は見出した。その具体的な方法は以下の通りで
ある。

【００２３】はじめに、前記Ｓｉ基板上にＳｉ(1-x)Ｇ
ｅ(x)歪印加層、Ｓｉ歪半導体層の順に堆積された半導
体基板を製造する。Ｓｉ(1-x)Ｇｅ(x)歪印加層とＳｉ歪
半導体層は超高真空排気化学気相成長法（ＵＨＶＣＶ
Ｄ）等の方法を用いて成長させることが望ましい。ま
た、Ｓｉ歪半導体層はこの場合無くてもかまわないが，
化学的安定性の優れたＳｉ層を最上表面にしておくため
に付けておくことが望ましい。ＳｉＧｅ歪印加層のＧｅ
量を意味するｘは０から１の範囲内の任意の値が可能で
あるが歪量の点では０．３〜０．４程度が望ましい。こ
のｘは膜厚方向に対して必ずしも一定である必要は無
く、ＳｉＧｅ歪印加層の成長につれてｘを大きくするこ
とも歪印加層の貫通転位密度を減少させる効果があり望
ましい。

【００２４】また、前記半導体基板はこの組み合わせに
限らず、例えば，Ｓｉ基板とＳｉＧｅ層との間にＳｉＯ
２などの絶縁体層が挿入された所謂ＳＯＩ構造の歪印加
基板であっても良い。

【００２５】次に、ウェル形成工程を施す。イオン注入
等の方法で上記Ｓｉ層のＮ型トランジスタを形成する領
域に三族元素をドーピングさせて導電型をＰ型とし、Ｐ
型トランジスタを形成する領域に五族元素をドーピング
させて導電型をＮ型とする。堆積するＳｉ層の導電型や
抵抗率によってはどちらかの工程を省略することもあ
る。

【００２６】次に、この半導体基板に素子分離工程を施
す。局所的熱酸化法（ＬＯＣＯＳ）やトレンチ分離など
の方法が適用可能である。素子分離工程で形成される絶
縁体部分と素子の活性領域との高さの差や段差の形状を
最適にすれば、後の工程でＳｉ層を選択エピタキシャル
成長したときに、端面での結晶核の異常形成やファセッ
ト成長などによりエピタキシャル成長層の品質劣化を防
止でき、トランジスタの特性や素子分離特性を良好に保
つことができる。

【００２７】次に、ウェル形成工程、素子分離工程を経
た半導体基板にＳｉをエピタキシャル成長させる。この
Ｓｉの成長には、素子分離領域以外の活性領域にのみ選
択的に成長させることが可能なＵＨＶＣＶＤ法等を用い
ることが望ましい。

【００２８】なお、上記ウェル形成工程を経た半導体基
板の第１Ｓｉ歪半導体層には上記工程による熱負荷によ
りＧｅが拡散している場合があるので、Ｓｉのエピタキ
シャル成長によって第２Ｓｉ層を形成する前に、第１Ｓ
ｉ層の一部あるいは大部分（場合によっては全部）をエ
ッチングにより除去した方が望ましい。また、第２Ｓｉ
層の成長に先立ってＳｉＧｅ層を成長することは表面汚
染層を被覆することができ好ましい。

【００２９】上記第２の課題を解決する製造方法を用い
ることにより、上記第３の課題も解決可能になる。即
ち、前記ウェル形成工程においては第１Ｓｉ層表面の不
純物濃度が１０の１７乗／立法センチメートル以上にな
るようにイオン注入法と熱処理により不純物添加を行
い、しかる後に、前記Ｓｉのエピタキシャル成長過程に
おいて、より低い不純物濃度が必要でしかも不純物プロ
ファイルの精密制御が必要な工程を行って第２Ｓｉ層を
形成することが望ましい。

【００３０】或いは、第２Ｓｉ層を形成するためのＳｉ
のエピタキシャル成長過程の初期に不純物濃度が１０の
１７乗／立法センチメートル以上になるように不純物添
加を行い、その後に不純物濃度が１０の１７乗／立法セ
ンチメートル以下になるように不純物添加を行えば良
い。Ｓｉと不純物元素のみのエピタキシャル成長である
ので、ＳｉとＧｅ両方を含む場合に比べて精密な不純物
濃度制御が可能になる。なお、Ｓｉのエピタキシャル成
長過程の初期に不純物濃度が１０の１７乗／立法センチ
メートル以上になるように不純物添加を行う工程は場合
によっては省略して直ちに不純物濃度が１０の１７乗／
立法センチメートル以下になるように不純物添加を行う
工程を行っても良い。

【００３１】いずれにしても、絶縁ゲートトランジスタ
が形成される最上層のＳｉ層表面部の不純物濃度を１０
の１７乗／立法センチメートル以下とすることが望まし
い。

【００３２】前記Ｓｉ(1-x)Ｇｅ(x)歪印加層により与え
られる歪が緩和されないようにするために、前記Ｓｉ歪
半導体層（第１のＳｉ層）およびエピタキシャルＳｉ層
（第２のＳｉ層）の厚みをそれぞれ１〜１００ナノメー
トル（ｎｍ）の範囲にし、さらには両層の厚みの和が１
〜１００ナノメートル（ｎｍ）の範囲にすることが望ま
しい。

【００３３】かかる本発明によれば、基板表面部に形成
された平坦な表面を有するＳｉＧｅ領域、上記ＳｉＧｅ
領域上に堆積された１００ｎｍ以下の厚さを有しその表
面部の不純物濃度が１０の１７乗／立方ｃｍ以下のＳｉ
層、及び上記Ｓｉ層の表面上部に絶縁膜を介して設けら
れたゲート電極からなり、上記ゲート電極下の上記Ｓｉ
層の表面に８００平方センチメートル／Ｖｓ以上のキャ
リア移動度を有するチャネルが形成された半導体装置を
実現することができる。

【００３４】

【発明の実施の形態】実施例１ はじめに、本発明の第１の課題を解決するに必要な歪Ｓ
ｉ層とゲート絶縁膜との間の界面及び、ＳｉＧｅ歪印加
層と歪Ｓｉ層との間の界面の粗度とデバイス特性の相関
について実例を挙げて説明する。

【００３５】まず、試験デバイスの作製方法を説明す
る。はじめにＳｉ基板上にＳｉ(1-x)Ｇｅ(x)歪印加層を
超高真空排気化学気相成長法（ＵＨＶＣＶＤ）により成
長する。この歪印加層の成長により荒れた表面を化学機
械研磨（ＣＭＰ：Chemical Mechanical Polishing）技
術により平坦化する。

【００３６】更に、種々の試料を作成するために、得ら
れた一部の試料は化学処理等により再び表面を粗面化
し、歪印加層の表面荒さを所望の値に制御する。次に、
これら表面荒さの異なるＳｉＧｅ歪印加層上にＳｉ歪半
導体層をＵＨＶＣＶＤ法により成長する。再びＣＭＰに
より表面を平坦化し、さらに一部の試料は化学処理によ
り再び粗面化し、Ｓｉ歪半導体層の表面荒さも所望の値
に制御する。

【００３７】なお、ＳｉＧｅ歪印加層の厚みは３マイク
ロメートル、Ｓｉ歪半導体層の厚みは２５ナノメートル
とし、ＳｉＧｅ歪印加層のＧｅ含有量ｘははじめの２マ
イクロメートルの厚さまで０から０．３と膜厚方向に対
して連続的に増加させ、残りの１マイクロメートルの厚
さでは０．３の一定値とした。

【００３８】次に、これらの試料にゲート熱酸化による
ゲートＳｉＯ２膜の形成、ポリシリコン膜のＣＶＤ、ド
ライエッチングによるゲート領域の形成、ソースドレイ
ン領域への不純物イオン注入、層間絶縁膜形成、コンタ
クトホール形成、配線形成の諸プロセスを順次経由させ
て試験用の種々のＭＯＳＦＥＴを作製した。

【００３９】ＳｉＧｅ歪印加層とＳｉ歪半導体層との間
の界面の粗度の評価は、Ｓｉ歪半導体層形成直前の試料
表面荒さを原子間力顕微鏡（ＡＦＭ）で観察し、ASTM E
42.14 STM/AFM分科委員会勧告に準ずるパワースペクト
ル計算方法により行った。これは Power Spectral Dens
ity (PSD)と称され、画像を対象にその画像のＦＦＴ(高
速フーリエ変換)を二乗してそのパワーＰ（単位；平方
ｎｍ）を求めるものである。

【００４０】また、Ｓｉ歪半導体層とゲート絶縁層との
間の界面の粗度の評価は、ゲート熱酸化を行った後にゲ
ート絶縁膜を化学エッチングにより除去し、同じくＡＦ
Ｍを用いて表面荒さを測定することにより行った。

【００４１】図１にＳｉＧｅ歪印加層とＳｉ歪半導体層
界面の表面の凹凸に相当する波長分布に対する粗度のパ
ワーを測定した特性図（パワースペクトルとも称する）
を示す。図中で符号１１から１４で示されるように４種
類の粗度に制御した。図２にはＳｉ歪半導体層とゲート
絶縁層界面の粗度のパワースペクトルを示す。こちらも
同様に符号２１から２４で示される４種類の粗度に制御
した。本実施例で示す１６種類の試料に対する粗度の組
合わせを表１に示す。

【００４２】

【表１】

【００４３】なお、上記表中で粗度１はＳｉＧｅ歪印加
層とＳｉ歪半導体層界面の粗度を、粗度２はＳｉ歪半導
体層とゲート絶縁層（ＳｉＯ２膜）界面の粗度を示すも
のであり、数字１１〜１４及び２１〜２４はそれぞれ図
１及び図２中に付した特性曲線の番号を表わしている。

【００４４】これら異なる界面粗度を持つ試料の電気的
特性を図３に示す。図３の縦軸はＭＯＳＦＥＴのドレイ
ン電流特性より算出した室温（２７℃）での実効移動度
を示し、横軸はゲート電圧印加に伴って発生する電界強
度を示している。界面におけるキャリアの散乱が少ない
ほど、実効移動度は高い値を示す。

【００４５】この図３より、試料Ａ−Ｄのように両方の
界面の粗度が大きい試料の移動度が最も低く、試料Ｍ−
Ｐのように両方の粗度が小さい試料の移動度が最も高く
なる。歪印加層と歪半導体層界面か歪半導体層と絶縁膜
界面のどちらかが粗である試料Ｅ−Ｌも移動度が低下す
るが、両方とも粗である場合よりも特性が改善されてい
る。

【００４６】すなわち、どちらの界面もＭＯＳＦＥＴの
チャネル移動度を散乱により低下させることがわかる。
本実施例の図ではＳｉ歪半導体層の厚みが２５ナノメー
トル（ｎｍ）の場合のみを示したが、これ以外の多数の
試料を検討した結果から、Ｓｉ歪半導体層の厚みが５０
ナノメートル（ｎｍ）を超えると、ＳｉＧｅ歪印加層と
Ｓｉ歪半導体層界面の粗度が移動度に与える影響がかな
り小さくなることが明らかになった。また、移動度に与
える影響を小さくするために必要な粗度は、ＳｉＧｅ歪
印加層とＳｉ歪半導体層界面、Ｓｉ歪半導体層とゲート
絶縁体（ＳｉＯ２膜）界面のいずれかの界面において、
粗度パワーが０．１ｎｍから１０μｍの波長範囲にわた
って０．１平方ナノメートル以下、望ましくは０．０２
平方ナノメートル以下、であることが明らかになった。

【００４７】即ち、ゲート絶縁膜とＳｉ層との界面及び
ＳｉＧｅ層とＳｉ層との界面のいずれかを上記範囲内の
粗度パワーを持った平坦度とすることによって、図３中
の試料Ｅ−Ｌ特性曲線に示すようにゲート絶縁膜への電
界強度が３×１０の５乗〜５×１０の６乗Ｖ／ｃｍの実
用範囲でチャネル部の移動度が４００平方センチメート
ル／Vｓ以上のＭＯＳＦＥＴが再現性よく得られる。

【００４８】また、ＳｉＧｅ層とＳｉ層との界面を予め
上記範囲内の粗度パワーを持った平坦度としておくこと
によって、その上に堆積された１００ｎｍ以下の薄いＳ
ｉ層の平坦度即ちゲート絶縁膜とＳｉ層との界面の平坦
度も上記範囲内の粗度パワーとすることが判った。

【００４９】また、上記両方の界面の平坦度を上記数値
の範囲内にすることによって、図３中の試料Ｍ−Ｐ特性
曲線に示すようにゲート絶縁膜への電界強度が３×１０
の５乗〜５×１０の６乗Ｖ／ｃｍの実用範囲でチャネル
部の移動度が８００平方センチメートル／Vｓ以上の極
めて優れたＭＯＳＦＥＴが再現性よく得られる。

【００５０】上記粗度パワーの数値範囲を図４に示す。
図４でハッチングを施してある領域およびそれ以下（下
側）に試料の粗度があれば、散乱による移動度の低下が
無視できるほど小さくなる。粗度の波長範囲が１０マイ
クロメートル以下、０．１ナノメートル以上になってい
る理由は、前者はこれ以上大きな周期のうねりが表面に
あってもデバイスの寸法よりも大きいため、特性にほと
んど影響しないためであり、後者はこれ以上短い周期の
凹凸が表面にあっても電子の波動関数よりかなり小さく
なるために電子波の散乱に影響しないためである。 実施例２ 次に、第２および第３の課題を解決するために行った半
導体装置の製造工程の実例を以下に示す。各工程での半
導体装置の断面図を図５の（１）（２）（３）及び図６
の（４）（５）に示す。

【００５１】はじめに、Ｓｉ基板５１上にＳｉ(1-x)Ｇ
ｅ(x)歪印加層５２をＵＨＶＣＶＤ法により成長する。
ＳｉＧｅ歪印加層５２の成長によって荒れたその表面を
ＣＭＰにより平坦化する。

【００５２】次に、ＳｉＧｅ歪印加層５２上に第１のＳ
ｉ層（歪半導体層）５３をＵＨＶＣＶＤ法により成長す
る。なお、ＳｉＧｅの歪印加層５２の厚みは３マイクロ
メートル、Ｓｉの歪半導体層５３の厚みは２５ナノメー
トルとし、歪印加層５２のＧｅ含有量ｘは初めの２マイ
クロメートルの厚さでは０から０．３まで膜厚方向に対
して連続的に増加させ、残りの１マイクロメートルの厚
さでは０．３の一定値とした。以上の工程で図５の
（１）に示すように、歪半導体基板が準備される。

【００５３】次に、この半導体基板にウェル形成工程を
施す。フォトリソグラフィーによりＰ型トランジスタを
形成する領域以外をレジストで覆い、リンをイオン注入
させて導電型をＮ型とする。同様に、Ｎ型トランジスタ
を形成する領域以外をレジストで覆い、ホウ素をイオン
注入させて導電型をＰ型とする。またこれらの工程で
は、前記第３の課題を解決するために、表面の不純物濃
度が１０の１７乗毎立法センチメートル以上に高くなる
ようにして、短チャネル素子のパンチスルー発生を抑制
させる。

【００５４】次に、この半導体基板に素子分離領域５４
を形成する。素子分離領域５４と活性領域５５の段差を
制御するためにＳｉ歪半導体層５３の表面に熱酸化膜
（ＳｉＯ２膜）５６を形成し、その上に非晶質Ｓｉ薄膜
５７を堆積し、フォトリソグラフィーにより素子分離領
域５４の表面以外をレジストで覆った後、反応性イオン
エッチング法により溝５０（トレンチ）を掘る。さらに
レジストを除去した状態を図５の（２）に示す。

【００５５】次に、ＴＥＯＳ−ＣＶＤ法によりＳｉＯ２
膜５８を上記トレンチに埋め込み、ＣＭＰによりそれら
表面の平坦化を行う。この状態を図５の（３）に示す。

【００５６】更に、非晶質Ｓｉ薄膜５７を反応性イオン
エッチングで除去し、熱酸化膜５６を除去し露出した第
１Ｓｉ層（歪半導体層）５３の表面をエッチング乃至清
浄化した後に、ＵＨＶＣＶＤ法によりＳｉをエピタキシ
ャル成長させ第２Ｓｉ層５９を形成する。このとき、前
記第３の課題を解決するために、この第２Ｓｉ層５９の
少なくとも表面領域部分の不純物濃度を１０の１７乗／
立法センチメートル以下になるように制御する。この状
態を図６の（４）に示す。

【００５７】次に、Ｐ型トランジスタ領域、Ｎ型トラン
ジスタ領域それぞれ独立に、しきい値電圧調整用、パン
チスルー抑制用のイオン注入を適宜行う。

【００５８】以降は、通常のＣＭＯＳトランジスタ製造
プロセスにより、ゲート熱酸化膜（ＳｉＯ２膜）６５の
形成、ポリシリコン膜のＣＶＤとドライエッチングによ
るゲート電極６０の形成、不純物イオン注入によるソー
ス・ドレイン領域６１の形成、層間絶縁膜６２の形成、
コンタクトホールの形成、ソース・ドレイン・ゲート電
極配線６３の形成を行い、本発明に係わる半導体装置が
完成する。その完成状態の断面図を図６の（５）に示
す。

【００５９】以上のプロセスを経て完成したトランジス
タは、ＳｉＧｅの歪印加層５２によりその上のＳｉのチ
ャネル形成領域５３に歪が印加されていること、適切な
ＣＭＰによりそれらの界面の粗度即ち平坦度が適切に制
御されていること、即ち、ＳｉＧｅ歪印加層とＳｉ歪半
導体層との界面とＳｉ歪半導体層とゲート絶縁体（Ｓｉ
Ｏ２膜）との界面の少なくとも一方の界面において、粗
度パワーが０．１ｎｍから１０μｍの波長範囲にわたっ
て０．１平方ナノメートル以下、望ましくは０．０２平
方ナノメートル以下、としたこと、ウェル形成や素子分
離工程の後にＳｉエピタキシャル成長層５９（この層は
その表面の上部にゲート電極が形成されるのでトランジ
スタの活性領域乃至チャンネル形成領域として機能す
る）を不純物濃度を制御して形成して短チャネル効果と
不純物による移動度の低下を抑制したことによって、同
様のプロセスを施した通常のＳｉ基板による素子に比べ
て２倍以上の電流駆動能力と高い動作速度を実現するこ
とができる。

【００６０】このような本発明を適用して半導体集積回
路を製造することによって、高速化、高集積化、高性能
化が図れるのでその工業的価値は極めて高い。

【００６１】以上の実施例で説明したように、基板とし
てＳｉウエーハを使用してすれば通常のＩＣやＬＳＩの
製造工程と本発明の製造工程とを適宜組合わせることに
よって、通常のＩＣやＬＳＩと一体化したより高性能な
ＬＳＩを実現することができる。

【００６２】また、前記したことから理解されるように
本発明によれば、Ｐ型チャネルのＭＯＳＦＥＴであって
もＮ型チャネルのＭＯＳＦＥＴであってもそのチャネル
部のキャリア移動度が４００平方ｃｍ／Ｖｓ以上のも
の、更には８００平方ｃｍ／Ｖｓ以上のものを再現性よ
く作ることができるので、特に低消費電力での高速動作
が要求されるＣＭＯＳタイプの半導体集積回路装置を実
現することができる。

【００６３】また、その場合Ｐチャンエル型、Ｎチャン
ネル型の両ＭＯＳＦＥＴの移動度を上記所定の値に揃え
ることも可能となるので、高性能で複雑な機能を果たす
ＣＭＯＳＬＳＩの回路設計もし易くなり、キャリア移動
度特性の揃ったＣＭＯＳＬＳＩが可能となる。

【００６４】

【発明の効果】本発明によれば、Ｓｉの歪半導体を導入
することによる界面粗面化に伴う散乱を抑制し、高速か
つ低消費電力の相補型電界効果トランジスタ及びそれで
構成した特性の優れた半導体集積回路装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係わるＳｉＧｅ歪印加層とＳｉ歪半導
体層との間の界面の粗度のパワースペクトル特性図であ
る。

【図２】本発明に係わるＳｉ歪半導体層とゲート絶縁層
との間の界面の粗度のパワースペクトル特性図である。

【図３】本発明の実施例１での異なる界面粗度を有する
種々の試料の移動度特性を示す特性図である。

【図４】本発明の実施例１での良好な移動度特性を得る
に必要な、ＳｉＧｅ歪印加層とＳｉ歪半導体層界面、及
びＳｉ歪半導体層とゲート絶縁層界面の粗度の領域を説
明するための特性図である。

【図５】本発明の実施例２に示した電界効果トランジス
タの製造工程を示す断面図である。

【図６】本発明の実施例２に示した電界効果トランジス
タの製造工程を示す断面図である。

【符号の説明】

５０…トレンチ、５１…Ｓｉ基板、５２…ＳｉＧｅ歪印
加層、５３…第１Ｓｉ層（歪半導体層）、５４…素子分
離領域、５５…活性領域、５６…熱酸化膜、５７…非晶
質Ｓｉ薄膜、５８…ＳｉＯ２トレンチ埋め込み膜、５９
…第２Ｓｉ層（Ｓｉエピタキシャル成長層）、６１…ソ
ース・ドレイン半導体領域、６０…ゲート電極、６５…
ゲート絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸也 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 朴 成基 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA01 DA02 DB03 DC01 EC07 EE06 EK05 EM10 FA03 FC05 FC10 FC21 5F045 AA07 AB01 AB02 AF03 CA05 DA52 GH10 HA12 HA15 5F110 AA01 AA09 BB04 CC02 DD05 DD13 EE09 EE45 FF02 FF23 GG01 GG02 GG19 GG24 GG44 GG52 HJ13 NN02 NN62 NN65

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板表面部に形成されたＳｉＧｅ領域、上
   記ＳｉＧｅ領域上に形成された１００ｎｍ以下の厚さの
   Ｓｉ層、及び上記Ｓｉ層の表面に絶縁膜を介して設けら
   れたゲート電極からなり、上記Ｓｉ層と上記絶縁膜との
   間の界面が少なくとも上記ゲート電極下の領域にわたっ
   て０．１平方ナノメートル以下の粗度パワー分布特性を
   もって平坦化されていることを特徴とする半導体装置。
2. 【請求項２】上記Ｓｉ層と上記絶縁膜との間の界面が少
   なくとも上記ゲート電極下の領域にわたって０．０２平
   方ナノメートル以下の粗度パワー分布特性をもって平坦
   化されていることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】基板表面部に設けられたＳｉＧｅ領域の表
   面を化学機械研磨によって平坦化し、上記平坦化された
   ＳｉＧｅ領域上にＳｉ層を堆積し、しかる後上記Ｓｉ層
   表面部に絶縁ゲート型トランジスタを形成することを特
   徴とする半導体装置の製造方法。
4. 【請求項４】基板表面に設けられたＳｉＧｅ領域の上に
   厚さが１００ナノメータ以下の第１Ｓｉ層を堆積し、上
   記堆積された第１Ｓｉ層及びＳｉＧｅ領域に部分的に絶
   縁物からなる回路素子分離領域を形成し、しかる後上記
   第１Ｓｉ層の上部に厚さが１００ナノメータ以下の第２
   Ｓｉ層を堆積し、上記第２Ｓｉ層に絶縁ゲートトランジ
   スタを形成することを特徴とする半導体集積回路装置の
   製造方法。
5. 【請求項５】基板表面部に形成されたＳｉＧｅ領域、上
   記ＳｉＧｅ領域上に堆積された１００ｎｍ以下の厚さを
   有しその表面部の不純物濃度が１０の１７乗／立方ｃｍ
   以下のＳｉ層、及び上記Ｓｉ層の表面上部に絶縁膜を介
   して設けられたゲート電極からなり、上記ゲート電極下
   の上記Ｓｉ層の表面に８００平方センチメートル／Ｖｓ
   以上のキャリア移動度を有するチャネルが形成されてな
   ることを特徴とする半導体装置。