JP2002076000A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは電解メッキ用の銅シード層を形成
する半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for forming a copper seed layer for electrolytic plating.
【０００２】[0002]
【従来の技術】ＬＳＩの微細化により、配線寄生容量の
増大による回路遅延や、微細配線のエレクトロマイグレ
ーション耐性の劣化などが問題となっている。このた
め、アルミニウムより電気抵抗が低く配線信頼性の高い
銅配線の導入が進められている。銅配線を形成する方法
としては、銅のドライエッチングが一般に困難であるこ
とから、いわゆるダマシンプロセスが広く採用されてい
る。特に、製造コスト面から、デュアルダマシン法が有
望視されている。2. Description of the Related Art With the miniaturization of LSI, problems such as circuit delay due to increase in wiring parasitic capacitance and deterioration of electromigration resistance of fine wiring have been raised. For this reason, copper wiring having lower electric resistance and higher wiring reliability than aluminum has been introduced. As a method of forming a copper wiring, a so-called damascene process is widely adopted because dry etching of copper is generally difficult. In particular, the dual damascene method is promising from the viewpoint of manufacturing cost.
【０００３】デュアルダマシン法による配線形成法の一
例を図２の製造工程を示す概略構成断面図によって、以
下に説明する。An example of a wiring forming method by the dual damascene method will be described below with reference to a schematic sectional view showing a manufacturing process in FIG.
【０００４】図２の（１）に示すように、半導体基板に
所定の素子形成等の処理を行い、絶縁膜１１１、下層配
線１１２を形成した後、それらを覆う層間絶縁膜１１３
を形成し、デュアルダマシン法によって、その層間絶縁
膜１１３に接続孔１２１および溝１２２を開口する。そ
の後、スパッタリングによって、溝１２２および接続孔
１２１の各内面とともに層間絶縁膜１１３上に、窒化タ
ンタル（ＴａＮ）膜１２３および銅膜１２４を成膜す
る。上記窒化タンタル膜１２３は、銅膜１２４と層間絶
縁膜１１３とのバリアメタルとして機能し、銅膜１２４
は後の電解メッキ膜を成長させるためのシード層として
の機能を果たすものである。窒化タンタル膜１２３から
銅膜１２４までの成膜は、通常、成膜途中で真空を破る
ことなく連続的に行われる。As shown in FIG. 2A, a predetermined process such as formation of a device is performed on a semiconductor substrate to form an insulating film 111 and a lower wiring 112, and then an interlayer insulating film 113 covering them.
Is formed, and a connection hole 121 and a groove 122 are opened in the interlayer insulating film 113 by a dual damascene method. Thereafter, a tantalum nitride (TaN) film 123 and a copper film 124 are formed on the interlayer insulating film 113 together with the inner surfaces of the grooves 122 and the connection holes 121 by sputtering. The tantalum nitride film 123 functions as a barrier metal between the copper film 124 and the interlayer insulating film 113.
Functions as a seed layer for growing a later electrolytic plating film. The film formation from the tantalum nitride film 123 to the copper film 124 is usually performed continuously without breaking the vacuum during the film formation.
【０００５】引き続き、図２の（２）に示すように、電
解メッキ法によって、上記溝１２２および接続孔１２１
の内部を銅膜１２５で埋め込む。Subsequently, as shown in FIG. 2B, the grooves 122 and the connection holes 121 are formed by electrolytic plating.
Is buried with a copper film 125.
【０００６】次に、化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical Mechanical Polishing ）によっ
て、層間絶縁膜１１３上の余剰な銅膜１２４および窒化
タンタル膜１２３を除去する。その結果、図２の（３）
に示すように、上記溝１２２および接続孔１２１の内部
に銅膜１２５（銅膜１２４も含む）が埋め込まれ、接続
孔１２１内にプラグ１２６が形成され、溝１２２内に配
線１２７が形成される。Next, the excess copper film 124 and the tantalum nitride film 123 on the interlayer insulating film 113 are removed by chemical mechanical polishing (hereinafter, referred to as CMP). As a result, (3) of FIG.
As shown in FIG. 7, a copper film 125 (including a copper film 124) is buried in the groove 122 and the connection hole 121, a plug 126 is formed in the connection hole 121, and a wiring 127 is formed in the groove 122. .
【０００７】上記デュアルダマシン法による配線形成技
術は、電解メッキの際に、ボイドを発生することなく、
銅を良好に埋め込むことが重要である。銅を良好に埋め
込むためには、銅シード層を良好なステップカバリッジ
を得るように形成することが必要となる。スパッタリン
グでは、特にホールの側壁部分のステップカバリッジが
不足しやすいという問題がある。[0007] The wiring forming technique using the dual damascene method does not generate voids during electrolytic plating.
It is important that copper be well embedded. In order to satisfactorily bury copper, it is necessary to form a copper seed layer so as to obtain good step coverage. In sputtering, there is a problem that the step coverage particularly on the side wall portion of the hole tends to be insufficient.
【０００８】銅シード層のステップカバリッジを向上せ
る方法として、銅シード層を電解メッキによって形成す
る方法がある。この方法では、スパッタリングと比較し
て、バリアメタルを成膜した後、ハイスロータイプの銅
電解メッキによって銅層を薄くかつコンフォーマルに形
成し、引き続き、ボトムアップタイプの電解メッキによ
って、溝および接続孔を銅により埋め込む方法が採用さ
れていた。As a method of improving the step coverage of the copper seed layer, there is a method of forming the copper seed layer by electrolytic plating. In this method, compared to sputtering, after forming a barrier metal, a copper layer is formed thinly and conformally by high-throw type copper electrolytic plating, and then grooves and connection are formed by bottom-up type electrolytic plating. A method of filling the holes with copper has been adopted.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、従来の
銅シード層の形成方法では、スパッタリングによってバ
リア層を形成した後、一旦、ウエハを大気中に曝露する
必要があり、その際、バリアメタル表面に酸化層が形成
されていた。この酸化層は、その後の電解メッキによる
銅シード層の安定成長を阻害し、膜剥がれや銅の埋め込
み不良等の不良を発生させていた。However, in the conventional method for forming a copper seed layer, after forming a barrier layer by sputtering, it is necessary to once expose the wafer to the atmosphere. An oxide layer was formed. This oxide layer has hindered the stable growth of the copper seed layer by the subsequent electrolytic plating, and has caused defects such as film peeling and defective filling of copper.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。SUMMARY OF THE INVENTION The present invention is a method for manufacturing a semiconductor device which has been made to solve the above-mentioned problems.
【００１１】本発明の半導体装置の製造方法は、基板に
形成した凹部内にバリア層を形成する工程と、前記バリ
ア層を形成した後に前記バリア層表面を酸化性雰囲気に
さらすことなく前記バリア層表面に酸化防止層を形成す
る工程と、電解研磨法によって前記酸化防止層を除去す
る工程と、前記電解研磨に引き続く電解メッキ法によっ
て前記バリア層表面にメッキシード層を形成する工程と
を備えている。According to the method of manufacturing a semiconductor device of the present invention, there is provided a step of forming a barrier layer in a recess formed in a substrate, and the step of forming the barrier layer without exposing the surface of the barrier layer to an oxidizing atmosphere after forming the barrier layer. Forming an antioxidant layer on the surface, removing the antioxidant layer by electrolytic polishing, and forming a plating seed layer on the barrier layer surface by electrolytic plating following the electrolytic polishing. I have.
【００１２】上記半導体装置の製造方法では、バリア層
を形成した後にバリア層表面を酸化性雰囲気にさらすこ
となくバリア層表面に酸化防止層を形成することから、
バリア層表面に酸化層を形成することなく酸化防止層は
形成される。そして、電解研磨法によって酸化防止層を
除去し、その電解研磨に引き続く電解メッキ法によって
バリア層表面にメッキシード層を形成することから、バ
リア層表面を酸化性雰囲気にさらすことなくコンフォー
マルな成膜方法である電解メッキ法によってバリア層表
面にメッキシード層は形成される。したがって、メッキ
シード層は安定的にバリア層表面に成長するため、膜剥
がれや銅の埋め込み不良等の不良は発生しない。In the above-described method for manufacturing a semiconductor device, the antioxidant layer is formed on the surface of the barrier layer without exposing the surface of the barrier layer to an oxidizing atmosphere after the formation of the barrier layer.
The antioxidant layer is formed without forming an oxide layer on the surface of the barrier layer. Then, the antioxidant layer is removed by the electrolytic polishing method, and the plating seed layer is formed on the barrier layer surface by the electrolytic plating method following the electrolytic polishing, so that the barrier layer surface is conformally formed without being exposed to an oxidizing atmosphere. A plating seed layer is formed on the barrier layer surface by an electrolytic plating method, which is a film method. Therefore, since the plating seed layer is stably grown on the surface of the barrier layer, defects such as peeling of the film and defective filling of copper do not occur.
【００１３】[0013]
【発明の実施の形態】本発明の半導体装置の製造方法に
係る実施の形態を、図１の製造工程を示す概略構成断面
図によって説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to a schematic sectional view showing a manufacturing process in FIG.
【００１４】図１の（１）に示すように、半導体基板に
所定の素子形成等の処理を行い、絶縁層１１、下層配線
層１２を形成した後、それらを被覆する層間絶縁膜１３
を形成する。この層間絶縁膜１３は、例えば酸化シリコ
ンからなる第１の絶縁膜１４と、例えば窒化シリコンか
らなるエッチングストッパ膜１５と、例えば酸化シリコ
ンからなる第２の絶縁膜１６とで構成する。続いて、デ
ュアルダマシン法によって、上記層間絶縁膜１３に接続
孔１７および溝１８を開口する。その際、溝１８を形成
するエッチングは上記エッチングストッパ膜１５上で停
止されるため、溝１８の底部は上記エッチングストッパ
膜１５上となる。なお、溝１８底部のエッチングストッ
パ膜１５は除去してもよい。As shown in FIG. 1A, a predetermined process such as formation of a device is performed on a semiconductor substrate to form an insulating layer 11, a lower wiring layer 12, and an interlayer insulating film 13 covering them.
To form The interlayer insulating film 13 includes a first insulating film 14 made of, for example, silicon oxide, an etching stopper film 15 made of, for example, silicon nitride, and a second insulating film 16 made of, for example, silicon oxide. Subsequently, a connection hole 17 and a groove 18 are opened in the interlayer insulating film 13 by a dual damascene method. At this time, since the etching for forming the groove 18 is stopped on the etching stopper film 15, the bottom of the groove 18 is on the etching stopper film 15. The etching stopper film 15 at the bottom of the groove 18 may be removed.
【００１５】次に、図１の（２）に示すように、ＤＣマ
グネトロンスパッタリングによって、上記接続孔１７お
よび溝１８の各内面に、バリア層２１として窒化タンタ
ル膜を、例えば３０ｎｍの厚さに形成する。この成膜で
は、層間絶縁膜１３上にもバリア層２１が成膜される。Next, as shown in FIG. 1B, a tantalum nitride film as a barrier layer 21 is formed to a thickness of, for example, 30 nm on each inner surface of the connection hole 17 and the groove 18 by DC magnetron sputtering. I do. In this film formation, the barrier layer 21 is also formed on the interlayer insulating film 13.
【００１６】上記スパッタリング条件の一例としては、
スパッタリングのターゲットにタンタルターゲットを用
い、スパッタリング装置のＤＣパワーを６ｋＷ、プロセ
スガスにアルゴン（供給流量：７０ｃｍ3 ／ｍｉｎ）と
窒素（供給流量：３０ｃｍ3／ｍｉｎ）とを用い、成膜
雰囲気の圧力を０．３Ｐａ、基板温度を２００℃に設定
し、反応性スパッタリングにより成膜を行った。As an example of the above sputtering conditions,
Using a tantalum target as a sputtering target, a DC power of a sputtering apparatus of 6 kW, a process gas of argon (supply flow rate: 70 cm 3 / min) and nitrogen (supply flow rate: 30 cm 3 / min), and a pressure of a film forming atmosphere. Was set to 0.3 Pa and the substrate temperature was set to 200 ° C., and a film was formed by reactive sputtering.
【００１７】引き続き、ＤＣマグネトロンスパッタリン
グによって、バリア層２１表面の酸化防止層２２として
銅膜を例えば１００ｎｍの厚さに成膜する。上記窒化タ
ンタル膜の成膜から上記銅膜の成膜までは、途中で大気
のような酸化性雰囲気にさらすことなく、真空雰囲気で
成膜を行う。なお、本明細書に記載の真空とは工業的真
空をいう。Subsequently, a copper film having a thickness of, for example, 100 nm is formed as an oxidation preventing layer 22 on the surface of the barrier layer 21 by DC magnetron sputtering. From the formation of the tantalum nitride film to the formation of the copper film, the film is formed in a vacuum atmosphere without being exposed to an oxidizing atmosphere such as the air. Note that the vacuum described in this specification refers to an industrial vacuum.
【００１８】上記銅膜の成膜条件の一例としては、ター
ゲットに銅ターゲットを用い、スパッタリング装置のＤ
Ｃパワーを３ｋＷ、プロセスガスにアルゴン（供給流
量：１００ｃｍ3 ／ｍｉｎ）を用い、成膜雰囲気の圧力
を０．３Ｐａ、基板温度を１００℃に設定した。As an example of the conditions for forming the copper film, a copper target is used as a target, and a D
The C power was 3 kW, the process gas was argon (supply flow rate: 100 cm 3 / min), the pressure of the film formation atmosphere was set to 0.3 Pa, and the substrate temperature was set to 100 ° C.
【００１９】次いで、図１の（３）に示すように、銅電
解メッキ装置において、電解研磨処理を行い、上記酸化
防止層２２〔前記図１の（２）参照〕を除去する。その
結果、バリア層２１が再び表出される。Next, as shown in FIG. 1 (3), electrolytic polishing is performed in a copper electrolytic plating apparatus to remove the antioxidant layer 22 [see FIG. 1 (2)]. As a result, the barrier layer 21 is exposed again.
【００２０】上記電解研磨条件の一例としては、研磨液
にリン酸（比重１．６）を用い、電解研磨における電流
密度を５Ａ／ｄｍ2 〜２０Ａ／ｄｍ2 に設定し、研磨時
間を２分〜５分に設定した。As an example of the above-mentioned electrolytic polishing conditions, phosphoric acid (specific gravity: 1.6) is used as a polishing liquid, the current density in electrolytic polishing is set to 5 A / dm 2 to 20 A / dm 2 , and the polishing time is 2 minutes. Set to ~ 5 minutes.
【００２１】次いで、図１の（４）に示すように、ハイ
スロータイプの電解メッキ法によって、上記バリア層２
１表面にコンフォーマルな銅膜を例えば３０ｎｍの厚さ
に成膜する。この成膜処理は、上記電解研磨と同一のメ
ッキ槽を用いる。この場合、窒化タンタル膜からなるバ
リア層２１表面の酸化を最小限に抑制した上で電解メッ
キによって良好な段差被覆性を有するメッキシード層２
３となる銅シード層が形成される。一例として、電解研
磨を行ったメッキ槽を利用して、そのメッキ槽内で、電
解研磨液を電解メッキ液に置換することで、バリア層２
１表面の酸化を最小限に抑制した上で上記電解メッキを
行う。Next, as shown in FIG. 1D, the barrier layer 2 is formed by a high-throw type electrolytic plating method.
A conformal copper film is formed on one surface to a thickness of, for example, 30 nm. This film formation process uses the same plating tank as the above-mentioned electrolytic polishing. In this case, oxidation of the surface of the barrier layer 21 made of a tantalum nitride film is suppressed to a minimum, and the plating seed layer 2 having good step coverage by electrolytic plating.
3 is formed. As an example, the barrier layer 2 is formed by using an electropolished plating tank and replacing the electropolishing liquid with an electrolytic plating liquid in the plating tank.
The above electrolytic plating is performed after the oxidation of one surface is minimized.
【００２２】上記ハイスロータイプの電解メッキ条件の
一例としては、メッキ液に硫酸銅系電解メッキ液（例え
ば、Ｅｎｔｈｏｎｅ−ＯＭＩ社製：ＣｕＢＡＴＨシリー
ズ）を用い、メッキ電流値を２．８３Ａ、メッキ時間を
３０秒、メッキ液温度を２５℃に設定した。ハイスロー
タイプの電解メッキからボトムアップタイプの電解メッ
キ（平滑性メッキ）への移行は、同一メッキ槽を利用し
て、そのメッキ槽内で、電解メッキ液をハイスロータイ
プの電解メッキ液からボトムアップタイプの電解メッキ
液に置換することで行う。As an example of the high-throw type electroplating conditions, a copper sulfate-based electroplating solution (for example, CuBATH series manufactured by Enthone-OMI) is used as a plating solution, the plating current value is 2.83 A, the plating time is For 30 seconds, and the plating solution temperature was set to 25 ° C. The transition from high-throw type electroplating to bottom-up type electroplating (smoothness plating) uses the same plating tank, and in the same plating tank, the electrolytic plating solution is transferred from the high-throw type electrolytic plating solution to the bottom. This is performed by substituting an up-type electrolytic plating solution.
【００２３】次いで、図１の（５）に示すように、ボト
ムアップタイプの電解メッキ法によって、上記接続孔１
７および溝１８を埋め込むようにメッキ層２４を銅で形
成する。Next, as shown in FIG. 1 (5), the connection hole 1 is formed by a bottom-up type electrolytic plating method.
The plating layer 24 is formed of copper so as to fill the groove 7 and the groove 18.
【００２４】上記ボトムアップタイプの電解メッキ条件
の一例としては、メッキ液に硫酸銅系電解メッキ液（例
えば、ＥＥＪＡ社製：Ｍｉｃｒｏｆａｂ Ｃｕ２０００
シリーズ）を用い、メッキ電流値を２．８３Ａ、メッキ
時間を４分３０秒、メッキ液温度を１８℃に設定し、
１．０μｍの厚さに銅膜からなるメッキ層２４を形成し
た。As an example of the bottom-up type electrolytic plating conditions, a copper sulfate-based electrolytic plating solution (for example, Microfab Cu2000 manufactured by EEJA) is used as a plating solution.
Series), the plating current value was set to 2.83 A, the plating time was set to 4 minutes and 30 seconds, and the plating solution temperature was set to 18 ° C.
A plating layer 24 made of a copper film was formed to a thickness of 1.0 μm.
【００２５】次に、図１の（６）に示すように、化学的
機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mecha
nical Polishing ）によって、上記層間絶縁膜１３上の
余剰の銅膜（図示せず）および窒化タンタル膜からなる
バリア層（図示せず）を除去し、上記溝１８の内部に上
記メッキ層２４（メッキシード層２３も含む）で配線２
５を形成するとともに接続孔１７の内部に上記メッキ層
２４（メッキシード層２３も含む）でプラグ２６を形成
する。Next, as shown in FIG. 1 (6), chemical mechanical polishing (hereinafter referred to as CMP) is a chemical mechanical polishing (CMP).
An excess copper film (not shown) and a barrier layer (not shown) made of a tantalum nitride film on the interlayer insulating film 13 are removed by nical polishing, and the plating layer 24 (plating) is formed inside the groove 18. Wiring 2 including the seed layer 23)
5 and a plug 26 is formed in the connection hole 17 with the plating layer 24 (including the plating seed layer 23).
【００２６】上記実施の形態では、バリア層２１に窒化
タンタル膜を用いたが、その他の材料としては、タンタ
ル膜、窒化タングステン膜、窒化ケイ化タングステン膜
等を用いることが可能である。また、窒化タンタル膜表
面の酸化防止層２２としての銅膜の成膜方法は、ＤＣマ
グネトロンスパッタリングの他に、遠距離スパッタリン
グ、自己放電スパッタリング、イオン化スパッタリング
等のスパッタリング、化学的気相成長法等を用いること
が可能である。In the above embodiment, a tantalum nitride film is used for the barrier layer 21, but other materials such as a tantalum film, a tungsten nitride film, and a tungsten nitride silicide film can be used. The method of forming the copper film as the antioxidant layer 22 on the surface of the tantalum nitride film includes, besides DC magnetron sputtering, sputtering such as long-distance sputtering, self-discharge sputtering, ionization sputtering, and chemical vapor deposition. It can be used.
【００２７】[0027]
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、バリア層表面に酸化層を形成す
ることなく、良好な段差被覆性を有する銅シード層を形
成することができるので膜剥がれの問題を生じさせるこ
となく、良好な銅の埋め込みを達成することができる。
よって、信頼性の高い溝配線構造を形成することができ
る。As described above, according to the method of manufacturing a semiconductor device of the present invention, a copper seed layer having good step coverage can be formed without forming an oxide layer on the surface of the barrier layer. As a result, good copper embedding can be achieved without causing a problem of film peeling.
Therefore, a highly reliable trench wiring structure can be formed.
【図１】本発明の半導体装置の製造方法に係る実施の形
態の製造工程を示す概略構成断面図である。FIG. 1 is a schematic cross-sectional view showing a manufacturing process of an embodiment according to a method of manufacturing a semiconductor device of the present invention.
【図２】デュアルダマシン法による配線形成法の一例の
製造工程を示す概略構成断面図である。FIG. 2 is a schematic sectional view showing a manufacturing process of an example of a wiring forming method by a dual damascene method.
１７…接続孔、１８…溝、２１…バリア層、２２酸化防
止層、２３…メッキシード17 ... connection hole, 18 ... groove, 21 ... barrier layer, 22 antioxidant layer, 23 ... plating seed
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/288 Ｈ０１Ｌ 21/88 Ｒ (72)発明者 鬼頭 英至 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 駒井 尚紀 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4K024 AA09 AB01 BA01 BB10 BB12 BC10 CA04 CA05 DA02 GA01 4M104 BB04 DD52 HH08 5F033 HH11 HH28 HH32 HH34 JJ01 JJ11 JJ28 JJ32 JJ34 MM02 MM12 MM13 NN06 NN07 PP15 PP16 PP27 PP33 QQ00 QQ46 RR04 RR06 TT02 XX02 XX12 XX20 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme Court ゛ (Reference) H01L 21/288 H01L 21/88 R (72) Inventor Eiji Kito 6-7 Kita Shinagawa, Shinagawa-ku, Tokyo No. 35 Inside Sony Corporation (72) Inventor Naoki Komai 6-35 Kita Shinagawa, Shinagawa-ku, Tokyo F-term inside Sony Corporation (reference) 4K024 AA09 AB01 BA01 BB10 BB12 BC10 CA04 CA05 DA02 GA01 4M104 BB04 DD52 HH08 5F033 HH11 HH28 HH32 HH34 JJ01 JJ11 JJ28 JJ32 JJ34 MM02 MM12 MM13 NN06 NN07 PP15 PP16 PP27 PP33 QQ00 QQ46 RR04 RR06 TT02 XX02 XX12 XX20
Claims (3)
する工程と、 前記バリア層を形成した後に前記バリア層表面を酸化性
雰囲気にさらすことなく前記バリア層表面に酸化防止層
を形成する工程と、 電解研磨法によって前記酸化防止層を除去する工程と、 前記電解研磨に引き続く電解メッキ法によって前記バリ
ア層表面にメッキシード層を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。A step of forming a barrier layer in a recess formed in a substrate; and forming an antioxidant layer on the barrier layer surface without exposing the barrier layer surface to an oxidizing atmosphere after forming the barrier layer. A step of removing the antioxidant layer by an electrolytic polishing method; and a step of forming a plating seed layer on the surface of the barrier layer by an electrolytic plating method subsequent to the electrolytic polishing. Production method.
メッキシード層の形成は、同一メッキ槽を用いて行われ
ることを特徴とする請求項１記載の半導体装置の製造方
法。2. The method according to claim 1, wherein the formation of the plating seed layer by the electrolytic plating from the electrolytic polishing is performed using the same plating tank.
て電解メッキにより前記溝および前記接続孔を埋め込む
メッキ層を形成することを特徴とする請求項１記載の半
導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein a plating layer for filling the groove and the connection hole is formed by electrolytic plating, following the step of forming the plating seed layer.
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2000
- 2000-09-05 JP JP2000267901A patent/JP2002076000A/en active Pending
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